DE2725443C2

DE2725443C2 - Verfahren zum Übertragen von Digitaldaten und Synchronisierinformation

Info

Publication number: DE2725443C2
Application number: DE2725443A
Authority: DE
Inventors: Keith Lynn Wheaton Ill. Nicodemus; Stephen Davis Tinton Falls N.J. Shoap
Original assignee: AT&T Technologies Inc
Current assignee: AT&T Corp
Priority date: 1976-06-07
Filing date: 1977-06-04
Publication date: 1987-04-30
Also published as: JPS52149910A; US4054754A; DE2725443A1; CA1105586A; JPH0142172B2; GB1563156A; BE855460A

Description

Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1 sowie einen digitalen Datensender und Datenempfänger zur Verwendung bei dem Verfahren.
Für digitale Verarbeitungssysteme besteht ein Bedarf nach einer zuverlässigen Einrichtung zur Übertragung von Daten zwischen Verarbeitungseinheiten. Die Übertragung von Daten mit einer verhältnismäßig kleinen Wiederholungsfrequenz, beispielsweise 5 kHz, bringt nur kleinere Probleme mit sich. Wenn jedoch die Wiederholungsfrequenz der Daten ansteigt, so werden die Schwierigkeiten für die Aussendung und den Empfang größer. Wenn beim Empfang der Daten die Zeitsteuerungsinformationen wiedergewonnen werden müssen, ist es außerdem wesentlich, daß die seriellen Daten unterscheidbare Synchronisierinformationen beinhalten. Das bedeutet, daß die Bandbreite der ankommenden Nachricht, die sowohl Daten als auch Synchronisierinformationen umfaßt, größer ist als die Bandbreite, die zur Übertragung nur des Informationsgehaltes der Daten erforderlich wäre. Darüber hinaus ist es für viele Anwendungen von Datenübertragungssystemen wesentlich, daß der Informationsgehalt der Datennachricht unversehrt bleibt. Üblicherweise werden dazu Fehlerprüfbits, beispielsweise Paritätsbits, in die serielle Datennachricht eingefügt, so daß die Empfangseinrichtungen offensichtlich Fehler in der empfangenen Nachricht erkennen können. Die Einfügung von Paritätsbits in einen seriellen Datenstrom erhöht aber die erforderliche Bandbreite für die Übertragungseinrichtungen weiter.

Bei der seriellen Übertragung von Datenbits ist es bekannt (US-PS 34 18 585, GB-PS 14 15 821), jedes Bit in seiner ursprünglichen Form, unmittelbar gefolgt von einer komplementären Darstellung, zu übertragen. Dadurch ist eine sichere Taktübertragung auch für lange Folgen von 1- oder 0-Werten sichergestellt. Aus der vorgenannten US-PS ist es auch bekannt, besondere Bits, die keine gültigen Datenbits sind, dadurch zu übertragen, daß das oben erläuterte Codierverfahren durch Anwendung eines anderen Codierverfahrens verletzt wird. Schließlich ist es aus der genannten GB-PS bekannt, bei der Betriebseinleitung einer Übertragungsanlage ein Synchronisiersignal durch eine solche Verletzung des Codierverfahrens zu übertragen.

Der Erfindung liegt die Aufgabe zugrunde, bei einer seriellen Übertragung von Digitaldaten nach dem Oberbegriff des Anspruchs 1 für eine dauernde Übertragung von Synchronisierinformationen während der normalen Datenübertragung zu sorgen, ohne dabei zusätzliche Bits und damit zusätzliche Bandbreite zu benötigen.

Die Lösung der Aufgabe ist im Patentanspruch 1 angegeben. Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche. So kann vorgesehen sein, daß jeder Bitrahmen mehrere Datenwörter enthält jund daß ein Bit in einer bestimmten Position in jedem Datenwort und weiterhin ein Bit in einer bestimmten Position in jedem Bitrahmen nur in ursprünglicher oder nur in komplementärer Darstellung übertragen werden. Dadurch wird sowohl eine Wort- oder Kanalsynchronisation als auch eine Rahmensynchronisation ermöglicht.

Ein Verfahren zum Übertragen von Digitaldaten, bei dem diese Daten in Form von Wörtern mit je einer vorbestimmten Zahl von Datenbits vorliegen, ist an sich bekannt (DE-AS 15 37 452).

Zusätzliche Weiterbildungen sind auf die Auslegung eines digitalen Datensenders und digitalen Datenempfängers zur Verwendung bei dem Verfahren nach der Erfindung gerichtet und in den weiteren Unteransprüchen angegeben.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung werden Datenwörter, die je acht Bits umfassen, seriell in wiederkehrenden Rahmen, die je 128 zeitlich getrennte Kanäle aufweisen, zu einem Empfänger übertragen. Zur Darstellung jeder Datenwortbits werden zwei Abschnitte übertragen, so daß sich sechzehn Abschnitte je Kanal ergeben. Die beiden Abschnitte, die Datenwortbits darstellen, welche nur Daten übermitteln sollen, werden als echte und komplementäre Darstellung des Bits übertragen. Bei Verwendung eines Wechselstrom-gekoppelten Übertragungsmediums wird jedes Paar von "Nurdaten"-Bitabschnitten zur Aufrechterhaltung des Gleichstrommittelwertes mit Vorteil als bipolares Signal übertragen. Bei dem vorliegenden Ausführungsbeispiel ist das achte Datenwortbit zur Übermittlung sowohl von Daten als auch Kanalsynchronisierinformationen bestimmt. Demgemäß sind beide Bitabschnitte, die das achte Bit darstellen, echte Darstellungen dieses Bits. Diese Verletzung des Codierplans wird im Empfänger festgestellt und zur Aufrechterhaltung des Kanal-Synchronismus zwischen dem Sender und dem Empfänger benutzt. Außerdem wird das fünfte Datenwortbit im 128. Kanal jedes Rahmens zur Übertragung von Daten und Rahmensynchronisierinformationen benutzt, indem dieses fünfte Bit des 128. Wortes ebenfalls in Form von zwei echten Darstellungen übertragen wird. Diese Verletzung des Codierformats wird wiederum im Empfänger festgestellt, um den Rahmensynchronismus zwischen Sender und Empfänger aufrechtzuerhalten.
Nachfolgend soll das bevorzugte Ausführungsbeispiel der Erfindung anhand der Zeichnungen genauer beschrieben werden. Es zeigt
Fig. 1 das Blockschaltbild einer Anlage, in welcher das Datenübertragungssystem als Beispiel benutzt wird;
Fig. 2 das Schaltbild eines beispielhaften Übertragungsmediums und von Teilen des Datenübertragungssystems;
Fig. 3 und 4 Zeitdiagramme zur Erläuterung der Zeitsteuerung in dem Leitungsempfänger nach Fig. 2;
Fig. 5 das Blockschaltbild eines Datensenders;
Fig. 6 bis 9 in der Zuordnung nach Fig. 30 den digitalen Datensender mit genaueren Einzelheiten;
Fig. 10 bis 13 Zeitdiagramme für Teile der Fig. 6 bis 9;
Fig. 14 das Blockschaltbild einer digitalen Datenempfangsschaltung;
Fig. 15 bis 19 in der Zuordnung nach Fig. 31 die digitale Datenempfangsschaltung mit genaueren Einzelheiten;
Fig. 20 das Schaltbild eines in der Schaltungsanordnung benutzten 2-Bit-Registers;
Fig. 21 das Schaltbild eines in der Schaltungsanordnung benutzten Gatter-Verzögerungsflipflops;
Fig. 22 bis 27 Zeitdiagramme, die die Arbeitsweise der digitalen Datenempfangsschaltung gemäß Fig. 15 bis 19 darstellen;
Fig. 28 das Blockschaltbild einer Steueranordnung zur Lieferung von Steuersignalen für den digitalen Datensender gemäß Fig. 6 bis 9;
Fig. 29 das Blockschaltbild eines Adressenzählers, der in Verbindung mit der digitalen Datenempfangsschaltung gemäß Fig. 15 bis 19 benutzt wird;
Fig. 30 und 31 Schlüsseldiagramme für die Zuordnung der Fig. 6 bis 9 bzw. 15 bis 19.
An einer Sprachfrequenz-Anschlußeinheit 119 endet eine Anzahl von sprachfrequenten Verbindungsleitungen 120, die an individuelle Schaltungen angeschlossen sind. Ein Sprachband-Schnittstellenrahmen 121 codiert Sprachsignale aus der Anschlußeinheit 119 in pulscodemodulierte (PCM-)Signale. Eine Vielzahl von digitalen Eingangsübertragungssystemen, die je einen digitalen Datensender 101, einen Leitungstreiber 111, ein Koaxialkabel 112, einen Empfangsübertrager 113, einen Empfangsverstärker 114 und einen digitalen Empfänger 102 aufweisen, überträgt die ankommenden PCM-Signale zu einem Zeitmultiplex-Koppelfeld 100. Das Koppelfeld 100 nimmt die verschiedenen Kanäle ankommender PCM-Daten auf und erzeugt eine Vielzahl von abgehenden PCM-Datenkanälen. Die abgehenden PCM- Daten werden über einen von einer Vielzahl von digitalen Ausgangsdatenübertragungssystemen, die je einen digitalen Datensender 103, einen Leitungstreiber 116, ein Koaxialkabel 117, einen Empfangsverstärker 118 und einen Empfänger 104 enthalten, mit dem Sprachband- Schnittstellenrahmen 121 verbunden. Da die Arbeitsweise jedes der Eingangsdatenübertragungssysteme und jedes der Ausgangsdatenübertragungssysteme im wesentlichen gleich ist, ist in Fig. 1 nur jeweils ein System dargestellt und wird hier im einzelnen beschrieben.
Jedes digitale Datenübertragungssystem, das in Fig. 1 benutzt wird, dient zur Übertragung von 128 PCM-Datenkanälen. Die PCM-Daten werden in einem vorherrschend bipolaren Codierformat übertragen, das später beschrieben wird. In typischer Weise sind die Datenverarbeitungseinheiten, beispielsweise der Sprachband-Schnittstellenrahmen 114 und der digitale Datenempfänger 102 über ein Koaxialkabel verbunden, das bei Verwendung eines Leitungstreibers 111 und eines Empfangsverstärkers 112 eine Länge bis zu etwa 300 m haben kann.
An die Sprachfrequenz-Anschlußeinheit 119 ist ein Signalprozessor 107 angeschlossen, der Bedienungszustände, beispielsweise Bedienungsanforderungen auf den sprachfrequenten Verbindungsleitungen 120 feststellt. Informationen bezüglich dieser Bedienungszustände werden zu einem Zentralprozessor 110 gegeben, der daraufhin Steuerinformationen für das Zeitmultiplex-Koppelfeld 100 erzeugt. Ein Verständnis der Betriebsweise des Zentralprozessors 110 ist für die vorliegende Erfindung nicht wesentlich. Der Zentralprozessor 110 wird für die Verarbeitung und Beantwortung von Bedienungszuständen und Störungssignalen benutzt, die von den verschiedenen Schaltungsanordnungen gemäß Fig. 1 erzeugt werden.
Ein Präzisionstaktgeber 105 liefert Zeitsteuerungssignale, von denen die gesamte Zeitsteuerung der Anlage abgeleitet wird. Ausgangssignale des Taktgebers 105 werden zum Sprachband-Schnittstellenrahmen 121, zu den digitalen Datenübertragungssystemen und zum Zeitmultiplex-Koppelfeld 100 gegeben. Die von dieser gemeinsamen Quelle abgeleitete Zeitsteuerung führt zu einem Frequenz-Synchronismus, nicht notwendigerweise aber zu einem Phasen-Synchronismus zwischen dem Sprachband-Schnittstellenrahmen 121 und dem Zeitmultiplex-Koppelfeld 100.
Der Sprachband-Schnittstellenrahmen 121 enthält eine Zeitsteuerungs- und Zählerschaltung 122 (Fig. 28), die in Abhängigkeit von Zeitsteuerungssignalen des Taktgebers 105 unter anderem eine Folge von Adressen 0 bis 127 erzeugt. Diese Adressen entsprechen den 128 Kanälen, die auf jedem digitalen Übertragungssystem zwischen dem Sprachband-Schnittstellenrahmen 121 und dem Zeitmultiplex-Koppelfeld 100 verfügbar sind. In Abhängigkeit von diesen Adressen codiert der Sprachband-Schnittstellenrahmen 121 Sprachsignale, die von der Sprachfrequenz-Anschlußeinheit 119 ankommen. Während jedes Codierintervalls werden für jede sprachfrequente Verbindungsleitung ein codiertes Datenwort mit acht Bits und ein zugeordnetes Paritätsbit erzeugt. Die sich ergebenden digitalen Codewörter mit neun Bits, die sprachfrequente Signale und eine Parität darstellen, werden nacheinander in paralleler Form dem digitalen Datensender 101 zugeführt. Der Sender 101 entfernt das Paritätsbit und überträgt jedes Digitalwort mit acht Bits über einen zugeordneten digitalen Datenkanal zum digitalen Datenempfänger 102 über das oben erläuterte Eingangsübertragungssystem. Dabei wird jedes Datenwort vom Sender 101 seriell vorwiegend in bipolarem Format übertragen. Bei diesem Format wird jedes Datenwortbit durch zwei Ziffernabschnitte dargestellt, die je eine Zeit von etwa 61 Nanosekunden (ns) beanspruchen. Im allgemeinen ist der erste Ziffernabschnitt eine echte Darstellung des entsprechenden Datenwortbits, während der zweite Abschnitt das Komplement des jeweiligen Datenwortbits ist. Der Bitstrom vom digitalen Datensender 101 überträgt Synchronisationsinformationen durch Variationen des bipolaren Codierformats in vorbestimmten Bitpositionen der Datenwörter. Beide Ziffernabschnitte des achten Bits (Bit D 7) jedes übertragenen Datenwortes haben die gleiche echte Polarität, so daß eine unipolare Ziffer entsteht. Das heißt, daß der Kanalsynchronismus durch eine Variation des bipolaren Formats bei der Übertragung des Bits D 7 jedes digitalen Datenworts übermittelt wird. Außerdem wird die Rahmensynchronisationsinformation durch eine Übertragung eines echten Signals für beide Ziffernabschnitte des fünften Datenwortbits (Bit D 4) während des 128. Digitalkanals (Kanal 127) in jedem Rahmen übermittelt. Der digitale Datenempfänger 102 entnimmt dem ankommenden Bitstrom die Synchronisationsinformation auf eine später beschriebene Weise.
Der digitale Datensender 103 nimmt digitale Datenwörter parallel vom Zeitmultiplex-Koppelfeld 100 auf und überträgt diese Datenwörter im wesentlichen auf die gleiche Weise, wie für den Datensender 101 beschrieben, mit der Ausnahme, daß seine Steuerinformationen von der TSI-Zeitsteuerungs- und Zählerschaltung 106 statt vom Sprachfrequenz-Schnittstellenrahmen 121 abgeleitet werden. Der digitale Datenempfänger 104 spricht auf die gleiche Weise wie der digitale Datenempfänger 102 auf die Zeitmultiplex- Informationen an. Er erhält seine Steuerinformationen jedoch über die vom digitalen Datensender 103 empfangenen Daten.

Zwei-Bit-Register (Fig. 20)

Neben Standardgattern und Invertern werden zwei weitere Schaltungseinheiten in der speziellen Darstellung gemäß Fig. 6 bis 9 benutzt. Diese beiden Schaltungseinheiten sind ein 2-Bit-Register, das in Form von Gattern im einzelnen in Fig. 20 dargestellt ist, und ein Gatter- Verzögerungsflipflop, das in Fig. 21 genauer gezeigt ist. Die in der gesamten Schaltungsanordnung und in den Fig. 20 und 21 verwendeten Gatter sind so aufgebaut, daß die Kollektoren von zwei oder mehreren Gattern direkt zur Erzeugung einer UND-Funktion verbunden werden können.
Die Schaltung gemäß Fig. 20 weist zwei Registerstufen A und B auf, die unabhängig voneinander oder bei bestimmten Anwendungen auch gemeinsam benutzt werden können, bei denen eine gemeinsame Steuerung zweckmäßig ist. Die Registerstufe A in Fig. 20 enthält die Gatter A, A&min;, AFS und AG. Entsprechend weist die Stufe B die Gatter B, B&min;, BFS und BG auf. Alle diese Gatter sind NAND-Gatter.
Die Signalpegel am Eingang und Ausgang der Gatter werden mit H (hoch) zur Darstellung einer 1 und L (niedrig) zur Darstellung einer 0 bezeichnet. Wenn alle Eingänge eines Gatters auf H sind, so führt der Ausgang des Gatters L. Die Registerstufe A in Fig. 20 wird als eingestellt oder im Zustand 1 bezeichnet, wenn der Ausgang A 1 des Gatters A im Zustand H ist, und befindet sich im gelöschten Zustand oder Zustand 0, wenn der Ausgang des Gatters A&min; im Zustand H ist. Durch Übereinkunft liegen alle Steuerleitungen, die bei der Verwendung der Schaltungen gemäß Fig. 20 und 21 nicht benutzt werden, durch innere Verbindungen im Zustand H. Dies ist von Bedeutung, da bei den meisten Anwendungen des 2-Bit-Registers und des Gatter-Verzögerungsflipflops nicht alle Steueradern benutzt werden.
Eine Registerstufe, beispielsweise die Stufe A in Fig. 20 kann selektiv eingestellt und gelöscht (rückgestellt) werden durch Signale L auf den Adern AS bzw. AC. Die Registerstufen A und B können gemeinsam durch ein nach L gerichtetes Signal auf der Ader C gelöscht werden. Da diese Registerstufen aus Gattern aufgebaut sind, deren Kollektoranschlüsse zur Erzielung einer UND-Funktion verbunden werden können, benutzt man eine sogenannte "Schnelleinstell"-Schaltung. Im Register A ist der Ausgang oder Kollektoranschluß des Gatters AFS direkt mit der Ausgangsleitung A 0 des Gatters A&min; verbunden. Diese Verbindung wird "Schnelleinstellverbindung" genannt, da die Registerstufe in den Zustand 1 eingestellt wird und sich der Zustand der Leitung A 0 mit minimaler Verzögerung ändert.

Gatter-Verzögerungsflipflop (Fig. 21)

Das Gatter-Flipflop gemäß Fig. 21 weist ein kreuzgekoppeltes Paar von NAND-Gattern Q 1 und Q 0 sowie Eingangs- und Ausgangsgatterschaltungen auf. Das Flipflop ist im Zustand 1, wenn der Ausgang auf der Leitung Q 1 auf H ist, und im Zustand 0, wenn die Leitung Q 0 auf H ist. Die NAND- Gatter GQ 1 und GQ 0 führen unter Steuerung von Gattersignalen auf den Leitungen G 01 bzw. G 00 die Ausgangssignale des Flipflops zu den Leitungen G 1 und G 0. Da die Gatter GQ 1 und GQ 0 NAND-Gatter sind, stellen die Signale auf den Leitungen G 1 und G 0 das Komplement der Signale auf den Leitungen Q 1 und Q 0 dar. Die Signale auf der Leitung T sind Steuersignale, und ein Übergang von 0 auf 1 wird benutzt, um neue Informationen in die Zelle zu führen.
Die Leitungen STL und CTL können benutzt werden, um das Flipflop in den Zustand 1 und 0 einzustellen bzw. rückzustellen. Ein Signal L auf der Leitung STL bewirkt, daß das Ausgangssignal auf der Leitung Q 1 in den 1- oder H-Zustand des Flipflops dann geht, wenn das Signal am Eingang T auf L ist. Entsprechend bewirkt ein Signal L auf der Leitung CTL dann, wenn das Eingangssignal T im Zustand L ist, daß die Leitung Q 0 in den Zustand H geht, nämlich den Zustand 0 des Flipflops.
Für die folgende Erläuterung wird angenommen, daß die Leitungen STH 0, CI 1, CI 2, CTH 2, CTH 1, D 3, D 2 und D 1 alle im Zustand H sind. Unter diesen Bedingungen bewirkt ein Übergang von 0 auf 1 auf der Leitung T, daß das Gatter SG 0 leitet, wodurch ein Signal L am Ausgang dieses Gatters und damit am Eingang des Gatters Q 1 erzeugt wird. Dieses Signal L am Eingang des Gatters Q 1 stellt das Flipflop in den Zustand 1 ein, in welchem die Leitung Q 1 auf H und die Leitung Q 0 auf L ist. Wenn eine oder mehrere der Leitungen D 1, D 2 und D 3 im Zustand L ist, dann bewirkt ein Übergang von 0 auf 1 auf der Leitung T, daß das Gatter CG 0 leitet, wodurch ein Signal L am Ausgang dieses Gatters und damit am Eingang des Gatters Q 0 des Flipflops steht. Dieses Signal L am Eingang des Gatters Q 0 führt zu einem Signal H auf der Leitung Q 0 und einem Signal L auf der Leitung Q 1. Aus der obigen Erläuterung ergibt sich, daß das Signal auf der Leitung Q 1 dem Signal auf den Leitungen D 1, D 2 und D 3 folgt. Wenn also wenigstens eine der Leitungen D 1, D 2 und D 3 im Zustand L oder 0 ist, so nimmt die Leitung Q 1 den gleichen Signalzustand L beim Auftreten eines Übergangs von 0 auf 1 auf der Leitung T an. Entsprechend bewirkt ein Übergang von 0 auf 1 auf der Leitung T, daß, wenn die Leitungen D 1, D 2 und D 3 alle auf H sind, die Leitung Q 1 auf H geht. Man beachte, daß kurz nach Beginn (im Bereich von 6 ns) eines Übergangs von 0 auf 1 auf der Leitung T nachfolgende Änderungen des Signalzustandes auf den Leitungen D 1, D 2 und D 3 sich nicht auf den Zustand des Flipflops auswirken.

Zeitsteuerungs- und Zählerschaltung des Sprachband-Schnittstellenrahmens (Fig. 28)

Wie oben bereits angegeben, ist die Hauptquelle für die Zeitsteuerungsinformationen der vorliegenden Anlage der Präzisionstaktgeber 105, der eine Impulsfolge mit einer Frequenz von 16,384 MHz erzeugt, die zu einem Abstand von etwa 61 ns zwischen den ansteigenden Flanken aufeinanderfolgender Impulse führt. Einmal für je 2048 Taktimpulse (125 Mikrosekunden) fehlt ein Impuls im Ausgangssignal des Taktgebers 105. Dieser fehlende Impuls wird zur Aufrechterhaltung der Rahmensynchronisation zwischen den verschiedenen Einheiten der Anlage benutzt. Sechzehn Taktimpulse entsprechen der Zeitperiode von etwa 976 ns eines Zeitmultiplexkanals. Außerdem werden Datenwörter, die je die Kanalzeit von 976 ns belegen, in wiederkehrenden Rahmen mit je 128 Kanälen übertragen, so daß genau 2048 (128×16) Zeitsteuerungsimpulse je Rahmen auftreten.
Fig. 10 zeigt eine grafische Darstellung der Zeit- und Steuersignale, die im Sprachband-Schnittstellenrahmen 121 und im digitalen Datensender 101benutzt werden. Die meisten Funktionen des Ausführungsbeispiels werden in wiederkehrenden Operationszyklen von etwa 976 ns ausgeführt. Die zur Erzeugung eines Operationszyklus hergestellten Zeit- und Steuersignale beginnen oder enden an einem von sechzehn Zeitpunkten, die mit t&sub0; bis t&sub1;&sub5; bezeichnet und auf der obersten Zeile in Fig. 10 dargestellt sind. Beispielsweise wird das Signal AT (Fig. 10) zum Zeitpunkt t&sub0; eine logische 1, die bis zum Zeitpunkt t&sub8; bestehen bleibt. Bei der nachfolgenden Erläuterung werden Zeitintervalle als t _a-b bezeichnet, wobei a den Zeitpunkt angibt, zu dem das Signal beginnt, und b den Zeitpunkt, zu dem es endet. Beispielsweise ist das gerade erwähnte Signal AT während der Zeit t _0-8 eine logische 1.
Der Sprachband-Schnittstellenrahmen 121 enthält eine VIF-(Sprachband- Schnittstellenrahmen-)Zeitsteuerungs- und Zählerschaltung 122, die in Fig. 28 dargestellt ist. Die Schaltung 122 wird auf der Grundlage des fehlenden Impulses vom Taktgeber 105 synchronisiert, erzeugt eine wiederkehrende Folge von Adressen 0 bis 127 und gibt Steuersignale zum digitalen Datensender 101, um mit diesem in Synchronismus zu bleiben. Die Zeitsteuerungssignale mit 16,384 MHz vom Taktgeber 105 werden an ein Kristallfilter 2801, einen Detektor 2802 für fehlende Impulse sowie einem verketteten Ringzähler 2803 zugeführt. Das Kristallfilter 2801, das später in Verbindung mit dem Leitungsempfänger 114 in Fig. 2 näher beschrieben werden soll, regeneriert die ankommenden Taktsignale mit 16,384 MHz und fügt an die Stelle jedes fehlenden Impulses einen Impuls ein. Die Ausgangssignale CLK 16 (Fig. 10) des Kristallfilters 2801 werden dem digitalen Datensender 101 zugeführt. Der Detektor 2801 stellt fehlende Impulse bei den vom Taktgeber 105 ankommenden Taktsignalen fest und erzeugt einen Ausgangsimpuls jedesmal dann, wenn ein Impuls fehlt. Der Ausgangsimpuls des Detektors 2802 wird benutzt, um die VIF- Zeitsteuerungs- und Zählerschaltung 122 in Synchronismus zu bringen. Der Ringzähler 2803 weist acht Gatter-Verzögerungsflipflops der in Fig. 21 gezeigten Art auf, die so miteinander verbunden sind, daß sie die ankommenden Impulse vom Taktgeber 105 zählen und daraufhin die Zeitsteuerungssignale AT bis HT gemäß Fig. 10 erzeugen. Außerdem liefern sie die in Fig. 10 nicht besonders dargestellten Zeitsteuerungssignale AN bis HN, die das Komplement der Signale AT bis HT sind. Die Signale AT bis HN werden an einen Decoder 2806 gegeben, der durch eine logische Kombination der Signale AT bis HT und AN bis HN Zeitsteuersignale erzeugt. Diese Signale werden hier durch die Zeitpunkte t&sub0; bis t&sub1;&sub5; identifiziert, zu denen sie beginnen und an denen sie enden, wie oben beschrieben. Beispielsweise ergibt die logische UND-Kombination der Signale FT und EN eine logische 1 während t _12-13.
Zur Erzielung und Aufrechterhaltung des Synchronismus zwischen dem Ringzähler 2803 und dem Taktgeber 105 veranlaßt jeder Ausgangsimpuls des Detektors 2802 für fehlende Impulse den Ringzähler 2803 zur Erzeugung der durch AT bis HT (Fig. 10) dargestellten Signale zum Zeitpunkt t&sub0;. Dadurch wird der Zeitpunkt t&sub0; definiert. Durch Zählen der ankommenden Taktsignale ändern sich die Ausgangssignale des Ringzählers 2803 gemäß Fig. 10, um den Synchronismus aufrechtzuerhalten. Die VIF- Zeitsteuerungs- und Zählerschaltung 122 enthält außerdem ein Paar von Registern 2804 und 2807 sowie eine Addier-1-Schaltung 2809, die so geschaltet sind, daß die wiederkehrende Folge von Adressen 0 bis 127 erzeugt wird. Der Inhalt des Registers 2804, der an einen Sprachsignalcodierer 2805 gegeben wird, definiert die jeweilige sprachfrequente Leitung, deren Signale codiert werden sollen. Bei jedem Auftreten eines Ausgangsimpulses vom Detektor 2802 für fehlende Impulse wird das Register 2804 zwangsweise auf die Kanaladresse 0 gebracht. Der Synchronismus zwischen dem Auftreten fehlender Impulse wird durch die später beschriebene Anordnung zur Adressenerzeugung aufrechterhalten. Dadurch, daß der Ringzähler 2803 auf den den Zeitpunkt t&sub0; darstellenden Zustand und der Inhalt des Registers 2804 auf die Adresse 0 gebracht werden, erhält man einen Synchronismus zwischen der VIF-Zeitsteuerungs- und Zählerschaltung 122 sowie den Zeitsteuerungssignalen vom Taktgeber 105.
Der Inhalt des Registers 2804 wird zum Zeitpunkt t _12-13 aufgrund eines Signals vom Decoder 2806 zum Register 2807 geführt. Die Ausgangssignale des Registers 2807 gehen zur Addier-1-Schaltung 2809, die die Ausgangssignale um den Wert 1 weiterschaltet. Zum Zeitpunkt t _14-15 werden die weitergeschalteten Ausgangssignale der Addier-1-Schaltung 2809 zum Register 2804 geführt. Die vorstehend erläuterten Operationen laufen während jedes Operationszyklus weiter und bewirken, daß die Adressenfolge 0 bis 127 einmal je Rahmen wiederkehrt.
Wie oben angegeben, spricht der Codierer 2805 auf die Adressen im Register 2804 an und codiert die Analogsignale, die auf der durch den Inhalt des Registers 2804 definierten Leitung ankommen, zu Datenwörtern. Diese Datenwörter werden zur Zeit t _12-13 zu einem Ausgangsregister 2810 gegeben, dessen Inhalt direkt und parallel an den digitalen Datensender 101 übertragen wird. Zusätzlich zu den Datenwörtern erzeugt die Zeitsteuerungs- und Zählerschaltung 122 Steuersignale W 127 und CLKFR, die zum digitalen Datensender 101 gegeben werden, um in Synchronismus mit dem Sender zu kommen und zu bleiben. Das Signal W 127 wird durch einen Decoder 2808 erzeugt, wenn das Register 2807 die Adresse 127 speichert. Das Signal CLKFR, das vom Decoder 2806 erzeugt wird, ist logisch 0 zur Zeit t _11-13 entsprechend der Definition durch die logische NAND-Funktion der Signale DN und FT des Ringzählers 2803.

Digitaler Datensender 101

Der digitale Datensender 101, der als Blockschaltbild in Fig. 5 und genauer in den Fig. 6 bis 9 dargestellt ist, wandelt parallele Datenwörter mit acht Bits aus dem Register 2810 des Sprachband-Schnittstellenrahmens 121 in vorherrschend bipolare, serielle Ausgangsdatenwörter um. Die Eingangsdatenwörter des digitalen Datensenders 101 umfassen Datenbits D 0 bis D 7 und ein Paritätsbit für die Kombination der Daten und der identifizierenden Kanaladresse dieser Daten. Der digitale Datensender 101 gemäß Fig. 6 bis 9 ist so aufgebaut, daß er zwei unabhängige digitale Ausgangsdatenströme auf zwei unabhängigen Ausgangskoaxialkabeln 112 für zwei unabhängige Digitaldatenempfänger 102 (Fig. 1) erzeugt. Demgemäß entsprechen die Eingangsleitungen AD 0, AD 1 . . . AD 7 (Fig. 7 und 8) den Eingangsbits D 0 bis D 7 eines Wortes für einen ersten Digitaldatenempfänger 102 und die Eingangsleitungen BD 0, BD 1 . . . BD 7 (Fig. 7 und 8) den Eingangsbits D 0 bis D 7 eines Wortes für einen zweiten Digitaldatenempfänger. Diese beiden Digitalwörter werden unabhängig und im wesentlichen zur gleichen Zeit in Serienform umgewandelt. Die Zeit- und Steuerungssignale werden ihnen gleichzeitig zugeführt, so daß Synchronismus herrscht. Bei dem nachfolgenden Beispiel wird die Erzeugung nur eines der digitalen Datenströme im einzelnen erläutert.
Der digitale Datensender 102 nimmt die Taktsignale CLK 16 (Fig. 10) vom Kristallfilter 2801 des Sprachband-Schnittstellenrahmens 121 auf. Die Signale CLK 16 werden zu einem Ringzähler und Zeitsteuerungsumsetzer 509 über eine Impulsauslaßschaltung 508 übertragen. Der Ringzähler und Zeitsteuerungsumsetzer 509 weist acht Gatter-Verzögerungsflipflops der in Fig. 21 gezeigten Art auf, die so geschaltet sind, daß sie die in Fig. 10 gezeigten Zeitsteuerungssignale AT bis HT liefern. Außerdem werden die in Fig. 10 nicht besonders dargestellten Gattersignale AN bis HN erzeugt, die jeweils das Komplement der Signale AT bis HT sind. Durch logische Kombination der Signale AT bis HT und AN bis HN werden Zeitsteuerungssignale für die Anlage erzeugt. Beispielsweise erzeugt ein NAND-Gatter mit einem Signaleingang, einem mit AT und einem mit CN verbundenen Eingang ein Ausgangssignal, das gleich dem Komplement des Eingangssignals während des Zeitintervalls t _0-2 ist.
Jedes digitale Eingangsdatenwort mit acht Bits und sein zugeordnetes Paritätsbit werden in paralleler Form vom Register 2810 (Fig. 28) zur Zeit t _12-12 an die entsprechenden Eingänge AD 0 bis AD 7 und APD angelegt. Allgemein gesagt, wird jedes Bit dieses Datenwortes nacheinander zu einem Flipflop 901 (Fig. 9) geführt und dort für etwa 122 ns (2 Zeitsteuerungsintervalle) gespeichert. Das Flipflop 901 erzeugt sowohl die echte als auch die komplementäre Darstellung jedes auf diese Weise gespeicherten Bits. Die jeweils vom Flipflop 901 zu übertragenden Zifferndarstellungen werden durch den Stand eines Format-Flipflops 601 (Fig. 6) gewählt, der durch die Signale RECLK 1 und RECLK 0 angegeben wird.
Während des Zeitabschnittes t _0-2 wird die Eingangsziffer auf der Leitung AD 0 vom NAND-Gatter 801 über eine Leitung PSAB zum Gatter- Verzögerungsflipflop 901 geführt. Ein NAND-Gatter 802 leitet das Signal auf der Leitung AD 1 zur Zeit t _2-4 über eine Leitung PSAA zum Gatter- Verzögerungsflipflop 901. Während der Zeit t _3-4 wird ein Impuls DTEN (Fig. 10) zugeführt, um sechs 2-Bit-Register 805 bis 810 der in Fig. 20 gezeigten Art zu löschen. Die Register 805 bis 810 speichern die Bits D 3 bis D 7 und das Paritätsbit der beiden ankommenden Digitalwörter. Die beiden Speicherabschnitte jedes 2-Bit-Registers sind unabhängig, so daß keine Kombination der Ziffern zwischen den beiden digitalen Datenwörtern stattfindet. Zur Zeit t _4-5 wird ein Eingangssignal STET (Fig. 10) an jedes der 2-Bit-Register 805 bis 810 gegeben, die daraufhin das Komplement der an die Eingänge AD 3 bis AD 7 und APAD angelegten Signale speichern. Zur Zeit t _4-6 werden die Eingangssignale auf der Leitung AD 2 zum Gatter-Verzögerungsflipflop 901 geführt. Die Weiterführung der Eingangssignale AD 3 bis AD 7 läuft sequentiell auf diese Weise weiter, wodurch sequentiell jede ankommende Datenwortziffer zum Gatter-Verzögerungsflipflop 901 geleitet wird. Fig. 11 (Zeilen PSAA+PSAB+PSAC) zeigen die dem Gatter-Verzögerungsflipflop 901 zugeführten Ziffern für ein ankommendes Wort, in welchem 01111111 die Ziffern AD 0 bis AD 7 darstellen. Der Kippeingang des Gatter-Verzögerungsflipflops 901 ist mit der Leitung SCLK 16 verbunden, die im synchronen Zustand eine Regenerierung des Signals CLK 16 führt. Das Gatter-Verzögerungsflipflop 901 speichert das Signal an seinen D-Eingängen (entsprechend der Erläuterung von Fig. 21) bei der ansteigenden Flanke jedes Impulses auf der Leitung SCLK 16. Demgemäß speichert das Gatter-Verzögerungsflipflop 901 die Bits D 0 bis D 7 nacheinander entsprechend der Darstellung in Fig. 11.

Digitale Datensender-Formatsteuerung

Ein Format-Zeitsteuerungsgenerator 507 (Fig. 5 und 6) steuert die Umwandlung des Inhaltes des Gatter-Verzögerungsflipflops 901 in das vorherrschend bipolare Format durch Auswahl der echten oder komplementären Darstellung des Inhaltes des Flipflops 901 für die Übertragung. Der Eingangsanschluß D eines Gatter-Verzögerungsflipflops 601 im Format-Zeitsteuerungsgenerator 507 erhält als Eingangssignale die logische UND-Kombination (603) eines Signals FRMT (Fig. 10) vom Ringzähler und Zeitsteuerungsumsetzer 509 und der Ausgangssignale des NAND-Gatters 602. Das Ausgangssignal des festverdrahteten UND-Gatters 603 ist in Fig. 10 mit "Format-Zeitsteuerung Eingang (603)" bezeichnet. Die mit der Angabe W 127 versehene gestrichelte Linie der Format- Zeitsteuerungs-Eingangssignale (Fig. 10) gibt an, daß der während der Zeit t _9-10 auftretende Impuls im Wort 127 weggelassen ist. Dieses Weglassen, das später genauer erläutert wird, wird durch die Funktion des NAND-Gatters 602 verursacht.
Der Kippeingang des Gatter-Verzögerungsflipflops 601 erhält die Zeitsteuerungssignale SCLK 16 und das Flipflop erzeugt aufgrund der Kipp- und Steuereingangssignale (Fig. 10) die komplementären Ausgangssignale RECLK 1 und RECLK 0 (Fig. 10). Die Signale RECLK 1 und RECLK 0 werden zu den Gattereingängen G 0 bzw. G 1 des Flipflops 901 (Fig. 9) geführt. Entsprechend der Erläuterung des Gatter-Verzögerungsflipflops gemäß Fig. 21 führen eine logische 0 auf der Leitung RECLK 1 und eine entsprechende logische 1 auf der Leitung RECLK 0 das echte, im Gatter- Verzögerungsflipflop 901 gespeicherte Signal zur Ausgangsleitung SERDA, während eine logische 1 auf der Leitung RECLK 1 und deren Komplement 0 auf der Leitung RECLK 0 das Komplement des im Gatter-Verzögerungsflipflop 901 gespeicherten Signals zur Ausgangsleitung SERDA leiten. Die Ausgangssignale SERDA werden an den Eingang eines weiteren Gatter-Verzögerungsflipflops 902 als zusätzliche Puffer- und Signalformstufe vor der endgültigen Aussendung angelegt. Außerdem besteht die Möglichkeit, daß, da sich die Signale RECLK 1 und RECLK 0 alle 61 ns (1 Taktintervall) ändern können, zwei Ziffernabschnitte mit je 61 ns zur Darstellung jedes Datenwortes übertragen werden.
Die Erläuterung der Formaterzeugung erfolgt in zwei Teilen. Zuerst wird die Operation bezüglich eines ankommenden Datenwortes 01111111 beschrieben, das nicht das Wort 127 ist. Danach wird die Operation für das Datenwort 10101010 erläutert, das als Wort 127 dem digitalen Datensender 101 zugeführt wird. Diese Unterscheidung wird getroffen, da das Codierformat entsprechend der Erfindung zur Übertragung der Rahmensynchronisation während des Wortes 127 geändert wird. Fig. 11 zeigt die Ausgangssignale entsprechend dem vorgenannten ersten Beispiel. Die Datenwortziffern werden seriell dem Flipflop 901 zugeführt, wie in Fig. 11 (F/F 901, Q 1) gezeigt. Die Signale RECLK 1 (Fig. 11) werden dem Gatteranschluß G 0 des Flipflops 901 und die Signale RECLK 0 (nicht gezeigt) dem Gatteranschluß G 1 dieses Flipflops zugeführt. Die sich aufgrund dieser Daten- und Steuereingangssignale ergebenden Ausgangssignale SERDA des Flipflops 901 sind in Fig. 11 dargestellt. Man beachte, daß wegen der logischen 0 des Signals RECLK 1 während der Zeit t _15-2 eine echte Darstellung des Bits D 7 während beider Ziffernabschnitte für alle Datenwörter übertragen wird. Zwei echte Ziffernabschnitte D 7 werden übertragen, um eine Kanalsynchronisation zwischen dem digitalen Datensender 101 und dem digitalen Datenempfänger 102 zu erhalten.
Nachfolgend wird die Operation bezüglich des Wortes 127 erläutert, bei dem die Bits D 0 bis D 7 entsprechend der Darstellung in Fig. 12 10101010 lauten. Wie oben angegeben, erzeugt der Decoder 2808 des Sprachband- Schnittstellenrahmens 121 eine logische 0 für das Signal W 127, während das Register 2807 die Adresse 127 enthält. Diese logische 0 für das Signal W 127 wird invertiert und an das NAND-Gatter 602 des Format- Zeitsteuerungsgenerators 507 gegeben. Aufgrund der Zeitsteuerungs- Eingangssignale CT und BN vom Ringzähler und Zeitsteuerungsumsetzer 509 wird das Ausgangssignal des NAND-Gatters 602 während der Zeit t _9-10 für das Wort 127 eine logische 0. Diese logische 0 beseitigt nach einer UND-Kombination mit dem Signal FRMT am Knotenpunkt 603 das 1-Eingangssignal für das Flipflop 601 während der Zeit t _9-10. Demgemäß ist das Ausgangssignal RECLK 1 (Fig. 12) eine logische 0 während der Zeit t _10-11, zu der es im anderen Fall eine logische 1 wäre (vgl. Fig. 11). Die logische 0 auf der Leitung RECLK 1 während der Zeit t _10-11 wird an die Gattereingänge des Gatter-Verzögerungsflipflops 901 gegeben und leitet das Signalpaar D 4 D 4 statt des Signals D 4 und seines Komplements &udf53;lu,4,,100,5,1&udf54;°KD°k¤°F4°f&udf53;lu&udf54; zu seinem Ausgang SERDA (Fig. 12). Die Übertragung von zwei echten Bits D 4 während des Wortes 127 wird zur Übertragung der Rahmensynchronisationsinformation zum digitalen Datenempfänger 102 benutzt.
Der digitale Datensender 101 weist außerdem einen Paritätsabtaster und Zähler 505 auf, der auf die ankommende Parität bezüglich der Adresse und Daten sowie das ankommende Signal PA, das die Parität hinsichtlich der Adresse darstellt, anspricht, um festzustellen, ob die Parität der ankommenden Daten richtig ist. Falls diese Parität fehlerhaft ist, so wird ein Signal TSWOUTA oder TSWOUTB erzeugt.

Synchronisation des digitalen Datensenders

Bei der Inbetriebsetzung der Anlage ist es erforderlich, eine Synchronisation zwischen dem Sprachband-Schnittstellenrahmen 121 und dem digitalen Datensender 101 zu erzielen. Dies wird erreicht durch die Impulsauslaßschaltung 508, die durch den Wortrahmendetektor 510 und das Steuersignal CLKFR von der VIF-Zählerschaltung 2803 gesteuert wird. Der Synchronismus ist vorhanden, wenn der durch den Ringzähler und den Zeitsteuerungsumsetzer 509 definierte Zeitpunkt t&sub1;&sub2; während des Zeitabschnittes t _11-13 auftritt, der durch den Ringzähler 2803 des Sprachband-Schnittstellenrahmens 121 definiert wird. Zu diesem Zweck erzeugt der Decoder 2806 (Fig. 28) des Sprachband-Schnittstellenrahmens 121 das Signal CLKFR (Fig. 10), das während der durch den Ringzähler 2803 definierten Zeit t _11-13 eine logische 0 ist. Das Signal CLKFR wird invertiert und an den Eingang D eines Gatter-Verzögerungsflipflops 604 angelegt. Das Eingangssignal T des Gatter-Verzögerungsflipflops 604 ist das Ausgangssignal EN des Ringzähler- und Zeitsteuerungsumsetzers 509. Die ansteigende Flanke des Signals EN tritt zum Zeitpunkt t&sub1;&sub2; auf, der durch den Ringzähler und den Zeitsteuerungsumsetzer 509 definiert wird. Solange das Signal EN in positiver Richtung verläuft, während das Eingangssignal CLKFR eine logische 0 ist (das Eingangssignal D des Gatterverzögerungsflipflops 604 ist eine logische 1), herrscht Synchronismus. Wenn jedoch der positive Übergang eines Signals EN auftritt, während Das Signal CLKFR eine logische 1 ist (das Eingangssignal D des Gatter-Verzögerungsflipflops 604 ist eine logische 0), so wird der fehlende Synchronismus durch eine logische 1 am Ausgang Q 0 des Gatter-Verzögerungsflipflops 604 angezeigt. Diese logische 1, die als Signal WFSAMP bezeichnet wird, steuert die Impulsauslaßschaltung 508 während des Zeitintervalls t _0-1 (definiert durch die Signale AT und BN) und veranlaßt sie, einen der Impulse des ankommenden Bitstroms CLK 16 wegzulassen.
Fig. 13 zeigt ein Beispiel, wie der Synchronismus hergestellt wird. Es sind die Zeitsteuerungsimpulse (16,386 MHz CLK in VIF) dargestellt, die im Sprachband-Schnittstellenrahmen 121 zur Erzeugung des Signals CLKFR benutzt werden. Die Zeitbezeichnungen t&sub1;&sub5; usw. oberhalb der Zeile 16,38 MHz (Fig. 13) geben die Stelle jedes Taktimpulses innerhalb des Sprachband-Schnittstellenrahmens an. Das durch den Ringzähler 2803 definierte Signal CLKFR ist eine logische 0 für die Zeit t _11-13. In Fig. 13 ist außerdem das Signal SCLK 16 angegeben, das zur Steuerung des digitalen Datensenders 101 benutzt wird. Die Zeitbezeichnungen t&sub0; usw. unmittelbar oberhalb von SCLK 16 (Fig. 13) bezeichnen die Bedeutung oder Stelle jedes Zeitsteuerungsimpulses im Sender 101. Diese Bedeutung wird durch den Ringzähler und den Zeitsteuerungsumsetzer 509 definiert. Die linke Hälfte der Fig. 13 gibt einen nichtsynchronen Zustand an, in welchem die Taktimpulse des Sprachfrequenz-Schnittstellenrahmens nicht die gleiche Zeit wie die entsprechenden Impulse SCLK 16 des digitalen Datensenders 101 bezeichnen. Der fehlende Synchronismus wird durch das Gatter-Verzögerungsflipflop 604 des Wortrahmendetektors 510 zum Zeitpunkt t&sub1;&sub2; (der durch den Ringzähler 509 des digitalen Datensenders 101 definiert ist) festgestellt, da die ansteigende Flanke des Signals EN einer logischen 1 des Signals CLKFR entspricht. Das Gatter-Verzögerungsflipflop 604 erzeugt dann das Signal WSFAMP, das die Impulsauslaßschaltung 508 veranlaßt, denjenigen Impuls wegzulassen, welcher dem Impuls t&sub1; vom Sprachfrequenz-Schnittstellenrahmen -entspricht. Nach Weglassen dieses Impulses sind die Bezeichnungen der beiden Folgen von Taktimpulsen im wesentlichen identisch. Bei der nächsten ansteigenden Flanke des Signals EN, die, wie dargestellt, während einer logischen 0 des Eingangssignals CLKFR auftritt, wird kein Impuls weggelassen, wodurch ein synchroner Betrieb angezeigt wird. Wenn der Sprachband-Schnittstellenrahmen 121 und der digitale Datensender 101 um mehr als einen Impuls aus dem Synchronismus sind, so wird jeweils ein Impuls von 16 Impulsen entsprechend der obigen Erläuterung weggelassen, bis der Synchronismus erreicht ist.

Leitungstreiber und Empfängerschaltungen (Fig. 2)

Die Operationen des digitalen Datensenders 101 führen zu einer wiederkehrenden Folge von seriell durchgeschalteten Datenkanälen. Diese Kanäle werden zu einem Leitungstreiber 111 (Fig. 2) geführt, der sie über ein Wechselstrom-gekoppeltes Medium mit einem Koaxialkabel 112 und einem Übertrager 113 weiterleitet. Der Leitungsempfänger 114 nimmt den seriellen Datenstrom über eine Verbindung mit dem Übertrager 113 auf. Der ankommende Datenstrom wird an den Eingang eines Operationsverstärkers 201 geführt. Ein Begrenzer 202 begrenzt das Eingangssignal des Operationsverstärkers 201 auf einen festen Pegel, so daß alle Ausgangssignale des Operationsverstärkers 201 innerhalb vorgegebener Grenzen liegen. Der Operationsverstärker 201 enthält einen Entzerrer, um die frequenzabhängige Dämpfung der Übertragungsanordnung zu kompensieren. Das Ausgangssignal des Operationsverstärkers 201 (obere Zeile in Fig. 3) ist ein regenerierter Bitstrom, der den vom digitalen Datensender 101 übertragenen Daten entspricht und der an den Eingang D eines Flipflops 203 angelegt wird.
Das Ausgangssignal des Operationsverstärkers 201 wird außerdem einer Diodenschaltung 204 zugeführt, dessen Ausgangssignale ein 16,384-MHz-Kristallfilter 205 treiben. Das Ausgangssignal des Filters 205 ist eine sinusförmige Welle mit einer Frequenz von 16,384 MHz, die durch einen Operationsverstärker 206 verstärkt und durch einen Differenzverstärker 207 in ihrem Pegel verschoben wird. Das Ausgangssignal des Differenzverstärkers 207 wird einer Kette 208 von NAND-Gattern zugeführt, die acht unterschiedliche Phasen einer Rechteckwelle mit einer Frequenz von 16,384 MHz erzeugen. Ein erstes Ausgangssignal der Gatterkette 208 wird am dritten Gatter entnommen und dem Kippeingang T des Flipflops 203 zugeführt. Diese Anordnung synchronisiert die Zeitsteuerung und führt zu einer weiteren Rechteck-Formung des empfangenen Datensignals.

Datenempfang durch den digitalen Datenempfänger

Das Ausgangssignal des siebten Gatters der Kette von NAND-Gattern 208 ist ein Taktsignal INCLK (Fig. 22, Zeile 1), das zur Steuerung des digitalen Datenempfängers 102 benutzt wird. Das digitale Datenausgangssignal des Flipflops 203 wird über einen Inverter 1501 (Fig. 15) an den Eingang D eines Gatter-Verzögerungsflipflops 1502 angelegt. Auf entsprechende Weise wird das Zeitsteuerungs-Ausgangssignal INCLK des Leitungsempfängers 14 über einen Inverter einer Impulsauslaßschaltung 1401 (Fig. 14 und 15) zugeführt. Die Impulsauslaßschaltung 1401 regeneriert das ankommende Taktsignal INCLK und gibt ihre Ausgangssignale an die Steueranordnungen des digitalen Datenempfängers 102. Wie später noch genauer beschrieben werden soll, wird die Impulsauslaßschaltung 1401 außerdem zur Synchronisation des digitalen Datenempfängers 102 benutzt. Die Ausgangssignale der Impulsauslaßschaltung 1401 sind mit SINCLK bezeichnet, die während des Synchronismus die Regeneration des Eingangstaktes INCLK und des Signals &udf53;lu,4,,100,5,1&udf54;°KINCLK°k&udf53;lu&udf54;, also dem Komplement von INCLK sind. Die Signale &udf53;lu,4,,100,5,1&udf54;°KINCLK°k&udf53;lu&udf54; werden dem Flipflop 1502 und einem Vergleicher-Flipflop 1503 zugeführt. Die Flipflops 1502 und 1503 vergleichen die Ziffernabschnitte jeder ankommenden Ziffer, um festzustellen, ob Codeformatverletzungen (sowohl zulässige als auch unzulässige) vorhanden sind. Das Signal SINCLK treibt einen Ringzähler und Zeitsteuerungsumsetzer 1402, der auf ähnliche Weise wie der Ringzähler und Zeitsteuerungsumsetzer 509 (Fig. 5) arbeitet. Der Ringzähler 1402 erzeugt die Signale AT bis HT (Fig. 22), deren Komplement AN bis HN und verschiedene Signale, die die logischen Kombinationen der Signale AT bis HT und AN bis HN sind. Zusätzlich zu diesen Signalen erzeugt der Ringzähler und Zeitsteuerungsumsetzer 1402 ein Signal CNTRADV während der Zeit t _5-6, das zu einem Adressenzähler in Fig. 29 übertragen wird. Dieser Adressenzähler weist ein weiterschaltbares Register 2901 mit sieben Bits auf, das aufgrund jedes Signals CNTRADV eine 1 zu seiner niedrigststelligen Ziffer addiert. Das Register 2901 erzeugt demgemäß eine wiederkehrende Folge von Binäradressen 0 bis 127. Die Ausgangssignale des Registers 2901 werden einem Decoder 2902 zugeführt, der die Signale W 64 und W 127 erzeugt, wenn das Register 2901 die Adresse des Wortes 64 bzw. des Wortes 127 speichert. Zusätzlich wird ein Signal CLKOOF vom Register 2901 an der sechsthöchsten Ziffernstelle erzeugt. Das Signal CLKOOF ändert sich zweimal während jeder Folge von Adressen 0 bis 127 von einer logischen 0 auf eine logische 1. Der digitale Datenempfänger 102 benutzt die Signale W 64, W 127 und CLKOOF, um in Synchronismus mit dem digitalen Datensender 101 zu kommen und zu bleiben.
Das Flipflop 1502 speichert in Abhängigkeit von den Zeitsteuerungssignalen &udf53;lu,4,,100,5,1&udf54;°KINCLK°k&udf53;lu&udf54; die Signale an seinem Eingang D, die den vom Sender 101 ankommenden Strom von Ziffernabschnitten darstellen. Da die Impulse &udf53;lu,4,,100,5,1&udf54;°KINCLK°k&udf53;lu&udf54; in Intervallen von etwa 61 ns auftreten, speichert das Flipflop 1502 jeden ankommenden Ziffernabschnitt für eine Zeitdauer, die etwa gleich der jedem Ziffernabschnitt zugeordneten Zeit ist. Das Ausgangsignal Q 0 des Flipflops 1502, das hier SDATAN genannt wird, stellt den ankommenden Strom von Ziffernabschnitten dar. Das Signal SDATAN wird invertiert und das sich ergebende Signal &udf53;lu,4,,100,5,1&udf54;°KSDATAN°k&udf53;lu&udf54; gemeinsam an den Eingang D von acht Gatter-Verzögerungsflipflops 1410 bis 1417 (Fig. 17 und 18) angelegt. Die Verbindung des Eingangs CTL mit Erde und der Ausgänge G 1 und Q 1 mit den Eingängen STL und G 00 der Gatter- Verzögerungsflipflops 1410 bis 1417 beseitigt irgendeinen Einfluß ihres internen Gatters Q 0 und erzeugt ein Flipflop aus den Gattern Q 1 und G 1. (Fig. 21). Diese modifizierten Gatter-Verzögerungsflipflops haben aber weiterhin die Eigenschaft, daß eine an jeden Eingang D zum Zeitpunkt eines Übergangs von 0 auf 1 am Eingang T angelegte logische 1 bewirkt, daß diese logische 1 gespeichert wird. Wie oben angegeben, werden Signale &udf53;lu,4,,100,5,1&udf54;°KSDATAN°k&udf53;lu&udf54; an einen ersten Eingang D der Gatter-Verzögerungsflipflops 1410 bis 1417 angelegt. Die ankommenden Ziffern eines Datenwortes werden nacheinander dadurch in den Flipflops 1410 bis 1417 gespeichert, daß gewählte Signale der Steuersignale AT bis HN an die restlichen Eingänge D dieser Flipflops gelegt werden.
Fig. 24 zeigt ein Beispiel für den Empfang eines Datenwortes 01111111, das nicht das Wort 127 ist. Das Signal &udf53;lu,4,,100,5,1&udf54;°KSDATAN°k&udf53;lu&udf54; wird in Abhängigkeit von den oben genannten Signalen des Ringzählers und Zeitsteuerungsumsetzers 1402 abgetastet und in aufeinanderfolgenden Flipflops der Flipflops 1410 bis 1417 zu Zeitpunkten gespeichert, die als logische 1-Werte auf der Zeile dargestellt sind, die mit "Paritätsabtastung und Datenregister-Zeitsteuerung" Fig. 24) bezeichnet ist. Die von diesen Flipflops aufgrund des Datenwortes 01111111 gespeicherten Signale und die Zeitpunkte, zu denen eine solche Speicherung beginnt, sind in Fig. 24 angegeben. Zum Zeitpunkt t&sub7; wird der Inhalt der Flipflops 1410, 1411 und 1412 zu einem Speicherregister 1418 mit drei Ziffern geführt. Dadurch werden die ersten drei Ziffernpositionen für ein nachfolgendes Datenwort frei. Aufgrund des Datencodierformats und der Zeitsteuerung innerhalb des Empfängers 102 werden die Ziffernabschnitte, die im allgemeinen die komplementäre Darstellung jeder Ziffer sind, in die Register 1410 bis 1417 geführt. Da die Ziffer D 7 zur Übertragung des Kanalsynchronismus benutzt wird, existiert für diese Ziffer kein komplementärer Abschnitt. Nach dem Zeitpunkt t&sub1;&sub5; stehen die acht Ziffern eines ankommenden Datenwortes parallel am Ausgang des Speicherregisters 1418 und an den Ausgängen G 0 der Flipflops 1413 bis 1417 zur Verfügung. Jedes dieser Ausgangssignale mit Ausnahme des Signals vom Flipflop 1417 stellt das Komplement der tatsächlichen Datenziffer dar. Im Ausgang des Flipflops 1417 ist jedoch ein Inverter 1419 enthalten, um das komplementäre Ausgangssignal zu erzeugen.
Nachfolgende Schaltungen (nicht gezeigt) wandeln jede parallele Datenwortziffer aus der komplementären in die echte Darstellung um.
Fig. 25 zeigt ein Beispiel für den Empfang des Datenwortes 10101010 als Wort 127. Es sei daran erinnert, daß die Ziffer D 4 des Wortes 127 zur Übertragung sowohl von Daten als auch der Rahmensynchronisationsinformation benutzt wird und demgemäß nur echte Ziffernabschnitte übertragen werden. Es wird also während des Wortes 127 kein komplementärer Abschnitt der Ziffer D 4 übertragen. Bei dem vorliegenden Beispiel wird wie bei dem vorhergehenden Beispiel (Fig. 24) vorgegangen, mit der Ausnahme, daß, da kein komplementärer Wert für die Ziffer D 4 übertragen wird, das Flipflop 1414 (Fig. 25), das im allgemeinen das Komplement der Ziffernabschnitte aufnimmt, das Komplement der ankommenden Ziffer D 4 statt der echten Darstellung speichert, wie bei dem vorhergehenden Beispiel. Eine Korrektur erfolgt durch die Schaltungsanordnung 1701, die das Ausgangssignal des Flipflops 1414 während des Wortes 127 aufgrund des oben erwähnten Signals W 127 vom Adressenzähler in Fig. 29 invertiert.
Der digitale Datenempfänger 102 berechnet außerdem die Parität jedes Datenwortes. Zu diesem Zweck wird das Q 1-Ausgangssignal (SDATAT)des Seriendaten-Flipflops 1502 als Eingangssignal D an ein Gatter-Verzögerungsflipflop 1901 des Paritätsabtasters und Zählers 1420 angelegt. Durch Verbindung des Anschlusses CTL des Flipflops 1901 mit Erde wird eine logische 1 von seinem Ausgang Q 1 für jede logische 1 übertragen, die an seinen Eingang T angelegt wird, während alle Eingänge D logische 1-Werte haben. Eine Kombination der Signale PHEVEN und BNHN (Fig. 23) vom Ringzähler und Zeitsteuerungsumsetzer 1402 wird an die Eingänge D 1 und D 2 des Flipflops 1901 angelegt. Am Eingang T des Flipflops 1901 liegen vom Inverter 1902 invertierte Taktsignale SINCLK. Entsprechend der obigen Erläuterung wird ein Paritätsabtastwert vom invertierten Komplement-Abschnitt jedes ankommenden Datenbits zu Zeitpunkten entnommen, die den logischen 1-Werten entsprechen, welche in Fig. 24 gezeigt sind und als Paritätsabtastwerte bezeichnet werden. Man beachte, daß der vom Bit D 7 entnommene Paritätsabtastwert des invertierten Wertes des echten Datenbits ist, da keiner der Ziffernabschnitte von D7 in komplementierter Form übertragen wird. Jeder Ausgangsimpuls Q 1 des Flipflops 1901 wird an den Kippeingang T eines Flipflops 1903 angelegt. Die Verbindung des Ausgangs Q 0 des Flipflops 1903 mit seinem eigenen Eingang D 1 bewirkt, daß das Flipflop seinen Zustand jedesmal dann ändert, wenn es einen logischen 1-Impuls vom Flipflop 1901 erhält. Das Flipflop 1903 wirkt daher als Paritätszähler. Fig. 24 zeigt die Folge von Impulsen PARSAMP Q 1 am Ausgang Q 1 des Flipflops 1901 für das ankommende Datenwort 01111111. Zur Zeit t _0-1 wird das Signal PARSAMPLE (Fig. 23) entsprechend den Signalen AN und BT vom Ringzähler und Zeitsteuerungsumsetzer 1402 erzeugt und an den Kippeingang T eines Flipflops 1904 angelegt. Dieser Kippimpuls bewirkt, daß das Flipflop 1904 den dann vorhandenen Paritätszählwert des Flipflops 1903 speichert. Das Signal PARSAMPLE wird außerdem invertiert und zur Löschung des Flipflops 1903 benutzt. Die vom Flipflop 1903 gespeicherte und nachfolgend zum Flipflop 1904 übertragene Paritätsinformation ist eine 0, wenn eine ungerade Zahl von 1-Werten im ankommenden Datenwort vorhanden ist, oder eine 1, wenn eine gerade Anzahl von 1-Werten im ankommenden Digitalwort vorliegt. Da die Ziffer D 7 aller Datenwörter nur in echter Form übertragen wird, ist für diese Ziffer keine Kompensation in der Paritätsschaltung erforderlich. Während des Wortes 127 werden jedoch beide Ziffernabschnitte der Ziffer D 4 in ihrer echten Form übertragen. Wenn der Paritätsabtastwert zur Zeit t _9-10 entnommen wird, so wird eine komplementierte Darstellung des Bits D 4 statt des echten Eingangssignals an das Flipflop 1901 gegeben, das für alle anderen Datenwörter im Rahmen zugeführt wird. Aus diesem Grund stellt der Inhalt des Flipflops 1904 für das Wort 127 den Kehrwert des tatsächlichen Paritätszählwertes dar. Dies wird kompensiert durch eine Schaltung 1905, die das Ausgangssignal des Flipflops 1904 komplementiert, wenn das Signal W 127 vom Adressenzähler in Fig. 29 erzeugt wird.

Synchronisation des digitalen Datenempfängers

Nachfolgend werden die Operationen des digitalen Datenempfängers 102 zur Erzielung des Synchronismus erläutert. Wie oben angegeben, werden die ankommenden Ziffernabschnitte für etwa 61 ns im Flipflop 1502 gespeichert. Ein gewähltes Ausgangssignal, nämlich G 1 oder G 0 wird dann zu einem Vergleicher-Flipflop 1503 gegeben und ein neuer Ziffernabschnitt in das Flipflop 1502 geführt. Der neue Ziffernabschnitt im Flipflop 1502 bestimmt, welches Ausgangssignal, nämlich G 0 oder G 1, vom Flipflop 1503 zur Leitung DMATCH zu führen ist. Wenn der Inhalt der Flipflops 1503 und 1504 einander komplementär sind, so ist das Signal DMATCH eine logische 0. Wenn die Signale dagegen nicht komplementär sind, wird eine logische 1 an die Leitung DMATCH gegeben. Das jeweilige Ausgangssignal des Flipflops 1502, das zum Vergleicher- Flipflop 1503 zu führen ist, wird durch die Ausgänge Q 0 und Q 1 eines Format-Flipflops 1504 definiert. Im allgemeinen führt das Flipflop 1504 den tatsächlichen Ziffernabschnitt zum Vergleicher-Flipflop 1503. Es werden jedoch das Komplement des ersten Ziffernabschnittes der Ziffer D 7 für alle Datenwörter und das Komplement des ersten Ziffernabschnittes der Ziffer D 4 für das Wort 127 zum Flipflop 1503 geführt, da entsprechend dem Codierformat kein Komplement dieser Ziffern übertragen wird. Eine Fehleranzeigeschaltung 1421 tastet die Signale auf der Leitung DMATCH zu den als logische 1-Werte in Fig. 23 auf der mit "Vergleichsfunktion- Zeitsteuerung" bezeichneten Zeile gezeigten Zeiten ab. Wenn Synchronismus vorhanden ist, müssen die Signale auf der Leitung DMATCH zu diesen Zeitpunkten eine logische 0 sein, da dann zwei Abschnitte einer gegebenen Datenwortziffer "verglichen" werden.
Fig. 26 und 27 zeigen Beispiele der oben beschriebenen Operationen für ein Datenwort, das nicht das Wort 127 ist, bzw. für ein Datenwort, welches das Wort 127 darstellt. Gemäß Fig. 27 ist der über die Leitung SERD dem Vergleicher-Flipflop 1503 zugeführte Ziffernabschnitt im allgemeinen der tatsächlich empfangene Ziffernabschnitt (dargestellt durch SDATAN). Dies ändert sich zur Zeit t _14-15 entsprechend der Zeile "Format-Zeitsteuerung-Ausgang" (Fig. 26), so daß ein komplementärer Ziffernabschnitt der Ziffer D 7 zum Flipflop 1503 geführt wird. Die tatsächlich "verglichenen" Werte werden durch die gleichzeitig vorhandenen Werte von SDATAN und Vergleicher Q 0 (Fig. 26) dargestellt. Bei jeder logischen 1 der Vergleicherfunktion-Zeitsteuerung (Fig. 26) sind die gleichzeitig vorhandenen Werte von SDATAN und Vergleicher Q 0 komplementär, so daß sich während der Abtastintervalle logische 0-Werte auf der Leitung DMATCH ergeben. Fig. 27 zeigt ein Datenwort des Kanals 127, so daß kein Komplement der Ziffer D 4 empfangen wird. Demgemäß ist zum Zeitpunkt t _8-9 das Signal Format-Zeitsteuerung-Ausgang eine logische 0, wodurch das Komplement von D 4 auf die oben beschriebene Weise zum Flipflop 1503 geführt wird.
Wenn ein logisches 1-Signal während eines der Abtastintervalle auf der Leitung DMATCH auftritt, so kann es einen Übertragungsfehler oder fehlenden Synchronismus anzeigen. Aus diesem Grund werden alle diese Fehler vom Detektor 1422 für fehlende Rahmensynchronisation gezählt und mit Hilfe unten beschriebener Mittel über eine Ausgangsleitung RSW (Fig. 16) zu einem Fehlerquellenregister (nicht gezeigt) übertragen. Ein logisches Signal 1 auf der Leitung DMATCH während eines Abtastintervalls bewirkt, daß die Fehleranzeigeschaltung 1421 ein Signal EMMB erzeugt, welches ein Flipflop 1601 im Detektor 1422 löscht. Das Ausgangssignal Q 1 des Flipflops 1601 wird zum Fehlerquellenregister über die Leitung RSW übertragen. Einmal alle 64 Kanalzeitperioden wird, wenn ein vom oben beschriebenen Adressengenerator (Fig. 29) erzeugter Übergang von 0 auf 1 im Signal CLKOOF auftritt, die logische 0 vom Flipflop 1601 zur Einstellung des Flipflops 1602 benutzt. Wenn ein weiteres Fehlersignal EMMB auftritt, wird das Flipflop 1601 wieder gelöscht. Beim nächsten Auftreten des Signals CLKOOF wird der Inhalt des Flipflops 1602 zum Flipflop 1603 übertragen, und der gelöschte Zustand des Flipflops 1601 führt wiederum zur Einstellung des Flipflops 1602. Zu dem Zeitpunkt, zu dem das Flipflop 1602 wieder durch ein Fehlersignal EMMB gelöscht wird, führt sein Ausgang Q 0 den Inhalt des Flipflops 1603 zum Eingang D des Flipflops 1604. Dies bewirkt, daß das Flipflop 1604 beim nächsten Übergang von 0 auf 1 im Signal CLKOOF eine logische 0 speichert. Eine solche logische 0 im Flipflop 1604 führt zur Erzeugung eines logischen 1-Signals auf der Leitung DFN, das zur Fehleranzeigeschaltung 1421 übertragen wird, und zur Löschung des Flipflops 1605. Wenn das Flipflop 1605 gelöscht wird, wird ein Signal WFN zur Fehleranzeigeschaltung 1421 übertragen. Diese Kombination von Eingangssignalen der Fehleranzeigeschaltung 1421 erzeugt ein Signal TIC 510, das zur Impulsauslaßschaltung 1401 zurückübertragen wird, und ein Signal RST, das zur Adressengeneratorschaltung (Fig. 29) übertragen wird. Aufgrund des Signals TIC 510 unterdrückt die Impulsauslaßschaltung 1401 einen Zeitsteuerimpuls auf der Leitung SINCLK. Die Impulsauslaßschaltung 1401 arbeitet auf die mit Bezug auf die Impulsauslaßschaltung 508 (Fig. 5) beschriebene Weise zur Erzielung des Bit-Synchronismus. Der Adressengenerator (Fig. 29) spricht auf das Signal RST durch Rückstellung auf ein Adressenausgangssignal 127 an.
In dem soeben beschriebenen Zustand führt jedes Signal DMATCH zur Rückstellung des Adressengenerators auf das Ausgangssignal 127 und zur Unterdrückung eines Impulses auf der Leitung SINCLK. Da die Rückstellung des Adressengenerators (Fig. 29) zur Erzeugung eines Signals W 127 zu einem Zeitpunkt führt, zu dem das Wort 127 nicht vorliegt, überträgt der Detektor 1422 für nicht vorhandene Rahmensynchronisation ein Signal BF zur Datenformatbildungsschaltung 1423, um die Formatkorrektur für die Ziffer D 4 zu sperren, die beim Signal W 127 auftritt. Wenn keine Fehlersignale EMMB mehr erzeugt werden, kann der Adressenzähler (Fig. 29) aufgrund der Abwesenheit des Signals RST weiterlaufen. Wenn er von der Adresse 127 ohne zusätzlichen Fehler zur Adresse 64 weiterläuft, so wird das Signal W 64 erzeugt und zum Detektor 1422 für nicht vorhandene Rahmensynchronisation übertragen. Dieses Signal stellt in Abhängigkeit von den Zeitsteuerungssignalen EN und FT das Flipflop 1604 zum Zeitpunkt t&sub1;&sub2; ein. Das Signal W 64 gibt an, daß 64 aufeinanderfolgende Datenwörter ohne Auftreten einer Nichtübereinstimmung empfangen worden sind und angenommen wird, daß Kanalsynchronismus besteht. Der nächste Fehler sollte dann durch den Kanal 127 erzeugt werden, der außer Synchronismus mit der Adresse 127 des Adressengenerators auftritt. Wenn das nächste logische 1-Signal DMATCH erzeugt wird, so wird wiederum das Signal RST gebildet, das den Adressenzähler auf die Adresse 127 zurückstellt und das Flipflop 1603 einstellt. Zu diesem Zeitpunkt besteht Bit-, Wort- und Rahmensynchronisation zwischen am ankommenden Datenstrom, dem digitalen Datenempfänger 102 und dem Adressengenerator (Fig. 29).

Ausgangsübertragungssystem

Die Ausgangssignale des Speicherregisters 1418 und der Flipflops 1413 bis 1417 werden in paralleler Form zum Zeitmultiplex-Koppelfeld 100 übertragen. Außerdem wird die durch den Adressenzähler (Fig. 29) erzeugte Adresse zusammen mit jedem Datenwort als Angabe seiner Identität übertragen. Das Zeitmultiplex-Koppelfeld verbindet die verschiedenen ankommenden Kanäle in Rahmen von abgehenden Kanälen. Jeder Rahmen von abgehenden Kanälen umfaßt 128 Kanäle mit parallelen Datenwörtern entsprechend dem Eingang des digitalen Datensenders 101. Diese parallelen Datenwörter werden einem digitalen Datensender 103 zugeführt und dort in das oben beschriebene, vorherrschend bipolare Codierformat gebracht. Der digitale Datensender 103 arbeitet im wesentlichen auf die gleiche Weise wie der digitale Datensender 101. Die Zeit- und Steuerinformationen für den digitalen Datensender 103 werden jedoch in der TSI-Zeitsteuerungs- und Zählerschaltung 106 durch eine Schaltungsanordnung erzeugt, die im wesentlichen mit der in Fig. 28 dargestellten Anordnung identisch ist. Der digitale Datenempfänger 104 nimmt den ankommenden Strom von Ziffernabschnitten vom digitalen Datensender 103 auf und arbeitet im wesentlichen auf die gleiche Weise wie er digitale Datenempfänger 102. Die Zeit- und Steuerinformationen für den digitalen Datenempfänger 104 werden im Sprachband-Schnittstellenrahmen 121 durch einen Adressenzähler erzeugt, der im wesentlichen identisch mit dem in Fig. 29 dargestellten Adressenzähler ist.

Claims

1. Verfahren zum Übertragen von Digitaldaten und Synchronisierinformation unter serieller Übertragung der Digitaldaten nach einem ersten Bit-Übertragungsverfahren, das eine ursprüngliche, unmittelbar gefolgt von einer komplementären Darstellung für jedes Bit vorsieht, und bei dem Synchronisierinformation mit einem zweiten Verfahren übertragen werden, das nicht mit dem ersten Bit- Übertragungsverfahren übereinstimmt, dadurch gekennzeichnet, daß die Digitaldaten in einem Bitrahmen mit einer bestimmten Bitzahl vorliegen und jeder Bitrahmen durch das zweite Bit-Übertragungsverfahren eine Synchronisierinformation dadurch in sich trägt, daß wenigstens ein Bit in einer bestimmten Position in jedem Bitrahmen nur in ursprünglicher oder nur in komplementärer Darstellung übertragen wird, um durch die Verletzung des ersten Bit-Übertragungsverfahrens sowohl die Daten als auch die Synchronisierinformation darzustellen.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jeder Bitrahmen mehrere Datenwörter enthält und daß ein Bit in einer bestimmten Position in jedem Datenwort und weiterhin ein Bit in einer bestimmten Position in jedem Bitrahmen nur in ursprünglicher oder nur in komplementärer Darstellung übertragen werden.

3. Digitaler Datensender zur Verwendung bei dem Verfahren nach Anspruch 1 oder 2 mit einer Formatbildungseinrichtung (Q 1 und Q 0 von 901), die unter Ansprechen auf Eingangsdatenbits eine echte und eine komplementäre Darstellung jeder Datenbits erzeugt, gekennzeichnet durch eine Steuereinrichtung (602) zur Erzeugung erster Steuersignale, die vorbestimmten Bits in jedem Bitrahmen zugeordnet sind, und eines zweiten Steuersignals, das wenigstens einem vorbestimmten weiteren Bit in jedem Bitrahmen zugeordnet ist, und durch eine Sendeeinrichtung (601, GQ 1 und GQ 0 von 901), die unter Ansprechen auf die Steuersignale für jedes Bit, dem eines der ersten Steuersignale zugeordnet ist, eine Kombination der echten und komplementären Darstellung dieses Bits überträgt, um allein Daten darzustellen, und die für jedes Bit, dem eines der zweiten Steuersignale zugeordnet ist, nur eine echte oder nur eine komplementäre Darstellung dieses Bits überträgt, um sowohl Daten als auch die Synchronisierinformation darzustellen.

4. Digitaler Datensender nach Anspruch 3, dadurch gekennzeichnet, daß die Sendeeinrichtung (601, GQ 1 und GQ 0 von 901) eine Einrichtung (111) zur Übertragung eines bipolaren Signals aufgrund der Kombination einer echten und komplementären Darstellung eines Bits und zur Übertragung eines unipolaren Signals aufgrund nur der echten Darstellungen eines Bits überträgt.

5. Digitaler Datensender nach Anspruch 3 oder 4 zur Übertragung von Datenwörtern auf wiederkehrenden Kanälen einer Zeitmultiplexanlage, dadurch gekennzeichnet, daß ein Adressenzähler (2807, 2809, 2804) vorgesehen ist, der jeden Datenwortkanal eindeutig identifizierende Adressensignale erzeugt, und daß die Sendesteuereinrichtung (602) unter Ansprechen auf die Adressensignale eines der ersten Steuersignale, das einem vorbestimmten Bit während eines vorbestimmten Datenwortkanals (W 127) zugeordnet ist, sperrt und ein zweites Steuersignal erzeugt, welches diesem vorbestimmten Bit auf dem vorbestimmten Datenwortkanal zugeordnet ist.

6. Digitaler Datenempfänger zur Verwendung bei dem Verfahren nach Anspruch 2 für den Empfang von seriellen Datenwörtern, die je eine Vielzahl von Bits enthalten, wobei vorbestimmte Bits als bipolare Darstellungen und ein restliches Bit als unipolare Darstellung übertragen werden, gekennzeichnet durch eine Empfangssteuereinrichtung (1504) zur Erzeugung erster Empfangssteuersignale, die den vorbestimmten Bits zugeordnet sind, für welche bipolare Darstellungen empfangen werden, und zur Erzeugung zweiter Empfangssteuersignale, die dem restlichen Bit in jedem der Datenwörter zugeordnet sind, und eine Fehleranzeigeeinrichtung (1503, 1421), die unter Ansprechen auf die Datenbits und die ersten und zweiten Empfangssteuersignale Fehlersignale erzeugt, wenn eines der ersten Empfangssteuersignale einer unipolaren Darstellung und eines der zweiten Empfangssteuersignale einer bipolaren Darstellung eines Datenbits zugeordnet ist.

7. Digitaler Datenempfänger nach Anspruch 6, gekennzeichnet durch eine Einrichtung (1401), die unter Ansprechen auf die Fehlersignale die Zuordnung der ersten und zweiten Empfangssteuersignale zu den Bits abändert.