DE69020652T2 - Anordnung zur Synchronisierung von Datenrahmengruppen in einem seriellen Bitstrom. - Google Patents

Description

• Die vorliegende Erfindung betrifft im allgemeinen Elektronikschaltungen, und genauer ein System und ein Verfahren, um eine Datenübertragungsblock- bzw. Framesynchronisation mittels eines Empfängers innerhalb eines seriellen Bitstroms zu erzielen.
• Serielle Datenverbindungen hoher Geschwindigkeit werden im allgemeinen verwendet, wenn es erwünscht ist, Daten über eine lange Entfernung zu übertragen. Typischerweise werden parallele Daten in Serie gebracht, als ein serieller Bitstrom übertragen und zu der ursprünglichen parallelen Information am empfangenden Ende wieder zusammengefügt. Die übertragenen Daten können aktuelle digitale Informationen darstellen oder sie können analoge Informationen darstellen, die abgetastet und digitalisiert wurden.
• Wenn serielle Daten übertragen werden, ist es wichtig, daß der Sender und der Empfänger in Synchronisation gehalten werden. Dies kann auf viele Arten bewerkstelligt werden, eine davon ist, Synchronisationsinformationen in den Datenstrom einzuschließen. Eine derartige Synchronisationsinformation wird in den Datenstrom durch die Übertragungsvorrichtung plaziert und davon durch die Einpfangsvorrichtung entnommen. Die Synchronisationsinformation umfaßt einen oder mehrere spezielle Kodes, nach denen von der Empfangsvorrichtung Ausschau gehalten wird. Die Synchronisationskodes können zusammenhängend plaziert werden, wie z.B. in einem Datenübertragungsblock- bzw. Framekopf, oder sie können als individuelle Bits innerhalb der Daten verteilt sein.
• Ein Beispiel des letzteren Verfahrens bzw. Ansatzes ist dem T1-Standard entnehmbar, der durch AT&T verbreitet und für gemultiplexte Telefonübertragung verwendet wird. In dem T1-Standard werden 24 8-Bit-Datenkanäle zu einem seriellen Datenpaket zusammengruppiert, das Datenübertragungsblock bzw. Frame genannt wird. Jeder Datenübertragungsblock bzw. Frame enthält ebenso ein datenübertragungsblockerstellendes Bit bzw. Framingbit, das das erste Bit in dem Datenübertragungsblock bzw. Frame ist. Dieses ergibt insgesamt 193 Bits für jeden Datenübertragungsblock bzw. für jedes Frame. Datenübertragungsblöcke bzw. Frames werden mit einer Rate von 8192 Datenübertragungsblöcken bzw. Frames pro Sekunde übertragen, dies ist die Standarddatenübertragungsrate für CO- DECs, die verwendet werden, um Sprache und analoge Signale zu digitalisieren und zu speichern.
• Ein einzelner Datenübertragungsblock bzw. ein einzelnes Datenframe ist in der Fig. 1 gezeigt. Das erste Bit, das übertragen werden soll, das Bit 0, ist das Datenübertragungsblockbit bzw. Framebit. Die übrigen 192 Bits des Datenübertragungsblockes bzw. Frames enthalten, wie gezeigt, 24 Kanäle von 8 Bitdaten. Das Datenübertragungsblockbit bzw. Framebit F wird in den Datenstrom durch die Übertragungsvorrichtung eingefügt und durch die Empfangsvorrichtung entnommen bzw. entfernt, nachdem es für Synchronisationszwecke verwendet worden ist.
• Gemäß dem T1-Standard werden Datenübertragungsblöcke bzw. Frames in Gruppen gesetzt, die Vielfachdatenübertragungsblöcke bzw. Multiframes oder Superframes genannt werden. Der 1935-Standard verwendet 12 Datenübertragungsblöcke bzw. Frames in einem Vielfachdatenübertragungsblock bzw. Multiframe und der 193e-Standard verwendet 24 Datenübertragungsblöcke bzw. Frames in einem Vielfachdatenübertragungsblock bzw. Multiframe. Ein Beispiel eines 193e-Vielfachdatenübertragungsblockes bzw. Multiframes ist in der Fig. 2 gezeigt. 24 nacheinander übertragene Datenübertragungsblöcke bzw. Fraines sind als ein Vielfachdatenübertragungsblock bzw. Multiframe definiert. Die Datenübertragungsblockbits bzw. Framebits jedes der 24 Datenübertragungsblöcke bzw. Frames werden in Kombination verwendet, um zu identifizieren, welcher Datenübertragungsblock bzw. Frame der Datenübertragungsblock 1 bzw. Frame 1 des Vielfachdatenübertragungsblocks bzw. Multiframes ist, und für andere Zwecke.
• Bei der Empfangsvorrichtung wird die Synchronisation des hereinkommenden seriellen Datenstroms durchgeführt, indem der Strom untersucht wird und identifiziert bzw. bestimmt wird, welche Bits die Datenübertragungsblockbits bzw. Framebits sind. Es gibt keine zusätzliche Information, um diese Bits zu identifizieren; sie müssen aus den Daten extrahiert werden, indem nach vorausgewählten Mustern gesucht wird, die von den datenübertragungsblockerstellenden Bits bzw. Framingbits verwendet werden. Das Muster der Framebits innerhalb eines Multiframes wird verwendet, um die Framebits zu identifizieren, wodurch Datenframes bzw. Datenübertragungsblöcke festgelegt werden, und um die Grenzen eines jeden Multiframes zu bestimmen.
• Verwendet man den 193e-Standard, werden z.B. die Framebits für die Framenummern 4, 8, 12, 16, 20 und 24 dem Muster 001011 zugeordnet. Die Framebits für die ungerade bezifferten Frames bilden einen Datenkanal nieriger Bandbreite, der für Steuer- bzw. Überwachungs- und Signalzwecke verwendet werden kann. Die Framebits für die Frames 2, 6, 10, 14, 18 und 22 bestimmen zusammengenommen ein CRC-Wort für das zuvor übertragene Multiframe.
• Da die auf dem seriellen Kanal übertragenen Daten für Synchronisationszwecke im wesentlichen willkürlich bzw. stochastisch sind, kann der Empfänger nicht sofort die Position der datenübertragungsblockerstellenden Bits bzw. Framingbits und der Multiframes von dem Datenstrom extrahieren. Der Empfänger muß die hereinkommenden Daten über einen gewissen Zeitraum untersuchen, um die Frameanordnung zu bestimmen, die durch die Plazierung der Framebits festgelegt ist. Sind einmal die Framebits genau bzw. korrekt lokalisiert, wird die Multiframeanordnung bestimmt, indem nach der Position des oben beschriebenen 001011-Musters gesucht wird.
• Techniken zur Frameanordnung für einfache Synchronisationskodes, wo die Framingbits innerhalb der Daten verteilt sind, aber nie den Wert verändern, sind bekannt, und eine derartige Technik ist in dem US-Patent Nr. 3,539,997 offenbart. Frameanordnungstechniken für die Synchronisationskodes, wo die Framingbits zusammen innerhalb der Daten gruppiert sind, um ein Muster zu bilden, und nicht in den Daten verteilt sind, sind ebenso bekannt, und eine derartige Technik ist in dem US-Patent Nr. 4,802,192 offenbart. Jedoch keine dieser Lösungen sind bei der Bestimmung der Frameanordnung zu gebrauchen, wenn der Synchronisationskode ein Muster aufweist, das aus Bits mit verschiedenem Wert besteht, die innerhalb der Daten verteilt sind.
• Beispiele für Schaltungen nach dem Stand der Technik, um eine Frame- und Multiframeanordnung zu schaffen, werden in dem US-Patent Nr. 4,727,558, erteilt an Hall, und in Patent Nr. 4,316,284, erteilt an Howson, gefunden. Die Systeme, die in diesen Patenten beschrieben werden, verwenden beide dieselbe Technik, um eine Frame- und Multiframeanordnung zu schaffen. Ein großes Schieberegister wird verwendet, um einen Teil des empfangenen seriellen Datenstroms zu speichern. Das Schieberegister wird an vier Punkten, die 772 Bits voneinander getrennt sind (4 Frames voneinander getrennt sind), abgegriffen, und das System sucht nach 4-Bit- Untersequenzen, die von dem wiederkehrenden 001011-Muster bzw. Wiederholungs-001011-Muster erhalten werden können. Ein 772-Bit-Schieberegister wird verwendet, um Kandidat-Positionen für Frame-Bitpositionen zu halten. Dieses Schieberegister wird synchron mit den Daten verschoben, die in das große Schieberegister eintreten. Wenn ungültige Multiframemuster an den Abtaststellen beobachtet werden, wird die entsprechende Position von 772 (Positionen) in dem 772 Bit- Schieberegister markiert, als ob bzw. da sie keine gültige Kandidat-Position mehr ist.
• Ein Zähler ist mit dem 772-Bit-Schieberegister verbunden, um zu zählen, wieviele Kandidat-Positionen übrigbleiben. Jedesmal, wenn das 772-Bit-Schieberegister über einen vollen Zyklus hindurchgeschoben wird, bestimmt der Zähler, ob 0, 1 oder mehr als 1 Kandidat-Positionen augenblicklich übrigbleiben. Eventuell enthält das 772-Bit-Schieberegister genau 1 übrigbleibende Kandidat-Positionen, die dafür gehalten wird, daß sie die wahre Stelle des Framingbits für Frames 4, 8, 12, 16, 20 und 24 ist. Multiframeanordnung ist dann unkompliziert, indem die Werte der Bits, die der Position entsprechen, die in dem 772-Schieberegister identifiziert ist, mit dem 001011-Muster in Übereinstimmung gebracht werden.
• Es wäre wünschenswert, eine Synchronisationsschaltung für einen seriellen Datenempfänger bereitzustellen, der ein verbessertes Ansprechen aufweist und der in einem Abschnitt einer integrierten Schaltung einfach und leicht ausgebildet ist.
• Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ein Sychronisationssystem für einen Empfänger eines seriellen Datenstroms bereitzustellen.
• Es ist eine andere Aufgabe der vorliegenden Erfindung, eine Schaltung zur Bestimmung von Frame-Bitpositionen in einem seriellen Datenstrom bereitzustellen.
• Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine verbesserte Zähleinrichtung zur Verfügung zu stellen, um zu bestimmen, wenn nur eine einzige Kandidat-Framebit-Position unter einer Anzahl von anfänglichen Kandidat-Positionen übrigbleibt.
• Um diese und andere Aufgaben bzw. Ziele der vorliegenden Erfindung zu bewerkstelligen, beinhaltet deshalb eine Synchronisiereinrichtung in einem Empfänger für einen seriellen Datenstrom ein Schieberegister, um zeitlich vorübergehend die jüngsten empfangenen Daten zu speichern. Abgriffe an einer Anzahl von Stellen an einem derartigen Schieberegister stellen Bitsignale an gleichmäßig beabstandeten Stellen bereit. Diese Bitsignale werden überprüft, ob vorbestimmte Muster auftreten, die das Auftreten von Framebit- Kandidaten anzeigen. Ein Kandidat-Schieberegister zeigt an, welche Bitpositionen augenblicklich als Kandidaten für die Frame-Bitposition übrigbleiben, und es wird synchron mit den hereinkommenden Daten geschoben. Das Kandidat-Schieberegister ist N-Bits lang und ein Modulo-N-Zähler ist an dessen seriellen Ausgang angeschlossen. Jedesmal, wenn eine Bitposition, die aus dem Kandidatenregister geschoben wird, einen gültigen Kandidaten beinhaltet, wird der Modulo-N-Zähler zurückgesetzt. Wenn der Zähler bis zu einem vollen Zyklus zählt, ist die wahre bzw. gültige Framebit-Position identifiziert worden.
• Nach einem Aspekt der vorliegenden Erfindung wird ein System bereitgestellt, um eine Datenübertragungsblock- bzw. Frameanordnung bzw. -ausrichtung innerhalb eines seriellen Datenstroms zu bestimmen, wobei jeder Datenübertragungsblock bzw. jedes Frame ein Datenübertragungsblock-Bit bzw. Framebit aufweist und das folgende aufweist:
• ein Schieberegister, das N Bit-Stellen aufweist, wobei das Register anfänglich alle N Bits auf einen ersten logischen Zustand gesetzt hat;
• ein erstes logisches Mittel zur Erzeugung eines Kandidatsignals, wenn ausgewählte Bits von dem Datenstrom mit einem vorausgewählten Muster übereinstimmen;
• ein zweites logischen Mittel, das angeschlossen ist, um ein Ausgangssignal von dem Schieberegister und das Kandidatsignal zu empfangen, um ein datenübertragungsblokkerstellendes (framing) Kandidatsignal zu erzeugen, um den ersten logischen Zustand in das Schieberegister zu verschieben, falls ein aktueller Schieberegisterausgang sich in dem ersten logischen Zustand befindet und das erste logische Mittel ein Kandidatsignal erzeugt, und um andernfalls einen zweiten logischen Zustand in das Schieberegister zu verschieben; und
• einen Modulo-N-Zähler mit einem Rücksetzanschluß, um ein Rücksetzsignal zu empfangen, dadurch gekennzeichnet, daß der Rücksetzanschluß des Modulo-N-Zählers angeschlossen ist, um das datenübertragungsblockerstellende (framing) bzw. blockbildende Kandidatsignal von dem zweiten logischen Mittel zu empfangen, wobei der Modulo-N-Zähler jedes Mal erhöht wird, wenn das zweite logische Mittel den zweiten logischen Zustand in das Schieberegister schiebt, wobei der Zähler ein Signal erzeugt, das eine Datenübertragungsblock-Bit-Position bzw. Framebit-Position identifiziert, wenn er auf (N-1) zählt, und der Modulo-N-Zähler wird zurückgesetzt, wenn der erste logische Zustand durch das zweite logische Mittel in das Schieberegister verschoben wird.
• Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Verfügung gestellt, um einen empfangenen seriellen Datenstrom zu synchronisieren, das Datenübertragungsblockbits bzw. Framebits aufweist, die P-Bits beabstandet sind, und folgende Schritte aufweist:
• alle Bits eines N-Bit-Schieberegister werden auf einen ersten logischen Zustand gesetzt;
• ein Kandidatsignal wird für jedes empfangene Datenbit erzeugt, falls eine Anzahl voneinander beabstandeter, empfangener Bits mit einem vorausgewahlten Muster übereinstimmt;
• für jedes empfangene Datenbit wird das Schieberegister verschoben und ein Modulo-N-Zähler wird erhöht bzw. inkrementiert, dadurch gekennzeichnet, daß das Verfahren ferner folgende Schritte aufweist:
• ein Bit, das den ersten logischen Zustand aufweist, wird in das Schieberegister verschoben und der Zähler wird zurückgesetzt, falls ein Bit, das aus dem Schieberegister geschoben ist, sich in dem ersten logischen Zustand befindet und ein Kandidatsignal wird erzeugt, anderenfalls wird ein Bit, das einen zweiten logischen Zustand aufweist, in das Schieberegister geschoben; und
• ein Datenübertragungsblock- bzw. Frame-Synchronisationssignal wird erzeugt, wenn der Zähler bis (N-1) zählt.
• Gemäß einem dritten Apsekt der vorliegenden Erfindung wird ein System zur Verfügung gestellt, um eine Datenübertragungsblock- bzw. Frame-Anordnung bzw. -Ausrichtung in einem empfangenen seriellen Bit-Strom zu bestimmen, und folgende Schritte aufweist:
• mit einem ersten Schieberegister, um den seriellen Bitstrom zu empfangen, wobei das erste Register eine Anzahl an Datenausgangssignalen bzw. -ausgängen aufweist, die N Bits voneinander beabstandet sind;
• mit einer kombinatorischen Logikschaltung, die mit den Datenausgängen verbunden ist, um ein Kandidatsignal zu erzeugen, wenn ein Satz von Datenausgängen bzw. -ausgangssignalen, die K*N Bits voneinander beabstandet sind, mit einem vorausgewählten Muster übereinstimmen; mit einem zweiten Schieberegister, das N Bits aufweist, wobei das zweite Schieberegister anfänglich alle N Bits auf einen ersten logischen Zustand gesetzt hat, in dem das zweite Schieberegister jedesmal verschoben wird, wenn jedes Bit in dem Bitstrom empfangen wird;
• mit einer Auswähl-Logikschaltung, die angeschlossen ist, um ein Ausgangssignal von dem zweiten Schieberegister und das Kandidatsignal zu empfangen, um ein datenübertragungsblockerstellendes (framing) bzw. blockbildendes Kandidatsignal zu erzeugen, um den ersten logischen Zustand in das zweite Schieberegister zu schieben, falls ein aktueller Ausgang des zweiten Schieberegisters sich in dem ersten logischen Zustand befindet und der kombinatorische Logikschaltkreis ein Kandidatsignal erzeugt, und um andernfalls einen zweiten logischen Zustand in das zweite Schieberegister zu verschieben; und
• mit einem Modulo-N-Zähler mit einem Rücksetzanschluß, um ein Rücksetzsignal zu empfangen, dadurch gekennzeichnet, daß der Rücksetzanschluß des Modulo-N-Zählers angeschlossen ist, um das datenübertragungsblockerstellende (framing) bzw. blockbildende Kandidatsignal von der Auswahl-Logikschaltung zu empfangen, wobei der Modulo-N-Zähler jedesmal erhöht bzw. inkrementiert wird, wenn die Auswahl-Logik-schaltung den zweiten logischen Zustand in das zweite Schieberegister schiebt, wobei der Zähler ein Datenübertragungsblock- bzw. Frame-Anordnungssignal erzeugt, wenn er auf (N-1) zählt, und der Modulo-N-Zähler wird zurückgesetzt, wenn der erste logische Zustand in das zweite Schieberegister mittels der Auswahl-Logikschaltung geschoben wird.
• Die neuen Merkmale, die für die Erfindung als charakteristisch angesehen werden, sind in den beigefügten Ansprüchen dargelegt. Die Erfindung selbst jedoch sowie eine bevorzugte Verwendungsart und dessen weitere Ziele und Vorteile werden am besten durch die Bezugnahme auf die folgende detaillierte Beschreibung einer erläuternden Ausführung verständlich, wenn sie in Verbindung mit den begleitenden Zeichnungen gelesen wird, in denen:
• Figur 1 ein einzelnes Datenframe in einem seriellen Datenstrom zeigt;
• Figur 2 ein Multiframe von 24 Datenframes zeigt;
• Figur 3 ein Blockdiagramm eines Schieberegisters und einer zugeordneten Schaltung zur Bestimmung gültiger Kandidat-Framebit-Positionen ist;
• Figur 4 ein logisches Diagramm eines Abschnitts der Schaltung der Figur 3 ist;
• Figur 5 ein Blockdiagramm eines Schieberegisters und Zählers zur Auswahl der wahren Framebit-Position ist; und
• Figur 6 ein Blockdiagramm eines Schieberegisters und einer zugehörigen Logik zur Bestimmung der Multiframepositionierung ist.
• Die Logischaltung, die hierin beschrieben wird, nutzt positive Logik. UND-Gatter werden häufig für eine kombinatorische Logik verwendet, um die Kombination von verwendeten Signalen zu erläutern. Jedoch beinhalten in der Praxis die Designs integrierter Schaltungen üblicherweise NAND- und NOR-Gatter aufgrund verschiedener Design-Überlegungen. Logikschaltungen, die gleichwertig zu den gezeigten sind, können diese und andere Logikgatter verwenden, um gleichwertige Schaltungen zu bilden. In den meisten Teilen des Systems sind wahre und komplementäre Werte für die meisten Signale verfügbar und die Erzeugung derartiger Werte ist nicht explizit gezeigt. Die Schaltungen, die hierin beschrieben sind, wurden, um die Erläuterung zu erleichtern, vereinfacht und beschreiben die Prinzipien, die in der vorliegenden Erfindung beinhaltet sind, und praktizierende Fachleute werden in der Lage sein, Details fehlender oder verallgemeinerter Abschnitte gemäß Standardlogikdesign-Prinzipien bereitzustellen.
• Bezugnehmend auf die Figur 3 werden serielle Daten in die Synchronisiereinrichtung auf der Signalleitung 10 eingegeben und in ein 15-Frame-Schieberegister 12 mit einer Rate von 1 Bit pro Taktzyklus geschoben. Das Schieberegister 12 hält bis zu 15 193-Bit-Frames an Daten. 15 Ausgangsabgriffe D1-D15 werden vom Schieberegister 12 bereitgestellt. Diese Abgriffe sind 193 Bits voneinander beabstandet, und zwar beginnend an der 193. Position vom Eingang. Diese 15 Abgriffe stellen, kombiniert mit dem nächsten Datenbit, das bereit ist, in das als D0 gekennzeichnete Schieberegister 12 geschoben zu werden, 16 beabstandete Datenbits bereit, die die jüngste Vergangenheit der empfangenen Daten darstellen. D0 ist das augenblicklich empfangene Bit und D15 ist das Datenbit, das am weitesten in der Vergangenheit liegend empfangen wurde. Falls D0 tatsächlich ein Framebit ist, das den Beginn eines neuen Frames anzeigt bzw. signalisiert, sind alle anderen abgegriffenen Datenbits D1-D15 ebenso Framebits, da alle Abgriffe 193 Bits voneinander beabstandet sind.
• Vier kombinatorische Logikblöcke 14, 16, 18, 20 haben Eingänge, die mit den Datenabgriff-Ausgängen des Schieberegisters 12 verbunden sind. Die Schaltung der Blöcke 14, 16, 18, 20 ist genauer in der Figur 4 gezeigt. Mit Ausnahme des Blockes 16, der ein Extrasignal MFBCAND erzeugt, ist jeder der Blöcke 14, 16, 18, 20 identisch.
• Der kombinatorische Logikblock 14 verwendet Datenabgriffe D0, D4, D8 und D12 als Eingänge. Dies bedeutet, daß die Bits, die in den Logikblock 14 eingegeben werden, exakt 4 Frames voneinander beabstandet sind. Wie oben beschrieben wurde, ist diese Beabstandung von 772 Bits genau das, was benötigt wird, um nach dem binären 001011-Muster zu suchen, das die Frame- und Multiframesynchronisation bestimmt.
• Ein kombinatorischer Logikblock 14 erzeugt eine Ausgabe bzw. ein Ausgangssignal, FC, die bzw. das mit einem Eingang des NAND-Gatters 22 verbunden ist. Das FC-Ausgangssignal des Logikblocks 14 wird ebenso als das Signal FPSALGN festgelegt. Das Signal FC zeigt an, ob oder ob nicht die 4 Bits D12, D8, D4 und D0 eine 4-Bit-Untersequenz des wiederkehrenden 001011-Muster bestimmen. FC ist auf niedrigem Pegel, wenn irgendeine dieser Untersequenzen festgestellt wird. Das Signal FPSALGN zeigt eine Frame-Muster-Sequenz-Anordnung an dieser bestimmten Stelle an und wird in einer Multiframeanordnung verwendet.
• Die übrigen kombinatorischen Logikblöcke 16, 18, 20 erzeugen ebenso ein Framing-Kandidat-Signal bzw. datenübertragungsblockerstellendes Kandidat-Signal FC, das mit dem NAND-Gatter 22 verbunden ist. Das Signal FPSCAND zeigt an, wenn es auf hohem Pegel ist, daß die gegenwärtige Bit-Position ein Framing bzw. datenübertragungsblockerstellender Muster-Sequenz-Kandidat ist, weil wenigstens einer der kombinatorischen Logikblöcke 14, 16, 18, 20 eine 4-Bit-Untersequenz von dem wiederholenden bzw. wiederkehrenden Muster 001011 gefunden hat.
• Die folgenden 6 4-Bit-Untersequenzen werden durch die kombinatorischen Logikblöcke 14, 16, 18, 20 erkannt: 0010, 0101, 1011, 0110, 1100 und 1001. Diese Untersequenzen werden bestimmt, indem die ersten 4 Bits der 6-Bit-Sequenz genommen werden, dann wird das erste Bit an das Ende der Sequenz zyklisch verbracht. Dieses Verfahren wird sechsmal wiederholt, um die 6 Untersequenzen zu erzeugen, die eben aufgeführt wurden.
• Figur 4 zeigt die kombinatorische Logik, die verwendet wird, um den Logikblock 16 auszurüsten, um die 6 gültigen, eben aufgeführten Untersequenzen zu erkennen. Mit Ausnahme des Ausgangssignals MFBCAND wird die identische Logik in allen 4 Blöcken 14, 16, 18, 20 verwendet.
• Bezugnehmend auf die Figur 4 beinhaltet der Logikblock 16 6 4-Eingang-NAND-Gatter 24, 26, 28, 30, 32 und 34. Jedes dieser Gatter hat einen Eingang, der entweder mit den wahren bzw. echten Signalen oder den Komplementsignalen für D1, D5, D9 und D13 verbunden ist. Die Ausgänge der Gatter 24, 26, 28 sind mit den Eingängen eines NAND-Gatters 36 verbunden. Die Ausgänge der Gatter 30, 32, 34 sind mit den Eingängen eines NAND-Gatters 38 verbunden. Die Ausgänge der NAND-Gatter 36, 38 sind mit den Eingängen eines NOR-Gatters 40 verbunden. Falls einer der NAND-Gatter 24-34 eine gültige 4-Bit-Unterseguenz erkennt, wird das Ausgangssignal FC zu einer logischen 0. Andernfalls hat FC einen Wert von 1.
• Innerhalb der gültigen 4-Bit-Untersequenz ist das Datenbit D1 das letzte Bit der Untersequenz, weil es das zuletzt angekommene Bit ist. Das Bit D13 ist das erste Bit der Untersequenz, weil es unter D13, D9, D5 und D1 das erste angekommene Bit ist.
• Wie zuvor beschrieben, sind die Frames innerhalb eines Multiframes, die die 6-Bit-Sequenz 001011 enthalten, Framenummern 4, 8, 12, 16, 20 und 24. Wenn das Framebit des Frame 1 eines neuen Multiframes augenblicklich auf einer Datenleitung D0 vorliegt, enthalten deshalb die Datenabgriffe D13, D9, D5 und D1 das Bitmuster 1011, die die letzten 4 Bits einer Framing bzw. einer datenübertragungsblockerstellenden Mustersequenz sind. Wenn diese Untersequenz durch die kombinatorische Logik 16 gesehen wird, ist es deshalb bekannt, daß ein Bit D0 das erste Bit eines neuen Multiframes sein kann.
• Wird die Untersequenz 1011 durch das NAND-Gatter 32 erkannt, so wird eine Signalleitung 42 mit dessen Ausgang verbunden und trägt ein Signal MFBCAND. Dieses Signal zeigt an, daß ein Multiframebit-Kandidat vorhanden ist, was bedeutet, daß das Bit, das gegenwärtig bei D0 ist, das erste Bit eines neuen Multiframes sein kann. Diese Information wird in einer Multiframeanordnung bzw. -ausrichtung verwendet, was im folgenden in Verbindung mit Figur 6 beschrieben wird. Die Signalleitung 42 befindet sich nicht in den anderen kombinatorischen Logikblöcken 14, 18, 20 und stellt den einzigen Unterschied zwischen dem kombinatorischen Logikblock 16 und diesen anderen Blöcken dar.
• Bezugnehmend auf Figur 5 ist eine Schaltung zur Bestimmung der wahren Framebit-Position innerhalb eines Frames von 193 Bits gezeigt. Ein 193-Bit-Schieberegister 50 hat einen Ausgang, der mit einem UND-Gatter 52 verbunden ist. Das Schieberegister 50 wird jedesmal getaktet, wenn ein neues Datenbit in die Synchronisiereinrichtung auf der Signalleitung 10 geschoben wird. Der andere Eingang des UND-Gatters 52 ist mit dem Signal FPSCAND verbunden, das in der Figur 3 erzeugt wird. Der Ausgang des Gatters 52 definiert das Signal FCAND, das anzeigt, daß das gegenwärtige Ausgangsbit des Schieberegisters 50 ein Framing bzw. datenübertragungsblockerstellendes Kandidat-Bit ist. Das Signal FCAND wird zurück in den Eingang des Schieberegisters 50 durch den Multiplexer 54 geführt.
• Der Multiplexer 54 hat einen Steuereingang, der durch das Logiksignal INSYNC gesteuert bzw. geregelt wird, welches einen Wert 1 hat, wenn die Synchronisation durchgeführt wurde, und andernfalls einen Wert 0 hat.
• Ein Modulo-193-Zähler 56 wird ebenso getaktet, jedesmal wenn ein Datenbit in die Synchronisiereinrichtung geschoben wird. Das 7. und 8. Ausgangsbit Q&sub6; und Q&sub7; von dem Zähler 56 sind mit einem UND-Gatter 58 verbunden, welches ein wahres Framebit-Positionssignal TRUEFBD erzeugt. Ein Rücksetzeingang am Zähler 56 ist mit dem Ausgang eines Multiplexers 60 verbunden. Der Multiplexer 60 hat einen Steuereingang, der mit dem Signal INSYNC zur Anzeige der Synchronisation verbunden ist.
• Wenn das INSYNC niedrig ist bzw. logisch niedrig ist, was anzeigt, daß die Synchronisation gemäß der Multiframeanordnung bzw. Multiframeausrichtung noch nicht durchgeführt wurde, wird das Signal FCAND mit dem Reset- bzw. Rücksetz- Eingang des Zählers 56 durch bzw. über den Multiplexer 60 und mit dem Hineinschiebe-Eingang des Schieberegisters 50 verbunden. Wenn INSYNC hoch ist bzw. logisch hoch ist, wird das Signal TRUEFBT sowohl mit dem Reset-Eingang bzw. Rücksetz-Eingang des Zählers 56 als auch mit dem Eingang des Schieberegisters 50 durch die Multiplexer 60 bzw. 54 verbunden.
• Die Signale TRUEFBT und FCAND werden mit einem AND- Gatter 62 verbunden, das das Signal NOCAND erzeugt. Dieses Signal wird verwendet, um mögliche Fehler beim Datenübertragungsblockerstellen bzw. beim Framing anzuzeigen, welche auftreten, nachdem die Synchronisation ausgeführt worden ist.
• Um die Synchronisation zu beginnen, wird das Schieberegister 50 so gesetzt, daß es alle Einsen enthält. Dies wird mittels des Signals RESYNC durchgeführt, das mit einem Setzeingang des Schieberegisters 50 verbunden ist, welches anzeigt, daß der Synchronisationsprozeß beginnen soll. Der Zähler 56 ist auf 0 gesetzt und das Signal INSYNC ist 0. FPSCAND zeigt an, ob oder ob nicht irgendeiner der kombinatorischen Logikblöcke 14, 16, 18, 20 eine der geschriebenen 4-Bit-Untersequenzen erkennt. Wenn dem so ist, ist diese Bit-Position aus 193 möglichen Bit-Positionen ein Kandidat für die Framebit-Position. Somit hat FCAND einen Wert von 1 und dieser Wert wird in den Eingang des Schieberegisters 50 durch den Multiplexer 50 zurückgeführt. Der Zähler 56 wird ebenso auf 0 gesetzt.
• Wenn keiner der kombinatorischen Logikblöcke 14, 16, 18, 20 eine gültige 4-Bit-Untersequenz erkennt, was ungefähr für 10/16 der Zeit für willkürliche Datenpositionen vorkommen wird, wird FPSCAND 0 sein, was bewirkt, daß FCAND ebenso 0 ist. Wenn dies auftritt, wird eine 0 zu dem Eingang des Schieberegisters 50 zurückgeführt, was bedeutet, daß eine bestimmte Bit-Position nicht wahrscheinlich die tatsächliche Framebit-Position sein kann. Eine 0 in dem Schieberegister 50 bedeutet, daß eine Kandidat-Position als ein Kandidat für eine wahre Framebit-Position ausgeschlossen wurde. Wenn ein Kandidat somit ausgeschlossen wurde, wird der Zähler 56 nicht zurückgesetzt, und in der üblichen Weise inkrementiert.
• Wenn einmal eine Kandidat-Position ausgeschlossen wurde, was durch eine 0 in dem Schieberegister 50 dargestellt wird, wird danach FCAND immer unabhängig von dem Wert von FPSCAND 0 für jene Position sein. Die verbleibenden Einser in dem Schieberegister 50 werden eventuell ausgeschlossen und lassen eine einzige 1 und 192 Nullen zurück, die durch das Schieberegister 50 zirkulieren. Die einzige verbleibende 1 entspricht der wahren Position eines Framebits innerhalb einer beliebigen Sequenz von 193 Bits. Wenn die einzelne 1 innerhalb des Schieberegisters 50 zu dessen Ausgang geschoben wird, werden die hereinkommenden Daten korrekt innerhalb des 15-Frame-Schieberegisters 12 positioniert, so daß die Abgriff-Datenbits D0-D15 die wahren Framebits sind.
• Wie oben beschrieben, wird der Zähler 56 auf 0 zurückgesetzt, immer wenn FCAND 1 ist. Dem Zähler 56, der ein Modul hat, das exakt gleich der Zahl der Bits in dem Schieberegister 50 ist, wird es nur ermöglicht, zu seinem höchsten Wert (192) zu zählen, wenn eine einzelne 1 in dem Schieberegisters 50 verbleibt. Sowohl der Ausgang Q&sub6; als auch Q&sub7; des Zählers 56 hat nur einen Wert 1, wenn der Wert der Zählung 192 beträgt. Zu diesem Zeitpunkt geht TRUEFBT für eine Taktperiode auflogisch Hoch, um anzuzeigen, daß die wahre Framebitstelle gefunden worden ist und sich gegenwärtig bei den Datenabgriffen D0-D15 befindet. Wenn aufgrund eines Datenübertragungsfehlers keine 1 in dem Schieberegister 50 verbleibt, wird NOCAND auflogisch Niedrig bleiben, wenn TRUEFBT auf Hoch geht. Unter diesen Umständen muß der Synchronisationsprozeß neu gestartet werden, indem wieder Einser in das Schieberegister 50 geladen werden und der Zähler 56 auf 0 zurückgesetzt wird.
• Das Signal INSYNC wird nur auflogisch Hoch gehen, nachdem die Frameanordnung bzw. -ausrichtung und die Multiframeanordnung bzw. -ausrichtung durchgeführt worden ist. Nachdem dies aufgetreten ist, wird das Signal TRUEFBT verwendet, um den Zähler 56 zurückzusetzen und um die Eingabe für das Schieberegister 50 zu liefern. Wenn ein einzelner Bitfehler in einem Framingbit während der Übertragung auftritt, ermöglicht dies, eine 1 in dem Schieberegister 50 zurückzuhalten, obwohl das Signal FPSCAND 0 sein kann. Das Signal NOCAND wird einen Fehler beim Framing anzeigen und eine zusätzliche Steuerlogik bzw. Kontrollogik (nicht gezeigt) kann eine derartige Tatsache bemerken. Falls mehrere solcher Fehler auftreten, wird die Steuerlogik bzw. Kontrollogik annehmen, daß die Synchronisation verlorengegangen ist, und kann den Synchronisationsprozeß bzw. das Synchronisationsverfahren neu starten. Jedoch wird in dem Fall eines einzigen Bitfehlers in einem Framingbit die Synchronisation aufrechterhalten und es wird nicht nötig sein, den Synchronisationsprozeß erneut zu durchlaufen.
• Bezugnehmend auf die Figur 6 ist eine Schaltung gezeigt, um eine Multiframeausrichtung bzw. Multiframeanordnung durchzuführen, wenn einmal die wahre Framebit-Position gefunden worden ist. Ein 4-Bit-Schieberegister 64 weist einen Ausgang auf, der mit einem Eingang des UND-Gatters 66 verbunden ist. Das Signal FPSALGN ist mit einem invertierenden Eingang des UND-Gatters 66 verbunden. Dieses Signal wird invertiert, weil FPSALGN ein aktives, logisch niedriges Signal ist, wie in Verbindung mit den Figuren 3 und 4 beschrieben ist. Es hat einen Wert von 0, wenn eine Untersequenz gemäß eines 4-Bit-Framing-Kandidaten in Daten-Abgreifpositionen D0, D4, D8 und D12 auftritt.
• Der Takteingang des Schieberegisters 64 wird durch das Signal TRUEFBT getrieben. Die 4-Bit-Ausgänge des Schieberegisters 64 sind mit dem kombinatorischen Logikblock 68 verbunden. Der Ausgang der ersten Bit-Position, ebenso wie der Ausgang des Logikblocks 68 und das Signal MFBCAND werden als Eingänge für ein UND-Gatter 70 bereitgestellt. Das Signal MFBCAND, gezeigt in den Figuren 3 und 4, ist ebenso ein aktives, logisch niedriges Signal und wird deshalb an einem invertierenden Eingang eines UND-Gatters 70 angelegt. Das UND-Gatter 70 erzeugt ein Ausgangssignal MFBSYNC, welches anzeigt, daß eine Multiframebitanordnung bzw. eine Multiframebitausrichtung synchronisiert worden ist.
• Das Schieberegister 64 arbeitet in einer Art und Weise, die ähnlich zu dem Schieberegister 50 ist, das in Figur 5 gezeigt ist. Wenn die Synchronisation gestartet ist, werden alle 4 Bits auf 1 gesetzt. Wie zuvor, wird dies mit einem RESYNC-Signal durchgeführt, welches an einen Setzeingang des Schieberegister 64 angeschlossen ist. Das Signal TRUEFBT, das verwendet wird, um ein Schieberegister 64 zu takten, fängt nicht an Pulse zu erzeugen, bis eine Framebitausrichtung bzw. Framebitanordnung synchronisiert worden ist. Zu diesem Zeitpunkt wird das Schieberegister 64 für jedes Frame empfangener serieller Daten getaktet. Der Taktpuls tritt auf, wenn ein Framebit an dem Datenabgriff D0 sowie an D1- D15 verfügbar ist. Falls FPSALGN anzeigt, daß eine gültige 4-Bit-Untersequenz an den Abgriffen D0, D4, D8 und D12 vorliegt und eine 1 gegenwärtig aus dem Schieberegister 64 geschoben wird, wird ein UND-Gatter 66 eine 1 erzeugen, die in das Register 64 zurückzuschieben ist.
• Ein kombinatorischer Logikblock 68 ist eine einfache Logikschaltung, die eine Ausgabe einer logischen 1 erzeugt, wenn exakt 1 der 4 Bits innerhalb des Schieberegisters 64 eine 1 ist. Deshalb wird das Signal MFBSYNC für einen Takt zyklus auf Hoch sein, wenn es genau eine 1 in dem Schieberegister 64 gibt, wenn jene 1 in der ersten Bit-Position ist und wenn MFBCAND anzeigt, daß die letzten 4 Bits der 6-Bit- 001011-Sequenz gegenwärtig auf den Daten-Abgriffausgängen D1, D5, D9 und D13 erscheint. Die Anwendung der logischen UND-Operation auf MFBSYNC und TRUEFBT wird jeweils einen Zykluspuls für jedes Multiframe erzeugen. Dieser Puls wird genau dann auftreten, wenn das Framebit des ersten Frames eines Multiframes gegenwärtig an dem Datenabgriff D0 erscheint.
• Die oben beschriebene Schaltung betrifft eine spezifische Verwirklichung, um einen seriellen Datenstrom zu synchronisieren, der unter Verwendung des T1, 193e-Standards, formatiert ist. Es wird für die Fachleute klar sein, daß einfache Veränderungen genügen, um es der Schaltung zu ermöglichen, 1935-Daten ebenso zu synchronisieren. Da bei der Verwendung des 1935-Standards alle Framebits nur zur Synchronisation verwendet werden, ist die Multiframe-Synchronisationsschaltung der Figur 6 nicht notwendig. Es ist nur notwendig, einen kombinatorischen Logikblock mit Daten-Abgriffausgängen D0-D11 zu verbinden und ein Signal FPSCAND zu erzeugen, jedesmal wenn eine gültige 12-Bit-Sequenz über alle 12 Framingbits in einem 1935-Multiframe auftritt. Die Schaltung der Figur 5 bleibt unverändert. Da alle 12 Frames des 1935-Multiframes in dem 15-Frame-Schieberegister 12 zur selben Zeit vorliegen, ist eine einfache kombinatorische Logikschaltung alles, was zur Bestimmung einer Multiframeanordnung bzw. Multiframeausrichtung benötigt wird, wenn einmal TRUEFBT erzeugt worden ist.
• Obwohl die hierin beschriebenen Techniken auf die Synchronisation für Standard-T1-Formate Bezug nehmen, können sie verändert werden, um sich an Anderungen durch einfache Anwendung von Logikdesign anzupassen. Zum Beispiel können die Längen der Frames und der Multiframes verändert werden, indem einfach die Größen der verschiedenen Schieberegister und Zähler verändert werden. Framing- bzw. datenübertragungsblockerstellende Mustersequenzen, die anders sind als 001011, können leicht durch eine einfache Änderung in der kombinatorischen Logikschaltung angepaßt werden. Das genaue Design der Logikgatter, die zur Durchführung der hierin beschriebenen Techniken verwendet werden, kann verändert werden, um andere Logikfunktionen aufzunehmen, die auf demselben Chip in Übereinstimmung mit altbekannten Designprinzipien gestaltet wurden. Zum Beispiel wird typischerweise eine CRC-Schaltung aufgenommen werden, dies wird ebenso der Fall sein für eine Verzögerungszählerschaltung zum Verzögern der verschiedenen Signale gemäß dem Erzielen der Synchronisation, bis einige ausgewählte Frames oder Multiframes einer minimalen Zahl gültig gemacht worden sind.
• Weitere Variationen können durchgeführt werden, indem die hierin beschriebene Lehre benutzt wird. Zum Beispiel kann der Zähler mit den Howson- oder Hall-Bemerkungen bzw. -Verweisungen verwendet werden, die beim Hintergrund (der Erfindung) beschrieben wurden. Ein Modulo-772-Zähler würde anstelle eines Modulo-193-Zählers verwendet werden, um mit dem 772-Bit-Kandidat-Schieberegister in Übereinstimmung zu sein. In einigen Designs kann ebenso ein Speicher mit wahlfreiem Zugriff und eine adressierende Schaltung die Schieberegister ersetzen, um dieselben Funktionen durchzuführen.
• Während die Erfindung besonders gezeigt und unter Bezugnahme auf eine bevorzugte Ausführung beschrieben wurde, wird es für die Fachleute selbstverständlich sein, daß verschiedene Änderungen in der Gestalt und im Detail in dieser durchgeführt werden können, ohne von dem Umfang der Erfindung, wie er in den Ansprüchen festgelegt ist, abzuweichen.
• Die vorliegende Erfindung beinhaltet einen Gegenstand, genau wie das anhängige europäische Patent EP-A-0 405 760, das den Titel trägt ANORDNUNG ZUR SYNCHRONISIERUNG VON DATENRAHMENGRUPPEN IN EINEM SERIELLEN BITSTROM (SYSTEM FOR SYNCHRONIZING DATA FRAME GROUPS IN A SERIAL BIT STREAM) und das an demselben Tag eingereicht wurde.

Claims (14)

1. System zur Bestimmung einer Datenübertragungsblockausrichtung innerhalb eines seriellen Datenstroms, wobei jeder Datenübertragungsblock ein Datenübertragungsblock-Bit (F) aufweist,

- mit einem Schieberegister (50), das N Bit-Stellen aufweist, wobei das Register anfänglich alle N Bits auf einen ersten logischen Zustand gesetzt hat;

- mit einem ersten logischen Mittel (12, 14, 16, 18, 20, 22) zur Erzeugung eines Kandidatsignals (FPSCAND), wenn ausgewählte Bits von dem Datenstrom mit einem vorausgewählten Muster übereinstimmen;

- mit einem zweiten logischen Mittel (52), das angeschlossen ist, um ein Ausgangssignal von dem Schieberegister (50) und das Kandidatsignal (FPSCAND) zu empfangen, um ein datenübertragungsblockerstellendes (framing) Kandidatsignal (FCAND) zu erzeugen, um den ersten logischen Zustand in das Schieberegister zu verschieben, falls ein aktueller Schieberegisterausgang sich in dem ersten logischen Zustand befindet und das erste logische Mittel ein Kandidatsignal erzeugt, und um andernfalls einen zweiten logischen Zustand in das Schieberegister zu verschieben; und

- mit einem Modulo-N-Zähler (56) mit einem Rücksetzanschluß, um ein Rücksetzsignal zu empfangen,

dadurch gekennzeichnet, dab

- der Rücksetzanschluß des Modulo-N-Zählers (56) angeschlossen ist, um das datenübertragungsblockerstellende (framing) bzw. blockbildende Kandidatsignal (FCAND) von dem zweiten logischen Mittel (52) zu empfangen, wobei der Modulo- N-Zähler (56) jedes Mal erhöht wfrd, wenn das zweite logische Mittel (52) den zweiten logischen Zustand in das Schieberegister (50) schiebt, wobei der Zähler ein Signal (TRUEFBT) erzeugt, das eine Datenübertragungsblock-Bit-Position identifiziert, wenn er auf (N-1) zählt, und der Modulo-N-Zähler (56) wird zurückgesetzt, wenn der erste logische Zustand durch das zweite logische Mittel in das Schieberegister (50) verschoben wird.

2. System nach Anspruch 1, in dem jeder Datenübertragungsblock eine Länge von N Bits aufweist.

3. System nach Anspruch 2, in dem die ausgewählten Bits von dem Datenstrom N Bits beabstandet sind.

4. System nach Anspruch 1, in dem ausgewählte Bits K*N Bits in dem Datenstrom auseinander sind, wobei K eine positive ganze Zahl ist.

5. System nach Anspruch 4, in welchem K gleich 4 ist und N gleich 193 ist.

6. System nach Anspruch 4, in dem K Sätze ausgewählter Bits parallel zu dem vorausgewählten Muster verglichen werden, und in dem das Kandidatsignal (FPSCAND) erzeugt wird, falls irgendeiner der K Sätze mit dem vorausgewählten Muster übereinstimmt.

7. Verfahren zum Synchronisieren eines empfangenen seriellen Datenstroms, das Datenübertragungsblock-Bits aufweist, die P Bits beabstandet sind, und folgende Schritte aufweist:

- alle Bits eines N-Bit-Schieberegister (50) werden auf einen ersten logischen Zustand gesetzt;

- ein Kandidatsignal (FPSCAND) wird für jedes empfangene Datenbit erzeugt, falls eine Anzahl voneinander beabstandeter, empfangener Bits mit einem vorausgewählten Muster übereinstimmt;

- für jedes empfangene Datenbit wird das Schieberegister verschoben und ein Modulo- N-Zähler (56) wird erhöht bzw. inkrementiert,

dadurch gekennzeichnet, daß das Verfahren ferner folgende Schritte aufweist:

- ein Bit, das den ersten logischen Zustand aufweist, wird in das Schieberegister verschoben und der Zähler (56) wird zurückgesetzt falls ein Bit, das aus dem Schieberegister (50) geschoben ist, sich in dem ersten logischen Zustand befindet und ein Kandidatsignal (FPSCAND) wird erzeugt anderenfalls wird ein Bit, das einen zweiten logischen Zustand aufweist, in das Schieberegister (50) geschoben; und

- ein Datenübertragungsblock-Synchronisationssignal (TRUEFBT) wird erzeugt, wenn der Zähler (50) bis (N-1) zählt.

8. Verfahren nach Anspruch 7, in welchem P = N ist.

9, Verfahren nach Anspruch 7, in welchem die Anzahl der beabstandeten, empfangenen Bits, die mit dem vorausgewählten Muster abgeglichen bzw. abgestimmt sind, K*N Bits voneinander beabstandet sind, wobei K eine positive ganze Zahl ist.

10. Verfahren nach Anspruch 9, in welchem K gleich 4 ist und N gleich 193 ist.

11. System zur Bestimmung einer Datenübertragungsblock- (frame) bzw. Datenblock- Ausrichtung in einem empfangenen seriellen Bitstrom,

- mit einem ersten Schieberegister (12), um den seriellen Bitstrom zu empfangen, wobei das erste Register eine Anzahl an Datenausgangssignalen bzw. -ausgängen (D0-15) aufweist, die N Bits voneinander beabstandet sind;

- mit einer kombinatorischen Logikschaltung (14, 16, 18, 20, 22), die mit den Datenausgängen verbunden ist, um ein Kandidatsignal (FPSCAND) zu erzeugen, wenn ein Satz von Datenausgängen bzw. -ausgangssignalen, die K*N Bits voneinander beabstandet sind, mit einem vorausgewählten Muster übereinstimmen;

- mit einem zweiten Schieberegister (50), das N Bits aufweist, wobei das zweite Schieberegister anfänglich alle N Bits auf einen ersten logischen Zustand gesetzt hat, in dem das zweite Schieberegister (50) jedesmal verschoben wird, wenn jedes Bit in dem Bitstrom empfangen wird;

- mit einer Auswähl-Logikschaltung (52), die angeschlossen ist, um ein Ausgangssignal von dem zweiten Schieberegister (50) und das Kandidatsignal (FPSCAND) zu empfangen, um ein datenübertragungsblockerstellendes (framing) bzw. blockbildendes Kandidatsignal (FCAND) zu erzeugen, um den ersten logischen Zustand in das zweite Schieberegister zu schieben, falls ein aktueller Ausgang des zweiten Schieberegisters sich in dem ersten logischen Zustand befindet und der kombinatorische Logikschaltlcreis ein Kandidatsignal (FPSCAND) erzeugt, und um andernfalls einen zweiten logischen Zustand in das zweite Schieberegister zu verschieben; und

- mit einem Modulo-N-Zähler (56) mit einem Rücksetzanschluß, um ein Rücksetzsignal zu empfangen,

dadurch gekennzeichnet, dab

- der Rücksetzanschluß des Modulo-N-Zählers (56) angeschlossen ist, um das datenübertragungsblockerstellende (framing) bzw. blockbildende Kandidatsignal (FCAND) von der Auswahl-Logikschaltung (52) zu empfangen, wobei der Modulo- N-Zähler (56) jedesmal erhöht bzw. inkrementiert wird, wenn die Auswahl-Logikschaltung (52) den zweiten logischen Zustand in das zweite Schieberegister (50) schiebt, wobei der Zähler ein Datenübertragungsblock-Ausrichtungssignal (TRUEFBT) erzeugt wenn er auf (N-1) zählt, und der Modulo-N-Zähler (56) wird zurückgesetzt, wenn der erste logische Zustand in das zweite Schieberegister (50) mittels der Auswahl-Logikschaltung (52) geschoben wird.

12. System nach Anspruch 11, in welchem N = 193 ist.

13. System nach Anspruch 13, in welchem K = 4 ist.

14. System nach Anspruch 11, in welchem K Sätze ausgewählter Bits mit dem vorausgewählten Muster parallel verglichen werden, und bei welchem das Kandidatsignal (FPSCAND) erzeugt wird, falls irgendeiner der K Sätze mit dem vorausgewählten Muster übereinstimmt.