JP2013162118A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】より大きいチャネル移動度を得ることができる炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置１００は、絶縁膜１２６と、絶縁膜１２６に覆われた表面を有する炭化珪素層１０９を有する。表面は第１の領域Ｒ１を含む。第１の領域Ｒ１は第１の面方位を少なくとも部分的に有する。第１の面方位は、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。
【選択図】図１

Description

この発明は、炭化珪素半導体装置に関し、より特定的には、絶縁膜に覆われた表面を有する炭化珪素層を含む炭化珪素半導体装置に関するものである。

特開２００２−２６１２７５号公報（特許文献１）によれば、次の内容の記載がある。ＭＯＳ（Metal Oxide Semiconductor）デバイスにおいて、酸化膜が積層された４Ｈ型ＳｉＣの面は、｛０３−３８｝面または｛０３−３８｝面に対して１０°以内のオフ角を有する面である。これにより、ＭＯＳデバイスのチャネル移動度を高めることができる。これは、ＳｉＣの｛０００１｝面は六方最密面であることから、構成原子の単位面積あたりの未結合手の密度が高く、界面準位が増加して電子の移動が妨げられるのに対し、｛０３−３８｝面は六方最密面からずれているため、電子が移動しやすいためであると考えられる。また、｛０３−３８｝面において、特に高いチャネル移動度が得られるのは、最密面から離れた面でありながら、原子の結合手が比較的周期的に表面に現れているためと考えられる。

特開２００２−２６１２７５号公報

上記の方法では、十分に高いチャネル移動度を得られないことがあった。
本発明は、上記のような課題を解決するために成されたものであり、その目的は、より大きいチャネル移動度を得ることができる炭化珪素半導体装置を提供することである。

本発明の一の局面に従う炭化珪素半導体装置は、絶縁膜と、絶縁膜に覆われた表面を有する炭化珪素層とを有する。表面は第１の領域を含む。第１の領域は第１の面方位を少なくとも部分的に有する。第１の面方位は、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。この炭化珪素半導体装置によれば、絶縁膜に覆われた表面上において炭化珪素層が大きなチャネル移動度を有し得る。

上記の炭化珪素層の表面は第２の領域をさらに有してもよい。第２の領域は、第１の面方位と異なる第２の面方位を少なくとも部分的に有する。第２の面方位は、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。これにより炭化珪素半導体装置に、大きなチャネル移動度を有する、互いに異なる面を設けることができる。

上記の炭化珪素層の表面は第３〜第６の領域をさらに有してもよい。第３〜６の領域のそれぞれは第３〜第６の面方位を少なくとも部分的に有する。第１〜第６の面方位は互いに異なる。第１〜第６の面方位の各々は（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。これにより炭化珪素半導体装置に、大きなチャネル移動度を有する６つの異なる面を設けることができる。

本発明の他の局面に従う炭化珪素半導体装置は、絶縁膜と、絶縁膜に覆われた表面を有する炭化珪素層とを有する。表面は第１の領域を含む。第１の領域は第１の面方位を少なくとも部分的に有する。第１の面方位の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にある。第１の面方位の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下である。第１の面方位の（０００−１）面に対する傾きは９０°未満である。この炭化珪素半導体装置によれば、絶縁膜に覆われた表面上において炭化珪素層が大きなチャネル移動度を有し得る。

上記の炭化珪素層の表面は第２の領域をさらに有してもよい。第２の領域は、第１の面方位と異なる第２の面方位を少なくとも部分的に有する。第２の面方位の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にある。第２の面方位の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下である。第２の面方位の（０００−１）面に対する傾きは９０°未満である。これにより炭化珪素半導体装置に、大きなチャネル移動度を有する、互いに異なる面を設けることができる。

上記の炭化珪素層の表面は第３〜第６の領域をさらに有してもよい。第３〜６の領域のそれぞれは第３〜第６の面方位を少なくとも部分的に有する。第１〜第６の面方位は互いに異なる。第１〜第６の面方位の各々の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にある。第１〜第６の面方位の各々の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下である。第１〜第６の面方位の各々の（０００−１）面に対する傾きは９０°未満である。これにより炭化珪素半導体装置に、大きなチャネル移動度を有する６つの異なる面を設けることができる。

本発明の炭化珪素半導体装置はさらに、絶縁膜上に設けられたゲート電極を有してもよい。これにより絶縁ゲートによってチャネルを制御することができる。ゲート電極はトレンチゲート構造を構成していてもよい。ゲート電極はプレーナゲート構造を構成していてもよい。

炭化珪素層と絶縁膜との界面は５×１０¹¹ｃｍ^-2ｅＶ^-1未満の界面準位密度を有する。これにより大きなチャネル移動度がより確実に得られる。

炭化珪素層は表面上において室温で７０ｃｍ²／Ｖｓ以上のチャネル移動度を有し得る。この場合に、炭化珪素層は表面上において１×１０¹⁷ｃｍ^-3以上の不純物濃度を有し得る。この場合に、炭化珪素半導体装置は４Ｖ以上のしきい値を有し得る。

炭化珪素層は表面上において室温で１００ｃｍ²／Ｖｓ以上のチャネル移動度を有し得る。この場合に、炭化珪素層は表面上において２×１０¹⁶ｃｍ^-3以上の不純物濃度を有し得る。この場合に、炭化珪素半導体装置は２．５Ｖ以上のしきい値を有し得る。

炭化珪素半導体装置は２００ｍＶ／ｄｅｃａｄｅ以下のＳ値を有し得る。これによりより急峻なスイッチング特性が得られる。

上述したように、本発明によれば、大きなチャネル移動度を有する炭化珪素半導体装置が得られる。

本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図６の炭化珪素半導体装置が有する炭化珪素層の構成を概略的に示す部分平面図である。 図６の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分平面図である。 図１０の線ＸＩ−ＸＩに沿う概略断面図である。 図６の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分平面図である。 図１３の線ＸＩＶ−ＸＩＶに沿う概略断面図である。 図６の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１５の概略斜視図である。 図６の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図６の炭化珪素半導体装置の変形例を示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２１の炭化珪素半導体装置が有する炭化珪素層の構成を概略的に示す部分平面図である。 界面準位密度を測定するためのＭＯＳキャパシタの構成を概略的に示す断面図である。 界面準位密度の測定例を示すグラフ図である。 チャネル特性を測定するためのＭＯＳＦＥＴの構成を概略的に示す断面図である。 実施例１におけるドレイン電流の測定結果を示すグラフ図である。 実施例２におけるドレイン電流の測定結果を示すグラフ図である。 実施例３におけるチャネル移動度の測定結果を示すグラフ図である。 実施例３におけるドレイン電流の測定結果と、それを用いたしきい値電圧Ｖ_thの算出方法とを示すグラフ図である。 Ｓ値の算出方法を説明するためのグラフ図である。 炭化珪素層の、複合面からなる表面の例を示す部分断面図である。

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
図１に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１００であり、具体的には、縦型のＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、ゲート絶縁膜１２６（絶縁膜）、エピタキシャル層１０９（炭化珪素層）、単結晶基板８０、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１４を有する。エピタキシャル層１０９は、耐圧保持層１２２、ｐ領域１２３、ｎ⁺領域１２４、およびｐ⁺領域１２５を有する。

エピタキシャル層１０９は、六方晶系の結晶構造を有する。またエピタキシャル層１０９の表面は第１の領域Ｒ１を含む。第１の領域Ｒ１は第１の面方位を少なくとも部分的に有する。第１の面方位は、実質的に、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。

言い換えると、第１の面方位の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にある。そして第１の面方位の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下である。そして第１の面方位の（０００−１）面に対する傾きは９０°未満である。

単結晶基板８０は、炭化珪素（ＳｉＣ）から作られており、ｎ型の導電型を有する。耐圧保持層１２２は、単結晶基板８０上に設けられており、また導電型がｎ型の炭化珪素からなる。たとえば、耐圧保持層１２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０¹⁵ｃｍ^-3である。

耐圧保持層１２２の表面には、導電型がｐ型である複数のｐ領域１２３が互いに間隔を隔てて設けられている。各ｐ領域１２３の内部において、ｐ領域１２３の表面層にｎ⁺領域１２４が設けられている。ｐ領域１２３は、エピタキシャル層１０９の表面の第１の領域Ｒ１をなしている。ｐ領域１２３の不純物濃度は、ＭＯＳＦＥＴ１００のしきい値電圧に合わせて選択される。

耐圧保持層１２２の表面にはまたｐ⁺領域１２５が設けられている。ｐ⁺領域１２５は、ｎ⁺領域１２４に隣接する位置に設けられている。

互いに隣り合うｐ領域１２３の間から露出する耐圧保持層１２２上には、第１の領域Ｒ１を覆うゲート絶縁膜１２６が設けられている。具体的には、ゲート絶縁膜１２６は、一方のｐ領域１２３におけるｎ⁺領域１２４上から、一方のｐ領域１２３、耐圧保持層１２２、他方のｐ領域１２３および他方のｐ領域１２３におけるｎ⁺領域１２４上にまで延在している。ゲート絶縁膜１２６上には、プレーナゲート構造を有するゲート電極１１０が設けられている。また、ｎ⁺領域１２４およびｐ⁺領域１２５上にはソース電極１１１が設けられている。このソース電極１１１上には上部ソース電極１２７が設けられている。

エピタキシャル層１０９の表面の第１の領域Ｒ１とゲート絶縁膜１２６との界面は５×１０¹¹ｃｍ^-2ｅＶ^-1未満の界面準位密度を有する。またエピタキシャル層１０９は第１の領域Ｒ１上において室温で７０ｃｍ²／Ｖｓ以上のチャネル移動度を有し得る。この場合に、第１の領域Ｒ１をなすｐ領域１２３は、表面上において１×１０¹⁷ｃｍ^-3以上の不純物濃度を有し得る。この場合に、炭化珪素半導体装置は４Ｖ以上のしきい値を有し得る。あるいは、エピタキシャル層１０９は第１の領域Ｒ１上において室温で１００ｃｍ²／Ｖｓ以上のチャネル移動度を有し得る。この場合に、第１の領域Ｒ１をなすｐ領域１２３は、表面上において２×１０¹⁶ｃｍ^-3以上の不純物濃度を有し得る。この場合に、炭化珪素半導体装置は２．５Ｖ以上のしきい値を有し得る。

ＭＯＳＦＥＴ１００は２００ｍＶ／ｄｅｃａｄｅ以下のＳ値を有し得る。なおＳ値の定義については後述する。

次にＭＯＳＦＥＴ１００の製造方法について、以下に説明する。
図２に示すように、単結晶基板８０上にエピタキシャル層１０９が形成される。エピタキシャル層１０９の導電型および不純物濃度は、たとえば耐圧保持層１２２（図１）と同じとされる。

図３に示すように、ｐ領域１２３と、ｎ⁺領域１２４と、ｐ⁺領域１２５とが形成される。具体的には、不純物イオンの注入と、それに続く活性化アニールとが行われる。活性化アニールは、たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間行われる。

図４に示すように、耐圧保持層１２２と、ｐ領域１２３と、ｎ⁺領域１２４と、ｐ⁺領域１２５との上を覆うように、ゲート絶縁膜１２６が形成される。この形成は熱酸化により行われ得る。熱酸化は、たとえば、酸化雰囲気中での１２００℃での３０分間の加熱により行われる。好ましくは、その後、窒化アニールが行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層１２２、ｐ領域１２３、ｎ⁺領域１２４、およびｐ⁺領域１２５の各々と、ゲート絶縁膜１２６との界面近傍に、窒素原子が導入される。なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。

図５に示すように、ソース電極１１１およびドレイン電極１４が形成される。たとえば、ニッケル電極の形成と、オーミックコンタクトを得るための熱処理とが行われる。この熱処理は、たとえば、不活性ガス中、９５０℃で２分間行われる。

再び図１を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。また、ゲート絶縁膜１２６上にゲート電極１１０が形成される。以上によりＭＯＳＦＥＴ１００が得られる。

本実施の形態によれば、ゲート絶縁膜１２６に覆われた表面上において、エピタキシャル層１０９が大きなチャネル移動度を有し得る。この理由は、第１の領域Ｒ１が、上述した第１の面方位を少なくとも部分的に有することによる。

またエピタキシャル層１０９とゲート絶縁膜１２６との界面は５×１０¹¹ｃｍ^-2ｅＶ^-1未満の界面準位密度を有する。これにより大きなチャネル移動度がより確実に得られる。

また炭化珪素半導体装置は２００ｍＶ／ｄｅｃａｄｅ以下のＳ値を有し得る。これによりより急峻なスイッチング特性が得られる。

また窒化アニールによる窒素原子の導入により、エピタキシャル層１０９の表面の第１の領域Ｒ１とゲート絶縁膜１２６との間の界面準位密度をより低下させることができる。またその後に不活性ガス中でのアニールが行われる場合、界面への窒素原子の吸着をより強固にすることができると考えられる。

（実施の形態２）
図６に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ２００であり、具体的には、縦型のトレンチゲート型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００は、ゲート絶縁膜８（絶縁膜）、エピタキシャル層２０９（炭化珪素層）、ゲート電極９、単結晶基板８０、ソース電極１２、ソース配線電極１３、および層間絶縁膜１０を有する。エピタキシャル層２０９は、ｎ型の導電型を有する耐圧保持層２と、ｐ型ボディ層３と、ｎ型ソースコンタクト層４と、ｐ型の導電型を有するコンタクト領域５とを含む。

図６および図７を参照して、エピタキシャル層２０９は、六方晶系の結晶構造を有する。エピタキシャル層２０９は、単結晶基板８０の主表面ＭＳと実質的に平行な主表面ＴＳを有する。主表面ＭＳおよびＴＳの各々は、好ましくは、（０００−１面）に対して５°以内のオフ角を有する。

主表面ＴＳ上にはトレンチ２０６が設けられている。トレンチ２０６は、エピタキシャル層２０９の表面としての側面Ｓ１〜Ｓ６（第１〜第６の領域）を有する。トレンチ２０６は、開口に向かって広がるようなテーパ形状を有し、よって主表面ＴＳに対して側面Ｓ１〜Ｓ６は傾いている。側面Ｓ１〜Ｓ６のうちｐ型ボディ層３によって形成されている部分は、ＭＯＳＦＥＴ２００のチャネル面を構成している。

側面Ｓ１〜Ｓ６のそれぞれは、ｐ型ボディ層３上において第１〜第６の面方位を少なくとも部分的に有する。第１〜第６の面方位は互いに異なる。また第１〜第６の面方位は、実質的に、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。言い換えると、第１〜第６の面方位の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にある。そして第１〜第６の面方位の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下である。そして第１〜第６の面方位の（０００−１）面に対する傾きは９０°未満である。

なおトレンチ２０６の存在は、逆の見方をすれば、主表面ＴＳを頂面とするメサ構造の存在に対応している。好ましくはこの頂面の形状は、六方晶の場合、図７に示すように六角形である。

次に半導体装置の詳細について説明する。耐圧保持層２は、単結晶基板８０の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取囲まれるように、ｐ型のコンタクト領域５が形成されている。ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより、トレンチ２０６により囲まれたメサ構造が形成されている。

トレンチ２０６の側面Ｓ１〜Ｓ６および底面上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８上であって、トレンチ２０６の内部を充填するように（つまり隣接するメサ構造の間の空間を充填するように）ゲート電極９が形成されている。すなわちゲート電極９はトレンチゲート構造を構成している。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。

ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、単結晶基板８０において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。

次にＭＯＳＦＥＴ２００の製造方法について説明する。
図８に示すように、単結晶基板８０上に、主表面ＴＳが設けられたエピタキシャル層２０９が形成される。具体的には、単結晶基板８０の主表面ＭＳ上におけるエピタキシャル成長によって、導電型がｎ型であるエピタキシャル層２０９が形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ₄）とプロパン（Ｃ₃Ｈ₈）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ₂）を用いたＣＶＤ（Chemical Vapor Deposition）法により実施することができる。また、このときエピタキシャル層２０９にｎ型を付与するための不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。不純物の濃度は、たとえば５×１０¹⁵ｃｍ^-3以上５×１０¹⁶ｃｍ^-3以下とすることができる。

図９に示すように、エピタキシャル層２０９から、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４が形成される。具体的には、エピタキシャル層２０９の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４が形成され、イオン注入がなされなかった部分が耐圧保持層２となる。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などのｐ型を付与するための不純物イオンが注入される。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。またｎ型を付与するための不純物イオンを、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４が形成される。ｎ型を付与するための不純物としては、たとえばリン（Ｐ）などを用いることができる。

図１０および図１１に示すように、エピタキシャル層２０９の主表面ＴＳの一部を覆うマスク１７が形成される。マスク１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、開口パターンを有するマスク１７が形成される。

図１２に示すように、単結晶基板８０の主表面ＴＳに対してほぼ垂直な側面を有する凹部１６が形成される。具体的には、マスク１７を用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部がエッチングされる。エッチングとしてはたとえば反応性イオンエッチング（ＲＩＥ）またはイオンミリングを用いることができる。ＲＩＥとしては特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ₆またはＳＦ₆とＯ₂との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。

図１３および図１４に示すように、主表面ＴＳに対して傾斜した側面Ｓ１〜Ｓ６がエピタキシャル層２０９に設けられるように、トレンチ２０６が形成される。具体的には、マスク１７が形成されたエピタキシャル層２０９の主表面ＴＳに対して、熱エッチングが行われる。ここで熱エッチングとは、加熱されたエッチング対象へ反応性ガスを含むプロセスガス供給することによって生じる化学反応を用いて行われるエッチングである。本実施の形態においては、反応性ガスとして塩素系ガスが用いられ、好ましくは塩素ガスが用いられる。また熱エッチングは、好ましくは、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。また熱エッチングは、好ましくは、減圧雰囲気下で行われ、より好ましくは、減圧雰囲気は大気圧の１／１０以下の圧力を有する。また熱エッチングは、好ましくは、エピタキシャル層２０９が設けられた単結晶基板８０の温度（熱処理温度）を１０００℃以上とする条件で行われる。

次に熱エッチングの詳細の一例について、以下に説明する。
プロセスガスとしては、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１２００℃以下としたエッチングを行なう。熱処理温度は、好ましくは７００℃以上１２００℃以下である。１２００℃以下の場合、熱処理のための装置に石英部材を用いることができる。温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。この場合、エッチング速度を十分実用的な値とすることができる。

ここで、上記熱エッチング工程の条件については、ＳｉＣ＋ｍＯ_２＋ｎＣｌ_２→ＳｉＣｌ_ｘ＋ＣＯ_ｙ（ただし、ｍ、ｎ、ｘ、ｙは正の数）と表される反応式において、０．５≦ｘ≦２．０、１．０≦ｙ≦２．０というｘおよびｙの条件が満たされる場合に主な反応が進み、ｘ＝４、ｙ＝２という条件の場合が最も反応(熱エッチング）が進む。ただし上記ｍおよびｎは、実際に反応している酸素ガスおよび塩素ガスの量を表しており、プロセスガスとして供給される量とは異なる。この熱エッチングにおいて供給される塩素の流量に対する酸素の流量の比率は０．１以上２．０以下となることが好ましく、より好ましくはこの比率の下限は０．２５である。

なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ_２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク１７として酸化珪素（ＳｉＯ_２）を用いると、ＳｉＯ_２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ₂からなるマスク１７は実質的にエッチングされない。

次にマスク１７がエッチングなど任意の方法により除去される。
図１５および図１６に示すように、コンタクト領域５が形成される。なお図１６から分かるように、トレンチ２０６の平面形状は、単位胞（１つのメサ構造を取り囲む環状のトレンチ２０６）の平面形状が六角形状である網目形状となっている。また、ｐ型のコンタクト領域５は、図１６に示すようにメサ構造の上部表面におけるほぼ中央部に配置されている。また、ｐ型のコンタクト領域５の平面形状は、メサ構造の上部表面の外周形状と同じであって、六角形状となっている。次に、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面上（たとえばメサ構造の側壁上）に特にキャップ層を形成することなくアニール処理を実施する。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。

図１７に示すように、エピタキシャル層２０９の側面Ｓ１〜Ｓ６上にゲート絶縁膜８が形成される。具体的には、トレンチ２０６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８が形成される。ゲート絶縁膜８としては、たとえばエピタキシャル層２０９を熱酸化することにより得られる酸化膜（酸化珪素膜）を用いることができる。

図１８に示すように、ゲート絶縁膜８を介してエピタキシャル層２０９の側面Ｓ１〜Ｓ６の各々に対向するゲート電極９が形成される。具体的には、トレンチ２０６の内部を充填するように、ゲート絶縁膜８上にゲート電極９が形成される。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、トレンチ２０６の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜が、スパッタリング法などを用いて形成される。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ（Chemical Mechanical Polishing）法など任意の方法を用いて、トレンチ２０６の内部以外の領域に形成された導電体膜の部分が除去される。この結果、トレンチ２０６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。

図１９を参照して、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０が形成される。層間絶縁膜１０としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜（図示せず）が、フォトリソグラフィ法を用いて形成される。当該レジスト膜にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成される。そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８が部分的にエッチングにより除去される。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１９参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。

その後、開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うように導電体膜が形成される。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分も同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。

また、単結晶基板８０の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４が形成される。ドレイン電極１４としては、単結晶基板８０とオーミック接触が可能な材料であれば任意の材料を用いることができる。

再び図６を参照して、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３がスパッタリング法などの任意の方法を用いて形成される。以上によりＭＯＳＦＥＴ２００が得られる。

本実施の形態によれば、大きなチャネル移動度を有する６つの異なる面を設けることができる。この６つの面を利用することで、六角形の形状を平面パターンとして有する（図７参照）ＭＯＳＦＥＴ２００において、チャネル移動度を高くすることができる。

なおＭＯＳＦＥＴ２００のトレンチ２０６は平坦な底面を有するが、ＭＯＳＦＥＴ２００ｖのトレンチ２０６Ｖ（図２０）のように、Ｖ字状のトレンチが設けられてもよい。この場合、ＭＯＳＦＥＴをより集積化することが可能である。

（実施の形態３）
図２１に示すように、本実施の形態の炭化珪素半導体装置は、ＭＯＳＦＥＴ３００であり、実施の形態２のＭＯＳＦＥＴ２００と同様に、縦型のトレンチゲート型ＭＯＳＦＥＴである。ただしＭＯＳＦＥＴ３００のエピタキシャル層３０９は、ＭＯＳＦＥ２００のエピタキシャル層２０９（図７）と異なり、図２２に示すように、平面視においてストライプ状の形状を有するトレンチ３０６を有する。トレンチ３０６は、エピタキシャル層３０９の表面としての側面Ｔ１およびＴ２（第１および第２の領域）を有する。トレンチ３０６は、開口に向かって広がるようなテーパ形状を有し、よって主表面ＴＳに対して側面Ｔ１およびＴ２は傾いている。側面Ｔ１およびＴ２のうちｐ型ボディ層３によって形成されている部分は、ＭＯＳＦＥＴ３００のチャネル面を構成している。

側面Ｔ１およびＴ２のそれぞれは、ｐ型ボディ層３上において第１および第２の面方位を少なくとも部分的に有する。第１および第２の面方位は互いに異なる。また第１および第２の面方位は、実質的に、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。言い換えると、第１および第２の面方位の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にある。そして第１および第２の面方位の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下である。そして第１〜第６の面方位の（０００−１）面に対する傾きは９０°未満である。たとえば、第１の面が実質的に（０−３３−８）面であり、第２の面が実質的に（０３−３−８）面である。

本実施の形態によれば、大きなチャネル移動度を有する２つの異なる面を設けることができる。この２つの面を利用することで、ストライプ状の形状を平面パターンとして有する（図２２参照）ＭＯＳＦＥＴ３００において、チャネル移動度を高くすることができる。

（界面準位密度の評価）
ＭＯＳキャパシタ（図２３）を用いた界面準位密度の測定結果の例について説明する。

実施例として、（０−３３−８）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳキャパシタを作製した。比較例１として（０３−３８）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳキャパシタを作製した。また比較例２として（０００１）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳキャパシタを作製した。

ＭＯＳキャパシタの製造方法は次のとおりである。まずｎ型の炭化珪素基板４０２を準備した。炭化珪素基板４０２の上面におけるエピタキシャル成長によって上面上にｎ型ＳｉＣ層４０３を形成した。ｎ型ＳｉＣ層４０３上にゲート酸化膜４０４（ＳｉＯ₂）を形成した。次にアニールを行った。具体的には、ＮＯ雰囲気中での第１アニールと、Ａｒ雰囲気中での第２アニールとを行った。両アニールの各々において、アニール温度は１２５０℃とされ、アニール時間は１時間とされた。次にゲート酸化膜の上にＡｌ蒸着によってゲート電極４０５を形成した。ゲート電極４０５の大きさは、３００〜５００μｍφとした。また炭化珪素基板４０２の裏面上にコンタクト電極４０１（Ｂｏｄｙ）を形成した。具体的には、Ｎｉ蒸着と、Ａｒ雰囲気中、１０００℃、２分間のＲＴＡとを行った。

伝導電子帯のエネルギーＥ_Cを基準としたエネルギーＥ−Ｅ_Cと、界面準位密度との関係を測定した（図２４）。グラフ中、実線Ｐ１は（０３−３８）面に対応し、破線Ｐ２は（０００１）面に対応し、実線Ｐ３は（０−３３−８）面に対応している。（０−３３−８）面の場合（実線Ｐ３）は、エネルギーＥ−Ｅ_Cの値に関わらず界面準位密度が５×１０¹¹ｃｍ^-2ｅＶ^-1未満であった。また（０−３３−８）面の場合は、エネルギーＥ−Ｅ_C（ｅＶ）が０以上０．５以下の範囲内において、界面準位密度はおおよそ一定であり、その変動は１桁内に十分に収まっていた。また（０−３３−８）面の場合の方が（０３−３８）面に比して界面準位密度が低く、特に伝導電子帯から浅いエネルギー値においてその差異が顕著であった。すなわち（０−３３−８）面上での界面準位密度は（０３−３８）面または（０００１）面上での界面準位密度に比して小さかった。このことから、（０−３３−８）面上に、より良好な界面が形成されていると推測される。

なお（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面の各々は、上述した物性の観点で（０−３３−８）面と等価である。

（不純物濃度が低い場合のチャネル移動度の評価）
横型ＭＯＳＦＥＴ（図２５）を用いたチャネル移動度の測定結果の例について説明する。

実施例として、（０−３３−８）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳＦＥＴを作製した。具体的には、［１１−２０］方向に平行な方向にソース／ドレインが配列されるもの（実施例１）と、［１１−２０］方向に垂直な方向にソース／ドレインが配列されるもの（実施例２）とを作製した。また比較例として（０３−３８）面の面方位を有する上面を有する炭化珪素基板を用いてＭＯＳＦＥＴを作製した。具体的には、［１１−２０］方向に平行な方向にソース／ドレインが配列されるもの（比較例１）と、［１１−２０］方向に垂直な方向にソース／ドレインが配列されるもの（比較例２）とを作製した。

ＭＯＳＦＥＴの製造方法は次のとおりである。ｎ型ＳｉＣ基板５０１の上面上におけるエピタキシャル成長によってｎ型ＳｉＣ層５０２を形成した。ｎ型ＳｉＣ層５０２上にＡｌイオンの注入によりｐウエル層５０３を形成した。ｐウエル層５０３の不純物濃度は２×１０¹⁶ｃｍ^-3程度、深さは７００ｎｍ程度とされた。ｐウエル層５０３中にリソグラフィ技術を用いて、ｎ⁺ソース領域５０４と、ｎ⁺ドレイン領域５０５と、ｐ⁺ボディ領域５０６とを形成した。ｐ型はＡｌイオンを用いて、ｎ型はＰイオンを用いて付与された。次にキャップが形成された。次にＡｒ雰囲気中、１７００℃、２０分間の活性化アニールを行った。その後、犠牲酸化によりエピタキシャル表面を清浄化した。次にゲート酸化膜５０７（ＳｉＯ₂）を形成した。次にゲート酸化膜５０７のアニールを行った。具体的には、ＮＯ雰囲気中での第１アニールと、Ａｒ雰囲気中での第２アニールとを行った。両アニールの各々において、アニール温度は１２５０℃とされ、アニール時間は１時間とされた。次にｎ⁺ソース領域５０４と、ｎ⁺ドレイン領域５０５と、ｐ⁺ボディ領域５０６との各々の上に、Ｎｉ蒸着と、Ａｒ雰囲気中、１０００℃、２分間のＲＴＡとを行った。さらに各々の上にＡｌ蒸着を行なった。これによりソース電極５０９と、ドレイン電極５１０と、ボディ電極５１１とを形成した。またゲート酸化膜５０７の上にＡｌ蒸着によってゲート電極５０８を形成した。

主な測定結果を以下の表に示す。

なおｄ_oxはゲート酸化膜５０７の厚さである。またＶ_thはしきい値電圧である。またμ_fe-maxはチャネル移動度の最大値である。Ｓ値については後述する。

この結果から、実施例１および実施例２の各々のμ_fe-maxは、比較例１および２の各々よりも大きかった。実施例１および２の間の相違すなわちチャネル方向の相違は、μ_fe-maxに大きな影響を及ぼさなかった。（０−３３−８）面の方が高いμ_fe-maxを有する理由は、前述したように、（０−３３−８）面の方が（０３−３８）面に比して低い界面準位密度を有するためと推定される。

図２６および図２７のそれぞれのグラフは実施例１および２におけるゲート電圧Ｖ_Gに対するドレイン電流Ｉ_Dを示している。左側の縦軸はログスケールによる。右側の縦軸はリニアスケールによるものであり、かつ係数Ｌ／Ｃ_OXＷが付されている。Ｌはチャネル長であり、１００μｍとされた。Ｗはチャネル幅であり２００μｍとされた。Ｃ_OXはゲート酸化膜５０７の容量である。

なお（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面の各々は、上述した物性の観点で（０−３３−８）面と等価である。また上述した実施例１および２においてはｐウエル層５０３の不純物濃度は２×１０¹⁶ｃｍ^-3程度とされたが、この不純物濃度が１×１０¹⁶ｃｍ^-3まで低減されても、ゲート電圧Ｖ_Gのしきい値を２．５Ｖ以上とすることができた。

（不純物濃度が高い場合のチャネル移動度の評価）
上記実施例１および２においてはｐウエル層５０３の不純物濃度、すなわちチャネルの不純物濃度が２×１０¹⁶ｃｍ^-3程度とされた。実施例３においては、不純物濃度が１×１０¹⁷ｃｍ^-3とされた。他の条件は上記の実施例とほぼ同様である。ドレイン電圧Ｖ_Dを０．１Ｖとした場合における、実施例３のチャネル移動度μ_feの測定結果（図２８）から、その最大値であるチャネル移動度μ_fe-maxは７０ｃｍ²／Ｖｓ以上であった。またしきい値電圧Ｖ_thは４．５Ｖであった。

なお本明細書に記載のしきい値電圧Ｖ_thは、図２９に示すように、Ｉ_DＬ／Ｃ_OXＷの直線状の増加領域ＬＰに対して１次関数による近似を行い、この関数とＶ_G軸との交点を利用して求めた。このＶ_thの算出方法の詳細について、以下に説明する。

ドレイン電流Ｉ_Dは、チャネル移動度をμ、ドレイン電圧をＶ_Dとすると、以下の式（１）で表される。

式（１）を変形すると、下記の式（２）が得られる。

式（２）は、Ｖ_Gを変数とする１次関数であり、この関数で表される部分が、直線状の増加領域ＬＰ（図２９）に対応している。よって直線状の増加領域ＬＰを外挿した場合のゲート電圧Ｖ_G軸との交点におけるＶ_Gの値をＸとすると、Ｖ_G＝Ｘにおいて式（２）の括弧内はゼロとなる。すなわち、Ｘ＝Ｖ_D／２＋Ｖ_thである。よってＶ_th＝Ｘ−Ｖ_D／２により、しきい値電圧Ｖ_thを求めることができる。

（Ｓ値の評価）
Ｓ値は、サブスレッショルド係数とも称される。上記の表１を参照して、実施例１および２のＳ値は、比較例１および２のＳ値に比して顕著に低く、共に２００ｍＶ／ｄｅｃａｄｅ以下であった。このことから、実施例１および２に対応する（０−３３−８）面をチャネルに用いることで、急峻なスイッチング特性を有する炭化珪素半導体装置が得られることがわかる。

（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面の各々は、上述した物性の観点で（０−３３−８）面と等価である。

なおＳ値の定義は以下のとおりである。

式（３）における微分は、ゲート電圧Ｖ_Gの増加にともなってｌｏｇ₁₀Ｉ_Dが線形に増大する領域（図３０におけるサブスレッシュドスロープＳＳ）でのものである。たとえば、Ｖ_th≦Ｖ_G≦Ｖ_th＋０．３（Ｖ）の範囲での０．１Ｖステップでのデータから平均的に算出され得る。

（炭化珪素層の表面が複合面から形成される場合について）
炭化珪素層（たとえば図６のエピタキシャル層２０９）の表面が有する領域（たとえば、第１の領域としての図６の側面Ｓ１）は、特定の面方位を部分的に有する複合面ＣＰ（図３１）であってもよい。ここで、特定の面方位とは、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである。また複合面ＣＰとは、微視的に見た場合に、第１の面からなる第１の部分Ｐ１と、第１の面と異なる面からなる第２の部分Ｐ２とを含む面である。ここで「微視的」とは、原子間隔程度の寸法を考慮することを意味する。たとえば、第１および第２の部分Ｐ１、Ｐ２の各々は、第１および第２の部分Ｐ１、Ｐ２が互いに隣り合う方向（周期方向）において、原子間隔の２倍程度の幅寸法を有し、周期方向と交差する方向において、原子間隔に比して十分に大きな寸法を有するものであってもよい。

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

８，１２６ ゲート絶縁膜（絶縁膜）、９，１１０，４０５，５０８ ゲート電極、８０ 単結晶基板、１００，２００，２００ｖ，３００ ＭＯＳＦＥＴ（炭化珪素半導体装置、１０９，２０９，３０９ エピタキシャル層（炭化珪素層）、２０６，２０６Ｖ，３０６ トレンチ、Ｒ１ 第１の領域、Ｓ１〜Ｓ６ 側面（第１〜第６の領域）、Ｔ１およびＴ２ 側面（第１および第２の領域）。

Claims (17)

1. 絶縁膜と、
   前記絶縁膜に覆われた表面を有する炭化珪素層とを備え、前記表面は第１の領域を含み、前記第１の領域は第１の面方位を少なくとも部分的に有し、前記第１の面方位は、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである、炭化珪素半導体装置。
2. 前記炭化珪素層の前記表面は第２の領域をさらに有し、前記第２の領域は前記第１の面方位と異なる第２の面方位を少なくとも部分的に有し、前記第２の面方位は、（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである、請求項１に記載の炭化珪素半導体装置。
3. 前記炭化珪素層の前記表面は第３〜第６の領域をさらに有し、前記第３〜６の領域のそれぞれは第３〜第６の面方位を少なくとも部分的に有し、前記第１〜第６の面方位は互いに異なり、前記第１〜第６の面方位の各々は（０−３３−８）面、（３０−３−８）面、（−３３０−８）面、（０３−３−８）面、（−３０３−８）面および（３−３０−８）面のいずれかである、請求項２に記載の炭化珪素半導体装置。
4. 絶縁膜と、
   前記絶縁膜に覆われた表面を有する炭化珪素層とを備え、前記表面は第１の領域を含み、前記第１の領域は第１の面方位を少なくとも部分的に有し、前記第１の面方位の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にあり、前記第１の面方位の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下であり、前記第１の面方位の（０００−１）面に対する傾きは９０°未満である、炭化珪素半導体装置。
5. 前記炭化珪素層の前記表面は第２の領域をさらに有し、前記第２の領域は前記第１の面方位と異なる第２の面方位を少なくとも部分的に有し、前記第２の面方位の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にあり、前記第２の面方位の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下であり、前記第２の面方位の（０００−１）面に対する傾きは９０°未満である、請求項４に記載の炭化珪素半導体装置。
6. 前記炭化珪素層の前記表面は第３〜第６の領域をさらに有し、前記第３〜６の領域のそれぞれは第３〜第６の面方位を少なくとも部分的に有し、前記第１〜第６の面方位は互いに異なり、前記第１〜第６の面方位の各々の｛０００１｝面に対するオフ方位は＜１−１００＞方向に対して±５°の範囲内にあり、前記第１〜第６の面方位の各々の＜１−１００＞方向における｛０３−３８｝面に対するオフ角は−３°以上３°以下であり、前記第１〜前記第６の面方位の各々の（０００−１）面に対する傾きは９０°未満である、請求項５に記載の炭化珪素半導体装置。
7. 前記絶縁膜上に設けられたゲート電極をさらに備える、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置。
8. 前記ゲート電極はトレンチゲート構造を構成している、請求項７に記載の炭化珪素半導体装置。
9. 前記ゲート電極はプレーナゲート構造を構成している、請求項７に記載の炭化珪素半導体装置。
10. 前記炭化珪素層と前記絶縁膜との界面は５×１０¹¹ｃｍ^-2ｅＶ^-1未満の界面準位密度を有する、請求項１〜９のいずれか１項に記載の炭化珪素半導体装置。
11. 前記炭化珪素層は前記表面上において室温で７０ｃｍ²／Ｖｓ以上のチャネル移動度を有する、請求項１〜１０のいずれか１項に記載の炭化珪素半導体装置。
12. 前記炭化珪素層は前記表面上において１×１０¹⁷ｃｍ^-3以上の不純物濃度を有する、請求項１１に記載の炭化珪素半導体装置。
13. 前記炭化珪素半導体装置は４Ｖ以上のしきい値を有する、請求項１２に記載の炭化珪素半導体装置。
14. 前記炭化珪素層は前記表面上において室温で１００ｃｍ²／Ｖｓ以上のチャネル移動度を有する、請求項１〜１０のいずれか１項に記載の炭化珪素半導体装置。
15. 前記炭化珪素層は前記表面上において２×１０¹⁶ｃｍ^-3以上の不純物濃度を有する、請求項１４に記載の炭化珪素半導体装置。
16. 前記炭化珪素半導体装置は２．５Ｖ以上のしきい値を有する、請求項１５に記載の炭化珪素半導体装置。
17. 前記炭化珪素半導体装置は２００ｍＶ／ｄｅｃａｄｅ以下のＳ値を有する、請求項１〜１６のいずれかに記載の炭化珪素半導体装置。

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