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KR20120084678A - 산화물 반도체 소자 및 반도체 장치 - Google Patents

산화물 반도체 소자 및 반도체 장치 Download PDF

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KR20120084678A
KR20120084678A KR20120006034A KR20120006034A KR20120084678A KR 20120084678 A KR20120084678 A KR 20120084678A KR 20120006034 A KR20120006034 A KR 20120006034A KR 20120006034 A KR20120006034 A KR 20120006034A KR 20120084678 A KR20120084678 A KR 20120084678A
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semiconductor film
layer
oxide
film
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Inventor
준이치 고에즈카
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명은 반도체층에 결정성을 갖는 산화물 반도체를 사용한 이동도가 높은 산화물 반도체 소자를 제공한다.
제 1 산화물 반도체막 및 제 1 산화물 반도체막과 접촉되고 제 1 산화물 반도체막보다 밴드 갭이 큰 제 2 산화물 반도체막의 적층 구조를 갖는 층을 산화물 반도체층으로서 사용한다. 이로써, 채널 영역은 제 2 산화물 반도체막과 접촉된 제 1 산화물 반도체막의 계면 근방(즉, 밴드 갭이 작은 산화물 반도체막의 계면 근방)에 형성된다. 또한, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 계면에서 서로의 미결합수가 결합한다. 따라서, 제 2 산화물 반도체막과 접촉된 제 1 산화물 반도체막의 계면 근방에 형성된 채널 영역에서는 미결합수에 의한 전자 트랩 등에 기인한 이동도의 저하를 저감할 수 있다

Description

산화물 반도체 소자 및 반도체 장치{OXIDE SEMICONDUCTOR ELEMENT AND SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체 소자 및 반도체 장치에 관한 것이다.
실리콘을 반도체층으로서 사용한 트랜지스터 등의 반도체 소자(이하, 실리콘 반도체 소자라고 약기함)는 다양한 반도체 장치에 사용되고, 반도체 장치를 제작하는 데 필요 불가결한 기술이다. 또한, 대형 반도체 장치를 제작하기 위해서는 유리 등 대형화에 적합한 재료를 기판으로서 사용하고, 대면적에 형성할 수 있는 박막 실리콘을 반도체층으로서 사용하는 방법이 널리 채용되어 있다.
상술한 바와 같은 박막 실리콘을 사용한 반도체 소자에서는 기판의 내열 온도 이하의 온도로 반도체층을 형성할 필요가 있으므로 비교적 낮은 온도로 형성할 수 있는 비정질 실리콘이나 폴리실리콘이 널리 사용되고 있다.
비정질 실리콘은 대면적에 형성할 수 있고, 비교적 저렴한 가격 및 간단한 가공으로 균일한 소자 특성을 갖는 반도체 소자를 형성할 수 있는 장점을 갖기 때문에 태양 전지 등 대면적이 요구되는 반도체 장치에서 널리 사용되고 있다. 한편, 비정질 구조라서 결정립계에서 전자가 산란되기 때문에 전자의 이동도가 낮은 단점을 갖는다.
이 단점을 보충하기 위하여 비정질 실리콘에 레이저 등을 조사하여 국소적으로 용해 및 재결정화시키는 결정화 처리나 촉매 원소를 사용한 결정화 처리 등을 실시하여 이동도를 향상시킨 것이 폴리실리콘이고, 큰 면적 및 높은 캐리어 이동도를 양립할 필요가 있는 액정 디스플레이 등의 반도체 장치에서 널리 사용되고 있다.
게다가 근년에 들어 폴리실리콘의 장점인 고이동도와 비정질 실리콘의 장점인 균일한 소자 특성을 겸비한 새로운 반도체층 재료로서 반도체 특성을 나타내는 금속 산화물인 산화물 반도체가 주목을 받고 있다.
산화물 반도체를 반도체층에 사용한 트랜지스터 등의 반도체 소자(이하, 산화물 반도체 소자라고 약기함)로서, 예를 들어, 특허 문헌 1 및 특허 문헌 2에 개시된 바와 같이, 산화주석, 산화인듐, 산화아연 등을 사용한 박막형 트랜지스터가 제안되고 있다.
상술한 바와 같이 산화물 반도체 소자는 다양한 장점을 갖는 한편, 빛이 조사됨으로써 임계 값 전압이 변화되는 현상이 일어나기 때문에 신뢰성에 문제가 있다고 할 수 있다. 최근에 들어, 빛이 조사됨으로써 임계 값 전압이 변화되는 것은 산화물 반도체층 내의 산소 결손이나 수소가 영향을 주기 때문이라는 의견이 있다.
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
상술한 문제를 해결하는 방법 중 하나로서 산화물 반도체층을 가열하여 결정화시키는 방법이 있다. 결정화된 산화물 반도체층은 비정질 산화물 반도체층과 비교하여 금속과 산소의 결합이 질서화되어 있고, 금속 원자에 배위하는 산소 원자의 개수는 거의 일정하다. 따라서, 미시적인 산소 결손을 억제할 수 있다. 또한, 결정화를 위한 가열 처리에 의하여 산화물 반도체 내에서 수소가 탈리하여 막 내의 수소 농도를 저감할 수 있다. 따라서, 빛이 조사됨으로써 임계 값 전압이 변화되는 것을 감소시키는 효과가 있다.
그러나, 결정화된 산화물 반도체층은 막 표면에 많은 미결합수를 갖는다. 이 많은 미결합수가 존재하는 막 표면을 포함한 영역에 채널 영역이 형성된 경우에는, 미결합수에 의한 캐리어 트랩 등에 기인하여 이동도가 저하된다.
그러나, 한편으로는 산화물 반도체 소자에 앞으로 더 높은 이동도가 요구되는 것은 분명하다.
본 발명은 이러한 기술적 배경을 바탕으로 하여 이루어진 것이다. 따라서, 본 발명은 반도체층에 결정성을 갖는 산화물 반도체를 사용함으로써 빛이 조사되어도 임계 값 전압이 변화되지 않고 또 이동도가 높은 산화물 반도체 소자를 제공하는 것을 과제 중 하나로 한다.
또한, 상술한 산화물 반도체 소자를 적어도 일부분에 사용하여 제작함으로써 동작 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
상기 과제를 해결하기 위하여 채널 영역이 형성되는 영역에서 미결합수를 감소시켜야 한다. 그래서, 본 발명에서는 결정성을 갖는 산화물 반도체막을 적층하여 서로가 갖는 미결합수를 결합시킴으로써 적층 계면에서의 미결합수를 감소시킨다. 또한, 미결합수가 감소된 계면을 포함한 영역에 채널 영역이 형성되도록 밴드 갭 값이 다른 산화물 반도체막을 적층한다. 구체적으로는, 제 1 산화물 반도체막 및 제 1 산화물 반도체막에 접촉되고 제 1 산화물 반도체막보다 밴드 갭이 큰 제 2 산화물 반도체막의 적층 구조를 갖는 층을 산화물 반도체층으로서 사용한다.
또한, 상술한 바와 같이, 제 1 산화물 반도체막과 제 1 산화물 반도체막보다 밴드 갭이 큰 제 2 산화물 반도체막을 접촉시켜 형성함으로써 채널 영역은 제 2 산화물 반도체막과 접촉된 제 1 산화물 반도체막의 계면 근방(즉, 밴드 갭이 작은 산화물 반도체막의 계면 근방)에 형성된다.
따라서, 제 2 산화물 반도체막과 접촉된 제 1 산화물 반도체막의 계면 근방에 형성된 채널 영역에서는 미결합수에 의한 전자 트랩 등에 기인한 이동도의 저하를 저감할 수 있다. 따라서, 빛이 조사됨으로써 임계 값 전압이 변화되지 않고 또 이동도가 높은 산화물 반도체 소자를 제공할 수 있다.
또한, 상기 특징을 갖는 산화물 반도체 소자를 적어도 일부분에 사용하여 반도체 장치를 제작함으로써 동작 속도가 빠른 반도체 장치를 제공할 수 있다.
즉, 본 발명의 일 형태는 절연 표면 위에 형성된 산화물 반도체층과, 산화물 반도체층 위에 형성된 게이트 절연층과, 게이트 절연층을 개재(介在)하여 산화물 반도체층과 중첩된 영역에 형성된 게이트 전극과, 산화물 반도체층과 전기적으로 접속된 한 쌍의 소스 전극 및 드레인 전극을 갖고, 산화물 반도체층은 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 적층 구조를 갖고, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 결정성을 갖고, 제 2 산화물 반도체막은 소스 전극과 드레인 전극 사이의 공간에서 게이트 절연층 및 제 1 산화물 반도체막에 끼워지고, 소스 전극과 드레인 전극 사이의 공간이 게이트 전극과 중첩되고, 제 1 산화물 반도체막의 밴드 갭 값이 제 2 산화물 반도체막의 밴드 갭 값보다 작은 것을 특징으로 하는 산화물 반도체 소자다.
상기 본 발명의 일 형태에 따르면, 제 2 산화물 반도체막과 접촉된 제 1 산화물 반도체막의 계면 근방의 미결합수가 적은 영역에 채널 영역이 형성된다. 따라서, 빛이 조사됨으로써 임계 값 전압이 변화되지 않고 또 이동도가 높은 산화물 반도체 소자를 제공할 수 있다.
또한, 본 발명의 일 형태는 절연 표면 위에 형성된 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연층과, 게이트 절연층 위에 형성된 산화물 반도체층과, 산화물 반도체층과 전기적으로 접속된 한 쌍의 소스 전극 및 드레인 전극을 갖고, 산화물 반도체층은 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 적층 구조를 갖고, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 결정성을 갖고, 제 2 산화물 반도체막은 소스 전극과 드레인 전극 사이의 공간에서 게이트 절연층 및 제 1 산화물 반도체막에 끼워지고, 소스 전극과 드레인 전극 사이의 공간이 게이트 전극과 중첩되고, 제 1 산화물 반도체막의 밴드 갭 값이 제 2 산화물 반도체막의 밴드 갭 값보다 작은 것을 특징으로 하는 산화물 반도체 소자다.
상기 본 발명의 일 형태에 따르면, 제 2 산화물 반도체막과 접촉된 제 1 산화물 반도체막의 계면 근방의 미결합수가 적은 영역에 채널 영역이 형성된다. 따라서, 빛이 조사됨으로써 임계 값 전압이 변화되지 않고 또 이동도가 높은 산화물 반도체 소자를 제공할 수 있다.
또한, 본 발명의 일 형태는 절연 표면에 한쪽 면이 접촉되어 형성된 산화물 반도체층과, 상기 산화물 반도체층 측면에 접촉되고 상기 절연 표면에 한쪽 면이 접촉되어 형성된 한 쌍의 저저항 영역과, 산화물 반도체층의 다른 쪽 면 및 한 쌍의 저저항 영역의 다른 쪽 면에 접촉되어 형성된 게이트 절연층과, 게이트 절연층을 개재하여 산화물 반도체층과 중첩된 영역에 형성된 게이트 전극과, 한 쌍의 저저항 영역과 전기적으로 접속된 한 쌍의 소스 전극 및 드레인 전극을 갖고, 산화물 반도체층의 다른 쪽 면과 한 쌍의 저저항 영역의 다른 쪽 면은 동일 평면이고, 산화물 반도체층은 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 적층 구조를 갖고, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 결정성을 갖고, 제 2 산화물 반도체막은 게이트 절연층 및 제 1 산화물 반도체막에 끼워지고, 제 1 산화물 반도체막의 밴드 갭 값은 제 2 산화물 반도체막의 밴드 갭 값보다 작고, 저저항 영역의 저항률이 1×10-4Ω?cm 이상 3Ω?cm 이하인 것을 특징으로 하는 산화물 반도체 소자다.
상기 본 발명의 일 형태에 따르면, 제 2 산화물 반도체막과 접촉된 제 1 산화물 반도체막의 계면 근방의 미결합수가 적은 영역에 채널 영역이 형성된다. 따라서, 빛이 조사됨으로써 임계 값 전압이 변화되지 않고 또 이동도가 높은 산화물 반도체 소자를 제공할 수 있다.
또한, 소스 전극 및 드레인 전극이 저저항 영역에 접촉되고, 소스 전극-채널 영역 사이 및 드레인 전극-채널 영역 사이에서 산화물 반도체층보다 저항률이 낮은 저저항 영역을 전류가 흐르기 때문에 ON 전류값의 저하를 억제할 수 있다. 따라서, ON/OFF비가 높은 산화물 반도체 소자를 제공할 수 있다.
또한, 본 발명의 일 형태는 제 2 산화물 반도체막의 밴드 갭 값이 제 1 산화물 반도체막의 밴드 갭 값보다 0.2eV 이상 큰 것을 특징으로 하는 산화물 반도체 소자다.
상기 본 발명의 일 형태에 따르면, 채널 영역 외를 흐르는 누설 전류를 억제할 수 있으므로 산화물 반도체 소자의 소비 전력을 억제할 수 있다.
또한, 본 발명의 일 형태는 상술한 산화물 반도체 소자를 적어도 일부분에 사용하는 것을 특징으로 하는 반도체 장치다.
상기 본 발명의 일 형태에 따르면, 동작 속도가 빠른 반도체 장치를 제공할 수 있다.
또한, 본 명세서 등에서 “A 위에 B가 형성되어 있다”고 명시적으로 기재된 경우에는, A 위에 B가 직접 접촉되어 형성되어 있는 것에 한정되지 않는다. 직접 접촉되지 않는 경우, 즉 A와 B 사이에 다른 대상물이 개재하는 경우도 포함하는 것으로 한다. 여기서, A 및 B는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 막, 또는 층 등)이다.
따라서, 예를 들어, “층 A위에 층 B가 형성되어 있다”고 명시적으로 기재된 경우에는, 층 A 위에 직접 접촉하여 층 B가 형성되어 있는 경우와, 층 A 위에 직접 접촉하여 다른 층(예를 들어, 층 C나 층 D 등)이 형성되어 있고 그 위에 직접 접촉하여 층 B가 형성되어 있는 경우를 포함하는 것으로 한다. 또한, 다른 층(예를 들어, 층 C나 층 D 등)은 단층이라도 좋고 복수 층이라도 좋다.
또한, 본 명세서 등에서 “제 1” 또는 “제 2” 등 수사(數詞)가 붙여진 용어는 요소를 구별하기 위하여 편의상 사용하는 것이고, 수적으로 한정하거나 배치 및 단계 순서를 한정하는 것이 아니다.
본 발명에 따르면, 반도체층에 결정성을 갖는 산화물 반도체를 사용함으로써 빛이 조사되어도 임계 값 전압이 변화되지 않고 또 이동도가 높은 산화물 반도체 소자를 제공할 수 있다.
또한, 본 발명에 따르면, 동작 속도가 빠른 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 실시형태 1에 기재된 산화물 반도체 소자의 구성을 설명하기 위한 도면.
도 2a 내지 도 2e는 실시형태 1에 기재된 산화물 반도체 소자의 제작 방법을 설명하기 위한 도면.
도 3a 내지 도 3d는 실시형태 1에 기재된 산화물 반도체 소자의 제작 방법을 설명하기 위한 도면.
도 4a 내지 도 4c는 실시형태 2에 기재된 산화물 반도체층의 제작 방법을 설명하기 위한 도면.
도 5a 내지 도 5c는 실시형태 3에 기재된 산화물 반도체층의 제작 방법을 설명하기 위한 도면.
도 6a 및 도 6b는 실시형태 4에 기재된 산화물 반도체 소자의 구성을 설명하기 위한 도면.
도 7a 내지 도 7c는 실시형태 4에 기재된 산화물 반도체 소자의 제작 방법을 설명하기 위한 도면.
도 8a 및 도 8b는 실시형태 5에 기재된 산화물 반도체 소자의 구성을 설명하기 위한 도면.
도 9a 내지 도 9d는 실시형태 5에 기재된 산화물 반도체 소자의 제작 방법을 설명하기 위한 도면.
도 10a 및 도 10b는 실시형태 5에 기재된 산화물 반도체 소자의 제작 방법을 설명하기 위한 도면.
도 11a 내지 도 11c는 실시형태 6에 기재된 반도체 장치의 형태예를 설명하기 위한 도면.
도 12는 밴드도를 설명하기 위한 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 하기 발명의 구성에서 동일 부분 또는 같은 기능을 갖는 부분에는 동일 부호를 다른 도면간에서 공통적으로 사용하고 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 개시하는 발명의 일 형태에 따른 산화물 반도체 소자의 제작 방법에 대하여 도 1a 내지 도 3d를 사용하여 설명한다.
<본 실시형태에서의 산화물 반도체 소자의 제작 방법>
도 1a 및 도 1b는 본 실시형태의 방법에 의하여 제작된 반도체 장치의 구성의 일례인 톱 게이트 구조의 트랜지스터(120)를 도시한 것이고, 도 1a는 트랜지스터(120)의 상면도이고, 도 1b는 트랜지스터(120)의 단면도다. 또한, 도 1a에서는 번잡을 피하기 위하여 구성 요소의 일부분(예를 들어, 기판(100) 등)을 생략하였다. 본 실시형태에서는 트랜지스터(120)는 캐리어가 전자인 n채널형 트랜지스터인 경우의 제작 방법을 설명하지만 n채널형에 한정되지 않는다.
트랜지스터(120)의 제작 방법에 대하여 도 2a 내지 도 3d를 사용하여 이하에 설명한다.
우선, 기판(100) 위에 절연층(102)을 형성한 후, 제 1 산화물 반도체막(104)을 형성한다(도 2a 참조).
기판(100)은 절연 표면을 갖는 기판이면 좋고, 예를 들어, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등 무알칼리 유리 기판을 사용하면 좋다. 이들 유리 기판은 대면적화에 적합하고 G10 크기(2850mm×3050mm)나 G11 크기(3000mm×3320mm) 등도 제작되어 있기 때문에 본 발명의 일 형태에 따른 반도체 장치를 저비용으로 대량 생산할 수 있다. 그 외 기판(100)으로서 석영 기판, 사파이어 기판 등의 절연체로 이루어진 절연성 기판, 실리콘 등의 반도체 재료로 이루어진 반도체 기판의 표면을 절연 재료로 피복한 기판, 금속이나 스테인리스 등의 도전체로 이루어진 도전성 기판의 표면을 절연 재료로 피복한 기판을 사용할 수 있다.
절연층(102)은 기판(100)으로부터 불순물이 확산되는 것을 방지하는 것이고, CVD법이나 스퍼터링법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 산화하프늄막, 산화탄탈막 등을 형성하면 좋다. 또한, 절연층(102)은 단층 구조와 적층 구조의 어느 쪽이라도 좋고, 적층 구조로 하는 경우에는 상술한 막을 조합하여 형성하면 좋다.
또한, 절연층(102)은 가열됨으로써 산소의 일부가 탈리되는 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 가열됨으로써 산소의 일부가 탈리되는 산화물 절연막으로서 화학량론비를 만족하는 산소보다 많은 산소를 함유한 산화물 절연막을 사용하는 것이 바람직하다. 상기 산화물 절연막과 산화물 반도체막을 접촉되도록 형성하고, 가열 처리함으로써 상기 산화물 절연막으로부터 산화물 반도체막으로 산소를 확산시킬 수 있다. 절연층(102)에서 탈리된 산소를 산화물 반도체막으로 확산시킴으로써 절연층(102)과 제 1 산화물 반도체막(104)의 계면 준위를 저감할 수 있다. 결과적으로, 트랜지스터의 동작 등에 기인하여 생길 수 있는 전하 등이 상술한 절연층(102)과 제 1 산화물 반도체막(104)의 계면에 포획되는 것을 억제할 수 있다. 이로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 임계 값 전압의 편차나 변동을 억제할 수 있다. 가열됨으로써 산소의 일부가 탈리되는 산화물 절연막으로서, 예를 들어, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 들 수 있다.
여기서, “가열됨으로써 산소의 일부가 탈리되는 산화물 절연막”이란 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 가리킨다.
절연층(102)의 두께는 특별히 한정되지 않지만, 예를 들어, 10nm 이상 500nm 이하로 하는 것이 바람직하다. 막 두께가 10nm보다 얇으면 성막 장치에 기인한 기판 면 내의 막 두께 분포에 따라서는 절연층(102)이 형성되지 않은 영역이 생길 가능성이 있다. 또한, 막 두께가 500nm보다 두꺼우면 성막 시간이나 생산 비용의 관점에서 바람직하지 않다. 또한, 절연층(102)을 형성하지 않는 구성으로 할 수도 있다.
제 1 산화물 반도체막(104)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는다.
제 1 산화물 반도체막(104)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용한 관찰상에서는 CAAC-OS막에 포함된 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM 관찰에서 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함된 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되고, 또 ab면에 수직인 방향에서 관찰하여 삼각형 또는 육각형 원자 배열을 갖고, c축에 수직인 방향에서 관찰하여 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히“수직”이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부가 균일하게 분포되지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시킬 때 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함된 결정부의 c축의 방향은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치된다. 따라서, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 결정부의 c축의 방향이 서로 상이한 방향을 향하는 경우가 있다. 또한, 성막된 CAAC-OS막을 가공한 경우(예를 들어, 섬 형상 반도체층을 형성한 경우) 등에도 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면 법선 벡터에 평행한 방향이 된다. 성막 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광이 조사됨으로써 전기 특성이 변동되는 것을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
제 1 산화물 반도체막(104)에 사용하는 산화물 반도체로서 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn의 양쪽 모두를 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서 갈륨(Ga)을 더 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 스칸듐(Sc), 이트륨(Y) 중에서 선택된 하나 또는 복수 종류가 함유되는 것이 바람직하다. 또한, 그 외의 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 둥 어느 하나 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서, In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로서 갖는 산화물이라는 뜻이며, In, Ga, 및 Zn의 비율은 상관없다. 또한, In, Ga, 및 Zn 외의 금속 원소가 함유되어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또 m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소, 또는 상기 스테빌라이저로서 사용된 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또 n은 정수)로 표기되는 재료를 사용하여도 좋다.
일례로서, 사용하는 타깃의 조성 비율이 원자수 비율로 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 원자수 비율의 In-Ga-Zn계 산화물이나 그것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수 비율이 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 적어도 인듐(In) 또는 아연(Zn)을 함유한 산화물 반도체는 이들에 한정하지 않고, 필요한 반도체 특성(이동도, 임계 값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다. 예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감함으로써 이동도를 올릴 수 있다.
타깃 내의 산화물 반도체의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 산화물 반도체 타깃을 사용함으로써 치밀한 막이 형성된다.
제 1 산화물 반도체막(104)을 형성할 때 사용하는 스퍼터링 가스는 질소, 인 중 적어도 하나 이상을 함유한 가스를 사용하면 좋다. 질소, 인 외 희 가스(대표적으로는, 아르곤), 산소, 또는 희 가스와 산소의 혼합 가스가 함유되어 있어도 좋다. 또한, 수소, 물, 수산기, 또는 수소화물 등의 불순물의 농도가 ppm 정도(바람직하게는 ppb 정도)까지 제거된 고순도 가스를 사용하는 것이 바람직하다. 본 실시형태에서는 스퍼터링 가스로서 질소를 40sccm의 유량으로 스퍼터링 장치에 공급하면서 성막한다.
스퍼터링 가스로서 질소, 인 중 적어도 하나 이상을 함유한 가스를 사용함으로써, 질소나 인이 함유되지 않은 스퍼터링 가스를 사용하여 형성한 경우와 비교하여, 후 공정에서 행하는 제 1 가열 처리에 의하여 제 1 산화물 반도체막(104)의 밴드 갭 값을 작게 할 수 있다. 예를 들어, 표 1에 기재된 바와 같이, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]인 금속 산화물 타깃을 사용하였을 때 산소 유량을 40sccm로 하여 형성한 막의 밴드 갭 값은 3.2eV인 한편, 질소 유량을 40sccm로 하여 형성한 막의 밴드 갭 값은 1.8eV인 것이 실험으로 확인되었다.
Figure pat00001
<성막 조건(공통)>
?T-S간 거리: 60mm
?성막 압력: 0.4Pa
?성막 전력: 500W
?기판 온도: 400℃
제 1 산화물 반도체막(104)을 형성할 때, 예를 들어, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 한다. 그리고, 처리실 내의 잔류 수분을 제거하면서 수소, 물, 수산기, 수소화물 등의 불순물이 제거된 고순도 가스를 도입하여 금속 산화물을 타깃으로 하여 제 1 산화물 반도체막(104)을 형성한다. 기판(100)을 고온으로 유지한 상태에서 제 1 산화물 반도체막(104)을 형성함으로써 제 1 산화물 반도체막(104)의 수소 농도를 저감할 수 있다. 또한, 형성할 때 기판을 상술한 온도로 가열함으로써 제 1 산화물 반도체막(104)을 CAAC-OS막으로 할 수 있다.
또한, CAAC-OS막은 이하의 3가지 방법을 사용하여 형성할 수 있다. 첫 번째 방법은 형성 온도를 200℃ 이상 450℃ 이하로 하여 제 1 산화물 반도체막(104)을 형성하는 방법이다. 두 번째 방법은 산화물 반도체막을 얇은 막 두께(예를 들어, 수nm 정도)로 형성한 후 200℃ 이상 700℃ 이하의 가열 처리를 행하는 방법이다. 세 번째 방법은 산화물 반도체막을 얇은 막 두께(예를 들어, 수nm 정도)로 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 산화물 반도체막을 더 형성하는 방법이다. 본 실시형태에 기재된 제 1 산화물 반도체막(104)의 형성 방법은 상기 2번째 방법에 상당한다.
타깃으로서 산화인듐, 산화주석, 산화아연, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등의 타깃을 사용할 수 있다.
타깃의 일례로서, In, Ga, 및 Zn을 함유한 금속 산화물 타깃의 조성 비율을 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]로 한다. 또한, 조성 비율이 In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]인 타깃, 또는 조성 비율이 In2O3:Ga2O3:ZnO=1:1:4[mol수 비율]인 타깃, 조성 비율이 In2O3:Ga2O3:ZnO=2:1:8[mol수 비율]인 타깃을 사용할 수도 있다. 또한, 조성 비율이 In2O3:ZnO=25:1[mol수 비율] 내지 1:4인 타깃을 사용할 수도 있다.
제 1 산화물 반도체막(104)을 형성하기 전에 스퍼터링 장치에 잔존한 수분 등을 제거하기 위하여 프리 히팅(pre-heat) 처리를 행하면 좋다. 프리 히팅 처리로서는 처리실 내를 감압하에서 200℃ 이상 600℃ 이하로 가열하는 방법이나, 가열하면서 질소나 불활성 가스의 도입과 배기를 반복하는 방법 등이 있다. 프리 히팅 처리를 끝내면, 기판 또는 스퍼터링 장치를 냉각한 후 대기에 노출시키지 않고 산화물 반도체막을 형성한다. 이 경우의 타깃 냉각액은 물이 아니라 유지 등을 사용하면 좋다. 가열하지 않고 질소의 도입과 배기를 반복하여도 일정한 효과를 얻을 수 있지만, 가열하면서 행하면 더 좋다.
또한, 제 1 산화물 반도체막(104)을 형성하기 전에, 또는 형성 중에, 또는 형성한 후에 스퍼터링 장치에 잔존한 수분 등을 제거하는 방법으로서 처리실에 설치된 진공 펌프에 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등을 사용하면 좋다. 또한, 터보 펌프에 콜드 트랩을 구비한 것을 사용하여도 좋다. 상기 펌프를 사용하여 배기한 처리실은 수소나 물 등이 제거되어 있기 때문에 제 1 산화물 반도체막(104)의 불순물 농도를 저감할 수 있다.
제 1 산화물 반도체막(104)의 형성 조건으로서는, 예를 들어, 스퍼터링 장치를 사용하고, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성비를 갖는 금속 산화물 타깃을 사용하고, 타깃과 기판 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 질소 및 산소의 혼합 분위기(예를 들어, 질소 유량 비율이 50％)인 조건 등을 적용할 수 있다. 또한, 직류(DC) 펄스 전원을 사용하면, 파티클을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 다만, 적용하는 산화물 반도체 재료나 용도 등에 따라 적절한 두께는 달라지기 때문에, 그 두께는 사용하는 재료나 용도 등에 따라 적절히 선택하면 좋다.
다음에, 제 1 산화물 반도체막(104)을 형성한 후, 상기 막에 제 1 가열 처리를 행하여 제 1 산화물 반도체막(104)을 CAAC-OS막으로 한다. 또한, 상기 가열 처리에 의하여 제 1 산화물 반도체막(104) 내의 물(수산기를 포함함)이나 수소 등의 불순물을 제거할 수 있다.
제 1 가열 처리는 질소, 희 가스, 산소, 질소 또는 희 가스와 산소의 혼합 가스, 또는 건조 공기 중에서 선택된 분위기하에서 행하면 좋다. 제 1 가열 처리의 온도는 400℃ 이상 800℃ 이하, 바람직하게는, 550℃ 이상 750℃ 이하로 한다. 또한, 가열 시간은 1분 이상 24시간 이하로 한다. 본 실시형태에서는 제 1 가열 처리로서 질소 분위기하에서 700℃로 1시간의 가열 처리를 행하여 탈수화 또는 탈수소화가 행해진 후, 분위기를 전환하여 산소 분위기로 함으로써 산화물 반도체막 내부에 산소를 공급하여 상술한 물이나 수소 등의 제거로 인하여 생기는 산소 결손을 보전(補塡)할 수 있으므로 제 1 산화물 반도체막(104)을 i형화 또는 실질적으로 i형화할 수 있다.
또한, 제 1 가열 처리에 사용하는 질소, 산소, 또는 헬륨, 네온, 아르곤 등의 희 가스에는 수소, 물, 수산기 또는 수소화물 등의 불순물이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 산소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 또한, 물이 20ppm 이하인 초건조 공기 중에서, 더 바람직하게는 물이 1ppm 이하인 초건조 공기 중에서 제 1 가열 처리를 행하여도 좋다. 상술한 바와 같은 제 1 가열 처리에 의하여 제 1 산화물 반도체막 내의 물(수산기를 포함함)이나 수소 등을 제거할 수 있다.
또한, 제 1 가열 처리에 사용되는 가열 처리 장치는 특별히 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치 등을 사용할 수 있다. 예를 들어, 전기로, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 행하는 장치다.
상술한 공정을 거쳐 형성된 제 1 산화물 반도체막(104)은 산소 결손이 적고, 또한, 막 내의 수소나 물이 제거된 CAAC-OS막이 된다. 또한, 본 실시형태에서는 제 1 산화물 반도체막(104)으로서 CAAC-OS막의 형성예를 기재하였지만, 물론 이것에 한정되지 않는다. 또한, 제 1 산화물 반도체막(104)은 적어도 표면(즉, 후 공정에서 형성될 제 2 산화물 반도체막(106)과의 계면)에서 두께 방향으로 3nm 이상의 범위, 바람직하게는 5nm 이상의 범위가 결정화되어 있는 것이 바람직하다.
다음에, 제 1 산화물 반도체막(104) 위에 제 2 산화물 반도체막(106)을 형성한다(도 2b 참조).
제 1 산화물 반도체막(104) 위에 형성된 제 2 산화물 반도체막(106)은 상술한 제 1 산화물 반도체막(104)과 같은 재료를 사용할 수 있다.
여기서 형성하는 제 2 산화물 반도체막(106)은 제 1 산화물 반도체막(104)을 구성하는 원소에서 질소, 인, 또는 질소와 인을 제외한 구성의 막을 사용하는 것이 바람직하다. 이로써, 제 2 산화물 반도체막(106)은 제 1 산화물 반도체막(104)을 종 결정으로 하여 결정 성장하기 쉬워지기 때문에 격자 상수를 비슷하게(미스매치가 1% 이하, 바람직하게는 0.7% 이하) 할 수 있고, 양자의 계면에 존재하는 미결합수를 효과적으로 감소시킬 수 있다. 다만, 제 1 산화물 반도체막(104)과 제 2 산화물 반도체막(106)이 양자의 계면 근방에서 동일한 축 배향성을 갖고, 비슷한 격자 상수(미스매치가 1% 이하)를 가지면, 제 1 산화물 반도체막(104)과 상이한 재료(상이한 타깃)를 갖는 구성의 막을 사용하여도 좋다.
또한, 제 2 산화물 반도체막(106)은 밴드 갭 값을 제 1 산화물 반도체막(104)의 밴드 갭 값보다 0.2eV 이상 크게 하여야 하고, 0.4eV 이상 크게 하는 것이 바람직하다. 또한, 제 1 산화물 반도체막(104)의 전도 대역 준위를 제 2 산화물 반도체막(106)의 전도 대역 준위보다 낮은 상태로 한다. 이와 같이, 제 2 산화물 반도체막(106)의 밴드 갭 값과 제 1 산화물 반도체막(104)의 밴드 갭 값을 상이하게 함으로써 도 12에 도시한 밴드도와 같이 제 2 산화물 반도체막(106)과 접촉된 제 1 산화물 반도체막(104)의 계면 근방(즉, 밴드 갭이 작은 산화물 반도체막의 계면 근방)을 캐리어(도 12의 검은 동그라미 부분)가 흐른다. 또한, 제 2 산화물 반도체막(106)의 종류는 제 1 산화물 반도체막(104)의 밴드 갭 값을 바탕으로 하여 밴드 갭 값이 0.2eV 이상 큰 막, 바람직하게는 밴드 갭 값이 0.4eV 이상 큰 막 중에서 적절히 선정하면 좋다.
제 1 산화물 반도체막(104)을 구성하는 원소에서 질소, 인, 또는 질소와 인을 제외한 구성의 막을 제 2 산화물 반도체막(106)으로서 형성한 경우에는, 제 1 산화물 반도체막(104)을 종 결정으로 하여 결정 성장하기 쉬워진다. 또한, 실질적인 막 두께를 증가시킬 수 있으므로 파워 디바이스 등의 용도에 적합하다. 또한, 밀착성 등의 계면 물성이나 전기적 특성도 양호하다.
본 실시형태에서는 제 2 산화물 반도체막(106)을 스퍼터링법을 사용하여 제작하기 위한 타깃으로서 조성 비율이 In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]인 금속 산화물 타깃을 사용한다. 스퍼터링법에 의한 성막은 상술한 기판(100) 위에 제 1 산화물 반도체막(104)을 형성한 방법과 마찬가지로 행하면 좋지만, 사용 가스는 희 가스(대표적으로는, 아르곤), 산소, 또는 희 가스(대표적으로는, 아르곤)와 산소의 혼합 가스를 사용하여 형성한다. 또한, 수소, 물, 수산기, 또는 수소화물 등의 불순물의 농도가 ppm 정도(바람직하게는 ppb 정도)까지 제거된 고순도 가스를 사용하는 것이 바람직하다. 본 실시형태에서는 스퍼터링 가스로서 산소를 40sccm의 유량으로 스퍼터링 장치에 공급하면서 성막한다.
그리고, 제 1 산화물 반도체막(104)과 마찬가지로 제 2 산화물 반도체막(106)에 제 2 가열 처리를 행하여 제 2 산화물 반도체막(106)을 산소 결손이 적고 막 내의 수소나 물이 제거된 CAAC-OS막으로 한다.
제 2 가열 처리는 400℃ 이상 800℃ 이하의 온도와, 질소, 희 가스, 산소, 질소 또는 희 가스와 산소의 혼합 가스, 또는 건조 공기 중에서 각각 선택된 온도와 분위기의 조합 중 하나 또는 복수의 가열 처리 조건하에서 행한다. 제 2 산화물 반도체막을 결정화시키기 위한 가열 시간은 1분 이상 24시간 이하로 하고, 전기로 등의 가열 처리 장치를 사용하는 경우에는, 바람직하게는 5시간 이상 20시간 이하로 하고, 대표적으로는, 10시간으로 한다. 또한, RTA 장치 등의 급속 가열 처리 장치를 사용하는 경우에는, 1분 이상 30분 이하, 바람직하게는, 1분 이상 10분 이하로 하고, 대표적으로는 5분으로 한다.
또한, 본 실시형태에서는 제 2 산화물 반도체막(106)의 결정화와 탈수화 또는 탈수소화를 촉진시키기 위한 제 1 단계와, 결정화된 제 2 산화물 반도체막(106)의 산소 결손을 보전하기 위한 제 2 단계로 이루어진 2단계로 제 2 가열 처리를 행한다. 이 경우에는, 제 1 단계의 온도는 550℃ 이상 800℃ 이하인 것이 바람직하고, 600℃ 이상 750℃ 이하가 더 바람직하다. 또한, 제 2 단계의 온도는 400℃ 이상 600℃ 이하가 바람직하고 450℃ 이상 550℃ 이하가 더 바람직하다.
제 1 단계에서는 분위기를 질소로 하고, RTA 장치를 사용하여 650℃로 6분간의 가열 처리를 행한다. 제 2 단계에서는 산소와 질소의 혼합 가스 분위기하에서 450℃로 60분간의 가열 처리를 행한다. 단계수는 2단계에 한정되지 않고 조건을 적절히 조정하여 늘려도 좋다. 예를 들어, 제 1 단계 조건과 제 2 단계 조건을 반복하여도 좋다. 다만, 질소나 희 가스 분위기에서의 고온 가열 처리는 산소 결손을 증가시킬 수 있으므로 산소를 함유한 분위기를 사용한 가열 처리 조건으로 끝내면 좋다. 또한, 산소를 함유한 분위기를 사용한 가열 처리 조건은 가열 처리 시간이 경과함에 따라 분위기 중의 산소 농도를 증가시켜도 좋다. 또한, 제 1 단계의 분위기에 산소를 함유한 가스를 사용하여 산소 결손을 보전하면서 결정화 및 탈수화 또는 탈수소화를 촉진하여도 좋고, 그 경우에는 제 2 단계 이후를 생략하여도 좋다.
상술한 바와 같이, 산소를 함유한 분위기하에서 일정 온도로 가열 처리함으로써 산화물 반도체 내의 산소 결손에 산소를 효율적으로 보전할 수 있다.
또한, 제 2 가열 처리에서도 질소, 산소, 또는 헬륨, 네온, 아르곤 등의 희 가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 산소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N 이상, 바람직하게는 7N 이상으로 하는 것이 바람직하다. 또한, 물이 20ppm 이하인 초건조 공기 중에서, 더 바람직하게는 물이 1ppm 이하인 초건조 공기 중에서 제 2 가열 처리를 행하여도 좋다. 이러한 제 2 가열 처리에 의하여 제 2 산화물 반도체막(106) 중의 산소 결손을 보전할 수 있다. 따라서, i형화 또는 실질적으로 i형화된 제 2 산화물 반도체막(106)을 형성할 수 있다.
또한, 제 2 가열 처리에서 승온할 때는 노 내부를 질소 분위기로 하고, 냉각할 때는 노 내부를 산소 또는 산소를 함유한 분위기로 하는 방법을 사용하여도 좋다. 질소 분위기하에서 결정화 및 탈수화 또는 탈수소화가 행해진 후, 분위기를 전환하여 산소 분위기로 함으로써 제 2 산화물 반도체막(106) 내부에 산소를 공급할 수 있다.
상술한 바와 같이, 제 2 가열 처리를 행함으로써 제 1 산화물 반도체막(104)을 종 결정으로 하여 제 1 산화물 반도체막(104) 위에 형성된 제 2 산화물 반도체막(106)이 결정화되기 쉬워진다. 또한, 제 2 가열 처리에 의하여 제 1 산화물 반도체막(104)을 더 높은 배향성을 갖는 결정막으로 할 수 있다. 또한, 제 2 산화물 반도체막(106)은 반드시 막 전체가 결정화될 필요는 없고, 적어도 제 1 산화물 반도체막(104)과의 계면에서 두께 방향으로 3nm 이상의 범위, 바람직하게는 5nm 이상의 범위가 결정화되어 있는 것이 바람직하다.
또한, 제 1 산화물 반도체막(104)이 절연층(102)과의 계면에 비정질 영역을 갖는 구조인 경우에는, 제 2 가열 처리를 행함으로써 제 1 산화물 반도체막(104) 표면에 형성된 결정 영역으로부터 제 1 산화물 반도체막(104)의 아래 쪽 면을 향하여 결정 성장하여 상기 비정질 영역이 결정화될 수도 있다. 또한, 절연층(102)을 구성하는 재료나 가열 처리의 조건 등에 따라서는 상기 비정질 영역이 잔존하는 경우도 있다.
제 1 산화물 반도체막(104)을 구성하는 원소에서 질소, 인, 또는 질소와 인을 제외한 구성의 막을 제 2 산화물 반도체막(106)으로서 형성한 경우에는, 제 1 산화물 반도체막(104) 위에 형성된 제 2 산화물 반도체막(106)은 제 1 산화물 반도체막(104)을 결정 성장의 종으로 하여 제 2 산화물 반도체막(106) 표면을 향하여 상방으로 결정 성장하는 경향이 있다.
또한, 제 2 가열 처리에 사용하는 가열 처리 장치에는 제 1 가열 처리와 같은 조건을 사용할 수 있다.
상술한 바와 같이, 제 1 산화물 반도체막(104) 위에 제 2 산화물 반도체막(106)을 접촉되도록 형성함으로써 제 1 산화물 반도체막(104)과 제 2 산화물 반도체막(106)의 계면에서 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)이 갖는 미결합수가 결합한다. 또한, 본 실시형태와 같이, 제 1 산화물 반도체막(104)을 구성하는 원소에서 질소, 인, 또는 질소와 인을 제외한 구성의 막을 제 2 산화물 반도체막(106)으로서 사용함으로써 제 1 산화물 반도체막(104)의 결정 영역을 종으로 하여 제 2 산화물 반도체막(106)이 형성되기 때문에, 결정 성장하기 쉬워지고 계면에서의 미결합수가 더 효율적으로 결합된다.
또한, 본 실시형태에서는 제 1 산화물 반도체막(104)을 종 결정으로 하여 제 2 산화물 반도체막(106)을 형성하는 내용을 기재하였지만, 반드시 제 1 산화물 반도체막(104)을 종 결정으로서 사용할 필요는 없다.
다음에, 포토레지스트 마스크를 사용한 에칭 등의 방법에 의하여 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)을 가공하여 섬 형상 제 1 산화물 반도체막(104a) 및 섬 형상 제 2 산화물 반도체막(106a)의 적층 구조를 갖는 산화물 반도체층(108)을 형성한다(도 2c 참조).
상기 에칭에는 드라이 에칭과 웨트 에칭 중 어느 쪽을 사용하여도 좋다. 물론 양쪽을 조합하여 사용할 수도 있다. 산화물 반도체막을 원하는 형상으로 에칭할 수 있도록 재료에 따라 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
드라이 에칭에 사용할 수 있는 에칭 가스로서, 예를 들어, 염소를 함유한 가스(염소계 가스, 예를 들어, 염소(Cl2), 3염화붕소(BCl3), 4염화실리콘(SiCl4), 4염화탄소(CCl4) 등) 등이 있다. 또한, 불소를 함유한 가스(불소계 가스, 예를 들어, 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 사용하여도 좋다.
또한, 웨트 에칭에 사용할 수 있는 에칭액으로서는, 인산과 아세트산과 질산이 섞인 용액, 암모니아 과수(31wt% 과산화 수소수:28wt% 암모니아수:물=5:2:2) 등이 있다. 또한, ITO-07N(KANTO CHEMICAL CO., INC. 제조) 등의 에칭액을 사용하여도 좋다.
다음에, 제 2 산화물 반도체막(106a)과 접촉되도록 도전층(110)을 형성한다(도 2d 참조).
도전층(110)은 스퍼터링법 등의 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층(110)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나 상술한 원소를 성분으로 하는 합금 등을 사용하여 형성할 수 있다. 또한, 도전층(110)은 망간, 마그네슘, 지르코늄, 베릴륨 중 어느 하나 또는 복수를 함유한 재료를 사용하여도 좋다. 또한, 알루미늄에 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 하나의 원소 또는 복수의 원소가 함유된 재료를 사용하여도 좋다. 또한, 도전층(110)의 다른 재료로서 질화티타늄, 질화탄탈 등의 배리어성이 높은 재료를 사용하여도 좋다. 질화티타늄막이나 질화탄탈막 등 배리어성이 높은 재료를 제 2 산화물 반도체막(106a)과 접촉된 부분에 사용함으로써 제 2 산화물 반도체막(106a)에 불순물이 침입되는 것을 억제하고, 트랜지스터 특성에 악영향을 주는 것을 억제할 수 있다.
또한, 도전층(110)은 도전성 금속 산화물을 사용하여 형성하여도 좋다. 도전성 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 인듐주석 산화물(ITO라고 약기할 경우가 있음), 인듐아연 산화물, 또는, 이들 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전층(110)은 티타늄층, 상기 티타늄층 위의 알루미늄층, 상기 알루미늄층 위의 티타늄층으로 이루어진 3층 적층 구조로 하는 것이 바람직하다. 또한, 도전층(110)은 알루미늄층과 텅스텐층을 적층한 2층 적층 구조, 구리층과 텅스텐층을 적층한 2층 적층 구조, 알루미늄층과 몰리브덴층을 적층한 2층 적층 구조로 할 수도 있다. 물론, 단층 구조 또는 4층 이상의 적층 구조로 하여도 좋다. 본 실시형태에서는 티타늄층의 단층 구조를 적용한다. 티타늄층의 단층 구조를 사용하면 이후 행해지는 에칭에 의하여 양호한 테이퍼 형상을 형성할 수 있다.
다음에, 도전층(110)을 선택적으로 에칭하여 소스 전극층(110a) 및 드레인 전극층(110b)을 형성한다(도 2e 참조). 또한, 본 명세서에서는 도 2e에 도시된 바와 같이 왼쪽에 형성된 전극을 소스 전극층(110a)으로 하고 오른쪽에 형성된 전극을 드레인 전극층(110b)으로 하였지만, 반대라도 좋다.
에칭에 사용하는 포토레지스터 마스크를 형성할 때 노광에 자외선이나 KrF 레이저 광이나 ArF 레이저 광을 사용하는 것이 바람직하다. 특히, 채널 길이(L)가 25nm 미만인 경우에는, 수nm 내지 수십nm로 극히 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하여 마스크를 형성하기 위한 노광을 행하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 이후 형성될 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1μm) 이하로 할 수도 있다. 상기 방법으로 채널 길이를 작게 함으로써 동작 속도를 향상시킬 수도 있다. 또한, 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류가 극히 작기 때문에 미세화로 인한 소비 전력의 증대를 억제할 수 있다.
도전층(110)을 에칭할 때는 제 2 산화물 반도체막(106a)이 제거되지 않도록 도전층(110)과 제 2 산화물 반도체막(106a)의 재료 및 에칭 조건을 적절히 조절한다. 또한, 재료 및 에칭 조건에 따라서는 상기 공정에서 제 2 산화물 반도체막(106a)의 일부분이 에칭되어 홈부(오목부)를 갖는 산화물 반도체층이 될 수도 있다.
또한, 제 1 산화물 반도체막(104a) 및 제 2 산화물 반도체막(106a) 측면에서 소스 전극층(110a) 또는 드레인 전극층(110b)과 접촉된 부분이 비정질 상태가 될 수도 있다.
다음에, 제 2 산화물 반도체막(106a)과 접촉되는 게이트 절연층(112)을 형성한다(도 3a 참조). 게이트 절연층(112)은 플라즈마 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(112)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화하프늄, 산화탄탈 등을 사용하여 형성하는 것이 바람직하다. 또한, 게이트 절연층(112)은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 적층 구조로 하는 경우에는, 산화물 반도체와 접촉되는 층을 상기 재료로 하고, 그 위에 질화실리콘막을 적층할 수도 있다. 게이트 절연층(112)의 두께는 특히 한정되지 않지만, 예를 들어, 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하로 할 수 있다.
본 실시형태에서는 스퍼터링법에 의하여 산소 분위기하에서 산화실리콘막을 형성하여 게이트 절연층(112)을 형성한다. 게이트 절연층(112)을 형성할 때 제 2 산화물 반도체막(106a)의 일부분에 산소를 공급할 수 있다.
또한, 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 고밀도 플라즈마 장치를 사용하여 치밀하고 절연 내압이 높은 고품질 게이트 절연층(112)을 형성하여도 좋다.
그 후, 불활성 가스 분위기하 또는 산소 분위기하에서 제 3 가열 처리를 행하여도 좋다. 제 3 가열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하로 한다. 예를 들어, 산소를 함유한 분위기하에서 250℃로 1시간의 가열 처리를 행하면 좋다. 제 3 가열 처리를 행하면 제 2 산화물 반도체막(106a)에 산소가 공급되어 제 2 산화물 반도체막(106a) 내의 산소 결손을 보전할 수 있다.
다음에, 게이트 절연층(112)을 개재하여 제 1 산화물 반도체막(104a) 및 제 2 산화물 반도체막(106a)과 중첩된 영역에 게이트 전극(114)을 형성한다(도 3b 참조). 게이트 전극(114)은 게이트 절연층(112) 위에 도전층을 형성한 후 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
상기 도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나 상술한 원소를 성분으로 하는 합금 등을 사용하여 형성할 수 있다. 또한, 상술한 원소의 질화물인 질화티타늄, 질화탄탈 등을 사용하여 형성하여도 좋다. 망간, 마그네슘, 지르코늄, 베릴륨 중 어느 하나 또는 복수를 함유한 재료를 사용하여도 좋다. 또한, 알루미늄에 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 하나의 원소 또는 복수의 원소가 함유된 재료를 사용하여도 좋다.
다음에, 게이트 절연층(112) 및 게이트 전극(114) 위에 제 1 층간 절연층(116)을 형성한다(도 3c 참조). 제 1 층간 절연층(116)은 플라즈마 CVD법 등을 사용하여 형성할 수 있다. 본 실시형태에서는 플라즈마 CVD법에 의하여 얻어지는 질화물 절연층의 하나인 질화실리콘막을 사용한다.
또한, 제 1 층간 절연층(116)을 형성한 후에 제 4 가열 처리를 행하여도 좋다. 제 4 가열 처리는 질소 분위기하에서 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 440℃ 이하로 행한다. 또한, 제 4 가열 처리는 질소 분위기하에 한정되지 않고, 산소 분위기하, 희 가스 분위기하, 건조 공기 분위기하에서 행하면 좋다. 제 4 가열 처리에 의하여 제 1 층간 절연층(116) 내에 함유된 수분 등의 반도체 소자의 특성에 악영향을 줄 수 있는 불순물을 제거할 수 있으므로 반도체 소자의 전기적 특성이나 신뢰성을 향상시킬 수 있다.
상술한 공정을 거쳐 개시하는 발명의 일 형태에 따른 톱 게이트 구조의 트랜지스터(120)를 형성할 수 있다.
또한, 제 1 층간 절연층(116) 위에 제 2 층간 절연층(118)을 더 형성함으로써 평탄화 처리를 행하여도 좋다(도 3d 참조). 제 2 층간 절연층(118)은 PVD법이나 CVD법 등을 사용하여 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 무기 절연 재료를 함유한 재료를 사용하여 형성한다. 또한, 평탄화 처리에 사용하는 층간 절연층의 재료로서 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 유기 수지를 사용할 수도 있다. 또한, 본 실시형태에서는 제 1 층간 절연층(116)과 제 2 층간 절연층(118)의 적층 구조로 하지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 1층으로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
제 2 층간 절연층(118)에 의하여 평탄화 처리를 행함으로써 트랜지스터(120) 위에 전극이나 배선 등을 양호하게 형성할 수 있다.
도 1b에 도시한 트랜지스터(120)는 기판(100) 위에 절연층(102)을 개재하여 형성된 제 1 산화물 반도체막(104a) 및 제 2 산화물 반도체막(106a)을 갖는 산화물 반도체층(108)과, 산화물 반도체층(108) 위에 형성된 게이트 절연층(112)과, 게이트 절연층(112)을 개재하여 산화물 반도체층(108)과 중첩된 영역에 형성된 게이트 전극(114)과, 산화물 반도체층(108)과 전기적으로 접속된 한 쌍의 소스 전극층(110a) 및 드레인 전극층(110b)을 갖는다.
또한, 도시되지 않았지만, 소스 전극층(110a) 및 드레인 전극층(110b)은 게이트 절연층(112), 제 1 층간 절연층(116), 및 제 2 층간 절연층(118)의 일부분을 개구하여 형성된 콘택트 홀을 사용하여 도전성을 갖는 배선층을 통하여 제 2 층간 절연층(118) 위에 전기적으로 리드되어도 좋다. 또한, 게이트 전극(114)도 제 1 층간 절연층(116) 및 제 2 층간 절연층(118)의 일부분을 개구하여 형성된 콘택트 홀을 사용하여 도전성을 갖는 배선층을 통하여 제 2 층간 절연층(118) 위에 전기적으로 리드되어도 좋다.
또한, 제 1 산화물 반도체막(104a) 및 제 2 산화물 반도체막(106a)은 일반적인 실리콘 웨이퍼에서의 캐리어 농도(1×1014/cm3 정도)와 비교하여 충분히 작은 캐리어 농도의 값(예를 들어, 1×1012/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만)을 갖는다. 또한, 채널 길이 10μm이고 산화물 반도체층의 총 막 두께가 30nm인 경우에는, 드레인 전압이 1V 내지 10V의 범위의 어느 전압에서 오프 전류(게이트-소스간 전압을 0V 이하로 하였을 때의 소스와 드레인 사이를 흐르는 전류)를 1×10-13A 이하, 또는 오프 전류 밀도(오프 전류를 트랜지스터의 채널 폭으로 나눈 수치)를 10aA(a(아토)는 10-18배를 나타냄)/μm 이하, 바람직하게는 1aA/μm 이하, 더 바람직하게는 100zA(z(젭토)는 10-21배를 나타냄)/μm 이하로 할 수 있다. 또한, 오프 전류와 드레인 전압의 값을 알면 옴 법칙에 의거하여 트랜지스터가 오프 상태일 때의 저항값(오프 저항 R)을 산출할 수 있고, 채널 형성 영역의 단면적 A와 채널 길이 L을 알면 ρ=RA/L의 수학식(R은 오프 저항)에 의거하여 오프 저항률 ρ를 산출할 수도 있다. 오프 저항률은 1×109Ω?m(또는 1×1010Ω?m) 이상이 바람직하다. 여기서, 단면적 A는 채널 형성 영역의 막 두께를 d로 하고 채널 폭을 W로 하였을 때 A=dW로 산출할 수 있다.
비정질 실리콘을 사용한 트랜지스터의 오프 전류가 10-12A 정도인 한편, 산화물 반도체를 사용한 트랜지스터의 오프 전류는 그 10000분의 1 이하다. 이와 같이, 고품질화된 밴드 갭이 큰 산화물 반도체를 사용함으로써 매우 뛰어난 오프 전류 특성을 갖는 트랜지스터(120)를 얻을 수 있다.
또한, 산화물 반도체층 중 채널 영역이 되는 영역은 적어도 평탄면을 갖는 것이 바람직하다. 또한, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 양쪽 모두는 c축 배향한 비단결정체다. 또한, 제 2 산화물 반도체막 표면의 고저차는 게이트 전극층과 중첩된 영역(채널 형성 영역)에서 1nm 이하(바람직하게는 0.2nm 이하)인 것이 바람직하다.
또한, 상술한 톱 게이트 구조의 트랜지스터(산화물 반도체 소자)의 제작 방법에서는 소스 전극층(110a) 및 드레인 전극층(110b)은 산화물 반도체층(108)의 제 2 산화물 반도체막(106a) 위측에 접촉되어 형성되지만 제 1 산화물 반도체막(104a)의 아래 측에 접촉되어 형성되어도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 산화물 반도체층(108)의 상이한 제작 방법을 도 4a 내지 도 4c를 사용하여 설명한다.
<본 실시형태에서의 산화물 반도체층(108)의 제작 방법>
우선, 기판(100) 위에 절연층(102)을 형성한 후, 절연층(102) 위에 제 1 산화물 반도체막(104)을 형성하고, 제 1 가열 처리에 의하여 적어도 제 1 산화물 반도체막(104) 표면을 포함한 영역을 결정화시킨다(도 4a 참조). 도 4a는 실시형태 1의 도 2a에 상당한다. 여기까지의 처리는 실시형태 1과 마찬가지므로 여기서는 설명을 생략한다.
다음에, 제 1 산화물 반도체막(104)에 불순물 첨가 처리(405)를 행하여(도 4b 참조) 제 1 산화물 반도체막(104) 표면(후 공정에서 게이트 절연층(112)을 형성하는 면)을 포함한 막 중에 제 2 산화물 반도체막(106)으로서 기능하는 불순물 첨가 영역을 형성한다(도 4c 참조). 또한, 첨가하는 불순물은 산소, 붕소, 알루미늄 중 적어도 하나 이상을 사용하면 좋다.
상기 불순물 첨가 처리(405)는 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표예로서 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 상기 장치에서는 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사한다. 한편, 이온 주입 장치는 질량 분리형 장치다. 이온 주입 장치에서는 플라즈마 중의 이온종을 질량 분리하고 어느 특정의 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는 불순물 첨가 처리(405)로서 이온 도핑 장치를 사용하여 산소(O) 가스를 제 1 산화물 반도체막(104)에 조사하는 예에 대하여 설명한다.
산소를 원료 가스에 사용하는 경우에는, 가속 전압을 10kV 내지 100kV의 범위, 도즈량을 1×1015ions/cm2 내지 1×1017ions/cm2의 범위로 하여 불순물 첨가 처리를 행하여 제 1 산화물 반도체막(104) 내에 제 2 산화물 반도체막(106)을 형성하면 좋다.
상술한 공정을 거쳐 실시형태 1의 도 2b와 마찬가지로 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)의 적층 구조가 형성된다. 그 후의 공정은 실시형태 1과 같은 방법을 사용하면 좋으므로 여기서는 설명을 생략한다.
(실시형태 3)
본 실시형태에서는 실시형태 1에 기재된 산화물 반도체층(108)의 상이한 제작 방법을 도 5a 내지 도 5c를 사용하여 설명한다.
<본 실시형태에서의 산화물 반도체층(108)의 제작 방법>
우선, 기판(100) 위에 절연층(102)을 형성한 후, 절연층(102) 위에 제 2 산화물 반도체막(106)을 형성하고, 제 2 가열 처리에 의하여 제 2 산화물 반도체막(106)을 결정화시킨다(도 5a 참조). 또한, 실시형태 1과 같은 부호를 사용한 구성 요소는 성막 조건, 사용 재료, 및 가공 방법 등이 실시형태 1과 같다. 따라서, 여기서는 설명을 생략한다.
다음에, 제 2 산화물 반도체막(106)에 불순물 첨가 처리(505)를 행하여(도 5b 참조) 제 2 산화물 반도체막(106) 이면(절연층(102)과 접촉된 면)을 포함한 막 중에 제 1 산화물 반도체막(104)으로서 기능하는 불순물 첨가 영역을 형성한다(도 5c 참조). 또한, 첨가하는 불순물은 질소, 인 중 적어도 하나 이상을 사용하면 좋다.
상기 불순물 첨가 처리(505)는 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표예로서 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 상기 장치에서는 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사한다. 한편, 이온 주입 장치는 질량 분리형 장치다. 이온 주입 장치에서는 플라즈마 중의 이온종을 질량 분리하고 어느 특정의 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는 불순물 첨가 처리(505)로서 이온 도핑 장치를 사용하여 질소(N) 가스를 제 2 산화물 반도체막(106)에 조사하는 예를 설명한다.
질소를 원료 가스에 사용하는 경우에는, 가속 전압을 10kV 내지 100kV의 범위, 도즈량을 1×1015ions/cm2 내지 1×1017ions/cm2의 범위로 하여 불순물 첨가 처리를 행하여 제 2 산화물 반도체막(106)에 제 1 산화물 반도체막(104)을 형성하면 좋다.
또한, 질소는 불활성 가스이므로 이온을 조사할 때 가스 분위기 제어나 온도 제어가 용이하고, 작업 효율이나 안정성을 향상시킬 수 있다.
상술한 공정을 거쳐 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)의 적층 구조가 형성된다. 그 후의 공정은 실시형태 1과 같은 방법을 사용하면 좋으므로 여기서는 설명을 생략한다.
(실시형태 4)
본 실시형태에서는 실시형태 1과 상이한 형태를 갖는 산화물 반도체 소자 및 그 제작 방법에 대하여 도 6a 내지 도 7c를 사용하여 설명한다.
<본 실시형태에서의 산화물 반도체 소자의 제작 방법>
도 6a 및 도 6b는 본 실시형태의 방법에 의하여 제작된 반도체 장치의 구성의 일례인 보텀 게이트 구조의 트랜지스터(420)를 도시한 것이고, 도 6a는 트랜지스터(420)의 상면도이고, 도 6b는 트랜지스터(420)의 단면도다. 또한, 도 6a에서는 번잡을 피하기 위하여 구성 요소의 일부분(예를 들어, 기판(100) 등)을 생략한다. 본 실시형태에서는 트랜지스터(420)는 캐리어가 전자인 n채널형 트랜지스터인 경우의 제작 방법을 설명하지만 n채널형에 한정되지 않는다.
트랜지스터(420)의 제작 방법에 대하여 도 7a 내지 도 7c를 사용하여 이하에 설명한다.
우선, 기판(100) 위에 절연층(102)을 형성하고, 절연층(102) 위에 게이트 전극(114)을 형성하고, 게이트 전극(114) 위에 게이트 절연층(112)을 형성하고, 게이트 절연층(112) 위에 소스 전극층(110a) 및 드레인 전극층(110b)을 형성한다(도 7a 참조). 또한, 실시형태 1과 같은 부호를 사용한 구성 요소는 성막 조건, 사용 재료, 및 가공 방법 등이 실시형태 1과 같다. 따라서, 여기서는 설명을 생략한다.
다음에, 게이트 절연층(112) 위에 실시형태 1에 기재된 제 2 산화물 반도체막(106)을 형성한 후에 제 2 가열 처리를 행하여 적어도 제 2 산화물 반도체막(106) 표면을 포함한 영역을 결정화시킨다. 그 후, 실시형태 1에 기재된 제 1 산화물 반도체막(104)을 형성한 후에 제 1 가열 처리를 행한다. 또한, 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)을 패터닝하여 섬 형상 제 1 산화물 반도체막(104a) 및 섬 형상 제 2 산화물 반도체막(106a)을 갖는 산화물 반도체층(108)을 형성한다(도 7b 참조). 또한, 실시형태 1과 같은 부호를 사용한 구성 요소는 성막 조건, 사용 재료, 및 가공 방법 등이 실시형태 1과 같다. 따라서, 여기서는 설명을 생략한다.
다음에, 산화물 반도체층(108) 위에 제 1 층간 절연층(116)을 형성함으로써 개시하는 발명의 일 형태에 따른 보텀 게이트 구조의 트랜지스터(420)를 형성할 수 있다. 또한, 실시형태 1과 마찬가지로 제 1 층간 절연층(116)과 접촉되어 평탄화를 위한 제 2 층간 절연층(118)을 형성하여도 좋다(도 7c 참조). 또한, 실시형태 1과 같은 부호를 사용한 구성 요소는 성막 조건, 사용 재료, 및 가공 방법 등이 실시형태 1과 같다. 따라서, 여기서는 설명을 생략한다.
도 6a 및 도 6b에 도시한 트랜지스터(420)는 기판(100) 위에 절연층(102)을 개재하여 형성된 게이트 전극(114)과, 게이트 전극(114) 위에 형성된 게이트 절연층(112)과, 게이트 절연층(112) 위에 형성된 섬 형상 제 1 산화물 반도체막(104a) 및 섬 형상 제 2 산화물 반도체막(106a)을 갖는 산화물 반도체층(108)과, 산화물 반도체층(108)과 전기적으로 접속된 한 쌍의 소스 전극층(110a) 및 드레인 전극층(110b)을 갖는다.
또한, 도시되지 않았지만, 소스 전극층(110a), 드레인 전극층(110b)은 제 1 층간 절연층(116) 및 제 2 층간 절연층(118)의 일부분을 개구하여 형성된 콘택트 홀을 사용하여 도전성을 갖는 배선층을 통하여 제 2 층간 절연층(118) 위에 전기적으로 리드되어도 좋다. 또한, 게이트 전극(114)은 게이트 절연층(112), 제 1 층간 절연층(116), 및 제 2 층간 절연층(118)의 일부분을 개구하여 형성된 콘택트 홀을 사용하여 도전성을 갖는 배선층을 통하여 제 2 층간 절연층(118) 위에 전기적으로 리드되어도 좋다.
또한, 제 1 산화물 반도체막(104a) 및 제 2 산화물 반도체막(106a)은 일반적인 실리콘 웨이퍼에서의 캐리어 농도(1×1014/cm3 정도)와 비교하여 충분히 작은 캐리어 농도의 값(예를 들어, 1×1012/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만)을 갖는다. 또한, 채널 길이 10μm이고 산화물 반도체층의 총 막 두께가 30nm인 경우에는, 드레인 전압이 1V 내지 10V의 범위의 어느 전압에서 오프 전류(게이트-소스간 전압을 0V 이하로 하였을 때의 소스와 드레인 사이를 흐르는 전류)를 1×10-13A 이하, 또는 오프 전류 밀도(오프 전류를 트랜지스터의 채널 폭으로 나눈 수치)를 10aA(a(아토)는 10-18배를 나타냄)/μm 이하, 바람직하게는 1aA/μm 이하, 더 바람직하게는 100zA(z(젭토)는 10-21배를 나타냄)/μm 이하로 할 수 있다. 또한, 오프 전류와 드레인 전압의 값을 알면 옴 법칙에 의거하여 트랜지스터가 오프 상태일 때의 저항값(오프 저항 R)을 산출할 수 있고, 채널 형성 영역의 단면적 A와 채널 길이 L을 알면 ρ=RA/L의 수학식(R은 오프 저항)에 의거하여 오프 저항률 ρ를 산출할 수도 있다. 오프 저항률은 1×109Ω?m(또는 1×1010Ω?m) 이상이 바람직하다. 여기서, 단면적 A는 채널 형성 영역의 막 두께를 d로 하고 채널 폭을 W로 하였을 때 A=dW로 산출할 수 있다.
비정질 실리콘을 사용한 트랜지스터의 오프 전류가 10-12A 정도인 한편, 산화물 반도체를 사용한 트랜지스터의 오프 전류는 그 10000분의 1 이하다. 이와 같이, 고품질화된 밴드 갭이 큰 산화물 반도체를 사용함으로써 매우 뛰어난 오프 전류 특성을 갖는 트랜지스터(420)를 얻을 수 있다.
또한, 상술한 보텀 게이트 구조의 트랜지스터(산화물 반도체 소자)의 제작 방법에서는 소스 전극층(110a) 및 드레인 전극층(110b)은 제 2 산화물 반도체막(106a) 아래 측에 접촉되어 형성되지만, 제 1 산화물 반도체막(104a) 위측에 접촉되어 형성되어도 좋다.
본 실시형태에서는 산화물 반도체층(108)을 형성한 후에 패터닝 공정을 행하지 않기 때문에, 산화물 반도체층(108)은 패터닝할 때의 에칭 처리 등으로 인한 대미지의 영향을 받지 않는다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1과 상이한 형태를 갖는 산화물 반도체 소자 및 그 제작 방법에 대하여 도 8a 내지 도 10b를 사용하여 설명한다.
<본 실시형태에서의 산화물 반도체 소자의 제작 방법>
도 8a 및 도 8b는 본 실시형태의 방법에 의하여 제작된 반도체 장치의 구성의 일례인 트랜지스터(720)를 도시한 것이고, 도 8a는 트랜지스터(720)의 상면도이고, 도 8b는 트랜지스터(720)의 단면도다. 또한, 도 8a에서는 번잡을 피하기 위하여 구성 요소의 일부분(예를 들어, 기판(100) 등)을 생략한다. 본 실시형태에서는 트랜지스터(720)는 캐리어가 전자인 n채널형 트랜지스터인 경우의 제작 방법을 설명하지만 n채널형에 한정되지 않는다.
우선, 기판(100) 위에 절연층(102)을 형성한 후에 절연층(102) 위에 제 1 산화물 반도체막(104)을 형성하고, 제 1 가열 처리에 의하여 적어도 제 1 산화물 반도체막(104) 표면을 포함한 영역을 결정화시키고, 제 1 산화물 반도체막(104) 위에 제 2 산화물 반도체막(106)을 형성하고, 제 2 가열 처리에 의하여 제 2 산화물 반도체막(106)을 결정화시키고, 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)을 포토레지스트 마스크를 사용한 에칭 등의 방법에 의하여 가공하여 섬 형상 제 1 산화물 반도체막(104a) 및 섬 형상 제 2 산화물 반도체막(106a)의 적층 구조를 갖는 산화물 반도체층(108)을 형성한다(도 9a 참조). 도 9a는 실시형태 1의 도 2c에 상당한다. 여기까지의 처리는 실시형태 1과 마찬가지므로 여기서는 설명을 생략한다.
다음에, 게이트 절연층(112)을 형성하고, 게이트 절연층(112)을 개재하여 제 1 산화물 반도체막(104a) 및 제 2 산화물 반도체막(106a)과 중첩된 영역에 게이트 전극(114)을 형성한다(도 9b 참조). 또한, 실시형태 1과 같은 부호를 사용한 구성 요소는 성막 조건, 사용 재료, 및 가공 방법 등이 실시형태 1과 같다. 따라서, 여기서는 설명을 생략한다.
다음에, 산화물 반도체층(108)을 포함한 영역에 불순물 첨가 처리(705)를 행한다. 이로써, 산화물 반도체층(108)의 게이트 전극이 상부에 형성되지 않은 영역에 게이트 절연층(112)을 개재하여 불순물이 첨가되어 저저항 영역(707)이 형성된다. 또한, 게이트 전극이 상부에 형성된 영역은 게이트 전극(114)에 의하여 불순물의 첨가가 차단되기 때문에 측면이 저저항 영역에 접촉된 제 1 산화물 반도체막(704a) 및 측면이 저저항 영역에 접촉된 제 2 산화물 반도체막(706a)을 갖는 산화물 반도체층(708)이 형성된다(도 9c 참조). 또한, 첨가하는 불순물은 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 등의 희 가스, 질소(N), 인(P), 비소(As), 안티몬(Sb) 등의 제 15 족 원소 중에서 선택된 원소 중 적어도 하나 이상을 사용하면 좋다.
상기 불순물 첨가 처리는 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표예로서 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 상기 장치에서는 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사한다. 한편, 이온 주입 장치는 질량 분리형 장치다. 이온 주입 장치에서는 플라즈마 중의 이온종을 질량 분리하고 어느 특정의 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는 불순물 첨가 처리로서 이온 도핑 장치를 사용하여 아르곤(Ar) 가스를 산화물 반도체층(708)을 포함한 영역에 조사하는 예를 설명한다.
아르곤을 원료 가스에 사용하는 경우에는, 가속 전압을 0.1kV 내지 100kV의 범위, 도즈량을 1×1014ions/cm2 내지 1×1017ions/cm2의 범위로 조사하여 저저항 영역(707)을 형성한다. 저저항 영역(707)의 저항률은 1×10-4Ω?cm 이상 3Ω?cm 이하인 것이 바람직하고, 1×10-3Ω?cm 이상 3×10-1Ω?cm 이하가 더 바람직하다. 또한, 게이트 전극(114) 아래 부분에 측면이 저저항 영역과 접촉된 제 1 산화물 반도체막(704a) 및 측면이 저저항 영역과 접촉된 제 2 산화물 반도체막(706a)을 갖는 산화물 반도체층(708)이 자기 정합적으로 형성된다.
상술한 바와 같이, 저저항 영역(707) 및 산화물 반도체층(708)은 불순물 첨가 처리(705)를 행함으로써 하나의 막(즉, 제 1 산화물 반도체막(104a) 및 제 2 산화물 반도체막(106a)의 적층막)으로 자기 정합적으로 형성된다. 따라서, 저저항 영역(707)과 게이트 절연층(112)의 계면 및 산화물 반도체층(708)과 게이트 절연층(112)의 계면은 동일 평면이다.
상술한 저저항 영역(707)의 저항률의 하한 값은 이온 도핑 장치 등을 사용한 불순물 주입에 의하여 실현할 수 있는 현실적인 하한 범위이고, 장치 기술이 진보됨으로써 하한 값은 더 작아져도 좋다. 또한, 저저항 영역(707)의 저항률을 상기 상한 범위 내로 함으로써 후 공정에서 형성될 소스 전극층(110a) 및 드레인 전극층(110b)과 채널 형성 영역 사이의 저항값을 낮게 억제할 수 있으므로, 소스 전극층(110a)과 채널 영역 사이 및 드레인 전극층(110b)과 채널 영역 사이에서 ON 전류값의 저하를 억제할 수 있다. 따라서, ON/OFF비가 높은 산화물 반도체 소자를 제공할 수 있다.
또한, 아르곤은 불활성 가스이므로 이온을 조사할 때 가스 분위기 제어나 온도 제어가 용이하고, 작업 효율이나 안정성을 향상시킬 수 있다.
다음에, 포토레지스트 마스크를 사용한 에칭 등의 방법에 의하여 저저항 영역(707) 위에 형성된 게이트 절연층(112)의 일부분에 개구부(709)를 형성한다(도 9d 참조).
상기 에칭에는 드라이 에칭과 웨트 에칭 중 어느 쪽을 사용하여도 좋다. 물론 양쪽을 조합하여 사용할 수도 있다. 산화물 반도체층을 원하는 형상으로 에칭할 수 있도록 재료에 따라 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
드라이 에칭에 사용할 수 있는 에칭 가스로서, 예를 들어, 염소를 함유한 가스(염소계 가스, 예를 들어, 염소(Cl2), 3염화붕소(BCl3), 4염화실리콘(SiCl4), 4염화탄소(CCl4) 등) 등이 있다. 또한, 불소를 함유한 가스(불소계 가스, 예를 들어, 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 사용하여도 좋다.
또한, 웨트 에칭에 사용할 수 있는 에칭액으로서는, 인산과 아세트산과 질산이 섞인 용액, 암모니아 과수(31wt% 과산화 수소수:28wt% 암모니아수:물=5:2:2) 등이 있다. 또한, ITO-07N(KANTO CHEMICAL CO., INC. 제조) 등의 에칭액을 사용하여도 좋다.
다음에, 도전층을 형성하고, 도전층을 선택적으로 에칭하여 소스 전극층(110a) 및 드레인 전극층(110b)을 형성한다(도 10a 참조). 이로써, 저저항 영역(707)과 접촉되어 소스 전극층(110a) 및 드레인 전극층(110b)이 형성된다. 또한, 본 명세서에서는 도 10a에 도시된 바와 같이 왼쪽에 형성된 전극을 소스 전극층(110a)으로 하고 오른쪽에 형성된 전극을 드레인 전극층(110b)으로 하였지만, 반대라도 좋다. 또한, 실시형태 1과 같은 부호를 사용한 구성 요소는 성막 조건, 사용 재료, 및 가공 방법 등이 실시형태 1과 같다. 따라서, 여기서는 설명을 생략한다.
다음에, 소스 전극층(110a), 드레인 전극층(110b), 게이트 절연층(112), 및 게이트 전극(114) 위에 제 1 층간 절연층(116)을 형성한다. 상술한 공정을 거쳐 개시하는 발명의 일 형태에 따른 트랜지스터(720)를 형성할 수 있다. 또한, 제 1 층간 절연층(116) 위에 제 2 층간 절연층(118)을 더 형성함으로써 평탄화 처리를 행하여도 좋다(도 10b 참조). 또한, 실시형태 1과 같은 부호를 사용한 구성 요소는 성막 조건, 사용 재료, 및 가공 방법 등이 실시형태 1과 같다. 따라서, 여기서는 설명을 생략한다.
도 8b에 도시한 트랜지스터(720)는 기판(100) 위에 절연층(102)을 개재하여 형성된 제 1 산화물 반도체막(704a) 및 제 2 산화물 반도체막(706a)을 갖는 산화물 반도체층(708)과, 산화물 반도체층(708) 측면에 접촉되어 형성된 저저항 영역(707)과, 산화물 반도체층(708) 및 저저항 영역(707) 위에 형성된 게이트 절연층(112)과, 게이트 절연층(112)을 개재하여 산화물 반도체층(708)과 중첩된 영역에 형성된 게이트 전극(114)과, 저저항 영역(707)과 전기적으로 접속된 한 쌍의 소스 전극층(110a) 및 드레인 전극층(110b)을 갖는다.
또한, 도시되지 않았지만, 소스 전극층(110a), 드레인 전극층(110b), 및 게이트 전극(114)은 제 1 층간 절연층(116) 및 제 2 층간 절연층(118)의 일부분을 개구하여 형성된 콘택트 홀을 사용하여 도전성을 갖는 배선층을 통하여 제 2 층간 절연층(118) 위에 전기적으로 리드되어도 좋다.
또한, 제 1 산화물 반도체막(704a) 및 제 2 산화물 반도체막(706a)은 일반적인 실리콘 웨이퍼에서의 캐리어 농도(1×1014/cm3 정도)와 비교하여 충분히 작은 캐리어 농도의 값(예를 들어, 1×1012/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만)을 갖는다. 또한, 채널 길이 10μm이고 산화물 반도체층의 총 막 두께가 30nm인 경우에는, 드레인 전압이 1V 내지 10V의 범위의 어느 전압에서 오프 전류(게이트-소스간 전압을 0V 이하로 하였을 때의 소스와 드레인 사이를 흐르는 전류)를 1×10-13A 이하, 또는 오프 전류 밀도(오프 전류를 트랜지스터의 채널 폭으로 나눈 수치)를 10aA(a(아토)는 10-18배를 나타냄)/μm 이하, 바람직하게는 1aA/μm 이하, 더 바람직하게는 100zA(z(젭토)는 10-21배를 나타냄)/μm 이하로 할 수 있다. 또한, 오프 전류와 드레인 전압의 값을 알면 옴 법칙에 의거하여 트랜지스터가 오프 상태일 때의 저항값(오프 저항 R)을 산출할 수 있고, 채널 형성 영역의 단면적 A와 채널 길이 L을 알면 ρ=RA/L의 수학식(R은 오프 저항)에 의거하여 오프 저항률 ρ를 산출할 수도 있다. 오프 저항률은 1×109Ω?m(또는 1×1010Ω?m) 이상이 바람직하다. 여기서, 단면적 A는 채널 형성 영역의 막 두께를 d로 하고 채널 폭을 W로 하였을 때 A=dW로 산출할 수 있다.
비정질 실리콘을 사용한 트랜지스터의 오프 전류가 10-12A 정도인 한편, 산화물 반도체를 사용한 트랜지스터의 오프 전류는 그 10000분의 1 이하다. 이와 같이, 고품질화된 밴드 갭이 큰 산화물 반도체를 사용함으로써 매우 뛰어난 오프 전류 특성을 갖는 트랜지스터(720)를 얻을 수 있다.
또한, 본 실시형태에서는 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)의 재료로서 같은 재료를 채용하였지만, 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)의 재료로서 상이한 재료를 채용하여도 좋다. 제 1 산화물 반도체막(104) 및 제 2 산화물 반도체막(106)의 재료를 상이한 재료로 하는 경우(소위 헤테로에피택시얼 성장의 경우)에는, 예를 들어, 제 1 산화물 반도체막(104)에 2원계 금속 산화물인 In-Zn-O를 사용하고 제 2 산화물 반도체막(106)에 3원계 금속 산화물인 In-Ga-Zn-O를 사용하는 구성 등을 채용할 수 있다.
또한, 산화물 반도체층의 채널 영역이 되는 부분은 적어도 평탄면을 갖는 것이 바람직하다. 또한, 제 2 산화물 반도체막 표면의 고저차는 게이트 전극층과 중첩된 영역(채널 형성 영역)에서 1nm 이하(바람직하게는 0.2nm 이하)인 것이 바람직하다.
본 실시형태를 사용함으로써, 제 2 산화물 반도체막(706a)과 접촉된 제 1 산화물 반도체막(704a)의 계면 근방의 미결합수가 적은 영역에 채널 영역이 형성된다. 따라서, 빛이 조사됨으로써 임계 값 전압이 변화되지 않고 또 이동도가 높은 산화물 반도체 소자를 제공할 수 있다.
또한, 본 실시형태에서는 소스 전극층(110a) 및 드레인 전극층(110b)과 채널 형성 영역 사이의 저항값을 낮게 억제할 수 있으므로 소스 전극층(110a)과 채널 영역 사이 및 드레인 전극층(110b)과 채널 영역 사이에서 ON 전류값의 저하를 억제할 수 있다. 따라서, ON/OFF비가 높은 산화물 반도체 소자를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 명세서에서 개시하는 산화물 반도체 소자는 각종 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서, 예를 들어, 텔레비전 장치, 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 산화물 반도체 소자를 구비한 전자 기기의 일례를 도 11a 내지 도 11c를 사용하여 설명한다.
도 11a는 휴대형 정보 단말이며, 하우징(1001), 하우징(1002), 제 1 표시부(1003a), 및 제 2 표시부(1003b) 등으로 구성된다. 제 1 표시부(1003a) 및 제 2 표시부(1003b)는 터치 입력 기능을 갖는 패널이며, 예를 들어, 도 11a의 왼쪽 도면과 같이 제 1 표시부(1003a)에 표시되는 선택 버튼(1004)에 의하여 입력 방법을 선택할 수 있다. 선택 버튼은 다양한 크기로 표시할 수 있으므로 폭넓은 세대의 사람이 편하게 사용할 수 있다. 여기서, 예를 들어, “키보드 입력”을 선택한 경우에는, 도 11a의 오른쪽 도면과 같이 제 1 표시부(1003a)에 키보드(1005)가 표시된다. 이로써, 종래의 정보 단말과 마찬가지로 키보드 입력을 사용한 재빠른 문자 입력이 가능하다.
또한, 도 11a에 도시한 휴대형 정보 단말은 도 11a의 오른쪽 도면과 같이 제 1 표시부(1003a)를 구비한 하우징(1001)과 제 2 표시부(1003b)를 구비한 하우징(1002)을 분리할 수 있다. 따라서, 필요에 따라 하우징(1001)만 또는 하우징(1002)만을 분리하여 더 가벼운 휴대형 정보 단말로서 사용할 수 있다.
도 11a에 도시한 휴대형 정보 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 각종 소프트 웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 하여도 좋다.
또한, 도 11a에 도시한 휴대형 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
도 11a에 도시한 하우징(1002)에 안테나 기능, 마이크 기능, 무선 기능을 부여하여 휴대 전화로서 사용하여도 좋다.
도 11b는 화상 표시 장치의 일 형태를 도시한 것이다. 도 11b에 도시한 화상 표시 장치는 터치 입력 기능을 구비한 표시부(1101)를 갖고, 표시부(1101)는 창유리로서 기능한다. 본 명세서에서 개시한 산화물 반도체 소자를 사용하여 제작한 화상 표시 장치는 외부의 풍경을 육안으로 확인할 수 있을 만큼의 충분한 가시광 투과율(예를 들어, 50% 이상의 가시광 투과율)을 갖고 형성할 수 있다. 따라서, 예를 들어, 도 11b의 왼쪽 도면과 같이 표시부(1101)는 보통 상태에서는 창유리로서 기능하지만, 표시부(1101) 표면에 터치함으로써 도 11b의 오른쪽 도면과 같이 필요한 정보를 표시부(1101)에 표시할 수 있다.
또한, 표시부(1101)의 일부분에 무선으로 정보를 송수신할 수 있는 기구를 설치하여도 좋다. 예를 들어, 압전 진동자(1102)를 표시부(1101)의 일부분에 설치하고 표시부(1101)에 설치된 무선 기구에 의하여 음향 신호를 압전 진동자(1102)로 송신하고, 압전 진동자(1102)에 구비된 무선 기구에 의하여 음향 신호를 수신함으로써 표시부(1101)를 진동시켜 안정된 크기의 음성을 주위에 골고루 방사할 수 있다.
도 11c는 고글형 디스플레이(헤드 마운트 디스플레이)의 일 형태를 도시한 것이다. 도 11c에 도시한 고글형 디스플레이는 안경 본체부(1201)에 왼쪽 눈용 패널(1202a), 오른쪽 눈용 패널(1202b), 및 화상 표시 버튼(1203)이 설치된다. 본 명세서에서 개시하는 산화물 반도체 소자를 사용하여 제작한 왼쪽 눈용 패널(1202a) 및 오른쪽 눈용 패널(1202b)은 외부의 풍경을 육안으로 확인할 수 있을 만큼의 충분한 가시광 투과율(예를 들어, 50% 이상의 가시광 투과율)을 갖기 때문에 보통 상태에서는 도 11c의 왼쪽 아래 도면과 같이 사용자는 보통 안경을 통하여 보는 것처럼 주위의 풍경을 볼 수 있다. 또한, 사용자가 필요한 정보를 얻고자 하는 경우에 화상 표시 버튼(1203)을 누름으로써 도 11c의 오른쪽 아래 도면과 같이 왼쪽 눈용 패널(1202a) 및 오른쪽 눈용 패널(1202b) 중 하나 또는 양쪽 모두에 화상이 표시된다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
100: 기판 102: 절연층
104: 제 1 산화물 반도체막 104a: 제 1 산화물 반도체막
106: 제 2 산화물 반도체막 106a: 제 2 산화물 반도체막
108: 산화물 반도체층 110: 도전층
110a: 소스 전극층 110b: 드레인 전극층
112: 게이트 절연층 114: 게이트 전극
116: 제 1 층간 절연층 118: 제 2 층간 절연층
120: 트랜지스터 405: 불순물 첨가 처리
420: 트랜지스터 505: 불순물 첨가 처리
704a: 제 1 산화물 반도체막 705: 불순물 첨가 처리
706a: 제 2 산화물 반도체막 707: 저저항 영역
708: 산화물 반도체층 709: 개구부
720: 트랜지스터 1001: 하우징
1002: 하우징 1003a: 제 1 표시부
1003b: 제 2 표시부 1004: 선택 버튼
1005: 키보드 1101: 표시부
1102: 압전 진동자 1201: 안경 본체부
1202a: 왼쪽 눈용 패널 1202b: 오른쪽 눈용 패널
1203: 화상 표시 버튼

Claims (26)

  1. 절연 표면 위의 산화물 반도체층과;
    상기 산화물 반도체층 위의 게이트 절연층과;
    상기 게이트 절연층을 개재하여 상기 산화물 반도체층과 중첩된 게이트 전극을 포함하고,
    상기 산화물 반도체층은 제 1 산화물 반도체막과 제 2 산화물 반도체막을 포함한 적층 구조를 포함하고,
    상기 제 2 산화물 반도체막은 상기 게이트 절연층과 상기 제 1 산화물 반도체막에 끼워지고,
    상기 제 1 산화물 반도체막의 밴드 갭 값은 상기 제 2 산화물 반도체막의 밴드 갭 값보다 작은, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막의 밴드 갭 값은 상기 제 1 산화물 반도체막의 밴드 갭 값보다 0.2eV이상 큰, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막은 제 1 비단결정 영역을 포함하고,
    상기 제 2 산화물 반도체막은 제 2 비단결정 영역을 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 비단결정 영역 및 상기 제 2 비단결정 영역은 서로 접촉되고,
    상기 제 1 비단결정 영역과 상기 제 2 비단결정 영역 사이의 계면 근방에서 상기 제 1 비단결정 영역의 c축은 상기 제 2 비단결정 영역의 c축과 같은 방향으로 배향하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막은 상기 제 1 산화물 반도체막과 상기 제 2 산화물 반도체막 사이의 계면에서 두께 방향으로 3nm 이상이 결정화되고,
    상기 제 2 산화물 반도체막은 상기 계면에서 두께 방향으로 3nm 이상이 결정화되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막은 적어도 질소 또는 인을 함유하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막은 적어도 붕소 또는 알루미늄을 함유하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막의 전도 대역 준위는 상기 제 2 산화물 반도체막의 전도 대역 준위보다 낮은, 반도체 장치.
  9. 절연 표면 위의 게이트 전극과;
    상기 게이트 전극 위의 게이트 절연층과;
    상기 게이트 절연층 위의 산화물 반도체층을 포함하고,
    상기 게이트 절연층을 개재하여 상기 게이트 전극과 상기 산화물 반도체층이 서로 중첩되고,
    상기 산화물 반도체층은 제 1 산화물 반도체막과 제 2 산화물 반도체막을 포함한 적층 구조를 포함하고,
    상기 제 2 산화물 반도체막은 상기 게이트 절연층과 상기 제 1 산화물 반도체막 사이에 끼워지고,
    상기 제 1 산화물 반도체막의 밴드 갭 값은 상기 제 2 산화물 반도체막의 밴드 갭 값보다 작은, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 산화물 반도체막의 밴드 갭 값은 상기 제 1 산화물 반도체막의 밴드 갭 값보다 0.2eV이상 큰, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 1 산화물 반도체막은 제 1 비단결정 영역을 포함하고,
    상기 제 2 산화물 반도체막은 제 2 비단결정 영역을 포함하는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 비단결정 영역 및 상기 제 2 비단결정 영역은 서로 접촉되고,
    상기 제 1 비단결정 영역과 상기 제 2 비단결정 영역 사이의 계면 근방에서 상기 제 1 비단결정 영역의 c축은 상기 제 2 비단결정 영역의 c축과 같은 방향으로 배향하는, 반도체 장치.
  13. 제 9 항에 있어서,
    상기 제 1 산화물 반도체막은 상기 제 1 산화물 반도체막과 상기 제 2 산화물 반도체막 사이의 계면에서 두께 방향으로 3nm 이상이 결정화되고,
    상기 제 2 산화물 반도체막은 상기 계면에서 두께 방향으로 3nm 이상이 결정화되는, 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제 1 산화물 반도체막은 적어도 질소 또는 인을 함유하는, 반도체 장치.
  15. 제 9 항에 있어서,
    상기 제 2 산화물 반도체막은 적어도 붕소 또는 알루미늄을 함유하는, 반도체 장치.
  16. 제 9 항에 있어서,
    상기 제 1 산화물 반도체막의 전도 대역 준위는 상기 제 2 산화물 반도체막의 전도 대역 준위보다 낮은, 반도체 장치.
  17. 한쪽 면이 절연 표면과 접촉된 산화물 반도체층과;
    상기 산화물 반도체층을 개재하고 각각의 한쪽 면이 상기 절연 표면과 접촉된 한 쌍의 저저항 영역들과;
    상기 산화물 반도체층의 다른 쪽 면과 접촉된 게이트 절연층과,
    상기 게이트 절연층을 개재하여 상기 산화물 반도체층과 중첩된 게이트 전극과,
    각각이 상기 한 쌍의 저저항 영역들 중 하나와 전기적으로 접속된 한 쌍의 소스 전극 및 드레인 전극들을 포함하고,
    상기 산화물 반도체층의 다른 쪽 면과 상기 한 쌍의 저저항 영역들 각각의 다른 쪽 면은 동일 평면이고,
    상기 산화물 반도체층은 제 1 산화물 반도체막과 제 2 산화물 반도체막을 포함한 적층 구조를 포함하고,
    상기 제 2 산화물 반도체막은 상기 게이트 절연층과 상기 제 1 산화물 반도체막 사이에 끼워지고,
    상기 제 1 산화물 반도체막의 밴드 갭 값은 상기 제 2 산화물 반도체막의 밴드 갭 값보다 작고,
    상기 한 쌍의 저저항 영역들 각각의 저항률은 상기 산화물 반도체층의 저항률보다 낮고,
    상기 한 쌍의 저저항 영역들 각각의 저항률은 1×10-4Ω?cm 이상 3Ω?cm 이하인, 반도체 장치.
  18. 제 17 항에 있어서,
    상기 게이트 절연층은 상기 한 쌍의 저저항 영역들 각각의 다른 쪽 면과 접촉되는, 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 2 산화물 반도체막의 밴드 갭 값은 상기 제 1 산화물 반도체막의 밴드 갭 값보다 0.2eV이상 큰, 반도체 장치.
  20. 제 17 항에 있어서,
    상기 제 1 산화물 반도체막은 제 1 비단결정 영역을 포함하고,
    상기 제 2 산화물 반도체막은 제 2 비단결정 영역을 포함하는, 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 1 비단결정 영역 및 상기 제 2 비단결정 영역은 서로 접촉되고,
    상기 제 1 비단결정 영역과 상기 제 2 비단결정 영역 사이의 계면 근방에서 상기 제 1 비단결정 영역의 c축은 상기 제 2 비단결정 영역의 c축과 같은 방향으로 배향하는, 반도체 장치.
  22. 제 17 항에 있어서,
    상기 제 1 산화물 반도체막은 상기 제 1 산화물 반도체막과 상기 제 2 산화물 반도체막 사이의 계면에서 두께 방향으로 3nm 이상이 결정화되고,
    상기 제 2 산화물 반도체막은 상기 계면에서 두께 방향으로 3nm 이상이 결정화되는, 반도체 장치.
  23. 제 17 항에 있어서,
    상기 제 1 산화물 반도체막은 적어도 질소 또는 인을 함유하는, 반도체 장치.
  24. 제 17 항에 있어서,
    상기 제 2 산화물 반도체막은 적어도 붕소 또는 알루미늄을 함유하는, 반도체 장치.
  25. 제 17 항에 있어서,
    상기 제 1 산화물 반도체막의 전도 대역 준위는 상기 제 2 산화물 반도체막의 전도 대역 준위보다 낮은, 반도체 장치.
  26. 절연 표면 위의 산화물 반도체층과;
    상기 절연 표면 위의 게이트 절연층과;
    상기 게이트 절연층을 개재하여 상기 산화물 반도체층과 중첩된 게이트 전극을 포함하고,
    상기 산화물 반도체층은 제 1 산화물 반도체막과 제 2 산화물 반도체막을 포함한 적층 구조를 포함하고,
    상기 제 2 산화물 반도체막은 상기 게이트 절연층과 상기 제 1 산화물 반도체막 사이에 끼워지고,
    상기 제 1 산화물 반도체막의 밴드 갭 값은 상기 제 2 산화물 반도체막의 밴드 갭 값보다 작은, 반도체 장치.
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