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KR20090096155A - 트랜지스터 - Google Patents

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KR20090096155A
KR20090096155A KR1020080021567A KR20080021567A KR20090096155A KR 20090096155 A KR20090096155 A KR 20090096155A KR 1020080021567 A KR1020080021567 A KR 1020080021567A KR 20080021567 A KR20080021567 A KR 20080021567A KR 20090096155 A KR20090096155 A KR 20090096155A
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KR
South Korea
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layer
channel layer
transistor
channel
gate electrode
Prior art date
Application number
KR1020080021567A
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English (en)
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KR101513601B1 (ko
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김선일
박영수
송이헌
김창정
박재철
김상욱
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US12/289,252 priority patent/US8669551B2/en
Priority to CN200810179474.1A priority patent/CN101527318B/zh
Priority to JP2008313263A priority patent/JP5536328B2/ja
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Abstract

트랜지스터에 관해 개시되어 있다. 개시된 본 발명의 트랜지스터는 채널층, 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인, 상기 채널층과 이격된 게이트전극, 상기 채널층과 상기 게이트전극 사이에 구비된 게이트절연층, 및 상기 채널층과 상기 게이트절연층 사이에 구비된 것으로 상기 채널층과 일함수가 다른 삽입층을 포함한다.

Description

트랜지스터{Transistor}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 트랜지스터에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층, 예컨대, ZnO 계열의 물질층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다. 그러나 산화물층을 채널층으로 갖는 트랜지스터(이하, 종래의 산화물 트랜지스터)의 경우, 문턱 전압(threshold voltage)을 제어하기가 쉽지 않은 문제가 있다.
보다 자세히 설명하면, 종래의 산화물 트랜지스터는 주로 n형 산화물층을 채 널층으로 사용하는데, 높은 온/오프 전류비(ON/OFF current ratio) 및 작은 서브문턱 기울기(subthreshold slope)(S.S.)를 얻기 위해서는, 상기 n형 산화물층의 캐리어(carrier) 농도는 높고 결정성은 우수해야 한다. 따라서 문턱 전압 조절을 위해, 상기 n형 산화물층의 캐리어 농도를 낮추면, 온/오프 전류비는 감소하고 서브문턱 기울기(S.S.)는 증가하는 등 트랜지스터의 동작 특성이 열화되는 문제가 발생한다.
본 발명은 문턱 전압 조절을 위한 삽입층을 포함하는 트랜지스터를 제공함에 있다.
본 발명의 일 실시예는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층과 이격된 게이트전극; 상기 채널층과 상기 게이트전극 사이에 구비된 게이트절연층; 및 상기 채널층과 상기 게이트절연층 사이에 구비된 것으로, 상기 채널층과 일함수가 다른 삽입층;을 포함하는 트랜지스터를 제공한다.
상기 채널층은 n형일 수 있다.
상기 n형 채널층은 산화물 반도체층일 수 있다.
상기 n형 채널층은 ZnO 계열의 물질층을 포함할 수 있다.
상기 채널층이 n형일 때, 상기 삽입층은 p형 또는 n형 반도체층일 수 있다.
상기 채널층이 n형일 때, 상기 삽입층의 일함수는 상기 채널층의 일함수보다 클 수 있다. 이 경우, 상기 삽입층의 에너지 밴드갭(energy band gap)은 상기 채널층의 에너지 밴드갭보다 클 수 있다.
상기 채널층은 p형일 수 있다.
상기 채널층이 p형일 때, 상기 삽입층은 n형 또는 p형 반도체층일 수 있다.
상기 채널층이 p형일 때, 상기 삽입층의 일함수는 상기 채널층의 일함수보다 작을 수 있다. 이 경우, 상기 삽입층의 에너지 밴드갭(energy band gap)은 상기 채 널층의 에너지 밴드갭보다 작을 수 있다.
상기 게이트전극은 상기 채널층 위에 구비될 수 있다.
상기 게이트전극은 상기 채널층 아래에 구비될 수 있다.
상기 트랜지스터는 박막 트랜지스터일 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 트랜지스터(이하, 본 발명의 제1 트랜지스터)를 보여준다. 본 발명의 제1 트랜지스터는 게이트전극(G1)이 채널층(C1) 아래에 형성되는 바텀(Bottom) 게이트 구조를 갖는 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트전극(G1)이 형성되어 있다. 기판(SUB1)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나일 수 있고, 투명 또는 불투명할 수 있다. 기판(SUB1) 상에 게이트전극(G1)을 덮는 게이트절연층(GI1)이 형성되어 있다. 게이트절연층(GI1)은 실리콘 산화물층 또는 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층일 수도 있다. 게이트전극(G1) 위쪽의 게이트절연층(GI1) 상에 삽입층(I1)과 채널층(C1)이 차례로 형성되어 있다. 삽입층(I1)과 채널층(C1)은 위에서 보았을 때 동일한 모양을 가질 수 있다. 삽입층(I1)과 채널층(C1)의 X축 방향 폭은 게이트전극(G1)의 X축 방향 폭보다 클 수 있다. 채널 층(C1)은 n형 또는 p형 반도체층일 수 있다. 예컨대, 채널층(C1)은 ZnO 계열의 물질을 포함하는 n형 반도체층일 수 있고, 이 경우, In 및 Ga과 같은 3족 원소, Sn과 같은 4족 원소 또는 그 밖의 다른 원소를 더 포함할 수 있다. 채널층(C1)이 p형 반도체층인 경우, 채널층(C1)은 Cu 산화물층, Ni 산화물층 또는 Ti 도핑된 Ni 산화물층이거나, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층이거나, Ag가 도핑된 ZnO 계열 산화물층일 수 있다. 삽입층(I1)은 채널층(C1)과 일함수가 다른 층으로서, n형 반도체층 또는 p형 반도체층일 수 있다. 채널층(C1)이 n형 반도체층인 경우, 삽입층(I1)의 일함수는 채널층(C1)의 일함수보다 큰 것이 바람직하고, 채널층(C1)이 p형 반도체층인 경우, 삽입층(I1)의 일함수는 채널층(C1)의 일함수보다 작은 것이 바람직하다. 또한, 삽입층(I1)의 일함수가 채널층(C1)의 일함수보다 클 때, 삽입층(I1)의 에너지 밴드갭(energy band gap)은 채널층(C1)의 에너지 밴드갭보다 큰 것이 바람직하고, 삽입층(I1)의 일함수가 채널층(C1)의 일함수보다 작을 때, 삽입층(I1)의 에너지 밴드갭은 채널층(C1)의 에너지 밴드갭보다 작은 것이 바람직하다. p형 반도체층인 삽입층(I1)의 예로는 Cu 산화물층, Ni 산화물층, Ti 도핑된 Ni 산화물층, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층 및 Ag가 도핑된 ZnO 계열 산화물층 등을 들 수 있다. n형 반도체층인 삽입층(I1)의 예로는 Ga 산화물층을 들 수 있다. 비산화물 반도체층도 삽입층(I1)으로 사용할 수 있다. 채널층(C1)과 접합된 삽입층(I1)은 채널층(C1)과 다른 일함수를 갖기 때문에, 채널층(C1)의 문턱 전압을 조절하는 역할을 할 수 있다. 삽입층(I1)의 기능에 대해서는 추후에 보다 자세히 설명한다.
게이트절연층(GI1) 상에 소오스전극(S1) 및 드레인전극(D1)이 채널층(C1)의 양단에 각각 접촉되도록 형성되어 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층일 수 있다. 소오스전극(S1) 및 및 드레인전극(D1)은 게이트전극(G1)과 동일한 금속층일 수 있으나, 다른 금속층일 수도 있다. 게이트절연층(GI1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(P1)이 형성되어 있다. 보호층(P1)은 실리콘 산화물층 또는 실리콘 질화물층일 수 있다.
한편, 게이트전극(G1), 게이트절연층(GI1), 삽입층(I1), 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)의 두께는 각각 50∼300nm, 50∼300nm, 1∼100nm, 30∼200nm, 10∼200nm 및 10∼200nm 정도일 수 있다.
도 2는 본 발명의 제2 실시예에 따른 트랜지스터(이하, 본 발명의 제2 트랜지스터)를 보여준다. 본 발명의 제2 박막 트랜지스터는 게이트전극(G2)이 채널층(C2) 위에 형성되는 탑(Top) 게이트 구조의 박막 트랜지스터이다.
도 2를 참조하면, 기판(SUB2) 상에 채널층(C2) 및 삽입층(I2)이 차례로 형성되어 있다. 기판(SUB2) 상에 삽입층(I2)의 양단에 각각 접촉되도록 소오스전극(S2) 및 드레인전극(D2)이 형성되어 있다. 소오스전극(S2) 및 드레인전극(D2)은 채널층(C2)의 양단과도 접촉되어 있다. 기판(SUB2) 상에 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 형성되어 있다. 게이트절연층(GI2) 상에 게이트전극(G2)이 형성되어 있다. 게이트전극(G2)은 채널층(C2) 위에 위치한다. 게이트절연층(GI2) 상에 게이트전극(G2)을 덮는 보호층(P2)이 형성되어 있다.
도 2의 기판(SUB2), 채널층(C2), 삽입층(I2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2), 게이트전극(G2) 및 보호층(P2) 각각의 재질 및 두께는 도 1의 기판(SUB1), 채널층(C1), 삽입층(I1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1), 게이트전극(G1) 및 보호층(P1) 각각의 그것들과 동일할 수 있다.
이하에서는, 도 3 내지 도 6을 참조하여 본 발명의 실시예에 따른 트랜지스터에서 삽입층에 의해 문턱 전압이 조절되는 원리에 대해 보다 상세하게 설명한다.
도 3 내지 도 6은 서로 다른 조합으로 형성된 채널층과 삽입층의 에너지 밴드 다이어그램을 보여준다. 도 3 내지 도 6의 채널층은 도 1 및 도 2의 채널층(C1, C2)에 대응될 수 있고, 도 3 내지 도 6의 삽입층은 도 1 및 도 2의 삽입층(I1, I2)에 대응될 수 있다. 도 3은 채널층과 삽입층이 모두 n형 반도체층인 경우이고, 도 4는 채널층은 n형 반도체층이고 삽입층은 p형 반도체층인 경우이다. 도 5는 채널층과 삽입층이 모두 p형 반도체층인 경우이고, 도 6은 채널층은 p형 반도체층이고 삽입층은 n형 반도체층인 경우이다. 도 3 내지 도 6에서 참조부호 EVAC, EC, EF 및 EV는 각각 진공 에너지레벨, 전도대(conduction band)의 최하위 에너지레벨, 페르미 에너지레벨 및 가전대(valence band)의 최상위 에너지레벨을 나타낸다. 그리고 참조부호 W1∼W4는 삽입층의 일함수를 나타내고, W1'∼W4'는 채널층의 일함수를 나타낸다.
도 3 및 도 4를 참조하면, 삽입층의 일함수(W1, W2)가 채널층의 일함수(W1', W2')보다 크기 때문에, 삽입층과 접촉한 채널층의 표면부에 공핍(depletion) 영역 이 발생하고, 제1 영역(A1, A1')에 도시된 바와 같이, 채널층의 EC 가 위쪽으로 휘어진다. 따라서 채널층의 문턱 전압은 삽입층이 없는 경우보다 (+) 쪽으로 이동한다. 삽입층의 일함수(W1, W2)와 채널층의 일함수(W1', W2')의 차이에 따라, 문턱 전압이 (+) 쪽으로 이동하는 정도가 달라질 수 있다. 삽입층의 일함수(W1, W2)는 삽입층의 형성시 그의 캐리어 농도를 조절함으로써, 용이하게 조절될 수 있다.
도 5 및 도 6을 참조하면, 삽입층의 일함수(W3, W4)가 채널층의 일함수(W3', W4')보다 작기 때문에, 제2 영역(A2, A2')에 도시된 바와 같이, 채널층과 삽입층의 접합 영역에서 채널층의 Ev 가 아래쪽으로 휘어진다. 따라서 채널층의 문턱 전압은 삽입층이 없는 경우보다 (-) 쪽으로 이동한다. 삽입층의 일함수(W1, W2)와 채널층의 일함수(W1', W2')의 차이에 따라, 문턱 전압이 (-) 쪽으로 이동하는 정도가 달라질 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 채널층의 캐리어 농도를 변화시키지 않으면서 삽입층을 이용해서 채널층의 문턱 전압을 조절할 수 있다. 즉, 채널층의 이동도를 높게 유지하여 트랜지스터의 동작 특성을 확보한 상태에서, 채널층의 문턱 전압 조절이 가능하다.
도 7a 내지 도 7d는 본 발명의 제1 실시예에 따른 트랜지스터의 제조방법(이하, 본 발명의 제1 방법)을 보여준다. 본 발명의 제1 방법은 바텀(bottom) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 1과 도 7a 내지 도 7d에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 7a를 참조하면, 기판(SUB1) 상에 게이트전극(G1)을 형성하고, 기판(SUB1) 상에 게이트전극(G1)을 덮는 게이트절연층(GI1)을 형성한다. 게이트절연층(GI2)은 실리콘 산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질로 형성할 수도 있다.
도 7b를 참조하면, 게이트절연층(GI1) 상에 삽입층(I1)과 채널층(C1)의 제1 적층 구조물(SS1)을 형성한다. 이때, 제1 적층 구조물(SS1)은 게이트전극(G1) 위에 위치하고, 삽입층(I1)은 게이트절연층(GI1)과 채널층(C1) 사이에 개재(interposed)되어 있다. 삽입층(I1)과 채널층(C1)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD) 방법으로 증착될 수 있고, 동일한 마스크층을 이용해서 패터닝된 층들일 수 있다.
도 7c를 참조하면, 게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉하고 채널층(C1)의 상부면 일부를 노출시키는 소오스전극(S1) 및 드레인전극(D1)을 형성한다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층으로 형성할 수 있다.
도 7d를 참조하면, 기판(SUB1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(P1)을 형성한다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 될 수 있다.
도 8a 내지 도 8d는 본 발명의 제2 실시예에 따른 트랜지스터의 제조방법(이하, 본 발명의 제2 방법)을 보여준다. 본 발명의 제2 방법은 탑(top) 게이트 구조 의 박막 트랜지스터의 제조방법이다. 도 2와 도 8a 내지 도 8d에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 8a를 참조하면, 기판(SUB2) 상에 채널층(C2)과 삽입층(I2)의 제2 적층 구조물(SS2)을 형성한다. 삽입층(I2)이 채널층(C2) 위에 구비된다. 제2 적층 구조물(SS2)의 형성방법은 도 7b의 제1 적층 구조물(SS1) 형성방법과 유사할 수 있다.
도 8b를 참조하면, 기판(SUB2) 상에 제2 적층 구조물(SS2)의 양단에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)을 형성한다.
도 8c를 참조하면, 기판(SUB1) 상에 삽입층(I2)의 상기 노출된 부분과 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)을 형성한다. 계속해서, 게이트절연층(GI2) 상에 게이트전극(G2)을 형성한다. 게이트전극(G2)은 채널층(C2) 및 삽입층(I2) 위에 위치하도록 형성한다. 게이트전극(G2)은 소오스전극(S2) 및 드레인전극(D2)과 동일한 금속 또는 다른 금속으로 형성할 수 있다.
도 8d를 참조하면, 게이트절연층(GI2) 상에 게이트전극(G2)을 덮도록 보호층(P2)을 형성한다. 보호층(P2)은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 사상(idea)은 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에도 적용될 수 있음을 알 수 있을 것이다. 또한 도 1 및 도 2의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이고, 본 발명의 실시예에 따른 트랜지스터는 액정표시장치나 유기발광표시장치 분야뿐만 아니라 메모리 소자 및 논리 소자 분야 등에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 트랜지스터에서 채널층과 삽입층의 에너지 밴드 다이어그램을 보여준다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
A1, A1' : 제1 영역 A2, A2' : 제2 영역
C1, C2 : 채널층 D1, D2 : 드레인전극
G1, G2 : 게이트전극 GI1, GI2 : 게이트절연층
I1, I2 : 삽입층 P1, P2 : 보호층
S1, S2 : 소오스전극 SS1, SS2 : 적층 구조물
SUB1, SUB2 : 기판 W1∼W4 : 삽입층의 일함수
W1'∼W4' : 채널층의 일함수

Claims (14)

  1. 채널층;
    상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;
    상기 채널층과 이격된 게이트전극;
    상기 채널층과 상기 게이트전극 사이에 구비된 게이트절연층; 및
    상기 채널층과 상기 게이트절연층 사이에 구비된 것으로, 상기 채널층과 일함수가 다른 삽입층;을 포함하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 채널층은 n형인 트랜지스터.
  3. 제 2 항에 있어서, 상기 채널층은 산화물 반도체층인 트랜지스터.
  4. 제 3 항에 있어서, 상기 채널층은 ZnO 계열의 물질층을 포함하는 트랜지스터.
  5. 제 2 항에 있어서, 상기 삽입층은 p형 또는 n형 반도체층인 트랜지스터.
  6. 제 2 항 또는 제 5 항에 있어서, 상기 삽입층의 일함수는 상기 채널층의 일함수보다 큰 트랜지스터.
  7. 제 6 항에 있어서, 상기 삽입층의 에너지 밴드갭(energy band gap)은 상기 채널층의 에너지 밴드갭보다 큰 트랜지스터.
  8. 제 1 항에 있어서, 상기 채널층은 p형인 트랜지스터.
  9. 제 8 항에 있어서, 상기 삽입층은 n형 또는 p형 반도체층인 트랜지스터.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 삽입층의 일함수는 상기 채널층의 일함수보다 작은 트랜지스터.
  11. 제 10 항에 있어서, 상기 삽입층의 에너지 밴드갭(energy band gap)은 상기 채널층의 에너지 밴드갭보다 작은 트랜지스터.
  12. 제 1 항에 있어서, 상기 게이트전극은 상기 채널층 위에 구비되는 트랜지스터.
  13. 제 1 항에 있어서, 상기 게이트전극은 상기 채널층 아래에 구비되는 트랜지스터.
  14. 제 1 항에 있어서, 상기 트랜지스터는 박막 트랜지스터인 트랜지스터.
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