[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4104701B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4104701B2
JP4104701B2 JP18585497A JP18585497A JP4104701B2 JP 4104701 B2 JP4104701 B2 JP 4104701B2 JP 18585497 A JP18585497 A JP 18585497A JP 18585497 A JP18585497 A JP 18585497A JP 4104701 B2 JP4104701 B2 JP 4104701B2
Authority
JP
Japan
Prior art keywords
region
pinning
drain
channel
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP18585497A
Other languages
English (en)
Other versions
JPH1117169A (ja
Inventor
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP18585497A priority Critical patent/JP4104701B2/ja
Priority to US09/103,473 priority patent/US6232642B1/en
Publication of JPH1117169A publication Critical patent/JPH1117169A/ja
Application granted granted Critical
Publication of JP4104701B2 publication Critical patent/JP4104701B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、単結晶シリコン基板を利用して形成された半導体装置、特に絶縁ゲイト型電界効果トランジスタ（ＭＯＳＦＥＴまたはＩＧＦＥＴと呼ばれる）の構成に関する。
【０００２】
特に、チャネル長およびチャネル幅が１μｍ以下（代表的には30〜500 nm）の微細素子を作製する場合において効果を発揮する技術である。
【０００３】
また、本願発明はＭＯＳＦＥＴを集積化して構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半導体集積化回路に応用することが可能である。
【０００４】
【従来の技術】
近年、ＶＬＳＩなどの集積化回路は益々微細化の一途を辿る傾向にあり、ＭＯＳＦＥＴのチャネル長（Ｌ）も0.2 μｍ以下、さらには 0.1μｍ以下といったディープサブミクロン領域の加工寸法が要求される様になってきている。
【０００５】
また、同様にゲイト幅（Ｗ）も0.2 μｍ以下の加工寸法が求められ、Ｌ：Ｗ＝１：１というデバイスサイズが提唱されてきている。
【０００６】
しかしながら、半導体装置の微細化を妨げる要因として短チャネル効果という現象が知られている。短チャネル効果とは、チャネル長が短くなるにつれて引き起こされるソース／ドレイン間耐圧の低下、しきい値電圧の低下などの諸問題である。なお、短チャネル効果に関しては「サブミクロンデバイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，1987」で詳しく説明されている。
【０００７】
同参考書によれば、耐圧低下の原因の一つとしてパンチスルー現象が最もよく知られている。この現象は、チャネル長が短くなることでドレイン側空乏層の電位的な影響がソース側に及び、ソース側の拡散電位が下げられる（ドレイン誘起障壁低下現象）ことでゲイト電圧によるキャリアの制御が困難な状況になる現象である。
【０００８】
この様子を簡略化して図３に示す。図３において３０１は単結晶シリコン基板、３０２はソース領域、３０３はチャネル形成領域、３０４はドレイン領域、３０５はフィールド酸化膜（素子分離絶縁膜）、３０６はゲイト絶縁膜、３０７はゲイト電極である。また、３０８示される点線は動作時に形成される空乏層を表している。
【０００９】
通常ならば、ゲイト電極３０７の直下に形成されるチャネルの下には均一な深さの空乏層が形成される。ところが、チャネル長（Ｌ）が極端に短くなると図３の矢印に示す様にドレイン側から伸びてきた空乏層（ドレイン側空乏層と呼ぶ）とソース側の空乏層が接する様になる。
【００１０】
その結果、ドレイン電圧によってソース近傍の電位障壁が引き下げられ、ゲイト電圧に電圧を印加しない状態でも勝手に電流が流れてしまう様になる。これがパンチスルーであり、ソース／ドレイン間耐圧の低下の原因となる。
【００１１】
また、ソース／ドレイン間耐圧の低下の原因として注入キャリアの衝突電離という現象もある。以下にＮチャネル型のＭＯＳＦＥＴを例に説明する。
【００１２】
強い電界に引っ張られてドレイン近傍で高エネルギー状態となった電子（多数キャリア）はシリコン格子と衝突して多量の電子−正孔対を発生する。この時発生した正孔（少数キャリア）はドレイン電界によって押し戻されてチャネル下の空乏層または基板を介してソース端子または基板端子へと流れ込む。この正孔がキャリア注入誘起型の降伏現象を引き起こすのである。
【００１３】
メカニズムとしては二つあるが、一つは基板端子に流れ込む正孔電流によってソース−基板−ドレインがそれぞれエミッタ−ベース−コレクタとなって寄生バイポーラトランジスタを導通させることによる。
【００１４】
また、もう一つは空乏層またはソース近傍の基板に流入した正孔によってソース側の拡散電位が下げられ、電位障壁が低下することによる。
【００１５】
以上の様な短チャネル効果に対して様々な対策がなされているが、最も一般的に行なわれている対策はチャネルドープである。チャネルドープとは、チャネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）といった不純物元素を微量に添加し、短チャネル効果を抑制する技術である（特開平4-206971号公報、特開平4-286339号公報等）。
【００１６】
しかしながら、チャネルドープ技術はＭＯＳＦＥＴの電界効果移動度（以下、モビリティと呼ぶ）に重大な制約を与えるという欠点を持っている。即ち、意図的に添加された不純物元素によってキャリアの移動が阻害され、モビリティが低下してしまうのである。
【００１７】
例えば、従来の標準的なＭＯＳＦＥＴのモビリティが、Ｎチャネル型ＭＯＳＦＥＴで300cm2/Vs 、Ｐチャネル型ＭＯＳＦＥＴで70cm2/Vsしか得られないという報告もある（Symposium on Technology Digest of Technical Papers，D.T.Grider et.al. ，pp.47 ，1997参照）。
【００１８】
【発明が解決しようとする課題】
本願発明は上記問題点を鑑みて成されたものであり、高い信頼性と高い電界効果移動度とを同時に実現しうる全く新しい構造の半導体装置を提供することを課題とする。
【００１９】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
単結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられ、
当該不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されることを特徴とする。
【００２０】
また、他の発明の構成は、
単結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられ、
前記不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されると共に、当該不純物領域によって前記ドレイン領域近傍における衝突電離で発生した少数キャリアが前記チャネル形成領域の外部へと引き出されることを特徴とする。
【００２１】
また、他の発明の構成は、
単結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられ、
当該不純物領域は前記ソース領域および／または前記ドレイン領域の内部にも到達していることを特徴とする。
【００２２】
本願発明の主旨は、チャネル形成領域の端部（フィールド酸化膜と接する側の端部を指し、ソース／ドレイン領域と接する端部とは区別する）に対して意図的に不純物領域を形成し、その不純物領域によってドレイン側からソース側に広がる空乏層を抑止するものである。
【００２３】
なお、本発明者らは空乏層を抑止する効果があたかも空乏層をピン止めする様に捉えられることから、「抑止」という意味で「ピニング」という言葉を定義している。そして、本明細書で開示する発明を利用したＦＥＴをピニングＦＥＴと呼び、従来のＭＯＳＦＥＴと明確に区別している。
【００２４】
また、他の発明の構成は、
単結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、中央部および前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられ、
前記端部のみに設けられた不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止され、
前記中央部のみに設けられた不純物領域によってしきい値電圧の制御が行われることを特徴とする。
【００２５】
また、他の発明の構成は、
単結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記ソース領域、ドレイン領域およびチャネル形成領域を囲むフィールド酸化膜と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を構成の少なくとも一部に含む半導体装置であって、
前記チャネル形成領域の内、中央部および前記フィールド酸化膜と接する端部のみに対して当該チャネル形成領域のエネルギーバンドをシフトさせてなる不純物領域が意図的、且つ、局部的に設けられ、
前記端部のみに設けられた不純物領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されると共に、当該不純物領域によって前記ドレイン領域近傍における衝突電離で発生した少数キャリアが前記チャネル形成領域の外部へと引き出され、
前記中央部のみに設けられた不純物領域によってしきい値電圧の制御が行われることを特徴とする。
【００２６】
以上の構成によって、本願発明の課題である高いモビリティと高い信頼性とを同時に得られる半導体装置が実現される。本願発明のピニングＦＥＴに関する詳細は以下に示す実施例でもって説明する。
【００２７】
【実施例】
〔実施例１〕
まず、本願発明によるＮチャネル型ピニングＦＥＴの活性領域（ソース領域、チャネル形成領域およびドレイン領域をまとめてこう呼ぶことにする）の構成について図１を用いて説明する。なお、図１（Ａ）は上面図、図１（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
【００２８】
図１（Ａ）において、１０１はソース領域、１０２はチャネル形成領域、１０３はドレイン領域である。そして、これらの領域を囲む様にしてフィールド酸化膜１０４が形成され、他の素子との分離が施されている。
【００２９】
なお、ここでは符号を付けないが活性領域の上にはゲイト絶縁膜が形成されている。また、実際にはその上にゲイト電極、層間絶縁膜等が積層されていくのだが、図面を簡略化するため、ここでの記載は省略する。
【００３０】
そして、１０５、１０６で示される領域が本願発明の半導体装置において最大の特徴となる空乏層をピニングするための領域（以下、ピニング領域と呼ぶ）である。このピニング領域１０５、１０６はチャネル形成領域のエネルギーバンドをシフトさせる不純物元素を添加することによって形成できる。従って、エネルギーバンドをシフトさせてなる領域と呼ぶこともできる。
【００３１】
ここでエネルギーバンドをシフトさせる不純物元素について図９に示す様な概念図で説明する。エネルギーバンドをシフトさせるとは、図９において点線で示されるエネルギー状態であったチャネル形成領域を、実線で示されるエネルギー状態に変化させることを意味する。
【００３２】
図９はチャネル形成領域に対してソース／ドレイン領域とは逆の導電型を呈する不純物元素を添加した場合である。この場合、添加領域のエネルギーギャップ（Ｅｇ）には変化がなく、全体的にエネルギー状態が上側へシフトする（見かけ上フェルミレベルＥｆが下側に下がる）。
【００３３】
従って、不純物を添加しない（アンドープの）チャネル形成領域と不純物領域との間にはΔＥに相当するエネルギー差が生まれる。このエネルギー的（電位的）な障壁の高さは不純物元素の添加濃度によって変化する。
【００３４】
この様に、本願発明ではピニング領域の形成にあたって、チャネル形成領域のエネルギーバンドをシフトさせて障壁を作りだしうる不純物元素を利用する。
【００３５】
本実施例の場合、ソース／ドレイン領域はＮ型導電性を有しているので、ピニング領域１０５、１０６には逆導電型を呈する不純物元素を添加する。即ち、１３族から選ばれた元素、代表的にはＢ（ボロン）またはＩｎ（インジウム）を添加することによりＰ型不純物領域とする。
【００３６】
また、ピニング領域１０５、１０６の形成深さは、チャネル下に形成される最大空乏層幅よりも深く、望ましくはドレイン領域１０３の接合深さよりも十分に深くする。
【００３７】
なお、ピニング領域１０５、１０６に添加する不純物の濃度は、基本的にはピニング領域１０５、１０６がチャネル形成領域に対して十分に高い電位障壁となる様に調節する。典型的には 1×1018〜 1×1020atoms/cm3 とすれば良い。
【００３８】
図１（Ａ）において、ピニング領域１０５、１０６はその端でソース領域１０１およびドレイン領域１０３にまで到達する（重畳する）様にして形成されている。後述するが、ソース領域１０１の内部にまで到達する様に形成することは本願発明の重要な構成の一つである。ただし、ドレイン領域１０３とは特に重畳しなくてもピニング効果を得ることはできる。
【００３９】
なお、図１（Ａ）においてソース領域１０１とドレイン領域１０３の間の距離をチャネル長（Ｌ）と定義する。本願発明はこの長さが２μｍ以下、典型的には30〜500 nm（さらに好ましくは50〜200 nm）である場合に有効である。また、このチャネル長に沿った方向をチャネル長方向と呼ぶことにする。
【００４０】
また、ピニング領域１０５と１０６の間の距離をチャネル幅（Ｗ）と定義する（厳密には実効チャネル幅）。本願発明はこの幅が30〜500 nm（典型的には50〜200 nm）である場合に有効である。また、このチャネル幅に沿った方向をチャネル幅方向と呼ぶことにする。
【００４１】
本願発明ではオン電流（ＴＦＴがオン状態にある時に流れる電流）の確保とピニング領域の形成の困難性を考慮してチャネル幅の下限を30nmと考える。また、チャネル幅が500nm を超えるとピニング効果を得ることが困難となる。
【００４２】
なお、チャネル幅に対してチャネル形成領域の深さが十分に深い場合、ピニング効果が小さくなる様にも感じるが、実際にトランジスタ動作に寄与する多数キャリアはチャネル形成領域の極表面近傍のみを移動するため、チャネル幅が500 nm以下であっても十分なピニング効果を得ることが可能である。
【００４３】
この様に、本願発明の半導体装置は特にチャネル長およびチャネル幅が極めて小さい半導体装置に適用することを念頭に置いているので、チャネル形成領域１０２も極めて小さなサイズになる。
【００４４】
そのため、ピニング領域１０５、１０６の形成も極めて微細なイオン注入技術が必要となる。即ち、エキシマレーザー、電子ビームまたは集束イオンビームを用いた微細露光技術によって10〜300 nm（好ましくは50〜100 nm）幅程度のピニング領域を形成しなければならない。
【００４５】
次に、図１（Ａ）に示した上面図をＡ−Ａ’で切断した断面図を図１（Ｂ）に示す。なお、図１（Ｂ）において、図１（Ａ）で説明した部分については同一の符号を用いて説明することにする。
【００４６】
図１（Ｂ）において、１０７は単結晶シリコン基板であり、本実施例では高抵抗のＰ型シリコン基板を用いている。なお、単結晶シリコン基板１０７としては、通常のＣＺ法、ＦＺ法またはその他の作製方法で形成された全ての単結晶シリコン基板を用いることができる。ただし、キャリアの移動度を高めるためには、ドーパント量（不純物元素の添加濃度）の少ない高抵抗シリコン基板を用いることが好ましい。
【００４７】
そして、フィールド酸化膜１０４に重なる様にしてピニング領域１０５、１０６が形成されている。また、チャネル形成領域１０２の上にはゲイト絶縁膜１０８が熱酸化法により形成されている。
【００４８】
次に、図１（Ａ）をＢ−Ｂ’で切断した断面図を図１（Ｃ）に示す。図１（Ｃ）に示す様に、ソース領域１０１およびドレイン領域１０３はＰ（リン）またはＡｓ（砒素）イオンの注入によりウェル構造で形成される。
【００４９】
また、Ｂ−Ｂ’での切断面では見えないがピニング領域１０５（または１０６）の位置関係を点線で示す。図１（Ｃ）に示す様に、ピニング領域１０５、１０６はソース領域１０１からドレイン領域１０３にかけて形成される。
【００５０】
本願発明のＮチャネル型ピニングＦＥＴは、以上に示した様な構造の半導体装置である。次に、ピニング領域１０５、１０６の果たす役割と、それによって得られる効果について説明する。
【００５１】
まず、第１の効果について説明する。本願発明の最も大きな目的は、ドレイン側からソース側に向かって広がる空乏層を抑止（ピニング）し、ドレイン電圧によるソース側の電位障壁の低下を防止することにある。そして、空乏層の広がりを抑止することでしきい値電圧の低下やパンチスルーによる耐圧の低下を十分に防ぐことが可能となる。
【００５２】
図１において、チャネル形成領域１０２に人為的、且つ、局部的に形成されたピニング領域１０５と１０６は、ドレイン側から広がる空乏層に対してストッパーとして働き、空乏層の広がりを効果的に抑止する。
【００５３】
従って、空乏層の広がりによってソース側の拡散電位が引き下げられることもなくなり、パンチスルー現象が防止される。また、空乏層の広がりによる空乏層電荷の増加が抑制されるので、しきい値電圧の低下も避けられる。
【００５４】
以上の様に、ピニング領域１０５、１０６を形成することで、微細化に際して非常に重大な問題であった短チャネル効果を抑止または防止することが可能となる。この効果は本願発明の半導体装置の最も重要な効果である。
【００５５】
なお、上述の効果を得るためにはピニング領域１０５、１０６を少なくともチャネル形成領域１０２とドレイン領域１０３との接合部付近に設けておけば良い。ただし、後述する第４の効果（ピニング領域による少数キャリアの引き出し効果）を得るためには図１（Ａ）に示す様な配置が最も好ましい。
【００５６】
次に第２の効果について説明する。一般的なＭＯＳＦＥＴではｎ+ 型ポリシリコンでゲイト電極を形成するが、Ｎチャネル型ＭＯＳＦＥＴではチャネル形成領域（Ｐ型シリコン基板）との仕事関数差が大きいためしきい値電圧が小さくなる（ノーマリオン動作となる）。そのため、従来例で示したチャネルドープは短チャネル効果を防止するだけでなく、しきい値電圧の制御をも兼ねている。
【００５７】
しかしながら、本願発明のＮチャネル型ピニングＦＥＴの場合、ピニング領域１０５、１０６によって実効的なチャネル幅を非常に狭くすることでしきい値電圧を増加させて適切なしきい値電圧を得ることができる。
【００５８】
ここで図１に示した構造の半導体装置が動作した際に、チャネル形成領域１０２とピニング領域１０５、１０６とがエネルギー的（電位的）にどの様な状態となっているかを図４を用いて説明する。
【００５９】
図１に示す構造を有する半導体装置が動作した場合、チャネル形成領域１０２に反転層が形成されると、チャネル形成領域１０２の近傍は図４に示す様な深い谷の様な形状のエネルギー状態となる。
【００６０】
この時、図４において、４０１、４０２で示される領域がピニング領域１０５、１０６に相当し、４０３で示される領域が実効的なチャネル形成領域１０２に相当する。なお、谷の底部となる領域４０３は反転層が形成されることで電子にとってエネルギー的に低い状態となる。そのため、ソース領域から流入したキャリアは優先的に領域４０３を移動することになる。
【００６１】
この様に、ピニング領域１０５、１０６はエネルギー的に高い障壁を形成するため、その部分はしきい値電圧が増加する。その結果、全体として観測されるしきい値電圧も増加するのである。
【００６２】
この様な狭チャネル化によるしきい値電圧の増加は、狭チャネル効果として一般的に知られている。本願発明の特徴であるピニング領域は、意図的に狭チャネル効果を発生させ、ピニング領域の濃度やその形状で狭チャネル効果の強弱を制御することが可能である。
【００６３】
従って、ピニング領域の形状やサイズの設計を最適化することでチャネル幅（Ｗ）の調節を行い、短チャネル効果と狭チャネル効果のバランスでしきい値電圧の制御を行うことも可能である。
【００６４】
なお、チャネル形成領域を構成する単結晶シリコン層の導電型とゲイト電極の材質との組み合わせによって仕事関数差をできるだけ小さくする（しきい値電圧は増加する）ことは有効である。その様にすることで、しきい値電圧の制御をさらに正確且つ容易に行うことが可能である。
【００６５】
次に、第３の効果について説明する。本実施例に示したＮチャネル型ピニングＦＥＴでは、チャネル形成領域１０２が真性または実質的に真性な領域で構成され、その領域を多数キャリア（電子）が移動するという利点がある。
【００６６】
ここで真性な領域とはＮ型やＰ型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を呼ぶ。例えば、高度な精製技術でＩ型シリコン基板（真性シリコン基板）を作製し、それを用いた場合に真性なチャネル形成領域を得られる。
【００６７】
また、実質的に真性な領域とは、逆導電型不純物の添加により意図的に導電型を相殺させた領域、またはしきい値電圧の制御が可能な範囲において一導電型を有する領域を指す。
【００６８】
例えば、ドーパント濃度（リン、砒素、ボロン、インジウム、アンチモン等）が 5×1017atoms/cm3 以下であり、含有する炭素、窒素、酸素の濃度が 2×1018atoms/cm3 以下である様なシリコン基板は実質的に真性であるといって差し支えない。そういった意味で、一般的に半導体回路に用いられる単結晶シリコン基板はプロセス過程で意図的に不純物を添加しない限り全て実質的に真性である。
【００６９】
キャリアの移動する領域が真性または実質的に真性である場合、不純物散乱による移動度の低下は極めて小さくなる。これはチャネルドープを用いずに短チャネル効果を抑制または防止するという本願発明の大きな長所である。
【００７０】
なぜならば、従来のＩＣではチャネルドープによってチャネル形成領域全面に不純物が添加される。そのため、不純物散乱が激しく、単結晶を用いながらもモビリティ（電界効果移動度）が小さいことが問題となる。
【００７１】
ところが、本願発明のピニングＦＥＴはチャネル形成領域に対して局部的にピニング領域を設け、それによって短チャネル効果の防止としきい値電圧の制御とを実現する。そのため、キャリアが移動する領域は極めて不純物の少ない真性または実質的に真性な領域となり、高いモビリティを得ることが可能となる。
【００７２】
次に、第４の効果について説明する。本願発明のピニング領域は短チャネル効果の防止、しきい値電圧の制御といった機能を有することを既に述べたが、その他に衝突電離によるソース／ドレイン間耐圧の低下を防止する上で非常に重要な役割を果たしている。
【００７３】
従来例で説明した様に、衝突電離によって生成した少数キャリア（本実施例の場合は正孔）は寄生バイポーラトランジスタを導通させたり、ソース近傍に蓄積してソース側の拡散電位を下げたりするなど、キャリア注入誘起型の降伏現象の原因となる。
【００７４】
しかしながら、図１に示した様な構造のＮチャネル型ピニングＦＥＴの場合、衝突電離によって発生した正孔はピニング領域１０５、１０６を流れ、そのままソース領域１０１に到達する。そこで、ピニング領域１０５、１０６に外部端子を接続して正孔を引き出せば正孔の蓄積を防ぐことができる。
【００７５】
この様に、本願発明のピニング領域は衝突電離によって発生した少数キャリア（正孔）を多数キャリア（電子）とは逆の方向に流し、そのまま外部へ引き出すためのパスとしても機能する。
【００７６】
なお、本実施例の場合、ピニング領域１０５、１０６はＰ型の導電性を有するため、正孔は移動できるが電子が移動することはない。即ち、多数キャリアである電子はチャネル形成領域１０２を流れる。
【００７７】
この第４の効果によって衝突電離によるキャリア注入誘起型の降伏現象を防ぐことが可能であるため、第１の効果（パンチスルーによる耐圧の低下防止）との相乗効果で、非常に高い耐圧を有する信頼性の高い半導体装置を実現できる。
【００７８】
以上の様に、本実施例に示したＮチャネル型ピニングＦＥＴは、非常に高い信頼性と高い電界効果移動度とを同時に実現できる。
【００７９】
なお、本願発明の特徴であるピニング領域は絶縁ゲイト型の電界効果トランジスタのチャネル形成領域に対して形成するものであり、基本的にトランジスタ構造に限定される技術ではない。
【００８０】
従って、本願発明は本実施例に示した構造に限定されるものではなく、あらゆる構造の絶縁ゲイト型電界効果トランジスタに対して適用することができる。
【００８１】
〔実施例２〕
本実施例では、本願発明によるＰチャネル型ピニングＦＥＴの活性領域の構成について図２を用いて説明する。実施例１で用いた図１と同様に、図２（Ａ）は上面図、図２（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図２（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
【００８２】
なお、基本的な構造はＮチャネル型ピニングＦＥＴもＰチャネル型ピニングＦＥＴも同様であるので、相違点のみ詳細に説明を行い、実施例１で十分に説明した内容に関しては省略する。
【００８３】
図２（Ａ）において、２０１はソース領域、２０２はチャネル形成領域、２０３はドレイン領域、２０４はフィールド酸化膜である。そして、２０５、２０６で示される領域がピニング領域であるが、本実施例の場合、ピニング領域２０５、２０６はＮ型導電性を呈する不純物元素を添加する。即ち、１５族から選ばれた元素、代表的にはリンまたは砒素の添加により形成する。場合によってはＳｂ（アンチモン）を利用しても良い。
【００８４】
この場合、ピニング領域２０５、２０６に添加する不純物の濃度は、実施例１と同様に調節を行えばよく、典型的には 1×1018〜 1×1020atoms/cm3 とすれば良い。ただし、後述するが添加濃度を低く抑えることでしきい値電圧の制御を容易にすることもできる。
【００８５】
ところで、本実施例に示すＰチャネル型ピニングＦＥＴと実施例１に示したＮチャネル型ピニングＦＥＴとの明確な差は、ピニング領域２０５と２０６との間に設けられた逆導電型の不純物領域２０７の存在である。
【００８６】
この不純物領域２０７はボロンまたはインジウムの添加により形成されるＰ型導電性を有する領域である。本実施例の場合、この不純物領域２０７がしきい値電圧の制御用に用いられている点に特徴がある。この事については後述する。
【００８７】
また、図２（Ａ）に示す様にＰチャネル型ピニングＦＥＴのチャネル長およびチャネル幅は、Ｎチャネル型ピニングＦＥＴと同様に設計すれば良い。従って、ピニング領域２０５、２０６およびしきい値電圧制御用の不純物領域２０７の形成も極めて微細なイオン注入技術で行う。
【００８８】
次に、図２（Ａ）に示した上面図をＡ−Ａ’で切断した断面図を図２（Ｂ）に示す。図２（Ｂ）において、２０８は単結晶シリコン基板であり、本実施例では高抵抗のＮ型シリコン基板を用いている。高抵抗のものを用いる理由は、移動度を高めるためであることは言うまでもない。
【００８９】
そして、フィールド酸化膜２０４に重なる様にしてピニング領域２０５、２０６が形成され、その間に不純物領域２０７が形成されている。さらにその上にはゲイト絶縁膜２０９が熱酸化法により形成されている。
【００９０】
次に、図２（Ａ）をＢ−Ｂ’で切断した断面図を図２（Ｃ）に示す。図２（Ｃ）に示す様に、ソース領域２０１およびドレイン領域２０３はボロンまたはインジウムイオンの注入によりウェル構造で形成される。
【００９１】
また、Ｂ−Ｂ’での切断面ではしきい値電圧制御のための不純物領域２０７が図２（Ｃ）の様に見える。本実施例の場合、ソース領域２０１からドレイン領域２０３にかけて形成されているが、この構造に限定されるものではない。
【００９２】
本願発明のＰチャネル型ピニングＦＥＴは、以上に示した様な構造の半導体装置である。次に、ピニング領域２０５、２０６および不純物領域２０７の果たす役割と、それによって得られる効果について説明する。
【００９３】
第１の効果は実施例１で説明した様なドレイン側から広がる空乏層の抑止効果である。これによりパンチスルー現象やしきい値電圧の低下といった短チャネル効果を効果的に抑制または防止することができる。
【００９４】
しかし、第２の効果は実施例１とは異なるので以下に詳細な説明を行う。本実施例の場合も、実施例１と同様にピニング領域２０５、２０６の不純物濃度や形状を適宜変更することで狭チャネル効果を意図的に制御することができる。
【００９５】
ところが、通常のＩＣの様にゲイト電極をｎ+ 型ポリシリコンゲイトとした場合、チャネル形成領域（Ｎ型シリコン基板を用いた場合、弱いＮ型である）との仕事関数差が小さいため、しきい値電圧は負の方向に大きくなる。即ち、しきい値電圧の絶対値が増加することを意味する。
【００９６】
これに対して狭チャネル効果もしきい値電圧を増加させる方向に働くので、結果的にしきい値電圧の絶対値はかなり大きくなってしまう。そのため、本実施例ではしきい値電圧を小さくする目的で不純物領域２０７を形成している。
【００９７】
ただし不純物領域２０７はソース／ドレイン領域と同じ導電型（この場合、Ｐ型）であるのでソース／ドレイン領域を繋ぐとトランジスタとならない。そこで本実施例の場合、不純物領域２０７に導入する不純物濃度を低くして極弱いＰ型或いは実質的に真性に近い状態とし、チャネル形成領域２０２に比較して小さいゲイト電圧で導通する様に調節する。
【００９８】
即ち、不純物領域２０７を意図的に小さいしきい値電圧でキャリア（正孔）がソース／ドレイン間を移動できる様なパスとして活用する。この様にすることで、全体的に観測されるしきい値電圧を小さくすることが可能であり、且つ、ノーマリオフ動作が実現される。
【００９９】
なお、実施例１の場合と同様にゲイト電極とチャネル形成領域との間の仕事関数差を調節することは有効である。本実施例の場合、仕事関数差をできるだけ大きくしてしきい値電圧を正の方向にずらすことが好ましい。
【０１００】
また、ピニング領域２０５、２０６を弱いＮ型（Ｎ- 型）とすることで、ピニング効果を保つと同時にしきい値電圧が負の方向へ増加するのを抑制することも効果的である。
【０１０１】
次に、第３の効果であるが、実施例１と同様にチャネル形成領域２０２は真性または実質的に真性であるので高い移動度を実現することができる。
【０１０２】
さらに、本実施例の場合、ピニング領域２０５、２０６に添加する不純物元素としてリンを用いれば、リンによる金属元素のゲッタリング効果を付与することができる。こうすることで、チャネル形成領域２０２の内部に残留する金属元素をピニング領域２０５、２０６にゲッタリングして、チャネル形成領域２０２における不純物散乱を極限まで低減することが可能である。
【０１０３】
また、本実施例の場合も多数キャリアである正孔はチャネル形成領域２０２、不純物領域２０７を流れ、ピニング領域２０５、２０６では流れない。
【０１０４】
また、第４の効果である少数キャリアの排出効果は実施例１と同様に得られる。通常のＰチャネル型ＭＯＳＦＥＴでは多数キャリアである正孔のイオン化率が電子のイオン化率の1/1000程度と小さいため、衝突電離の発生確率は非常に小さい。従って、キャリア注入誘起型の降伏現象はさほど問題とならない。
【０１０５】
しかし、本願発明のＰチャネル型ピニングＦＥＴはチャネル形成領域が真性または実質的に真性であるため、非常にキャリア（正孔）の移動度が大きい。即ち、ドレイン近傍ではかなり高いエネルギー状態となると予想される。
【０１０６】
従って、キャリア注入誘起型の降伏現象を防止できるという効果は、高い信頼性を実現する上でも非常に有効な効果であると言える。
【０１０７】
以上の様に、本実施例のＰチャネル型ピニングＦＥＴは高い信頼性と高いモビリティとを同時に実現する半導体装置となる。また、実施例１と同様に本実施例の構造に限定されず、他の構造のＭＯＳＦＥＴに対しても適用できる。
【０１０８】
〔実施例３〕
実施例１、２では単結晶シリコン基板上にピニングＦＥＴを形成する場合の例について説明した。この場合、活性領域（ソース領域、チャネル形成領域、ドレイン領域）は弱いＮ型またはＰ型の単結晶シリコンで形成される。
【０１０９】
しかし、本願発明に利用することのできる半導体は単結晶シリコンに限定されるものではない。即ち、本願発明であるピニングＦＥＴにおいて、活性層領域の少なくとも一部を化合物半導体、或いは化合物半導体と単結晶シリコンとの積層構造とすることも可能である。
【０１１０】
例えば、化合物半導体としてはガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）またはシリコンゲルマニウム（Ｓｉx Ｇｅ1-x ：ただし、ｘは0.5 〜9.5 ）などを用いても良い。
【０１１１】
特に、Ｓｉx Ｇｅ1-x で示される化合物半導体をチャネル形成領域として利用する場合、単結晶シリコンよりも高いキャリア移動度が得られる。即ち、この効果に本願発明の効果を組み合わせることで、さらに高いモビリティを有する半導体装置を実現することが可能である。
【０１１２】
〔実施例４〕
本実施例では、Ｐ型単結晶シリコン基板上に作製したＮチャネル方ピニングＦＥＴとＰチャネル型ピニングＦＥＴとを相補的に組み合わせたＣＭＯＳ半導体装置の例について説明する。
【０１１３】
本実施例のＣＭＯＳ半導体装置の構造を図５に示す。図５（Ａ）はＣＭＯＳ半導体装置をチャネル長方向に切断した断面図であり、図５（Ｂ）はＣＭＯＳ半導体装置の上面図である。なお、図５（Ａ）は図５（Ｂ）をＡ−Ａ’で切断した断面図に相当する。
【０１１４】
図５（Ａ）において、５０１は単結晶シリコン基板である。単結晶シリコン基板５０１には約 1×1015atoms/cm3 程度のドーパント（ボロンまたは砒素）が添加され、弱いＰ型を示す。ここではこの導電型をＰ--で表す。
【０１１５】
なお、本明細書中では導電型の強弱を上付のプラス記号やマイナス記号で表すことにする。例えば、Ｎ型導電性の強さにはＮ++＞Ｎ+ ＞Ｎ- ＞Ｎ--の関係がある。また、Ｐ型導電性の強さにはＰ++＞Ｐ+ ＞Ｐ- ＞Ｐ--の関係がある。
【０１１６】
そして、Ｐ型シリコン基板５０１の表面付近にはＮチャネル形ピニングＦＥＴのソース領域５０２、ドレイン領域５０３がＮ+ ウェルで形成される。このソース領域５０２、ドレイン領域５０３はできるだけ浅い接合深さとすることが短チャネル効果を抑制する上で有効である。
【０１１７】
また、５０４はリン（または砒素またはアンチモン）を添加して形成されるＮ--ウェル（またはＮ- ）である。そして、その内部にＰチャネル型ピニングＦＥＴのソース領域５０５、ドレイン領域５０６がＰ+ ウェルで形成される。
【０１１８】
これらの異なる導電性を呈するソース／ドレイン領域は、フィールド酸化膜５０７で絶縁分離される。また、５０８、５０９はゲイト絶縁膜、５１０、５１１はそれぞれＮチャネル型ピニングＦＥＴおよびＰチャネル型ピニングＦＥＴのゲイト電極である。
【０１１９】
なお、Ｐチャネル型ピニングＦＥＴのチャネル形成領域（ゲイト電極直下）には局部的にしきい値制御用の不純物領域５１２が形成される。本実施例では、実施例１に説明した様な理由から不純物領域５１２を実質的に真性、或いは極弱いＰ型とする。
【０１２０】
また、ゲイト電極５１０、５１１は層間絶縁膜５１３で覆われ、その上にソース電極５１４、５１５および共通ドレイン電極５１６が形成される。
【０１２１】
なお、本実施例のＣＭＯＳ半導体装置にはソース電極５１４、５１５の配置に関して特徴がある。その事について図５（Ｂ）を用いて説明する。
【０１２２】
ただし、図５（Ｂ）において、既に図５（Ａ）で説明した箇所については図５（Ａ）と同一の符号を付けるのみとし、説明は省略する。また、ソース電極５１４、５１５およびドレイン電極５１６は図面を見やすくするために点線で示すことにする。
【０１２３】
図５（Ａ）では図示されなかったが、図５（Ｂ）に示す様に、チャネル形成領域の両端にはピニング領域５１７〜５２０が形成されている。ただし、Ｎチャネル型ピニングＦＥＴのピニング領域５１７、５１８はＰ+ 領域（またはＰ++領域）で構成される。また、Ｐチャネル型ピニングＦＥＴのピニング領域５１９、５２０はＮ+ 領域（またはＮ- 領域）で構成される。
【０１２４】
ところで、前述の様に、本願発明においてはピニング領域５１７〜５２０が少数キャリアの排出用パスとして機能する。そこで、ソース電極５１４とピニング領域５１７、５１８（およびソース電極５１５とピニング領域５１９、５２０）とが電気的に接続する様な構造とすることで、少数キャリアの蓄積を効果的に防ぐことが可能である。
【０１２５】
この様な構造とすると、ソース電極５１４、５１５とピニング領域５１７〜５２０とが同電位となる。通常の場合、ソース電極５１４、５１５は接地されているので少数キャリアは容易に引き出されていく。勿論、接地しない場合も同様の効果が得られる様な電位に設定しておけば良い。
【０１２６】
以上の構成は、コンタクトホール５２１、５２２を図５（Ｂ）に示す様な配置で形成すれば良い。即ち、Ｎチャネル型ピニングＦＥＴ（図面左側）の場合、ソース電極５１４がコンタクトホール内でソース領域５０２に接すると同時にピニング領域５１７、５１８と接する様な構造とすれば良い。
【０１２７】
勿論、Ｐチャネル型ピニングＦＥＴでも同様である。ただし、Ｐチャネル型ピニングＦＥＴでは多数キャリアが正孔であるので衝突電離によるソース−ドレイン間耐圧の劣化現象は発生しにくい。そのため、Ｐチャネル型ピニングＦＥＴの場合、必ずしも少数キャリアの引き出しを行わなくても構わない。
【０１２８】
以上の様に、実施例１および実施例２に示したＮチャネル型ピニングＦＥＴおよびＰチャネル型ピニングＦＥＴを相補的に組み合わせることで本実施例に示した様なＣＭＯＳ半導体装置を作製することができる。
【０１２９】
勿論、本願発明を適用しうるＣＭＯＳ半導体装置の構造は本実施例の構造に限定されるものではない。通常利用されるＬＤＤ構造やサリサイド構造等の付加構造は実施者が適宜加えれば良い。
【０１３０】
〔実施例５〕
本実施例では、ピニング領域から少数キャリアを引き出すにあたって、実施例３とは異なる構造とした場合の例について説明する。
【０１３１】
まず、図６（Ａ）に示す構造の場合、ピニング領域６０１、６０２がソース領域６０３内で内側に食い込んだ様な形状となっている。この様な構造とすることでコンタクトホール６０４内に露出するピニング領域の面積を増やし、ソース電極（図示せず）との接触面積を稼ぐことで正孔の引き出しを高効率化できる。
【０１３２】
また、図６（Ａ）に示した構造の場合、ソース電極とドレイン電極の位置関係が決定されている場合にしか用いることができない。即ち、アクティブマトリクス型表示装置の画素トランジスタの様に定期的にソース／ドレイン領域が入れ替わる場合には適さない。
【０１３３】
その様な場合には図６（Ｂ）に示す様な構造とすると良い。図６（Ｂ）ではソース領域（またはドレイン領域）６０５においてピニング領域６０６、６０７が図示しないソース電極（またはドレイン電極）と電気的に接続する。また、ドレイン領域（またはソース領域）６０８ではピニング領域６０９、６１０が図示しないドレイン電極（またはソース電極）と電気的に接続する。
【０１３４】
この時、ピニング領域６０６（または６０７）とピニング領域６０９（または６１０）とが電気的に接続しているとトランジスタの意味を成さなくなるので、ゲイト電極６１１の下で分断しておく。なお、この図６（Ｂ）の構造に図６（Ａ）の様な構成を加えることも有効である。
【０１３５】
勿論、本実施例は一例にすぎず、この構造に限定する必要はない。即ち、ピニング領域を流れる少数キャリアを効果的に引き出すことのできる構成であれば、ピニング領域の形状やソース電極用コンタクトホールの配置などは実施者の自由に設計することができる。
【０１３６】
〔実施例６〕
本実施例は、実施例２に示したＰチャネル型ピニングＦＥＴにおけるしきい値電圧制御用の不純物領域の他の構成例である。なお、図７（Ａ）、（Ｂ）、（Ｃ）を用いて説明するが、基本構造は図２で詳細に説明したので必要箇所のみに符号を付して説明する。
【０１３７】
図７（Ａ）はしきい値制御用の不純物領域７０１を、ソース領域７０２およびドレイン領域７０３と切り離した構造である。この場合、７０４の領域がチャネル形成領域となる。ただし、不純物領域７０１内にも多数キャリアである正孔が誘起されてホール伝導に寄与するので、実質的にチャネル形成領域と同じ機能を果たしていると言える。
【０１３８】
また、図７（Ｂ）はしきい値制御用の不純物領域７０５とソース領域７０６とを一体化し、ドレイン領域７０７とのみ切り離した構造である。この場合、７０８の領域がチャネル形成領域となる。
【０１３９】
また、図７（Ｃ）はしきい値制御用の不純物領域７０９をソース領域７１０と切り離し、ドレイン領域７１１と一体化した構造である。この場合、７１２の領域がチャネル形成領域となる。
【０１４０】
以上の構造は、いずれもソース／ドレイン間のリーク電流（またはオフ電流）を極力小さくするための構成である。即ち、しきい値制御のための不純物領域がソース領域またはドレイン領域または双方と分離されているので、チャネル形成領域が反転しない限りソース−ドレイン間のキャリア移動は起こらない。
【０１４１】
また、実施例２ではソース−ドレイン間の短絡を防ぐためにしきい値制御のための不純物領域に含まれる不純物濃度を低く抑えることが必要だった。しかしながら、本実施例の構造では添加濃度を増やしても問題が生じない。
【０１４２】
従って、不純物領域７０１、７０５、７０９に添加しうる不純物元素（ボロンまたはインジウム）の濃度の自由度が広がり、プロセスマージンに余裕が生まれる。即ち、しきい値電圧の調整が非常に容易なものとなる。
【０１４３】
〔実施例７〕
本願発明は、埋め込みチャネル型のＦＥＴに対して適用することも可能である。埋め込みチャネル型ＦＥＴはチャネル形成領域の内部をキャリアが移動することになるので表面散乱によるキャリア移動度の低下がなく、表面チャネル型ＦＥＴに比べて高いモビリティを得ることができる。しかし一方で埋め込みチャネル型ＦＥＴはパンチスルーに弱く、耐圧特性が低いという欠点がある。
【０１４４】
しかしながら、本願発明の構成を適用して埋め込みチャネル型ピニングＦＥＴとすれば、高いモビリティを維持したままパンチスルーによるソース−ドレイン間耐圧の低下を抑止することが可能である。
【０１４５】
〔実施例８〕
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体装置（ＭＯＳＦＥＴを部品として含む製品）に適用しうる。なお、本明細書中において「半導体装置」とは、単体素子だけでなく、複数の単体素子で構成された集積化回路およびその様な集積化回路を搭載した電気光学装置（応用製品）をも範疇に含むものとする。
【０１４６】
例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しうる。また、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に至るまで、半導体を利用する全ての集積化回路に適用しうる。
【０１４７】
図８に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア８０１、ＲＡＭ８０２、クロックコントローラ８０３、キャッシュメモリー８０４、キャッシュコントローラ８０５、シリアルインターフェース８０６、Ｉ／Ｏポート８０７等から構成される。
【０１４８】
勿論、図８に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１４９】
しかし、どの様な機能を有するマイクロプロセッサであっても中枢として機能するのはＩＣ（Integrated Circuit）８０８である。ＩＣ８０８は半導体チップ８０９上に形成された集積化回路をセラミック等で保護した機能回路である。
【０１５０】
そして、その半導体チップ８０９上に形成された集積化回路を構成するのが本願発明のピニングＦＥＴ８１０（Ｎチャネル型）、８１１（Ｐチャネル型）である。なお、基本的な回路はＣＭＯＳを最小単位として構成されることが多い。
【０１５１】
また、本実施例に示したマイクロプロセッサは様々な電気光学装置に搭載されて中枢回路として機能する。代表的な電気光学装置としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。
【０１５２】
【発明の効果】
本願発明によりチャネル長およびチャネル幅が極めて小さい微細な半導体装置においても短チャネル効果による悪影響を抑制または防止することができる。即ち、パンチスルーによるソース−ドレイン間耐圧の低下としきい値電圧の低下とを同時に解決することができる。
【０１５３】
さらに、上記効果はチャネル形成領域（キャリアの移動する領域）に余計な不純物を含ませることなく得ることができるので、キャリアの移動度を損なうことがない。その結果、単結晶シリコンの高い移動度がそのまま反映されて極めて高いモビリティを有する半導体装置が実現される。
【０１５４】
また、チャネル形成領域に形成したピニング領域を少数キャリアの引き出し配線として活用することで、衝突電離によりソース−ドレイン間耐圧の低下を解決することができる。
【０１５５】
以上の相乗効果によって、極めて高いモビリティと高い信頼性とを同時に実現する半導体装置が得られる。
【０１５６】
本願発明を利用した半導体装置は、今現在市場に流通している全ての半導体装置（応用製品も含めて）と置き換えが可能であり、全ての半導体装置の高性能化、高信頼性化を実現しうる。
【図面の簡単な説明】
【図１】 ピニングＦＥＴの概略を説明するための図。
【図２】 ピニングＦＥＴの概略を説明するための図。
【図３】 短チャネル効果を説明するための図。
【図４】 チャネル形成領域のエネルギー状態を示す図。
【図５】 ＣＭＯＳ半導体装置の構造を示す図。
【図６】 ピニング領域の形状を示す図。
【図７】 しきい値制御のための不純物領域の形状を示す図。
【図８】 半導体装置の応用例を説明するための図。
【図９】 チャネル形成領域のエネルギー状態を示す図。
【符号の説明】
１０１ ソース領域
１０２ チャネル形成領域
１０３ ドレイン領域
１０４ フィールド酸化膜
１０５、１０６ ピニング領域
１０７ Ｐ型単結晶シリコン基板
１０８ ゲイト絶縁膜
２０７ しきい値制御のための不純物領域
２０８ Ｎ型単結晶シリコン基板

Claims (7)

  1. 単結晶半導体を利用して形成されたソース領域、ドレイン領域、ピニング領域およびチャネル形成領域と、
    前記ソース領域、前記ドレイン領域、前記ピニング領域および前記チャネル形成領域を囲むフィールド酸化膜と、
    前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
    前記ソース領域に接するソース電極と、前記ドレイン領域に接するドレイン電極と、
    を有し、
    前記ピニング領域は、前記チャネル形成領域と前記フィールド酸化膜の間に設けられ、且つ前記ゲイト電極と重ならない領域まで延びて形成され、前記ソース領域および前記ドレイン領域の導電型とは逆の導電型を呈する不純物が添加されており、
    前記ソース電極は前記ピニング領域と接し、前記ドレイン電極は前記ピニング領域と接していないことを特徴とする半導体装置。
  2. 単結晶半導体を利用して形成されたソース領域、ドレイン領域、ピニング領域およびチャネル形成領域と、
    前記ソース領域、前記ドレイン領域、前記ピニング領域および前記チャネル形成領域を囲むフィールド酸化膜と、
    前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
    前記ソース領域に接するソース電極と、前記ドレイン領域に接するドレイン電極と、
    を有し、
    前記ピニング領域は、前記チャネル形成領域と前記フィールド酸化膜の間に設けられ、且つ前記ゲイト電極と重ならない領域まで延びて形成され、前記ソース領域および前記ドレイン領域の導電型とは逆の導電型を呈する不純物が添加されており、
    前記ソース電極は前記ピニング領域と接し、前記ドレイン電極は前記ピニング領域と接しておらず、
    前記チャネル形成領域の内、中央部に設けられた不純物領域には前記ソース領域および前記ドレイン領域の導電型と同一の導電型を呈する不純物が添加されていることを特徴とする半導体装置。
  3. 請求項２において、
    前記中央部に設けられた不純物領域は、前記ソース領域と前記ドレイン領域の間に形成される電界方向に対して概略平行の線状領域であることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記ソース領域および前記ドレイン領域には１３族から選ばれた元素が添加され、
    前記ピニング領域には１５族から選ばれた元素が添加されていることを特徴とする半導体装置。
  5. 請求項４において、
    前記１５族から選ばれた元素とはリン、砒素またはアンチモンであり、前記１３族から選ばれた元素とはボロンまたはインジウムであることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記チャネル形成領域の長さ（チャネル長）は３０〜５００ｎｍであり、且つ、前記チャネル形成領域の幅（チャネル幅）は３０〜５００ｎｍであることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記ピニング領域は前記ドレイン領域の接合深さよりも深いことを特徴とする半導体装置。
JP18585497A 1997-06-26 1997-06-26 半導体装置 Expired - Fee Related JP4104701B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP18585497A JP4104701B2 (ja) 1997-06-26 1997-06-26 半導体装置
US09/103,473 US6232642B1 (en) 1997-06-26 1998-06-24 Semiconductor device having impurity region locally at an end of channel formation region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18585497A JP4104701B2 (ja) 1997-06-26 1997-06-26 半導体装置

Publications (2)

Publication Number Publication Date
JPH1117169A JPH1117169A (ja) 1999-01-22
JP4104701B2 true JP4104701B2 (ja) 2008-06-18

Family

ID=16178049

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18585497A Expired - Fee Related JP4104701B2 (ja) 1997-06-26 1997-06-26 半導体装置

Country Status (2)

Country Link
US (1) US6232642B1 (ja)
JP (1) JP4104701B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500033B1 (ko) 1996-10-15 2005-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP4017706B2 (ja) * 1997-07-14 2007-12-05 株式会社半導体エネルギー研究所 半導体装置
US20030165888A1 (en) * 2001-07-18 2003-09-04 Brown Bob D. Oligonucleotide probes and primers comprising universal bases for diagnostic purposes
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP4236722B2 (ja) 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1003222A1 (en) * 1998-11-19 2000-05-24 STMicroelectronics S.r.l. Improved field-effect transistor and corresponding manufacturing method
JP2001068564A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4686829B2 (ja) * 1999-09-17 2011-05-25 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2001203347A (ja) 2000-01-18 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6724037B2 (en) 2000-07-21 2004-04-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
EP1233453A3 (en) * 2001-02-19 2005-03-23 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having anti-fuse, method of fabricating, and method of writing data in the same
US6621116B2 (en) * 2001-12-20 2003-09-16 Michael David Church Enhanced EPROM structures with accentuated hot electron generation regions
US6566705B1 (en) 2001-12-20 2003-05-20 Intersil Americas, Inc. Enhanced EPROM structures with accentuated hot electron generation regions
US6921690B2 (en) * 2001-12-20 2005-07-26 Intersil Americas Inc. Method of fabricating enhanced EPROM structures with accentuated hot electron generation regions
US6847065B1 (en) * 2003-04-16 2005-01-25 Raytheon Company Radiation-hardened transistor fabricated by modified CMOS process
US7141841B2 (en) 2003-07-03 2006-11-28 Micron Technology, Inc. Image sensor having a transistor for allowing increased dynamic range
US7880202B2 (en) * 2006-11-27 2011-02-01 Infineon Technologies Ag Modulated-Vt transistor
JP5555864B2 (ja) * 2009-12-22 2014-07-23 株式会社ブルックマンテクノロジ 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路
JP5367651B2 (ja) * 2010-06-28 2013-12-11 日立オートモティブシステムズ株式会社 電流制御用半導体素子、およびそれを用いた制御装置
JP5897910B2 (ja) 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8742481B2 (en) 2011-08-16 2014-06-03 Micron Technology, Inc. Apparatuses and methods comprising a channel region having different minority carrier lifetimes
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016081950A (ja) * 2014-10-10 2016-05-16 ソニー株式会社 画素回路および撮像装置
US9406771B1 (en) * 2015-09-15 2016-08-02 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
CN107968123B (zh) * 2017-11-29 2019-04-16 中国电子科技集团公司第十三研究所 一种增强型场效应晶体管
US11031395B2 (en) 2018-07-13 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high performance MOSFETs having varying channel structures

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4454524A (en) 1978-03-06 1984-06-12 Ncr Corporation Device having implantation for controlling gate parasitic action
US5859443A (en) 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US4549336A (en) 1981-12-28 1985-10-29 Mostek Corporation Method of making MOS read only memory by specified double implantation
US5350940A (en) 1984-02-02 1994-09-27 Fastran, Inc. Enhanced mobility metal oxide semiconductor devices
US4697198A (en) 1984-08-22 1987-09-29 Hitachi, Ltd. MOSFET which reduces the short-channel effect
DE3542482A1 (de) 1985-11-30 1987-06-04 Licentia Gmbh Modulationsdotierter feldeffekttransistor
WO1988003328A1 (en) 1986-10-27 1988-05-05 Hughes Aircraft Company Striped-channel transistor and method of forming the same
US4999682A (en) 1987-08-14 1991-03-12 Regents Of The University Of Minnesota Electronic and optoelectronic laser devices utilizing light hole properties
US4959697A (en) 1988-07-20 1990-09-25 Vtc Incorporated Short channel junction field effect transistor
JP2507567B2 (ja) 1988-11-25 1996-06-12 三菱電機株式会社 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ
JP3194941B2 (ja) 1990-03-19 2001-08-06 富士通株式会社 半導体装置
US5272365A (en) 1990-03-29 1993-12-21 Kabushiki Kaisha Toshiba Silicon transistor device with silicon-germanium electron gas hetero structure channel
US5210437A (en) * 1990-04-20 1993-05-11 Kabushiki Kaisha Toshiba MOS device having a well layer for controlling threshold voltage
US5196367A (en) 1991-05-08 1993-03-23 Industrial Technology Research Institute Modified field isolation process with no channel-stop implant encroachment
JPH0555566A (ja) * 1991-08-28 1993-03-05 Nec Corp 半導体装置
TW222345B (en) 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JP3301116B2 (ja) 1992-07-20 2002-07-15 ソニー株式会社 半導体装置及びその製造方法
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP3456242B2 (ja) * 1993-01-07 2003-10-14 セイコーエプソン株式会社 半導体装置及びその製造方法
US5324960A (en) 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation
JP2848757B2 (ja) 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
KR960008735B1 (en) 1993-04-29 1996-06-29 Samsung Electronics Co Ltd Mos transistor and the manufacturing method thereof
US5426325A (en) 1993-08-04 1995-06-20 Siliconix Incorporated Metal crossover in high voltage IC with graduated doping control
US5792679A (en) 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
US5831294A (en) 1993-09-30 1998-11-03 Sony Corporation Quantum box structure and carrier conductivity modulating device
JP3635683B2 (ja) 1993-10-28 2005-04-06 ソニー株式会社 電界効果トランジスタ
JPH07226446A (ja) * 1994-02-12 1995-08-22 Toshiba Corp 半導体装置及びその製造方法
US5516711A (en) 1994-12-16 1996-05-14 Mosel Vitelic, Inc. Method for forming LDD CMOS with oblique implantation
US5478763A (en) 1995-01-19 1995-12-26 United Microelectronics Corporation High performance field effect transistor and method of manufacture thereof
KR0161398B1 (ko) 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
US5532175A (en) 1995-04-17 1996-07-02 Motorola, Inc. Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate
US5661059A (en) 1995-04-18 1997-08-26 Advanced Micro Devices Boron penetration to suppress short channel effect in P-channel device
US5619053A (en) 1995-05-31 1997-04-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an SOI structure
US5674788A (en) 1995-06-06 1997-10-07 Advanced Micro Devices, Inc. Method of forming high pressure silicon oxynitride gate dielectrics
US5670389A (en) 1996-01-11 1997-09-23 Motorola, Inc. Semiconductor-on-insulator device having a laterally-graded channel region and method of making
US5698884A (en) 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
JP3522441B2 (ja) 1996-03-12 2004-04-26 株式会社半導体エネルギー研究所 半導体装置
US5786618A (en) 1996-03-21 1998-07-28 United Microelectronics, Corp. ROM memory cell with non-uniform threshold voltage
US5702967A (en) * 1996-07-22 1997-12-30 Vanguard International Semiconductor Corporation Method of fabricating a deep submicron MOSFET device using a recessed, narrow polysilicon gate structure
TW304278B (en) * 1996-09-17 1997-05-01 Nat Science Council The source-drain distributed implantation method

Also Published As

Publication number Publication date
US6232642B1 (en) 2001-05-15
JPH1117169A (ja) 1999-01-22

Similar Documents

Publication Publication Date Title
JP4104701B2 (ja) 半導体装置
JP4282778B2 (ja) 半導体装置
JP3859821B2 (ja) 半導体装置
US8022446B2 (en) Integrated Schottky diode and power MOSFET
US7378708B2 (en) Transistor having a protruded drain
US8178930B2 (en) Structure to improve MOS transistor on-breakdown voltage
JPH11233788A (ja) 半導体装置
US9224862B2 (en) High voltage semiconductor device and method for fabricating the same
US9054075B2 (en) Strip-shaped gate tunneling field effect transistor with double-diffusion and a preparation method thereof
US8823097B2 (en) Protection device with a thin-film resistance connected to plural drain regions
CN102956705A (zh) 半导体器件及半导体器件的制造方法
US8981421B2 (en) Strip-shaped gate-modulated tunneling field effect transistor and a preparation method thereof
EP0854519B1 (en) SOI MOS field effect transistor
KR100248507B1 (ko) 소이 트랜지스터 및 그의 제조 방법
US20090159968A1 (en) BVDII Enhancement with a Cascode DMOS
KR20100064264A (ko) 반도체 소자 및 이의 제조 방법
US8421153B2 (en) Semiconductor device
JP4620282B2 (ja) 半導体装置
JPH11224946A (ja) 半導体装置およびその作製方法
JPH11233769A (ja) 半導体装置およびその作製方法
JP2009152442A (ja) 半導体装置及びその製造方法
US6867103B1 (en) Method of fabricating an ESD device on SOI
US6660602B1 (en) Stand-alone triggering structure for ESD protection of high voltage CMOS
US9614041B1 (en) Multi-gate semiconductor devices with improved hot-carrier injection immunity
JPH04313242A (ja) 薄膜半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040405

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040405

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070925

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071107

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20071107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080325

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080326

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110404

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120404

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130404

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130404

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140404

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees