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KR20060028119A - 슬루 레이트（ｓｌｅｗ ｒａｔｅ）를 개선시킨 차동 증폭회로 - Google Patents

슬루 레이트（ｓｌｅｗ ｒａｔｅ）를 개선시킨 차동 증폭회로 Download PDF

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KR20060028119A
KR20060028119A KR1020040077156A KR20040077156A KR20060028119A KR 20060028119 A KR20060028119 A KR 20060028119A KR 1020040077156 A KR1020040077156 A KR 1020040077156A KR 20040077156 A KR20040077156 A KR 20040077156A KR 20060028119 A KR20060028119 A KR 20060028119A
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compensation
control switches
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최윤경
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삼성전자주식회사
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Abstract

슬루 레이트(slew rate)를 개선시킨 차동 증폭 회로가 개시된다. 본 발명의 실시예에 따른 차동 증폭 회로는 입력 신호들의 전압 차이를 증폭하여 출력하는 차동 증폭 회로에 있어서 상기 차동 증폭 회로의 출력 노드를 통하여 출력되는 출력 신호의 슬루 레이트(slew rate)를 개선하는 보상부를 구비한다. 상기 보상부는 상기 출력 신호가 발생된 후 일정한 시간동안 내부의 보상 커패시터들의 일부가 전원 전압 및 접지 전압에 의하여 충전 또는 방전된다. 상기 일정한 시간동안 상기 출력 노드는 외부의 부하로부터 분리된다. 상기 보상 커패시터들의 나머지 일부는 상기 일정한 시간동안 상기 차동 증폭 회로의 바이어스 전류에 의하여 제어되어 상기 출력 신호가 발진하지 않도록 제어한다. 본 발명에 따른 차동 증폭 회로는 소비 전류와 회로 면적을 증가시키지 아니하면서도 출력 신호의 슬루 레이트를 개선시킬 수 있는 장점이 있다.

Description

슬루 레이트（ｓｌｅｗ ｒａｔｅ）를 개선시킨 차동 증폭 회로{Differential amplifier with improved slew rate}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 차동 증폭 회로의 구조를 설명하는 회로도이다.
도 2는 본 발명의 실시예에 따른 차동 증폭 회로의 구조를 설명하는 회로도이다.
도 3은 도 2의 제어 스위치들의 동작 타이밍을 설명하는 도면이다
도 4(a)는 종래의 차동 증폭 회로의 출력 파형을 나타내는 도면이다.
도 4(b)는 본 발명의 실시예에 따른 차동 증폭 회로의 출력 파형을 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 차동 증폭 회로의 구조를 설명하는 회로도이다.
본 발명은 차동 증폭 회로에 관한 것으로서, 특히 전류 소비를 늘리지 아니 하고도 차동 증폭 회로로부터 출력되는 출력 신호의 슬루 레이트를 개선시킬 수 있는 차동 증폭 회로에 관한 것이다.
일반적으로 차동 증폭 회로는 액정 표시 장치의 구동 드라이버의 출력단, 아날로그-디지털 변환기, 디지털-아날로그 변환기, 스위치드 커패시터 필터, 연속 시간 필터 등에 사용되는 기본적인 회로 소자로서 그 응용 범위가 다양하다.
특히, 핸드폰 등의 모바일(Mobile) 장치의 패널을 구동하는 소스 드라이버에는 색상 데이터를 증폭하여 패널(panel)로 전달하기 위한 많은 수의 차동 증폭 회로가 이용된다.
패널(panel)은 QVGA(Quarter video graphic array)나 VGA(Video Graphics Array) 등의 고해상도로 가는 추세이다. 패널의 해상도가 고해상도로 갈수록 패널을 구동하기 위한 입력 신호의 활성 구간이 짧아지기 때문에 이러한 고해상도를 가지는 패널을 구동하기 위해서는 소스 드라이버의 차동 증폭 회로에서 출력되는 출력 신호의 슬루 레이트(slew rate)를 높여야 한다.
슬루 레이트를 높이기 위해서는 차동 증폭 회로에 사용되는 보상 커패시터의 크기(size)를 줄이던지 차동 증폭 회로의 바이어스(bias) 전류의 레벨을 높여야 한다.
그런데, 보상 커패시터의 크기는 차동 증폭 회로의 안정도(stability) 조건에 의해 정해지기 때문에 일반적으로 바이어스(bias) 전류 레벨을 증가시키는 방법이 이용되고 있다.
그러나, 현재 모바일 장치(mobile device)에서의 중요 연구 과제 중 하나는 소비 전력을 감소시키는 것이다. 따라서, 모바일 장치에서의 전류 소모를 늘리지 않고도 슬루 레이트(slew rate)를 높여서 고해상도 패널을 구동할 수 있도록 하는 방법이 요구된다.
도 1은 일반적인 차동 증폭 회로의 구조를 설명하는 회로도이다.
도 1을 참조하면, 차동 증폭 회로(100)는 차동 증폭부와 출력부를 구비한다. 차동 증폭부는 입력 전압의 차이를 증폭하여 전류로 전달하는 폴디드 캐스코드 OTA(Operational Transconductance Amplifier) 구조를 가진다.
차동 증폭부는 입력 신호(INP, INN)를 수신하는 차동 트랜지스터들(DTR11, DTR12, DTR21, DTR22)과 제 1 및 제 6 바이어스 전압(VB1, VB6)을 수신하는 트랜지스터들(ITR1, ITR2), 전류 미러 구조로 연결되어 차동 트랜지스터들(DTR11, DTR12, DTR21, DTR22)과 연결되는 제어 트랜지스터들(CTR1~CTR8), 차동 증폭 회로(100)의 스태틱(static) 상태에서의 동작과 증폭 동작을 제어하는 바이어스 트랜지스터들(BTR1~BTR4)을 구비한다.
출력부는 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결되며, 게이트가 차동 증폭부의 제어 노드들(NC1, NC2)에 연결되는 출력 트랜지스터들(PUTR, ODTR)을 구비한다. 차동 증폭부는 바이어스 전류(IB1, IB2)에 의해서 제어되는 제 1 노드(N1) 및 제 2 노드(N2)에 연결되는 보상 트랜지스터들(C1, C2)을 더 구비한다. 보상 커패시터들(C1, C2)의 커패시턴스는 동일하다.
입력 신호(INP, INN)를 증폭하고 출력 노드(NOUT)로 출력하는 차동 증폭 회로(100)의 동작은 본 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므 로 상세한 설명을 생략하고, 이하에서는 차동 증폭 회로(100)의 출력 신호의 슬루 레이트 개선을 위한 보상 커패시터들(C1, C2)에 대하여 설명한다.
도 1의 차동 증폭 회로(100)에서 출력 노드(NOUT)를 통하여 출력되는 출력 신호의 슬루 레이트는 다음의 수학식으로 표현될 수 있다.
[수학식]
Figure 112004043908619-PAT00001
여기서, SR은 슬루 레이트를 의미하고, Vo 은 출력 전압을 의미한다. 안정도(Stability) 조건에 의해 보상 커패시터(C1, C2)의 용량이 정해지면, 수학식에서 알 수 있듯이 출력 신호의 슬루 레이트는 차동 증폭 회로(100)의 바이어스 전류(I1)에 의해 결정된다.
차동 증폭 회로(100)의 출력 전압을 Vo1에서 Vo2로 변경시키는 경우 보상 커패시터(C1, C2)의 전압 변화량은 ΔV(=(V-Vo2)-(V-Vo1) = Vo1-Vo2, 여기서 V는 보상 커패시터의 전압) 가 되어야 하고, 이를 위해서는 보상 커패시터(C1, C2) 양단에 CΔV 만큼의 전하가 공급되어야 한다.
출력 노드(NOUT)와 연결된 보상 커패시터(C1, C2)의 노드는 공급 가능한 전류의 양이 커서 문제없지만 반대쪽 노드는 차동 증폭 회로(100)의 바이어스 전류(I1)가 한정돼 있기 때문에 이 한정된 전류에 의해 출력 신호의 슬루 레이트가 제약된다.
출력 신호의 슬루잉(Slewing)은 보상 커패시터(C1, C2)의 양단의 전위가 V1(=V-Vo1)에서 목표치인 V2(=V-Vo1)로 변화되기에 필요한 전하를 보상 커패시터(C1, C2)에 충전 또는 방전하는 과정으로 볼 수 있다. 따라서, 출력 신호의 슬루 레이트를 높이기 위해서는 보상 커패시터(C1,C2)의 양단의 전위를 목표 전위 V2로 보다 빨리 충전 또는 방전시키는 것이 필요하다.
본 발명이 이루고자하는 기술적 과제는 출력 신호의 슬루 레이트를 개선시킬 수 있는 보상 커패시터 구조를 가지는 차동 증폭 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 차동 증폭 회로는 입력 신호들의 전압 차이를 증폭하여 출력하는 차동 증폭 회로에 있어서 상기 차동 증폭 회로의 출력 노드를 통하여 출력되는 출력 신호의 슬루 레이트(slew rate)를 개선하는 보상부를 구비한다.
상기 보상부는 상기 출력 신호가 발생된 후 일정한 시간동안 내부의 보상 커패시터들의 일부가 전원 전압 및 접지 전압에 의하여 충전 또는 방전된다. 상기 일정한 시간동안 상기 출력 노드는 외부의 부하로부터 분리된다.
상기 보상 커패시터들의 나머지 일부는 상기 일정한 시간동안 상기 차동 증폭 회로의 바이어스 전류에 의하여 제어되어 상기 출력 신호가 발진하지 않도록 제어한다.
상기 보상부는 제 1 및 제 2 제어 스위치들, 제 3 제어 스위치, 제 1 및 제 2 보상 커패시터들을 구비한다.
제 1 제어 스위치는 전원 전압과 접지 전압에 각각 한쪽 단이 연결된다. 한 쌍의 제 1 보상 커패시터들은 상기 한 쌍의 제 1 제어 스위치들의 다른 한쪽 단에 각각 한쪽 단이 연결되며 나머지 한쪽 단이 상기 출력 노드에 연결된다.
한 쌍의 제 2 보상 커패시터들은 상기 바이어스 전류에 의하여 전압 레벨이 제어되는 제 1 노드와 제 2 노드 사이에 직렬 연결되는 한 쌍의 제 2 보상 커패시터들로서, 상기 제 1 노드 및 상기 제 2 노드에 연결되지 아니한 상기 제 2 보상 커패시터들의 한쪽 단은 상기 출력 노드에 연결된다.
제 2 제어 스위치들은 상기 제 1 보상 커패시터들을 상기 제 2 보상 커패시터들에 병렬로 연결시킨다. 제 3 제어 스위치는 상기 출력 노드와 상기 외부의 부하를 연결하거나 연결을 끊는다.
상기 제 1 제어 스위치들은 상기 일정한 시간동안 연결되어 상기 제 1 보상 커패시터들을 상기 전원 전압 및 접지 전압에 연결시키고, 상기 제 2 제어 스위치들 및 제 3 제어 스위치는 상기 일정한 시간동안 연결이 끊어진다.
상기 일정한 시간이 지나면, 상기 제 1 제어 스위치들은 연결이 끊어지고, 상기 제 2 제어 스위치들 및 제 3 제어 스위치는 연결된다. 상기 일정한 시간은 상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 차동 증폭 회로는 차동 증폭부, 출력부 및 보상부를 구비한다.
차동 증폭부는 입력 신호들의 전압 차이를 증폭한다. 출력부는 증폭된 상기 전압 차이를 출력 노드를 통하여 출력 신호로서 출력한다. 보상부는 상기 출력 신호의 슬루 레이트(slew rate)를 개선한다.
상기 보상부는 상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안의 보상 커패시터들의 보상 용량과 상기 출력 신호의 안정화가 끝난 후의 상기 보상 커패시터들의 보상 용량이 다르다.
상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안의 보상 용량은 외부로부터 연결되는 부하를 차단한 경우 상기 출력 신호가 발진(oscillation)하지 아니할 최소한의 보상 용량이다.
상기 보상부는 제 1 제어 신호에 응답하여 연결되거나 차단되는 제 1 제어 스위치들에 의하여 제어되는 한 쌍의 제 1 보상 커패시터들, 제 2 제어 신호에 응답하여 연결되거나 차단되는 제 2 제어 스위치들에 의하여 제어되는 한 쌍의 제 2 보상 커패시터들 및 상기 제 2 제어 신호에 응답하여 상기 출력 노드와 외부의 부하를 연결하거나 차단하는 제 3 제어 스위치를 구비한다.
상기 제 1 제어 스위치들이 연결되는 시간과 상기 제 2 제어 스위치들 및 제 3 제어 스위치가 연결되는 시간은 서로 반대된다.
상기 제 1 보상 커패시터들은 상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안 상기 제 1 제어 스위치들에 의하여 전원 전압 및 접지 전압에 연결되어 충전 또는 방전된다.
상기 출력 신호의 안정화가 끝난 후에는 상기 제 2 제어 스위치들에 의하여 상기 제 2 보상 커패시터들에 병렬로 연결된다. 상기 제 3 제어 스위치는 상기 출 력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안 상기 출력 노드와 상기 부하의 연결을 차단시키고, 상기 출력 신호의 안정화가 끝난 후에는 상기 출력 노드와 상기 부하를 연결한다.
상기 보상부의 상기 제 2 보상 커패시터들 중 하나는 상기 차동 증폭부의 제 1 노드와 상기 출력 노드 사이에 연결되고 상기 제 2 보상 커패시터들 중 다른 하나는 상기 출력 노드와 상기 차동 증폭부의 제 2 노드 사이에 연결된다.
상기 제 1 제어 스위치들 중 하나와 상기 제 1 보상 커패시터들 중 하나는 상기 전원 전압과 상기 출력 노드 사이에 직렬 연결되고, 상기 제 1 제어 스위치들 중 다른 하나와 상기 제 1 보상 커패시터들 중 다른 하나는 상기 출력 노드와 상기 접지 전압 사이에 직렬 연결된다.
상기 제 3 제어 스위치는 상기 출력 노드와 외부의 출력 패드 사이에 연결된다. 상기 제 2 보상 커패시터들은 상기 부하가 차단된 경우 상기 출력 신호가 발진되지 아니할 최소한의 용량을 가진다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 차동 증폭 회로는 입력 신호들의 전압 차이를 증폭하여 출력하는 차동 증폭 회로에 있어서,
상기 차동 증폭 회로의 출력 노드를 통하여 출력되는 출력 신호의 슬루 레이트(slew rate)를 개선하는 보상부를 구비한다.
상기 보상부는 상기 출력 신호가 발생된 후 일정한 시간동안 내부의 보상 커패시터들의 일부가 제 1 경로를 통하여 충전 또는 방전되고, 상기 보상 커패시터들의 나머지 일부는 제 2 경로를 통하여 충전 또는 방전된다. 상기 일정한 시간동안 상기 출력 노드는 외부의 부하로부터 분리된다.
상기 제 1 경로는 전원 전압 및 접지 전압과 상기 보상 커패시터들의 일부를 연결하는 경로이다. 상기 제 2 경로는 상기 차동 증폭 회로의 바이어스 전류에 의해서 전압 레벨이 제어되는 제 1 노드 및 제 2 노드와 상기 보상 커패시터들의 나머지 일부를 연결하는 경로이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 차동 증폭 회로는 입력 신호들의 전압 차이를 증폭하는 차동 증폭부, 증폭된 상기 전압 차이를 출력 노드를 통하여 출력 신호로서 출력하는 출력부 및 상기 출력 신호의 슬루 레이트(slew rate)를 개선하기 위한 한 쌍의 보상 커패시터들을 구비하는 보상부를 구비한다.
보상부는 상기 출력 신호가 발생된 후 일정한 시간동안 상기 보상 커패시터들이 전원 전압 및 접지 전압에 의하여 충전 또는 방전된다. 상기 보상부는 제 1 및 제 2 제어 스위치들, 한쌍의 보상 커패시터들을 구비한다.
한 쌍의 제 1 제어 스위치들은 상기 전원 전압 및 상기 접지 전압에 각각 한쪽 단이 연결된다. 한 쌍의 상기 보상 커패시터들은 상기 한 쌍의 제 1 제어 스위치들의 다른 한쪽 단에 각각 한쪽 단이 연결되며 나머지 한쪽 단이 상기 출력 노드에 연결된다.
제 2 제어 스위치들은 상기 한 쌍의 보상 커패시터들을 상기 차동 증폭부의 제 1 노드와 제 2 노드 사이에 직렬로 연결시킨다. 상기 제 1 제어 스위치들은 상기 일정한 시간동안 연결되어 상기 보상 커패시터들을 상기 전원 전압 및 접지 전 압에 연결시키고, 상기 제 2 제어 스위치들은 상기 일정한 시간동안 연결이 끊어진다.
상기 일정한 시간이 지나면, 상기 제 1 제어 스위치들은 연결이 끊어지고, 상기 제 2 제어 스위치들은 연결된다. 상기 일정한 시간은 상기 출력 신호가 발생된 후 상기 출력 신호가 발진되기 직전까지의 시간이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 차동 증폭 회로의 구조를 설명하는 회로도이다.
도 3은 도 2의 제어 스위치들의 동작 타이밍을 설명하는 도면이다
도 2를 참조하면, 본 발명의 실시예에 따른 입력 신호들(INP, INN)의 전압 차이를 증폭하여 출력하는 차동 증폭 회로(200)는 차동 증폭 회로(200)의 출력 노드(NOUT)를 통하여 출력되는 출력 신호의 슬루 레이트(slew rate)를 개선하는 보상부(210)를 구비한다.
보상부(210)는 출력 신호가 발생된 후 일정한 시간동안 내부의 보상 커패시터들의 일부(C11, C12)가 전원 전압(VDD) 및 접지 전압(VSS)에 의하여 충전 또는 방전되도록 한다. 일정한 시간동안 출력 노드(NOUT)는 외부의 부하(R)로부터 분리된다.
보상 커패시터들의 나머지 일부(C21, C22)는 출력 신호가 발진하지 않도록 제어한다. 이하, 도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 차동 증폭 회로(200)의 동작이 상세히 설명된다.
차동 증폭 회로(200)의 출력 신호가 슬루잉(slewing)하는 구간에서 보상 커패시터(C11, C12)의 입력측 노드를 각각 전원 전압(VDD)과 접지 전압(VSS)으로 연결하면 보상 커패시터(C11, C12)에 필요한 전하를 충전 또는 방전하는 속도가 빨라질 수 있고 따라서 출력 신호의 슬루 레이트를 개선시킬 수 있다.
차동 증폭 회로(200)의 슬루잉 동작이 끝나고 피드백(feedback) 동작이 시작되는 경우 차동 증폭 회로(200)의 출력 신호가 발진하지 아니하고 안정하게 동작하도록 제 1 노드(N1) 및 제 2 노드(N2)에 일정한 용량을 가지는 보상 커패시터(C21, C22)가 연결된다. 보상부(210)의 구조 및 동작을 좀 더 상세히 설명한다.
보상부(210)는 제 1 및 제 2 제어 스위치들(SW11, SW12, SW21, SW22), 제 3 제어 스위치(SW3), 제 1 및 제 2 보상 커패시터들(C11, C12, C21, C22)을 구비한다.
제 1 제어 스위치(SW11, SW12)는 전원 전압(VDD)과 접지 전압(VSS)에 각각 한쪽 단이 연결된다. 한 쌍의 제 1 보상 커패시터들(C11, C12)은 한 쌍의 제 1 제어 스위치들(SW11, SW12)의 다른 한쪽 단에 각각 한쪽 단이 연결되며 나머지 한쪽 단이 출력 노드(NOUT)에 연결된다.
한 쌍의 제 2 보상 커패시터들(C21, C22)은 바이어스 전류(I1)에 의하여 전압 레벨이 제어되는 제 1 노드(N1)와 제 2 노드(N2) 사이에 직렬 연결된다. 제 1 노드(N1) 및 제 2 노드(N2)에 연결되지 아니한 제 2 보상 커패시터들(C21, C22)의 한쪽 단은 출력 노드(NOUT)에 연결된다.
제 2 제어 스위치들(SW21, SW22)은 제 1 보상 커패시터들(C11, C12)을 제 2 보상 커패시터들(C21, C22)에 병렬로 연결시킨다. 제 3 제어 스위치(SW3)는 출력 노드(NOUT)와 외부의 부하(R)를 연결하거나 연결을 끊는다.
도 3에 도시된바와 같이 입력 신호(INP)가 하이 레벨로 입력된다. 그러면 차동 증폭 회로(200)의 차동 증폭 동작이 시작된다.
차동 증폭 동작이 시작되면, 제 1 제어 스위치들(SW11, SW12)은 일정한 시간동안 연결되어 제 1 보상 커패시터들(C11, C12)을 전원 전압(VDD) 및 접지 전압(VSS)에 연결시킨다. 반대로 제 2 제어 스위치들(SW21, SW22) 및 제 3 제어 스위치(SW3)는 일정한 시간동안 연결이 끊어진다.
도 3에서, 입력 신호(INP)가 하이 레벨로 된 직후 제 1 제어 스위치들(SW11, SW12)이 하이 레벨인 구간이 도시된다. 이 구간동안 제 1 제어 스위치들(SW11, SW12)은 연결된다. 반대로 제 2 제어 스위치들(SW21, SW22) 및 제 3 제어 스위치(SW3)는 로우 레벨로 도시되는데 이는 제 2 제어 스위치들(SW21, SW22) 및 제 3 제어 스위치(SW3)의 연결이 끊어지는 것을 의미한다.
여기서, 일정한 시간은 출력 신호가 발생된 후 출력 신호의 안정화(settling)가 진행되는 동안이다. 안정화란 출력 신호가 발생된 후 출력 신호의 전 압 레벨이 정해진 일정한 전압 레벨에 도달하여 안정적으로 일정한 전압레벨을 가지는 출력 신호가 발생되는 것을 의미한다.
출력 신호가 발생된 후 출력 신호의 안정화(settling)가 진행되는 동안 제 1 제어 스위치들(SW11, SW12)을 이용하여 제 1 보상 커패시터들(C11, C12)을 전원 전압(VDD)과 접지 전압(VSS)으로 연결하면 제 1 보상 커패시터(C11, C12)에 필요한 전하를 충전 또는 방전하는 속도가 빨라질 수 있다.
제 1 보상 커패시터들(C11, C12)이 전원 전압(VDD)과 접지 전압(VSS)에 연결되는 시간동안 출력 신호가 발진되지 아니하도록 안정도(stability)를 보장하기 위하여 제 1 노드(N1)와 제 2 노드(N2)에 제 2 보상 커패시터들(C21, C22)을 연결한다.
차동 증폭 회로(200)의 안정도(Stability) 확보를 위한 보상 커패시터의 크기는 출력 노드(NOUT)에 연결되는 부하의 커패시턴스와 관계가 있다. 일반적으로 부하의 커패시턴스가 작아지면 보상 커패시터의 크기도 작아진다.
따라서, 차동 증폭 회로(200)의 출력 신호의 안정화가 진행되는 동안 부하(R)의 연결을 차단한다면 안정도(stability)를 위한 보상 커패시터의 용량을 줄일 수 있다. 이를 위하여 제 3 제어 스위치(SW3)의 연결이 출력 신호의 안정화가 진행되는 동안 끊어진다.
따라서, 제 2 보상 커패시터들(C21, C22)은 부하(R)가 차단된 경우 출력 신호가 발진되지 아니할 최소한의 용량만을 가질 수 있다.
안정화가 끝나면 제 1 제어 스위치들(SW11, SW12)은 연결이 끊어지고 제 2 제어 스위치들(SW21, SW22) 및 제 3 제어 스위치(SW3)는 연결된다.
따라서, 부하(R)가 출력 노드(NOUT)에 연결되고 전원 전압(VDD)과 접지 전압(VSS)에 연결되었던 제 1 보상 커패시터들(C11, C12)이 제 2 보상 커패시터들(C21, C22)에 병렬로 연결된다.
이 경우 제 1 보상 커패시터들(C11, C12)과 제 2 보상 커패시터들(C21, C22)에 의해서 부하(R)를 연결했을 때의 차동 증폭 회로(200)의 안정도(stability)를 보장할 수 있다
이와 같이 제 1 및 제 2 제어 스위치들(SW11, SW12, SW21, SW22)과 제 3 제어 스위치(SW3)를 조정함에 의하여 제 1 보상 커패시터들(C11, C12)의 충전 또는 방전 속도를 빠르게 할 수 있고 출력 신호의 슬루 레이트도 개선될 수 있다.
제 1 및 제 2 제어 스위치들(SW11, SW12, SW21, SW22)과 제 3 제어 스위치(SW3)는 각각 제 1 제어 신호(CTRL1)와 제 2 제어 신호(CTRL2)에 응답하여 제어된다.
제 1 및 제 2 제어 신호(CTRL1, CTRL2)는 차동 증폭 회로(200)가 장착되는 액정 표시 장치의 소스 드라이버 회로(미도시)의 타이밍 컨트롤러(미도시)에 의해서 동작 타이밍이 제어될 수 있다.
제 1 보상 커패시터들(C11, C12) 및 제 2 보상 커패시터들(C21, C22)의 커패시턴스의 합은 도 1에 도시된 보상 커패시터들(C1, C2)의 커패시턴스와 동일하다. 따라서, 보상 커패시터들(C11, C12, C21, C22)이 차지하는 면적은 종래의 차동 증폭 회로(100)에서의 보상 커패시터들(C1, C2)의 면적과 동일해질 수 있다.
도 2의 본 발명의 실시예에 따른 차동 증폭 회로(200)는 출력 신호의 슬루 레이트를 종래의 슬루 레이트에 비하여 (C11 + C22)/C21 만큼 높일 수 있다.
예를 들어 도 1의 종래의 차동 증폭 회로(100)의 보상 커패시터(C1, C2)의 커패시턴스가 0.8 pF이고, 본 발명의 실시예에서 보상 커패시터(C21)의 커패시턴스가 0.1 pF 이며 보상 커패시터(C11)의 커패시턴스가 0.7pF 이라고 가정한다면 슬루 레이트를 종래에 비하여 8배 높일 수 있다.
도 4(a)는 종래의 차동 증폭 회로의 출력 파형을 나타내는 도면이다.
도 4(b)는 본 발명의 실시예에 따른 차동 증폭 회로의 출력 파형을 나타내는 도면이다.
도 4(a)를 참조하면, 입력 신호(INP)의 파형에 비하여 출력 패드(PD)에서의 출력 신호 파형의 슬루잉(slewing) 구간이 긴 것을 알 수 있다. 그러나 도 4(b)를 참조하면, 출력 노드(NOUT)에서의 출력 신호의 파형을 보면 슬루잉 구간이 매우 짧아졌고 따라서, 출력 패드(PD)에서의 출력 신호의 파형을 보면 거의 입력 신호(INP)의 파형과 동일하게 발생됨을 알 수 있다.
즉, 출력 노드(NOUT)에서의 출력 신호의 슬루 레이트가 크게 개선된 것을 알 수 있다. 두 경우 모두 차동 증폭 회로의 바이어스 전류와 부하 커패시턴스의 크기를 동일하게 하였다.
도 5는 본 발명의 다른 실시예에 따른 차동 증폭 회로의 구조를 설명하는 회로도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 차동 증폭 회로(500)는 입 력 신호들의 전압 차이를 증폭하는 차동 증폭부, 증폭된 상기 전압 차이를 출력 노드를 통하여 출력 신호로서 출력하는 출력부 및 상기 출력 신호의 슬루 레이트(slew rate)를 개선하기 위한 한 쌍의 보상 커패시터들을 구비하는 보상부(510)를 구비한다.
보상부(510)는 출력 신호가 발생된 후 일정한 시간동안 보상 커패시터들(C1, C2)이 전원 전압(VDD) 및 접지 전압(VSS)에 의하여 충전 또는 방전되도록 한다. 보상부(510)는 제 1 및 제 2 제어 스위치들(SW11, SW12, SW21, SW22), 한 쌍의 보상 커패시터들(C1, C2)을 구비한다.
한 쌍의 제 1 제어 스위치들(SW11, SW12)은 전원 전압(VDD) 및 접지 전압(VSS)에 각각 한쪽 단이 연결된다. 한 쌍의 보상 커패시터들(C1, C2)은 한 쌍의 제 1 제어 스위치들(SW11, SW12)의 다른 한쪽 단에 각각 한쪽 단이 연결되며 나머지 한쪽 단이 출력 노드(NOUT)에 연결된다.
제 2 제어 스위치들(SW21, SW22)은 한 쌍의 보상 커패시터들(C1, C2)을 차동 증폭부의 제 1 노드(N1)와 제 2 노드(N2) 사이에 직렬로 연결시킨다.
도 5의 보상부(510)의 보상 커패시터들(C1, C2)은 제 1 제어 스위치들(SW11, SW12)은 일정한 시간동안 보상 커패시터들(C1, C2)을 전원 전압(VDD) 및 접지 전압(VSS)에 연결시킨다. 이때, 제 2 제어 스위치들(SW21, SW22)은 연결이 끊어진다.
여기서 일정한 시간은 출력 신호가 발생된 후 출력 신호가 발진(oscillation)되기 직전까지의 시간이다. 보상 커패시터들(C1, C2)이 전원 전압(VDD) 및 접지 전압(VSS)에 의해서 충전 또는 방전되므로 충전 또는 방전 속도가 빨라질 수 있다.
충전 또는 방전 속도가 빨라지면 출력 신호의 슬루 레이트가 개선될 수 있다. 보상 커패시터들(C1, C2)이 전원 전압(VDD) 및 접지 전압(VSS)에 연결된 후 출력 신호가 발진될 가능성이 있는 전압 레벨까지 출력 신호의 전압 레벨이 도달하면 제 1 제어 스위치들(SW11, SW12)은 연결이 끊어지고 제 2 제어 스위치들(SW21, SW22)이 연결된다.
그러면 보상 커패시터들(C1, C2)은 출력 신호의 발진을 제거하는 보상 커패시터로서의 기능을 수행한다. 제 1 제어 스위치들(SW11, SW12)과 제 2 제어 스위치들(SW21, SW22)의 동작 타이밍은 사용자에 의하여 자유롭게 제어될 수 있다.
즉, 사용자는 출력 신호가 발생된 후 출력 신호가 발진되기 직전에 제 1 제어 스위치들(SW11, SW12)의 연결을 끊고 제 2 제어 스위치들(SW21, SW22)을 연결할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 차동 증폭 회로는 소비 전류와 회로 면적을 증가시키지 아니하면서도 출력 신호의 슬루 레이트를 개선시킬 수 있는 장점이 있다.

Claims (26)

  1. 입력 신호들의 전압 차이를 증폭하여 출력하는 차동 증폭 회로에 있어서,
    상기 차동 증폭 회로의 출력 노드를 통하여 출력되는 출력 신호의 슬루 레이트(slew rate)를 개선하는 보상부를 구비하고,
    상기 보상부는,
    상기 출력 신호가 발생된 후 일정한 시간동안 내부의 보상 커패시터들의 일부가 전원 전압 및 접지 전압에 의하여 충전 또는 방전되는 것을 특징으로 하는 차동 증폭 회로.
  2. 제 1항에 있어서,
    상기 일정한 시간동안 상기 출력 노드는 외부의 부하로부터 분리되는 것을 특징으로 하는 차동 증폭 회로.
  3. 제 2항에 있어서, 상기 보상 커패시터들의 나머지 일부는,
    상기 일정한 시간동안 상기 차동 증폭 회로의 바이어스 전류에 의하여 제어 되어 상기 출력 신호가 발진하지 않도록 제어하는 것을 특징으로 하는 차동 증폭 회로.
  4. 제 3항에 있어서, 상기 보상부는,
    전원 전압과 접지 전압에 각각 한쪽 단이 연결되는 한 쌍의 제 1 제어 스위치들 ;
    상기 한 쌍의 제 1 제어 스위치들의 다른 한쪽 단에 각각 한쪽 단이 연결되며 나머지 한쪽 단이 상기 출력 노드에 연결되는 한 쌍의 제 1 보상 커패시터들 ;
    상기 바이어스 전류에 의하여 전압 레벨이 제어되는 제 1 노드와 제 2 노드 사이에 직렬 연결되는 한 쌍의 제 2 보상 커패시터들로서, 상기 제 1 노드 및 상기 제 2 노드에 연결되지 아니한 상기 제 2 보상 커패시터들의 한쪽 단은 상기 출력 노드에 연결되는 상기 제 2 보상 커패시터들 ;
    상기 제 1 보상 커패시터들을 상기 제 2 보상 커패시터들에 병렬로 연결시키는 한 쌍의 제 2 제어 스위치들 ; 및
    상기 출력 노드와 상기 외부의 부하를 연결하거나 연결을 끊는 제 3 제어 스위치를 구비하는 것을 특징으로 하는 차동 증폭 회로.
  5. 제 4항에 있어서, 상기 제 1 제어 스위치들은,
    상기 일정한 시간동안 연결되어 상기 제 1 보상 커패시터들을 상기 전원 전압 및 접지 전압에 연결시키고,
    상기 제 2 제어 스위치들 및 제 3 제어 스위치는 상기 일정한 시간동안 연결이 끊어지며,
    상기 일정한 시간이 지나면, 상기 제 1 제어 스위치들은 연결이 끊어지고, 상기 제 2 제어 스위치들 및 제 3 제어 스위치는 연결되는 것을 특징으로 하는 차동 증폭 회로.
  6. 제 5항에 있어서, 상기 제 2 보상 커패시터들은,
    상기 부하가 차단된 경우 상기 출력 신호가 발진되지 아니할 최소한의 용량을 가지는 것을 특징으로 하는 차동 증폭 회로.
  7. 제 1항에 있어서, 상기 일정한 시간은,
    상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안인 것을 특징으로 하는 차동 증폭 회로.
  8. 입력 신호들의 전압 차이를 증폭하는 차동 증폭부 ;
    증폭된 상기 전압 차이를 출력 노드를 통하여 출력 신호로서 출력하는 출력부 ; 및
    상기 출력 신호의 슬루 레이트(slew rate)를 개선하는 보상부를 구비하고,
    상기 보상부는,
    상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안의 보상 커패시터들의 보상 용량과 상기 출력 신호의 안정화가 끝난 후의 상기 보상 커패시터들의 보상 용량이 다른 것을 특징으로 하는 차동 증폭 회로.
  9. 제 8항에 있어서,
    상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안의 보상 용량은,
    외부로부터 연결되는 부하를 차단한 경우 상기 출력 신호가 발진(oscillation)하지 아니할 최소한의 보상 용량인 것을 특징으로 하는 차동 증폭 회로.
  10. 제 8항에 있어서, 상기 보상부는,
    제 1 제어 신호에 응답하여 연결되거나 차단되는 제 1 제어 스위치들에 의하여 제어되는 한 쌍의 제 1 보상 커패시터들 ;
    제 2 제어 신호에 응답하여 연결되거나 차단되는 제 2 제어 스위치들에 의하여 제어되는 한 쌍의 제 2 보상 커패시터들 ; 및
    상기 제 2 제어 신호에 응답하여 상기 출력 노드와 외부의 부하를 연결하거나 차단하는 제 3 제어 스위치를 구비하고,
    상기 제 1 제어 스위치들이 연결되는 시간과 상기 제 2 제어 스위치들 및 제 3 제어 스위치가 연결되는 시간은 서로 반대되는 것을 특징으로 하는 차동 증폭 회로.
  11. 제 10항에 있어서, 상기 제 1 보상 커패시터들은,
    상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안 상기 제 1 제어 스위치들에 의하여 전원 전압 및 접지 전압에 연결되어 충전 또는 방전되고,
    상기 출력 신호의 안정화가 끝난 후에는 상기 제 2 제어 스위치들에 의하여 상기 제 2 보상 커패시터들에 병렬로 연결되는 것을 특징으로 하는 차동 증폭 회로.
  12. 제 10항에 있어서, 상기 제 3 제어 스위치는,
    상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안 상기 출력 노드와 상기 부하의 연결을 차단시키고,
    상기 출력 신호의 안정화가 끝난 후에는 상기 출력 노드와 상기 부하를 연결하는 것을 특징으로 하는 차동 증폭 회로.
  13. 제 10항에 있어서, 상기 보상부의 상기 제 2 보상 커패시터들 중 하나는,
    상기 차동 증폭부의 제 1 노드와 상기 출력 노드 사이에 연결되고 상기 제 2 보상 커패시터들 중 다른 하나는 상기 출력 노드와 상기 차동 증폭부의 제 2 노드 사이에 연결되며,
    상기 제 1 제어 스위치들 중 하나와 상기 제 1 보상 커패시터들 중 하나는 상기 전원 전압과 상기 출력 노드 사이에 직렬 연결되고, 상기 제 1 제어 스위치들 중 다른 하나와 상기 제 1 보상 커패시터들 중 다른 하나는 상기 출력 노드와 상기 접지 전압 사이에 직렬 연결되며,
    상기 제 3 제어 스위치는,
    상기 출력 노드와 외부의 출력 패드 사이에 연결되는 것을 특징으로 하는 차동 증폭 회로.
  14. 제 10항에 있어서, 상기 제 2 보상 커패시터들은,
    상기 부하가 차단된 경우 상기 출력 신호가 발진되지 아니할 최소한의 용량을 가지는 것을 특징으로 하는 차동 증폭 회로.
  15. 입력 신호들의 전압 차이를 증폭하여 출력하는 차동 증폭 회로에 있어서,
    상기 차동 증폭 회로의 출력 노드를 통하여 출력되는 출력 신호의 슬루 레이트(slew rate)를 개선하는 보상부를 구비하고,
    상기 보상부는,
    상기 출력 신호가 발생된 후 일정한 시간동안 내부의 보상 커패시터들의 일부가 제 1 경로를 통하여 충전 또는 방전되고, 상기 보상 커패시터들의 나머지 일부는 제 2 경로를 통하여 충전 또는 방전되는 것을 특징으로 하는 차동 증폭 회로.
  16. 제 15항에 있어서,
    상기 일정한 시간동안 상기 출력 노드는 외부의 부하로부터 분리되는 것을 특징으로 하는 차동 증폭 회로.
  17. 제 15항에 있어서, 상기 제 1 경로는,
    전원 전압 및 접지 전압과 상기 보상 커패시터들의 일부를 연결하는 경로인 것을 특징으로 하는 차동 증폭 회로.
  18. 제 15항에 있어서, 상기 제 2 경로는,
    상기 차동 증폭 회로의 바이어스 전류에 의해서 전압 레벨이 제어되는 제 1 노드 및 제 2 노드와 상기 보상 커패시터들의 나머지 일부를 연결하는 경로인 것을 특징으로 하는 차동 증폭 회로.
  19. 제 18항에 있어서, 상기 보상부는,
    전원 전압과 접지 전압에 각각 한쪽 단이 연결되는 한 쌍의 제 1 제어 스위치들 ;
    상기 한 쌍의 제 1 제어 스위치들의 다른 한쪽 단에 각각 한쪽 단이 연결되며 나머지 한쪽 단이 상기 출력 노드에 연결되는 한 쌍의 제 1 보상 커패시터들 ;
    상기 제 1 노드와 상기 제 2 노드 사이에 직렬 연결되는 한 쌍의 제 2 보상 커패시터들로서, 상기 제 1 노드 및 상기 제 2 노드에 연결되지 아니한 상기 제 2 보상 커패시터들의 한쪽 단은 상기 출력 노드에 연결되는 상기 제 2 보상 커패시터 들 ;
    상기 제 1 보상 커패시터들을 상기 제 2 보상 커패시터들에 병렬로 연결시키는 한 쌍의 제 2 제어 스위치들 ; 및
    상기 출력 노드와 상기 외부의 부하를 연결하거나 연결을 끊는 제 3 제어 스위치를 구비하는 것을 특징으로 하는 차동 증폭 회로.
  20. 제 19항에 있어서, 상기 제 1 제어 스위치들은,
    상기 일정한 시간동안 연결되어 상기 제 1 보상 커패시터들을 상기 전원 전압 및 접지 전압에 연결시키고,
    상기 제 2 제어 스위치들 및 제 3 제어 스위치는 상기 일정한 시간동안 연결이 끊어지며,
    상기 일정한 시간이 지나면, 상기 제 1 제어 스위치들은 연결이 끊어지고, 상기 제 2 제어 스위치들 및 제 3 스위치는 연결되는 것을 특징으로 하는 차동 증폭 회로.
  21. 제 20항에 있어서, 상기 제 2 보상 커패시터들은,
    상기 일정한 시간동안 상기 바이어스 전류에 의하여 제어되어 상기 출력 신호가 발진하지 않도록 제어하는 것을 특징으로 하는 차동 증폭 회로.
  22. 제 15항에 있어서, 상기 일정한 시간은,
    상기 출력 신호가 발생된 후 상기 출력 신호의 안정화(settling)가 진행되는 동안 인 것을 특징으로 하는 차동 증폭 회로.
  23. 입력 신호들의 전압 차이를 증폭하는 차동 증폭부 ;
    증폭된 상기 전압 차이를 출력 노드를 통하여 출력 신호로서 출력하는 출력부 ; 및
    상기 출력 신호의 슬루 레이트(slew rate)를 개선하기 위한 한 쌍의 보상 커패시터들을 구비하는 보상부를 구비하고,
    상기 출력 신호가 발생된 후 일정한 시간동안 상기 보상 커패시터들이 전원 전압 및 접지 전압에 의하여 충전 또는 방전되는 것을 특징으로 하는 차동 증폭 회로.
  24. 제 23항에 있어서, 상기 보상부는,
    상기 전원 전압 및 상기 접지 전압에 각각 한쪽 단이 연결되는 한 쌍의 제 1 제어 스위치들 ;
    상기 한 쌍의 제 1 제어 스위치들의 다른 한쪽 단에 각각 한쪽 단이 연결되며 나머지 한쪽 단이 상기 출력 노드에 연결되는 한 쌍의 상기 보상 커패시터들 ; 및
    상기 한 쌍의 보상 커패시터들을 상기 차동 증폭부의 제 1 노드와 제 2 노드 사이에 직렬로 연결시키는 제 2 제어 스위치들을 구비하는 것을 특징으로 하는 차 동 증폭 회로.
  25. 제 24항에 있어서, 상기 제 1 제어 스위치들은,
    상기 일정한 시간동안 연결되어 상기 보상 커패시터들을 상기 전원 전압 및 접지 전압에 연결시키고,
    상기 제 2 제어 스위치들은 상기 일정한 시간동안 연결이 끊어지며,
    상기 일정한 시간이 지나면, 상기 제 1 제어 스위치들은 연결이 끊어지고, 상기 제 2 제어 스위치들은 연결되는 것을 특징으로 하는 차동 증폭 회로.
  26. 제 23항에 있어서, 상기 일정한 시간은,
    상기 출력 신호가 발생된 후 상기 출력 신호가 발진(oscillation)되기 직전까지의 시간인 것을 특징으로 하는 차동 증폭 회로.
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