KR20210120506A

KR20210120506A - 차동 증폭 회로

Info

Publication number: KR20210120506A
Application number: KR1020200037297A
Authority: KR
Inventors: 장근진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-03-27
Filing date: 2020-03-27
Publication date: 2021-10-07
Also published as: US11489500B2; CN113452332A; CN113452332B; US20210305954A1

Abstract

본 기술은 메모리 컨트롤러의 차동 증폭 회로에 있어서, 제 1 차동 신호를 증폭하여 제 2 차동 신호를 생성하는 증폭부; 상기 제 2 차동 신호의 슬루율을 제어하는 제어부; 및 상기 제 2 차동 신호에 따라 선택적으로 스위칭되어 제 3 차동 신호를 출력하는 출력부를 포함할 수 있다.

Description

차동 증폭 회로{DIFFERENTIAL AMPLIFIER CIRCUIT}

본 발명은 반도체 회로에 관한 것으로서, 특히 차동 증폭 회로에 관한 것이다.

반도체 회로는 다양한 신호들을 입력 받고, 입력된 신호의 전압 레벨을 내부 처리 또는 외부 출력하기 위해 조정할 필요가 있다.

따라서 반도체 회로는 신호의 전압 레벨을 조정하기 위해 증폭 회로 예를 들어, 차동 증폭 회로를 사용할 수 있다.

본 발명의 실시예는 저전력 고성능의 차동 증폭 회로를 제공한다.

본 발명의 실시예는 메모리 컨트롤러의 차동 증폭 회로에 있어서, 제 1 차동 신호를 증폭하여 제 2 차동 신호를 생성하는 증폭부; 상기 제 2 차동 신호의 슬루율을 제어하는 제어부; 및 상기 제 2 차동 신호에 따라 선택적으로 스위칭되어 제 3 차동 신호를 출력하는 출력부를 포함할 수 있다.

본 발명의 실시예는 보상 신호에 따라 제 1 차동 신호를 증폭하여 제 2 차동 신호를 생성하는 증폭부; 적어도 하나의 바이어스 신호들에 따라 상기 제 2 차동 신호의 슬루율을 제어하는 제어부; 상기 제 2 차동 신호에 따라 선택적으로 스위칭되어 제 3 차동 신호를 출력하는 출력부; 상기 적어도 하나의 바이어스 신호를 생성하도록 구성된 바이어스 회로; 및 상기 제 1 차동 신호 및 기준 전압에 따라 상기 보상 신호를 생성하도록 구성된 보상 회로를 포함할 수 있다.

본 발명의 실시예는 보상 신호에 따라 제 1 차동 신호를 증폭하여 생성한 제 2 차동 신호에 따라 플로팅 노드들을 제어하고, 상기 플로팅 노드들과 연결된 출력 드라이빙 게이트들을 선택적으로 스위칭시켜 제 3 차동 신호를 출력하도록 구성된 증폭 회로; 및 기준 전압 및 상기 제 1 차동 신호에 따라 상기 보상 신호를 생성하도록 구성된 보상 회로를 포함할 수 있다.

본 기술은 차동 증폭 회로의 소비 전력을 줄이고 성능을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 차동 증폭 회로의 구성을 나타낸 도면,
도 2는 도 1의 증폭 회로의 구성을 나타낸 도면,
도 3은 도 1의 바이어스 회로의 구성을 나타낸 도면,
도 4는 도 1의 보상 회로의 구성을 나타낸 도면,
도 5 및 도 6은 도 2의 증폭 회로의 동작을 설명하기 위한 도면이고,
도 7은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 도면이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 차동 증폭 회로의 구성을 나타낸 도면이다.

도 1을 참조하면, 본 발명의 실시예에 따른 차동 증폭 회로(10)는 증폭 회로(100), 바이어스 회로(300) 및 보상 회로(500)를 포함할 수 있다.

증폭 회로(100)는 제 1 차동 신호(INN, INP)를 증폭하여 생성한 제 2 차동 신호에 따라 플로팅 노드들을 제어하고, 플로팅 노드들과 연결된 출력 드라이빙 게이트들을 선택적으로 스위칭시켜 제 3 차동 신호(OUTN, OUTP)를 출력할 수 있다.

제 1 차동 신호(INN, INP)는 입력 신호라 칭할 수 있다.

제 2 차동 신호는 내부 신호로서 추후 설명하기로 한다.

제 3 차동 신호(OUTN, OUTP)는 출력 신호라 칭할 수 있다.

증폭 회로(100)는 보상 신호(CMFB)에 따라 제 1 차동 신호를 증폭하여 제 2 차동 신호를 생성할 수 있다.

증폭 회로(100)는 바이어스 신호들(VB1, VB2)에 따라 제 2 차동 신호의 슬루율을 제어할 수 있다.

바이어스 회로(300)는 증폭 회로(100)의 동작 바이어스 포인트에 맞는 바이어스 신호들(VB1, VB2)을 생성할 수 있다.

보상 회로(500)는 제 1 차동 신호(INN, INP) 및 기준 전압(VCOM)에 따라 보상 신호(CMFB)를 생성할 수 있다.

도 2는 도 1의 증폭 회로의 구성을 나타낸 도면이다.

도 2를 참조하면, 증폭 회로(100)는 증폭부(110), 제어부(120-1, 120-2) 및 출력부(130-1, 130-2)를 포함할 수 있다.

증폭 회로(100)는 제 1 전류 조정부(140) 및 제 2 전류 조정부(150-1, 150-2)를 더 포함할 수 있다.

증폭부(110)는 보상 신호(CMFB)에 따라 제 1 차동 신호(INN, INP)를 증폭하여 제 2 차동 신호(TN/TP, SN/SP)를 생성할 수 있다.

증폭부(110)는 제 1 내지 제 4 트랜지스터(111 - 114)를 포함할 수 있다.

제 1 트랜지스터(111)는 소오스가 전원단(VDD)과 연결되고, 게이트에 보상 신호(CMFB)가 인가되며, 드레인이 제 1 플로팅 노드(123-1)와 연결될 수 있다.

제 1 플로팅 노드(123-1)의 전압 레벨이 제 2 차동 신호(TN/TP, SN/SP) 중에서 어느 하나 예를 들어, TN로서 출력될 수 있다.

제 2 트랜지스터(112)는 드레인이 제 1 플로팅 노드(123-1)와 연결되고, 게이트에 제 1 차동 신호(INN, INP) 중에서 어느 하나 예를 들어, INN이 인가되며, 소오스가 제 1 전류 조정부(140)에 연결될 수 있다.

제 3 트랜지스터(113)는 소오스가 전원단(VDD)과 연결되고, 게이트에 보상 신호(CMFB)가 인가되며, 드레인이 제 2 플로팅 노드(126-1)와 연결될 수 있다.

제 2 플로팅 노드(126-1)의 전압 레벨이 제 2 차동 신호(TN/TP, SN/SP) 중에서 어느 하나 예를 들어, TP로서 출력될 수 있다.

제 4 트랜지스터(114)는 드레인이 제 2 플로팅 노드(126-1)와 연결되고, 게이트에 제 1 차동 신호(INN, INP) 중에서 다른 하나 예를 들어, INP가 인가되며, 소오스가 제 1 전류 조정부(140)에 연결될 수 있다.

제어부(120-1, 120-2)는 바이어스 신호들(VB1, VB2)에 따라 제 2 차동 신호(TN/TP, SN/SP)의 슬루율을 제어할 수 있다.

제어부(120-1, 120-2)는 제 1 제어부(120-1)와 제 2 제어부(120-2)를 포함할 수 있다.

제 1 제어부(120-1)는 제 5 트랜지스터(121) 및 제 6 트랜지스터(122)를 포함할 수 있다.

제 5 트랜지스터(121)는 소오스가 제 3 플로팅 노드(123-2)와 연결되고, 드레인이 제 1 플로팅 노드(123-1)와 연결되며, 게이트에 바이어스 신호들(VB1, VB2) 중에서 하나 예를 들어, VB1이 인가될 수 있다.

제 3 플로팅 노드(123-2)의 전압이 제 2 차동 신호(TN/TP, SN/SP) 중에서 어느 하나 예를 들어, SN으로서 출력될 수 있다.

제 6 트랜지스터(122)는 소오스가 제 1 플로팅 노드(123-1) 와 연결되고, 드레인이 제 3 플로팅 노드(123-2)와 연결되며, 게이트에 바이어스 신호들(VB1, VB2) 중에서 다른 하나 예를 들어, VB2가 인가될 수 있다.

제 2 제어부(120-2)는 제 7 트랜지스터(124) 및 제 8 트랜지스터(125)를 포함할 수 있다.

제 7 트랜지스터(124)는 소오스가 제 4 플로팅 노드(126-2)와 연결되고, 드레인이 제 2 플로팅 노드(126-1)와 연결되며, 게이트에 바이어스 신호들(VB1, VB2) 중에서 하나 예를 들어, VB1이 인가될 수 있다.

제 4 플로팅 노드(126-2)의 전압이 제 2 차동 신호(TN/TP, SN/SP) 중에서 어느 하나 예를 들어, SP로서 출력될 수 있다.

제 8 트랜지스터(125)는 소오스가 제 2 플로팅 노드(126-1)와 연결되고, 드레인이 제 4 플로팅 노드(126-2)와 연결되며, 게이트에 바이어스 신호들(VB1, VB2) 중에서 다른 하나 예를 들어, VB2가 인가될 수 있다.

출력부(130-1, 130-2)는 상기 제 3 차동 신호(OUTN, OUTP)의 전압 레벨 변동에 따라 상기 제 2 차동 신호(TN/TP, SN/SP)의 전압 레벨을 선형적으로 조정할 수 있다.

출력부(130-1, 130-2)는 제 1 내지 제 4 플로팅 노드(123-1, 126-1, 123-2, 126-2)와 연결된 출력 드라이빙 게이트들을 선택적으로 스위칭시켜 제 3 차동 신호(OUTN, OUTP)를 출력할 수 있다.

출력 드라이빙 게이트들은 출력부(130-1, 130-2)의 제 9 내지 제 12 트랜지스터(131, 132, 138, 139)를 포함할 수 있다.

출력부(130-1, 130-2)는 제 1 출력부(130-1) 및 제 2 출력부(130-2)를 포함할 수 있다.

제 1 출력부(130-1)는 제 9 트랜지스터(131), 제 10 트랜지스터(132), 제 1 저항(133), 제 2 저항(134), 제 1 내지 제 3 커패시터(135 - 137)를 포함할 수 있다.

제 9 트랜지스터(131)는 소오스가 전원단(VDD)과 연결되고, 게이트가 제 1 플로팅 노드(123-1)와 연결될 수 있다.

제 10 트랜지스터(132)는 소오스가 접지단과 연결되고, 게이트가 제 3 플로팅 노드(123-2)와 연결될 수 있다.

제 1 저항(133)은 그 일단이 제 9 트랜지스터(131)의 게이트 및 제 1 플로팅 노드(123-1)와 공통 연결될 수 있다.

제 2 저항(134)은 그 일단이 제 10 트랜지스터(132)의 게이트 및 제 3 플로팅 노드(123-2)와 공통 연결될 수 있다.

제 1 커패시터(135)는 그 일단이 제 1 저항(133)의 타단과 연결될 수 있다.

제 2 커패시터(136)는 그 일단이 제 2 저항(134)의 타단과 연결될 수 있다.

제 3 커패시터(137)는 그 일단이 제 9 트랜지스터(131)의 드레인, 제 1 커패시터(135)의 타단, 제 2 커패시터(136)의 타단 및 제 10 트랜지스터(132)의 드레인과 공통 연결될 수 있다.

제 2 출력부(130-2)는 제 11 트랜지스터(138), 제 12 트랜지스터(139), 제 3 저항(140), 제 4 저항(141), 제 4 내지 제 6 커패시터(142 - 144)를 포함할 수 있다.

제 11 트랜지스터(138)는 소오스가 전원단(VDD)과 연결되고, 게이트가 제 2 플로팅 노드(126-1)와 연결될 수 있다.

제 12 트랜지스터(139)는 소오스가 접지단과 연결되고, 게이트가 제 4 플로팅 노드(126-2)와 연결될 수 있다.

제 3 저항(140)은 그 일단이 제 11 트랜지스터(138)의 게이트 및 제 2 플로팅 노드(126-1)와 공통 연결될 수 있다.

제 4 저항(141)은 그 일단이 제 12 트랜지스터(139)의 게이트 및 제 4 플로팅 노드(126-2)와 공통 연결될 수 있다.

제 4 커패시터(142)는 그 일단이 제 3 저항(140)의 타단과 연결될 수 있다.

제 5 커패시터(143)는 그 일단이 제 4 저항(141)의 타단과 연결될 수 있다.

제 6 커패시터(144)는 그 일단이 제 11 트랜지스터(138)의 드레인, 제 4 커패시터(142)의 타단, 제 5 커패시터(143)의 타단 및 제 12 트랜지스터(139)의 드레인과 공통 연결될 수 있다.

제 1 전류 조정부(140)는 증폭부(110)의 싱크 전류를 제어할 수 있다.

제 1 전류 조정부(140)는 증폭부(110)의 제 2 트랜지스터(112)의 소오스 및 제 4 트랜지스터(114)의 소오스와 접지단 사이에 연결될 수 있다.

제 2 전류 조정부(150-1, 150-2)는 제어부(120-1, 120-2)의 싱크 전류를 제어할 수 있다.

제 2 전류 조정부(150-1, 150-2)는 제 3 플로팅 노드(123-2)와 제 4 플로팅 노드(126-2)와 연결될 수 있다.

제 2 전류 조정부(150-1, 150-2) 중에서 어느 하나(150-1)는 제 3 플로팅 노드(123-2)와 연결될 수 있다.

제 2 전류 조정부(150-1, 150-2) 중에서 다른 하나(150-2)는 제 4 플로팅 노드(126-2)와 연결될 수 있다.

도 3은 도 1의 바이어스 회로의 구성을 나타낸 도면이다.

도 3을 참조하면, 바이어스 회로(300)는 증폭 회로(100)의 동작 바이어스 포인트에 맞는 바이어스 신호들(VB1, VB2)을 생성할 수 있다.

바이어스 회로(300)는 제 1 내지 제 4 트랜지스터(310 - 340), 전류 조정부들(350, 360)을 포함할 수 있다.

제 1 트랜지스터(310)는 게이트가 자신의 드레인과 연결될 수 있다.

제 2 트랜지스터(320)는 소오스가 접지단과 연결되고, 게이트가 자신의 드레인 및 제 1 트랜지스터(310)의 소오스와 연결될 수 있다.

제 1 트랜지스터(310) 및 제 2 트랜지스터(320)가 제 1 전류 패스를 형성할 수 있으며, 제 1 트랜지스터(310)와 제 2 트랜지스터(320) 중에서 어느 하나 예를 들어, 제 1 트랜지스터(310)의 게이트 레벨이 바이어스 신호(VB1)로서 사용될 수 있다.

제 3 트랜지스터(330)는 소오스가 전원단(VDD)과 연결되고, 게이트가 자신의 소오스와 연결될 수 있다.

제 4 트랜지스터(340)는 소오스가 제 3 트랜지스터(330)의 드레인 및 자신의 게이트와 연결될 수 있다.

제 3 트랜지스터(330) 및 제 4 트랜지스터(340)가 제 2 전류 패스를 형성할 수 있으며, 제 3 트랜지스터(330)와 제 4 트랜지스터(340) 중에서 어느 하나 예를 들어, 제 4 트랜지스터(340)의 게이트 레벨이 바이어스 신호(VB2)로서 사용될 수 있다.

전류 조정부(350)는 제 1 전류 패스의 소스 전류를 제어할 수 있다.

전류 조정부(350)는 전원단(VDD)과 제 1 트랜지스터(310)의 드레인 사이에 연결될 수 있다.

다른 전류 조정부(360)는 제 2 전류 패스의 싱크 전류를 제어할 수 있다.

전류 조정부(360)는 제 4 트랜지스터(340)의 드레인과 접지단 사이에 연결될 수 있다.

제 1 내지 제 4 트랜지스터(310 - 340)는 다이오드-커넥티드 형태로 구성될 수 있다.

바이어스 회로(300)는 전류량 즉, Ip3, In3, I1, I2-1, I2-2, Iop, Ion 등의 관계, 그리고 출력부(130-1, 130-2)의 트랜지스터들 및 제어부(120-1, 120-2)의 트랜지스터들 대비 바이어스 회로(300)의 트랜지스터의 사이즈 즉, 게이트 폭을 고려하여 설계될 수 있다.

상술한 설계에 따라 생성된 바이어스 신호들(VB1, VB2)에 의해 증폭 회로(100)의 동작 바이어스 포인트를 목표 값으로 맞출 수 있다.

도 4는 도 1의 보상 회로의 구성을 나타낸 도면이다.

도 4를 참조하면, 보상 회로(500)는 제 1 차동 신호(INN, INP) 및 기준 전압(VCOM)에 따라 보상 신호(CMFB)를 생성할 수 있다.

보상 회로(500)는 복제 회로(510) 및 분배 저항(520)을 포함할 수 있다.

복제 회로(510)는 증폭부(110) 및 제 1 전류 조정부(140)를 복제하여 구성될 수 있다.

복제 회로(510)는 제 1 내지 제 4 트랜지스터(511 - 514) 및 전류 조정부(515)를 포함할 수 있다.

제 1 트랜지스터(511)는 소오스가 전원단(VDD)과 연결되고, 게이트가 자신의 드레인과 연결될 수 있다.

제 1 트랜지스터(511)의 게이트의 전압 레벨이 보상 신호(CMFB)로서 사용될 수 있다.

제 2 트랜지스터(512)는 드레인이 제 1 트랜지스터(511)의 드레인과 연결되고, 게이트에 분배 전압(VCM)이 인가되며, 소오스가 전류 조정부(515)에 연결될 수 있다.

제 3 트랜지스터(513)는 소오스가 전원단(VDD)과 연결되고, 게이트가 자신의 드레인과 연결될 수 있다.

제 4 트랜지스터(514)는 드레인이 제 3 트랜지스터(513)의 드레인과 연결되고, 게이트에 기준 전압(VCOM)이 인가되며, 소오스가 전류 조정부(515)에 연결될 수 있다.

전류 조정부(515)는 제 1 내지 제 4 트랜지스터(511 - 514)를 경유하는 전류 패스의 싱크 전류를 제어할 수 있다.

전류 조정부(515)는 제 2 트랜지스터(512)의 소오스 및 제 4 트랜지스터(514)의 소오스와 접지단 사이에 연결될 수 있다.

분배 저항(520)은 제 1 차동 신호(INN, INP)를 분배하여 INN과 INP의 중간 전압 레벨을 분배 전압(VCM)으로서 출력할 수 있다.

분배 저항(520)은 제 1 저항(521) 및 제 2 저항(522)을 포함할 수 있다.

제 1 저항(521)은 그 일단에 제 1 차동 신호(INN, INP) 중에서 어느 하나 예를 들어, INP가 인가될 수 있다.

제 2 저항(522)은 그 일단이 제 1 저항(521)의 타단과 연결되고, 타단에 제 1 차동 신호(INN, INP) 중에서 다른 하나 예를 들어, INN이 인가될 수 있다.

상술한 보상 회로(500)의 동작 원리를 설명하면 다음과 같다.

기준 전압(VCOM)은 목표로 하는 제 1 차동 신호(INN, INP)의 전압 레벨 예를 들어, INN과 INP의 공통 전압 레벨 중 하나로 설정될 수 있다.

분배 전압(VCM)은 INN과 INP의 중간 전압 레벨이다.

따라서 보상 회로(500)는 분배 전압(VCM)이 항상 기준 전압(VCOM)과 일치하도록 보상 신호(CMFB)의 레벨을 조정하게 된다.

도 5 및 도 6은 도 2의 증폭 회로의 동작을 설명하기 위한 도면으로서, 도 5는 제 1 차동 신호(INN, INP) 중에서 INP의 전압 레벨이 INN의 전압 레벨에 비해 높은 경우(INP > INN)의 증폭 회로의 동작을 설명하기 위한 도면이고, 도 6은 제 1 차동 신호(INN, INP) 중에서 INN의 전압 레벨이 INP의 전압 레벨에 비해 높은 경우(INN > INP)의 증폭 회로의 동작을 설명하기 위한 도면이다.

도 5를 참조하면, 제 1 차동 신호(INN, INP) 중에서 INP의 전압 레벨이 INN의 전압 레벨에 비해 높으므로 제 3 차동 신호(OUTN, OUTP) 중에서 OUTP의 전압 레벨이 낮아지게 된다.

OUTP의 전압 레벨이 낮아짐에 따라 제 2 차동 신호(TN/TP, SN/SP) 중에서 TP의 전압 레벨이 낮아지게 된다.

TP의 전압 레벨이 낮아지지만 바이어스 신호들(VB1, VB2)의 전압 레벨은 일정하게 유지되므로 제 2 제어부(120-2)의 제 8 트랜지스터(125)는 턴 오프되고 제 7 트랜지스터(124)를 통해서만 전류가 흐르게 되어 SP의 전압 레벨 또한 낮아지게 된다.

TP 및 SP의 전압 레벨이 모두 낮아지므로 제 2 출력부(130-2)의 제 12 트랜지스터(139)는 턴 오프되고, 제 11 트랜지스터(138)를 통해 제 6 커패시터(144)로 커런트 소싱(Current sourcing)이 이루어진다.

한편, INN의 전압 레벨은 INP에 비해 상대적으로 낮으므로 제 2 차동 신호(TN/TP, SN/SP) 중에서 TN, SN의 전압 레벨이 높아지게 된다.

TN 및 SN의 전압 레벨이 높아지므로 제 1 출력부(130-1)의 제 9 트랜지스터(131)는 턴 오프되고, 제 3 커패시터(137)에서 제 10 트랜지스터(132)를 통해 커런트 싱킹(Current sinking)이 이루어진다.

도 6을 참조하면, 제 1 차동 신호(INN, INP) 중에서 INN의 전압 레벨이 INP의 전압 레벨에 비해 높으므로 제 3 차동 신호(OUTN, OUTP) 중에서 OUTN의 전압 레벨이 낮아지게 된다.

OUTN의 전압 레벨이 낮아짐에 따라 제 2 차동 신호(TN/TP, SN/SP) 중에서 TN의 전압 레벨이 낮아지게 된다.

TN의 전압 레벨이 낮아지지만 바이어스 신호들(VB1, VB2)의 전압 레벨은 일정하게 유지되므로 제 1 제어부(120-1)의 제 6 트랜지스터(122)는 턴 오프되고 제 5 트랜지스터(121)를 통해서만 전류가 흐르게 되어 SN의 전압 레벨 또한 낮아지게 된다.

TN 및 SN의 전압 레벨이 모두 낮아지므로 제 1 출력부(130-1)의 제 10 트랜지스터(132)는 턴 오프되고, 제 9 트랜지스터(131)를 통해 제 3 커패시터(137)로 커런트 소싱(Current sourcing)이 이루어진다.

한편, INP의 전압 레벨은 INN에 비해 상대적으로 낮으므로 제 2 차동 신호(TN/TP, SN/SP) 중에서 TP, SP의 전압 레벨이 높아지게 된다.

TP 및 SP의 전압 레벨이 높아지므로 제 2 출력부(130-2)의 제 11 트랜지스터(138)는 턴 오프되고, 제 6 커패시터(144)에서 제 12 트랜지스터(139)를 통해 커런트 싱킹(Current sinking)이 이루어진다.

도 5 및 도 6을 참조하여 설명한 바와 같이, 본 발명의 실시예는 제 1 내지 제 4 플로팅 노드(123-1, 126-1, 123-2, 126-2)의 전압 레벨이 제 1 차동 신호(INN, INP)에 따라 자동으로 조정된다.

따라서 입력 신호 즉, INN과 INP가 오차범위내로 일치할 경우 적은 양의 스테틱(static) 전류를 소모하며, INN과 INP 중에서 어느 하나의 전압 레벨이 높아질 경우에는 전류 소싱 및 전류 싱킹을 수행하여 다이나믹한 전류 공급을 통해 넓은 전압 범위의 출력이 가능하다.

도 7은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 도면이다.

도 7을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(11)은 메모리(700) 및 메모리 컨트롤러(900)를 포함할 수 있다.

메모리(700)는 칩 형태 또는 다수의 칩을 포함하는 메모리 모듈 형태일 수 있다.

메모리(700)는 DRAM, Flash RAM, MRAM, FRAM 또는 ReRAM 등의 다양한 메모리 종류들 중에서 하나 또는 둘 이상이 혼재된 형태를 포함할 수 있다.

메모리 컨트롤러(900)는 메모리(700)의 데이터 입력 및 출력을 제어할 수 있다.

메모리 컨트롤러(900)는 수신기(RX)(910) 및 송신기(TX)(920)를 포함할 수 있다.

수신기(910)는 메모리(700)에서 전송된 데이터(DQ)를 수신하여 수신 데이터(DIN)를 생성할 수 있다.

송신기(920)는 메모리 컨트롤러(900)의 송신 데이터(DOUT)를 메모리(700)에 송신할 수 있다.

송신 데이터(DOUT)는 데이터, 어드레스 및 커맨드 중에서 적어도 하나를 포함할 수 있다.

도 1 내지 도 6을 참조하여 설명한 본 발명의 실시예에 따른 차동 증폭 회로(10)는 메모리 컨트롤러(900)의 수신기(910) 또는/및 송신기(920)에 포함될 수 있다.

상술한 본 발명의 실시예에 따른 차동 증폭 회로(10)가 메모리 컨트롤러(900)의 수신기(910) 또는/및 송신기(920)에 포함된 것은 일 예일 뿐, 본 발명의 실시예에 따른 차동 증폭 회로(10)는 메모리(700)에 포함될 수도 있으며, 신호 입력 또는/및 출력이 이루어지는 다양한 반도체 장치에 포함될 수 있다.

상술한 본 발명의 실시예에 따른 차동 증폭 회로(10)는 입력 신호에 따라 적은 양의 스테틱 전류를 소모하며, 입력 신호의 전압 차에 따라 전류 소싱 및 전류 싱킹을 수행하여 다이나믹한 전류 공급을 통해 넓은 전압 범위의 출력이 가능하므로 본 발명의 실시예가 적용된 반도체 장치의 전류 소비를 줄임과 동시에 입력 및 출력 성능을 향상시킬 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

메모리 컨트롤러의 차동 증폭 회로에 있어서,
제 1 차동 신호를 증폭하여 제 2 차동 신호를 생성하는 증폭부;
상기 제 2 차동 신호의 슬루율을 제어하는 제어부; 및
상기 제 2 차동 신호에 따라 선택적으로 스위칭되어 제 3 차동 신호를 출력하는 출력부를 포함하는 차동 증폭 회로.
제 1 항에 있어서,
상기 제어부는
적어도 하나의 바이어스 신호에 따라 상기 제 2 차동 신호의 슬루율을 제어하는 차동 증폭 회로.
제 1 항에 있어서,
상기 제어부는
상기 제 2 차동 신호 중에서 어느 하나가 인가되는 제 1 플로팅 노드와 병렬 연결된 제 1 트랜지스터와 제 2 트랜지스터, 및
상기 제 2 차동 신호 중에서 다른 하나가 인가되는 제 2 플로팅 노드와 병렬 연결된 제 3 트랜지스터와 제 4 트랜지스터를 포함하는 차동 증폭 회로.
제 3 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 적어도 하나의 바이어스 신호 중에서 어느 하나에 의해 제어되고, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 상기 적어도 하나의 바이어스 신호 중에서 다른 하나에 의해 제어되는 차동 증폭 회로.
제 1 항에 있어서,
상기 출력부는
상기 제 3 차동 신호의 전압 레벨 변동에 따라 상기 제 2 차동 신호의 전압 레벨을 선형적으로 조정하도록 구성되는 차동 증폭 회로.
제 1 항에 있어서,
상기 출력부는
서로 연결된 트랜지스터, 저항 및 커패시터를 포함하고,
상기 제 2 차동 신호 중에서 어느 하나가 상기 트랜지스터와 상기 저항에 병렬 인가되는 차동 증폭 회로.
제 1 항에 있어서,
상기 출력부는
상기 제 3 차동 신호를 각각 출력하기 위한 노드들과 각각 연결된 복수의 커패시터를 포함하고,
상기 제 1 차동 신호 중에서 어느 하나의 전압 레벨이 다른 하나에 비해 높은 경우 상기 복수의 커패시터 중에서 어느 하나를 통해 커런트 소싱을 수행하고, 다른 하나를 통해 커런트 싱킹을 수행하도록 구성되는 차동 증폭 회로.
제 1 항에 있어서,
상기 증폭부의 싱크 전류를 제어하는 제 1 전류 조정부를 더 포함하는 차동 증폭 회로.
제 8 항에 있어서,
상기 출력부의 싱크 전류를 제어하는 제 2 전류 조정부를 더 포함하는 차동 증폭 회로.
보상 신호에 따라 제 1 차동 신호를 증폭하여 제 2 차동 신호를 생성하는 증폭부;
적어도 하나의 바이어스 신호들에 따라 상기 제 2 차동 신호의 슬루율을 제어하는 제어부;
상기 제 2 차동 신호에 따라 선택적으로 스위칭되어 제 3 차동 신호를 출력하는 출력부;
상기 적어도 하나의 바이어스 신호를 생성하도록 구성된 바이어스 회로; 및
상기 제 1 차동 신호 및 기준 전압에 따라 상기 보상 신호를 생성하도록 구성된 보상 회로를 포함하는 차동 증폭 회로.
제 10 항에 있어서,
상기 제어부는
상기 제 2 차동 신호 중에서 어느 하나가 인가되는 제 1 플로팅 노드와 병렬 연결된 제 1 트랜지스터와 제 2 트랜지스터, 및
상기 제 2 차동 신호 중에서 다른 하나가 인가되는 제 2 플로팅 노드와 병렬 연결된 제 3 트랜지스터와 제 4 트랜지스터를 포함하는 차동 증폭 회로.
제 11 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 적어도 하나의 바이어스 신호 중에서 어느 하나에 의해 제어되고, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 상기 적어도 하나의 바이어스 신호 중에서 다른 하나에 의해 제어되는 차동 증폭 회로.
제 10 항에 있어서,
상기 출력부는
상기 제 3 차동 신호의 전압 레벨 변동에 따라 상기 제 2 차동 신호의 전압 레벨을 선형적으로 조정하도록 구성되는 차동 증폭 회로.
제 10 항에 있어서,
상기 출력부는
상기 제 3 차동 신호를 각각 출력하기 위한 노드들과 각각 연결된 복수의 커패시터를 포함하고,
상기 제 1 차동 신호 중에서 어느 하나의 전압 레벨이 다른 하나에 비해 높은 경우 상기 복수의 커패시터 중에서 어느 하나를 통해 커런트 소싱을 수행하고, 다른 하나를 통해 커런트 싱킹을 수행하도록 구성되는 차동 증폭 회로.
제 10 항에 있어서,
상기 증폭부의 싱크 전류를 제어하는 제 1 전류 조정부, 및
상기 출력부의 싱크 전류를 제어하는 제 2 전류 조정부를 더 포함하는 차동 증폭 회로.
보상 신호에 따라 제 1 차동 신호를 증폭하여 생성한 제 2 차동 신호에 따라 플로팅 노드들을 제어하고, 상기 플로팅 노드들과 연결된 출력 드라이빙 게이트들을 선택적으로 스위칭시켜 제 3 차동 신호를 출력하도록 구성된 증폭 회로; 및
기준 전압 및 상기 제 1 차동 신호에 따라 상기 보상 신호를 생성하도록 구성된 보상 회로를 포함하는 차동 증폭 회로.
제 16 항에 있어서,
상기 증폭 회로는
바이어스 신호들에 따라 상기 제 2 차동 신호의 슬루율을 제어하도록 구성되는 차동 증폭 회로.
제 17 항에 있어서,
상기 증폭 회로의 동작 바이어스 포인트에 맞는 상기 바이어스 신호들을 생성하도록 구성된 바이어스 회로를 더 포함하는 차동 증폭 회로.
제 16 항에 있어서,
상기 증폭 회로는
상기 제 1 차동 신호를 증폭하여 상기 제 2 차동 신호를 생성하는 증폭부,
상기 제 2 차동 신호의 슬루율을 제어하는 제어부, 및
상기 제 2 차동 신호에 따라 선택적으로 스위칭되어 상기 제 3 차동 신호를 출력하는 출력부를 포함하는 차동 증폭 회로.
제 19 항에 있어서,
상기 제어부는
바이어스 신호들에 따라 상기 제 2 차동 신호의 슬루율을 제어하는 차동 증폭 회로.
제 19 항에 있어서,
상기 제어부는
상기 제 2 차동 신호 중에서 어느 하나가 인가되는 제 1 플로팅 노드와 병렬 연결된 제 1 트랜지스터와 제 2 트랜지스터, 및
상기 제 2 차동 신호 중에서 다른 하나가 인가되는 제 2 플로팅 노드와 병렬 연결된 제 3 트랜지스터와 제 4 트랜지스터를 포함하는 차동 증폭 회로.
제 19 항에 있어서,
상기 출력부는
상기 제 3 차동 신호의 전압 레벨 변동에 따라 상기 제 2 차동 신호의 전압 레벨을 선형적으로 조정하도록 구성되는 차동 증폭 회로.
제 19 항에 있어서,
상기 출력부는
서로 연결된 트랜지스터, 저항 및 커패시터를 포함하고,
상기 제 2 차동 신호 중에서 어느 하나가 상기 트랜지스터와 상기 저항에 병렬 인가되는 차동 증폭 회로.
제 19 항에 있어서,
상기 출력부는
상기 제 3 차동 신호를 각각 출력하기 위한 노드들과 각각 연결된 복수의 커패시터를 포함하고,
상기 제 1 차동 신호 중에서 어느 하나의 전압 레벨이 다른 하나에 비해 높은 경우 상기 복수의 커패시터 중에서 어느 하나를 통해 커런트 소싱을 수행하고, 다른 하나를 통해 커런트 싱킹을 수행하도록 구성되는 차동 증폭 회로.
제 19 항에 있어서,
상기 증폭부의 싱크 전류를 제어하는 제 1 전류 조정부, 및
상기 출력부의 싱크 전류를 제어하는 제 2 전류 조정부를 더 포함하는 차동 증폭 회로.