[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20150141340A - 채널 버퍼 블록을 포함하는 장치들 - Google Patents

채널 버퍼 블록을 포함하는 장치들 Download PDF

Info

Publication number
KR20150141340A
KR20150141340A KR1020140069901A KR20140069901A KR20150141340A KR 20150141340 A KR20150141340 A KR 20150141340A KR 1020140069901 A KR1020140069901 A KR 1020140069901A KR 20140069901 A KR20140069901 A KR 20140069901A KR 20150141340 A KR20150141340 A KR 20150141340A
Authority
KR
South Korea
Prior art keywords
voltage
bias
control voltage
coupling
buffer block
Prior art date
Application number
KR1020140069901A
Other languages
English (en)
Inventor
김경춘
박현상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140069901A priority Critical patent/KR20150141340A/ko
Priority to US14/581,792 priority patent/US9240234B2/en
Publication of KR20150141340A publication Critical patent/KR20150141340A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Theoretical Computer Science (AREA)

Abstract

채널 버퍼 블록을 포함하는 컬럼 드라이버 IC에서, 상기 채널 버퍼 블록은 제1바이어스 전압에 반비례하는 제1바이어스 전류를 생성하는 제1바이어스 회로와 상기 제1바이어스 전류를 이용하여 입력 전압들의 차이를 증폭하는 제1트랜지스터 쌍을 포함하는 제1차동 증폭기와, 제2바이어스 전압에 비례하는 제2바이어스 전류를 생성하는 제2바이어스 회로와 상기 제2바이어스 전류를 이용하여 상기 입력 전압들의 상기 차이를 증폭하는 제2트랜지스터 쌍을 포함하는 제2차동 증폭기와, 슬루잉 구간 동안, 제1제어 전압을 이용하여 상기 제1바이어스 전압을 감소시키는 제1커플링 커패시터와, 상기 슬루잉 구간 동안, 제2제어 전압을 이용하여 제2바이어스 전압을 증가시키는 제2커플링 커패시터를 포함한다.

Description

채널 버퍼 블록을 포함하는 장치들{DEVICES HAVING CHANNEL BUFFER BLOCK}
본 발명의 개념에 따른 실시 예는 채널 버퍼 블록을 포함하는 장치들에 관한 것으로, 특히 스탠바이(standby) 전류를 증가시키지 않고 높은 슬루-레이트 (slew-rate)를 갖는 출력 전압을 출력하는 채널 버퍼 블록의 동작 방법과 상기 채널 버퍼 블록을 포함하는 장치들에 관한 것이다.
저전력 고해상도의 휴대용 디스플레이의 수요가 증가하고 있으며 상기 휴대용 디스플레이를 구동하기 위해 고속 고정밀도를 갖는 디스플레이 드라이버 회로가 요구되고 있다.
동일한 크기의 디스플레이에서 해상도가 증가하면, 상기 디스플레이의 디스플레이 패널에 구현된 픽셀(pixel)의 충전 시간이 짧아지게 되어 높은 슬루-레이트를 갖는 디스플레이 드라이버 회로가 필요하다.
슬루-레이트는 단위 시간당 출력 전압의 최대 변화량을 의미하므로, 높은 슬루-레이트를 갖는 디스플레이 드라이버 회로의 스탠바이 전류는 증가한다. 따라서, 높은 슬루-레이트를 갖는 상기 디스플레이 드라이버는 상당히 많은 전력을 소모한다.
높은 슬루-레이트를 갖는 디스플레이 드라이버가 스마트 폰 또는 태블릿 PC와 같이 배터리를 사용하는 휴대용 전자 장치에 사용될 때, 상기 휴대용 전자 장치는 상당히 많은 전력을 소모한다. 그러나, 상기 휴대용 전자 장치는 저전력 소모에 대한 요구와 높은 슬루-레이트에 대한 요구도 함께 충족시켜야 한다.
본 발명의 해결하고자 하는 과제는 스탠바이 전류를 증가시키지 않고 칩 사이즈를 증가시키지 않으면서도 높은 슬루-레이트를 갖는 컬럼 드라이버 IC와 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 채널 버퍼 블록의 동작 방법은 슬루잉(slewing) 구간 동안, 상기 채널 버퍼 블록에 포함된 입력 스테이지의 바이어스 라인들로 공급되는 바이어스 전압들을 커플링 커패시터들의 커플링 효과를 이용하여 변경하는 단계와, 입력 전압들과 변경된 바이어스 전압들을 이용하여, 상기 입력 스테이지의 바이어스 전류들을 증가시키는 단계를 포함한다.
실시 예에 따라 상기 변경하는 단계는 상기 채널 버퍼 블록의 외부로부터 상기 커플링 커패시터들로 입력되는 커플링 펄스 신호를 이용하여 상기 바이어스 전압들을 변경한다. 상기 커플링 펄스 신호의 펄스 폭은 조절될 수 있다.
다른 실시 예에 따라 상기 변경하는 단계는, 셀프-부스팅을 위해, 상기 커플링 커패시터들로 입력되는 상기 입력 스테이지의 내부 노드들의 전압들을 이용하여 상기 바이어스 전압들을 변경할 수 있다.
본 발명의 실시 예에 따른 채널 버퍼 블록을 포함하는 컬럼 드라이버 IC에서, 상기 채널 버퍼 블록은 제1차동 증폭기, 제2차동 증폭기, 제1커플링 커패시터, 및 제2커플링 커패시터를 포함한다.
상기 제1차동 증폭기는 제1바이어스 전압에 반비례하는 제1바이어스 전류를 생성하는 제1바이어스 회로와, 상기 제1바이어스 전류를 이용하여 입력 전압들의 차이를 증폭하는 제1트랜지스터 쌍을 포함한다.
상기 제2차동 증폭기는 제2바이어스 전압에 비례하는 제2바이어스 전류를 생성하는 제2바이어스 회로와, 상기 제2바이어스 전류를 이용하여 상기 입력 전압들의 상기 차이를 증폭하는 제2트랜지스터 쌍을 포함한다.
상기 제1커플링 커패시터는, 슬루잉 구간 동안, 제1제어 전압을 이용하여 상기 제1바이어스 전압을 감소시킬 수 있다. 상기 제2커플링 커패시터는, 상기 슬루잉 구간 동안, 제2제어 전압을 이용하여 제2바이어스 전압을 증가시킬 수 있다.
실시 예에 따라 상기 제1제어 전압과 상기 제2제어 전압은 상기 채널 버퍼 블록(130-1)의 외부로부터 입력되고, 상기 슬루잉 구간 동안, 상기 제1제어 전압의 위상과 상기 제2제어 전압의 위상은 서로 반대이다.
상기 컬럼 드라이버 IC는 타이밍 컨트롤러로부터 출력된 제어 코드를 이용하여 상기 제1제어 전압의 펄스 폭을 제어하는 펄스 폭 제어 회로를 더 포함한다.
다른 실시 예에 따라 상기 제1제어 전압은 상기 제1바이어스 회로와 상기 제1트랜지스터 쌍의 제1공통 노드의 전압이고, 상기 제2제어 전압은 상기 제2바이어스 회로와 상기 제2트랜지스터 쌍의 제2공통 노드의 전압이다.
상기 입력 전압들 중의 어느 하나가 감소할 때, 상기 제1공통 노드의 전압은 감소하고, 상기 어느 하나가 증가할 때, 상기 제2공통 노드의 전압은 증가한다.
본 발명의 실시 예에 따른 디스플레이 시스템은 상기 컬럼 드라이버 IC와, 상기 컬럼 드라이버 IC의 동작을 제어하는 타이밍 컨트롤러를 포함한다.
상기 제1제어 전압과 상기 제2제어 전압은 상기 채널 버퍼 블록의 외부로부터 입력되고, 상기 슬루잉 구간 동안, 상기 제1제어 전압의 위상과 상기 제2제어 전압의 위상은 서로 반대이다.
상기 컬럼 드라이버 IC는 타이밍 컨트롤러로부터 출력된 제어 코드를 이용하여 상기 제1제어 전압의 펄스 폭을 제어하는 펄스 폭 제어 회로를 더 포함한다.
상기 타이밍 컨트롤러는 디스플레이 데이터의 이전 라인 데이터와 상기 디스플레이 데이터의 현재 라인 데이터를 비교하고 비교의 결과에 따라 상기 제어 코드를 생성한다.
상기 디스플레이 시스템은 상기 컬럼 드라이버 IC와 상기 타이밍 컨트롤러 사이에 접속된 시리얼 인터페이스를 더 포함하고, 상기 타이밍 컨트롤러는 상기 디스플레이 데이터와 상기 제어 코드를 포함하는 데이터 패킷을 생성하고 생성된 데이터 패킷을 상기 시리얼 인터페이스를 통해 상기 컬럼 드라이버 IC로 전송한다.
본 발명의 실시 예에 따른 이미지 처리 시스템은 채널 버퍼 블록을 포함하는 컬럼 드라이버 IC와, 상기 컬럼 드라이버 IC의 동작을 제어하는 타이밍 컨트롤러와, 상기 타이밍 컨트롤러의 동작을 제어하는 프로세서를 포함한다.
상기 채널 버퍼 블록은 제1바이어스 전압에 반비례하는 제1바이어스 전류를 생성하는 제1바이어스 회로와 상기 제1바이어스 전류를 이용하여 입력 전압들의 차이를 증폭하는 제1트랜지스터 쌍을 포함하는 제1차동 증폭기와, 제2바이어스 전압에 비례하는 제2바이어스 전류를 생성하는 제2바이어스 회로와 상기 제2바이어스 전류를 이용하여 상기 입력 전압들의 상기 차이를 증폭하는 제2트랜지스터 쌍을 포함하는 제2차동 증폭기와, 슬루잉 구간 동안, 제1제어 전압을 이용하여 상기 제1바이어스 전압을 감소시키는 제1커플링 커패시터와, 상기 슬루잉 구간 동안, 제2제어 전압을 이용하여 제2바이어스 전압을 증가시키는 제2커플링 커패시터를 포함한다.
본 발명의 실시 예에 따른 장치는 스탠바이 전류를 증가시키지 않고 높은 슬루-레이트를 갖는 출력 전압을 출력할 수 있으므로, 저전력 고해상도 디스플레이의 전력 소모를 줄일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 타이밍 컨트롤러와 컬럼 드라이버 IC를 포함하는 디스플레이 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 컬럼 드라이버 IC의 실시 예를 나타내는 블록도이다.
도 3은 도 1에 도시된 타이밍 컨트롤러의 실시 예를 나타내는 블록도이다.
도 4는 도 1에 도시된 타이밍 컨트롤러에서 생성된 데이터 패킷을 나타낸다.
도 5는 도 2에 도시된 커플링 펄스 신호 생성기의 출력 신호들의 파형도를 나타낸다.
도 6은 도 2에 도시된 펄스 폭 제어 회로의 출력 신호와, 채널 버퍼 블록의 출력 신호들의 파형도를 나타낸다.
도 7은 도 2에 도시된 채널 버퍼 블록의 출력 신호들의 파형도를 나타낸다.
도 8은 본 발명의 다른 실시 예에 따른 타이밍 컨트롤러와 컬럼 드라이버 IC를 포함하는 디스플레이 시스템의 블록도를 나타낸다.
도 9는 도 8에 도시되고 셀프-부스팅 커패시터들을 포함하는 채널 버퍼 블록의 블록도를 나타낸다.
도 10는 도 9에 도시된 셀프-부스팅 커패시터를 포함하는 트랜지스터의 모델링 회로와 상기 트랜지스터의 단면도를 나타낸다.
도 11은 도 9에 도시된 채널 버퍼 블록의 출력 신호들의 파형도를 나타낸다.
도 12는 도 1 또는 도 8에 도시된 디스플레이 시스템을 포함하는 시스템의 블록도를 나타낸다.
도 13은 본 발명의 실시 예에 따른 채널 버퍼 블록의 동작 방법을 나타내는 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 타이밍 컨트롤러와 컬럼 드라이버 IC를 포함하는 디스플레이 시스템의 블록도를 나타낸다. 도 1을 참조하면, 디스플레이 시스템(10A)은 타이밍 컨트롤러(200), 시리얼 인터페이스(11), 및 컬럼 드라이버 IC(100)를 포함한다.
디스플레이 시스템(10A)은 TV, DTV, 또는 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터, 스마트폰, 태블릿 PC, 인터넷 모바일 장치(internet mobile device(MID)), 웨어러블 컴퓨터, 사물 인터넷 장치(internet of things(IoT) device), 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
타이밍 컨트롤러(200)는 시리얼 인터페이스(11)를 통해 컬럼 드라이버 IC (100)의 동작을 제어할 수 있다. 예컨대, 시리얼 인터페이스(11)는 eRVDS (enhanced reduced voltage differential signaling) 또는 MIPI®로 구현될 수 있다.
타이밍 컨트롤러(200)는 디스플레이 데이터(IDATA)의 이전 라인(previous line) 데이터와 현재(current) 라인 데이터를 비교하고, 비교의 결과에 따라 커플링 펄스 신호의 펄스 폭을 제어하기 위한 제어 코드(예컨대, 도 4의 CSPW[5:0])와 픽셀 데이터(예컨대, 도 4의 PDATA)를 포함하는 출력 데이터(ODATA)를 시리얼 인터페이스(11)를 통해 컬럼 드라이버 IC(100)로 전송할 수 있다. 예컨대, 출력 데이터(ODATA)는 도 4에 도시된 바와 같은 데이터 패킷 형태로 구현될 수 있다.
로직 회로(240)를 포함하는 타이밍 컨트롤러(200)의 구조와 동작은 도 3을 참조하여 상세히 설명될 것이다.
IC 칩으로 구현될 수 있는 컬럼 드라이버 IC(100)는 펄스 폭 제어 회로 (110), 제1채널 버퍼 블록(130-1), 및 제2채널 버퍼 블록(130-2)을 포함한다.
도 1에서는 설명의 편의를 위해 2개의 채널 버퍼 블록들(130-1과 130-2)을 도시하나 본 발명의 기술적 사상이 채널 버퍼 블록들의 개수에 한정되는 것은 아니다.
펄스 폭 제어 회로(110)는 시리얼 인터페이스(11)를 통해 전송된 출력 데이터(ODATA)에 포함된 제어 코드를 해석하고, 해석의 결과에 따라 커플링 펄스 신호의 펄스 폭을 조절하고, 펄스 폭 조절된 커플링 펄스 신호를 생성할 수 있다.
제1채널 버퍼 블록(130-1)은, 슬루잉(slewing) 구간 동안에만, 상기 펄스 폭 조절된 커플링 펄스 신호를 수신하는 커플링 커패시터들을 이용하여 입력 스테이지의 바이어스 라인들의 바이어스 전압들을 변동시킬 수 있다.
커플링 효과(coupling effect)에 의해 상기 바이어스 전압들이 변동됨에 따라 상기 입력 스테이지의 바이어스 전류들이 증가하므로, 슬루-레이트는 증가한다. 따라서, 제1채널 버퍼 블록(130-1)은, 슬루잉 구간 동안에만, 증가된 슬루-레이트를 갖는 제1출력 전압(VOH)을 출력할 수 있다.
제2채널 버퍼 블록(130-2)은, 슬루잉 구간 동안에만, 상기 펄스 폭 조절된 커플링 펄스 신호를 수신하는 커플링 커패시터들을 이용하여 입력 스테이지의 바이어스 라인들의 바이어스 전압들을 변동시킬 수 있다. 커플링 효과에 의해 상기 바이어스 전압들이 변동됨에 따라 상기 입력 스테이지의 바이어스 전류들이 증가하므로, 슬루-레이트는 증가한다. 따라서, 제2채널 버퍼 블록(130-2)은, 슬루잉 구간 동안에만, 증가된 슬루-레이트를 갖는 제2출력 전압(VOL)을 출력할 수 있다.
도 2는 도 1에 도시된 컬럼 드라이버 IC의 실시 예를 나타내는 블록도이다. 도 2를 참조하면, 컬럼 드라이버 IC(100)는 펄스 폭 제어 회로(110), 제1채널 버퍼 블록(130-1), 및 제2채널 버퍼 블록(130-2)을 포함할 수 있다.
도 2에서는 설명의 편의를 위해 두 개의 채널 버퍼 블록들(130-1과 130-2)이 도시되나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
펄스 폭 제어 회로(110)는 커플링 펄스 신호 생성기(111), 펄스 레벨 쉬프터(113), 및 복수의 인버터들(IV1과 IV2)을 포함한다.
커플링 펄스 신호 생성기(111)는, 타이밍 컨트롤러(200)로부터 출력된 출력 데이터(ODATA)에 포함된 제어 코드(CSPW[5:0])에 응답하여, 펄스 폭 조절된 커플링 펄스 신호(SLEW_LVi, 이하 '제1커플링 펄스 신호'라 한다)를 생성할 수 있다. 제1커플링 펄스 신호(SLEW_LVi)의 펄스 폭은 제어 코드(CSPW[5:0])에 의해 결정(또는 조절)될 수 있다.
도 2와 도 5에서는 설명의 편의를 위해, 6-비트들(bits)을 포함하는 제어 코드(CSPW[5:0])가 도시되어 있으나, 실시 예들에 따라 제어 코드(CSPW)에 포함되는 비트들의 수는 다양하게 변경될 수 있다.
펄스 레벨 쉬프터(113)는 레벨 쉬프터(level shifter)의 기능을 수행할 수 있다. 펄스 레벨 쉬프터(113)는 제1커플링 펄스 신호(SLEW_LVi)의 레벨을 소정의 레벨로 쉬프트하고, 레벨 쉬프트된 커플링 펄스 신호(SLEW; 이하, '제2커플링 펄스 신호'라 한다.)를 생성할 수 있다. 제2커플링 펄스 신호(SLEW)는 출력 전압의 슬루-레이트를 제어하기 위한 제어 전압의 기능을 수행할 수 있다.
제1인버터(IV1)는 제2커플링 펄스 신호(SLEW)를 반전시키고, 제2인버터 (IN2)는 제1인버터(IV1)의 출력 신호를 반전시킨다. 각 인버터(IV1과 IV2)의 지연을 무시하면, 제1인버터(IV1)의 출력 신호의 위상과 제2커플링 펄스 신호(SLEW)의 위상은 서로 반대이고, 제2인버터(IV2)의 출력 신호의 위상과 제2커플링 펄스 신호(SLEW)의 위상은 서로 같다.
도 5를 참조하면, 제어코드(CSPW[5:0])가 '000000'일 때, 제1커플링 펄스 신호(SLEW_LV1)의 펄스 폭은 '0'이다. 제어코드(CSPW[5:0])가 '000001'일 때, 제1커플링 펄스 신호(SLEW_LV2)의 펄스 폭(PW)은 '1'이다. 제어코드(CSPW[5:0])가 '100000'일 때, 제1커플링 펄스 신호(SLEW_LV3)의 펄스 폭(PW)은 '32'이다. 제어코드(CSPW[5:0])가 '111111'일 때, 제1커플링 펄스 신호(SLEW_LV4)의 펄스 폭(PW)은 '63'이다. 여기서, '1', '32', 및 '63'은 상대적인 펄스 폭을 의미한다. 예컨대, '1'은 1/63을 의미할 수 있고, '32'는 32/63을 의미할 수 있고, '63'은 63/63을 의미할 수 있다. 각 펄스 폭(PW)에 의해 슬루잉 구간이 서로 다르게 정의될 수 있다.
제1채널 버퍼 블록(130-1)은 제1입력 스테이지(IS1), 제1부하 스테이지 (LS1), 및 제1출력 스테이지(OS1)를 포함한다.
제1입력 스테이지(IS1)는 제1전류 생성 회로(131-1), 제1증폭 회로(133-1), 제1커플링 커패시터(C1H), 및 제2커플링 커패시터(C2H)를 포함한다.
제1전류 생성 회로(131-1)는 제1전압을 공급하는 제1라인과 제1노드(N3H) 사이에 접속된 제1트랜지스터(MP1H)와, 제2노드(N4H)와 제2전압을 공급하는 제2라인 사이에 접속된 제2트랜지스터(MN1H)를 포함할 수 있다.
실시 예에 따라 상기 제1전압은 AVDD일 수 있고 상기 제2전압은 HAVDD일 수 있다. 다른 실시 예에 따라 상기 제1전압은 +HAVDD일 수 있고 제2전압은 접지 전압(GND)일 수 있다.
예컨대, 상기 제1전압이 AVDD이고 상기 제2전압이 HAVDD때, 상기 제2전압은 상기 제1전압의 절반일 수 있다.
제1트랜지스터(MP1H)는 제1바이어스 회로의 기능을 수행할 수 있고, 제2트랜지스터(MN1H)는 제2바이어스 회로의 기능을 수행할 수 있다.
제1바이어스 전압(VB1H)은 제1바이어스 라인(N1H)을 통해 제1트랜지스터 (MP1H)의 게이트로 공급되고, 제2커플링 펄스 신호(SLEW)의 위상과 반대 위상을 갖는 신호(즉, 제1인버터(IV1)의 출력 신호)는, 슬루잉 구간 동안에, 제1커플링 커패시터(C1H)를 통해 제1바이어스 라인(N1H)으로 공급된다.
즉, 슬루잉 구간 동안 일정한 펄스 폭을 갖는 제1인버터(IV1)의 출력 신호 는 제1커플링 커패시터(C1H)를 통해 제1바이어스 라인(N1H)으로 공급되고, 제1인버터(IV1)의 출력 신호는 커플링 효과에 의해 제1트랜지스터(MP1H)의 게이트의 전압을 변동시킬 수 있다. 예컨대, 제2커플링 펄스 신호(SLEW)의 펄스 폭이 증가할수록 제1바이어스 전압(VB1H)과 제1트랜지스터(MP1H)의 게이트의 전압은 더 많이 변동한다.
예컨대, 제1커플링 커패시터(C1H)가 존재하는 경우, 제1인버터(IV1)의 출력 신호가 제1바이어스 라인(N1H)으로 공급되고, 제1바이어스 전압(VB1H)이 감소함에 따라 제1바이어스 전류(I1)는 증가할 수 있다.
제2바이어스 전압(VB2H)은 제2바이어스 라인(N2H)을 통해 제2트랜지스터 (MN1H)의 게이트로 공급되고, 제2커플링 펄스 신호(SLEW)의 위상과 동일 위상을 갖는 신호(즉, 제2인터버(IV2)의 출력 신호)는, 슬루잉 구간 동안에, 제2커플링 커패시터(C2H)를 통해 제2바이어스 라인(N2H)으로 공급된다.
즉, 슬루잉 구간 동안 일정한 펄스 폭을 갖는 제2인터버(IV2)의 출력 신호는 제2커플링 커패시터(C2H)를 통해 제2바이어스 라인(N2H)으로 공급되고, 제2인터버(IV2)의 출력 신호는 커플링 효과에 의해 제2트랜지스터(MN1H)의 게이트의 전압을 변동시킬 수 있다. 예컨대, 제2커플링 펄스 신호(SLEW)의 펄스 폭이 증가할수록 제2바이어스 전압(VB2H)과 제2트랜지스터(MN1H)의 게이트의 전압은 더 많이 변동한다.
예컨대, 제2커플링 커패시터(C2H)가 존재하는 경우, 제2인터버(IV2)의 출력 신호가 제2바이어스 라인(N2H)으로 공급되고, 제2바이어스 전압(VB2H)이 증가함에 따라 제2바이어스 전류(I2)는 증가할 수 있다.
제1증폭 회로(133-1)는 제1트랜지스터(MP1H)에 흐르는 제1바이어스 전류(I1)를 이용하여 입력 전압들(VIH과 VOH)의 차이를 증폭하는 제1트랜지스터 쌍과, 제2트랜지스터(MN1H)에 흐르는 제2바이어스 전류(I2)를 이용하여 입력 전압들(VIH과 VOH)의 차이를 증폭하는 제2트랜지스터 쌍을 포함한다.
제1트랜지스터(MP1H)는 제1바이어스 전압(VB1H)에 반비례하는 제1바이어스 전류(I1)를 생성할 수 있고, 제2트랜지스터(MN1H)는 제2바이어스 전압 (VB2H)에 비례하는 제2바이어스 전류(I2)를 생성할 수 있다. 각 바이어스 전압(VB1H와 VB2H)이 일정할 때, 각 트랜지스터(MP1H와 MN1H)는 정 전류원의 기능을 수행할 수 있다.
제1트랜지스터(MP1H)가 PMOS 트랜지스터로 구현될 때, 상기 제1트랜지스터 쌍은 PMOS 트랜지스터들로 구현된다. 이때, 제1차동 증폭기는 PMOS 트랜지스터들을 포함한다.
제2트랜지스터(MN1H)가 NMOS 트랜지스터로 구현될 때, 상기 제2트랜지스터 쌍은 NMOS 트랜지스터들로 구현된다. 이때, 제2차동 증폭기는 NMOS 트랜지스터들을 포함한다.
상기 제1트랜지스터 쌍에 의해 증폭된 신호들은 제1부하 스테이지(LS1)로 공급되고, 상기 제2트랜지스터 쌍에 의해 증폭된 신호들은 제1부하 스테이지(LS1)로 공급된다.
제1출력 스테이지(OS1)는 제1부하 스테이지(LS1)로부터 출력된 신호들에 응답하여 제1출력 전압(VOH)을 출력한다.
슬루잉 구간 동안, 일정한 펄스 폭을 갖는 제2커플링 펄스 신호(SLEW)에 관련된 신호(즉, 각 인버터(IV1과 IV2)의 출력 신호)는 각 커플링 커패시터(C1H와 C2H)를 통해 각 바이어스 라인(N1H와 N2H)으로 공급된다. 따라서 제2커플링 펄스 신호(SLEW)의 펄스 폭이 증가할수록 커플링 효과에 의해 각 트랜지스터(MP1H와 MN1H)의 게이트의 전압은 더 많이 변동한다.
이때, 입력 전압(VIH)이 증가하면, 제2노드(N4H)의 전압이 증가하고, 커플링 효과에 의해 제2바이어스 전압(VB2H)은 증가한다. 따라서, 제2트랜지스터 (MN1H)에 흐르는 제2바이어스 전류(I2)도 증가한다. 제2트랜지스터(MN1H)에 흐르는 제2바이어스 전류(I2)가 증가하면, 제1출력 전압(VOH)의 슬루-레이트는 증가한다.
또한, 입력 전압(VIH)이 감소하면, 제1노드(N3H)의 전압이 감소하고, 커플링 효과에 의해 제1바이어스 전압(VB1H)은 감소한다. 따라서, 제1트랜지스터 (MP1H)에 흐르는 제1바이어스 전류(I1)도 증가한다. 제1트랜지스터(MP1H)에 흐르는 제1바이어스 전류(I1)가 증가하면, 제1출력 전압(VOH)의 슬루-레이트는 증가한다.
제2채널 버퍼 블록(130-2)은 제2입력 스테이지(IS2), 제2부하 스테이지 (LS2), 및 제2출력 스테이지(OS2)를 포함한다.
제2입력 스테이지(IS2)는 제2전류 생성 회로(131-2), 제2증폭 회로(133-2), 제3커플링 커패시터(C1L), 및 제4커플링 커패시터(C2L)를 포함한다.
제2전류 생성 회로(131-2)는 상기 제2전압을 공급하는 제2라인과 제3노드 (N3L) 사이에 접속된 제3트랜지스터(MP1L)와, 제4노드(N4L)와 제3전압을 공급하는 제3라인 사이에 접속된 제4트랜지스터(MN1L)를 포함할 수 있다.
실시 예에 따라 상기 제3전압은 접지 전압(GND)일 수 있고, 다른 실시 예에 따라 상기 제3전압은 -HAVDD일 수 있다.
상술한 바와 같이 AVDD가 제1전압으로 설정되고 HAVDD가 제2전압으로 설정되고 접지 전압(GND)가 제3전압으로 설정될 수 있다.
또한, +HAVDD가 제1전압으로 설정되고 접지 전압(GND)이 제2전압으로 설정되고 -HAVDD가 제3전압으로 설정될 수 있다.
물론, 접지 전압(GND)을 기준으로 서로 상보적인 전압들이 제1전압과 제3전압으로서 설정될 수도 있다.
제3바이어스 전압(VB1L)은 제3바이어스 라인(N1L)을 통해 제3트랜지스터 (MP1L)의 게이트로 공급되고, 제2커플링 펄스 신호(SLEW)의 위상과 반대 위상을 갖는 신호(즉, 제1인버터(IV1)의 출력 신호)는, 슬루잉 구간 동안에, 제3커플링 커패시터(C1L)를 통해 제3바이어스 라인(N1L)으로 공급된다.
즉, 슬루잉 구간 동안 일정한 펄스 폭을 갖는 제1인버터(IV1)의 출력 신호는 제3커플링 커패시터(C1L)를 통해 제3바이어스 라인(N1L)으로 공급되고, 제1인버터(IV1)의 출력 신호는 커플링 효과에 의해 제3트랜지스터(MP1L)의 게이트의 전압을 변동시킬 수 있다.
예컨대, 제3커플링 커패시터(C1L)가 존재하는 경우, 제1인버터(IV1)의 출력 신호가 제3바이어스 라인(N1L)으로 공급되고, 제3바이어스 전압(VB1L)이 감소함에 따라 제3바이어스 전류(I3)는 증가할 수 있다.
제4바이어스 전압(VB2L)은 제4바이어스 라인(N2L)을 통해 제4트랜지스터 (MN1L)의 게이트로 공급되고, 제2커플링 펄스 신호(SLEW)의 위상과 동일 위상을 갖는 신호(즉, 제2인터버(IV2)의 출력 신호)는, 슬루잉 구간 동안에, 제4커플링 커패시터(C2L)를 통해 제4바이어스 라인(N2L)으로 공급된다.
즉, 슬루잉 구간 동안 일정한 펄스 폭을 갖는 제2인터버(IV2)의 출력 신호는 제4커플링 커패시터(C2L)를 통해 제4바이어스 라인(N2L)으로 공급되고, 제2인터버(IV2)의 출력 신호는 커플링 효과에 의해 제4트랜지스터(MN1L)의 게이트의 전압을 변동시킬 수 있다.
예컨대, 제4커플링 커패시터(C2L)가 존재하는 경우, 제2인터버(IV2)의 출력 신호가 제4바이어스 라인(N2L)으로 공급되고, 제4바이어스 전압(VB2L)이 증가함에 따라 제4바이어스 전류(I4)는 증가할 수 있다.
제2증폭 회로(133-2)는 제3트랜지스터(MP1L)에 흐르는 제3바이어스 전류(I3)를 이용하여 입력 전압들(VIL과 VOL)의 차이를 증폭하는 제3트랜지스터 쌍과, 제4트랜지스터(MN1L)에 흐르는 제4바이어스 전류(I4)를 이용하여 입력 전압들(VIL과 VOL)의 차이를 증폭하는 제4트랜지스터 쌍을 포함한다. 여기서, 입력 전압들(VIL과 VOL)은 데이터 패킷에 포함된 각 픽셀 데이터에 관련된 신호들로 정의될 수 있다.
제3트랜지스터(MP1L)가 PMOS 트랜지스터로 구현될 때, 상기 제3트랜지스터 쌍은 PMOS 트랜지스터들로 구현된다. 제3차동 증폭기는 PMOS 트랜지스터들을 포함한다.
제4트랜지스터(MN1L)가 NMOS 트랜지스터로 구현될 때, 상기 제4트랜지스터 쌍은 NMOS 트랜지스터들로 구현된다. 제4차동 증폭기는 NMOS 트랜지스터들을 포함한다.
상기 제3트랜지스터 쌍에 의해 증폭된 신호들은 제2부하 스테이지(LS2)로 공급되고, 상기 제4트랜지스터 쌍에 의해 증폭된 신호들은 제2부하 스테이지(LS2)로 공급된다.
제2출력 스테이지(OS2)는 제2부하 스테이지(LS2)로부터 출력된 신호들에 응답하여 제2출력 전압(VOL)을 출력한다.
슬루잉 구간 동안, 일정한 펄스 폭을 갖는 제2커플링 펄스 신호(SLEW)에 관련된 각 신호(즉, 각 인버터(IV1과 IV2)의 출력 신호)는 각 커플링 커패시터(C1L와 C2L)를 통해 각 바이어스 라인(N1L와 N2L)으로 공급된다. 따라서 제2커플링 펄스 신호(SLEW)의 펄스 폭이 증가할수록 커플링 효과에 의해 각 트랜지스터(MP1L와 MN1L)의 게이트의 전압은 더 많이 변동한다.
이때, 입력 전압(VIL)이 증가하면, 제4노드(N4L)의 전압이 증가하고, 커플링 효과에 의해 제4바이어스 전압(VB2L)은 증가한다. 따라서, 제4트랜지스터(MN1L)에 흐르는 제4바이어스 전류(I4)도 증가한다. 제4트랜지스터(MN1L)에 흐르는 제4바이어스 전류(I4)가 증가하면, 제2출력 전압(VOL)의 슬루-레이트는 증가한다.
또한, 입력 전압(VIL)이 감소하면, 제3노드(N3L)의 전압이 감소하고, 커플링 효과에 의해 제3바이어스 전압(VB1L)은 감소한다. 따라서, 제3트랜지스터(MP1L)에 흐르는 제3바이어스 전류(I3)도 증가한다. 제3트랜지스터(MP1L)에 흐르는 제3바이어스 전류(I3)가 증가하면, 제2출력 전압(VOL)의 슬루-레이트는 증가한다.
즉, 제1채널 버퍼 블록(130-1)과 제2채널 버퍼 블록(130-2) 각각은, 커플링 효과를 이용하여, 바이어스 전류들(I1, I2, I3, 및 I4)을 증가시킬 수 있으므로, 스탠바이(standby) 전류를 증가시키지 않고도 높은 슬루-레이트를 갖는 출력 전압 (VOH 또는 VOL)을 출력할 수 있다.
제1채널 버퍼 블록(130-1)의 구조와 동작은 제2채널 버퍼 블록(130-2)의 구조와 동작과 실질적으로 동일하다.
도 3은 도 1에 도시된 타이밍 컨트롤러의 실시 예를 나타내는 블록도이다.
도 1과 도 3을 참조하면, 타이밍 컨트롤러(200)는 제1라인 버퍼(210-1), 제2라인 버퍼(210-3), 라인 데이터 비교기(220), 카운터(230), 및 로직 회로(240)를 포함한다.
제1라인 버퍼(210-1)는 디스플레이 데이터(IDATA)의 (K-1)-번째 라인 데이터(예컨대, 이전 라인 데이터)를 저장할 수 있다. 여기서 K는 2 또는 그 이상의 자연수이다.
제2라인 버퍼(210-3)는 디스플레이 데이터(IDATA)의 K-번째 라인 데이터(예컨대, 현재 라인 데이터)를 저장할 수 있다. 실시 예들에 따라, 각 라인 버퍼(210-1과 210-3)의 배치 위치가 서로 바뀔 수 있다.
도 3에 예시적으로 도시된 바와 같이 K-번째 라인 데이터는 제1라인 버퍼(210-1)를 통해 제2라인 버퍼(210-3)로 전송될 수 있다.
라인 데이터 비교기(220)는 제1라인 버퍼(210-1)로부터 출력된 이전 라인 데이터와 제2라인 버퍼(210-3)로부터 출력된 현재 라인 데이터를 픽셀 데이터 단위로 비교하고, 비교의 결과에 상응하는 비교 신호(CS)를 카운터(230)로 출력할 수 있다. 예컨대, 각 픽셀 데이터는 m(m은 자연수)-비트 데이터일 수 있다.
예컨대, 라인 데이터 비교기(220)는 이전 라인 데이터에 포함된 X(X는 자연수)개의 픽셀 데이터 중에서 i(i는 자연수, 1≤i≤X)-번째 픽셀 데이터의 MSB (most significant bit)와 현재 라인 데이터에 포함된 X개의 픽셀 데이터 중에서 i-번째 픽셀 데이터의 MSB를 비교하고, 비교의 결과에 따라 픽셀 데이터 별로 비교 신호(CS)를 카운터(230)로 출력할 수 있다.
예컨대, 라인 데이터 비교기(220)는 대응되는 두 개의 MSB들 각각이 서로 동일한 값을 가질 때 제1레벨(예컨대, 로우 레벨과 하이 레벨 중 어느 하나)을 갖는 비교 신호(CS)를 출력할 수 있고 상기 두 개의 MSB들 각각이 서로 다른 값을 가질 때 제2레벨(예컨대, 로우 레벨과 하이 레벨 중 다른 하나)을 갖는 비교 신호(CS)를 출력할 수 있다.
카운터(230)는, 클락(CLK)에 응답하여, 제2레벨을 갖는 비교 신호(CS)의 개수를 카운트하고 카운트 값(CNT)을 로직 회로(240)로 출력할 수 있다.
로직 회로(240)는 카운트 값(CNT)과 기준 값(RCNT)을 비교하고, 비교 결과에 따라 도 4에 도시된 포맷(format)을 갖는 출력 전압(ODATA)을 생성할 수 있다.
예컨대, 로직 회로(240)는, 카운트 값(CNT)이 기준 값(RCNT)보다 클 때, 제어 코드(CSPW[5:0])를 포함하는 출력 전압(ODATA)를 생성하고 출력할 수 있다. 예컨대, 기준 값(RCNT)은 X/2로 결정될 수 있으나 실시 예들에 따라 다양하게 변경될 수 있다.
제어 코드(CSPW[5:0])는 카운트 값(CNT)에 따라 결정될 수 있다. 예컨대, 카운트 값(CNT)이 X/2와 같거나 작을 때 제어 코드(CSPW[5:0])는 '000000'로 결정될 수 있고, 카운트 값(CNT)이 X일 때 제어 코드(CSPW[5:0])는 '111111'로 결정될 수 있다. 즉, 카운트 값(CNT)이 X/2보다 크고 X보다 작을 때, 제어 코드(CSPW[5:0])는 '000001'부터 '111110' 중에서 어느 하나로 결정될 수 있다.
도 4는 도 1에 도시된 타이밍 컨트롤러에서 생성된 데이터 패킷을 나타낸다.
출력 전압(ODATA), 즉 데이터 패킷은 로직 회로(240)에 의해 생성될 수 있다. 데이터 패킷(ODATA)은 제1필드(FD1)부터 제5필드(FD5)를 포함할 수 있다.
제1필드(FD1)는 라인의 시작(start of line(SOL)) 필드로서 데이터 전송 시작의 알림 패턴(notification pattern)을 포함할 수 있다.
제2필드(FD2)는 환경설정(configuration) 필드로서 제어 코드 (CSPW[5:0])를 포함할 수 있다.
제3필드(FD3)는 디스플레이 데이터 필드로서 픽셀 데이터(PDATA)를 포함할 수 있다. 예컨대, 디스플레이 데이터(IDATA)와 픽셀 데이터(PDATA)는 동일한 데이터일 수 있다.
제4필드(FD4)는 대기(WAIT) 필드로서 수신기 레이턴시(receiver latency)를 포함할 수 있다.
제5필드(FD5)는 블랭크 타임 필드(blank time field), 예컨대 수평 블랭크 기간(horizontal blank period(HBP)) 필드로서, 라인의 끝(end of line)을 나타낸다.
도 5는 도 2에 도시된 커플링 펄스 신호 생성기의 출력 신호들의 파형도를 나타낸다. 각 제1커플링 펄스 신호(SLEW_LVi, i=1, 2, 3, 및 4)의 스윙 레벨은 'LV'로 서로 동일하다고 가정한다.
도 6은 도 2에 도시된 펄스 폭 제어 회로의 출력 신호와, 채널 버퍼 블록의 출력 신호들의 파형도를 나타낸다.
도 6의 (a)와 도 6의 (b)에서, 점선은 각 커플링 커패시터(C1H와 C2H)가 존재하지 않을 때 출력 전압(VOH')의 파형을 나타낸다. 실선은 각 커플링 커패시터 (C1H와 C2H)가 존재할 때의 제1출력 전압 (VOH)의 파형을 나타낸다.
예컨대, 도 6의 (a)와 도 6의 (b)에 도시된 바와 같이 각 출력 신호(VOH'와 VOH)는 AVDD로부터 HAVDD으로 변경되거나 HAVDD로부터 AVDD으로 변경될 수 있다. 도 6의 (b)에서는 입력 신호는 별도로 도시되지 않았으나 상기 입력 신호는 구형파일 수 있다.
도 6의 (a)는 제어 코드(CSPW[5:0])가 '111111'일 때, 제1커플링 펄스 신호(SLEW_LV4)에 상응하는 펄스 레벨 쉬프터(113)의 출력 신호(SLEW), 즉 제2커플링 펄스 신호(SLEW)에 따라 변동되는 제1바이어스 전압(VB1H)의 파형, 제2바이어스 전압(VB2H)의 파형, 및 제1출력 전압(VOH)의 파형을 나타낸다.
제2커플링 펄스 신호(SLEW)의 스윙 레벨(HV)은 제1커플링 펄스 신호 (SLEW_LV4)의 스윙 레벨보다 크다. 제2커플링 펄스 신호(SLEW)의 스윙 레벨(HV)은 펄스 레벨 쉬프터(113)에 의해 결정될 수 있다.
슬루잉 구간 동안, 제2커플링 펄스 신호(SLEW)에 관련된 신호들(예컨대, 인버터들(IV1과 IV2)의 출력 신호들)이 각 커플링 커패시터(C1H와 C2H)를 통해 각 바이어스 라인(N1H과 N2H)으로 공급됨에 따라 각 바이어스 전압(VB1H와 VB2H)은 커플링 효과에 따라 변동한다. 즉, 제2커플링 펄스 신호(SLEW)의 펄스 폭이 증가할수록 각 바이어스 전압(VB1H와 VB2H)은 커플링 효과에 따라 더 많이 변동한다.
예컨대, 제1바이어스 전압(VB1H)은 감소하고 제2바이어스 전압(VB2H)은 증가한다. 제1바이어스 전압(VB1H)이 감소함에 따라 제1바이어스 전류(I1)는 증가하고, 제2바이어스 전압(VB2H)이 증가함에 따라 제2바이어스 전류(I2)는 증가한다.
따라서, 입력 전압(VIH)이 감소할 때, 제1노드(N3H)의 전압이 감소하고 제1바이어스 전압(VB1H)이 감소하므로, 제1바이어스 전류(I1)는 증가한다. 따라서, 제1출력 전압(VOH)의 슬루-레이트는 증가한다.
도 6의 (b)는 제어 코드(CSPW[5:0])가 '100000'일 때, 제1커플링 펄스 신호(SLEW_LV3)에 상응하는 펄스 레벨 쉬프터(113)의 출력 신호(SLEW), 즉 제2커플링 펄스 신호(SLEW)에 따라 변동되는 제1바이어스 전압(VB1H)의 파형, 제2바이어스 전압(VB2H)의 파형, 및 제1출력 전압(VOH)의 파형을 나타낸다.
제2커플링 펄스 신호(SLEW)의 스윙 레벨(HV)은 제1커플링 펄스 신호 (SLEW_LV3)의 스윙 레벨보다 크다. 제2커플링 펄스 신호(SLEW)의 스윙 레벨 (HV)은 펄스 레벨 쉬프터(113)에 의해 결정될 수 있다.
슬루잉 구간 동안, 제2커플링 펄스 신호(SLEW)에 관련된 신호들(예컨대, 인버터들(IV1과 IV2)의 출력 신호들)이 각 커플링 커패시터(C1H와 C2H)를 통해 각 바이어스 라인(N1H과 N2H)으로 공급됨에 따라 각 바이어스 전압(VB1H와 VB2H)은 커플링 효과에 따라 변동한다.
예컨대, 제1바이어스 전압(VB1H)은 감소하고 제2바이어스 전압(VB2H)은 증가한다. 제1바이어스 전압(VB1H)이 감소함에 따라 제1바이어스 전류(I1)는 증가하고, 제2바이어스 전압(VB2H)이 증가함에 따라 제2바이어스 전류(I2)는 증가한다.
따라서, 입력 전압(VIH)이 감소할 때, 제1노드(N3H)의 전압이 감소하고 제1바이어스 전압(VB1H)이 감소하므로, 제1바이어스 전류(I1)는 증가한다. 따라서, 제1출력 전압(VOH)의 슬루-레이트는 증가한다.
예컨대, 도 6의 (a)의 제2커플링 펄스 신호(SLEW)의 펄스 폭(PW)이 '63'이고, 도 6의 (b)의 제2커플링 펄스 신호(SLEW)의 펄스 폭(PW)이 '32'일 때, 도 6의 (a)의 출력 전압(VOH)은 상기 제1전압과 상기 제2전압 사이에서 스윙(swing)할 수 있고, 도 6의 (b)의 출력 전압(VOH) 은 대략 HAVDD+HAVDD/2와 HAVDD 사이에서 스윙할 수 있다. 도 6의 (a)와 도 6의 (b)를 참조하면, 제2커플링 펄스 신호(SLEW)의 펄스 폭(PW)이 증가할수록 출력 전압(VOH)의 스윙 폭은 증가한다.
도 7은 도 2에 도시된 채널 버퍼 블록의 출력 신호들의 파형도를 나타낸다.
도 7의 (a)를 참조하면, 점선은 각 커플링 커패시터(C1H, C2H, C1L, 및 C2L)가 존재하지 않을 때의 각 출력 전압(VOH'와 VOL')의 파형을 나타내고, 실선은 각 커플링 커패시터(C1H, C2H, C1L, 및 C2L)가 존재할 때의 각 출력 전압(VOH와 VOL)의 파형을 나타낸다.
예컨대, 도 7의 (a)에 도시된 바와 같이 각 출력 신호(VOH', VOH, VOL', 및 VOL)는 AVDD(또는 HAVDD)로부터 HAVDD(또는 GND)으로 변경되거나 HAVDD(또는 GND)로부터 AVDD(또는 HAVDD)으로 변경될 수 있다. 도 7의 (a)에서는 입력 신호는 별도로 도시되지 않았으나 상기 입력 신호는 구형파일 수 있다.
각 커플링 커패시터(C1H, C2H, C1L, 및 C2L)가 존재할 때, 각 출력 전압 (VOH와 VOL)의 슬루-레이트는 증가한다.
도 7의 (b)를 참조하면, 점선은 각 커플링 커패시터(C1H, C2H, C1L, 및 C2L)가 존재하지 않을 때의 각 바이어스 전압(VB1H, VB1L, VB2H, 및 VB2L)의 파형을 나타내고, 실선은 각 커플링 커패시터(C1H, C2H, C1L, 및 C2L)가 존재할 때의 각 바이어스 전압(VB1H, VB1L, VB2H, 및 VB2L)의 파형을 나타낸다.
각 커플링 커패시터(C1H, C2H, C1L, 및 C2L)가 존재할 때의 각 바이어스 전압(VB1H, VB1L, VB2H, 및 VB2L)의 변동 폭은 각 커플링 커패시터(C1H, C2H, C1L, 및 C2L)가 존재하지 않을 때의 각 바이어스 전압(VB1H, VB1L, VB2H, 및 VB2L)의 변동 폭보다 크다.
도 8은 본 발명의 다른 실시 예에 따른 타이밍 컨트롤러와 컬럼 드라이버 IC를 포함하는 디스플레이 시스템의 블록도를 나타낸다.
도 8을 참조하면, 디스플레이 시스템(10B)은 타이밍 컨트롤러(200B), 시리얼 인터페이스(11), 및 컬럼 드라이버 IC(100B)를 포함한다.
타이밍 컨트롤러(200B)의 신호 처리 회로(250)는 디스플레이 데이터 (IDATA)를 수신하여 처리하고, 처리의 결과에 상응하는 출력 데이터(ODATA)를 시리얼 인터페이스(11)를 통해 컬럼 드라이버 IC(100B)로 출력한다. 출력 데이터 (ODATA)는 데이터 패킷의 형태로 시리얼 인터페이스(11)로 전송될 수 있다.
컬럼 드라이버 IC(100B)는 신호 처리 회로(120), 제1채널 버퍼 블록(130-1B), 및 제2채널 버퍼 블록(130-2B)를 포함한다.
신호 처리 회로(120)는 데이터 패킷에 포함된 픽셀 데이터에 관련된 입력 신호들(VIH과 VIL)을 생성할 수 있다.
제1채널 버퍼 블록(130-1B)의 구조와 기능은 제2채널 버퍼 블록(130-2B)의 구조와 기능과 실질적으로 동일하다. 따라서, 이하에서는 설명의 편의를 위해 제1채널 버퍼 블록(130-1B)의 구조와 기능이 상세히 설명된다. 따라서, 제1채널 버퍼 블록(130-1B)의 구조와 기능에 대한 설명에 의해 제2채널 버퍼 블록(130-2B)의 구조와 기능이 이해될 수 있다.
도 9는 도 8에 도시되고 셀프-부스팅 커패시터들을 포함하는 채널 버퍼 블록의 블록도를 나타낸다.
도 8과 도 9에 도시된 제1채널 버퍼 블록(130-1B)은 별도의 제어 코드를 포함하는 데이터 패킷을 수신하지 않고도 내부 노드들(N3와 N4)의 전압 변화를 이용하여 커플링 효과를 발생할 수 있다.
즉, 채널 버퍼 블록(130-1B)은 타이밍 컨트롤러(200B)로부터 출력된 데이터 패킷에 포함된 픽셀 데이터에 관련된 입력 신호(VIH)를 이용하여 출력 신호(VOH)를 생성할 수 있다.
도 9를 참조하면, 채널 버퍼 블록(130-1B)은 입력 스테이지(IS3), 부하 스테이지(LS3), 및 출력 스테이지(OS3)를 포함한다.
입력 스테이지(IS3)는 전류 생성 회로(131-3), 증폭 회로(133-3), 셀프-부스팅 제1커플링 커패시터(C3), 및 셀프-부스팅 제2커플링 커패시터(C4)를 포함한다.
각 셀프-부스팅 커플링 커패시터(C3과 C4)는 간단히 커플링 커패시터로 불릴 수 있다. 즉, 각 셀프-부스팅 커플링 커패시터(C3과 C4)는, 도 2에 도시된 펄스 폭 제어 회로(110)로부터 생성된 제2커플링 펄스 신호(SLEW)에 관련된 신호에 따라 커플링 효과를 발생하는 제1커플링 커패시터(C1H), 제2커플링 커패시터(C2H), 제3커플링 커패시터(C1L), 및 제4커플링 커패시터(C2L)와 달리, 말 그대로 외부의 입력 없이 내부 노드(N3와 N4)의 전압 변화에 따라 커플링 효과를 발생시킬 수 있다.
전류 생성 회로(131-3)는 제4전압(VDD)을 공급하는 제4라인과 제1내부 노드(N3) 사이에 접속된 제1트랜지스터(MP3)와, 제2내부 노드(N4)와 접지 전압 (GND)을 공급하는 제3라인 사이에 접속된 제2트랜지스터(MN3)를 포함할 수 있다.
각 트랜지스터(MP3와 MN3)는 바이어스 회로의 기능을 수행할 수 있다.
제1바이어스 전압(VB1)은 제1바이어스 라인(N1)을 통해 제1트랜지스터 (MP3)의 게이트로 공급되고, 셀프-부스팅 제1커플링 커패시터(C3)는 제1바이어스 라인(N1)과 제1내부 노드(N3) 사이에 접속된다.
제2바이어스 전압(VB2)은 제2바이어스 라인(N2)을 통해 제2트랜지스터 (MN3)의 게이트로 공급되고, 셀프-부스팅 제2커플링 커패시터(C4)는 제2바이어스 라인(N2)과 제2내부 노드(N4) 사이에 접속된다.
증폭 회로(133-3)는 제1트랜지스터(MP3)에 흐르는 제5바이어스 전류(I5)를 이용하여 입력 전압들(VIH와 VOH)의 차이를 증폭하는 제1트랜지스터 쌍과, 제2트랜지스터(MN3)에 흐르는 제6바이어스 전류(I6)를 이용하여 입력 전압들(VIH과 VOH)의 차이를 증폭하는 제2트랜지스터 쌍을 포함한다.
제1트랜지스터(MP3)가 PMOS 트랜지스터로 구현될 때, 상기 제1트랜지스터 쌍은 PMOS 트랜지스터들로 구현된다. 이때, 제1차동 증폭기는 PMOS 트랜지스터들을 포함한다. 제1내부 노드(N3)는 PMOS 트랜지스터들의 공통 노드이다.
제2트랜지스터(MN3)가 NMOS 트랜지스터로 구현될 때, 상기 제2트랜지스터 쌍은 NMOS 트랜지스터들로 구현된다. 이때, 제2차동 증폭기는 NMOS 트랜지스터들을 포함한다. 제2내부 노드(N4)는 NMOS 트랜지스터들의 공통 노드이다.
상기 제1트랜지스터 쌍에 의해 증폭된 신호들은 부하 스테이지(LS3)로 공급되고, 상기 제2트랜지스터 쌍에 의해 증폭된 신호들은 부하 스테이지(LS3)로 공급된다.
출력 스테이지(OS3)는 부하 스테이지(LS3)로부터 출력된 신호들에 응답하여 출력 전압(VOH)을 출력한다.
슬루잉 구간 동안, 각 내부 노드(N3와 N4)의 전압 변화는 각 셀프-부스팅 커플링 커패시터(C3와 C4)를 통해 각 바이어스 라인(N1과 N2)에 반영된다. 즉, 커플링 효과에 의해 각 트랜지스터(MP3와 MN3)의 게이트의 전압은 변동한다. 예컨대, 변동 전압은 200㎷부터 300㎷일 수 있으나 이는 예시적이다.
이때, 슬루잉 구간 동안, 입력 전압(VIH)이 증가하면, 제2내부 노드(N4)의 전압이 증가하고, 커플링 효과에 의해 제2바이어스 전압(VB2)이 실질적으로 증가하는 효과가 발생한다. 따라서, 제2트랜지스터(MN3)에 흐르는 제6바이어스 전류(I6)도 증가한다. 제2트랜지스터(MN3)에 흐르는 제2바이어스 전류(I6)가 증가하면, 출력 전압(VOH)의 슬루-레이트는 증가한다.
또한, 슬루잉 구간 동안 입력 전압(VIH)이 감소하면, 제1내부 노드(N3)의 전압이 감소하고, 커플링 효과에 의해 제1바이어스 전압(VB1)이 실질적으로 감소하는 효과가 발생한다. 따라서, 제1트랜지스터(MP3)에 흐르는 제5바이어스 전류(I5)도 증가한다. 제1트랜지스터(MP3)에 흐르는 제5바이어스 전류(I5)가 증가하면, 출력 전압(VOH)의 슬루-레이트는 증가한다.
도 10는 도 9에 도시된 셀프-부스팅 커패시터를 포함하는 트랜지스터의 모델링 회로와 상기 트랜지스터의 단면도를 나타낸다.
도 9와 도 10을 참조하면, Cgd는 제1트랜지스터(MP3)의 게이트와 드레인 사이의 기생 커패시터를 나타내고, Cgs는 제1트랜지스터(MP3)의 게이트와 소스 사이의 기생 커패시터를 나타낸다. 셀프-부스팅 제1커플링 커패시터(C3)는 제1트랜지스터(MP3)의 게이트와 드레인 사이에 형성될 수 있다.
즉, 제1커플링 커패시터(C3)는, 도 2에 도시된 펄스 폭 제어 회로 (110)로부터 생성된 제2커플링 펄스 신호(SLEW)에 관련된 신호를 수신하여 커플링 효과를 발생하는 제1커플링 커패시터(C1H), 제2커플링 커패시터(C2H), 제3커플링 커패시터(C1L), 및 제4커플링 커패시터(C2L)와 달리, 대응되는 내부 노드(N3과 N4)의 전압 변화에 따라 스스로 커플링 효과를 발생시킬 수 있다.
도 11은 도 9에 도시된 채널 버퍼 블록의 출력 신호들의 파형도를 나타낸다. 도 11의 (a)를 참조하면, 점선은 각 셀프-부스팅 커플링 커패시터(C3와 C4)가 존재하지 않을 때의 출력 전압(VOH')의 파형을 나타내고, 실선은 각 셀프-부스팅 커플링 커패시터(C3와 C4)가 존재할 때의 출력 전압(VOH)의 파형을 나타낸다.
예컨대, 도 11의 (a)에 도시된 바와 같이 각 출력 신호(VOH'와 VOH)는 VDD로부터 GND으로 변경되거나 GND로부터 VDD로 변경될 수 있다. 도 11의 (a)에서는 입력 신호는 별도로 도시되지 않았으나 상기 입력 신호는 구형파일 수 있다.
각 셀프-부스팅 커플링 커패시터(C3와 C4)가 존재할 때, 출력 전압(VOH)의 슬루-레이트는 증가한다.
도 11의 (b)를 참조하면, 점선은 각 셀프-부스팅 커플링 커패시터(C3와 C4)가 존재하지 않을 때의 각 바이어스 전압(VB1과 VB2)의 파형을 나타내고, 실선은 각 셀프-부스팅 커플링 커패시터(C3과 C4)가 존재할 때의 각 바이어스 전압(VB1과 VB2)의 파형을 나타낸다.
각 셀프-부스팅 커플링 커패시터(C3과 C4)가 존재할 때의 각 바이어스 전압(VB1과 VB2)의 변동 폭은 각 셀프-부스팅 커플링 커패시터(C3과 C4)가 존재하지 않을 때의 각 바이어스 전압(VB1과 VB2)의 변동 폭보다 크다.
도 12는 도 1 또는 도 8에 도시된 디스플레이 시스템을 포함하는 이미지 처리 시스템의 블록도를 나타낸다.
이미지 처리 시스템(10)은 애플리케이션 프로세서(application processor (AP); 300), 타이밍 컨트롤러(200), 컬럼 드라이버 IC(100), 및 디스플레이 패널 (400)을 포함한다. 타이밍 컨트롤러(200)는 도 1의 타이밍 컨트롤러(200) 또는 도 8의 타이밍 컨트롤러(200B)를 나타내고, 컬럼 드라이버 IC(100)는 도 1의 컬럼 드라이버 IC(100) 또는 도 8의 컬럼 드라이버 IC(100B)를 나타낸다.
이미지 처리 시스템(10)은 PC(personal computer) 또는 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 스마트 폰, 태블릿 PC, 모바일 인터넷 장치(mobile internet device(MID)), 디지털 카메라, 캠코더, PDA, 네비게이션 장치, 또는 웨어러블 컴퓨터로 구현될 수 있다.
AP(300)는 타이밍 컨트롤러(200)를 제어하고, 디스플레이 데이터(IDATA)를 타이밍 컨트롤러(200)로 전송할 수 있다. AP(300)는 호스트의 기능을 수행할 수 있고, 집적 회로 또는 시스템 온 칩으로 구현될 수 있다. 도 12에서는 타이밍 컨트롤러(200)는 AP(300)로부터 분리되어 있으나 실시 예에 따라 AP(300)는 타이밍 컨트롤러(200)를 포함할 수 있다.
타이밍 컨트롤러(200)는 디스플레이 데이터(IDATA)를 수신하고, 디스플레이 데이터(IDATA)에 포함된 인접하는 두 개의 라인 데이터를 픽셀 데이터 단위로 비교하고, 비교의 결과에 따라 제어 코드(CSPW[5:0])를 포함하는 출력 데이터(ODATA)를 생성하고, 출력 데이터(ODATA)를 시리얼 인터페이스(11)를 통해 컬럼 드라이버 IC(100)로 전송할 수 있다.
타이밍 컨트롤러(200B)는 디스플레이 데이터(IDATA)를 수신하여 처리하여 처리된 출력 데이터(ODATA)를 시리얼 인터페이스(11)를 통해 컬럼 드라이버 IC (100B)로 전송할 수 있다.
디스플레이 패널(400)은 컬럼 드라이버 IC(100)로부터 출력되는 데이터를 디스플레이할 수 있다.
도 13은 본 발명의 실시 예에 따른 채널 버퍼 블록의 동작 방법을 나타내는 플로우차트이다.
도 1부터 도 13을 참조하면, 컬럼 드라이버 IC(100 또는 100B)의 각 채널 버퍼 블락(130-1과 130-2, 또는 130-1B와 130-2B)은, 슬루잉 구간 동안만, 각 채널 버퍼 블록(130-1과 130-2, 또는 130-1B와 130-2B)에 포함된 입력 스테이지의 바이어스 라인들로 공급되는 바이어스 전압들을 커플링 커패시터들을 이용하여 변경하는 효과를 발생한다(S110).
상기 바이어스 전압들이 변동되면, 커플링 효과에 따라 각 입력 스테이지의 바이어스 전류들이 증가한다. 따라서, 바이어스 전류들이 증가하면, 각 출력 전압의 슬루-레이트는 증가한다(S130).
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 또는 100B; 컬럼 드라이버 IC
110; 펄스 폭 제어 회로
130-1, 130-2, 130-1B, 및 130-2B; 채널 버퍼 블록
200 또는 200B; 타이밍 컨트롤러
210-1과 210-3; 라인 버퍼
220; 라인 데이터 비교기
230; 카운터
240; 로직 회로
300; 애플리케이션 프로세서
400; 디스플레이 패널

Claims (10)

  1. 채널 버퍼 블록을 포함하는 컬럼 드라이버 IC에 있어서,
    상기 채널 버퍼 블록은,
    제1바이어스 전압에 반비례하는 제1바이어스 전류를 생성하는 제1바이어스 회로와 상기 제1바이어스 전류를 이용하여 입력 전압들의 차이를 증폭하는 제1트랜지스터 쌍을 포함하는 제1차동 증폭기;
    제2바이어스 전압에 비례하는 제2바이어스 전류를 생성하는 제2바이어스 회로와 상기 제2바이어스 전류를 이용하여 상기 입력 전압들의 상기 차이를 증폭하는 제2트랜지스터 쌍을 포함하는 제2차동 증폭기;
    슬루잉 구간 동안, 제1제어 전압을 이용하여 상기 제1바이어스 전압을 감소시키는 제1커플링 커패시터; 및
    상기 슬루잉 구간 동안, 제2제어 전압을 이용하여 제2바이어스 전압을 증가시키는 제2커플링 커패시터를 포함하는 컬럼 드라이버 IC.
  2. 제1항에 있어서,
    상기 제1제어 전압과 상기 제2제어 전압은 상기 채널 버퍼 블록의 외부로부터 입력되고,
    상기 슬루잉 구간 동안, 상기 제1제어 전압의 위상과 상기 제2제어 전압의 위상은 서로 반대인 컬럼 드라이버 IC.
  3. 제2항에 있어서, 상기 컬럼 드라이버 IC,
    타이밍 컨트롤러로부터 출력된 제어 코드를 이용하여 상기 제1제어 전압의 펄스 폭을 제어하는 펄스 폭 제어 회로를 더 포함하는 컬럼 드라이버 IC.
  4. 제1항에 있어서,
    상기 제1제어 전압은 상기 제1바이어스 회로와 상기 제1트랜지스터 쌍의 제1공통 노드의 전압이고,
    상기 제2제어 전압은 상기 제2바이어스 회로와 상기 제2트랜지스터 쌍의 제2공통 노드의 전압인 컬럼 드라이버 IC.
  5. 제4항에 있어서,
    상기 입력 전압들 중의 어느 하나가 감소할 때, 상기 제1공통 노드의 전압은 감소하고,
    상기 어느 하나가 증가할 때, 상기 제2공통 노드의 전압은 증가하는 컬럼 드라이버 IC.
  6. 채널 버퍼 블록을 포함하는 컬럼 드라이버 IC; 및
    상기 컬럼 드라이버 IC의 동작을 제어하는 타이밍 컨트롤러를 포함하고,
    상기 채널 버퍼 블록은,
    제1바이어스 전압에 반비례하는 제1바이어스 전류를 생성하는 제1바이어스 회로와 상기 제1바이어스 전류를 이용하여 입력 전압들의 차이를 증폭하는 제1트랜지스터 쌍을 포함하는 제1차동 증폭기;
    제2바이어스 전압에 비례하는 제2바이어스 전류를 생성하는 제2바이어스 회로와 상기 제2바이어스 전류를 이용하여 상기 입력 전압들의 상기 차이를 증폭하는 제2트랜지스터 쌍을 포함하는 제2차동 증폭기;
    슬루잉 구간 동안, 제1제어 전압을 이용하여 상기 제1바이어스 전압을 감소시키는 제1커플링 커패시터; 및
    상기 슬루잉 구간 동안, 제2제어 전압을 이용하여 제2바이어스 전압을 증가시키는 제2커플링 커패시터를 포함하는 디스플레이 시스템.
  7. 제6항에 있어서,
    상기 제1제어 전압과 상기 제2제어 전압은 상기 채널 버퍼 블록의 외부로부터 입력되고,
    상기 슬루잉 구간 동안, 상기 제1제어 전압의 위상과 상기 제2제어 전압의 위상은 서로 반대인 디스플레이 시스템.
  8. 제7항에 있어서, 상기 컬럼 드라이버 IC,
    타이밍 컨트롤러로부터 출력된 제어 코드를 이용하여 상기 제1제어 전압의 펄스 폭을 제어하는 펄스 폭 제어 회로를 더 포함하는 디스플레이 시스템.
  9. 제8항에 있어서,
    상기 타이밍 컨트롤러는 디스플레이 데이터의 이전 라인 데이터와 상기 디스플레이 데이터의 현재 라인 데이터를 비교하고 비교의 결과에 따라 상기 제어 코드를 생성하는 디스플레이 시스템.
  10. 제6항에 있어서,
    상기 제1제어 전압은 상기 제1바이어스 회로와 상기 제1트랜지스터 쌍의 제1공통 노드의 전압이고,
    상기 제2제어 전압은 상기 제2바이어스 회로와 상기 제2트랜지스터 쌍의 제2공통 노드의 전압인 디스플레이 시스템.








KR1020140069901A 2014-06-10 2014-06-10 채널 버퍼 블록을 포함하는 장치들 KR20150141340A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140069901A KR20150141340A (ko) 2014-06-10 2014-06-10 채널 버퍼 블록을 포함하는 장치들
US14/581,792 US9240234B2 (en) 2014-06-10 2014-12-23 Method of operating channel buffer block and devices including the channel buffer block

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140069901A KR20150141340A (ko) 2014-06-10 2014-06-10 채널 버퍼 블록을 포함하는 장치들

Publications (1)

Publication Number Publication Date
KR20150141340A true KR20150141340A (ko) 2015-12-18

Family

ID=54770396

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140069901A KR20150141340A (ko) 2014-06-10 2014-06-10 채널 버퍼 블록을 포함하는 장치들

Country Status (2)

Country Link
US (1) US9240234B2 (ko)
KR (1) KR20150141340A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200126142A (ko) * 2019-04-29 2020-11-06 주식회사 디비하이텍 출력 증폭기, 및 이를 포함하는 디스플레이 드라이버 집적 회로

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9946375B2 (en) * 2015-06-30 2018-04-17 Synaptics Incorporated Active matrix capacitive fingerprint sensor with 2-TFT pixel architecture for display integration
US10734066B2 (en) * 2017-07-28 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory with write assist circuit
DE102017127115A1 (de) 2017-07-28 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Statischer Direkzugriffspeicher mit einer Schreibunterstützungsschaltung

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3090189B2 (ja) 1996-07-03 2000-09-18 日本電気株式会社 増幅回路
US7183531B2 (en) * 2004-03-31 2007-02-27 Micron Technology, Inc. Amplification with feedback capacitance for photodetector signals
KR100674912B1 (ko) 2004-09-24 2007-01-26 삼성전자주식회사 슬루 레이트（ｓｌｅｗ ｒａｔｅ）를 개선시킨 차동 증폭회로
KR100717278B1 (ko) 2005-05-31 2007-05-15 삼성전자주식회사 슬루 레이트 조절이 가능한 소스 드라이버
KR100790492B1 (ko) 2005-07-01 2008-01-02 삼성전자주식회사 슬루 레이트를 제어하는 소스 드라이버 및 그것의 구동방법
US7244918B2 (en) * 2005-08-30 2007-07-17 Micron Technology, Inc. Method and apparatus providing a two-way shared storage gate on a four-way shared pixel
US7242332B1 (en) * 2006-05-04 2007-07-10 Micron Technology, Inc. Column-parallel sigma-delta analog-to-digital conversion with gain and offset control
US8598906B2 (en) * 2006-05-11 2013-12-03 Broadcom Corporation Low-power ethernet transmitter
US7696545B2 (en) * 2006-08-29 2010-04-13 Micron Technology, Inc. Skimmed charge capture and charge packet removal for increased effective pixel photosensor full well capacity
US7964929B2 (en) * 2007-08-23 2011-06-21 Aptina Imaging Corporation Method and apparatus providing imager pixels with shared pixel components
US7858914B2 (en) * 2007-11-20 2010-12-28 Aptina Imaging Corporation Method and apparatus for reducing dark current and hot pixels in CMOS image sensors
US20090160981A1 (en) * 2007-12-20 2009-06-25 Micron Technology, Inc. Apparatus including green and magenta pixels and method thereof
JP5075051B2 (ja) 2008-08-05 2012-11-14 ルネサスエレクトロニクス株式会社 Ａｂ級増幅回路、及び表示装置
JP4564558B2 (ja) 2008-09-19 2010-10-20 株式会社半導体理工学研究センター 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置
JP2010109848A (ja) 2008-10-31 2010-05-13 Alps Electric Co Ltd アンテナ装置
JP2010147830A (ja) 2008-12-19 2010-07-01 Oki Semiconductor Co Ltd 演算増幅器及びそれを用いた表示駆動回路
US8324548B2 (en) * 2009-03-26 2012-12-04 Aptina Imaging Corporation Imaging devices and methods for charge transfer
JP5486259B2 (ja) * 2009-09-29 2014-05-07 セイコーインスツル株式会社 差動増幅器
WO2011112851A2 (en) * 2010-03-10 2011-09-15 National Semiconductor Corporation Data signal transceiver circuitry for providing simultaneous bi-directional communication via a common conductor pair
JP5581263B2 (ja) 2010-05-13 2014-08-27 株式会社半導体エネルギー研究所 バッファ回路
US9178499B2 (en) * 2014-02-27 2015-11-03 Texas Instruments Incorporated Low-power offset-stored latch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200126142A (ko) * 2019-04-29 2020-11-06 주식회사 디비하이텍 출력 증폭기, 및 이를 포함하는 디스플레이 드라이버 집적 회로

Also Published As

Publication number Publication date
US9240234B2 (en) 2016-01-19
US20150357998A1 (en) 2015-12-10

Similar Documents

Publication Publication Date Title
KR102470761B1 (ko) 출력 신호의 슬루 레이트를 향상시키는 버퍼 증폭기 회로와 이를 포함하는 장치들
JP2009077003A (ja) コンパレータ
JP2008032812A (ja) 出力駆動装置および表示装置
KR20150141340A (ko) 채널 버퍼 블록을 포함하는 장치들
TWI675546B (zh) 驅動電路及其使用的運算放大器電路
JP2009289248A (ja) Ｃｍｏｓ遅延の変動を低減する方法
US9419616B2 (en) LVDS driver
CN215933156U (zh) 源极驱动器
CN109428567B (zh) 一种实现占空比调整的装置
US20080001628A1 (en) Level conversion circuit
US9754646B1 (en) Voltage stress tolerant high speed memory driver having flying capacitor circuit
US9467108B2 (en) Operational amplifier circuit and method for enhancing driving capacity thereof
US7741875B2 (en) Low amplitude differential output circuit and serial transmission interface using the same
US7928792B2 (en) Apparatus for outputting complementary signals using bootstrapping technology
CN106297677B (zh) 源极驱动电路及电泳显示器
JP2008177755A (ja) レベルシフト回路およびそれを用いた半導体装置
JP2007173893A (ja) 半導体集積回路装置
US8183891B2 (en) Semiconductor device
JP5120612B2 (ja) 多値信号バス、多値入力インタフェース、情報処理装置及び多値信号バスの形成方法
US20100033471A1 (en) Display driving circuit and driving method thereof
US8937510B2 (en) Operational amplifier module and method for enhancing driving capability of operational amplifier circuit
US20060170481A1 (en) Low-swing level shifter
US7573334B2 (en) Bias control circuitry for amplifiers and related systems and methods of operation
JP2007049671A (ja) 集積回路装置、およびインバータ段の出力で出力信号を駆動するための方法
JP5501196B2 (ja) 出力回路

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid