[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR102378244B1 - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR102378244B1
KR102378244B1 KR1020210081505A KR20210081505A KR102378244B1 KR 102378244 B1 KR102378244 B1 KR 102378244B1 KR 1020210081505 A KR1020210081505 A KR 1020210081505A KR 20210081505 A KR20210081505 A KR 20210081505A KR 102378244 B1 KR102378244 B1 KR 102378244B1
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
oxide semiconductor
layer
wiring
Prior art date
Application number
KR1020210081505A
Other languages
English (en)
Other versions
KR20210080327A (ko
Inventor
순페이 야마자키
켄고 아키모토
아츠시 우메자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20210080327A publication Critical patent/KR20210080327A/ko
Application granted granted Critical
Publication of KR102378244B1 publication Critical patent/KR102378244B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
  • Shift Register Type Memory (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
  • Vehicle Body Suspensions (AREA)

Abstract

표시장치의 고정밀화에 따라, 화소수가 증가하여, 게이트선수, 및 신호선수가 증가한다. 게이트선수, 및 신호선수가 증가하면, 그것들을 구동하기 위한 구동 회로를 가지는 IC칩을 본딩 등에 의해 실장하는 것이 곤란하게 되어, 제조 비용이 증대된다는 문제가 있다.
동일 기판 위에 화소부와, 화소부를 구동하는 구동 회로를 가지고, 산화물 반도체를 이용하고, 또한, 게이트 전극층과 중첩되는 채널 형성 영역이 되는 산화물 반도체층 위에 채널 보호층이 형성된 역스태거형 박막 트랜지스터로 구동 회로의 적어도 일부의 회로를 구성한다. 동일 기판 위에 화소부에 더하여, 구동 회로를 형성하는 것에 의해 제조 비용이 저감된다.

Description

표시장치{DISPLAY DEVICE}
본 발명은, 산화물 반도체를 이용하는 표시장치 및 그 제조 방법에 관한 것이다.
액정표시장치로 대표되는 바와 같이, 유리 기판 등의 평판에 형성되는 박막 트랜지스터는, 아몰퍼스(amorphous) 실리콘, 다결정 실리콘에 의해 제작된다. 아몰퍼스 실리콘을 이용한 박막 트랜지스터는 전계 효과 이동도가 낮지만, 유리 기판의 대면적화에 대응할 수 있고, 한편, 결정 실리콘을 이용한 박막 트랜지스터는 전계 효과 이동도가 높지만, 레이저 어닐 등의 결정화 공정이 필요하고, 유리 기판의 대면적화에는 반드시 적응한다고 할 수는 없다는 것과 같은 특성을 가지고 있다.
이것에 대하여, 산화물 반도체를 이용하여 박막 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들면, 산화물 반도체막으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 이용하여 박막 트랜지스터를 제작하고, 화상 표시장치의 스위칭 소자 등에 이용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
[특허문헌 1] 일본특개 2007-123861호 공보
[특허문헌 2] 일본특개 2007-96055호 공보
산화물 반도체에 채널 형성 영역을 형성하는 박막 트랜지스터는, 아몰퍼스 실리콘을 이용한 박막 트랜지스터보다 높은 전계 효과 이동도가 얻어진다. 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도에서 막형성이 가능하고, 다결정 실리콘을 이용한 박막 트랜지스터보다 제조 공정이 간단하다.
이와 같은 산화물 반도체를 이용하여 유리 기판, 플라스틱 기판 등에 박막 트랜지스터를 형성하고, 액정 디스플레이, 일렉트로루미네슨스 디스플레이 또는 전자 페이퍼 등에의 응용이 기대되고 있다.
표시장치의 고정밀화에 따라, 화소수가 증가하여, 게이트선수, 및 신호선수가 증가한다. 게이트선수, 및 신호선수가 증가되면, 그것들을 구동하기 위한 구동 회로를 가지는 IC칩을 본딩 등에 의해 실장하는 것이 곤란하게 되어, 제조 비용이 증대된다는 문제가 있다.
또한, 구동 회로에서, 고속 구동을 도모하기 위해, 소자간을 연결하는 배선간의 접촉 저항 등을 저감하는 것도 과제의 하나로 한다. 예를 들면, 게이트 배선과 상층 배선과의 접촉 저항이 높으면 입력된 신호가 왜곡될 우려가 있다.
또한, 콘택트홀의 수를 줄일 수 있고, 구동 회로의 점유 면적을 축소화할 수 있는 표시장치의 구조를 제공하는 것도 과제의 하나로 한다.
동일 기판 위에 화소부와, 화소부를 구동하는 구동 회로를 가지며, 산화물 반도체를 이용하고, 또한 게이트 전극층과 중첩되는 산화물 반도체층 위에 채널 보호층이 형성된 역스태거형 박막 트랜지스터로 구동 회로의 적어도 일부의 회로를 구성한다. 동일 기판 위에 화소부에 더하여 구동 회로를 형성하는 것에 의해 제조 비용이 저감된다.
본 명세서 중에서 이용하는 산화물 반도체는, InMO3(ZnO)m(m＞0)으로 표기되는 박막을 형성하고, 그 박막을 반도체층으로서 이용한 박막 트랜지스터를 제작한다. 또한, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서 Ga의 경우 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni, 그 외의 천이 금속 원소, 또는 이 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에서는 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
유도 결합 플라즈마 질량 분석법(Inductively Coupled Plasma Mass Spectrometry: ICP-MS 분석법)에 의해 대표적인 측정예를 표 1에 나타낸다. In2O3 : Ga2O3 : ZnO = 1 : 1 : 1로 한 타겟(In : Ga : Zn = 1 : 1 : 0.5)을 이용하고, 스퍼터법에서의 아르곤 가스 유량을 40 sccm으로 한 조건 1에 의해 얻어지는 산화물 반도체막은 InGa0.95Zn0.41O3.33이다. 또한, 스퍼터법에서의 아르곤 가스 유량을 10 sccm, 산소를 5 sccm으로 한 조건 2에 의해 얻어지는 산화물 반도체막은 InGa0.94Zn0.40O3.31이다.
유량비 조성(atomic%) 조성비
Ar/O2 In Ga Zn O
40/0 17.6 16.7 7.2 58.6 InGa0.95Zn0.41O3.33
10/5 17.7 16.7 7 58.6 InGa0.94Zn0.40O3.31
또한, 측정 방법을 러더포드 후방 산란 분석법(Rutherford backscattering Spectrometry: RBS 분석법)으로 바꾸어 정량화한 결과를 표 2에 나타낸다.
유량비 조성(atomic%) 조성비
Ar/O2 In Ga Zn O Ar
40/0 17 15.8 7.5 59.4 0.3 InGa0.93Zn0.44O3.49
10/5 16 14.7 7.2 61.7 0.4 InGa0.92Zn0.45O3.86
조건 1의 시료를 RBS 분석으로 측정한 결과, 산화물 반도체막은 InGa0.93Zn0.44O3.49이다. 또한, 조건 2의 시료를 RBS 분석으로 측정한 결과, 산화물 반도체막은 InGa0.92Zn0.45O3.86이다.In-Ga-Zn-O계 비단결정막의 결정 구조는, 아몰퍼스 구조가 XRD(X선 회절)의 분석에서는 관찰된다. 또한, 측정한 샘플의 In-Ga-Zn-O계 비단결정막은 스퍼터법으로 성막한 후, 200℃∼500℃, 대표적으로는 300∼400℃에서 10분∼100분 행한다. 또한, 박막 트랜지스터의 전기 특성도 게이트 전압±20 V에서, 온/오프비가 109 이상, 이동도가 10 이상의 것을 제작할 수 있다.이러한 전기 특성을 가지는 박막 트랜지스터를 구동 회로에 이용하는 것은 유용하다. 예를 들면, 게이트선 구동 회로는 게이트 신호를 순차 전송하는 시프트 레지스터 회로, 및 버퍼 회로 등으로 구성되고, 소스선 구동 회로는 게이트 신호를 순차 전송하는 시프트 레지스터 회로, 버퍼 회로, 화소로의 영상 신호의 전송의 온/오프를 바꾸는 아날로그 스위치 등에 의해 구성된다. 아몰퍼스 실리콘을 이용한 TFT에 비해 높은 이동도를 가지는 산화물 반도체막을 이용한 TFT는 시프트 레지스터 회로를 고속 구동시킬 수 있다.
또한, 화소부를 구동하는 구동 회로의 적어도 일부의 회로를 산화물 반도체를 이용한 박막 트랜지스터로 구성하는 경우, 모두 n채널형 TFT로 형성되고, 도 1(B)에 나타낸 회로를 기본 단위로 하여 형성한다. 또한, 구동 회로에서, 게이트 전극과 소스 배선, 혹은 드레인 배선을 직접 접속시킴으로써, 양호한 콘택트를 얻을 수 있고, 접촉 저항을 저감할 수 있다. 구동 회로에서, 게이트 전극과 소스 배선, 혹은 드레인 배선을 다른 도전막, 예를 들면, 투명 도전막을 통하여 접속하는 경우, 콘택트홀의 수의 증가, 콘택트홀의 수의 증가에 의한 점유 면적의 증대, 또는 접촉 저항 및 배선 저항의 증대, 및 공정의 복잡화를 초래할 우려가 있다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 화소부와 구동 회로를 가지고, 상기 화소부는 적어도 제1 산화물 반도체층, 및 상기 제1 산화물 반도체층에 접하는 제1 채널 보호층을 가지는 제1 박막 트랜지스터를 가지고, 상기 구동 회로는 적어도 제2 산화물 반도체층, 및 상기 제2 산화물 반도체층에 접하는 제2 채널 보호층을 가지는 제2 박막 트랜지스터와, 제3 산화물 반도체층, 및 상기 제3 산화물 반도체층에 접하는 제3 채널 보호층을 가지는 제3 박막 트랜지스터를 가지는 표시장치이다. 상기 제2 산화물 반도체층의 하방에 형성된 상기 제2 박막 트랜지스터의 게이트 전극과 직접 접하는 배선이 상기 제3 산화물 반도체층의 상방에 형성되고, 상기 배선은 상기 제3 산화물 반도체층과 전기적으로 접속하는 상기 제3 박막 트랜지스터의 소스 배선 또는 드레인 배선이다.
본 발명의 일 형태는, 상기 과제의 적어도 하나를 해결한다.
또한, 본 발명의 일 형태에 이용하는 박막 트랜지스터에서, 소스 배선과 채널 형성 영역이 되는 산화물 반도체층(상기 구성에서는 제3 산화물 반도체층)의 사이, 드레인 배선과 채널 형성 영역이 되는 산화물 반도체층(상기 구성에서는 제3 산화물 반도체층)의 사이에, 제3 산화물 반도체층의 막 두께보다 얇고, 또한, 제3 산화물 반도체층의 도전율보다 높은 도전율을 가지는 제4 산화물 반도체층을 가지는 구성으로 해도 좋다.
제4 산화물 반도체층은, n형의 도전형을 나타내고, 소스 영역 및 드레인 영역으로서 기능한다.
또한, 제3 산화물 반도체층은 비정질 구조를 가지고, 제4 산화물 반도체층은 비정질 구조 중에 결정립(나노 크리스탈)을 포함하는 경우가 있다. 이 제4 산화물 반도체층 중의 결정립(나노 크리스탈)은 직경 1 nm∼10 nm, 대표적으로는 2 nm∼4 nm 정도이다.
또한, 소스 영역 및 드레인 영역(n＋층)으로서 기능하는 제4 산화물 반도체층으로서 In-Ga-Zn-O계 비단결정막을 이용할 수 있다. 또한, In, Ga, 및 Zn 중 어느 하나를 텅스텐, 몰리브덴, 티탄, 니켈, 또는 알루미늄과 치환해도 좋다.
표시장치에 포함되는 상기 제1 박막 트랜지스터, 상기 제2 박막 트랜지스터, 및 상기 제3 박막 트랜지스터를 덮고, 또한, 상기 제1 채널 보호층, 상기 제2 채널 보호층, 및 상기 제3 채널 보호층에 접하는 절연층을 가지는 구성으로 해도 좋다.
또한, 박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여, 구동 회로 보호용의 보호 회로를 동일 기판 위에 형성하는 것이 바람직하다. 보호 회로는 산화물 반도체를 이용한 비선형 소자를 이용하여 구성하는 것이 바람직하다.
또한, 제1, 제2라고 붙이는 서수사는 편의상 이용하는 것으로, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
또한, 구동 회로를 가지는 표시장치로서는, 액정표시장치 외에, 발광소자를 이용한 발광 표시장치나, 전기 영동 표시소자를 이용한 전자 페이퍼라고도 칭해지는 표시장치를 들 수 있다.
발광소자를 이용한 발광 표시장치에서는, 화소부에 복수의 박막 트랜지스터를 가지고, 화소부에 있어서도 어느 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선, 혹은 드레인 배선을 직접 접속시키는 개소를 가지고 있다. 또한, 발광소자를 이용한 발광 표시장치의 구동 회로에서는, 박막 트랜지스터의 게이트 전극과 그 박막 트랜지스터의 소스 배선, 혹은 드레인 배선을 직접 접속시키는 개소를 가지고 있다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
게이트선 구동 회로 또는 소스선 구동 회로에서 산화물 반도체를 이용한 박막 트랜지스터로 형성함으로써, 제조 비용이 저감된다. 그리고 구동 회로에 이용되는 박막 트랜지스터의 게이트 전극과 소스 배선, 혹은 드레인 배선을 직접 접속시킴으로써 콘택트홀의 수를 줄일 수 있고, 구동 회로의 점유 면적을 축소화할 수 있는 표시장치를 제공할 수 있다.
따라서, 본 발명의 일 형태에 의해, 전기 특성이 높고, 신뢰성이 좋은 표시장치를 저비용으로 제공할 수 있다.
도 1은 반도체 장치를 설명한 도면.
도 2는 반도체 장치를 설명한 도면.
도 3은 반도체 장치의 제작 방법을 설명한 도면.
도 4는 반도체 장치의 제작 방법을 설명한 도면.
도 5는 반도체 장치의 제작 방법을 설명한 도면.
도 6은 반도체 장치의 제작 방법을 설명한 도면.
도 7은 반도체 장치의 제작 방법을 설명한 도면.
도 8은 반도체 장치의 제작 방법을 설명한 도면.
도 9는 반도체 장치의 제작 방법을 설명한 도면.
도 10은 반도체 장치를 설명한 도면.
도 11은 반도체 장치를 설명한 도면.
도 12는 반도체 장치를 설명한 도면.
도 13은 반도체 장치를 설명한 도면.
도 14는 반도체 장치의 블록도를 설명한 도면.
도 15는 신호선 구동 회로의 구성을 설명한 도면.
도 16은 신호선 구동 회로의 동작을 설명한 타이밍 차트.
도 17은 신호선 구동 회로의 동작을 설명한 타이밍 차트.
도 18은 시프트 레지스터의 구성을 설명한 도면.
도 19는 도 18에 나타낸 플립플롭의 접속 구성을 설명한 도면.
도 20은 반도체 장치의 화소 등가 회로를 설명한 도면.
도 21은 반도체 장치를 설명한 도면.
도 22는 반도체 장치를 설명한 도면.
도 23은 반도체 장치를 설명한 도면.
도 24는 반도체 장치를 설명한 도면.
도 25는 전자 페이퍼의 사용 형태의 예를 설명한 도면.
도 26은 전자 서적의 일례를 나타낸 외관도.
도 27은 텔레비전 장치 및 디지털 포토 프레임의 예를 나타낸 외관도.
도 28은 유기기의 예를 나타낸 외관도.
도 29는 휴대전화기의 일례를 나타낸 외관도.
도 30은 반도체 장치를 설명한 도면.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 일 형태의 구성에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에 공통적으로 이용하고, 그 반복 설명은 생략한다.
[실시형태 1]
여기에서는, 2개의 n채널형의 박막 트랜지스터를 이용하여 인버터 회로를 구성하는 예를 기초로 본 발명의 일 형태를 이하에 설명한다.
화소부를 구동하기 위한 구동 회로는, 인버터 회로, 용량, 저항 등을 이용하여 구성한다. 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 인헨스먼트형 트랜지스터와 디플리션형 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라고 한다)와, 인헨스먼트형 TFT끼리 형성하는 경우(이하, EEMOS 회로라고 한다)가 있다. 또한, n채널형 TFT의 스레시홀드 전압이 정(正)인 경우는, 인헨스먼트형 트랜지스터라고 정의하고, n채널형 TFT의 스레시홀드 전압이 부(負)인 경우는, 디플리션형 트랜지스터라고 정의하고, 본 명세서 전체에 있어서 이 정의에 따르는 것으로 한다.
화소부와 구동 회로는, 동일 기판 위에 형성하고, 화소부에서는, 매트릭스 형상으로 배치한 인헨스먼트형 트랜지스터를 이용하여 화소 전극으로의 전압 인가의 온/오프를 바꾼다. 이 화소부에 배치하는 인헨스먼트형 트랜지스터는, 산화물 반도체를 이용하고, 그 전기 특성은 게이트 전압±20 V에서, 온/오프비가 109 이상이기 때문에, 누출 전류가 적고, 저소비 전력 구동을 실현할 수 있다.
구동 회로의 인버터 회로의 단면 구조를 도 1(A)에 나타낸다. 또한, 도 1에 나타낸 제1 박막 트랜지스터(430), 제2 박막 트랜지스터(431)는, 채널 보호층을 가진 역스태거형 박막 트랜지스터이며, 반도체층 위에 소스 영역 또는 드레인 영역을 통하여 배선이 제공되어 있는 박막 트랜지스터의 예이다.
도 1(A)에서, 기판(400) 위에 제1 게이트 전극(401) 및 제2 게이트 전극(402)을 형성한다. 제1 게이트 전극(401) 및 제2 게이트 전극(402)의 재료는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층 또는 적층하여 형성할 수 있다.
예를 들면, 제1 게이트 전극(401) 및 제2 게이트 전극(402)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티탄층 혹은 질화탄탈을 적층한 2층 구조, 질화티탄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 2층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐, 알루미늄과 실리콘의 합금 또는 알루미늄과 티탄의 합금, 질화티탄 또는 티탄층을 적층한 적층으로 하는 것이 바람직하다.
또한, 제1 게이트 전극(401) 및 제2 게이트 전극(402)을 덮는 게이트 절연층(403) 위에는 제1 산화물 반도체층(405)과 제2 산화물 반도체층(407)을 형성한다.
제1 게이트 전극(401)과 중첩되는 제1 산화물 반도체층(405) 위에는 제1 채널 보호층(418)을 접하여 형성하고, 제2 게이트 전극(402)과 중첩되는 제2 산화물 반도체층(407) 위에는 제2 채널 보호층(419)을 접하여 형성한다.
제1 산화물 반도체층(405)의 채널 형성 영역 위에 제1 채널 보호층(418)을 형성하고, 제2 산화물 반도체층(407)의 채널 형성 영역 위에 제2 채널 보호층(419)을 형성하는 구조이기 때문에, 제1 산화물 반도체층(405) 및 제2 산화물 반도체층(407)의 채널 형성 영역에 대한 공정 시의 데미지(에칭시의 플라즈마나 에칭제에 의한 막감소나, 산화 등)를 막을 수 있다. 따라서 제1 박막 트랜지스터(430), 제2 박막 트랜지스터(431)의 신뢰성을 향상시킬 수 있다.
제1 산화물 반도체층(405) 위에는 제1 배선(409), 및 제2 배선(410)을 형성하고, 제2 배선(410)은 게이트 절연층(403)에 형성된 콘택트홀(404)을 통하여 제2 게이트 전극(402)과 직접 접속한다. 또한, 제2 산화물 반도체층(407) 위에는 제3 배선(411)을 형성한다.
제1 박막 트랜지스터(430)는, 제1 게이트 전극(401)과 게이트 절연층(403)을 통하여 제1 게이트 전극(401)과 중첩되는 제1 산화물 반도체층(405)을 가지고, 제1 배선(409)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은 부의 전압(VDL)이 인가되는 전원선(부전원선)으로 해도 좋다.
또한, 제2 박막 트랜지스터(431)는 제2 게이트 전극(402)과 게이트 절연층(403)을 통하여, 제2 게이트 전극(402)과 중첩되는 제2 산화물 반도체층(407)을 가지고, 제3 배선(411)은 정의 전압(VDD)이 인가되는 전원선(정전원선)이다.
또한, 제1 산화물 반도체층(405)과 제1 배선(409)과의 사이에는 n＋층(406a)를 형성하고, 제1 산화물 반도체층(405)과 제2 배선(410)과의 사이에는 n＋층(406b)을 형성한다. 또한, 제2 산화물 반도체층(407)과 제2 배선(410)과의 사이에는 n＋층(408a)을 형성하고, 제2 산화물 반도체층(407)과 제3 배선(411)과의 사이에는 n＋층(408b)을 형성한다.
본 실시형태에서는, 소스 영역 또는 드레인 영역으로서 기능하는 n＋층(406a, 406b, 408a, 408b)은, In-Ga-Zn-O계 비단결정막이며, 제1 산화물 반도체층(405), 제2 산화물 반도체층(407)의 성막 조건과는 다른 성막 조건으로 형성되고, 보다 저저항인 산화물 반도체층이다. 예를 들면, 상기 표 1에 기재된, 스퍼터법에서의 아르곤 가스 유량을 40 sccm으로 한 조건 1에 의해 얻어지는 산화물 반도체막으로 형성한 n＋층(406a, 406b, 408a, 408b)은 n형의 도전형을 가지고, 활성화 에너지(△E)가 0.01 eV 이상 0.1 eV 이하다. 또한, 본 실시형태에서는, n＋층(406a, 406b, 408a, 408b)은, In-Ga-Zn-O계 비단결정막이며, 적어도 아몰퍼스 성분을 포함하고 있는 것으로 한다. n＋층(406a, 406b, 408a, 408b)은 비정질 구조 중에 결정립(나노 크리스탈)을 포함하는 경우가 있다. 이 n＋층(406a, 406b, 408a, 408b) 중의 결정립(나노 크리스탈)은 직경 1 nm∼10 nm, 대표적으로는 2 nm∼4 nm 정도이다.
n＋층(406a, 406b, 408a, 408b)을 형성함으로써, 금속층인 제1 배선(409), 제2 배선(410), 제3 배선(411)과, 제1 산화물 반도체층(405), 제2 산화물 반도체층(407)과의 사이를 양호한 접합으로 하여 쇼트키 접합에 비해 열적으로도 안정 동작을 가지도록 한다. 또한, 채널의 캐리어를 공급하거나(소스측), 또는 채널의 캐리어를 안정적으로 흡수하거나(드레인측), 또는 저항 성분을 배선과의 계면에 만들지 않기 위해서라도 적극적으로 n＋층을 형성하면 효과적이다. 또한, 저저항화에 의해, 높은 드레인 전압에서도 양호한 이동도를 보유할 수 있다.
도 1(A)에 나타낸 바와 같이, 제1 산화물 반도체층(405)과 제2 산화물 반도체층(407)의 양쪽 모두에 전기적으로 접속하는 제2 배선(410)은, 게이트 절연층(403)에 형성된 콘택트홀(404)을 통하여 제2 박막 트랜지스터(431)의 제2 게이트 전극(402)과 직접 접속한다. 직접 접속시킴으로써, 양호한 콘택트를 얻을 수 있고, 접촉 저항을 저감할 수 있다. 제2 게이트 전극(402)과 제2 배선(410)을 다른 도전막, 예를 들면, 투명 도전막을 통하여 접속하는 경우에 비해, 콘택트홀의 수의 저감, 콘택트홀의 수의 저감에 의한 점유 면적의 축소를 도모할 수 있다.
또한, 구동 회로의 인버터 회로의 상면도를 도 1(C)에 나타낸다. 도 1(C)에서, 쇄선 Z1-Z2로 절단한 단면이 도 1(A)에 상당한다.
또한, EDMOS 회로의 등가 회로를 도 1(B)에 나타낸다. 도 1(A) 및 도 1(C) 나타낸 회로 접속은 도 1(B)에 상당하며, 제1 박막 트랜지스터(430)를 인헨스먼트형의 n채널형 트랜지스터로 하고, 제2 박막 트랜지스터(431)를 디플리션형의 n채널형 트랜지스터로 하는 예이다.
동일 기판 위에 인헨스먼트형의 n채널형 트랜지스터와 디플리션형의 n채널형 트랜지스터를 제작하는 방법은, 예를 들면, 제1 산화물 반도체층(405)과 제2 산화물 반도체층(407)을 다른 재료나 다른 성막 조건을 이용하여 제작한다. 또한, 산화물 반도체층의 상하에 게이트 전극을 형성하여 스레시홀드값을 제어하고, 한쪽의 TFT가 노멀리 온(normally on)이 되도록 게이트 전극에 전압을 걸고, 다른 한쪽의 TFT가 노멀리 오프(normally off)가 되도록 하여 EDMOS 회로를 구성해도 좋다.
[실시형태 2]
실시형태 1은 EDMOS 회로의 예를 나타냈지만, 본 실시형태에서는 EEMOS 회로의 등가 회로를 도 2(A)에 나타낸다. 도 2(A)의 등가 회로에서는, 어느쪽이나 인헨스먼트형의 n채널형 트랜지스터로 하는 조합을 이용한 구동 회로이다.
어느쪽이나 같은 인헨스먼트형의 n채널형 트랜지스터로 하는 조합으로 제작할 수 있는 도 2(A)의 회로 구성을 구동 회로에 이용하는 것은, 화소부에 이용하는 트랜지스터도 같은 인헨스먼트형의 n채널형 트랜지스터로 하기 때문에 제작 공정이 증대되지 않아, 바람직하다고 할 수 있다. 또한, 상면도를 도 2(B)에 나타낸다. 도 2(B)에서의 쇄선 Y1-Y2로 절단한 단면의 등가 회로가 도 2(A)에 상당한다.
또한, 도 2에 나타낸 제1 박막 트랜지스터(460), 제2 박막 트랜지스터(461)는, 채널 보호층을 가지는 역스태거형 박막 트랜지스터이며, 반도체층 위에 소스 영역 또는 드레인 영역을 통하여 배선이 형성되어 있는 박막 트랜지스터의 예이다.
또한, 인버터 회로의 제작 공정의 일례를 도 3(A), 도 3(B), 및 도 3(C)에 나타낸다.
기판(440) 위에, 스퍼터법에 의해 제1 도전막을 형성하고, 제1 포토마스크를 이용하여 선택적으로 제1 도전막의 에칭을 행하여, 제1 게이트 전극(441) 및 제2 게이트 전극(442)을 형성한다. 다음에, 제1 게이트 전극(441) 및 제2 게이트 전극(442)을 덮는 게이트 절연층(443)을 플라즈마 CVD법 또는 스퍼터법을 이용하여 형성한다. 게이트 절연층(443)은, CVD법 또는 스퍼터링법 등을 이용하여, 산화규소층, 질화규소층, 산화질화규소층 또는 질화산화규소층을 단층 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(443)으로서, 유기 실란 가스를 이용한 CVD법에 의해 산화규소층을 형성하는 것도 가능하다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
다음에, 제2 포토마스크를 이용하여 게이트 절연층(443)을 선택적으로 에칭하여, 제2 게이트 전극(442)에 달하는 콘택트홀(444)을 형성한다. 여기까지 단계에서의 단면도가 도 3(A)에 상당한다.
다음에, 산화물 반도체막을 스퍼터법에 의해 성막하고, 또한 그 위에 제1 채널 보호층(458), 제2 채널 보호층(459)을 형성한다. 제1 채널 보호층(458), 제2 채널 보호층(459)은 산화물 반도체막 위에 절연층을 형성하고, 제3 포토마스크를 이용하여 선택적으로 에칭을 행하여 형성한다.
또한, 산화물 반도체막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하고, 게이트 절연층(443)의 표면 및 콘택트홀(444)의 바닥면에 부착되어 있는 오물을 제거하는 것이 바람직하다. 역스퍼터란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 더한 분위기에서 행하여도 좋다.
다음에, 산화물 반도체막, 제1 채널 보호층(458), 및 제2 채널 보호층(459) 위에 n＋층을 성막한다.
다음에, 제4 포토마스크를 이용하여 선택적으로 산화물 반도체막 및 n＋층의 에칭을 행하여, 제1 산화물 반도체층(455), 제2 산화물 반도체층(447)을 형성한다. 다음에, 스퍼터법에 의해 제2 도전막을 형성하고, 제5 포토마스크를 이용하여 선택적으로 제2 도전막의 에칭을 행하여, 제1 배선(449), 제2 배선(450), 및 제3 배선(451)을 형성한다. 제3 배선(451)은, 콘택트홀(444)을 통하여 제2 게이트 전극(442)과 직접 접한다. 또한, 제2 도전막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 게이트 절연층(443)의 표면, n＋층의 표면, 및 콘택트홀(444)의 바닥면에 부착되어 있는 오물을 제거하는 것이 바람직하다. 역스퍼터란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판에 플라즈마를 형성해 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 더한 분위기에서 행하여도 좋다.
또한, 제2 도전막의 에칭 시에, n＋층의 일부를 더 에칭하여, n＋층(446a, 446b, 448a, 448b)을 형성한다. 이 에칭이 종료된 단계에서, 제1 박막 트랜지스터(460)와 제2 박막 트랜지스터(461)가 완성된다. 여기까지 단계에서의 단면도가 도 3(B)에 상당한다.
다음에 대기 분위기하 또는 질소 분위기하에서 200℃∼600℃의 가열 처리를 행한다. 또한, 이 가열 처리를 행하는 타이밍은 한정되지 않고, 산화물 반도체막의 성막 후라면 언제 행하여도 좋다.
다음에, 보호층(452)을 형성하고, 제6 포토마스크를 이용하여 보호층(452)을 선택적으로 에칭하여 콘택트홀을 형성한 후, 제3 도전막을 형성한다. 마지막에 제7 포토마스크를 이용하여 제3 도전막을 선택적으로 에칭하여, 제2 배선(410)과 전기적으로 접속하는 접속 배선(453)을 형성한다. 여기까지 단계에서의 단면도가 도 3(C)에 상당한다.
발광소자를 이용한 발광 표시장치에서는, 화소부에 복수의 박막 트랜지스터를 가지고, 화소부에서도 어느 하나의 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선, 혹은 드레인 배선을 직접 접속시키기 위한 콘택트홀을 가지고 있다. 이 콘택트부는 제2 포토마스크를 이용하여 게이트 절연막에 콘택트홀을 형성할 때에 같은 마스크를 이용하여 형성할 수 있다.
또한, 액정표시장치나 전자 페이퍼에서는, FPC 등의 외부 단자와 접속하기 위한 단자부에서, 게이트 배선에 달하는 콘택트홀을 형성할 때, 제2 포토마스크를 이용하여 게이트 절연막에 콘택트홀을 형성할 때에, 같은 마스크를 이용하여 형성할 수 있다.
또한, 상술한 공정 순서는 일례이며 특별히 한정되는 것은 아니다. 예를 들면, 포토마스크수가 1장 증가하지만, 제2 도전막을 에칭하는 포토마스크와 n＋층의 일부를 에칭하는 포토마스크를 따로따로 이용하여 에칭을 행하여도 좋다.
[실시형태 3]
본 실시형태에서는, 인버터 회로의 제작에서, 실시형태 2와는 다른 제작 공정의 예를 도 4(A), 도 4(B), 도 4(C) 및 도 4(D)를 이용하여 설명한다.
기판(440) 위에, 스퍼터법에 의해 제1 도전막을 형성하고, 제1 포토마스크를 이용하여 선택적으로 제1 도전막의 에칭을 행하여, 제1 게이트 전극(441) 및 제2 게이트 전극(442)을 형성한다. 다음에, 제1 게이트 전극(441) 및 제2 게이트 전극(442)을 덮는 게이트 절연층(443)을 플라즈마 CVD법 또는 스퍼터법을 이용하여 형성한다.
다음에, 산화물 반도체막을 스퍼터법에 의해 성막하고, 그 위에 제1 채널 보호층(458), 제2 채널 보호층(459)을 형성한다. 제1 채널 보호층(458), 제2 채널 보호층(459)은 산화물 반도체막 위에 절연층을 형성하고, 제2 포토마스크를 이용하여 선택적으로 에칭을 행하여 형성한다.
다음에, 산화물 반도체막, 제1 채널 보호층(458), 및 제2 채널 보호층(459) 위에 n＋층을 성막한다.
다음에, 제3 포토마스크를 이용하여 선택적으로 산화물 반도체막 및 n＋층의 에칭을 행하여, 제1 산화물 반도체층(455), 제2 산화물 반도체층(447), n＋층(455, 457)을 형성한다. 이렇게 하여, 제1 게이트 전극(441)과 게이트 절연층(443)을 통하여 중첩되는 제1 산화물 반도체층(455), 제1 채널 보호층(458), 및 n＋층(455)이 형성되고, 제2 게이트 전극(442)과 게이트 절연층(443)을 통하여 중첩되는 제2 산화물 반도체층(447), 제2 채널 보호층(459), 및 n＋층(457)이 형성된다. 여기까지 단계에서의 단면도가 도 4(A)에 상당한다.
다음에, 제4 포토마스크를 이용하여 게이트 절연층(443)을 선택적으로 에칭하여, 제2 게이트 전극(442)에 달하는 콘택트홀(444)을 형성한다. 여기까지 단계에서의 단면도가 도 4(B)에 상당한다.
다음에, 스퍼터법에 의해 제2 도전막을 형성하고, 제5 포토마스크를 이용하여 선택적으로 제2 도전막의 에칭을 행하여, 제1 배선(449), 제2 배선(450), 및 제3 배선(451)을 형성한다. 또한, 제2 도전막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터를 행하여, 게이트 절연층(443)의 표면, n＋층(455, 457)의 표면, 및 콘택트홀(444)의 바닥면에 부착되어 있는 오물을 제거하는 것이 바람직하다. 역스퍼터란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 더한 분위기에서 행하여도 좋다.
본 실시형태의 공정에서는, 콘택트홀(444)을 형성한 후, 다른 성막을 행해지 않고 제2 도전막을 형성할 수 있기 때문에, 실시형태 2에 비해 콘택트홀의 바닥면이 노출되는 공정수가 적기 때문에, 게이트 전극의 재료의 재료 선택의 자유도가 넓어진다. 실시형태 2에서는, 콘택트홀(444)에서 노출되는 게이트 전극면에 접하여 산화물 반도체막이 성막되기 때문에, 산화물 반도체막의 에칭 공정에 의해 게이트 전극의 재료가 에칭되지 않는 에칭 조건 또는 게이트 전극의 재료를 선택할 필요가 있다.
또한, 제2 도전막의 에칭 시에, n＋층의 일부를 더 에칭하여, n＋층(446a, 446b, 448a, 448b)을 형성한다. 이 에칭이 종료된 단계에서 제1 박막 트랜지스터(460)와 제2 박막 트랜지스터(461)가 완성된다.
제1 박막 트랜지스터(460)는, 제1 게이트 전극(441)과 게이트 절연층(443)을 통하여 제1 게이트 전극(441)과 중첩되는 제1 산화물 반도체층(455)을 가지고, 제1 배선(449)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은 부의 전압(VDL)이 인가되는 전원선(부전원선)으로 하여도 좋다.
또한, 제2 박막 트랜지스터(461)는, 제2 게이트 전극(442)과 게이트 절연층(443)을 통하여 제2 게이트 전극(442)과 중첩되는 제2 산화물 반도체층(447)을 가지고, 제3 배선(451)은 정의 전압(VDD)이 인가되는 전원선(정전원선)이다.
또한, 제1 산화물 반도체층(455)과 제1 배선(449)과의 사이에는 n＋층(446a)을 형성하고, 제1 산화물 반도체층(455)과 제2 배선(450)과의 사이에는 n＋층(446b)을 형성한다. 또한, 제2 산화물 반도체층(447)과 제2 배선(450)과의 사이에는 n＋층(448a)을 형성하고, 제2 산화물 반도체층(447)과 제3 배선(451)과의 사이에는 n＋층(448b)을 형성한다.
여기까지 단계에서의 단면도가 도 4(C)에 상당한다.
다음에, 대기 분위기하 또는 질소 분위기하에서 200℃∼600℃의 가열 처리를 행한다. 또한, 이 가열 처리를 행하는 타이밍은 한정되지 않고, 산화물 반도체막의 성막 후라면 언제 행하여도 좋다.
다음에, 보호층(452)을 형성하고, 제6 포토마스크를 이용하여 보호층(452)을 선택적으로 에칭하여 콘택트홀을 형성한 후, 제3 도전막을 형성한다. 마지막에 제7 포토마스크를 이용하여 제3 도전막을 선택적으로 에칭하고, 제2 배선(450)과 전기적으로 접속하는 접속 배선(453)을 형성한다. 여기까지 단계에서의 단면도가 도 4(D)에 상당한다.
발광소자를 이용한 발광 표시장치에서는, 화소부에 복수의 박막 트랜지스터를 가지고, 화소부에서도 어느 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선, 혹은 드레인 배선을 직접 접속시키기 위한 콘택트홀을 가지고 있다. 이 콘택트부는 제4 포토마스크를 이용하여 게이트 절연막에 콘택트홀을 형성할 때에 같은 마스크를 이용하여 형성할 수 있다.
또한, 액정표시장치나 전자 페이퍼에서는, FPC 등의 외부 단자와 접속하기 위한 단자부에서, 게이트 배선에 달하는 콘택트홀을 형성할 때, 제4 포토마스크를 이용하여 게이트 절연막에 콘택트홀을 형성할 때, 같은 마스크를 이용하여 형성할 수 있다.
또한, 상술한 공정 순서는 일례이며 특별히 한정되는 것은 아니다. 예를 들면, 포토마스크수가 1장 증가하지만, 제2 도전막을 에칭하는 포토마스크와 n＋층의 일부를 에칭하는 포토마스크를 따로따로 이용하여 에칭을 행하여도 좋다.
[실시형태 4]
본 실시형태에서는, 본 발명의 일 형태의 박막 트랜지스터를 포함하는 표시장치의 제작 공정에 대하여, 도 5 내지 도 12를 이용하여 설명한다.
도 5(A)에서, 투광성을 가지는 기판(100)에는 코닝사(Corning Incorporated.)의 ＃7059 유리나 ＃1737 유리 등으로 대표되는 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판을 이용할 수 있다.
다음에, 도전층을 기판(100) 전면에 형성한 후, 제1 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제1 단자(121))를 형성한다. 이때 적어도 게이트 전극층(101)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 이 단계에서의 단면도를 도 5(A)에 나타냈다. 또한, 이 단계에서의 상면도가 도 7에 상당한다.
게이트 전극층(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제1 단자(121)는 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, Al 단체(單體)는 내열성이 부족하고, 또한, 부식하기 쉽다는 등의 문제점이 있으므로 내열성 도전성 재료와 조합하여 형성한다. 내열성 도전성 재료로서는, 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
다음에, 게이트 전극층(101) 위에 게이트 절연층(102)을 전면에 성막한다. 게이트 절연층(102)은 스퍼터법 등을 이용하여 막 두께를 50∼250 nm로 한다.
예를 들면, 게이트 절연층(102)으로서 스퍼터법에 의해 산화규소막을 이용하여 100 nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이와 같은 산화규소막에 한정되는 것은 아니고, 산화질화규소막, 질화규소막, 산화알루미늄막, 산화탄탈막 등의 다른 절연막을 이용하여, 이들 재료로부터 이루어지는 단층 또는 적층 구조로 형성해도 좋다.
또한, 산화물 반도체막을 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하고, 게이트 절연층의 표면에 부착되어 있는 오물을 제거하는 것이 바람직하다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 더한 분위기에서 행하여도 좋다.
다음에, 게이트 절연층(102) 위에, 제1 산화물 반도체막(본 실시형태에서는 제1 In-Ga-Zn-O계 비단결정막)을 성막한다. 플라즈마 처리 후, 대기에 노출되지 않도록 제1 In-Ga-Zn-O계 비단결정막을 성막하는 것은, 게이트 절연층과 반도체막의 계면에 오물이나 수분을 부착시키지 않는다는 점에서 유용하다. 여기에서는, 직경 8 인치의 In, Ga, 및 Zn를 포함하는 산화물 반도체 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 1)을 이용하여, 기판과 타겟 사이의 거리를 170 mm, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 아르곤 또는 산소 분위기하에서 성막한다. 또한, 펄스 직류(DC) 전원을 이용하면, 오물을 경감할 수 있어, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 제1 In-Ga-Zn-O계 비단결정막의 막 두께는 5 nm∼200 nm로 한다. 본 실시형태에서는 제1 In-Ga-Zn-O계 비단결정막의 막 두께는 100 nm로 한다.
스퍼터법에는 스퍼터용 전원에 고주파 전원을 이용하는 RF 스퍼터법과 DC 스퍼터법이 있고, 또한, 펄스적으로 바이어스를 주는 펄스 DC 스퍼터법도 있다. RF 스퍼터법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는 동일 체임버에서 다른 재료막을 적층 성막할 수도 있고, 동일 체임버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 체임버 내부에 자석 기구를 구비한 마그네트론 스퍼터법을 이용하는 스퍼터 장치나, 글로우 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터법을 이용하는 스퍼터 장치가 있다.
또한, 스퍼터법을 이용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터 가스 성분을 화학 반응시키고, 그들 화합물 박막을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 거는 바이어스 스퍼터법도 있다.
다음에 제1 In-Ga-Zn-O계 비단결정막의 채널 형성 영역과 중첩하는 영역에 채널 보호층(133)을 형성한다. 채널 보호층(133)도 제1 In-Ga-Zn-O계 비단결정막과 대기에 접하지 않도록 연속 성막하여 형성해도 좋다. 적층하는 박막을 대기에 노출되지 않도록 연속적으로 성막하면 생산성이 향상된다.
채널 보호층(133)으로서는, 무기 재료(산화규소, 질화규소, 산화질화규소, 질화산화규소 등)를 이용할 수 있다. 제작법으로서는, 플라즈마 CVD법이나 열 CVD법 등의 기상 성장법이나 스퍼터링법을 이용할 수 있다. 채널 보호층(133)은 성막 후에 에칭에 의해 형상을 가공한다. 여기에서는, 스퍼터법에 의해 산화규소막을 형성하고, 포트리소그래피에 의한 마스크를 이용하여 에칭 가공함으로써 채널 보호층(133)을 형성한다.
다음에, 제1 In-Ga-Zn-O계 비단결정막 및 채널 보호층(133) 위에, 제2 산화물 반도체막(본 실시형태에서는 제2 In-Ga-Zn-O계 비단결정막)을 스퍼터법으로 성막한다. 여기에서는, In2O3 : Ga2O3 : ZnO = 1 : 1 : 1로 한 타겟을 이용하고, 성막 조건은 압력을 0.4 Pa로 하고, 전력을 500 W로 하고, 성막 온도를 실온으로 하고, 아르곤 가스 유량 40 sccm을 도입하여 스퍼터 성막을 행한다. In2O3 : Ga2O3 : ZnO = 1 : 1 : 1로 한 타겟을 의도적으로 이용하고 있음에도 불구하고, 성막 직후에 크기 1 nm∼10 nm의 결정립을 포함하는 In-Ga-Zn-O계 비단결정막이 형성되는 경우가 있다. 또한, 타겟의 성분비, 성막 압력(0.1 Pa∼2.0 Pa), 전력(250 W∼3000 W: 8 인치φ), 온도(실온∼100℃), 반응성 스퍼터의 성막 조건 등을 적절히 조절함으로써 결정립의 유무나, 결정립의 밀도나, 직경 사이즈는, 1 nm∼10 nm의 범위에서 조절될 수 있다고 할 수 있다. 제2 In-Ga-Zn-O계 비단결정막의 막 두께는 5 nm∼20 nm로 한다. 물론, 막 중에 결정립이 포함되는 경우, 포함되는 결정립의 사이즈가 막 두께를 넘는 크기가 되지 않는다. 본 실시형태에서는 제2 In-Ga-Zn-O계 비단결정막의 막 두께는 5 nm로 한다.
제1 In-Ga-Zn-O계 비단결정막은, 제2 In-Ga-Zn-O계 비단결정막의 성막 조건과 다르게 한다. 예를 들면, 제2 In-Ga-Zn-O계 비단결정막의 성막 조건에서의 산소 가스 유량과 아르곤 가스 유량의 비보다 제1 In-Ga-Zn-O계 비단결정막의 성막 조건에서의 산소 가스 유량이 차지하는 비율이 많은 조건으로 한다. 구체적으로는, 제2 In-Ga-Zn-O계 비단결정막의 성막 조건은, 희가스(아르곤, 또는 헬륨 등) 분위기하(또는 산소 가스 10% 이하, 아르곤 가스 90% 이상)로 하고, 제1 In-Ga-Zn-O계 비단결정막의 성막 조건은, 산소 분위기하(또는 아르곤 가스 유량과 산소 가스 유량의 비 1:1 이상)로 한다.
제2 In-Ga-Zn-O계 비단결정막의 성막은, 먼저 역스퍼터를 행한 체임버와 동일 체임버를 이용해도 좋고, 먼저 역스퍼터를 행한 체임버와 다른 체임버로 성막해도 좋다.
다음에, 제3 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 제1 In-Ga-Zn-O계 비단결정막 및 제2 In-Ga-Zn-O계 비단결정막을 에칭한다. 여기에서는 ITO07N(칸토 화학사제(KANTO CHEMICAL CO., INC.))를 이용한 습식 에칭에 의해, 불필요한 부분을 제거하여 제1 In-Ga-Zn-O계 비단결정막인 산화물 반도체막(103), 제2 In-Ga-Zn-O계 비단결정막인 산화물 반도체막(111)을 형성한다. 또한, 여기서의 에칭은 습식 에칭에 한정되지 않고 건식 에칭을 이용해도 좋다. 이 단계에서의 단면도를 도 5(B)에 나타냈다. 또한, 이 단계에서의 상면도가 도 8에 상당한다.
다음에, 제4 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 게이트 전극층과 같은 재료의 배선이나 전극층에 달하는 콘택트홀을 형성한다. 이 콘택트홀은 후에 형성하는 도전막과 직접 접속하기 위해 형성한다. 예를 들면, 구동 회로에서, 게이트 전극층과 소스 전극층 혹은 드레인 전극층과 직접 접하는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속하는 단자를 형성하는 경우에 콘택트홀을 형성한다.
다음에, 산화물 반도체막(103) 및 산화물 반도체막(111) 위에 금속 재료로 이루어지는 도전막(132)을 스퍼터법이나 진공 증착법으로 형성한다. 이 단계에서의 단면도를 도 5(C)에 나타냈다.
도전막(132)의 재료로서는, Al, Cr, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 200℃∼600℃의 열처리를 행하는 경우에는, 이 열처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다. Al 단체로는 내열성이 부족하고, 또한, 부식하기 쉽다는 등의 문제점이 있으므로 내열성 도전성 재료와 조합하여 형성한다. Al과 조합하는 내열성 도전성 재료로서는, 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
여기에서는, 도전막(132)으로서 티탄막의 단층 구조로 한다. 또한, 도전막(132)은 2층 구조로 해도 좋고, 알루미늄막 위에 티탄막을 적층해도 좋다. 또한, 도전막(132)으로서 Ti막과 그 Ti막 위에 중첩하여 Nd를 포함하는 알루미늄(Al-Nd)막을 적층하고, 또한 그 위에 Ti막을 성막하는 3층 구조로 해도 좋다. 도전막(132)은, 실리콘을 포함하는 알루미늄막의 단층 구조로 해도 좋다.
다음에, 제5 포트리소그래피 공정을 행하여, 레지스트 마스크(131)를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(105a, 105b), 및 소스 영역 또는 드레인 영역(104a, 104b)을 형성한다. 이때의 에칭 방법으로서 습식 에칭 또는 건식 에칭을 이용한다. 예를 들면, 도전막(132)으로서 알루미늄막, 또는 알루미늄 합금막을 이용하는 경우는, 인산과 초산과 황산을 혼합한 용액을 이용한 습식 에칭을 행할 수 있다. 여기에서는, 암모니아과수(과산화수소 : 암모니아 : 물 = 5 : 2 : 2)를 이용한 습식 에칭에 의해, Ti막의 도전막(132)을 에칭하여 소스 전극층 또는 드레인 전극층(105a, 105b)을, 산화물 반도체막(111)을 에칭하여 소스 영역 또는 드레인 영역(104a, 104b)을 형성한다. 이 에칭 공정에서, 채널 보호층(133)은 반도체층(103)의 에칭 스톱퍼로서 기능하기 때문에 반도체층(103)은 에칭되지 않는다. 도 6(A)에서는, 소스 전극층 또는 드레인 전극층(105a, 105b), 소스 영역 또는 드레인 영역(104a, 104b)의 에칭을 암모니아과수의 에칭제에 의해 한 번에 행하기 때문에, 소스 전극층 또는 드레인 전극층(105a, 105b) 및 소스 영역 또는 드레인 영역(104a, 104b)의 단부는 일치하고, 연속적인 구조로 되어 있다. 또한, 습식 에칭을 이용하기 때문에, 에칭이 등방적으로 행해져, 소스 전극층 또는 드레인 전극층(105a, 105b)의 단부는 레지스트 마스크(131)보다 후퇴되어 있다. 이상의 공정에 의해 반도체층(103)을 채널 형성 영역으로 하고, 또한 이 채널 형성 영역 위에 채널 보호층(133)을 가지는 박막 트랜지스터(170)를 제작할 수 있다. 이 단계에서의 단면도를 도 6(A)에 나타냈다. 또한, 이 단계에서의 상면도가 도 9에 상당한다.
반도체층(103)의 채널 형성 영역 위에 채널 보호층(133)을 형성하는 구조이기 때문에, 반도체층(103)의 채널 형성 영역에 대한 공정시의 데미지(에칭시의 플라즈마나 에칭제에 의한 막감소나, 산화 등)를 막을 수 있다. 따라서 박막 트랜지스터(170)의 신뢰성을 향상시킬 수 있다.
다음에, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 여기에서는 노에 넣어, 질소 분위기하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 왜곡이 해방되기 때문에, 여기서의 열처리(광어닐도 포함)는 중요하다. 또한, 열처리를 행하는 타이밍은, 제2 In-Ga-Zn-O계 비단결정막의 성막 후라면 특별히 한정되지 않고, 예를 들면, 화소 전극 형성 후에 행하여도 좋다.
또한, 이 제5 포트리소그래피 공정에서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제2 단자(122)를 단자부에 남긴다. 또한, 제2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속되어 있다.
또한, 단자부에서, 접속 전극(120)은 게이트 절연막에 형성된 콘택트홀을 통하여 단자부의 제1 단자(121)와 직접 접속된다. 또한, 여기에서는 도시하지 않았지만, 상술한 공정과 같은 공정을 거쳐 구동 회로의 박막 트랜지스터의 소스 배선 혹은 드레인 배선과 게이트 전극이 직접 접속된다.
또한, 다계조 마스크에 의해 형성한 복수(대표적으로는 2종류)의 두께의 영역을 가지는 레지스트 마스크를 이용하면, 레지스트 마스크의 수를 줄일 수 있기 때문에, 공정 간략화, 저비용화를 도모할 수 있다.
다음에, 레지스트 마스크(131)를 제거하여, 박막 트랜지스터(170)를 덮는 보호 절연층(107)을 형성한다. 보호 절연층(107)은 스퍼터법 등을 이용하여 얻어지는 질화규소막, 산화규소막, 산화질화규소막, 산화알루미늄막, 산화탄탈막 등을 이용할 수 있다.
다음에, 제6 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연층(107)의 에칭에 의해 드레인 전극층(105b)에 달하는 콘택트홀(125)을 형성한다. 또한, 여기에서의 에칭에 의해 제2 단자(122)에 달하는 콘택트홀(127), 접속 전극(120)에 달하는 콘택트홀(126)도 같은 레지스트 마스크로 형성하는 것이 바람직하다. 이 단계에서의 단면도를 도 6(B)에 나타낸다.
다음에, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터법이나 진공 증착법 등을 이용하여 형성한다. 이와 같은 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해 산화인듐 산화아연 합금(In2O3-ZnO)을 이용해도 좋다.
다음에, 제7 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극층(110)을 형성한다.
또한, 이 제7 포트리소그래피 공정에서, 용량부에서의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하여, 용량 배선(108)과 화소 전극층(110)에서 보유 용량이 형성된다.
또한, 이 제7 포트리소그래피 공정에서, 제1 단자 및 제2 단자를 레지스트 마스크로 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와의 접속에 이용되는 전극 또는 배선이 된다. 제1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
다음에, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 6(C)에 나타낸다. 또한, 이 단계에서의 상면도가 도 10에 상당한다.
또한, 도 11(A1), 도 11(A2)은, 이 단계에서의 게이트 배선 단자부의 상면도 및 단면도를 각각 도시하고 있다. 도 11(A1)은 도 11(A2) 중의 C1-C2선에 따른 단면도에 상당한다. 도 11(A1)에서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 11(A1)에서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 제1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)을 통하여 중첩되어 직접 접하여 도통시키고 있다. 또한, 접속 전극(153)과 투명 도전막(155)이 보호 절연막(154)에 형성된 콘택트홀을 통하여 직접 접하여 도통시키고 있다.
또한, 도 11(B1), 및 도 11(B2)은 소스 배선 단자부의 단면도 및 상면도를 각각 도시하고 있다. 또한, 도 11(B1)은 도 11(B2) 중의 D1-D2선에 따른 단면도에 상당한다. 도 11(B1)에서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 11(B1)에서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 전극(156)이 소스 배선과 전기적으로 접속되는 제2 단자(150)의 하방에 게이트 절연층(152)을 통하여 중첩된다. 전극(156)은 제2 단자(150)과는 전기적으로 접속되지 않고, 전극(156)을 제2 단자(150)와 다른 전위, 예를 들면, 플로팅, GND, 0 V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제2 단자(150)는 보호 절연막(154)을 통하여 투명 도전막(155)과 전기적으로 접속하고 있다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수개 설치되는 것이다. 또한, 단자부에서는, 게이트 배선과 동전위의 제1 단자, 소스 배선과 동전위의 제2 단자, 용량 배선과 동전위의 제3 단자 등이 복수 나열되어 배치된다. 각각의 단자의 수는, 각각 임의의 수로 형성하면 되는 것으로 하고, 실시자가 적절히 결정하면 된다.
이렇게 하여 7회의 포트리소그래피 공정에 의해, 7장의 포토마스크를 사용하여, 보텀 게이트형의 n채널형 박막 트랜지스터인 박막 트랜지스터(170)를 가지는 화소 박막 트랜지스터부, 보유 용량을 완성시킬 수 있다. 그리고, 이것들을 개개의 화소에 대응해 매트릭스 형상으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형의 표시장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이와 같은 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정표시장치를 제작하는 경우에는, 액티브 매트릭스 기판과 대향 전극이 설치된 대향 기판과의 사이에 액정층을 형성하여, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 설치된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제4 단자를 단자부에 형성한다. 이 제4 단자는 공통 전극을 고정 전위, 예를 들면, GND, 0 V 등에 설정하기 위한 단자이다.
또한, 본 발명의 일 형태는, 도 10의 화소 구성에 한정되지 않고, 도 10과는 다른 상면도의 예를 도 12에 나타낸다. 도 12에서는 용량 배선을 형성하지 않고, 화소 전극층을 서로 인접하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 통해 중첩하여 보유 용량을 형성하는 예이며, 이 경우, 용량 배선 및 용량 배선과 접속하는 제3 단자는 생략할 수 있다. 또한, 도 12에서, 도 10과 같은 부분에는 같은 부호를 이용하여 설명한다.
액티브 매트릭스형의 액정표시장치에서는, 매트릭스 형상으로 배치된 화소 전극을 구동하는 것에 의해, 화면상에 표시 패턴이 형성된다. 상세하게는 선택된 화소 전극과 이 화소 전극에 대응한 대향 전극과의 사이에 전압이 인가되는 것에 의해, 화소 전극과 대향 전극과의 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정표시장치의 동영상 표시에서, 액정 분자 자체의 응답이 늦기 때문에, 잔상이 생기거나, 또는 동영상이 흐릿해진다는 문제가 있다. 액정표시장치의 동영상 특성을 개선하기 위해, 전면 흑색 표시를 1 프레임 간격으로 행하는, 소위, 흑 삽입이라고 불리는 구동 기술이 있다.
또한, 통상의 수직 주기를 1.5배 혹은 2배 이상으로 함으로써 동영상 특성을 개선하는, 소위, 배속 구동이라고 불리는 구동 기술도 있다.
또한, 액정표시장치의 동영상 특성을 개선하기 위해, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 이용하여 면광원을 구성하고, 면광원을 구성하고 있는 각 광원을 독립하여 1 프레임 간 내에서 간헐 점등 구동하는 구동 기술도 있다. 면광원으로서 3 종류 이상의 LED를 이용해도 좋고, 백색 발광의 LED를 이용해도 좋다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 변환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 한 화면을 차지하는 검은 표시 영역의 비율이 많은 영상 표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들 구동 기술을 조합함으로써, 액정표시장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
본 실시형태에 의해 얻어지는 n채널형의 트랜지스터는 In-Ga-Zn-O계 비단결정막을 채널 형성 영역에 이용하고 있어, 양호한 동(動)적 특성을 가지기 때문에, 이들 구동 기술을 조합할 수 있다.
또한, 발광 표시장치를 제작하는 경우, 유기 발광소자의 한쪽 전극(캐소드라고도 부른다)은, 저전원 전위, 예를 들면, GND, 0 V 등으로 설정하기 때문에, 단자부에 캐소드를 저전원 전위, 예를 들면, GND, 0 V 등으로 설정하기 위한 제4 단자가 설치된다. 또한, 발광 표시장치를 제작하는 경우에는, 소스 배선, 및 게이트 배선에 더하여 전원 공급선을 형성한다. 따라서, 단자부에는, 전원 공급선과 전기적으로 접속하는 제5 단자를 형성한다.
게이트선 구동 회로 또는 소스선 구동 회로에서 산화물 반도체를 이용한 박막 트랜지스터에 의해 형성함으로써, 제조 비용을 저감한다. 그리고 구동 회로에 이용하는 박막 트랜지스터의 게이트 전극과 소스 배선, 혹은 드레인 배선을 직접 접속시킴으로써 콘택트홀의 수를 줄여, 구동 회로의 점유 면적을 축소화할 수 있는 표시장치를 제공할 수 있다.
따라서, 본 실시형태에 의해, 전기 특성이 높고, 신뢰성이 좋은 표시장치를 저비용으로 제공할 수 있다.
[실시형태 5]
여기에서는, 실시형태 1에서, 배선과 반도체층이 접하는 구성의 박막 트랜지스터를 가지는 표시장치의 예를 도 30에 나타낸다.
구동 회로의 인버터 회로의 단면 구조를 도 30에 나타낸다. 또한, 도 30에 나타낸 제1 박막 트랜지스터(430), 제2 박막 트랜지스터(431)는 채널 보호층을 가지는 역스태거형 박막 트랜지스터이며, 제1 산화물 반도체층(405)에 접하여 제1 채널 보호층(418), 제1 배선(409), 제2 배선(410)이 설치되고, 제2 산화물 반도체층(407)에 접하여 제2 채널 보호층(419), 제2 배선(410), 제3 배선(411)이 설치되어 있는 예이다.
제1 박막 트랜지스터(430), 제2 박막 트랜지스터(431)에서, 제1 산화물 반도체층(405)과, 제1 배선(409), 제2 배선(410)과의 접촉 영역, 및 제2 산화물 반도체층(407)과, 제2 배선(410), 제3 배선(411)과의 접촉 영역은 플라즈마 처리에 의해 개질되어 있는 것이 바람직하다. 본 실시형태에서는, 배선이 되는 도전막을 형성하기 전에, 산화물 반도체층(본 실시형태에서는 In-Ga-Zn-O계 비단결정막)에 아르곤 분위기하에서 플라즈마 처리를 행한다.
플라즈마 처리는, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 더한 분위기에서 행하여도 좋다.
플라즈마 처리에 의해 개질된 제1 산화물 반도체층(405), 제2 산화물 반도체층(407)에 접하여 도전막을 형성하고, 제1 배선(409), 제2 배선(410), 제3 배선(411)을 형성함으로써, 제1 산화물 반도체층(405), 제2 산화물 반도체층(407)과 제1 배선(409), 제2 배선(410), 제3 배선(411)과의 콘택트 저항을 저감할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 6]
본 실시형태에서는, 본 발명의 반도체 장치의 일례인 표시장치에서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 4 또는 실시형태 5에 따라 형성한다. 또한, 실시형태 4 또는 실시형태 5에 나타낸 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
본 발명의 반도체 장치의 일례인 액티브 매트릭스형 액정표시장치의 블록도의 일례를 도 14(A)에 나타낸다. 도 14(A)에 나타낸 표시장치는, 기판(5300) 위에 표시소자를 구비한 화소를 복수 가지는 화소부(5301와, 각 화소를 선택하는 주사선 구동 회로(5302), 및 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
화소부(5301)는, 신호선 구동 회로(5303)로부터 열방향으로 연장하여 배치된 복수의 신호선(S1∼Sm)(도시하지 않음)에 의해 신호선 구동 회로(5303)와 접속되고, 주사선 구동 회로(5302)로부터 행방향으로 연장하여 배치된 복수의 주사선(G1∼Gn)(도시하지 않음)에 의해 주사선 구동 회로(5302)와 접속되고, 신호선(S1∼Sm) 및 주사선(G1∼Gn)에 대응하여 매트릭스 형상으로 배치된 복수의 화소(도시하지 않음)를 가진다. 그리고, 각 화소는, 신호선(Sj)(신호선(S1∼Sm) 중 어느 하나), 주사선(Gi)(주사선(G1∼Gn) 중 어느 하나)와 접속된다.
또한, 실시형태 4 또는 실시형태 5에 나타낸 박막 트랜지스터는, n채널형 TFT이며, n채널형 TFT로 구성하는 신호선 구동 회로에 대하여 도 15를 이용하여 설명한다.
도 15에 나타낸 신호선 구동 회로는, 드라이버 IC(5601), 스위치군(5602_1∼5602_M), 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1∼5621_M)을 가진다. 스위치군(5602_1∼5602_M) 각각은 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 가진다.
드라이버 IC(5601)는 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 배선(5621_1∼5621_M)에 접속된다. 그리고, 스위치군(5602_1∼5602_M) 각각은 제1 배선(5611), 제2 배선(5612), 제3 배선(5613) 및 스위치군(5602_1∼5602_M) 각각에 대응한 배선(5621_1∼5621_M)에 접속된다. 그리고, 배선(5621_1∼5621_M) 각각은 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여, 3개의 신호선에 접속된다. 예를 들면, J번째열의 배선(5621_J)(배선(5621_1)∼배선(5621_M) 중 어느 하나)은, 스위치군(5602_J)이 가지는 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여, 신호선(Sj-1), 신호선(Sj), 신호선(Sj＋1)에 접속된다.
또한, 제1 배선(5611), 제2 배선(5612), 제3 배선(5613)에는, 각각 신호가 입력된다.
또한, 드라이버 IC(5601)는 단결정 기판 위에 형성되어 있는 것이 바람직하다. 또한 스위치군(5602_1∼5602_M)은 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치군(5602_1∼5602_M)은 FPC 등을 통하여 접속하면 좋다.
다음에, 도 15에 나타낸 신호선 구동 회로의 동작에 대하여, 도 16의 타이밍 차트를 참조하여 설명한다. 또한, 도 16의 타이밍 차트는 i번째행의 주사선(Gi)이 선택되는 경우의 타이밍 차트를 나타내고 있다. 또한 i번째행의 주사선(Gi)의 선택 기간은 제1 서브 선택 기간(T1), 제2 서브 선택 기간(T2) 및 제3 서브 선택 기간(T3)으로 분할되어 있다. 또한, 도 15의 신호선 구동 회로는 다른 행의 주사선이 선택되는 경우에도 도 16과 같은 동작을 한다.
또한, 도 16의 타이밍 차트는, J번째열의 배선(5621_J)이 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여, 신호선(Sj-1), 신호선(Sj), 신호선(Sj＋1)에 접속되는 경우에 대하여 나타내고 있다.
또한, 도 16의 타이밍 차트는, i번째행의 주사선(Gi)가 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5703a), 제2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5703b), 제3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5703c) 및 J번째열의 배선(5621_J)에 입력되는 신호(5721_J)를 나타내고 있다.
또한, 배선(5621_1)∼배선(5621_M)에는 제1 서브 선택 기간(T1), 제2 서브 선택 기간(T2) 및 제3 서브 선택 기간(T3)에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들면, 제1 서브 선택 기간(T1)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제2 서브 선택 기간(T2)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력되고, 제3 서브 선택 기간(T3)에서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj＋1)에 입력된다. 또한, 제1 서브 선택 기간(T1), 제2 서브 선택 기간(T2) 및 제3 서브 선택 기간(T3)에서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data_j＋1이라고 한다.
도 16에 나타낸 바와 같이, 제1 서브 선택 기간(T1)에서 제1 박막 트랜지스터(5603a)가 온하고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이때, 배선(5621_J)에 입력되는 Data_j-1이, 제1 박막 트랜지스터(5603a)를 통하여 신호선(Sj-1)에 입력된다. 제2 서브 선택 기간(T2)에서는, 제2 박막 트랜지스터(5603b)가 온하고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이때, 배선(5621_J)에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 통하여 신호선(Sj)에 입력된다. 제3 서브 선택 기간(T3)에서는, 제3 박막 트랜지스터(5603c)가 온하고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)가 오프한다. 이때, 배선(5621_J)에 입력되는 Data_j＋1이, 제3 박막 트랜지스터(5603c)를 통하여 신호선(Sj＋1)에 입력된다.
이상으로부터, 도 15의 신호선 구동 회로는, 1 게이트 선택 기간을 3개로 분할함으로써, 1 게이트 선택 기간 중에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 15의 신호선 구동 회로는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판과의 접속수를 신호선의 수에 비해 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 15의 신호선 구동 회로는 신뢰성, 수율 등을 향상시킬 수 있다.
또한, 도 15와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할함으로써, 복수의 서브 선택 기간 각각에서, 어느 1개의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있다면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들면, 3개 이상의 서브 선택 기간 각각에서 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우에는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 단, 1 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1 게이트 선택 기간은 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서 도 17의 타이밍 차트에 나타낸 바와 같이, 1 게이트 선택 기간을 프리차지 기간(Tp), 제1 서브 선택 기간(T1), 제2 서브 선택 기간(T2), 제3 서브 선택 기간(T3)으로 분할해도 좋다. 또한, 도 17의 타이밍 차트는 i번째행의 주사선(Gi)이 선택되는 타이밍, 제1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5803a), 제2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5803b), 제3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5803c) 및 J번째열의 배선(5621_J)에 입력되는 신호(5821_J)를 나타내고 있다. 도 17에 나타낸 바와 같이, 프리차지 기간(Tp)에서 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 온한다. 이때, 배선(5621_J)에 입력되는 프리차지 전압(Vp)이 제1 박막 트랜지스터(5603a), 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)를 통하여 각각 신호선(Sj-1), 신호선(Sj), 신호선(Sj＋1)에 입력된다. 제1 서브 선택 기간(T1)에서 제1 박막 트랜지스터(5603a)가 온하고, 제2 박막 트랜지스터(5603b) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이때, 배선(5621_J)에 입력되는 Data_j-1이, 제1 박막 트랜지스터(5603a)를 통하여 신호선(Sj-1)에 입력된다. 제2 서브 선택 기간(T2)에서는, 제2 박막 트랜지스터(5603b)가 온하고, 제1 박막 트랜지스터(5603a) 및 제3 박막 트랜지스터(5603c)가 오프한다. 이때, 배선(5621_J)에 입력되는 Data_j가, 제2 박막 트랜지스터(5603b)를 통하여 신호선(Sj)에 입력된다. 제3 서브 선택 기간(T3)에서는, 제3 박막 트랜지스터(5603c)가 온하고, 제1 박막 트랜지스터(5603a) 및 제2 박막 트랜지스터(5603b)가 오프한다. 이때, 배선(5621_J)에 입력되는 Data_j＋1이, 제3 박막 트랜지스터(5603c)를 통하여 신호선(Sj＋1)에 입력된다.
이상으로부터, 도 17의 타이밍 차트를 적용한 도 15의 신호선 구동 회로는, 서브 선택 기간의 전에 프리차지 기간을 형성하는 것에 의해, 신호선을 프리차지할 수 있기 때문에, 화소로의 비디오 신호의 기입을 고속으로 행할 수 있다. 또한, 도 17에서, 도 16과 같은 것에 관해서는 공통의 부호를 이용하여 나타내고, 동일 부분 또는 동일한 기능을 가지는 부분의 상세한 설명은 생략한다.
또한, 주사선 구동 회로의 구성에 대하여 설명한다. 주사선 구동 회로는, 시프트 레지스터, 버퍼를 가지고 있다. 또한, 경우에 따라서는 레벨 시프터를 가지고 있어도 좋다. 주사선 구동 회로에서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력되는 것에 의해, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1 라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1 라인분의 화소의 트랜지스터를 일제히 ON으로 하지 않으면 안 되기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 이용된다.
주사선 구동 회로의 일부에 이용하는 시프트 레지스터의 일 형태에 대하여 도 18 및 도 19를 이용하여 설명한다.
도 18에 시프트 레지스터의 회로 구성을 나타낸다. 도 18에 나타낸 시프트 레지스터는, 플립플롭(5701_i∼5701_n)이라는 복수의 플립플롭으로 구성된다. 또한, 제1 클록 신호, 제2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 18의 시프트 레지스터의 접속 관계에 대하여 설명한다. 도 18의 시프트 레지스터는, i번째단의 플립플롭(5701_i)(플립플롭(5701_1∼5701_n) 중 어느 하나)은, 도 19에 나타낸 제1 배선(5501)이 제7 배선(5717_i-1)에 접속되고, 도 19에 나타낸 제2 배선(5502)이 제7 배선(5717_i＋1)에 접속되고, 도 19에 나타낸 제3 배선(5503)이 제7 배선(5717_i)에 접속되고, 도 19에 나타낸 제6 배선(5506)이 제5 배선(5715)에 접속된다.
또한, 도 19에 나타낸 제4 배선(5504)이 홀수번째단의 플립플롭에서는 제2 배선(5712)에 접속되고, 짝수번째단의 플립플롭에서는 제3 배선(5713)에 접속되고, 도 19에 나타낸 제5 배선(5505)이 제4 배선(5714)에 접속된다.
단, 1번째단의 플립플롭(5701_1)의 도 19에 나타낸 제1 배선(5501)은 제1 배선(5711)에 접속되고, n번째단의 플립플롭(5701_n)의 도 19에 나타낸 제2 배선(5502)은 제6 배선(5716)에 접속된다.
또한, 제1 배선(5711), 제2 배선(5712), 제3 배선(5713), 제6 배선(5716)을, 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선이라고 불러도 좋다. 또한 제4 배선(5714), 제5 배선(5715)을 각각 제1 전원선, 제2 전원선이라고 불러도 좋다.
다음에, 도 18에 나타낸 플립플롭의 상세한 사항에 대하여, 도 19에 나타낸다. 도 19에 나타낸 플립플롭은 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)를 가진다. 또한, 제1 박막 트랜지스터(5571), 제2 박막 트랜지스터(5572), 제3 박막 트랜지스터(5573), 제4 박막 트랜지스터(5574), 제5 박막 트랜지스터(5575), 제6 박막 트랜지스터(5576), 제7 박막 트랜지스터(5577) 및 제8 박막 트랜지스터(5578)는 n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 스레시홀드 전압(Vth)을 상회했을 때 도통 상태가 되는 것으로 한다.
도 19에서, 제3 박막 트랜지스터(5573)의 게이트 전극은, 전원선과 전기적으로 접속되어 있다. 또한, 제3 박막 트랜지스터(5573)와 제4 박막 트랜지스터(5574)를 접속시킨 회로(도 19 중 쇄선으로 둘러싸인 회로)는, 도 2(A)에 나타낸 회로 구성에 상당한다고 할 수 있다. 여기에서 모든 박막 트랜지스터는, 인헨스먼트형의 n채널형 트랜지스터로 하는 예를 나타내지만, 특별히 한정되는 것은 아니고, 예를 들면, 제3 박막 트랜지스터(5573)는, 디플리션형의 n채널형 트랜지스터를 이용하여 구동 회로를 구동시킬 수도 있다.
다음에, 도 19에 나타낸 플립플롭의 접속 구성에 대하여, 이하에 나타낸다.
제1 박막 트랜지스터(5571)의 제1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제4 배선(5504)에 접속되고, 제1 박막 트랜지스터(5571)의 제2 전극(소스 전극 또는 드레인 전극의 다른 한쪽)이 제3 배선(5503)에 접속된다.
제2 박막 트랜지스터(5572)의 제1 전극이 제6 배선(5506)에 접속되고, 제2 박막 트랜지스터(5572)의 제2 전극이 제3 배선(5503)에 접속된다.
제3 박막 트랜지스터(5573)의 제1 전극이 제5 배선(5505)에 접속되고, 제3 박막 트랜지스터(5573)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제3 박막 트랜지스터(5573)의 게이트 전극이 제5 배선(5505)에 접속된다.
제4 박막 트랜지스터(5574)의 제1 전극이 제6 배선(5506)에 접속되고, 제4 박막 트랜지스터(5574)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제4 박막 트랜지스터(5574)의 게이트 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제5 박막 트랜지스터(5575)의 제1 전극이 제5 배선(5505)에 접속되고, 제5 박막 트랜지스터(5575)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제5 박막 트랜지스터(5575)의 게이트 전극이 제1 배선(5501)에 접속된다.
제6 박막 트랜지스터(5576)의 제1 전극이 제6 배선(5506)에 접속되고, 제6 박막 트랜지스터(5576)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제6 박막 트랜지스터(5576)의 게이트 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제7 박막 트랜지스터(5577)의 제1 전극이 제6 배선(5506)에 접속되고, 제7 박막 트랜지스터(5577)의 제2 전극이 제1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제7 박막 트랜지스터(5577)의 게이트 전극이 제2 배선(5502)에 접속된다. 제8 박막 트랜지스터(5578)의 제1 전극이 제6 배선(5506)에 접속되고, 제8 박막 트랜지스터(5578)의 제2 전극이 제2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제8 박막 트랜지스터(5578)의 게이트 전극이 제1 배선(5501)에 접속된다.
또한, 제1 박막 트랜지스터(5571)의 게이트 전극, 제4 박막 트랜지스터(5574)의 게이트 전극, 제5 박막 트랜지스터(5575)의 제2 전극, 제6 박막 트랜지스터(5576)의 제2 전극 및 제7 박막 트랜지스터(5577)의 제2 전극의 접속 개소를 노드(5543)로 한다. 또한, 제2 박막 트랜지스터(5572)의 게이트 전극, 제3 박막 트랜지스터(5573)의 제2 전극, 제4 박막 트랜지스터(5574)의 제2 전극, 제6 박막 트랜지스터(5576)의 게이트 전극 및 제8 박막 트랜지스터(5578)의 제2 전극의 접속 개소를 노드(5544)로 한다.
또한, 제1 배선(5501), 제2 배선(5502), 제3 배선(5503) 및 제4 배선(5504)을 각각 제1 신호선, 제2 신호선, 제3 신호선, 제4 신호선이라고 불러도 좋다. 또한, 제5 배선(5505)을 제1 전원선, 제6 배선(5506)을 제2 전원선이라고 불러도 좋다.
또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 4에 나타낸 n채널형 TFT만으로 제작하는 것도 가능하다. 실시형태 4에 나타낸 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높게 하는 것이 가능하게 된다. 또한, 실시형태 4에 나타낸 n채널형 TFT는 In-Ga-Zn-O계 비단결정막인 소스 영역 또는 드레인 영역에 의해 기생 용량이 저감되기 때문에, 주파수 특성(f특성이라고 불림)이 높다. 예를 들면, 실시형태 4에 나타낸 n채널형 TFT를 이용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑 화면 삽입 등도 실현할 수 있다.
또한, 주사선 구동 회로의 트랜지스터의 채널폭을 크게 하는 것이나, 복수의 주사선 구동 회로를 배치하는 것 등에 의해, 더 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대 쪽에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다. 또한, 복수의 주사선 구동 회로에 의해, 같은 주사선에 신호를 출력하면, 표시장치의 대형화에 유리하다.
또한, 본 발명의 반도체 장치의 일례인 액티브 매트릭스형 발광 표시장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 주사선 구동 회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시장치의 블록도의 일례를 도 14(B)에 나타낸다.
도 14(B)에 나타낸 발광 표시장치는, 기판(5400) 위에 표시소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제1 주사선 구동 회로(5402) 및 제2 주사선 구동 회로(5404)와 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 가진다.
도 14(B)에 나타낸 발광 표시장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 변환에 따라, 발광 혹은 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 이용하여 계조의 표시를 행할 수 있다. 면적 계조법은, 1 화소를 복수의 부(副)화소에 분할하고, 각 부화소를 독립적으로 비디오 신호에 기초하여 구동시킴으로써, 계조 표시를 행하는 구동법이다. 또한, 시간 계조법은 화소가 발광하는 기간을 제어하는 것에 의해, 계조를 표시하는 구동법이다.
발광소자는, 액정소자 등에 비하여 응답 속도가 높기 때문에, 액정소자보다 시간 계조법에 적합하다. 구체적으로, 시간 계조법으로 표시를 행하는 경우, 1 프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고, 비디오 신호에 따라, 각 서브 프레임 기간에서 화소의 발광소자를 발광 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 1 프레임 기간 중에 화소가 실제로 발광하는 기간의 총길이를 비디오 신호에 의해 제어할 수 있어, 계조를 표시할 수 있다.
또한, 도 14(B)에 나타낸 발광 표시장치에서는, 하나의 화소에 2개의 스위칭용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제1 주사선에 입력되는 신호를 제1 주사선 구동 회로(5402)에서 생성하고, 다른 한쪽의 스위칭용 TFT의 게이트 배선인 제2 주사선에 입력되는 신호를 제2 주사선 구동 회로(5404)에서 생성하고 있는 예를 나타내고 있지만, 제1 주사선에 입력되는 신호와 제2 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로에서 생성하도록 해도 좋다. 또한, 예를 들면, 1개의 화소가 가지는 스위칭용 TFT의 수에 따라, 스위칭 소자의 동작을 제어하는데 이용되는 주사선이 각 화소에 복수 설치되는 경우도 있을 수 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로에서 생성해도 좋고, 복수의 각 주사선 구동 회로로 생성해도 좋다.
또한, 발광 표시장치에서도, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 4 또는 실시형태 5에 나타낸 n채널형 TFT만으로 제작하는 것도 가능하다.
또한, 상술한 구동 회로는, 액정표시장치나 발광 표시장치에 한정하지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 이용해도 좋다. 전자 페이퍼는, 전기 영동 표시장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽고, 다른 표시장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 디스플레이는, 다양한 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제1 입자와 마이너스의 전하를 가지는 제2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것으로, 마이크로 캡슐에 전계를 인가하는 것에 의해, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제1 입자 또는 제2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제1 입자의 색과 제2 입자의 색은 다른 것(무색을 포함)으로 한다.
이와 같이, 전기 영동 디스플레이는, 유전 정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 전기 영동 디스플레이는, 액정표시장치에는 필요한 편광판, 대향 기판도 필요없고, 두께나 무게가 반감된다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크로 불리는 것으로, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에, 적절히 2개의 전극의 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면 액티브 매트릭스형의 표시장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 실시형태 4 또는 실시형태 5의 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
또한, 마이크로 캡슐 중의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로 크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 좋다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 표시장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 7]
본 발명의 일 형태의 박막 트랜지스터를 제작하여, 이 박막 트랜지스터를 화소부와 구동 회로에 이용하여 표시 기능을 가지는 반도체 장치(표시장치라고도 한다)를 제작할 수 있다. 또한, 본 발명의 일 형태의 박막 트랜지스터를 이용하여, 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시장치는 표시소자를 포함한다. 표시소자로서는 액정소자(액정 표시소자라고도 함), 발광소자(발광 표시소자라고도 함)를 이용할 수 있다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시장치는, 표시소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 본 발명의 일 형태는, 이 표시장치를 제작하는 과정에서의 표시소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관련되고, 이 소자 기판은 전류를 표시소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막한 후에, 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또한, 본 명세서에서의 표시장치란, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명장치를 포함)을 가리킨다. 또한, 커넥터, 예를 들면, FPC(Flexible Printed Circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
본 실시형태에서는, 본 발명의 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 22를 이용하여 설명한다. 도 22(A1), 도 22(A2)는, 제1 기판(4001) 위에 형성된 실시형태 4에 나타낸 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터(4010, 4011) 및 액정소자(4013)를 제2 기판(4006)과의 사이에 시일재(4005)에 의해 봉지한 패널의 상면도이며, 도 22(B)는 도 22(A1), 도 22(A2)의 M-N에서의 단면도에 상당한다.
제1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 제공되어 있다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또한, 별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, COG 방법, 와이어 본딩 방법, 혹은 TAB 방법 등을 이용할 수 있다. 도 22(A1)는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 22(A2)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동 회로(4004)는 박막 트랜지스터를 복수 가지고 있고, 도 22(B)에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 실시형태 4에 나타낸 박막 트랜지스터를 적용할 수 있다. 또한, 실시형태 5에 나타낸 박막 트랜지스터를 적용해도 좋다. 본 실시형태에서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또한, 액정소자(4013)가 가지는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되는 부분이 액정소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 통하여 액정층(4008)을 협지하고 있다.
또한, 제1 기판(4001), 제2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스 스틸), 세라믹스, 플라스틱을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
또한, 부호 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031)과의 사이의 거리(셀 갭)를 제어하기 위해 형성되어 있다. 또한 구상(球狀)의 스페이서를 이용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속시킬 수 있다. 또한, 도전성 입자는 시일재(4005)에 함유시킨다.
또한, 배향막을 이용하지 않는 블루상(blue phase)을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상(cholesteric phase)으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 5 중량% 이상의 카이럴제(chiral agent)를 혼합시킨 액정 조성물을 이용하여 액정층(4008)에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10 ㎲∼100 ㎲로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 본 실시형태는 투과형 액정표시장치의 예이지만, 본 발명의 일 형태는 반사형 액정표시장치에서도 반투과형 액정표시장치에서도 적용할 수 있다.
또한, 본 실시형태의 액정표시장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 표시소자에 이용하는 전극층과 같은 순으로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 형성해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성해도 좋다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위하여, 그리고 박막 트랜지스터의 신뢰성을 향상시키기 위하여, 실시형태 4에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 또한, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호막은, 스퍼터법을 이용하여, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터법으로 형성하는 예를 나타내지만, 특별히 한정되는 것은 아니고, 다양한 방법으로 형성하면 좋다.
여기에서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 1번째층으로서 스퍼터법을 이용하여 산화규소막을 형성한다. 보호막으로서 산화규소막을 이용하면, 소스 전극층 및 드레인 전극층으로서 이용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 보호막의 2번째층으로서 절연층을 형성한다. 여기에서는, 절연층(4020)의 2번째층으로서 스퍼터법을 이용하여 질화규소막을 형성한다. 보호막으로서 질화규소막을 이용하면, 나트륨 등의 가동 이온이 반도체 영역 중으로 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 반도체층의 어닐(300℃∼400℃)을 행하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리: phosphosilicate glass), BPSG(인 붕소 유리: borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성해도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 치환기로서는 유기기(예를 들면, 알킬기나 아릴기)나 플루오로기를 이용해도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
절연층(4021)의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)을 재료액을 이용하여 형성하는 경우, 베이크하는 공정에서 동시에, 반도체층의 아닐(300℃∼400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 반도체층의 아닐을 겸함으로써 효율적으로 반도체 장치를 제작하는 것이 가능하게 된다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타낸다), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은, 시트 저항이 10000 Ω/□ 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1 Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공역계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 또는 화소부(4002)에 부여할 수 있는 각종 신호 및 전위는, FPC(4018)로부터 공급된다.
본 실시형태에서는, 액정소자(4013)가 가지는 화소 전극층(4030)과 같은 도전막으로부터 접속 단자 전극(4015)이 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4015)은, FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한, 도 22에서는, 신호선 구동 회로(4003)를 별도 형성하여, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되는 것은 아니다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
도 23은, 본 발명의 일 형태를 적용하여 제작되는 TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 나타내고 있다.
도 23은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은 가요성 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되어, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장되어 있다. 또한, 편광판과 액정층과의 사이에 위상차판을 가진 상태로 적층해도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment), ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 8]
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치로서 전자 페이퍼의 예를 나타낸다.
도 13은, 본 발명의 일 형태를 적용한 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)로서는, 실시형태 4에 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터이다. 또한, 실시형태 5에 나타낸 박막 트랜지스터도 본 실시의 박막 트랜지스터(581)로서 적용할 수 있다.
도 13의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시장치의 예이다. 트위스트 볼 표시 방식이란, 흰색과 검은색으로 나누어 도포된 구형 입자를 표시소자에 이용하는 전극층인 제1 전극층 및 제2 전극층의 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 발생시킨 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층에 의해 제1 전극층(587)과, 절연층(585)에 형성하는 개구에서 접하여 있고 전기적으로 접속되어 있다. 제1 전극층(587)과 제2 전극층(588) 사이에는 검은색 영역(590a) 및 흰색 영역(590b)을 가지고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)에 의해 충전되어 있다(도 13 참조). 본 실시형태에서는, 제1 전극층(587)이 화소 전극에 상당하고, 제2 전극층(588)이 공통 전극에 상당한다. 제2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 제2 전극층(588)과 공통 전위선을 전기적으로 접속시킬 수 있다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 이용하는 것도 가능하다. 투명한 액체와 정(正)으로 대전한 흰 미립자와 부(負)로 대전한 검은 미립자를 봉입한 직경 10 ㎛∼200 ㎛ 정도의 마이크로 캡슐을 이용한다. 제1 전극층과 제2 전극층과의 사이에 형성되는 마이크로 캡슐은 제1 전극층과 제2 전극층에 의해, 전장이 부여되면, 흰 미립자와 검은 미립자가 역의 방향으로 이동하여, 흰색 또는 검은색을 표시할 수 있다. 이 원리를 응용한 표시소자가 전기 영동 표시소자이며, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시소자는, 액정 표시소자에 비해 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한, 소비 전력이 작고, 약간 어두운 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한 번 표시한 상을 보유하는 것이 가능하기 때문에, 전파 발신원으로부터 표시 기능이 있는 반도체 장치(단순히, 표시장치, 또는 표시장치를 구비하는 반도체 장치라고도 한다)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 9]
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치로서 발광 표시장치의 예를 나타낸다. 표시장치가 가지는 표시소자로서, 여기에서는 일렉트로 루미네슨스를 이용하는 발광소자를 이용하여 나타낸다. 일렉트로 루미네슨스를 이용한 발광소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때 발광한다. 이와 같은 메커니즘으로부터, 이러한 발광소자는, 전류 여기형의 발광소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것으로, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층에서 끼워넣고, 또한, 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광소자로서 유기 EL 소자를 이용하여 설명한다.
도 20은, 본 발명의 일 형태를 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기에서는 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 이용하는 n채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제1 전극이 전원선(6407)에 접속되고, 제2 전극이 발광소자(6404)의 제1 전극(화소 전극)에 접속되어 있다. 발광소자(6404)의 제2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속되고, 그 접속 부분을 공통 접속부로 하여, 도 1(A), 도 2(A), 혹은 도 3(A)에 나타낸 구조로 하면 좋다.
또한, 발광소자(6404)의 제2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또한, 저전원 전위란, 전원선(6407)으로 설정되는 고전원 전위를 기준으로 하여 저전원 전위＜고전원 전위를 만족시키는 전위이며, 저전원 전위로서는 예를 들면, GND, 0 V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위와의 전위차를 발광소자(6404)에 인가하여, 발광소자(6404)에 전류를 흘려 발광소자(6404)를 발광시키기 때문에, 고전원 전위와 저전원 전위와의 전위차가 발광소자(6404)의 순방향 스레시홀드 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극과의 사이에 용량이 형성되어 있어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온하는지, 오프하는지의 2개 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 때문에, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 건다. 또한, 신호선(6405)에는 (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압을 건다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 20과 같은 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth 이상의 전압을 건다. 발광소자(6404)의 순방향 전압이란, 소망의 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 스레시홀드 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 20에 나타낸 화소 구성은 이것에 한정되는 것은 아니다. 예를 들면, 도 20에 나타낸 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
다음에, 발광소자의 구성에 대하여, 도 21을 이용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 21(A), 도 21(B), 도 21(C)의 반도체 장치에 이용되는 구동용 TFT인 TFT(7001, 7011, 7021)는, 실시형태 4에 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터이다. 또한, 실시형태 5에 나타낸 박막 트랜지스터를 TFT(7001, 7011, 7021)로 하여 적용할 수도 있다.
발광소자는 발광을 취출하기 위하여, 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광소자가 있고, 본 발명의 일 형태의 화소 구성은 어느 사출 구조의 발광소자에도 적용할 수 있다.
상면 사출 구조의 발광소자에 대하여 도 21(A)을 이용하여 설명한다.
도 21(A)에, 구동용 TFT인 TFT(7001)가 n형이고, 발광소자(7002)로부터 발해지는 광이 양극(7005)측으로 빠지는 경우의 화소의 단면도를 나타낸다. 도 21(A)에서는, 발광소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층되어 있다. 음극(7003)은 일 함수가 작고, 또한, 광을 반사하는 도전막이라면 다양한 재료를 이용할 수 있다. 예를 들면, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은 단수의 층으로 구성되어 있어도, 복수의 층이 적층되어 구성되어 있어도, 어느 쪽이어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순으로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)는 광을 투과하는 투광성을 가지는 도전성 재료를 이용하여 형성하고, 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 나타냄), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전막을 이용해도 좋다.
음극(7003) 및 양극(7005)에서 발광층(7004)을 사이에 두고 있는 영역이 발광소자(7002)에 상당한다. 도 21(A)에 나타낸 화소의 경우, 발광소자(7002)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 양극(7005)측으로 사출된다.
다음에, 하면 사출 구조의 발광소자에 대하여 도 21(B)을 이용하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광소자(7012)로부터 발해지는 광이 음극(7013)측으로 사출하는 경우의 화소의 단면도를 나타낸다. 도 21(B)에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 도전막(7017) 위에, 발광소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순차로 적층되어 있다. 또한, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 21(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 이용할 수 있다. 단, 그 막 두께는 광을 투과하는 정도(바람직하게는, 5 nm∼30 nm 정도)로 한다. 예를 들면, 20 nm의 막 두께를 가지는 알루미늄막을 음극(7013)으로서 이용할 수 있다. 그리고 발광층(7014)은 도 21(A)과 같이 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어느 쪽이어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 21(A)과 같이, 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면, 광을 반사하는 금속 등을 이용할 수 있지만, 금속막에 한정되는 것은 아니다. 예를 들면, 검은색의 안료를 첨가한 수지 등을 이용할 수도 있다.
음극(7013) 및 양극(7015)에서, 발광층(7014)을 사이에 두고 있는 영역이 발광소자(7012)에 상당한다. 도 21(B)에 나타낸 화소의 경우, 발광소자(7012)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 음극(7013)측으로 사출한다.
다음에, 양면 사출 구조의 발광소자에 대하여, 도 21(C)을 이용하여 설명한다. 도 21(C)에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에, 발광소자(7022)의 음극(7023)이 성막되고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층되어 있다. 음극(7023)은, 도 21(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 이용할 수 있다. 단, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들면, 20 nm의 막 두께를 가지는 Al을 음극(7023)으로서 이용할 수 있다. 그리고 발광층(7024)은 도 21(A)과 같이, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어느 쪽이어도 좋다. 양극(7025)은 도 21(A)과 같이, 광을 투과하는 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다.
음극(7023)과 발광층(7024)과 양극(7025)이 중첩되는 부분이 발광소자(7022)에 상당한다. 도 21(C)에 나타낸 화소의 경우, 발광소자(7022)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 양극(7025)측과 음극(7023)측의 양쪽으로 사출된다.
또한, 여기에서는, 발광소자로서 유기 EL 소자에 대하여 설명하였지만, 발광소자로서 무기 EL 소자를 형성하는 것도 가능하다.
또한, 본 실시형태에서는, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광소자와의 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
또한, 본 실시형태에 나타낸 반도체 장치는, 도 21에 나타낸 구성에 한정되는 것은 아니고, 본 발명의 기술적 사상에 기초한 각종 변형이 가능하다.
다음에, 본 발명의 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 한다)의 외관 및 단면에 대하여, 도 24를 이용하여 설명한다. 도 24(A)는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광소자를 제2 기판과의 사이에 시일재에 의해 봉지한 패널의 상면도이며, 도 24(B)는 도 24(A)의 H-I의 단면도에 상당한다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 시일재(4505)가 형성되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제1 기판(4501)과 시일재(4505)와 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록, 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입) 하는 것이 바람직하다.
또한, 제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 박막 트랜지스터를 복수 가지고 있고, 도 24(B)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509, 4510)는 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 실시형태 4에 나타낸 박막 트랜지스터를 적용할 수 있다. 또한, 실시형태 5에 나타낸 박막 트랜지스터를 적용해도 좋다. 본 실시형태에서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또한, 부호 4511은 발광소자에 상당하고, 발광소자(4511)가 가지는 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한, 발광소자(4511)의 구성은, 제1 전극층(4517), 전계 발광층(4512), 제2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광소자(4511)로부터 취출되는 광의 방향 등에 맞추어, 발광소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 특히 감광성의 재료를 이용하여, 제1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도, 어느 쪽이어도 좋다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 부여할 수 있는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급되고 있다.
본 실시형태에서는, 발광소자(4511)가 가지는 제1 전극층(4517)과 같은 도전막으로부터 접속 단자 전극(4515)이 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4515)은, FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 통하여 전기적으로 접속되어 있다.
발광소자(4511)로부터의 광의 취출 방향에 위치하는 제2 기판(4506)은 투광성이 아니면 안된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 이용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성의 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌비닐아세테이트)를 이용할 수 있다. 본 실시형태는 충전재로서 질소를 이용했다.
또한, 필요하다면, 발광소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원 편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 비침을 저감할 수 있는 안티글레어 처리를 할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로에서 실장되어 있어도 좋다. 또한, 신호선 구동 회로만, 혹은 일부, 또는 주사선 구동 회로만, 혹은 일부만을 별도 형성하여 실장해도 좋고, 본 실시형태는 도 24의 구성에 한정되는 것은 아니다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시장치(표시 패널)를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 10]
본 발명의 일 형태의 반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 이용하여, 전자 서적(전자 북), 포스터, 전철 등의 탈 것의 차내 광고, 신용카드 등의 각종 카드의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 25, 도 26에 나타낸다.
도 25(A)는, 전자 페이퍼로 만들어진 포스터(2631)를 나타내고 있다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 본 발명의 일 형태를 적용한 전자 페이퍼를 이용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시에 있어서도 손상되는 일 없이 안정된 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다.
또한, 도 25(B)는, 전철 등의 탈 것의 차내 광고(2632)를 나타내고 있다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 본 발명의 일 형태를 적용한 전자 페이퍼를 이용하면 사람 손을 거치는 일이 거의 없이 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시에 있어서도 손상되는 일 없이 안정된 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다.
또한, 도 26은, 전자 서적(2700)의 일례를 나타내고 있다. 예를 들면, 전자 서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
케이스(2701)에는 표시부(2705)가 짜넣어지고, 케이스(2703)에는 표시부(2707)가 짜넣어져 있다. 표시부(2705) 및 표시부(2707)는, 연속 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면, 우측의 표시부(도 26에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 26에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 26에서는, 케이스(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 케이스(2701)에서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 해도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 해도 좋다. 또한, 전자 서적(2700)은, 전자 사전으로서의 기능을 가지게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여 다운로드하는 구성으로 하는 것도 가능하다.
[실시형태 11]
본 발명의 일 형태의 반도체 장치는, 다양한 전자기기(유기기도 포함한다)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 한다), 휴대형 게임기, 휴대형 정보 단말기, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 27(A)은, 텔레비전 장치(9600)의 일례를 나타내고 있다. 텔레비전 장치(9600)는, 케이스(9601)에 표시부(9603)가 짜넣어져 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
도 27(B)은, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 케이스(9701)에 표시부(9703)가 짜넣어져 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하고, 예를 들면, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은, 표시부와 동일면에 짜넣어져 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 다운로드하고, 다운로드한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 소망의 화상 데이터를 다운로드하여, 표시시키는 구성으로 할 수도 있다.
도 28(A)은 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 케이스(9881)에는 표시부(9882)가 짜넣어지고, 케이스(9891)에는 표시부(9883)가 짜넣어져 있다. 또한, 도 28(A)에 나타낸 휴대형 유기기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광,액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 본 발명의 일 형태의 반도체 장치를 구비한 구성이라면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 28(A)에 나타낸 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 가진다. 또한, 도 28(A)에 나타낸 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 28(B)은 대형 유기기인 슬롯 머신(9900)의 일례를 나타내고 있다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 짜넣어져 있다. 또한, 슬롯 머신(9900)은, 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않고, 적어도 본 발명의 일 형태의 반도체 장치를 구비한 구성이라면 좋고, 그 외 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 29(A)는, 휴대전화기(1000)의 일례를 나타내고 있다. 휴대전화기(1000)는, 케이스(1001)에 짜넣어진 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 29(A)에 나타낸 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나 혹은 메일을 쓰는 등의 조작은 표시부(1002)를 손가락 등으로 터치하여 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제1은, 화상의 표시를 주로 하는 표시 모드이며, 제2는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3은 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시＋입력 모드이다.
예를 들면, 전화를 걸거나 혹은 메일을 작성하는 경우에는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 설치함으로써, 휴대전화기(1000)의 방향(세로인가 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
또한, 화면 모드의 변환은, 표시부(1002)를 터치하는 것, 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 바꾸도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동영상의 데이터인 경우에는 표시 모드, 텍스트 데이터인 경우에는 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하여, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 좋다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 댐으로써, 장문, 지문 등을 촬상하여, 본인 인증을 할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 29(B)도 휴대전화기의 일례이다. 도 29(B)의 휴대전화기는, 케이스(9411)에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2 방향으로 탈착 가능하다. 따라서, 표시장치(9410)와 통신 장치(9400)의 단축(短軸)들을 부착시키는 것도, 표시장치(9410)와 통신 장치(9400)의 장축(長軸)들을 부착시키는 것도 가능하다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시장치(9410)를 떼어내어, 표시장치(9410)를 단독으로 이용할 수도 있다. 통신 장치(9400)와 표시장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 수수할 수 있고, 각각 충전 가능한 배터리를 가진다.

Claims (5)

  1. 반도체 장치에 있어서,
    스피커를 포함하는 통신 장치; 및
    표시장치로서:
    화소부로서:
    제 1 박막 트랜지스터로서:
    제 1 산화물 반도체층과;
    상기 제 1 산화물 반도체층과 접촉하는 제 1 채널 보호층을 포함하는, 상기 제 1 박막 트랜지스터를 포함하는, 상기 화소부; 및
    구동 회로로서:
    제 2 박막 트랜지스터로서:
    제 2 산화물 반도체층과;
    상기 제 2 산화물 반도체층과 접촉하는 제 2 채널 보호층을 포함하는, 상기 제 2 박막 트랜지스터; 및
    제 3 박막 트랜지스터로서:
    제 3 산화물 반도체층과;
    상기 제 3 산화물 반도체층과 접촉하는 제 3 채널 보호층을 포함하는, 상기 제 3 박막 트랜지스터를 포함하는, 상기 구동 회로를 포함하는, 상기 표시장치를 포함하고,
    배선은 상기 제 2 박막 트랜지스터의 게이트 전극과 직접 접촉하고,
    상기 배선은 상기 제 2 산화물 반도체층의 아래 및 상기 제 3 산화물 반도체층의 위에 있고,
    상기 제 3 산화물 반도체층의 상면의 일부는 상기 제 2 산화물 반도체층의 바닥면의 아래에 있고,
    상기 배선은 상기 제 3 박막 트랜지스터의 소스 배선 또는 드레인 배선이고 상기 제 3 산화물 반도체층에 전기적으로 접속되고,
    상기 표시장치 및 상기 통신 장치는 서로 탈착 가능하고,
    상기 표시장치 및 상기 통신 장치는 충전 가능한 배터리를 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서,
    스피커를 포함하는 통신 장치; 및
    표시장치로서:
    화소부로서:
    제 1 박막 트랜지스터로서:
    제 1 산화물 반도체층과;
    상기 제 1 산화물 반도체층과 접촉하는 제 1 채널 보호층을 포함하는, 상기 제 1 박막 트랜지스터를 포함하는, 상기 화소부; 및
    구동 회로로서:
    제 2 박막 트랜지스터로서:
    제 2 산화물 반도체층과;
    상기 제 2 산화물 반도체층과 접촉하는 제 2 채널 보호층을 포함하는, 상기 제 2 박막 트랜지스터; 및
    제 3 박막 트랜지스터로서:
    제 3 산화물 반도체층과;
    상기 제 3 산화물 반도체층과 접촉하는 제 3 채널 보호층을 포함하는, 상기 제 3 박막 트랜지스터를 포함하는, 상기 구동 회로를 포함하는, 상기 표시장치를 포함하고,
    배선은 상기 제 2 박막 트랜지스터의 게이트 전극과 직접 접촉하고,
    상기 배선은 상기 제 2 산화물 반도체층의 아래 및 상기 제 3 산화물 반도체층의 위에 있고,
    상기 제 3 산화물 반도체층의 상면의 일부는 상기 제 2 산화물 반도체층의 바닥면의 아래에 있고,
    상기 배선은 상기 제 3 박막 트랜지스터의 소스 배선 또는 드레인 배선이고 상기 제 3 산화물 반도체층에 전기적으로 접속되고,
    제 4 산화물 반도체층은 상기 소스 배선 및 상기 드레인 배선 중 한쪽과 상기 제 3 산화물 반도체층 사이에 있고,
    상기 제 4 산화물 반도체층은 상기 제 3 산화물 반도체층보다 높은 도전율을 가지고,
    상기 제 4 산화물 반도체층은 상기 제 3 산화물 반도체층보다 얇고,
    상기 표시장치 및 상기 통신 장치는 서로 탈착 가능하고,
    상기 표시장치 및 상기 통신 장치는 충전 가능한 배터리를 포함하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 박막 트랜지스터, 상기 제 2 박막 트랜지스터, 및 상기 제 3 박막 트랜지스터를 덮는 절연층을 더 포함하고,
    상기 절연층은 상기 제 1 채널 보호층, 상기 제 2 채널 보호층, 및 상기 제 3 채널 보호층과 접촉하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 4 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
KR1020210081505A 2008-10-03 2021-06-23 표시장치 KR102378244B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2008-259031 2008-10-03
JP2008259031 2008-10-03
KR1020200000286A KR102270638B1 (ko) 2008-10-03 2020-01-02 표시장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020200000286A Division KR102270638B1 (ko) 2008-10-03 2020-01-02 표시장치

Publications (2)

Publication Number Publication Date
KR20210080327A KR20210080327A (ko) 2021-06-30
KR102378244B1 true KR102378244B1 (ko) 2022-03-23

Family

ID=41510919

Family Applications (6)

Application Number Title Priority Date Filing Date
KR1020090092521A KR101785688B1 (ko) 2008-10-03 2009-09-29 표시장치
KR1020140123039A KR101785711B1 (ko) 2008-10-03 2014-09-16 표시장치
KR1020170128270A KR20170117977A (ko) 2008-10-03 2017-09-29 표시장치
KR1020190044702A KR20190042531A (ko) 2008-10-03 2019-04-17 표시장치
KR1020200000286A KR102270638B1 (ko) 2008-10-03 2020-01-02 표시장치
KR1020210081505A KR102378244B1 (ko) 2008-10-03 2021-06-23 표시장치

Family Applications Before (5)

Application Number Title Priority Date Filing Date
KR1020090092521A KR101785688B1 (ko) 2008-10-03 2009-09-29 표시장치
KR1020140123039A KR101785711B1 (ko) 2008-10-03 2014-09-16 표시장치
KR1020170128270A KR20170117977A (ko) 2008-10-03 2017-09-29 표시장치
KR1020190044702A KR20190042531A (ko) 2008-10-03 2019-04-17 표시장치
KR1020200000286A KR102270638B1 (ko) 2008-10-03 2020-01-02 표시장치

Country Status (6)

Country Link
US (5) US9324874B2 (ko)
EP (1) EP2172977A1 (ko)
JP (9) JP5601811B2 (ko)
KR (6) KR101785688B1 (ko)
CN (2) CN104064563B (ko)
TW (6) TWI677953B (ko)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1793266B1 (en) 2005-12-05 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration
KR101435501B1 (ko) 2008-10-03 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
CN103928476A (zh) 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
CN102197490B (zh) 2008-10-24 2013-11-06 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR102437444B1 (ko) 2008-11-21 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011004723A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
CN102498570B (zh) 2009-09-04 2016-02-10 株式会社半导体能源研究所 发光装置及其制造方法
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
KR101924321B1 (ko) * 2009-09-16 2018-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
CN105448937A (zh) * 2009-09-16 2016-03-30 株式会社半导体能源研究所 晶体管及显示设备
WO2011036999A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR101623619B1 (ko) 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
KR20230154098A (ko) 2009-10-08 2023-11-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102576737B (zh) 2009-10-09 2015-10-21 株式会社半导体能源研究所 半导体器件及其制造方法
WO2011052383A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
KR101849321B1 (ko) 2009-11-06 2018-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102286284B1 (ko) 2009-11-06 2021-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101895561B1 (ko) 2009-11-13 2018-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN105609509A (zh) 2009-12-04 2016-05-25 株式会社半导体能源研究所 显示装置
KR101943109B1 (ko) 2009-12-04 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011101918A1 (ja) * 2010-02-22 2011-08-25 パナソニック株式会社 発光装置とその製造方法
JP5852793B2 (ja) * 2010-05-21 2016-02-03 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP5714973B2 (ja) * 2010-05-21 2015-05-07 株式会社半導体エネルギー研究所 半導体装置
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9473714B2 (en) * 2010-07-01 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Solid-state imaging device and semiconductor display device
US8614474B2 (en) 2010-07-05 2013-12-24 Sharp Kabushiki Kaisha Thin film transistor memory and display unit including the same
US8766253B2 (en) * 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
WO2012035984A1 (en) * 2010-09-15 2012-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR101457833B1 (ko) 2010-12-03 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
JP5731369B2 (ja) 2010-12-28 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2012204548A (ja) * 2011-03-24 2012-10-22 Sony Corp 表示装置およびその製造方法
TWI420672B (zh) * 2011-06-13 2013-12-21 Au Optronics Corp 主動元件及具有此主動元件的電泳顯示器
CN105590897A (zh) * 2011-07-26 2016-05-18 群创光电股份有限公司 显示面板及其制作方法
TWI455104B (zh) * 2011-08-15 2014-10-01 Innolux Corp 藍相液晶顯示裝置及其驅動方法
CN102937757B (zh) * 2011-08-15 2015-07-08 群康科技(深圳)有限公司 蓝相液晶显示装置及其驱动方法
US9082663B2 (en) * 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
CN103843145B (zh) 2011-09-29 2017-03-29 株式会社半导体能源研究所 半导体装置
TWI613822B (zh) 2011-09-29 2018-02-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9287405B2 (en) * 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
DE112012007290B3 (de) 2011-10-14 2017-06-29 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR20140086954A (ko) 2011-10-28 2014-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI445168B (zh) 2011-11-16 2014-07-11 E Ink Holdings Inc 光感測元件
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
US9076871B2 (en) 2011-11-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220526B2 (ja) 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101950834B1 (ko) * 2012-03-06 2019-02-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 이의 제조 방법
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6351947B2 (ja) 2012-10-12 2018-07-04 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
TWI579907B (zh) 2012-11-08 2017-04-21 半導體能源研究所股份有限公司 金屬氧化物膜
US9231111B2 (en) * 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
JP6083089B2 (ja) * 2013-03-27 2017-02-22 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
KR102178766B1 (ko) * 2013-03-29 2020-11-13 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101640192B1 (ko) 2014-08-05 2016-07-18 삼성디스플레이 주식회사 디스플레이 장치
CN104183608B (zh) * 2014-09-02 2017-05-03 深圳市华星光电技术有限公司 Tft背板结构及其制作方法
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
KR102322014B1 (ko) * 2014-10-24 2021-11-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
US10109659B2 (en) * 2015-03-04 2018-10-23 Shenzhen China Star Optoelectronics Technology Co., Ltd TFT backplate structure comprising transistors having gate isolation layers of different thicknesses and manufacture method thereof
CN104867959B (zh) * 2015-04-14 2017-09-26 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
CN104752343B (zh) * 2015-04-14 2017-07-28 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
DE112016001956T5 (de) * 2015-04-28 2018-01-11 Mitsubishi Electric Corporation Transistor, dünnschicht-transistorsubstrat und flüssigkristallanzeigeeinrichtung
CN108369724A (zh) * 2015-12-08 2018-08-03 柯尼卡美能达株式会社 光学式指纹认证装置
JP6785563B2 (ja) * 2016-02-19 2020-11-18 三菱電機株式会社 非線形素子、アレイ基板、およびアレイ基板の製造方法
KR102477989B1 (ko) * 2018-01-10 2022-12-16 삼성디스플레이 주식회사 표시 장치 및 본딩 저항 검사 방법
JP7109928B2 (ja) * 2018-01-31 2022-08-01 キオクシア株式会社 トランジスタ及び半導体記憶装置並びにトランジスタの製造方法
KR20200019308A (ko) 2018-08-13 2020-02-24 삼성디스플레이 주식회사 유기 발광 표시 장치
CN110858035B (zh) * 2018-08-24 2022-12-02 夏普株式会社 液晶显示装置
KR102469187B1 (ko) 2018-09-04 2022-11-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
TWI699892B (zh) * 2018-09-21 2020-07-21 友達光電股份有限公司 電子裝置及其製造方法
CN109166542B (zh) * 2018-09-26 2024-05-07 合肥鑫晟光电科技有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
CN110767106B (zh) 2018-09-30 2020-09-08 云谷（固安）科技有限公司 显示面板、显示屏及显示终端
JP7065147B2 (ja) * 2020-04-28 2022-05-11 株式会社ジャパンディスプレイ 半導体装置
WO2022043826A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
TWI758872B (zh) * 2020-09-17 2022-03-21 大陸商北京集創北方科技股份有限公司 顯示器之過驅動補償方法及利用其之顯示裝置和手持裝置
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007299913A (ja) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法
KR100816498B1 (ko) * 2006-12-07 2008-03-24 한국전자통신연구원 표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법

Family Cites Families (183)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58191461A (ja) 1982-05-04 1983-11-08 Toshiba Corp 半導体装置の製造方法
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63301565A (ja) 1987-05-30 1988-12-08 Matsushita Electric Ind Co Ltd 薄膜集積回路
JPH02156676A (ja) 1988-12-09 1990-06-15 Fuji Xerox Co Ltd 薄膜半導体装置
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP2875844B2 (ja) * 1990-03-27 1999-03-31 キヤノン株式会社 薄膜トランジスタ型光センサの駆動方法及び駆動装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2572003B2 (ja) 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JPH06202156A (ja) 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
CN101369579B (zh) * 1995-10-03 2011-05-04 精工爱普生株式会社 有源矩阵基板的制造方法和薄膜元件的制造方法
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
KR100190041B1 (ko) 1995-12-28 1999-06-01 윤종용 액정표시장치의 제조방법
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10290012A (ja) 1997-04-14 1998-10-27 Nec Corp アクティブマトリクス型液晶表示装置およびその製造方法
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3415508B2 (ja) * 1999-09-27 2003-06-09 エヌイーシーマイクロシステム株式会社 ドライバ回路及びその出力安定化方法
JP4963140B2 (ja) 2000-03-02 2012-06-27 株式会社半導体エネルギー研究所 半導体装置
EP1335044B1 (en) * 2000-03-27 2008-05-07 Tohoku Techno Arch Co., Ltd. Zinc oxide semiconductor material
JP2001284592A (ja) 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6730538B1 (en) * 2000-06-22 2004-05-04 The University Of Tennessee Research Corporation Fabricating electronic devices using actinide oxide semiconductor materials
JP3813463B2 (ja) * 2000-07-24 2006-08-23 シャープ株式会社 液晶表示装置の駆動回路及びそれを用いた液晶表示装置並びにその液晶表示装置を用いた電子機器
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6549071B1 (en) 2000-09-12 2003-04-15 Silicon Laboratories, Inc. Power amplifier circuitry and method using an inductance coupled to power amplifier switching devices
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3686845B2 (ja) * 2001-05-21 2005-08-24 埼玉日本電気株式会社 折り畳み型携帯電話機
WO2003001671A2 (en) * 2001-06-21 2003-01-03 Amberwave Systems Corporation Improved enhancement of p-type metal-oxide-semiconductor field-effect transistors
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4069648B2 (ja) 2002-03-15 2008-04-02 カシオ計算機株式会社 半導体装置および表示駆動装置
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP2003280034A (ja) 2002-03-20 2003-10-02 Sharp Corp Ｔｆｔ基板およびそれを用いる液晶表示装置
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003309266A (ja) 2002-04-17 2003-10-31 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子の製造方法
US20030198008A1 (en) 2002-04-18 2003-10-23 Gateway, Inc. Computer having detachable wireless independently operable computer
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100870522B1 (ko) * 2002-09-17 2008-11-26 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4984369B2 (ja) 2002-12-10 2012-07-25 株式会社ジャパンディスプレイイースト 画像表示装置及びその製造方法
JP4314843B2 (ja) 2003-03-05 2009-08-19 カシオ計算機株式会社 画像読取装置及び個人認証システム
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004349583A (ja) 2003-05-23 2004-12-09 Sharp Corp トランジスタの製造方法
TW576602U (en) * 2003-05-30 2004-02-11 Hon Hai Prec Ind Co Ltd Multi-functional handset
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4605690B2 (ja) * 2003-06-24 2011-01-05 株式会社アマダ ワーク切断方法
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7633470B2 (en) * 2003-09-29 2009-12-15 Michael Gillis Kane Driver circuit, as for an OLED display
US20070171157A1 (en) 2003-10-15 2007-07-26 Samsung Electronics Co., Ltd Display apparatus having photo sensor
KR100957585B1 (ko) * 2003-10-15 2010-05-13 삼성전자주식회사 광 감지부를 갖는 전자 디스플레이 장치
KR101019045B1 (ko) 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20050104800A (ko) 2004-04-29 2005-11-03 엘지.필립스 엘시디 주식회사 액정표시패널 및 그 제조방법
KR101116816B1 (ko) 2004-06-05 2012-02-28 엘지디스플레이 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4906039B2 (ja) 2004-08-03 2012-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5053537B2 (ja) * 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5036173B2 (ja) 2004-11-26 2012-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
JP4761981B2 (ja) * 2005-01-28 2011-08-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP5238132B2 (ja) * 2005-02-03 2013-07-17 株式会社半導体エネルギー研究所 半導体装置、モジュール、および電子機器
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) * 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
JP5164383B2 (ja) 2006-01-07 2013-03-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5128102B2 (ja) 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP5317392B2 (ja) * 2006-04-06 2013-10-16 三菱電機株式会社 デコード回路および表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
CN100533803C (zh) 2006-05-10 2009-08-26 财团法人工业技术研究院 具双闸极有机薄膜晶体管的电路结构及其应用
KR100847640B1 (ko) 2006-05-23 2008-07-21 가시오게산키 가부시키가이샤 표시장치
JP2007316104A (ja) 2006-05-23 2007-12-06 Casio Comput Co Ltd 表示装置
KR100801961B1 (ko) 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US20070298753A1 (en) * 2006-06-22 2007-12-27 Tom Tary Rechargeable cellular telephone
KR101217555B1 (ko) 2006-06-28 2013-01-02 삼성전자주식회사 접합 전계 효과 박막 트랜지스터
KR101295192B1 (ko) * 2006-06-29 2013-08-09 엘지디스플레이 주식회사 유기전계 발광소자와 그 제조방법
TW200803416A (en) * 2006-06-30 2008-01-01 Inventec Corp Portable electronic system
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
KR100790761B1 (ko) 2006-09-29 2008-01-03 한국전자통신연구원 인버터
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4420032B2 (ja) 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
US7968382B2 (en) 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101410926B1 (ko) 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP4910779B2 (ja) 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4888199B2 (ja) 2007-04-06 2012-02-29 株式会社デンソー 負荷駆動装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
TWI476921B (zh) 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5258467B2 (ja) * 2008-09-11 2013-08-07 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
CN103928476A (zh) 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
KR101435501B1 (ko) 2008-10-03 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102197490B (zh) 2008-10-24 2013-11-06 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR102437444B1 (ko) 2008-11-21 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007299913A (ja) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法
KR100816498B1 (ko) * 2006-12-07 2008-03-24 한국전자통신연구원 표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법

Also Published As

Publication number Publication date
TW202027244A (zh) 2020-07-16
KR20140127785A (ko) 2014-11-04
JP2022107594A (ja) 2022-07-22
TWI677953B (zh) 2019-11-21
JP2021122045A (ja) 2021-08-26
US20200219904A1 (en) 2020-07-09
KR101785688B1 (ko) 2017-10-16
KR20200004452A (ko) 2020-01-13
EP2172977A1 (en) 2010-04-07
KR20190042531A (ko) 2019-04-24
JP5860512B2 (ja) 2016-02-16
JP5601811B2 (ja) 2014-10-08
KR20170117977A (ko) 2017-10-24
KR101785711B1 (ko) 2017-11-06
KR20100038145A (ko) 2010-04-13
US20100084650A1 (en) 2010-04-08
TWI790599B (zh) 2023-01-21
CN104064563B (zh) 2017-04-12
TWI582935B (zh) 2017-05-11
JP7064634B2 (ja) 2022-05-10
JP2019071421A (ja) 2019-05-09
TW201733067A (zh) 2017-09-16
TWI517336B (zh) 2016-01-11
JP2016129242A (ja) 2016-07-14
US20180226434A1 (en) 2018-08-09
KR102270638B1 (ko) 2021-06-28
JP2015019086A (ja) 2015-01-29
TW201901901A (zh) 2019-01-01
JP6228617B2 (ja) 2017-11-08
JP2018019099A (ja) 2018-02-01
JP6445111B2 (ja) 2018-12-26
US20230343791A1 (en) 2023-10-26
US10685985B2 (en) 2020-06-16
TWI726479B (zh) 2021-05-01
US20160218120A1 (en) 2016-07-28
JP2024036318A (ja) 2024-03-15
TW202133377A (zh) 2021-09-01
JP2016096352A (ja) 2016-05-26
TW201027702A (en) 2010-07-16
TWI632658B (zh) 2018-08-11
CN101714547B (zh) 2014-06-25
CN101714547A (zh) 2010-05-26
US9324874B2 (en) 2016-04-26
TW201605008A (zh) 2016-02-01
JP7404434B2 (ja) 2023-12-25
JP2010109357A (ja) 2010-05-13
KR20210080327A (ko) 2021-06-30
JP7564321B2 (ja) 2024-10-08
US9978776B2 (en) 2018-05-22
CN104064563A (zh) 2014-09-24

Similar Documents

Publication Publication Date Title
KR102378244B1 (ko) 표시장치
JP6710256B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant