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KR102050215B1 - 반도체 장치의 제작 방법 - Google Patents

반도체 장치의 제작 방법 Download PDF

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KR102050215B1
KR102050215B1 KR1020120043275A KR20120043275A KR102050215B1 KR 102050215 B1 KR102050215 B1 KR 102050215B1 KR 1020120043275 A KR1020120043275 A KR 1020120043275A KR 20120043275 A KR20120043275 A KR 20120043275A KR 102050215 B1 KR102050215 B1 KR 102050215B1
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oxide semiconductor
semiconductor film
oxygen
electrode layer
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준이치 코에즈카
나오토 야마데
유헤이 사토
유타카 오카자키
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

산화물 반도체를 사용한 반도체 장치에 안정된 전기적 특성을 부여하고, 고신뢰성화한다.
산화물 반도체막을 포함하는 트랜지스터의 제작 공정에 있어서, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체막(제 1 결정성 산화물 반도체막이라고도 한다)을 형성하고, 상기 산화물 반도체막에 산소를 도입하여 적어도 일부를 비정질화하여 산소를 과잉으로 함유하는 비정질 산화물 반도체막을 형성한다. 상기 비정질 산화물 반도체막 위에 산화알루미늄막을 형성한 후, 가열 처리를 행하여 상기 비정질 산화물 반도체막의 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체막(제 2 결정성 산화물 반도체막이라고도 한다)을 형성한다.

Description

반도체 장치의 제작 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 한다)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/㎤ 미만인 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하는 비정질 산화물을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
일본 공개특허공보 제2006-165528호
그러나, 산화물 반도체는 박막 형성 공정에 있어서, 화학량론적 조성비로부터의 차이나, 전자 공여체를 형성하는 수소나 수분의 혼입 등이 발생하면, 그 전기 전도도가 변화되어 버린다. 이러한 현상은, 산화물 반도체를 사용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다.
이러한 문제를 감안하여, 산화물 반도체를 사용한 반도체 장치에 안정된 전기적 특성을 부여하여 고신뢰성화하는 것을 목적의 하나로 한다.
산화물 반도체막을 포함하는 트랜지스터의 제작 공정에 있어서, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체막(제 1 결정성 산화물 반도체막이라고도 한다)을 형성하고, 상기 산화물 반도체막에 산소를 도입하여 적어도 일부를 비정질화하여 산소를 과잉으로 함유하는 비정질 산화물 반도체막을 형성한다. 상기 비정질 산화물 반도체막 위에 산화알루미늄막을 형성한 후, 가열 처리를 행하여 상기 비정질 산화물 반도체막의 적어도 일부를 결정화시키고, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체막(제 2 결정성 산화물 반도체막이라고도 한다)을 형성한다.
제 1 결정성 산화물 반도체막에 대한 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 함유)의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체막(이하, 결정성 산화물 반도체막이라고도 한다)은, 단결정 구조가 아니며, 비정질 구조도 아닌 구조이며, c축 배향을 가진 결정성 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor; CAAC-OS라고도 한다)이다. 결정성 산화물 반도체막으로 함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화를 보다 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
본 명세서에 개시하는 발명에 있어서는, 한번 성막한 제 1 결정성 산화물 반도체(CAAC-OS)막을 산소의 도입에 의해 적어도 일부를 비정질화하여 결정성을 저하시킨 후, 다시 가열 처리에 의해 결정화시켜 제 2 결정성 산화물 반도체(CAAC-OS)막을 형성한다. 제 1 결정성 산화물 반도체(CAAC-OS)막 및 제 2 결정성 산화물 반도체(CAAC-OS)막은, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체(CAAC-OS)막이다. 제 1 결정성 산화물 반도체(CAAC-OS)막을, 제 2 결정성 산화물 반도체(CAAC-OS)막과 동일한, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체(CAAC-OS)막으로 함으로써, 산소 도입후 재결정화에 의해 얻어지는 제 2 결정성 산화물 반도체(CAAC-OS)막의 결정성을 향상시킬 수 있다.
산소의 도입 공정에 의해, 산화물 반도체막(비정질 산화물 반도체막 및 제 2 결정성 산화물 반도체막)은, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있다. 이 경우, 산소의 함유량은, 산화물 반도체의 화학량론적 조성비를 초과하는 정도로 한다. 또는, 산소의 함유량은, 단결정인 경우의 산소의 양을 초과하는 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다. 이러한 산화물 반도체의 조성은 InGaZnmOm+3x(X>1)으로 나타낼 수 있다. 예를 들면, m=1일 때, 산화물 반도체의 조성은 InGaZnO1 +3x(x>1)이 되고, 산소 과잉인 경우에는, 1+3x가 4를 초과하는 값을 나타낸다.
산화물 반도체막 중에 있어서, 산소가 탈리한 개소에서는 산소 결손이 존재한다. 산소를 과잉으로 함유하지 않는 산화물 반도체는, 산소 결손이 발생해도 그 결손 부분을 다른 산소로 보충할 수 없다. 그러나, 개시하는 발명의 일 형태에 따르는 제 2 결정성 산화물 반도체막은, 산소를 과잉으로 함유하는 CAAC-OS막이며, 제 2 결정성 산화물 반도체막은, 산소 결손이 발생했다고 해도, 막 중에 과잉의 산소(바람직하게는 화학량론적 조성비보다 과잉의 산소)를 함유함으로써, 이 과잉 산소가 결손 부분에 작용하여 즉시 산소를 결손 부분에 보충할 수 있다.
산화물 반도체막 위에 형성된 산화알루미늄막은, 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 한다) 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 비정질 산화물 반도체막을 결정화시키는 가열 처리를, 비정질 산화물 반도체막을 산화알루미늄막에 의해 덮은 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 제 2 결정성 산화물 반도체막은, 비정질 산화물 반도체막이 함유하는 산소량을 유지하고, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 제 2 결정성 산화물 반도체막은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다. 따라서, 상기 결정성 산화물 반도체막을 트랜지스터에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
또한, 산화알루미늄막의 형성전에 제 1 결정성 산화물 반도체막에 수소 원자 또는 물 등의 수소 원자를 함유하는 불순물을 산화물 반도체막으로부터 의도적으로 배제하는 가열 처리에 의한 탈수화 또는 탈수소화 처리를 행하는 것이 바람직하다.
수소를 산화물 반도체로부터 제거하여 불순물이 최대한 함유되지 않도록 고순도화하고, 산소 결손을 보충함으로써 I형(진성)의 산화물 반도체, 또는 I형(진성)에 매우 가까운 산화물 반도체로 할 수 있다. 즉, 수소나 물 등의 불순물을 최대한 제거하고, 산소 결손을 보충함으로써, 고순도화된 I형(진성 반도체) 또는 그것에 가깝게 할 수 있다. 그와 같이 함으로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 절연막 위에 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 제 1 결정성 산화물 반도체막을 형성하고, 제 1 결정성 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막을 통과하여 제 1 결정성 산화물 반도체막에 산소를 주입하여 적어도 일부가 비정질화된 산화물 반도체막을 형성하고, 게이트 절연막 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 산화알루미늄막을 형성하고, 일부가 비정질화된 산화물 반도체막에 가열 처리를 행하여 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 제 2 결정성 산화물 반도체막을 형성하는 반도체 장치의 제작 방법이다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 절연막 위에 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 제 1 결정성 산화물 반도체막을 형성하고, 제 1 결정성 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극층을 형성하고, 게이트 절연막을 통과하여 제 1 결정성 산화물 반도체막에 산소를 주입하여 적어도 일부가 비정질화된 산화물 반도체막을 형성하고, 게이트 전극층 위에 산화알루미늄막을 형성하고, 일부가 비정질화된 산화물 반도체막에 가열 처리를 행하여 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 제 2 결정성 산화물 반도체막을 형성하는 반도체 장치의 제작 방법이다.
상기 구성에 있어서, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 제 1 결정성 산화물 반도체막은, 절연막 위에 비정질 산화물 반도체막을 형성하고, 비정질 산화물 반도체막에 가열 처리를 행하여 적어도 일부를 결정화시켜 형성하는 방법, 또는 절연막 위에 가열하면서 형성하는 방법을 사용할 수 있다.
또한, 절연막에 있어서, 산화물 반도체막이 접하여 형성되는 영역은, 표면 거칠기가 저감된 표면인 것이 바람직하다. 구체적으로는, 절연막 표면의 평균 면 거칠기는 0.05nm 이상 0.5nm 미만(또는 0.1nm 이상 0.5nm 미만)이면 바람직하다. 표면 거칠기가 저감된 절연막 표면에 산화물 반도체막을 형성함으로써, 안정 및 양호한 결정성을 갖는 산화물 반도체막을 얻을 수 있다.
또한, 상기 구성에 있어서, 게이트 전극층과 산화알루미늄막 사이에 산화절연막을 형성해도 좋다. 또한, 산화알루미늄막의 형성전에, 게이트 전극층의 측면을 덮는 사이드 월 구조의 절연층을 형성해도 좋다.
또한, 상기 구성에 있어서, 제 1 결정성 산화물 반도체막에 수소 또는 수분을 방출시키는 가열 처리를 행해도 좋다.
이와 같이, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다. 따라서 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체막에 함유되는 과잉의 산소가 가열 처리로 방출되지 않도록 산화알루미늄막을 결정성 산화물 반도체막 위에 형성함으로써, 결정성 산화물 반도체중 및 그 상하에서 접하는 층과의 계면에서 결함이 생성되고, 또한 결함이 증가하는 것을 방지할 수 있다. 즉, 결정성 산화물 반도체막에 함유시킨 과잉의 산소가, 산소 공공 결함을 메우도록 작용하기 때문에, 안정된 전기 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
따라서, 개시하는 발명의 일 형태는, 안정된 전기 특성을 갖는 트랜지스터를 제작할 수 있다.
또한, 개시하는 발명의 일 형태는, 전기 특성이 양호하고 신뢰성이 높은 반도체 장치를 제작할 수 있다.
도 1a 내지 도 1f는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 2a 내지 도 2f는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 3a 내지 도 3e는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 4a 내지 도 4e는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 5a 내지 도 5f는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 6a 내지 도 6c는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 7a 내지 도 7c는 반도체 장치의 일 형태를 설명하는 도면.
도 8a 내지 도 8c는 반도체 장치의 일 형태를 설명하는 도면.
도 9는 실시예 시료 B의 SIMS 측정 결과를 도시하는 도면.
도 10은 비교예 시료 B의 SIMS 측정 결과를 도시하는 도면.
도 11은 비교예 시료 C의 SIMS 측정 결과를 도시하는 도면.
도 12a는 비교예 시료 A1 및 A2, 도 12b는 실시예 시료 A1 및 A2의 TDS 측정 결과를 도시하는 도면.
도 13a는 실시예 시료 D1, 도 13b는 실시예 시료 D2, 도 13c는 실시예 시료 D3의 XRD 측정 결과를 도시하는 도면.
도 14a 및 도 14b는 실시예 시료 D1의 TEM상을 도시하는 도면.
도 15a 및 도 15b는 실시예 시료 D2의 TEM상을 도시하는 도면.
도 16a 및 도 16b는 실시예 시료 D3의 TEM상을 도시하는 도면.
도 17a 및 도 17b는 비교예 시료 D1의 TEM상을 도시하는 도면.
도 18a 및 도 18b는 비교예 시료 D2의 TEM상을 도시하는 도면.
도 19a 내지 도 19c는 반도체 장치의 일 형태를 설명하는 도면.
도 20a 내지 도 20c은 반도체 장치의 일 형태를 설명하는 도면.
도 21a 및 도 21b는 반도체 장치의 일 형태를 설명하는 도면.
도 22a 및 도 22b는 반도체 장치의 일 형태를 설명하는 도면.
도 23a 내지 도 23f는 전자 기기를 도시하는 도면.
도 24는 실시예 시료 D2 및 실시예 시료 D3의 SIMS 측정 결과를 도시하는 도면.
도 25a 내지 도 25c는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 26a 내지 도 26c는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 27a 내지 도 27c는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 28a 내지 도 28c는 본 발명의 일 형태에 따르는 산화물 재료의 구조를 설명하는 도면.
이하에서는, 본 명세서에 개시하는 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 다만, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것이 아니다. 또한, 제 1, 제 2로서 붙이는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1a 내지 도 1f를 사용하여 설명한다. 본 실시형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터의 구조는 톱 게이트 구조이면 특별히 한정되지 않으며, 예를 들면 스태거형 및 플레이너형 등을 사용할 수 있다. 또한, 트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조라도, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조라도 좋다. 또한, 채널 영역의 상하에 게이트 절연층을 개재하여 배치된 2개의 게이트 전극층을 갖는, 듀얼 게이트형이라도 좋다.
도 1f에 도시하는 바와 같이, 트랜지스터(440)는 절연층(436)이 형성된 절연 표면을 갖는 기판(400) 위에, 소스 전극층(405a), 드레인 전극층(405b), 결정성 산화물 반도체막(403), 게이트 절연층(402), 게이트 전극층(401)을 포함한다. 트랜지스터(440) 위에는, 절연층(407)이 형성되어 있다.
절연층(407)은 단층이라도 적층이라도 좋지만, 산화알루미늄막을 포함하는 구조로 한다. 본 실시형태에서는, 절연층(407)은 산화알루미늄막을 사용한다.
또한, 결정성 산화물 반도체막(403)은, 표면에 평행한 a-b면을 가지며, 상기 표면에 대해 개략 수직한 c축을 가지고 있는 결정을 포함하는 산화물 반도체막으로서, 단결정 구조가 아니며, 비정질 구조도 아닌 구조이며, c축 배향을 가진 결정성 산화물 반도체(CAAC-OS)막이다. 결정성 산화물 반도체막으로 함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화를 보다 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
도 1a 내지 도 1f에 트랜지스터(440)의 제작 방법의 일례를 도시한다.
우선, 절연 표면을 갖는 기판(400) 위에 절연층(436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요해진다. 예를 들면, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을, 기판(400)으로서 사용해도 좋다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작해도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 결정성 산화물 반도체막(403)을 포함하는 트랜지스터(440)를 직접 제작해도 좋고, 다른 제작 기판에 결정성 산화물 반도체막(403)을 포함하는 트랜지스터(440)를 제작하고, 그 후 가요성 기판으로 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판으로 박리, 전치하기 위해서, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터 사이에 박리층을 형성하면 좋다.
절연층(436)으로서는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화실리콘, 산화질화실리콘, 산화알루미늄, 산화질화알루미늄, 산화하프늄, 산화갈륨, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
절연층(436)은, 단층이라도 적층이라도 좋지만, 결정성 산화물 반도체막(403)에 접하는 막에는 산화물 절연층을 사용하는 것이 바람직하다. 본 실시형태에서는 절연층(436)으로서 스퍼터링법을 사용하여 형성하는 산화실리콘막을 사용한다.
다음에, 절연층(436) 위에 결정성 산화물 반도체막(444)을 형성한다(도 1a 참조).
절연층(436)은, 결정성 산화물 반도체막(444)과 접하기 때문에, 막 중(벌크 중)에 적어도 화학량론적 조성비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들면, 절연층(436)으로서, 산화실리콘막을 사용하는 경우에는, SiO2+α(단, α>0)로 한다. 이러한 절연층(436)을 사용함으로써, 결정성 산화물 반도체막(444)에 산소를 공급할 수 있어 특성을 양호하게 할 수 있다. 결정성 산화물 반도체막(444)에 산소를 공급함으로써, 막 중의 산소 결손을 보충할 수 있다.
예를 들면, 산소의 공급원이 되는 산소를 많이(과잉으로) 함유하는 절연층(436)을 결정성 산화물 반도체막(444)과 접하여 형성함으로써, 상기 절연층(436)으로부터 결정성 산화물 반도체막(444)으로 산소를 공급할 수 있다. 결정성 산화물 반도체막(444) 및 절연층(436)을 적어도 일부가 접한 상태에서 가열 공정을 행함으로써 결정성 산화물 반도체막(444)으로의 산소의 공급을 행해도 좋다.
또한, 절연층(436)에 있어서, 결정성 산화물 반도체막(444)이 접하여 형성되는 영역은, 표면 거칠기가 저감된 표면인 것이 바람직하다. 구체적으로는, 표면의 평균 면 거칠기는 0.05nm 이상 0.5nm 미만(또는 0.1nm 이상 0.5nm 미만)이면 바람직하다. 표면 거칠기가 저감된 표면에 결정성 산화물 반도체막(444)을 형성함으로써, 안정 및 양호한 결정성을 갖는 결정성 산화물 반도체막(444)을 얻을 수 있다.
또한, 본 명세서 등에 있어서, 평균 면 거칠기(Ra)란, JISB0601:2001(ISO4287:1997)에서 정의되어 있는 중심선 평균 거칠기(Ra)를, 측정면에 대해 적용할 수 있도록 3차원으로 확장한 것이며, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현된다.
여기에서, 중심선 평균 거칠기(Ra)는, 거칠기 곡선으로부터 그 중심선 방향으로 측정 길이(L)의 부분을 추출하고, 이 추출부의 중심선의 방향을 X축, 세로배율의 방향(X축에 수직한 방향)을 Y축으로 하고, 거칠기 곡선을 Y=F(X)로 나타낼 때, 다음의 수학식 1로 주어진다.
Figure 112012033084757-pat00001
그리고, 평균 면 거칠기(Ra)는, 측정 데이터가 나타내는 면인 측정면을 Z=F(X,Y)로 나타낼 때, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현되며, 다음의 수학식 2로 주어진다.
Figure 112012033084757-pat00002
여기에서, 지정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표(X1,Y1)(X1,Y2)(X2,Y1)(X2,Y2)로 나타내는 4점에 의해 둘러싸이는 장방형의 영역으로 하고, 지정면이 이상적으로 플랫하다고 했을 때의 면적을 S0로 한다.
또한, 기준면이란, 지정면의 평균 높이에 있어서의, XY 평면과 평행한 면이다. 즉, 지정면의 높이의 평균값을 Z0로 할 때, 기준면의 높이도 Z0로 나타낸다.
따라서, 절연층(436)에 있어서 결정성 산화물 반도체막(444)이 접하여 형성되는 영역에, 평탄화 처리를 행해도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들면, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용해도 좋다. 역스퍼터링을 행하면, 절연층(436)의 표면에 부착되어 있는 분상 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행해도 되고, 이들을 조합하여 행해도 좋다. 또한, 조합하여 행하는 경우, 공정순도 특별히 한정되지 않으며, 절연층(436) 표면의 요철 상태에 맞추어 적절히 설정하면 된다.
결정성 산화물 반도체막(444)의 형성 공정에 있어서, 결정성 산화물 반도체막(444)에 수소, 또는 물이 가능한 한 함유되지 않도록 하기 위해서, 결정성 산화물 반도체막(444)의 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 절연층(436)이 형성된 기판을 예비 가열하고, 기판 및 절연층(436)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다.
결정성 산화물 반도체막(444)은, 결정화된 부분을 갖는 산화물 반도체막이며, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)를 사용한다. 결정성 산화물 반도체막(444)은, 결정성 산화물 반도체막(444)의 표면에 개략 수직한 c축을 가지고 있는 결정을 포함한다.
CAAC-OS란, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지며, c축에 있어서는, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있으며, ab면(또는 표면 또는 계면)에 있어서는, a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정을 포함하는 산화물 반도체이다.
광의적으로, CAAC-OS란, 비단결정으로서, 그 ab면에 수직한 방향에서 볼 때, 삼각형 또는 육각형, 또는 정삼각형 또는 정육각형의 원자 배열을 가지며, 또한 c축 방향에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 재료를 말한다.
CAAC-OS는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC-OS가 형성되는 기판면이나 CAAC-OS의 표면이나 막면, 계면 등에 수직한 방향)으로 정렬되어 있어도 좋다. 또는, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, 기판면, 표면, 막면, 계면 등에 수직한 방향)을 향하고 있어도 좋다.
우선, CAAC-OS에 관해서 도 25, 도 26a, 도 26b, 및 도 26c를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 25, 도 26a 및 도 26b는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 25에 있어서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 2중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 25a에, 1개의 6배위의 금속 원자(M_1)와, 금속 원자(M_1)에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 이러한 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를, 여기에서는 서브 유닛이라고 부른다. 도 25a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 25a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다.
도 25b는, 1개의 5배위의 금속 원자(M_2)와, 금속 원자(M_2)에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 25b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다.
도 25c는, 1개의 4배위의 금속 원자(M_3)와, 금속 원자(M_3)에 근접한 4개의 4배위의 O에 의한 구조를 도시한다. 도 25c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 25c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다.
이러한 배위수를 갖는 금속 원자는, 4배위의 O를 개재하여 결합한다. 구체적으로는, 4배위의 O를 더하여 4개일 때에 결합한다. 예를 들면, 6배위의 금속 원자(M_1)가 상반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(M_2)의 상반분의 4배위의 O, 5배위의 금속 원자(M_2)의 하반분의 4배위의 O 또는 4배위의 금속 원자(M_3)의 상반분의 4배위의 O 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, 4배위의 O를 개재하여 결합한다. 또한, 이것 외에도, 층 구조의 합계 전하가 0이 되도록 서브 유닛끼리가 결합하여 1그룹을 구성한다.
도 26a에, In-Sn-Zn-O계의 층 구조를 구성하는 1그룹의 모델도를 도시한다. 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를, 여기에서는 서브 유닛라고 부르고, 그 서브 유닛의 몇개의 집합체를 1그룹이라고 부르고, 도 26b에 복수의 그룹으로 이루어지는 1주기분을 유닛이라고 부른다. 또한, 도 26c는, 도 26b의 층 구조를 막 표면, 기판면, 또는 계면에 수직한 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
도 26a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn 원자의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 26a에 있어서, In 원자의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로 나타내고 있다. 또한, 마찬가지로, 도 26a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn 원자와, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn 원자를 도시하고 있다.
도 26a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 1그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn 원자가, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가, 상반분에 3개의 4배위의 O가 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 1개의 4배위의 O를 개재하여 Zn 원자가, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가, 상반분에 1개의 4배위의 O가 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 3개의 4배위의 O를 개재하여 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 1개의 4배위의 O를 개재하여 Sn 원자가 결합하고 있는 구성이다. 이 1 그룹을 복수 결합하여 1주기분인 1유닛을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn으로 이루어지는 서브 유닛은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 26a에 도시하는 바와 같이, Zn의 서브 유닛이 2개 결합한 구조를 들 수 있다. 예를 들면, Sn으로 이루어지는 서브 유닛 1개에 대해, Zn의 서브 유닛이 2개 결합한 구조가 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
또한, In은 5배위 및 6배위 모두 취할 수 있는 것으로 한다. 도 26b에 도시한 1주기분을 반복하는 구조로 함으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)로 하는 조성식으로 나타낼 수 있다. 또한, In-Sn-Zn-O계의 결정은, m의 수가 크면 결정성이 향상되기 때문에, 바람직하다.
또한, 이것 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물 반도체(IGZO라고도 표기한다), In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속의 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체나, In-Ga-O계 산화물 반도체, 1원계 금속의 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 27a에, In-Ga-Zn-O계의 층 구조를 구성하는 일례로서, 제 1 그룹의 모델도를 도시한다.
도 27a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 제 1 그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In 원자가, 4배위의 O가 1개 상반분에 있는 Ga 원자와 결합하고, 그 Ga 원자가, 그 Ga 원자의 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 1개의 4배위의 O를 개재하여 Zn 원자가, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고 있는 구성이다. 이 제 1 그룹을 복수, 여기에서는 3개 결합하여 1주기분인 1유닛을 구성한다.
도 27b에 복수의 제 1 그룹으로 이루어지는 1주기분을 도시한다. 또한, 도 27c는, 도 27b의 층 구조를 막 표면, 기판면, 또는 계면에 수직한 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 그룹은, 도 27a에 도시한 제 1 그룹으로 한정되지 않고, 다른 서브 유닛의 조합을 취할 수 있다. 예를 들면, 다른 In-Ga-Zn-O계의 층 구조를 구성하는 제 2 그룹을 도 28a에 도시하고, 도 28b에 복수의 제 2 그룹으로 이루어지는 1주기분을 도시한다. 또한, 도 28c는, 도 28b의 층 구조를 막 표면, 기판면, 또는 계면에 수직한 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
도 28a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 다른 일례로서, 제 2 그룹의 모델도를 도시한다.
도 28a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 제 2 그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In 원자가, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga 원자와 결합하고, 그 Ga 원자가, 상반분에 3개의 4배위의 O가 있는 Zn 원자와 결합하고, 그 Zn 원자의 하반분의 1개의 4배위의 O를 개재하여 Zn 원자가, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고 있는 구성이다. 이 제 2 그룹을 복수, 여기에서는 3개 결합하여 1주기분인 1유닛을 구성한다.
In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga로 이루어지는 서브 유닛은, 전하가 0이 된다. 이로 인해 이들의 조합이면 층 구조의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 그룹은, 제 1 그룹 및 제 2 그룹으로 한정되지 않고, 그룹을 구성하는 원자는, 여러 가지 원자의 조합을 취할 수 있다. 예를 들면, 도 27a 내지 도 28c에 도시한 바와 같이 c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 있어서는, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있으면 좋다. 또한, 1유닛은 3개의 제 1 그룹만, 또는 3개의 제 2 그룹만으로 구성되는 것으로 한정되지 않고, 여러 가지 조합을 취할 수 있다.
c축 배향을 가진 결정성 산화물 반도체를 얻는 방법으로서는, 3가지 들 수 있다. 첫번째는, 성막 온도를 200℃ 이상 500℃ 이하로서 산화물 반도체막의 성막을 행하고, 표면에 개략 수직하게 c축 배향시키는 방법이다. 두번째는, 막 두께를 얇게 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하여 표면에 개략 수직하게 c축 배향시키는 방법이다. 세번째는, 1번째 층의 막 두께를 얇게 성막한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하여 2번째 층의 성막을 행하고, 표면에 개략 수직하게 c축 배향시키는 방법이다.
본 실시형태에서는, 성막 온도를 200℃ 이상 500℃ 이하로 하여 산화물 반도체막의 성막을 행하고, 표면에 개략 수직한 c축 배향을 가진 결정성 산화물 반도체막(444)을 형성한다. 예를 들면, 성막시의 기판 온도를 400℃로 하고, 스퍼터링법에 의해 표면에 개략 수직한 c축 배향을 가진 결정성 산화물 반도체막(444)을 형성한다.
결정성 산화물 반도체막(444)을 CAAC-OS로 함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화를 보다 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
결정성 산화물 반도체막(444)의 막 두께는, 1nm 이상 200nm 이하(바람직하게는 5nm 이상 30nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 결정성 산화물 반도체막(444)은, 스퍼터링 타깃 표면에 대해, 개략 수직하게 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치, 소위 CP 스퍼터링 장치(Columnar Plasma Sputtering system)를 사용하여 성막해도 좋다. 어느 방법이라도, 산화물 반도체막의 표면 요철에 대해 수직한 방향으로 결정 성장이 이루어져 c축 배향한 결정성 산화물 반도체를 얻을 수 있다.
결정성 산화물 반도체막(444)의 재료로서는, 적어도 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 함유한다. 예를 들면, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, Hf-In-Zn-O계 산화물 반도체나, 2원계 금속의 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체나, In-Ga-O계 산화물 반도체, 1원계 금속의 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체등을 사용할 수 있다. 또한, 상기 산화물 반도체에 In과 Ga와 Sn과 Zn 이외의 원소, 예를 들면 SiO2를 함유시켜도 좋다.
예를 들면, In-Ga-Zn-O계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체라는 의미이며, 그 조성비는 상관하지 않는다.
또한, 결정성 산화물 반도체막(444)은, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 박막을 사용할 수 있다. 여기에서, M은, Zn, Ga, Al, Mn 및 Co로부터 선택된 1개 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
또한, 산화물 반도체로서 In-Sn-Zn-O계 산화물 반도체의 재료를 사용하는 경우, 사용하는 타깃의 조성비는, 원자수비로, In:Sn:Zn=1:2:2, In:Sn:Zn=2:1:3, In:Sn:Zn=1:1:1 등으로 하면 좋다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, 결정성 산화물 반도체막(444)은, 성막시에 산소가 많이 함유되는 조건(예를 들면, 산소 100%의 분위기하에서 스퍼터링법에 의해 성막을 행하는 등)으로 성막하여 산소를 많이 함유하는(바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는)막으로 하는 것이 바람직하다.
또한, 결정성 산화물 반도체막(444)에, 과잉의 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다. 예를 들면, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대해 질소 분위기하 450℃에 있어서 1시간의 가열 공정을 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들면, 가열 공정으로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분간 가열한 후, 기판을 불활성 가스 중에서 내보내는 GRTA를 행해도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 결정성 산화물 반도체막(444)의 형성후, 결정성 산화물 반도체막(413)으로의 산소 도입 공정전이면, 트랜지스터(440)의 제작 공정에 있어서 어느 타이밍에 행해도 좋다.
탈수화 또는 탈수소화를 위한 가열 공정을, 결정성 산화물 반도체막(444)이 결정성 산화물 반도체막(413)으로 섬 형상으로 가공되기 전에 행하면, 절연층(436)에 함유되는 산소가 가열 공정에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 결정성 산화물 반도체막(444)을 가열한 후, 동일한 노에 고순도의 산소 가스, 고순도의 이질화산소 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기)을 도입해도 좋다. 산소 가스 또는 이질화산소 가스에, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 이질화산소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 이질화산소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 이질화산소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소되어 버린 결정성 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 결정성 산화물 반도체막(444)을 고순도화 및 전기적으로 I형(진성)화할 수 있다.
또한, 결정성 산화물 반도체막(444)은, 섬 형상으로 가공해도 좋고, 형상을 가공하지 않고, 막 형상 그대로라도 좋다. 또한, 결정성 산화물 반도체막을 소자별로 분리하는 절연층으로 이루어지는 소자 분리 영역을 형성해도 좋다.
본 실시형태에서는, 결정성 산화물 반도체막(444)을 포토리소그래피 공정에 의해 섬 형상의 결정성 산화물 반도체막(413)으로 가공한다. 또한, 섬 형상의 결정성 산화물 반도체막(413)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 결정성 산화물 반도체막(444)의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋고, 둘 다를 사용해도 좋다. 예를 들면, 결정성 산화물 반도체막(444)의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액 등을 사용할 수 있다. 또한, ITO07N(칸토가가쿠사 제조)을 사용해도 좋다.
이어서, 결정성 산화물 반도체막(413)을 덮는 게이트 절연층(442)을 형성한다(도 1b 참조).
또한, 결정성 산화물 반도체막(413) 위에 형성하는 게이트 절연층(442)의 피복성을 향상시키기 위해서, 결정성 산화물 반도체막(413) 표면에도 상기 평탄화 처리를 행해도 좋다. 특히 게이트 절연층(442)으로서 막 두께가 얇은 절연막을 사용하는 경우, 결정성 산화물 반도체막(413) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연층(442)의 막 두께는, 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연층(442)은, 스퍼터링 타깃 표면에 대해, 개략 수직하게 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치, 소위 CP 스퍼터링 장치를 사용하여 성막해도 좋다.
게이트 절연층(442)의 재료로서는, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 질화산화실리콘막을 사용하여 형성할 수 있다. 게이트 절연층(442)은, 결정성 산화물 반도체막(413)과 접하는 부분에 있어서 산소를 함유하는 것이 바람직하다. 특히, 게이트 절연층(442)은, 막 중(벌크 중)에 적어도 화학량론적 조성비를 초과하는 양의 산소가 존재하는 것이 바람직하며, 예를 들면, 게이트 절연층(442)으로서, 산화실리콘막을 사용하는 경우에는, SiO2+α(단, α>0)으로 한다. 본 실시형태에서는, 게이트 절연층(442)으로서, SiO2+α(단, α>0)인 산화실리콘막을 사용한다. 이 산화실리콘막을 게이트 절연층(442)으로서 사용함으로써, 결정성 산화물 반도체막(413)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 또한, 게이트 절연층(442)은, 제작하는 트랜지스터의 사이즈나 게이트 절연층(442)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연층(442)의 재료로서 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSiOxNy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 산화란탄 등의 high-k 재료를 사용함으로써 게이트 리크 전류를 저감시킬 수 있다. 또한, 게이트 절연층(442)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
다음에, 결정성 산화물 반도체막(413)에 산소(431)(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함)를 도입하고, 결정성 산화물 반도체막(413)에 산소의 공급을 행한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
본 실시형태에 있어서의 트랜지스터(440)의 제작 공정에 있어서, 산소의 도입 공정은, 결정성 산화물 반도체막(444)의 형성후, 절연층(407)으로서 산화알루미늄막이 형성되기 전까지 행한다. 또한, 탈수화 또는 탈수소화하기 위한 가열 처리는, 산소의 도입 공정 전에 행한다. 또한, 산소의 도입 공정은, 결정성 산화물 반도체막에 직접 도입해도 좋고, 게이트 절연층이나 절연층 등의 다른 막을 통과하여 결정성 산화물 반도체막에 도입해도 좋다. 산소를 결정성 산화물 반도체막에 다른 막을 통과하여 도입하는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 이온 주입법 등을 사용하면 좋은데, 산소를 노출된 결정성 산화물 반도체막(예를 들면, 결정성 산화물 반도체막(444) 형성후, 결정성 산화물 반도체막(413) 형성후)에 직접 도입하는 경우에는, 플라즈마 처리 등도 사용할 수 있다.
본 실시형태에서는, 이온 주입법에 의해 게이트 절연층(442)을 통과하여 결정성 산화물 반도체막(413)에 산소(431)를 주입한다. 산소(431)의 주입 공정에 의해, 결정성 산화물 반도체막(413)은, 적어도 일부가 비정질화되고, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 비정질 산화물 반도체막(443)이 된다(도 1c 참조).
예를 들면, 산소(431)의 도입 공정에 의해 도입된 비정질 산화물 반도체막(443)에 있어서의 산소 농도를 1×1018/㎤ 이상 3×1021/㎤ 이하로 하는 것이 바람직하다. 또한, 산소 과잉 영역은, 비정질 산화물 반도체막(443)의 일부(계면도 포함)에 존재하고 있으면 좋다. 따라서, 산소(431)를 도입함으로써, 절연층(436)과 비정질 산화물 반도체막(443)의 계면, 비정질 산화물 반도체막(443) 중, 또는 비정질 산화물 반도체막(443)과 게이트 절연층(442)의 계면의 적어도 하나에 산소를 함유시킨다.
비정질 산화물 반도체막(443)은, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있다. 이 경우, 산소의 함유량은, 산화물 반도체의 화학량론적 조성비를 초과하는 정도로 한다. 또는, 산소의 함유량은, 단결정인 경우의 산소의 양을 초과하는 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다. 이러한 산화물 반도체의 조성은 InGaZnmOm+3x(x>1)로 나타낼 수 있다. 예를 들면, m=1일 때, 산화물 반도체의 조성은 InGaZnO1 +3x(x>1)이 되고, 산소 과잉인 경우에는, 1+3x가 4를 초과하는 값을 나타낸다.
공급된 산소(431)에 의해, 비정질 산화물 반도체막(443) 중에 존재하는 산소 결손을 보충할 수 있다.
또한, 산화물 반도체에 있어서, 산소는 주된 성분 재료의 하나이다. 이 때문에, 산화물 반도체막 중의 산소 농도를, SIMS(Secondary Ion Mass Spectrometry) 등의 방법을 사용하여 정확하게 추산하는 것은 어렵다. 즉, 산화물 반도체막에 산소가 의도적으로 첨가되었는지 여부를 판별하는 것은 곤란하다고 할 수 있다.
그런데, 산소에는 17O나 18O와 같은 동위체가 존재하고, 자연계에 있어서의 이들의 존재 비율은 각각 산소 원자 전체의 0.037%, 0.204% 정도인 것이 알려져 있다. 즉, 산화물 반도체막 중에 있어서의 이들 동위체의 농도는, SIMS 등의 방법에 의해 추산할 수 있는 정도가 되기 때문에, 이들의 농도를 측정함으로써, 산화물 반도체막 중의 산소 농도를 보다 정확하게 추산하는 것이 가능한 경우가 있다. 따라서, 이들의 농도를 측정함으로써, 산화물 반도체막에 의도적으로 산소가 첨가되었는지 여부를 판별해도 좋다.
또한, 본 명세서에 있어서는, 결정성 산화물 반도체막(413)에 산소(431)를 도입함으로써, 함유되어 있던 표면에 개략 수직한 c축을 가지고 있는 결정의 적어도 일부가 비정질화되어 결정성이 저하되었다고 하고, 산소(431)가 도입된 산화물 반도체막을 비정질 산화물 반도체막(443)으로 부르기로 한다.
본 실시형태와 같이, 산소(431)를 직접 결정성 산화물 반도체막(413)에 도입하는 경우에는, 결정성 산화물 반도체막(413)과 접하는 절연층을, 반드시 산소를 많이 함유하는 막으로 할 필요는 없지만, 결정성 산화물 반도체막(413)과 접하는 절연층을, 산소를 많이 함유하는 막으로 하고, 또한 산소(431)를 직접 결정성 산화물 반도체막(413)에 도입하고, 복수의 산소 공급 방법을 행해도 좋다.
그리고, 게이트 전극층(401)을 게이트 절연층(442) 위에 형성한다. 게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드 막을 사용해도 좋다. 게이트 전극층(401)은, 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
또한, 게이트 전극층(401)의 재료는, 인듐주석 산화물, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(442)과 접하는 게이트 전극층(401)의 1층으로서, 질소를 함유하는 금속 산화물, 구체적으로는, 질소를 함유하는 In-Ga-Zn-O막이나, 질소를 함유하는 In-Sn-O막이나, 질소를 함유하는 In-Ga-O막이나, 질소를 함유하는 In-Zn-O막이나, 질소를 함유하는 Sn-O막이나, 질소를 함유하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5전자볼트, 바람직하게는 5.5전자볼트 이상의 일함수를 가지며, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있고, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
게이트 전극층(401)의 측면에 사이드 월 구조의 측벽 절연층(412a, 412b), 및 게이트 절연층(402)을 형성한다. 게이트 전극층(401)을 덮는 절연층을 형성한 후, RIE(Reactive ion etching: 반응성 이온 에칭)법에 의한 이방성의 에칭에 의해 절연층을 가공하고, 게이트 전극층(401)의 측벽에 자기 정합적으로 사이드 월 구조의 측벽 절연층(412a, 412b)을 형성하면 좋다. 여기에서, 절연층에 관해서 특별히 한정은 없지만, 예를 들면, TEOS(Tetraethyl-Ortho-Silicate) 또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜 형성한 단차 피복성이 양호한 산화실리콘을 사용할 수 있다. 절연층은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법에 의해 형성할 수 있다. 또한, 저온 산화(LTO: Low Temperature Oxidation)법에 의해 형성하는 산화실리콘을 사용해도 좋다.
게이트 절연층(402)은 게이트 전극층(401), 및 측벽 절연층(412a, 412b)을 마스크로 하여 게이트 절연층(442)을 에칭하여 형성할 수 있다.
또한, 본 실시형태에서는, 절연층을 에칭할 때, 게이트 전극층(401) 위의 절연층을 제거하고, 게이트 전극층(401)을 노출시키지만, 절연층을 게이트 전극층(401) 위에 남기는 형상으로 측벽 절연층(412a, 412b)을 형성해도 좋다. 또한, 후공정에서 게이트 전극층(401) 위에 보호막을 형성해도 좋다. 이와 같이 게이트 전극층(401)을 보호함으로써, 에칭 가공할 때, 게이트 전극층의 막 감소를 방지할 수 있다. 또한, 에칭 방법은, 드라이 에칭법이라도 웨트 에칭법이라도 좋고, 다양한 에칭 방법을 사용할 수 있다.
이어서, 측벽 절연층(412a, 412b)의 일부, 및 비정질 산화물 반도체막(443) 위에, 소스 전극층 및 드레인 전극층(이것과 동일한 층에서 형성되는 배선을 포함)이 되는 도전막을 형성한다. 상기 도전막은 나중의 가열 처리를 견딜 수 있는 재료를 사용한다. 소스 전극층, 및 드레인 전극층에 사용하는 도전막으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 함유하는 금속막, 또는 상기한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극층, 및 드레인 전극층에 사용하는 도전막으로서는, 도전성의 금속 산화물 로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석(In2O3-SnO2), 산화인듐산화아연(In2O3-ZnO) 또는 이들의 금속 산화물 재료에 산화실리콘을 함유시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다(도 1d 참조).
이어서, 게이트 전극층(401), 측벽 절연층(412a, 412b), 소스 전극층(405a), 드레인 전극층(405b) 위에, 절연층(407)을 형성한다(도 1e 참조). 절연층(407)은 단층이라도 적층이라도 좋지만, 산화알루미늄막을 포함하는 구조로 한다.
절연층(407)에 포함되는 산화알루미늄막의 막 두께는, 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하로 한다. 절연층(407)은, 스퍼터링법 등, 절연층(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성할 수 있다. 절연층(407)에 수소가 함유되면, 그 수소의 산화물 반도체막으로의 침입, 또는 수소에 의한 산화물 반도체막 중의 산소의 추출이 발생하여 산화물 반도체막이 저저항화(N형화)되어 버려 기생 채널이 형성될 우려가 있다. 따라서, 절연층(407)은 가능한 한 수소를 함유하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다.
산화알루미늄막도, 상기 산화알루미늄이 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 것이 바람직하다. 이 경우, 산소의 함유량은, 산화알루미늄의 화학량론적 조성비를 초과하는 정도로 한다. 또는, 산소의 함유량은, 단결정인 경우의 산소의 양을 초과하는 정도로 한다. 산화알루미늄의 격자간에 산소가 존재하는 경우도 있다. 조성이 AlOx(x>0)로 표현되는 경우, x는 3/2를 초과하는 산소 과잉 영역을 갖는 산화알루미늄막을 사용하는 것이 바람직하다. 이러한 산소 과잉 영역은, 산화알루미늄막의 일부(계면도 포함)에 존재하고 있으면 된다.
본 실시형태에서는, 절연층(407)으로서 막 두께 100nm의 산화알루미늄막을, 스퍼터링법을 사용하여 성막한다. 산화알루미늄막의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 행할 수 있다.
산화물 반도체막의 성막시와 같이, 절연층(407)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서 성막한 절연층(407)에 함유되는 불순물의 농도를 저감시킬 수 있다. 또한, 절연층(407)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드트랩을 첨가한 것이라도 좋다.
절연층(407)을, 성막할 때에 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
절연층(407)을 적층하는 경우, 산화알루미늄막 이외에, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 산화갈륨막 등의 무기 절연막을 사용할 수 있다. 도 7a에 트랜지스터(440)에 있어서, 절연층(407)을 절연층(407a), 절연층(407b)의 적층 구조로 하는 예를 도시한다.
도 7a에 도시하는 바와 같이, 게이트 전극층(401), 측벽 절연층(412a, 412b), 소스 전극층(405a), 드레인 전극층(405b) 위에 절연층(407a)을 형성하고, 절연층(407a) 위에 절연층(407b)을 형성한다. 예를 들면, 본 실시형태에서는, 절연층(407a)으로서, 산화실리콘으로서 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 산화실리콘막을 사용하고, 절연층(407b)으로서 산화알루미늄막을 사용한다.
다음에 비정질 산화물 반도체막(443)에 가열 처리를 행하여 상기 비정질 산화물 반도체막(443)의 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체막(403)을 형성한다.
비정질 산화물 반도체막(443) 위에 절연층(407)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대해 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로부터의 방출을 방지하는 보호막으로서 기능한다.
비정질 산화물 반도체막(443)을 결정화시키는 가열 처리를, 절연층(407)으로서 형성된 산화알루미늄막에 의해 비정질 산화물 반도체막(443)이 덮인 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막(443)으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 결정성 산화물 반도체막(403)은, 비정질 산화물 반도체막(443)이 함유하는 산소량을 유지하고, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 결정성 산화물 반도체막(403)은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다.
결정성 산화물 반도체막(403) 중에 있어서, 산소가 탈리한 개소에서는 산소 결손이 존재한다. 산소를 과잉으로 함유하지 않는 산화물 반도체는, 산소 결손이 발생해도 그 결손 부분을 다른 산소로 보충할 수 없다. 그러나, 개시하는 발명의 일 형태에 따르는 결정성 산화물 반도체막(403)은, 산소를 과잉으로 함유하는 CAAC-OS막이며, 결정성 산화물 반도체막(403)은, 산소 결손이 발생했다고 해도, 막 중에 과잉의 산소(바람직하게는 화학량론적 조성비보다 과잉의 산소)를 함유함으로써, 이 과잉 산소가 결손 부분에 작용하여 즉시 산소를 결손 부분에 보충할 수 있다.
따라서, 상기 결정성 산화물 반도체막(403)을 트랜지스터(440)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
비정질 산화물 반도체막(443)의 적어도 일부를 결정화시키는 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하, 보다 바람직하게는 500℃, 더욱 바람직하게는 550℃ 이상으로 한다.
예를 들면, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대해 산소 분위기하 450℃에 있어서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들면, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분 동안 가열한 후, 기판을 불활성 가스 중에서 내보내는 GRTA를 행해도 좋다.
가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
고순도화되고, 산소 결손이 보충된 결정성 산화물 반도체막(403)은, 수소, 물 등의 불순물이 충분히 제거되어 있으며, 결정성 산화물 반도체막(403) 중의 수소 농도는 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하이다. 또한, 결정성 산화물 반도체막(403) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다.
이러한 결정성 산화물 반도체막(403) 중에는 캐리어가 지극히 적고(제로에 가까운), 캐리어 농도는 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만이다.
이상의 공정으로 트랜지스터(440)가 형성된다(도 1f 참조). 트랜지스터(440)는, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(440)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
본 실시형태를 사용하여 제작한, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막(403)을 사용한 트랜지스터(440)는, 오프 상태에 있어서의 전류값(오프 전류값)을, 채널 폭 1㎛당 실온에서 100zA/㎛(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하, 더욱 바람직하게는 100yA/㎛ 이하 레벨로까지 낮게 할 수 있다.
이상과 같이, 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 2a 내지 도 2f를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복된 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
본 실시형태에서는, 개시하는 발명에 따르는 반도체 장치의 제작 방법에 있어서, 비정질 산화물 반도체막에 가열 처리를 행하여 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체막을 형성하는 예를 나타낸다.
도 2a 내지 도 2f에 본 실시형태에 있어서의 트랜지스터(440)의 제작 방법의 일례를 도시한다.
우선, 기판(400) 위에 절연층(436)을 형성한다. 그리고 절연층(436) 위에 비정질 산화물 반도체막(441)을 형성한다(도 2a 참조). 비정질 산화물 반도체막(441)은 실시형태 1에서 나타낸 결정성 산화물 반도체막(444)과 같은 재료 및 제작 방법을 사용할 수 있지만, 기판 온도는 성막시에 결정화가 발생하지 않는 온도(바람직하게는 200℃ 이하)로 한다.
또한, 비정질 산화물 반도체막(441)에 과잉의 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다. 가열 처리의 온도는, 비정질 산화물 반도체막(441)이 결정화되지 않는 온도로 하고, 대표적으로는 250℃ 이상 400℃ 이하, 바람직하게는 300℃ 이하로 한다.
탈수화 또는 탈수소화를 위한 가열 처리는, 비정질 산화물 반도체막(441)이 섬 형상으로 가공되기 전에 행하면, 절연층(436)에 함유되는 산소가 가열 처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 비정질 산화물 반도체막(441)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 이질화산소 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 이질화산소 가스에, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 이질화산소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 이질화산소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 이질화산소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소되어 버린 비정질 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 비정질 산화물 반도체막(441)을 고순도화 및 전기적으로 I형(진성)화할 수 있다.
다음에 비정질 산화물 반도체막(441)에 가열 처리를 행하여 상기 비정질 산화물 반도체막(441)의 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체막을 형성한다.
비정질 산화물 반도체막(441)의 적어도 일부를 결정화시키는 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하, 보다 바람직하게는 500℃ 이상, 더욱 바람직하게는 550℃ 이상으로 한다.
예를 들면, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 비정질 산화물 반도체막(441)에 대해 질소분위기하 650℃에 있어서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들면, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분 동안 가열한 후, 기판을 불활성 가스 중에서 내보내는 GRTA를 행해도 좋다.
가열 처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
결정성 산화물 반도체막을 섬 형상으로 가공하여 결정성 산화물 반도체막(413)을 형성한다. 결정성 산화물 반도체막(413)을 덮도록 게이트 절연층(442)을 형성한다(도 2b 참조).
또한, 본 실시형태에 있어서, 탈수화 또는 탈수소화를 위한 가열 처리는, 비정질 산화물 반도체막(443)의 형성후, 결정성 산화물 반도체막(413)으로의 산소 도입 공정전이면, 트랜지스터(440)의 제작 공정에 있어서 어느 타이밍에 행해도 좋다.
탈수화 또는 탈수소화를 위한 가열 공정을, 결정성 산화물 반도체막이 결정성 산화물 반도체막(413)으로 섬 형상으로 가공되기 전에 행하면, 절연층(436)에 함유되는 산소가 가열 공정에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
다음에, 결정성 산화물 반도체막(413)에 산소(431)(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함)를 도입하고, 결정성 산화물 반도체막(413)에 산소의 공급을 행한다.
본 실시형태에서는, 이온 주입법에 의해 게이트 절연층(442)을 통과하여 결정성 산화물 반도체막(413)에 산소(431)를 주입한다. 산소(431)의 주입 공정에 의해, 결정성 산화물 반도체막(413)은, 적어도 일부가 비정질화되어 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 비정질 산화물 반도체막(443)이 된다(도 2c 참조).
공급된 산소(431)에 의해, 비정질 산화물 반도체막(443) 중에 존재하는 산소 결손을 보충할 수 있다.
그리고, 게이트 전극층(401)을 게이트 절연층(442) 위에 형성한다.
게이트 전극층(401)의 측면에 사이드 월 구조의 측벽 절연층(412a, 412b), 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은 게이트 전극층(401), 및 측벽 절연층(412a, 412b)을 마스크로 하여 게이트 절연층(442)을 에칭하여 형성할 수 있다.
이어서, 측벽 절연층(412a, 412b)의 일부, 및 비정질 산화물 반도체막(443) 위에, 소스 전극층 및 드레인 전극층(이것과 동일한 층에서 형성되는 배선을 포함)이 되는 도전막을 형성한다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다(도 2d 참조).
이어서, 게이트 전극층(401), 측벽 절연층(412a, 412b), 소스 전극층(405a), 드레인 전극층(405b) 위에, 절연층(407)을 형성한다(도 2e 참조). 절연층(407)은 단층이라도 적층이라도 좋지만, 산화알루미늄막을 포함하는 구조로 한다.
본 실시형태에서는, 절연층(407)으로서 막 두께 100nm의 산화알루미늄막을, 스퍼터링법을 사용하여 성막한다.
다음에 비정질 산화물 반도체막(443)에 가열 처리를 행하여 상기 비정질 산화물 반도체막(443)의 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체막(403)을 형성한다.
비정질 산화물 반도체막(443) 위에 절연층(407)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대해 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로부터의 방출을 방지하는 보호막으로서 기능한다.
비정질 산화물 반도체막(443)을 결정화시키는 가열 처리를, 절연층(407)으로서 형성된 산화알루미늄막에 의해 비정질 산화물 반도체막(443)이 덮인 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막(443)으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 결정성 산화물 반도체막(403)은, 비정질 산화물 반도체막(443)이 함유하는 산소량을 유지하고, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 결정성 산화물 반도체막(403)은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다.
결정성 산화물 반도체막(403) 중에 있어서, 산소가 탈리한 개소에서는 산소 결손이 존재한다. 산소를 과잉으로 함유하지 않는 산화물 반도체는, 산소 결손이 발생해도 그 결손 부분을 다른 산소로 보충할 수 없다. 그러나, 개시하는 발명의 일 형태에 따르는 결정성 산화물 반도체막(403)은, 산소를 과잉으로 함유하는 CAAC-OS막이며, 결정성 산화물 반도체막(403)은, 산소 결손이 발생했다고 해도, 막 중에 과잉의 산소(바람직하게는 화학량론적 조성비보다 과잉의 산소)를 함유함으로써, 이 과잉 산소가 결손 부분에 작용하여 즉시 산소를 결손 부분에 보충할 수 있다.
따라서, 상기 결정성 산화물 반도체막(403)을 트랜지스터(440)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
이상의 공정으로 트랜지스터(440)가 형성된다(도 2f 참조). 트랜지스터(440)는, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(440)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
본 실시형태를 사용하여 제작한, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막(403)을 사용한 트랜지스터(440)는, 오프 상태에 있어서의 전류값(오프 전류값)을, 채널 폭 1㎛당 실온에서 100zA/㎛(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하, 더욱 바람직하게는 100yA/㎛ 이하 레벨로까지 낮게 할 수 있다.
이상과 같이, 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 3a 내지 도 3e를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복된 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
본 실시형태에서는, 개시하는 발명에 따르는 반도체 장치의 제작 방법에 있어서, 결정성 산화물 반도체막으로의 산소 도입 공정을, 게이트 전극층 형성후에 게이트 절연층을 통과하여 행하는 예를 나타낸다.
도 3a 내지 도 3e에 본 실시형태에 있어서의 트랜지스터(440)의 제작 방법의 일례를 도시한다.
우선, 기판(400) 위에 절연층(436)을 형성한다. 그리고 절연층(436) 위에 결정성 산화물 반도체막(413)을 형성한다. 결정성 산화물 반도체막(413)은 실시형태 1 또는 실시형태 2에서 나타낸 결정성 산화물 반도체막(413)과 같은 재료 및 제작 방법을 사용할 수 있다. 결정성 산화물 반도체막(413)을 덮도록 게이트 절연층(442)을 형성한다.
그리고, 게이트 전극층(401)을 게이트 절연층(442) 위에 형성한다(도 3a 참조).
또한, 결정성 산화물 반도체막(413)에 과잉의 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다.
다음에, 결정성 산화물 반도체막(413)에 산소(431)(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함)를 도입하여 결정성 산화물 반도체막(413)에 산소의 공급을 행한다.
본 실시형태에서는, 게이트 전극층(401) 형성후에, 이온 주입법에 의해 게이트 절연층(442)을 통과하여 결정성 산화물 반도체막(413)에 산소(431)를 주입한다. 산소(431)의 주입 공정에 의해, 결정성 산화물 반도체막(413)은, 적어도 일부가 비정질화되어 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 비정질 산화물 반도체막(443)이 된다(도 3b 참조).
산소 도입시, 게이트 전극층(401)이 마스크가 되고, 게이트 전극층(401)이 중첩되는 결정성 산화물 반도체막(413)의 영역에는 산소(431)가 직접 도입되지 않는 경우가 있지만, 게이트 전극층(401)의 폭은 좁기(예를 들면 서브 미크론 레벨)때문에, 비정질 산화물 반도체막(443)의 결정화를 위한 가열 처리에 의해, 비정질 산화물 반도체막(443) 중에 도입된 산소를, 게이트 전극층(401)이 중첩되는 비정질 산화물 반도체막(443)의 영역으로도 확산시킬 수 있다.
공급된 산소(431)에 의해, 비정질 산화물 반도체막(443) 중에 존재하는 산소 결손을 보충할 수 있다.
게이트 전극층(401)의 측면에 사이드 월 구조의 측벽 절연층(412a, 412b), 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은 게이트 전극층(401), 및 측벽 절연층(412a, 412b)을 마스크로 하여 게이트 절연층(442)을 에칭하여 형성할 수 있다.
이어서, 측벽 절연층(412a, 412b)의 일부, 및 비정질 산화물 반도체막(443) 위에, 소스 전극층 및 드레인 전극층(이것과 동일한 층에서 형성되는 배선을 포함)이 되는 도전막을 형성한다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다(도 3c 참조).
이어서, 게이트 전극층(401), 측벽 절연층(412a, 412b), 소스 전극층(405a), 드레인 전극층(405b) 위에, 절연층(407)을 형성한다(도 3d 참조). 절연층(407)은 단층이라도 적층이라도 좋지만, 산화알루미늄막을 포함하는 구조로 한다.
본 실시형태에서는, 절연층(407)으로서 막 두께 100nm의 산화알루미늄막을, 스퍼터링법을 사용하여 성막한다.
다음에 비정질 산화물 반도체막(443)에 가열 처리를 행하여 상기 비정질 산화물 반도체막(443)의 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체막(403)을 형성한다. 또한 이 가열 처리에 의해, 비정질 산화물 반도체막(443) 전체로 산소가 확산되어 막 전체에 걸쳐 산소가 공급된다.
비정질 산화물 반도체막(443) 위에 절연층(407)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대해 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로부터의 방출을 방지하는 보호막으로서 기능한다.
비정질 산화물 반도체막(443)을 결정화시키는 가열 처리를, 절연층(407)으로서 형성된 산화알루미늄막에 의해 비정질 산화물 반도체막(443)이 덮인 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막(443)으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 결정성 산화물 반도체막(403)은, 비정질 산화물 반도체막(443)이 함유하는 산소량을 유지하고, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 결정성 산화물 반도체막(403)은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다.
결정성 산화물 반도체막(403) 중에 있어서, 산소가 탈리한 개소에서는 산소 결손이 존재한다. 산소를 과잉으로 함유하지 않는 산화물 반도체는, 산소 결손이 발생해도 그 결손 부분을 다른 산소로 보충할 수 없다. 그러나, 개시하는 발명의 일 형태에 따르는 결정성 산화물 반도체막(403)은, 산소를 과잉으로 함유하는 CAAC-OS막이며, 결정성 산화물 반도체막(403)은, 산소 결손이 발생했다고 해도, 막 중에 과잉의 산소(바람직하게는 화학량론적 조성비보다 과잉의 산소)를 함유함으로써, 이 과잉 산소가 결손 부분에 작용하여 즉시 산소를 결손 부분에 보충할 수 있다.
따라서, 상기 결정성 산화물 반도체막(403)을 트랜지스터(440)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
이상의 공정으로 트랜지스터(440)가 형성된다(도 3e 참조). 트랜지스터(440)는, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(440)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
본 실시형태를 사용하여 제작한, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막(403)을 사용한 트랜지스터(440)는, 오프 상태에 있어서의 전류값(오프 전류값)을, 채널 폭 1㎛당 실온에서 100zA/㎛(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하, 더욱 바람직하게는 100yA/㎛ 이하 레벨로까지 낮게 할 수 있다.
이상과 같이, 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 4)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 4a 내지 도 4e를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복된 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
본 실시형태에서는, 개시하는 발명에 따르는 반도체 장치의 제작 방법에 있어서, 결정성 산화물 반도체막으로의 산소 도입 공정을, 트랜지스터 위에 형성된 절연층을 통과하여 행하는 예를 나타낸다.
도 4a 내지 도 4e에 본 실시형태에 있어서의 트랜지스터(410)의 제작 방법의 일례를 도시한다.
우선, 기판(400) 위에 절연층(436)을 형성한다. 그리고 절연층(436) 위에 결정성 산화물 반도체막(413)을 형성한다. 결정성 산화물 반도체막(413)은 실시형태 1 또는 실시형태 2에서 나타낸 결정성 산화물 반도체막(413)과 같은 재료 및 제작 방법을 사용할 수 있다. 결정성 산화물 반도체막(413)을 덮도록 게이트 절연층(442)을 형성한다.
그리고, 게이트 전극층(401)을 게이트 절연층(442) 위에 형성한다(도 4a 참조).
또한, 본 실시형태에서는, 사이드 월 구조의 측벽 절연층을 형성하지 않고, 게이트 절연층도 섬 형상으로 가공하지 않고, 연속막으로서 형성되는 게이트 절연층(442)을 사용하는 예를 나타낸다.
또한, 결정성 산화물 반도체막(413)에 과잉의 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다.
이어서, 게이트 절연층(442) 및 게이트 전극층(401) 위에, 절연층(407)을 형성한다(도 4b 참조). 절연층(407)은 단층이라도 적층이라도 좋지만, 산화알루미늄막을 포함하는 구조로 한다.
본 실시형태에서는, 절연층(407)으로서 막 두께 100nm의 산화알루미늄막을, 스퍼터링법을 사용하여 성막한다.
다음에, 결정성 산화물 반도체막(413)에 산소(431)(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함)를 도입하여 결정성 산화물 반도체막(413)에 산소의 공급을 행한다.
본 실시형태에서는, 절연층(407) 형성후에, 이온 주입법에 의해 게이트 절연층(442) 및 절연층(407)을 통과하여 결정성 산화물 반도체막(413)에 산소(431)를 주입한다. 산소(431)의 주입 공정에 의해, 결정성 산화물 반도체막(413)은, 적어도 일부가 비정질화되어 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 비정질 산화물 반도체막(443)이 된다(도 4c 참조).
산소 도입시, 게이트 전극층(401)이 마스크가 되고, 게이트 전극층(401)이 중첩되는 결정성 산화물 반도체막(413)의 영역에는 산소(431)가 직접 도입되지 않는 경우가 있지만, 게이트 전극층(401)의 폭은 좁기(예를 들면 0.35㎛) 때문에, 비정질 산화물 반도체막(443)의 결정화를 위한 가열 처리에 의해, 비정질 산화물 반도체막(443) 중에 도입된 산소를, 게이트 전극층(401)이 중첩되는 비정질 산화물 반도체막(443)의 영역으로도 확산시킬 수 있다.
공급된 산소(431)에 의해, 비정질 산화물 반도체막(443) 중에 존재하는 산소 결손을 보충할 수 있다.
다음에 비정질 산화물 반도체막(443)에 가열 처리를 행하여 상기 비정질 산화물 반도체막(443)의 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체막(403)을 형성한다(도 4d 참조). 또한 이 가열 처리에 의해, 비정질 산화물 반도체막(443) 전체에 산소가 확산되어 막 전체에 걸쳐 산소가 공급된다.
비정질 산화물 반도체막(443) 위에 절연층(407)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대해 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로부터의 방출을 방지하는 보호막으로서 기능한다.
비정질 산화물 반도체막(443)을 결정화시키는 가열 처리를, 절연층(407)으로서 형성된 산화알루미늄막에 의해 비정질 산화물 반도체막(443)이 덮인 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막(443)으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 결정성 산화물 반도체막(403)은, 비정질 산화물 반도체막(443)이 함유하는 산소량을 유지하여 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 결정성 산화물 반도체막(403)은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다.
결정성 산화물 반도체막(403) 중에 있어서, 산소가 탈리한 개소에서는 산소 결손이 존재한다. 산소를 과잉으로 함유하지 않는 산화물 반도체는, 산소 결손이 발생해도 그 결손 부분을 다른 산소로 보충할 수 없다. 그러나, 개시하는 발명의 일 형태에 따르는 결정성 산화물 반도체막(403)은, 산소를 과잉으로 함유하는 CAAC-OS막이며, 결정성 산화물 반도체막(403)은, 산소 결손이 발생했다고 해도, 막 중에 과잉의 산소(바람직하게는 화학량론적 조성비보다 과잉의 산소)를 함유함으로써, 이 과잉 산소가 결손 부분에 작용하여 즉시 산소를 결손 부분에 보충할 수 있다.
따라서, 상기 결정성 산화물 반도체막(403)을 트랜지스터(410)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
또한, 트랜지스터 기인의 표면 요철을 저감시키기 위해서 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조사이클로부텐 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
본 실시형태에서는, 절연층(407) 위에 평탄화 절연막(415)을 형성한다. 또한, 게이트 절연층(442), 절연층(407), 및 평탄화 절연막(415)에 결정성 산화물 반도체막(403)에 도달하는 개구를 형성하고, 개구에 결정성 산화물 반도체막(403)과 전기적으로 접속하는 소스 전극층(405a), 드레인 전극층(405b)을 형성한다.
이상의 공정으로 트랜지스터(410)가 형성된다(도 4e 참조). 트랜지스터(410)는, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(410)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
또한, 절연층(407)을 적층하는 경우, 산화알루미늄막 이외에, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 산화갈륨막 등의 무기 절연막을 사용할 수 있다. 도 7b에 트랜지스터(410)에 있어서, 절연층(407)을 절연층(407a), 절연층(407b)의 적층 구조로 하는 예를 도시한다.
도 7b에 도시하는 바와 같이, 게이트 절연층(442) 및 게이트 전극층(401) 위에 절연층(407a)을 형성하고, 절연층(407a) 위에 절연층(407b)을 형성한다. 예를 들면, 본 실시형태에서는, 절연층(407a)으로서, 산화실리콘이 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 산화실리콘막을 사용하고, 절연층(407b)으로서 산화알루미늄막을 사용한다.
절연층(407)이 절연층(407a, 407b)의 적층 구조인 경우, 결정성 산화물 반도체막(413)으로의 산소 도입 공정은, 적층하는 절연층(407a, 407b)을 통과하여 행할 수 있다.
본 실시형태를 사용하여 제작한, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막(403)을 사용한 트랜지스터(410)는, 오프 상태에 있어서의 전류값(오프 전류값)을, 채널 폭 1㎛당 실온에서 100zA/㎛(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하, 더욱 바람직하게는 100yA/㎛ 이하 레벨로까지 낮게 할 수 있다.
이상과 같이, 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 5a 내지 도 5f를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복된 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
본 실시형태에서는, 상기 실시형태 1과 소스 전극층 및 드레인 전극층과 결정성 산화물 반도체막의 접속 구조가 상이한 트랜지스터의 제작 방법의 예를 나타낸다.
도 5a 내지 도 5f에 본 실시형태에 있어서의 트랜지스터(430)의 제작 방법의 일례를 도시한다.
우선, 기판(400) 위에 절연층(436)을 형성한다.
이어서, 절연층(436) 위에, 소스 전극층 및 드레인 전극층(이것과 동일한 층에서 형성되는 배선을 포함)이 되는 도전막을 형성한다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(405a), 드레인 전극층(405b)을 형성한 후, 레지스트 마스크를 제거한다(도 5a 참조).
그리고 절연층(436), 소스 전극층(405a), 및 드레인 전극층(405b) 위에 결정성 산화물 반도체막(413)을 형성한다(도 5b 참조). 결정성 산화물 반도체막(413)은 실시형태 1 또는 실시형태 2에서 나타낸 결정성 산화물 반도체막(413)과 같은 재료 및 제작 방법을 사용할 수 있다. 결정성 산화물 반도체막(413)을 덮도록 게이트 절연층(402)을 형성한다(도 5c 참조).
또한, 결정성 산화물 반도체막(413)에 과잉의 수소(물이나 수산기를 포함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 좋다.
다음에, 결정성 산화물 반도체막(413)에 산소(431)(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함)를 도입하여 결정성 산화물 반도체막(413)에 산소의 공급을 행한다.
본 실시형태에서는, 이온 주입법에 의해 게이트 절연층(402)을 통과하여 결정성 산화물 반도체막(413)에 산소(431)를 주입한다. 산소(431)의 주입 공정에 의해, 결정성 산화물 반도체막(413)은, 적어도 일부가 비정질화되어 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 비정질 산화물 반도체막(443)이 된다(도 5d 참조).
공급된 산소(431)에 의해, 비정질 산화물 반도체막(443) 중에 존재하는 산소 결손을 보충할 수 있다.
그리고, 게이트 전극층(401)을 게이트 절연층(402) 위에 형성한다.
본 실시형태에서는, 게이트 전극층(401)의 측면에 사이드 월 구조의 측벽 절연층을 형성한 예를 나타내지만, 실시형태 1에서 나타내는 바와 같이 사이드 월 구조의 측벽 절연층을 형성하고, 게이트 절연층(402)을 섬 형상으로 가공해도 좋다.
이어서, 게이트 절연층(402), 및 게이트 전극층(401) 위에, 절연층(407)을 형성한다(도 5e 참조). 절연층(407)은 단층이라도 적층이라도 좋지만, 산화알루미늄막을 포함하는 구조로 한다.
본 실시형태에서는, 절연층(407)으로서 막 두께 100nm의 산화알루미늄막을, 스퍼터링법을 사용하여 성막한다.
다음에 비정질 산화물 반도체막(443)에 가열 처리를 행하여 상기 비정질 산화물 반도체막(443)의 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체막(403)을 형성한다.
비정질 산화물 반도체막(443) 위에 절연층(407)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대해 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(비정질 산화물 반도체막(443) 및 결정성 산화물 반도체막(403))으로부터의 방출을 방지하는 보호막으로서 기능한다.
비정질 산화물 반도체막(443)을 결정화시키는 가열 처리를, 절연층(407)으로서 형성된 산화알루미늄막에 의해 비정질 산화물 반도체막(443)이 덮인 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막(443)으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 결정성 산화물 반도체막(403)은, 비정질 산화물 반도체막(443)이 함유하는 산소량을 유지하여 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 결정성 산화물 반도체막(403)은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다.
결정성 산화물 반도체막(403) 중에 있어서, 산소가 탈리한 개소에서는 산소 결손이 존재한다. 산소를 과잉으로 함유하지 않는 산화물 반도체는, 산소 결손이 발생해도 그 결손 부분을 다른 산소로 보충할 수 없다. 그러나, 개시하는 발명의 일 형태에 따르는 결정성 산화물 반도체막(403)은, 산소를 과잉으로 함유하는 CAAC-OS막이며, 결정성 산화물 반도체막(403)은, 산소 결손이 발생했다고 해도, 막 중에 과잉의 산소(바람직하게는 화학량론적 조성비보다 과잉의 산소)를 함유함으로써, 이 과잉 산소가 결손 부분에 작용하여 즉시 산소를 결손 부분에 보충할 수 있다.
따라서, 상기 결정성 산화물 반도체막(403)을 트랜지스터(430)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
또한, 절연층(407)을 적층하는 경우, 산화알루미늄막 이외에, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 산화갈륨막 등의 무기 절연막을 사용할 수 있다. 도 7c에 트랜지스터(430)에 있어서, 절연층(407)을 절연층(407a), 절연층(407b)의 적층 구조로 하는 예를 도시한다.
도 7c에 도시하는 바와 같이, 게이트 절연층(402) 및 게이트 전극층(401) 위에 절연층(407a)을 형성하고, 절연층(407a) 위에 절연층(407b)을 형성한다. 예를 들면, 본 실시형태에서는, 절연층(407a)으로서, 산화실리콘이 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 산화실리콘막을 사용하고, 절연층(407b)으로서 산화알루미늄막을 사용한다.
이상의 공정으로 트랜지스터(430)가 형성된다(도 5f 참조). 트랜지스터(430)는, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(430)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
본 실시형태를 사용하여 제작한, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막(403)을 사용한 트랜지스터(430)는, 오프 상태에 있어서의 전류값(오프 전류값)을, 채널 폭 1㎛당 실온에서 100zA/㎛(1zA(젭토암페어)은 1×10-21A) 이하, 바람직하게는 10zA/㎛ 이하, 보다 바람직하게는 1zA/㎛ 이하, 더욱 바람직하게는 100yA/㎛ 이하 레벨로까지 낮게 할 수 있다.
이상과 같이, 안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시형태 6)
본 실시형태에서는, 반도체 장치의 제작 방법의 다른 일 형태를 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복된 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
또한, 본 실시형태에서는, 실시형태 5에서 나타낸 트랜지스터(430)의 제작 공정에 있어서, 적용 가능한 산소 도입 공정의 예를 나타낸다.
도 6a는, 도 5b의 공정후, 결정성 산화물 반도체막(413)에 직접 산소(431)를 도입하는 예이다. 산소(431)의 도입 공정에 의해, 결정성 산화물 반도체막(413)은, 적어도 일부가 비정질화되어 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 비정질 산화물 반도체막(443)이 된다. 공급된 산소(431)에 의해, 비정질 산화물 반도체막(443) 중에 존재하는 산소 결손을 보충할 수 있다. 또한, 도 6a와 같이, 노출된 결정성 산화물 반도체막(413)에 직접 산소(431)를 도입하는 경우, 플라즈마 처리를 사용할 수 있다.
도 6b는, 게이트 절연층(402) 위에 게이트 전극층(401)을 형성후, 결정성 산화물 반도체막(413)에 게이트 절연층(402)을 통과하여 산소(431)를 도입하는 예이다. 산소(431)의 도입 공정에 의해, 결정성 산화물 반도체막(413)은, 적어도 일부가 비정질화되고, 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 비정질 산화물 반도체막(443)이 된다. 공급된 산소(431)에 의해, 비정질 산화물 반도체막(443) 중에 존재하는 산소 결손을 보충할 수 있다.
도 6c는, 게이트 절연층(402) 및 게이트 전극층(401) 위에 절연층(407)을 형성후, 결정성 산화물 반도체막(413)에 게이트 절연층(402) 및 절연층(407)을 통과하여 산소(431)를 도입하는 예이다. 산소(431)의 도입 공정에 의해, 결정성 산화물 반도체막(413)은, 적어도 일부가 비정질화되어 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는 비정질 산화물 반도체막(443)이 된다. 공급된 산소(431)에 의해, 비정질 산화물 반도체막(443) 중에 존재하는 산소 결손을 보충할 수 있다.
이와 같이, 결정성 산화물 반도체막으로의 산소의 도입 공정은, 탈수화 또는 탈수소화 처리를 행한 후이면 양호하며, 특별히 한정되지 않는다. 또한, 상기 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막으로의 산소의 도입은 복수회 행해도 좋다.
이상의 공정으로 제작되는 트랜지스터는, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
안정된 전기적 특성을 갖는 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 다른 일 형태를, 도 8a 내지 도 8c를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은, 상기 실시형태와 같이 행할 수 있고, 반복된 설명은 생략한다. 또한 동일한 개소의 상세한 설명은 생략한다.
본 실시형태에서는, 개시하는 발명에 따르는 반도체 장치의 제작 방법에 있어서, 결정성 산화물 반도체막에 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역을 형성하는 예이다. 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역은, 결정성 산화물 반도체막에 도전율을 변화시키는 불순물(도펀트라고도 한다)을 도입하여 형성할 수 있다.
소스 영역 및 드레인 영역으로서 기능하는 불순물 영역에 있어서의 도펀트의 농도는, 5×1018/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
도입하는 도펀트는, 15족 원소 및/또는 붕소로 하고, 구체적으로는 인, 비소, 및 안티몬 및 붕소 중 어느 하나로부터 선택되는 1개 이상으로 한다. 또한, 결정성 산화물 반도체막에 도펀트를 도입하는 방법으로서, 이온 도핑법 또는 이온 주입법을 사용할 수 있다.
이온 도핑법 또는 이온 주입법에 의해 도펀트를 도입할 때에, 기판을 가열하면서 행해도 좋다.
또한, 결정성 산화물 반도체막에 도펀트를 도입하는 처리는, 복수회 행해도 좋고, 도펀트의 종류도 복수종 사용해도 좋다.
도펀트를 도입한 불순물 영역은, 도펀트의 도입에 의해, 일부 비정질화되는 경우가 있다. 이 경우, 도펀트의 도입후에 가열 처리를 행함으로써, 결정성을 회복할 수 있다.
도 8a에 실시형태 1 내지 실시형태 3에서 나타낸 트랜지스터(440)에 있어서, 결정성 산화물 반도체막(403)에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(404a, 404b)을 형성한 트랜지스터(440b)의 예를 나타낸다. 불순물 영역(404a, 404b)은, 게이트 전극층(401), 측벽 절연층(412a, 412b)을 마스크로 하여 소스 전극층(405a), 드레인 전극층(405b) 형성전에 결정성 산화물 반도체막(403)에 도펀트를 도입함으로써 형성할 수 있다.
도 8b에 실시형태 4에서 나타낸 트랜지스터(410)에 있어서, 결정성 산화물 반도체막(403)에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(404a, 404b)을 형성한 트랜지스터(410b)의 예를 도시한다. 불순물 영역(404a, 404b)은, 게이트 전극층(401)을 마스크로 하여 결정성 산화물 반도체막(403)에 도펀트를 도입함으로써 형성할 수 있다.
도 8c에 실시형태 5에서 나타낸 트랜지스터(430)에 있어서, 결정성 산화물 반도체막(403)에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(404a, 404b)을 형성한 트랜지스터(430b)의 예를 도시한다. 불순물 영역(404a, 404b)은, 게이트 전극층(401)을 마스크로 하여 결정성 산화물 반도체막(403)에 도펀트를 도입함으로써 형성할 수 있다.
소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성함으로써, 불순물 영역 사이에 형성되는 채널 형성 영역에 가해지는 전계를 완화시킬 수 있다. 또한, 불순물 영역에 있어서 결정성 산화물 반도체막과 전극층을 전기적으로 접속시킴으로써, 결정성 산화물 반도체막과 전극층의 접촉 저항을 저감시킬 수 있다. 따라서, 트랜지스터의 전기 특성을 향상시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
실시형태 1 내지 실시형태 7 중 어느 하나에서 일례를 나타낸 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
도 20a에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)를 둘러싸도록 하여 씰재(4005)가 형성되고, 제 2 기판(4006)에 의해 봉지되어 있다. 도 20a에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(4004), 신호선 구동 회로(4003)가 실장되어 있다. 또한 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(Flexible printed circuit)(4018a, 4018b)으로부터 공급되어 있다.
도 20b 및 도 20c에 있어서, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여 씰재(4005)가 형성되어 있다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 표시 소자와 함께 봉지되어 있다. 도 20b 및 도 20c에 있어서는, 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다. 도 20b 및 도 20c에 있어서는, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
또한 도 20b 및 도 20c에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 도시하고 있지만, 이 구성으로 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니며, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 20a는, COG 방법에 의해 신호선 구동 회로(4003), 주사선 구동 회로(4004)를 실장하는 예이며, 도 20b는, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 20c는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 봉지된 상태에 있는 패널과, 상기 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC 또는 TAB 테이프 또는 TCP가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 가지고 있으며, 실시형태 1 내지 실시형태 7 중 어느 하나에서 일례를 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 형성되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 관해서, 도 21a 및 도 21b를 사용하여 설명한다. 도 21은, 도 20b의 M-N에 있어서의 단면도에 상당한다.
도 21a 및 도 21b에 도시하는 바와 같이, 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 가지고 있으며, 접속 단자 전극(4015) 및 단자 전극(4016)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 개재하여, 전기적으로 접속되어 있다.
접속 단자 전극(4015)은, 제 1 전극층(4030)과 동일한 도전막으로 형성되며, 단자 전극(4016)은, 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
또한 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 트랜지스터를 복수 가지고 있으며, 도 21a 및 도 21b에서는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 도 21a에서는, 트랜지스터(4010, 4011) 위에는 절연층(4020)이 형성되고, 도 21b에서는 또한, 절연층(4021)이 형성되어 있다. 또한, 절연막(4023)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는, 트랜지스터(4010), 트랜지스터(4011)로서, 실시형태 1 내지 실시형태 7 중 어느 하나에서 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(4010) 및 트랜지스터(4011)는 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(4010) 및 트랜지스터(4011)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다.
따라서, 도 21a 및 도 21b에 도시하는 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
화소부(4002)에 형성된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있으면 특별히 한정되지 않으며, 여러 가지 표시 소자를 사용할 수 있다.
도 21a에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시한다. 도 21a에 있어서, 표시 소자인 액정 소자(4013)는, 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연막(4032, 4033)이 형성되어 있다. 제 2 전극층(4031)은 제 2 기판(4006)측에 형성되고, 제 1 전극층(4030)과 제 2 전극층(4031)은 액정층(4008)을 개재하여 적층하는 구성으로 되어 있다.
또한 4035는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥상의 스페이서이며, 액정층(4008)의 막 두께(셀 갭)를 제어하기 위해서 형성되어 있다. 또한 구상의 스페이서를 사용하고 있어도 좋다.
표시 소자로서, 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 등방상 등을 나타낸다.
또한, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온시켜 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서밖에 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 수중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 함유하는 액정 조성물은, 응답 속도가 짧고, 광학적 등방성이기 때문 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 형성하지 않아도 되어 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있어 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감시킬 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다. 산화물 반도체막을 사용하는 트랜지스터는, 정전기의 영향에 의해 트랜지스터의 전기적인 특성이 현저하게 변동되어 설계 범위를 일탈할 우려가 있다. 따라서 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상의 액정 재료를 사용하는 것은 보다 효과적이다.
또한, 액정 재료의 고유 저항은, 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에 있어서의 고유 저항의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 형성되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는, 트랜지스터의 오프 전류 등을 고려하여 설정하면 양호하다. 고순도의 결정성 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에 있어서의 액정 용량에 대해 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 형성하면 충분하다.
본 실시형태에서 사용하는 고순도화된 결정성 산화물 반도체막을 사용한 트랜지스터는, 오프 상태에 있어서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한, 본 실시형태에서 사용하는 고순도화된 결정성 산화물 반도체막을 사용한 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 예를 들면, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의해 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 수직 배향 모드로서는, 몇가지 들 수 있지만, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 사용할 수 있다. 또한, VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이다. VA형의 액정 표시 장치는, 전압이 인가되어 있지 않을 때에 패널면에 대해 액정 분자가 수직 방향을 향하는 방식이다. 또한, 화소(픽셀)를 몇개의 영역(서브 픽셀)으로 나누고, 각각 다른 방향으로 분자를 쓰러뜨리도록 고안되어 있는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 사용할 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원편광을 사용해도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용해도 좋다.
또한, 화소부에 있어서의 표기 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 적색, G는 녹색, B는 청색을 나타낸다)의 3색으로 한정되지 않는다. 예를 들면, RGBW(W는 백색을 나타낸다), 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트별로 그 표시 영역의 크기가 상이해도 좋다. 단, 개시하는 발명은 컬러 표시의 표시 장치로 한정되는 것이 아니며, 모노크롬 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로 루미네선스를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네선스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 의해 구별되며, 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 함유하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너 억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 개재하고, 또한 그것을 전극 사이에 개재한 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 전이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위해서 적어도 한 쌍의 전극의 한쪽이 투광성이면 양호하다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출이나, 기판측의 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있으며, 어느 사출 구조의 발광 소자도 적용할 수 있다.
도 21b에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시한다. 표시 소자인 발광 소자(4513)는, 화소부(4002)에 형성된 트랜지스터(4010)와 전기적으로 접속하고 있다. 또한 발광 소자(4513)의 구성은, 제 1 전극층(4030), 전계 발광층(4511), 제 2 전극층(4031)의 적층 구조이지만, 도시한 구성으로 한정되지 않는다. 발광 소자(4513)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4513)의 구성은 적절히 변경할 수 있다.
격벽(4510)은, 유기 절연 재료, 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여 제 1 전극층(4030) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 가지고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4511)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이라도 좋다.
발광 소자(4513)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4031) 및 격벽(4510) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다. 또한, 제 1 기판(4001), 제 2 기판(4006), 및 씰재(4005)에 의해 봉지된 공간에는 충전재(4514)가 형성되어 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(4514)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들면 충전재로서 질소를 사용하면 좋다.
또한, 필요하면, 발광 소자의 사출면에 편광판, 또는 원 편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 형성해도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산시켜 비침(glare)을 저감시킬 수 있는 안티글레어 처리를 가할 수 있다.
또한, 표시 장치로서, 전자 잉크를 구동시키는 전자 페이퍼를 제공하는 것도 가능하다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고 있으며, 종이와 동일한 읽기 용이성, 다른 표시 장치에 비해 저소비 전력, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 표시 장치는, 여러가지 형태가 고려될 수 있지만, 플러스의 전하를 갖는 제 1 입자와, 마이너스의 전하를 갖는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하며, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 상이한 것(무색을 포함)으로 한다.
이와 같이, 전기 영동 표시 장치는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네센트 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 1종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
또한, 전자 페이퍼로서, 트위스트 볼 표시 방식을 사용하는 표시 장치도 적용할 수 있다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 분할 채색된 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
또한, 도 20a 내지 도 21b에 있어서, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리 기판 외에, 가요성을 갖는 기판도 사용할 수 있고, 예를 들면 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 개재한 구조의 시트를 사용할 수도 있다.
본 실시형태에서는, 절연층(4020)으로서 산화알루미늄막을 사용한다. 절연층(4020)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체막 위에 절연층(4020)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
트랜지스터(4010) 및 트랜지스터(4011)는, 결정성 산화물 반도체막을 산소의 도입에 의해 한번 비정질 산화물 반도체막으로 하고, 다시 결정화한 결정성 산화물 반도체막을 가진다. 비정질 산화물 반도체막을 결정화시키는 가열 처리를, 산화알루미늄막으로 덮인 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 결정성 산화물 반도체막은, 비정질 산화물 반도체막이 함유하는 산소량을 유지하여 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 결정성 산화물 반도체막은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다. 따라서, 상기 결정성 산화물 반도체막을 트랜지스터(4010) 및 트랜지스터(4011)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
또한, 평탄화 절연막으로서 기능하는 절연층(4021)은, 아크릴, 폴리이미드, 벤조사이클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등을 사용할 수 있다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층을 형성해도 좋다.
절연층(4021)의 형성법은, 특별히 한정되지 않으며, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법), 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서 광이 투과하는 화소부에 형성되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대해 투광성으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 한다)에 있어서는, 추출하는 광의 방향, 전극층이 형성되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 양호하다.
제 1 전극층(4030), 제 2 전극층(4031)은, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐주석 산화물, 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물, 그라핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물로부터 1개 또는 복수종을 사용하여 형성할 수 있다.
또한, 제 1 전극층(4030), 제 2 전극층(4031)으로서, 도전성 고분자(도전성 중합체라고도 한다)를 함유하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
이상과 같이 실시형태 1 내지 실시형태 7 중 어느 하나에서 나타낸 트랜지스터를 적용함으로써, 여러 가지 기능을 갖는 반도체 장치를 제공할 수 있다.
(실시형태 9)
실시형태 1 내지 실시형태 7 중 어느 하나에서 일례를 나타낸 트랜지스터를 사용하고, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 22a에, 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한다. 도 22a는 포토센서의 등가 회로이며, 도 22b는 포토센서의 일부를 도시하는 단면도이다.
포토다이오드(602)는, 한쪽의 전극이 포토다이오드 리셋 신호선(658)에, 다른쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인의 한쪽이 포토센서 기준 신호선(672)에, 소스 또는 드레인의 다른쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른쪽이 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 본 명세서에 있어서의 회로도에 있어서, 산화물 반도체막을 사용하는 트랜지스터와 명확하게 판명할 수 있도록, 산화물 반도체막을 사용하는 트랜지스터의 기호에는 「OS」라고 기재하고 있다. 도 22a에 있어서, 트랜지스터(640), 트랜지스터(656)는 실시형태 1의 트랜지스터(440)에 나타내는 결정성 산화물 반도체막을 사용하는 트랜지스터이다.
도 22b는, 포토센서에 있어서의 포토다이오드(602) 및 트랜지스터(640)를 도시하는 단면도이며, 절연 표면을 갖는 기판(601)(TFT 기판) 위에, 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 형성되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 형성되어 있다.
트랜지스터(640) 위에는 절연층(631), 층간 절연층(633), 층간 절연층(634)이 형성되어 있다. 포토다이오드(602)는, 층간 절연층(633) 위에 형성되고, 층간 절연층(633) 위에 형성한 전극층(641)과, 층간 절연층(634) 위에 형성된 전극층(642) 사이에, 층간 절연층(633)측에서부터 순차적으로 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)을 적층한 구조를 가지고 있다.
전극층(641)은, 층간 절연층(634)에 형성된 도전층(643)과 전기적으로 접속하고, 전극층(642)은 전극층(641)을 개재하여 도전층(645)과 전기적으로 접속하고 있다. 도전층(645)은, 트랜지스터(640)의 게이트 전극층과 전기적으로 접속하고 있고, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기에서는, 제 1 반도체층(606a)으로서 p형의 도전형을 갖는 반도체층과, 제 2 반도체층(606b)으로서 고저항의 반도체층(I형 반도체층), 제 3 반도체층(606c)으로서 n형의 도전형을 갖는 반도체층을 적층하는 pin형의 포토다이오드를 예시하고 있다.
제 1 반도체층(606a)은 p형 반도체층이며, p형을 부여하는 불순물 원소를 함유하는 비정질 실리콘막에 의해 형성할 수 있다. 제 1 반도체층(606a)의 형성에는 13족의 불순물 원소(예를 들면 보론(B))를 함유하는 반도체 재료 가스를 사용하고, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 함유하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 양호하다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체층(606a)의 막 두께는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체층(606b)은, I형 반도체층(진성 반도체층)이며, 비정질 실리콘막에 의해 형성한다. 제 2 반도체층(606b)의 형성에는, 반도체 재료 가스를 사용하고, 비정질 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 제 2 반도체층(606b)의 형성은, LPCVD법, 기상 성장법, 스퍼터링법 등에 의해 행해도 좋다. 제 2 반도체층(606b)의 막 두께는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체층(606c)은, n형 반도체층이며, n형을 부여하는 불순물 원소를 함유하는 비정질 실리콘막에 의해 형성한다. 제 3 반도체층(606c)의 형성에는, 15족의 불순물 원소(예를 들면 인(P))를 함유하는 반도체 재료 가스를 사용하고, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 함유하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, LPCVD법, 기상 성장법, 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체층(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)은, 비정질 반도체가 아니며, 다결정 반도체를 사용하여 형성해도 좋고, 미결정 반도체(세미 비정질 반도체(Semi Amorphous Semiconductor: SAS))를 사용하여 형성해도 좋다.
미결정 반도체는, 깁스의 자유 에너지를 고려하면 비정질과 단결정의 중간적인 준안정 상태에 속하는 것이다. 즉, 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체로서, 단거리 질서를 가지며 격자 변형을 가진다. 기둥상 또는 침상 결정이 기판 표면에 대해 법선 방향으로 성장하고 있다. 미결정 반도체의 대표예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다도 저파수측으로 시프트하고 있다. 즉, 단결정 실리콘을 나타내는 520cm-1과 비정질 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그것 이상 함유시키고 있다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 함유시켜 격자 변형을 더욱 조장시킴으로써, 안정성이 증가하여 양호한 미결정 반도체막이 얻어진다.
이 미결정 반도체막은, 주파수가 수십 MHz 내지 수백 MHz의 고주파 플라즈마 CVD법, 또는 주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치에 의해 형성할 수 있다. 대표적으로는, SiH4, Si2H6, SiH2Cl2, SIHCl3, SiCl4, SiF4 등의 규소를 함유하는 화합물을 수소로 희석하여 형성할 수 있다. 또한, 규소를 함유하는 화합물(예를 들면 수소화규소) 및 수소 외에, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수종의 희가스 원소로 희석하여 미결정 반도체막을 형성할 수 있다. 이 때의 규소를 함유하는 화합물(예를 들면 수소화규소)에 대해 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배로 한다. 또한, 실리콘을 함유하는 기체 중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜도 좋다.
또한, 광전 효과에서 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형의 포토다이오드는 p형의 반도체층측을 수광면으로 하는 편이 양호한 특성을 나타낸다. 여기에서는, pin형의 포토다이오드가 형성되어 있는 기판(601)의 면으로부터 포토다이오드(602)가 받는 광을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체층측과는 반대의 도전형을 갖는 반도체층측으로부터의 광은 외란광이 되기 때문에, 전극층은 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형의 반도체층측을 수광면으로서 사용할 수도 있다.
층간 절연층(633), 층간 절연층(634)으로서는, 절연성 재료를 사용하고, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법), 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용하여 형성할 수 있다.
본 실시형태에서는, 절연층(631)으로서 산화알루미늄막을 사용한다. 절연층(631)은 스퍼터링법이나 플라즈마 CVD법에 의해 형성할 수 있다.
산화물 반도체막 위에 절연층(631)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
본 실시형태에 있어서, 트랜지스터(640)는, 결정성 산화물 반도체막을 산소의 도입에 의해 한번 비정질 산화물 반도체막으로 하고, 다시 결정화한 결정성 산화물 반도체막을 가진다. 비정질 산화물 반도체막을 결정화시키는 가열 처리를, 산화알루미늄막으로 덮인 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 결정성 산화물 반도체막은, 비정질 산화물 반도체막이 함유하는 산소량을 유지하여 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 결정성 산화물 반도체막은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다. 따라서, 상기 결정성 산화물 반도체막을 트랜지스터(640)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
층간 절연층(633, 634)으로서는, 표면 요철을 저감시키기 위해서 평탄화 절연막으로서 기능하는 절연층이 바람직하다. 층간 절연층(633, 634)으로서는, 예를 들면 폴리이미드, 아크릴 수지, 벤조사이클로부텐 수지, 폴리아미드, 에폭시 수지 등의, 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한 상기 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등의 단층, 또는 적층을 사용할 수 있다.
포토다이오드(602)에 입사되는 광을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때에 백 라이트 등의 광원을 사용할 수 있다.
이상과 같이, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터는, 트랜지스터의 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다. 따라서, 상기 트랜지스터를 사용함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 10)
실시형태 1 내지 실시형태 7 중 어느 하나에서 일례를 나타낸 트랜지스터는, 복수의 트랜지스터를 적층하는 집적 회로를 갖는 반도체 장치에 적합하게 사용할 수 있다. 본 실시형태에서는, 반도체 장치의 일례로서, 기억 매체(메모리 소자)의 예를 나타낸다.
실시형태에서는, 단결정 반도체 기판에 제작된 제 1 트랜지스터인 트랜지스터(140)와 절연층을 개재하여 트랜지스터(140)의 상방에 반도체막을 사용하여 제작된 제 2 트랜지스터인 트랜지스터(162)를 포함하는 반도체 장치를 제작한다. 실시형태 1 내지 실시형태 7 중 어느 하나에서 일례를 나타낸 트랜지스터는, 트랜지스터(162)에 적합하게 사용할 수 있다. 본 실시형태에서는, 트랜지스터(162)로서 실시형태 1에서 나타낸 트랜지스터(440)와 같은 구조를 갖는 트랜지스터를 사용하는 예를 나타낸다.
적층하는 트랜지스터(140), 트랜지스터(162)의 반도체 재료, 및 구조는, 동일해도 좋고 상이해도 좋다. 본 실시형태에서는, 기억 매체(메모리 소자)의 회로에 적합한 재료 및 구조의 트랜지스터를 각각 사용하는 예이다.
도 19a 및 도 19b는, 반도체 장치의 구성의 일례이다. 도 19a에는, 반도체 장치의 단면을, 도 19b에는, 반도체 장치의 평면을, 각각 도시한다. 여기에서, 도 19a는, 도 19b의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다. 또한, 도 19c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일례를 도시한다. 도 19a 및 도 19b에 도시되는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(140)를 가지며, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 가진다. 본 실시형태에서는, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 한다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 사용해도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
도 19에 있어서의 반도체 장치의 제작 방법을 도 19a 내지 도 19c를 사용하여 설명한다.
트랜지스터(140)는, 반도체 재료(예를 들면, 실리콘 등)를 함유하는 기판(185)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 사이에 개재하도록 형성된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극(110)을 가진다.
반도체 재료를 함유하는 기판(185)은, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 위에 실리콘 반도체층이 형성된 구성의 기판을 말했지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체층이 형성된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 갖는 반도체층은, 실리콘 반도체층으로 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연층을 개재하여 반도체층이 형성된 구성의 것이 포함되는 것으로 한다.
SOI 기판의 제작 방법으로서는, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열함으로써, 표면으로부터 일정한 깊이에 산화층을 형성시키는 동시에, 표면층에 발생한 결함을 소멸시켜 만드는 방법, 수소 이온 조사에 의해 형성된 미소 보이드의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개하는 방법이나, 절연 표면 위에 결정 성장에 의해 단결정 반도체층을 형성하는 방법 등을 사용할 수 있다.
예를 들면, 단결정 반도체 기판의 하나의 면으로부터 이온을 첨가하고, 단결정 반도체 기판의 하나의 면으로부터 일정한 깊이에 취약화층을 형성하고, 단결정 반도체 기판의 하나의 면 위, 또는 소자 기판 위의 어느 한쪽에 절연층을 형성한다. 단결정 반도체 기판과 소자 기판을, 절연층을 사이에 개재하여 중첩한 상태에서, 취약화층에 균열을 발생시키고, 단결정 반도체 기판을 취약화층으로부터 분리하는 열처리를 행하여 단결정 반도체 기판으로부터 반도체층으로서 단결정 반도체층을 소자 기판 위에 형성한다. 상기 방법을 사용하여 제작된 SOI 기판도 적합하게 사용할 수 있다.
기판(185) 위에는 트랜지스터(140)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 19a 내지 도 19c에 도시하는 바와 같이 트랜지스터(140)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(140)의 특성을 중시하는 경우에는, 게이트 전극(110)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)을 형성해도 좋다.
단결정 반도체 기판을 사용한 트랜지스터(140)는, 고속 동작이 가능하다. 이로 인해, 상기 트랜지스터를 판독용의 트랜지스터로서 사용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(140)를 덮도록 절연층을 2층 형성한다. 트랜지스터(162) 및 용량 소자(164)의 형성전의 처리로서, 상기 절연층 2층에 CMP 처리를 가하여 평탄화된 절연층(128), 절연층(130)을 형성하고, 동시에 게이트 전극(110)의 상면을 노출시킨다.
절연층(128), 절연층(130)은, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연층(128), 절연층(130)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연층(128), 절연층(130)을 형성해도 좋다.
또한, 절연층(130)에 있어서, 반도체층과 접하는 막은 산화실리콘막을 사용한다.
본 실시형태에서는, 절연층(128)으로서 스퍼터링법에 의해 막 두께 50nm의 산화질화실리콘막을 형성하고, 절연층(130)으로서 스퍼터링법에 의해 막 두께 550nm의 산화실리콘막을 형성한다.
CMP 처리에 의해 충분히 평탄화된 절연층(130) 위에 반도체막을 형성한다. 본 실시형태에서는, 반도체막으로서 In-Ga-Zn-O계 산화물 타깃을 사용하여 스퍼터링법에 의해 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 결정성 산화물 반도체막을 형성한다.
다음에 결정성 산화물 반도체막을 선택적으로 에칭하여 섬 형상의 결정성 산화물 반도체막을 형성한다. 결정성 산화물 반도체막에 산소 도입 공정을 행하여 비정질 산화물 반도체막으로 한다. 비정질 산화물 반도체막 위에 게이트 절연층(146), 게이트 전극층(148), 측벽 절연층(136a, 136b)을 형성한다.
게이트 절연층(146)으로서, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화하프늄막, 또는 산화갈륨막을 형성할 수 있다.
게이트 전극층(148)은, 게이트 절연층(146) 위에 도전층을 형성한 후에, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
다음에, 게이트 전극(110), 절연층(128), 절연층(130) 등 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)을 형성한다.
도전층은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다.
도전층은, 단층 구조라도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을, 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)으로의 가공이 용이하다는 장점이 있다.
다음에, 비정질 산화물 반도체막, 게이트 절연층(146), 게이트 전극층(148), 측벽 절연층(136a, 136b) 위에, 산화알루미늄막을 포함하는 절연층(150)을 형성한다. 절연층(150)을 적층 구조로 하는 경우, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화하프늄막, 또는 산화갈륨막을 산화알루미늄막과 적층하여 형성해도 좋다.
다음에 비정질 산화물 반도체막에 가열 처리를 행하여 상기 비정질 산화물 반도체막의 적어도 일부를 결정화시켜 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체막(144)을 형성한다.
산화물 반도체막 위에 절연층(150)으로서 형성된 산화알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양자에 대해 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화알루미늄막은, 제작 공정중 및 제작후에 있어서, 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
비정질 산화물 반도체막을 결정화시키는 가열 처리를, 절연층(150)으로서 형성된 산화알루미늄막으로 덮인 상태에서 행하기 때문에, 결정화를 위한 가열 처리에 의해 비정질 산화물 반도체막으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 얻어지는 결정성 산화물 반도체막(144)은, 비정질 산화물 반도체막이 함유하는 산소량을 유지하여 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함하는 막으로 할 수 있다.
따라서, 형성되는 결정성 산화물 반도체막(144)은, 수소, 수분 등의 불순물이 혼입되지 않기 때문에 고순도이며, 산소 방출이 방지되기 때문에 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성비에 대해, 산소의 함유량이 과잉인 영역을 포함한다. 따라서, 상기 결정성 산화물 반도체막(144)을 트랜지스터(162)에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
비정질 산화물 반도체막의 적어도 일부를 결정화시키는 가열 처리의 온도는, 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃, 더욱 바람직하게는 550℃ 이상으로 한다.
절연층(150) 위에 있어서, 소스 전극 또는 드레인 전극(142a)과 중첩되는 영역에 전극층(153)을 형성한다.
다음에 트랜지스터(162), 및 절연층(150) 위에, 절연층(152)을 형성한다. 절연층(152)은, 스퍼터링법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료를 사용하여 형성할 수 있다.
다음에, 게이트 절연층(146), 절연층(150), 및 절연층(152)에, 소스 전극 또는 드레인 전극(142b)에까지 도달하는 개구를 형성한다. 상기 개구의 형성은, 마스크 등을 사용한 선택적인 에칭에 의해 실시된다.
그 후, 상기 개구에 소스 전극 또는 드레인 전극(142b)에 접하는 배선(156)을 형성한다. 또한, 도 19a에는 소스 전극 또는 드레인 전극(142b)과 배선(156)과의 접속 개소는 도시하고 있지 않다.
배선(156)은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 에칭 가공함으로써 형성된다. 또한, 도전층의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. Mn, Mg, Zr, Be, Nd, Sc의 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 좋다. 상세한 것은, 소스 전극 또는 드레인 전극(142a) 등과 같다.
이상의 공정으로 트랜지스터(162) 및 용량 소자(164)가 완성된다. 트랜지스터(162)는, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막(144)을 갖는 트랜지스터이다. 따라서, 트랜지스터(162)는, 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다. 용량 소자(164)는, 소스 전극 또는 드레인 전극(142a), 결정성 산화물 반도체막(144), 게이트 절연층(146), 및 전극층(153)으로 구성된다.
또한, 도 19a의 용량 소자(164)에서는, 결정성 산화물 반도체막(144)과 게이트 절연층(146)을 적층시킴으로써, 소스 전극 또는 드레인 전극(142a)과, 전극층(153) 사이의 절연성을 충분히 확보할 수 있다. 물론, 충분한 용량을 확보하기 위해서, 결정성 산화물 반도체막(144)을 갖지 않는 구성의 용량 소자(164)를 채용해도 좋다. 또한, 절연층을 갖는 구성의 용량 소자(164)를 채용해도 좋다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 형성하지 않는 구성으로 하는 것도 가능하다.
도 19c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일례를 도시한다. 도 19c에 있어서, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(164)의 전극의 한쪽과, 트랜지스터(140)의 게이트 전극은 전기적으로 접속되어 있다. 또한, 제 1 배선(1st Line: 소스선이라고도 한다)과 트랜지스터(140)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line: 비트선이라고도 한다)과 트랜지스터(140)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line: 제 1 신호선이라고도 한다)과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른쪽은 전기적으로 접속되고, 제 4 배선(4th Line: 제 2 신호선이라고도 한다)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 제 5 배선(5th Line: 워드선이라고도 한다)과 용량 소자(164)의 전극의 다른쪽은 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는, 오프 전류가 매우 작다는 특징을 가지고 있기 때문에, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 한쪽과, 용량 소자(164)의 전극의 한쪽과, 트랜지스터(140)의 게이트 전극이 전기적으로 접속된 노드(이하, 노드(FG))의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써, 노드(FG)에 주어진 전하의 유지가 용이해지고, 또한, 유지된 정보의 판독이 용이해진다.
반도체 장치에 정보를 기억시키는 경우(기록)에는, 우선, 제 4 배선의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가, 노드(FG)에 공급되고, 노드(FG)에 소정량의 전하가 축적된다. 여기에서는, 상이한 2개의 전위 레벨을 주는 전하(이하, 로우(Low) 레벨 전하, 하이(High) 레벨 전하라고 한다) 중 어느 하나가 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)가 부유 상태가 되기 때문에, 노드(FG)에는 소정의 전하가 유지된 상태인 채가 된다. 이상과 같이, 노드(FG)에 소정량의 전하를 축적 및 유지시킴으로써, 메모리 셀에 정보를 기억시킬 수 있다.
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 노드(FG)에 공급된 전하는 장시간에 걸쳐 유지된다. 따라서, 리프레쉬 동작이 불필요해지거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지고, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
기억된 정보를 판독하는 경우(판독)는, 제 1 배선에 소정의 전위(정전위)를 준 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 노드(FG)에 유지된 전하량에 따라, 트랜지스터(140)는 상이한 상태를 취한다. 일반적으로, 트랜지스터(140)를 n채널형으로 하면, 노드(FG)에 High 레벨 전하가 유지되어 있는 경우의 트랜지스터(140)의 겉보기의 임계값(Vth_H)은, 노드(FG)에 Low 레벨 전하가 유지되어 있는 경우의 트랜지스터(140)의 겉보기의 임계값(Vth_L)보다 낮아지기 때문이다. 여기에서, 겉보기 임계값이란, 트랜지스터(140)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위(V0)로 함으로써, 노드(FG)에 유지된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서, High 레벨 전하가 주어져 있는 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(140)는 「온 상태」가 된다. Low 레벨 전하가 주어져 있는 경우에는, 제 5 배선의 전위가 VO(<Vth_L)이 되어도, 트랜지스터(140)는 「오프 상태」그대로이다. 이로 인해, 제 5 배선의 전위를 제어하여 트랜지스탸(140)의 온 상태 또는 오프 상태를 판독(제 2 배선의 전위를 판독)함으로써, 기억된 정보를 판독할 수 있다.
또한, 기억시킨 정보를 재기록하는 경우에 있어서는, 상기의 기록에 의해 소정량의 전하를 유지한 노드(FG)에, 새로운 전위를 공급함으로써, 노드(FG)에 새로운 정보에 따르는 전하를 유지시킨다. 구체적으로는, 제 4 배선의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위(새로운 정보에 따르는 전위)가, 노드(FG)에 공급되고, 노드(FG)에 소정량의 전하가 축적된다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 노드(FG)에는, 새로운 정보에 따르는 전하가 유지된 상태가 된다. 즉, 노드(FG)에 제 1 기록에 의해 소정량의 전하가 유지된 상태에서, 제 1 기록과 같은 동작(제 2 기록)을 행함으로써, 기억시킨 정보를 덮어 쓰기하는 것이 가능하다.
본 실시형태에서 나타내는 트랜지스터(162)는, 고순도화되고, 산소를 과잉으로 함유하는 산화물 반도체막을 결정성 산화물 반도체막(144)에 사용함으로써, 트랜지스터(162)의 오프 전류를 충분히 저감시킬 수 있다. 그리고, 이러한 트랜지스터를 사용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
이상과 같이, 고순도화되고, 산소 결손을 보충하는 산소를 과잉으로 함유하는 결정성 산화물 반도체막을 갖는 트랜지스터는, 트랜지스터의 전기적 특성 변동이 억제되고 있어 전기적으로 안정적이다. 따라서, 상기 트랜지스터를 사용함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 11)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자 기기의 예에 관해서 설명한다.
도 23a는, 노트형의 PC이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 실시형태 1 내지 실시형태 10 중 어느 하나에서 나타낸 반도체 장치를 표시부(3003)에 적용함으로써, 신뢰성이 높은 노트형의 PC로 할 수 있다.
도 23b는, 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 형성되어 있다. 또한 조작용의 부속품으로서 스타일러스(3022)가 있다. 실시형태 1 내지 실시형태 10 중 어느 하나에서 나타낸 반도체 장치를 표시부(3023)에 적용함으로써, 보다 신뢰성이 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 23c는, 전자 서적의 일례를 도시하고 있다. 예를 들면, 전자 서적(2700)은, 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축부(2711)에 의해 일체로 되어 있으며, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능해진다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 연속 화면을 표시하는 구성으로 해도 좋고, 상이한 화면을 표시하는 구성으로 해도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 23c에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 23c에서는 표시부(2707))에 화상을 표시할 수 있다. 실시형태 1 내지 실시형태 10 중 어느 하나에서 나타낸 반도체 장치를 표시부(2705), 표시부(2707)에 적용함으로써, 신뢰성이 높은 전자 서적(2700)으로 할 수 있다. 표시부(2705)로서 반투과형, 또는 반사형의 액정 표시 장치를 사용하는 경우, 비교적 밝은 상황하에서의 사용도 예상되기 때문에, 태양 전지를 설치하고, 태양 전지에 의한 발전, 및 배터리로의 충전을 행할 수 있도록 해도 좋다. 또한 배터리로서는, 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 23c에서는, 하우징(2701)에 조작부 등을 구비한 예를 도시하고 있다. 예를 들면, 하우징(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2700)은, 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
도 23d는, 휴대 전화이며, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 하우징(2800)에는, 휴대 전화의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다. 실시형태 1 내지 실시형태 10 중 어느 하나에서 나타낸 반도체 장치를 표시 패널(2802)에 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있으며, 도 23d에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은, 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있기 때문에, 영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화로 한정하지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드하고, 도 23d와 같이 전개되어 있는 상태에서 겹친 상태로 할 수 있어 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하며, 충전 및 PC 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 23e는, 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다. 실시형태 1 내지 실시형태 10 중 어느 하나에서 나타낸 반도체 장치를 표시부(A)(3057), 표시부(B)(3055)에 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 23f는, 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(9600)는, 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다. 실시형태 1 내지 실시형태 10 중 어느 하나에서 나타낸 반도체 장치를 표시부(9603)에 적용함으로써, 신뢰성이 높은 텔레비전 장치(9600)로 할 수 있다.
텔레비전 장치(9600)의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러에 의해 행할 수 있다. 또한, 리모트 컨트롤러에, 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 개재하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시예 1)
본 실시예에서는, 개시하는 발명에 따르는 반도체 장치에 있어서 사용하는 알루미늄막의 배리어막으로서의 특성에 관해서 평가하였다. 평가 방법으로서는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)과, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석법을 사용하였다.
우선, SIMS 분석을 사용하여 산화알루미늄막(실시예 시료 B)의 산소의 확산 평가를 행한 결과를 나타낸다. 또한, 비교예로서, 산화실리콘막(비교예 시료 B), In-Ga-Zn-O막(비교예 시료 C)의 산소의 확산 평가도 행하였다.
실시예 시료 B, 비교예 시료 B, 비교예 시료 C에 있어서, 실리콘 기판 위에 스퍼터링법에 의해 산소(18O)를 사용하여 산화실리콘막(18O)을 막 두께 300nm 형성하였다. 본 실시예에서는, 시료막 성막후에 외부로부터 시료막 중으로 확산된 산소를, 시료막을 구성하는 산소(16O)와 판별하기 위해서, 시료막을 구성하는 산소(16O)의 동위체인 산소(18O)를 사용한 산화실리콘막(18O)을 산소(18O)의 확산원으로서 각 시료막에 접하여 형성한다.
산화실리콘막(18O)의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 유리 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 전원 1.5kW, 아르곤 및 산소(18O)(아르곤 유량 25sccm: 산소(18O) 유량 25sccm) 분위기하, 기판 온도 100℃로 하였다. 또한, 상기 산화실리콘막은 산소(18O)를 사용하여 형성하고 있기 때문에, 산화실리콘막(18O)으로 나타낸다.
실시예 시료 B에 있어서, 산화실리콘막(18O) 위에 스퍼터링법에 의해 산화알루미늄막을 막 두께 500nm 형성하였다. 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 전원 1.5kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 250℃로 하였다.
비교예 시료 B로서, 산화실리콘막(18O) 위에 스퍼터링법에 의해 산소(16O)를 사용하여 산화실리콘막(16O)을 막 두께 100nm 형성하였다. 산화실리콘막(16O)의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 전원 1.5kW, 아르곤 및 산소(16O)(아르곤 유량 25sccm: 산소(16O) 유량 25sccm) 분위기하, 기판 온도 100℃로 하였다. 또한, 상기 산화실리콘막은 산소(16O)를 사용하여 형성하고 있기 때문에, 산화실리콘막(16O)으로 나타낸다.
비교예 시료 C로서, 산화실리콘막(18O) 위에 스퍼터링법에 의해 In-Ga-Zn-O막을 막 두께 100nm 형성하였다. In-Ga-Zn-O막의 성막 조건은, 조성비로서 In2O3:Ga2O3:ZnO=1:1:2[몰비]의 산화물 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 및 산소(아르곤 유량 30sccm: 산소 유량 15sccm) 분위기하, 기판 온도 200℃로 하였다. 산화물 반도체막의 성막에 사용하는 아르곤 및 산소는, 물, 수소 등이 함유되지 않는 것이 바람직하다. 예를 들면, 아르곤의 순도를 9N 또한 이슬점 -121℃ 이하(물 0.1ppb 이하, 수소 0.5ppb 이하), 산소의 순도를 8N 또한 이슬점 -112℃ 이하(물 1ppb 이하, 수소 1ppb 이하)가 바람직하다.
실시예 시료 B, 비교예 시료 B, 및 비교예 시료 C에 있어서, 각각 150℃ 내지 800℃ 사이의 각 온도로 열처리를 행하였다. 열처리는, 각 온도에 있어서, 질소 분위기하, 대기압하에서 1시간 행하였다.
SIMS 분석을 사용하고, 열처리 없음, 및 각 열처리후의 실시예 시료 B, 비교예 시료 B, 및 비교예 시료 C에 대해, 각 시료의 산소(18O)의 농도를 측정하였다.
도 9에, 열처리 없음, 열처리 온도 600℃, 750℃, 850℃에서 열처리를 행한 실시예 시료 B의 산소(18O)의 농도 프로파일을 도시한다.
도 11에, 열처리 없음, 열처리 온도 150℃, 250℃, 350℃, 550℃에서 열처리를 행한 비교예 시료 B의 각 시료의 산소(18O)의 농도 프로파일을 도시한다.
도 10에, 열처리 없음, 열처리 온도 450℃, 550℃, 650℃에서 열처리를 행한 비교예 시료 C의 산소(18O)의 농도 프로파일을 도시한다. 또한, 도 9 내지 도 11에 도시하는 농도 프로파일은 막 중에 있어서의 산소(18O)의 확산 상태를 나타내는 점에서, 확산 프로파일이라고도 할 수 있다.
도 9에 도시하는 바와 같이, 산화알루미늄막 중에는, 850℃의 온도로 1시간 열처리한 시료에 있어서도 산소(18O)의 확산 거리는 수 10nm이며 대단히 확산이 느리게 억제되어 있는 것을 알 수 있다. 한편, 도 11에 도시하는 바와 같이, 산화실리콘막(16O)은, 250℃의 온도에서의 열처리에 의해서도 막 중의 산소(18O) 농도가 증대되고 있으며, 막 중에 널리 산소(18O)의 확산이 나타났다. 마찬가지로, 도 10에 도시하는 In-Ga-Zn-O막은, 450℃의 온도에서의 열처리에 의해 막 중의 산소(18O) 농도가 증대되고 있으며, 막 중에 널리 산소(18O)의 확산이 나타났다. 도 10 및 도 11의 비교예 시료 B의 산화실리콘막(16O), 및 비교예 시료 C의 In-Ga-Zn-O막에 있어서, 산화실리콘막(18O)으로부터의 산소(18O)의 확산량의 증가 및 영역의 확대는 열처리의 온도가 높아짐에 따라 보다 현저하다.
이상의 결과로부터, 산화알루미늄막은 850℃의 고온 처리를 행해도 막 중으로의 산소의 확산을 억제(블록)할 수 있어 산소에 대한 높은 배리어성을 갖는 것이 확인되었다.
다음에, TDS 분석에 의해 산화알루미늄막의 산소에 대한 배리어성을 평가한 결과를 나타낸다.
시료는, 실시예로서, 유리 기판 위에 스퍼터링법에 의해 산화실리콘막을 막 두께 300nm 형성하고, 산화실리콘막 위에 스퍼터링법에 의해 In-Ga-Zn-O막을 막 두께 100nm 형성하고, In-Ga-Zn-O막 위에 스퍼터링법에 의해 산화알루미늄막을 막 두께 100nm 형성한 실시예 시료 A를 제작하였다.
또한, 비교예로서, 유리 기판 위에 스퍼터링법에 의해 산화실리콘막을 막 두께 300nm 형성하고, 산화실리콘막 위에 스퍼터링법에 의해 In-Ga-Zn-O막을 막 두께 100nm 형성한 비교예 시료 A를 제작하였다.
또한, 실시예 시료 A 및 비교예 시료 A에 있어서, 산화실리콘막 및 In-Ga-Zn-O막은 대기 폭로하지 않고 연속 성막하고, 그 후 감압 분위기하, 400℃에서 30분간 가열 처리를 행하였다.
실시예 시료 A 및 비교예 시료 A에 있어서, 산화실리콘막의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 유리 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, RF 전원 1.5kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 100℃로 하였다.
실시예 시료 A 및 비교예 시료 A에 있어서, In-Ga-Zn-O막의 성막 조건은, 조성비로서 In2O3:Ga2O3:ZnO=1:1:2[몰비]의 산화물 타깃을 사용하고, 유리 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 및 산소(아르곤 유량 30sccm:산소 유량 15sccm) 분위기하, 기판 온도 250℃로 하였다.
실시예 시료 A에 있어서, 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 유리 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, RF 전원 2.5kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 250℃로 하였다.
다음에, 실시예 시료 A 및 비교예 시료 A에 있어서, In-Ga-Zn-O막에 산소를 주입한 실시예 시료 A2 및 비교예 시료 A2를 제작하였다. 또한, In-Ga-Zn-O막에 산소를 주입하고 있지 않은 실시예 시료 A 및 비교예 시료 A를, 실시예 시료 A1 및 비교예 시료 A1로 한다.
실시예 시료 A2에 있어서는, 이온 주입법에 의해 In-Ga-Zn-O막에, 산화알루미늄막을 통과하고, 산소(18O) 이온을 주입하였다. 산소(18O) 이온의 주입 조건은 가속 전압 80kV, 도즈량을 5.0×1016ions/㎠로 하였다.
비교예 시료 A2에 있어서는, 이온 주입법에 의해 In-Ga-Zn-O막에, 직접 산소(18O) 이온을 주입하였다. 산소(18O) 이온의 주입 조건은 가속 전압 40kV, 도즈량을 5.0×1016ions/㎠로 하였다.
본 실시예에서는, 시료막 성막후에 외부로부터 시료막 중으로 주입한 산소를, 시료막을 구성하는 산소(16O)와 판별하기 위해서, 시료막을 구성하는 산소(16O)의 동위체인 산소(18O)를 사용하여 시료막에 주입한다.
실시예 시료 A1, 실시예 시료 A2, 비교예 시료 A1, 및 비교예 시료 A2에 있어서, 각각 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석을 행하였다. 도 12a에 비교예 시료 A1(굵은선) 및 비교예 시료 A2(가는선), 도 12b에 실시예 시료 A1(굵은선) 및 실시예 시료 A2(가는선)의 측정된 M/z=36(18O2)의 TDS 스펙트럼을 도시한다.
도 12a 및 도 12b에 도시하는 바와 같이, 산소(18O) 주입 없음의 비교예 시료 A1 및 실시예 시료 A1에 있어서는 TDS 스펙트럼에 특별히 피크가 나타나지 않았다. 그러나, 도 12a에 도시하는 산소(18O) 주입한 비교예 시료 A2에 있어서는, 100℃로부터 200℃에 걸쳐 산소(18O)의 방출에 기인하는 피크가 검출되었다. 한편, 도 12b에 도시하는 바와 같이, 산소(18O) 주입 있음의 실시예 시료 A2에 있어서는, 산소(18O)의 방출에 기인하는 피크가 나타나지 않았다.
따라서, TDS 측정에 있어서의 가열에 의해, In-Ga-Zn-O막이 노출된 비교예 시료 A2에 있어서는, In-Ga-Zn-O막으로부터 주입한 산소(18O)가 막 외로 방출되어 버리지만, In-Ga-Zn-O막 위에 산화알루미늄막이 형성되어 있는 실시예 시료 A2에 있어서는, In-Ga-Zn-O막으로부터의 산소(18O)의 방출을 산화알루미늄막이 방지(블록) 하는 것을 알 수 있다. 따라서 산화알루미늄막은 산소에 대한 배리어성이 높고, 그 높은 배리어성은 산화알루미늄막을 통과하여 산소를 주입되어도 유지되는 것을 확인할 수 있었다.
따라서, 산화물 반도체막 위에 산화알루미늄막이 적층된 구성에 있어서, 산화알루미늄막을 통과하여 산화물 반도체막에 산소를 주입하고, 산화물 반도체막을 산소 과잉 상태로 할 수 있고, 또한 산화알루미늄막이 산소에 대한 배리어막이 되기 때문에 산소 과잉 상태의 산화물 반도체막을, 가령 가열 처리를 행해도, 산소 과잉 상태 그대로 유지할 수 있다.
따라서, 상기 산소 과잉의 산화물 반도체막을 트랜지스터에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압(Vth)의 편차, 임계값 전압의 시프트(ΔVth)를 저감시킬 수 있다.
(실시예 2)
본 실시예에서는, 산화물 반도체막의 결정 상태에 관해서 관찰을 행하였다. 또한, SIMS 분석에 의해 산화물 반도체막 중에 있어서의 산소의 확산 평가를 행하였다.
시료로서, 유리 기판 위에 스퍼터링법에 의해 산화실리콘막을 막 두께 300nm 형성하고, 산화실리콘막 위에 스퍼터링법에 의해 In-Ga-Zn-O막을 막 두께 100nm 형성하고, In-Ga-Zn-O막 위에 스퍼터링법에 의해 산화알루미늄막을 막 두께 100nm 형성한 실시예 시료 D1을 제작하였다.
또한, 실시예 시료 D1에 있어서, 산화실리콘막 및 In-Ga-Zn-O막은 대기 폭로하지 않고 연속 성막하고, 그 후 감압 분위기하, 400℃에서 30분간 가열 처리를 행하였다.
실시예 시료 D1의 구성에 있어서, 산화알루미늄막을 통과하고, In-Ga-Zn-O막에 산소를 주입하고, 실시예 시료 D2를 제작하였다. 실시예 시료 D2에 있어서는, 이온 주입법에 의해 In-Ga-Zn-O막에, 산화알루미늄막을 통과하고, 산소(18O) 이온을 주입하였다. 산소(18O) 이온의 주입 조건은 가속 전압 80kV, 도즈량을 1.0×1016ions/㎠로 하였다.
실시예 시료 D2의 구성에 있어서, 질소 분위기하, 650℃에서 1시간 가열 처리를 행하여 실시예 시료 D3을 제작하였다.
비교예로서, 실시예 시료 D1의 구성에 있어서, 산소 이온 주입 공정을 행하지 않고, 질소 분위기하, 650℃에서 1시간 가열 처리를 행하여 비교예 시료 D1을 제작하였다.
비교예로서, 유리 기판 위에 스퍼터링법에 의해 산화실리콘막을 막 두께 300nm 형성하고, 산화실리콘막 위에 스퍼터링법에 의해 In-Ga-Zn-O막을 막 두께 100nm 형성하고, 이온 주입법에 의해 In-Ga-Zn-O막에, 직접 산소(18O) 이온을 주입하였다. 또한, 산소(18O) 이온의 주입 조건은 가속 전압 40kV, 도즈량을 1.0×1016ions/㎠로 하였다. 그 후, 질소 분위기하, 650℃에서 1시간 가열 처리를 행하고, 비교예 시료 D2를 제작하였다.
실시예 시료 D1 내지 D3, 및 비교예 시료 D1, D2에 있어서, 산화실리콘막의 성막 조건은, 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 유리 기판과 타깃의 사이의 거리를 60mm, 압력 0.4Pa, RF 전원 1.5kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 100℃로 하였다.
실시예 시료 D1 내지 D3, 및 비교예 시료 D1, D2에 있어서, In-Ga-Zn-O막의 성막 조건은, 조성비로서 In2O3:Ga2O3:ZnO=1:1:2[몰비]의 산화물 타깃을 사용하고, 유리 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 및 산소(아르곤 유량 30sccm: 산소 유량 15sccm) 분위기하, 기판 온도 250℃로 하였다.
실시예 시료 D1 내지 D3에 있어서, 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 유리 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, RF 전원 2.5kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 250℃로 하였다.
이상의 공정으로 얻어진 실시예 시료 D1 내지 D3, 및 비교예 시료 D1, D2에 있어서, 단면을 잘라내어 고분해능 투과 전자 현미경(히타치하이테크놀로지 제조 「H9000-NAR」: TEM)으로 가속 전압을 300kV로 하고, In-Ga-Zn-O막의 단면 관찰을 행하였다. 도 14a 내지 도 18b에 실시예 시료 D1 내지 D3, 및 비교예 시료 D1, D2의 TEM상을 도시한다.
또한, 실시예 시료 D1 내지 D3에 있어서, In-Ga-Zn-O막의 X선 회절(XRD: X-Ray Diffraction) 측정을 행하였다. 실시예 시료 D1 내지 D3에 관해서 out-of-plane법을 사용하여 XRD 스펙트럼을 측정한 결과를 도 13a 내지 도 13c에 도시한다. 도 13a 내지 도 13c에 있어서, 세로축은 X선 회절 강도(임의 단위)이며, 가로축은 회전각 2θ(deg.)이다. 또한, XRD 스펙트럼의 측정은, Bruker AXS사 제조의 X선 회절 장치 D8ADVANCE를 사용하였다.
도 14a에 실시예 시료 D1의 In-Ga-Zn-O막과 산화알루미늄막의 계면에 있어서의 배율 800만배의 TEM상, 도 14b에, 산화실리콘막과 In-Ga-Zn-O막의 계면에 있어서의 배율 800만배의 TEM상을 각각 도시한다.
또한, 도 13a에 실시예 시료 D1에 있어서의 In-Ga-Zn-O막의 XRD 스펙트럼을 도시한다.
실시예 시료 D1에 있어서는, 도 13a에 도시하는 바와 같이, XRD 스펙트럼에서는 결정을 나타내는 명확한 피크의 확인은 어려웠지만, 도 14a 및 도 14b에 도시하는 바와 같이, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 In-Ga-Zn-O막(CAAC-OS)을 확인할 수 있다.
도 15a에 실시예 시료 D2의 In-Ga-Zn-O막과 산화알루미늄막의 계면에 있어서의 배율 800만배의 TEM상, 도 15b에, 산화실리콘막과 In-Ga-Zn-O막의 계면에 있어서의 배율 800만배의 TEM상을 각각 도시한다.
또한, 도 13b에 실시예 시료 D2에 있어서의 In-Ga-Zn-O막의 XRD 스펙트럼을 도시한다.
실시예 시료 D2에 있어서는, 도 13b에 도시하는 바와 같이 XRD 스펙트럼에서는 결정을 나타내는 피크가 나타나지 않고, 도 15a 및 도 15b에 도시하는 바와 같이, TEM상이라도 In-Ga-Zn-O막에 표면에 개략 수직한 c축을 가지고 있는 결정은 거의 나타나지 않았다. 이것에 의해, 실시예 시료 D2는 산소 이온의 주입에 의해 In-Ga-Zn-O막이 비정질화된 것을 확인할 수 있다.
도 16a에 실시예 시료 D3의 In-Ga-Zn-O막과 산화알루미늄막의 계면에 있어서의 배율 800만배의 TEM상, 도 16b에, 산화실리콘막과 In-Ga-Zn-O막의 계면에 있어서의 배율 800만배의 TEM상을 각각 도시한다.
또한, 도 13c에 실시예 시료 D3에 있어서의 In-Ga-Zn-O막의 XRD 스펙트럼을 도시한다.
실시예 시료 D3에 있어서는, 도 13c에 도시하는 바와 같이, XRD 스펙트럼에 있어서, 2θ=31°근방에, InGaZnO4 결정의 (009)면에 있어서의 회절에 기인하는 피크가 나타났다. 또한, 도 16a 및 도 16b에 도시하는 바와 같이, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 In-Ga-Zn-O막(CAAC-OS)을 확인할 수 있다. 실시예 시료 D3은 실시예 시료 D1보다, 표면에 개략 수직한 c축을 가지고 있는 결정이 현저하며, 산화알루미늄막과의 계면 부근에 있어서도, 산화실리콘막과의 계면 부근에 있어서도 여러층으로 중첩되는 층상의 In-Ga-Zn-O의 결정 상태를 확인할 수 있고, In-Ga-Zn-O막에 있어서 넓은 영역에 CAAC-OS가 형성된 것을 알 수 있다.
따라서, 실시예 시료 D2와 같이 산소 이온의 주입에 의해 비정질화된 In-Ga-Zn-0막이라도, 가열 처리에 의해 재결정화시킴으로써, 보다 결정성이 향상된 결정 상태의 In-Ga-Zn-O막을 얻어지는 것을 알 수 있었다.
도 17a에 산소 이온의 주입 공정을 행하지 않은 비교예 시료 D1의 In-Ga-Zn-O막과 산화알루미늄막의 계면에 있어서의 배율 800만배의 TEM상, 도 17b에, 산화실리콘막과 In-Ga-Zn-O막의 계면에 있어서의 배율 800만배의 TEM상을 각각 도시한다. 비교예 시료 D1은, 도 17a 및 도 17b에 도시하는 바와 같이, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 In-Ga-Zn-O막(CAAC-OS)을 확인할 수 있지만, 실시예 시료 D3보다는 CAAC-OS의 형성 영역이 좁고, 명료한 결정을 확인하기 어려운 점에서, 결정성이 낮은 것을 알 수 있다.
도 18a에 산화알루미늄막을 형성하지 않은 비교예 시료 D2의 In-Ga-Zn-O막의 표면에 있어서의 배율 800만배의 TEM상, 도 18b에, 산화실리콘막과 In-Ga-Zn-O막의 계면에 있어서의 배율 800만배의 TEM상을 각각 도시한다. 비교예 시료 D2는, 도 18a에 도시하는 바와 같이, 표면 근방에 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 In-Ga-Zn-O막(CAAC-OS)을 확인할 수 있지만, 도 18b에 도시하는 바와 같이, 산화실리콘막과의 계면에 있어서는 결정이 나타나지 않고, CAAC-OS의 형성 영역이 좁다. 따라서, In-Ga-Zn-O막으로서 결정성이 낮은 것을 알 수 있다.
이것에 의해, 실시예 시료 D3에 나타내는 바와 같이, 산소 이온의 주입에 의해 비정질화된 산화물 반도체막을 산화알루미늄막이 덮은 상태에서 가열 처리하여 재결정화한 산화물 반도체막은, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체(CAAC-OS)막이며, 그 결정성은 높고 양호한 것을 확인할 수 있었다.
또한, 실시예 시료 D2 및 실시예 시료 D3에 SIMS 분석을 행하여 실시예 시료 D2 및 실시예 시료 D3에 있어서의 산소의 확산 평가를 행하였다.
도 24에, 실시예 시료 D2(가는선) 및 실시예 시료 D3(굵은선)의 산소(18O)의 농도 프로 파일을 도시한다. 도 24에 도시하는 바와 같이, 가열 처리후의 실시예 시료 D3에 있어서도 가열 처리전의 실시예 시료 D2와 In-Ga-Zn-O막 중에 함유되는 산소 농도는 거의 변화되지 않고, 가열 처리에 의한 In-Ga-Zn-O막 외로의 산소의 방출은 나타나지 않았다. 또한, 가열 처리후의 실시예 시료 D3에 있어서는, 산소는 In-Ga-Zn-O막 전체로 확산되고, 깊이 방향으로 균일하게 분산되어 있다. 이상의 것으로부터, 산화알루미늄막과 산화실리콘막에 의해 개재되어 있었던 In-Ga-Zn-O막으로부터는, 가열 처리를 행해도 In-Ga-Zn-O막으로부터의 산소의 방출은 억제할 수 있고, 또한 가열 처리를 행한 In-Ga-Zn-O막 중에 있어서는, 산소는 막 전체로 확산되어 막 두께 방향으로 산소 농도가 균일화되는 것을 확인할 수 있었다.
도 24의 결과로부터도, 산화알루미늄막의 높은 산소 장벽에 의해, 결정화를 위한 가열 처리를 행해도, 산화물 반도체막으로 주입된 산소는 산화물 반도체막 중에 유지되고, 안정된 결정성 산화물 반도체막을 얻는 것을 알 수 있었다.
이상과 같은, 표면에 개략 수직한 c축을 가지고 있는 결정을 포함하는 결정성 산화물 반도체(CAAC-OS)막을 형성한 트랜지스터는, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화, 및 단채널 효과를 보다 억제할 수 있다. 따라서, 신뢰성이 높은 미세화된 반도체 장치를 제공할 수 있다.
106 : 소자 분리 절연층 108 : 게이트 절연층
110 : 게이트 전극 116 : 채널 형성 영역
120 : 불순물 영역 124 : 금속 화합물 영역
128 : 절연층 130 : 절연층
136a : 측벽 절연층 136b : 측벽 절연층
140 : 트랜지스터
142a : 소스 전극 또는 드레인 전극
142b : 소스 전극 또는 드레인 전극
144 : 결정성 산화물 반도체막 146 : 게이트 절연층
148 : 게이트 전극층 150 : 절연층
152 : 절연층 153 : 전극층
156 : 배선 162 : 트랜지스터
164 : 용량 소자 185 : 기판
400 : 기판 401 : 게이트 전극층
402 : 게이트 절연층 403 : 결정성 산화물 반도체막
404a : 불순물 영역 404b : 불순물 영역
405a : 소스 전극층 405b : 드레인 전극층
407 : 절연층 407a : 절연층
407b : 절연층 410 : 트랜지스터
410a : 트랜지스터 412a : 측벽 절연층
412b : 측벽 절연층 413 : 결정성 산화물 반도체막
415 : 평탄화 절연막 430 : 트랜지스터
430a : 트랜지스터 431 : 산소
436 : 절연층 440 : 트랜지스터
440a : 트랜지스터 441 : 비정질 산화물 반도체막
442 : 게이트 절연층 443 : 비정질 산화물 반도체막
444 : 결정성 산화물 반도체막 601 : 기판
602 : 포토다이오드 606a : 반도체층
606b : 반도체층 606c : 반도체층
608 : 접착층 613 : 기판
631 : 절연층 633 : 층간 절연층
634 : 층간 절연층 640 : 트랜지스터
641 : 전극층 642 : 전극층
643 : 도전층 645 : 도전층
656 : 트랜지스터
658 : 포토다이오드 리셋 신호선
659 : 게이트 신호선 671 : 포토센서 출력 신호선
672 : 포토센서 기준 신호선 2700 : 전자 서적
2701 : 하우징 2703 : 하우징
2705 : 표시부 2707 : 표시부
2711 : 축부 2721 : 전원
2723 : 조작 키 2725 : 스피커
2800 : 하우징 2801 : 하우징
2802 : 표시 패널 2803 : 스피커
2804 : 마이크로폰 2805 : 조작 키
2806 : 포인팅 디바이스 2807 : 카메라용 렌즈
2808 : 외부 접속 단자 2810 : 태양 전지 셀
2811 : 외부 메모리 슬롯 3001 : 본체
3002 : 하우징 3003 : 표시부
3004 : 키보드 3021 : 본체
3022 : 스타일러스 3023 : 표시부
3024 : 조작 버튼 3025 : 외부 인터페이스
3051 : 본체 3053 : 접안부
3054 : 조작 스위치 3055 : 표시부(B)
3056 : 배터리 3057 : 표시부(A)
4001 : 기판 4002 : 화소부
4003 : 신호선 구동 회로 4004 : 주사선 구동 회로
4005 : 씰재 4006 : 기판
4008 : 액정층 4010 : 트랜지스터
4011 : 트랜지스터 4013 : 액정 소자
4015 : 접속 단자 전극 4016 : 단자 전극
4018 : FPC 4019 : 이방성 도전막
4020 : 절연층 4021 : 절연층
4023 : 절연막 4030 : 전극층
4031 : 전극층 4032 : 절연막
4033 : 절연막 4510 : 격벽
4511 : 전계 발광층 4513 : 발광 소자
4514 : 충전재 9600 : 텔레비전 장치
9601 : 하우징 9603 : 표시부
9605 : 스탠드

Claims (29)

  1. 반도체 장치의 제작 방법에 있어서,
    절연막 위에, 상면에 수직한 c축을 갖는 결정을 포함하는 제 1 결정성 산화물 반도체막을 형성하는 단계와;
    상기 제 1 결정성 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 통해 상기 제 1 결정성 산화물 반도체막에 산소를 주입하여 적어도 일부가 비정질인 산화물 반도체막을 형성하는 단계와;
    상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층 위에 산화 알루미늄막을 형성하는 단계와;
    상기 산화 알루미늄막을 형성한 후 상기 적어도 일부가 비정질인 산화물 반도체막에 가열 처리를 행하여 상기 산화물 반도체막의 적어도 일부를 결정화시켜, 상면에 수직한 c축을 갖는 결정을 포함하는 제 2 결정성 산화물 반도체막을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 장치의 제작 방법에 있어서,
    절연막 위에, 상면에 수직한 c축을 갖는 결정을 포함하는 제 1 결정성 산화물 반도체막을 형성하는 단계와;
    상기 제 1 결정성 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 절연막을 통해 상기 제 1 결정성 산화물 반도체막에 산소를 주입하여 적어도 일부가 비정질인 산화물 반도체막을 형성하는 단계와;
    상기 게이트 전극층 위에 산화 알루미늄막을 형성하는 단계와;
    상기 산화 알루미늄막을 형성한 후 상기 적어도 일부가 비정질인 산화물 반도체막에 가열 처리를 행하여 상기 산화물 반도체막의 적어도 일부를 결정화시켜, 상면에 수직한 c축을 갖는 결정을 포함하는 제 2 결정성 산화물 반도체막을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  11. 제 1 항 또는 제 10 항에 있어서,
    비정질 산화물 반도체막이 상기 절연막 위에 형성되고, 상기 비정질 산화물 반도체막에 가열 처리를 행하여 상기 비정질 산화물 반도체막의 적어도 일부가 결정화됨으로써, 상기 제 1 결정성 산화물 반도체막이 형성되는, 반도체 장치의 제작 방법.
  12. 제 1 항 또는 제 10 항에 있어서,
    상기 절연막 위에 가열하면서 막 형성이 수행되어 상기 제 1 결정성 산화물 반도체막이 형성되는, 반도체 장치의 제작 방법.
  13. 삭제
  14. 제 1 항 또는 제 10 항에 있어서,
    산화 절연막이 상기 게이트 전극층과 상기 산화 알루미늄막 사이에 형성되는, 반도체 장치의 제작 방법.
  15. 제 1 항 또는 제 10 항에 있어서,
    상기 산화 알루미늄막이 형성되기 전에 상기 게이트 전극층의 측면을 덮는 사이드월 절연층이 형성되는, 반도체 장치의 제작 방법.
  16. 제 1 항 또는 제 10 항에 있어서,
    상기 게이트 절연막이 형성되기 전에 상기 제 1 결정성 산화물 반도체막에 수소 또는 수분을 방출시키는 가열 처리가 행해지는, 반도체 장치의 제작 방법.
  17. 제 1 항 또는 제 10 항에 있어서,
    상기 산소는 이온 주입법에 의해 상기 제 1 결정성 산화물 반도체막에 주입되는, 반도체 장치의 제작 방법.
  18. 제 1 항 또는 제 10 항에 있어서,
    상기 제 2 결정성 산화물 반도체막은 상기 제 2 결정성 산화물 반도체막의 산화물 반도체의 결정 상태에서의 화학량론적 조성비와 비교하여 산소의 함유량이 과잉인 영역을 갖는, 반도체 장치의 제작 방법.
  19. 반도체 장치의 제작 방법에 있어서,
    기판 위에 제 1 산화물 반도체막을 형성하는 단계와;
    상기 제 1 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 통해 상기 제 1 산화물 반도체막에 산소를 주입하여 제 2 산화물 반도체막을 형성하는 단계와;
    상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층을 형성한 후 상기 게이트 절연막 및 상기 게이트 전극층 위에 산화 알루미늄을 함유하는 절연막을 형성하는 단계와;
    상기 절연막을 형성한 후 가열 처리에 의해 상기 제 2 산화물 반도체막을 결정화하는 단계를 포함하는, 반도체 장치의 제작 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 반도체 장치의 제작 방법에 있어서,
    기판 위에 제 1 산화물 반도체막을 형성하는 단계와;
    상기 제 1 산화물 반도체막에 산소를 주입하여 제 2 산화물 반도체막을 형성하는 단계와;
    상기 제 2 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층을 형성한 후 상기 게이트 절연막 및 상기 게이트 전극층 위에 산화 알루미늄을 함유하는 절연막을 형성하는 단계와;
    상기 절연막을 형성한 후 가열 처리에 의해 상기 제 2 산화물 반도체막을 결정화하는 단계를 포함하는, 반도체 장치의 제작 방법.
  25. 제 1 항 또는 제 10 항에 있어서,
    상기 절연막의 상면의 평균 면 거칠기는 0.05 ㎚이상 0.5 ㎚미만인, 반도체 장치의 제작 방법.
  26. 제 19 항 또는 제 24 항에 있어서,
    상기 게이트 전극층의 측면을 덮는 사이드월 절연층이 형성되는, 반도체 장치의 제작 방법.
  27. 제 19 항 또는 제 24 항에 있어서,
    상기 게이트 절연막이 형성되기 전에 상기 제 1 산화물 반도체막에 수소 또는 수분을 방출시키는 가열 처리가 행해지는, 반도체 장치의 제작 방법.
  28. 제 19 항 또는 제 24 항에 있어서,
    상기 산소는 이온 주입법에 의해 상기 제 1 산화물 반도체막에 주입되는, 반도체 장치의 제작 방법.
  29. 반도체 장치의 제작 방법에 있어서,
    기판 위에 In, Ga, 및 Zn을 함유하는 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 형성한 후 제 1 가열 처리를 행하는 단계와;
    상기 제 1 가열 처리를 행한 후 상기 산화물 반도체막 위에 게이트 절연막을 형성하는 단계와;
    상기 산화물 반도체막이 과잉의 산소를 함유하도록 상기 게이트 절연막을 형성한 후 상기 산화물 반도체막에 산소를 주입하는 단계와;
    상기 산화물 반도체막에 상기 산소를 주입한 후 상기 게이트 절연막 위에 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층을 형성한 후 상기 게이트 절연막 및 상기 게이트 전극층 위에 산화 알루미늄을 함유하는 절연막을 형성하는 단계와;
    상기 절연막을 형성한 후 제 2 가열 처리를 행하는 단계를 포함하는, 반도체 장치의 제작 방법.
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102220018B1 (ko) * 2010-03-08 2021-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9117920B2 (en) 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
US10314594B2 (en) 2012-12-14 2019-06-11 Corquest Medical, Inc. Assembly and method for left atrial appendage occlusion
US10307167B2 (en) 2012-12-14 2019-06-04 Corquest Medical, Inc. Assembly and method for left atrial appendage occlusion
US10813630B2 (en) 2011-08-09 2020-10-27 Corquest Medical, Inc. Closure system for atrial wall
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
JP5917385B2 (ja) * 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN105870196B (zh) 2012-11-08 2018-05-15 株式会社半导体能源研究所 金属氧化物膜及金属氧化物膜的形成方法
US20140142689A1 (en) 2012-11-21 2014-05-22 Didier De Canniere Device and method of treating heart valve malfunction
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US9431468B2 (en) * 2013-04-19 2016-08-30 Joled Inc. Thin-film semiconductor device, organic EL display device, and manufacturing methods thereof
TWI644434B (zh) * 2013-04-29 2018-12-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9566443B2 (en) 2013-11-26 2017-02-14 Corquest Medical, Inc. System for treating heart valve malfunction including mitral regurgitation
JP6172573B2 (ja) * 2013-11-29 2017-08-02 日立金属株式会社 はんだ接合材料とその製造方法、及びはんだ接合用部材、並びに太陽電池モジュール
US20160300954A1 (en) * 2013-12-02 2016-10-13 Joled Inc. Thin-film transistor and manufacturing method for same
KR102254311B1 (ko) 2013-12-05 2021-05-24 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
KR102132697B1 (ko) * 2013-12-05 2020-07-10 엘지디스플레이 주식회사 휘어진 디스플레이 장치
TWI656631B (zh) * 2014-03-28 2019-04-11 日商半導體能源研究所股份有限公司 攝像裝置
CN104022129B (zh) * 2014-06-18 2018-01-26 上海和辉光电有限公司 显示器件的阵列基板及其制备方法
WO2016016761A1 (en) * 2014-07-31 2016-02-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US10842626B2 (en) 2014-12-09 2020-11-24 Didier De Canniere Intracardiac device to correct mitral regurgitation
CN104538457A (zh) * 2015-01-15 2015-04-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
US10008609B2 (en) 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9911861B2 (en) * 2015-08-03 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, and electronic device
KR102389622B1 (ko) * 2015-09-17 2022-04-25 삼성디스플레이 주식회사 투명 표시 장치 및 투명 표시 장치의 제조 방법
CN105405769A (zh) * 2015-12-28 2016-03-16 武汉华星光电技术有限公司 薄膜晶体管元件及其制造方法
JP2017123427A (ja) * 2016-01-08 2017-07-13 株式会社ジャパンディスプレイ 薄膜トランジスタ
CN108738364B (zh) 2016-02-18 2022-06-28 株式会社半导体能源研究所 半导体装置、其制造方法、显示装置以及电子设备
US10043917B2 (en) 2016-03-03 2018-08-07 United Microelectronics Corp. Oxide semiconductor device and method of manufacturing the same
JP6539873B2 (ja) * 2016-03-16 2019-07-10 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、及び薄膜トランジスタを備えた表示装置
JP2017208253A (ja) * 2016-05-19 2017-11-24 株式会社ジャパンディスプレイ 表示装置
US9916986B2 (en) * 2016-06-27 2018-03-13 International Business Machines Corporation Single or mutli block mask management for spacer height and defect reduction for BEOL
KR102589754B1 (ko) 2016-08-05 2023-10-18 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR102471021B1 (ko) * 2016-09-29 2022-11-25 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
KR20180048327A (ko) 2016-11-01 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US9773665B1 (en) * 2016-12-06 2017-09-26 Applied Materials, Inc. Particle reduction in a physical vapor deposition chamber
KR20180079086A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 산화물 박막트랜지스터 및 그 제조 방법과, 이를 이용한 표시패널 및 표시장치
JP6640759B2 (ja) * 2017-01-11 2020-02-05 株式会社アルバック 真空処理装置
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN110875009B (zh) * 2018-08-30 2021-01-22 京东方科技集团股份有限公司 显示面板及其驱动方法
CN109283298B (zh) * 2018-11-13 2019-07-30 中国科学院微电子研究所 SiC氧化中SiC-SiO2界面碳残留浓度的测定方法及其应用
JP7169872B2 (ja) * 2018-12-26 2022-11-11 住重アテックス株式会社 半導体装置および半導体装置の製造方法
WO2020202286A1 (ja) * 2019-03-29 2020-10-08 シャープ株式会社 表示デバイス、表示デバイスの製造方法
CN111312826B (zh) * 2020-03-04 2024-01-19 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法、显示模组及电子装置
DE102021108615A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhter source/drain-oxidhalbleiterdünnfilmtransistor und verfahren zur herstellung davon
CN113809085A (zh) * 2020-06-17 2021-12-17 和舰芯片制造(苏州)股份有限公司 一种flash存储器的制备方法及flash存储器
US11908936B2 (en) * 2021-04-27 2024-02-20 Taiwan Semiconductor Manufacturing Company Limited Double gate ferroelectric field effect transistor devices and methods for forming the same
WO2024190116A1 (ja) * 2023-03-16 2024-09-19 株式会社ジャパンディスプレイ 半導体装置及びその製造方法
CN117690943B (zh) * 2024-01-31 2024-06-04 合肥晶合集成电路股份有限公司 一种图像传感器的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007220816A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2008042088A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜デバイス及びその製造方法
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法

Family Cites Families (194)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3789263A (en) * 1972-02-04 1974-01-29 Amp Inc Rf filters with glass on a substrate
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS641273A (en) * 1987-06-23 1989-01-05 Nec Corp Manufacture of polycrystalline silicon thin film transistor
US5407903A (en) * 1990-09-28 1995-04-18 Sumitomo Electric Industries, Ltd. Superconducting device having a reduced thickness of oxide superconducting layer
JPH0823101A (ja) * 1992-01-17 1996-01-23 Seiko Instr Inc 薄膜トランジスタ素子およびその製造方法
TW215967B (en) 1992-01-17 1993-11-11 Seiko Electron Co Ltd MOS Poly-Si thin film transistor with a flattened channel interface and method of producing same
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6433361B1 (en) 1994-04-29 2002-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method for forming the same
JP3318439B2 (ja) * 1994-05-26 2002-08-26 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法、並びに半導体装置およびその作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09283751A (ja) 1996-04-11 1997-10-31 Toshiba Corp 半導体装置およびその製造方法
KR100219519B1 (ko) 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JP2000031488A (ja) 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6576546B2 (en) * 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100487426B1 (ko) * 2001-07-11 2005-05-04 엘지.필립스 엘시디 주식회사 폴리실리콘 결정화방법 그리고, 이를 이용한 폴리실리콘박막트랜지스터의 제조방법 및 액정표시소자의 제조방법
JP3694737B2 (ja) * 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003197638A (ja) * 2001-12-28 2003-07-11 Sharp Corp 薄膜トランジスタ及びその製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6767847B1 (en) * 2002-07-02 2004-07-27 Taiwan Semiconductor Manufacturing Company Method of forming a silicon nitride-silicon dioxide gate stack
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101124999B1 (ko) 2003-12-02 2012-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006041465A (ja) * 2004-06-23 2006-02-09 Sharp Corp 薄膜結晶化方法、多結晶膜および薄膜半導体装置
US7378286B2 (en) 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR100653853B1 (ko) * 2005-05-24 2006-12-05 네오폴리((주)) 비금속 씨드 에피 성장을 이용한 비정질 반도체 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) * 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7491575B2 (en) 2006-08-02 2009-02-17 Xerox Corporation Fabricating zinc oxide semiconductor using hydrolysis
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR100829616B1 (ko) 2006-12-27 2008-05-14 삼성전자주식회사 채널 실리콘막 형성 방법 및 이를 이용한 스택형 반도체소자 제조 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2009194351A (ja) 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
JP5245287B2 (ja) * 2007-05-18 2013-07-24 ソニー株式会社 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7678668B2 (en) 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
US20090051046A1 (en) 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
WO2009035063A1 (en) 2007-09-14 2009-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic appliance
JP5489446B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101270174B1 (ko) * 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
KR101518091B1 (ko) 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5371272B2 (ja) * 2008-03-21 2013-12-18 キヤノン株式会社 非晶質酸化物膜及び半導体素子
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
WO2009142309A1 (en) * 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101629193B1 (ko) * 2008-06-26 2016-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
KR101496150B1 (ko) 2008-08-19 2015-02-27 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP5537787B2 (ja) * 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN101740631B (zh) 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP5617174B2 (ja) * 2009-02-27 2014-11-05 大日本印刷株式会社 トランジスタ素子の製造方法
US8401007B2 (en) 2009-04-06 2013-03-19 Avaya Inc. Network synchronization over IP networks
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5499529B2 (ja) * 2009-06-25 2014-05-21 大日本印刷株式会社 薄膜トランジスタ搭載基板、その製造方法及び画像表示装置
KR101460868B1 (ko) 2009-07-10 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101768786B1 (ko) * 2009-07-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP5642447B2 (ja) * 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
KR20120071398A (ko) * 2009-09-16 2012-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20220127372A (ko) 2009-09-24 2022-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101623619B1 (ko) * 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
JP5557509B2 (ja) 2009-11-09 2014-07-23 株式会社日立製作所 コンテンツ連動表示制御システム及び方法
KR101799265B1 (ko) 2009-11-13 2017-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20210043743A (ko) * 2009-12-04 2021-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20180028557A (ko) 2010-02-05 2018-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011099335A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20190000365A (ko) * 2010-02-26 2019-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR102220018B1 (ko) 2010-03-08 2021-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
DE112011100841B4 (de) 2010-03-08 2021-11-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
KR101823853B1 (ko) 2010-03-12 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011125806A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101437081B1 (ko) 2010-04-23 2014-09-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101332374B1 (ko) 2010-04-23 2013-11-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011145738A1 (en) 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
TWI565001B (zh) 2010-07-28 2017-01-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
US8592879B2 (en) 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8987728B2 (en) 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN105931967B (zh) * 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6009226B2 (ja) * 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9130044B2 (en) * 2011-07-01 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6128775B2 (ja) * 2011-08-19 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
KR20130046357A (ko) * 2011-10-27 2013-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102100425B1 (ko) * 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9349593B2 (en) * 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007220816A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2008042088A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜デバイス及びその製造方法
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2008281988A (ja) * 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法

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