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KR102582523B1 - 반도체 장치 및 전자 기기 - Google Patents

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KR102582523B1
KR102582523B1 KR1020160029311A KR20160029311A KR102582523B1 KR 102582523 B1 KR102582523 B1 KR 102582523B1 KR 1020160029311 A KR1020160029311 A KR 1020160029311A KR 20160029311 A KR20160029311 A KR 20160029311A KR 102582523 B1 KR102582523 B1 KR 102582523B1
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KR
South Korea
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insulator
transistor
conductor
layer
additionally
Prior art date
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KR1020160029311A
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KR20160112965A (ko
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히데카즈 미야이리
유이치 사토
유지 아사노
데츠노리 마루야마
다츠야 오누키
슈헤이 나가츠카
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

우수한 전기 특성을 갖는 반도체 장치를 제공한다. 또한, 안정된 전기 특성을 갖는 반도체 장치를 제공한다.
제1 트랜지스터와, 제2 트랜지스터와, 제1 절연체와, 제2 절연체와, 제1 배선과, 제1 플러그를 갖고, 제1 트랜지스터는, 실리콘을 갖고, 제2 트랜지스터는, 산화물 반도체를 갖고, 제1 절연체는, 제1 트랜지스터 위에 위치하고, 제2 절연체는, 제1 절연체 위에 위치하고, 제2 트랜지스터는, 제2 절연체 위에 위치하고, 제1 배선은, 제2 절연체 위 및 제1 플러그 위에 위치하고, 제1 트랜지스터와 제2 트랜지스터는, 제1 배선 및 제1 플러그를 통해서 전기적으로 접속되고, 제1 배선은, 수소 투과성이 낮고, 제2 절연체는, 제1 절연체와 비교해서 수소의 투과성이 낮은 반도체 장치이다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명은 물, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture) 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은, 예를 들어 전극, 장치, 반도체, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 거울상 장치, 기억 장치 또는 프로세서에 관한 것이다. 또는, 전극, 반도체, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 거울상 장치, 기억 장치 또는 프로세서의 제조 방법에 관한 것이다. 또는, 전극, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 거울상 장치, 기억 장치 또는 프로세서의 구동 방법에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로 및 전자 기기는, 반도체 장치를 갖는 경우가 있다.
반도체 재료를 사용해서 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(간단히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
또한, 최근에는 전자 기기의 고성능화, 소형화 또는 경량화에 수반하여, 미세화된 트랜지스터 등의 반도체 소자를 고밀도로 집적한 집적 회로의 요구가 높아지고 있다.
여기서, 산화물 반도체를 사용한 트랜지스터는, 비도통 상태에 있어서 매우 누설 전류가 작은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의, 누설 전류가 낮다는 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다(특허문헌 1 참조).
일본 특허 공개 제2012-257187호 공보
본 발명의 일 형태는, 우수한 전기 특성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 안정된 전기 특성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 절연체에의 도전체의 매립 방법을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 미세화된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 수율이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는, 미세화된 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 신뢰성이 높은 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 수율이 높은 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 자연히 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 제1 트랜지스터와, 제2 트랜지스터와, 제1 절연체와, 제2 절연체와, 제1 배선과, 제1 플러그를 갖고, 제1 트랜지스터는, 실리콘을 갖고, 제2 트랜지스터는, 산화물 반도체를 갖고, 제1 절연체는, 제1 트랜지스터 위에 위치하고, 제2 절연체는, 제1 절연체 위에 위치하고, 제2 트랜지스터는, 제2 절연체 위에 위치하고, 제1 배선은, 제2 절연체 위 및 제1 플러그 위에 위치하고, 제1 트랜지스터와 제2 트랜지스터는, 제1 배선 및 제1 플러그를 통해서 전기적으로 접속되고, 제1 배선은, 수소 투과성이 낮고, 제2 절연체는, 제1 절연체와 비교해서 수소의 투과성이 낮은 반도체 장치이다.
또는, 본 발명의 일 형태는, 제1 트랜지스터와, 제2 트랜지스터와, 제1 절연체와, 제2 절연체와, 제1 배선과, 제1 플러그를 갖고, 제1 트랜지스터는, 실리콘을 갖고, 제2 트랜지스터는, 산화물 반도체를 갖고, 제1 절연체는, 제1 트랜지스터 위에 위치하고, 제2 절연체는, 제1 절연체 위에 위치하고, 제2 트랜지스터는, 제2 절연체 위에 위치하고, 제1 배선은, 제2 절연체 위 및 제1 플러그 위에 위치하고, 제1 트랜지스터와 제2 트랜지스터는, 제1 배선 및 제1 플러그를 통해서 전기적으로 접속되고, 제1 배선 및 제1 플러그는, 수소 투과성이 낮고, 제2 절연체는, 제1 절연체와 비교해서 수소의 투과성이 낮은 반도체 장치이다.
또한, 상기 구성에 있어서, 제1 배선은, 질화탄탈륨을 갖는 것이 바람직하다. 또한, 상기 구성에 있어서, 제1 플러그는, 질화탄탈륨을 갖는 것이 바람직하다. 또한, 상기 구성에 있어서, 제1 배선 또는 제1 플러그 중 적어도 한쪽은, 구리의 투과성이 낮은 것이 바람직하다.
또한, 상기 구성에 있어서, 제1 배선 또는 제1 플러그 중 적어도 한쪽은, 질화탄탈륨과, 탄탈륨이 적층된 구조를 갖는 것이 바람직하다. 또는, 질화티타늄과, 탄탈륨이 적층된 구조를 갖는 것이 바람직하다.
또한, 상기 구성에 있어서, 제2 절연체는, 산화알루미늄 및 산화하프늄 중 적어도 한쪽을 갖는 것이 바람직하다.
또는, 본 발명의 일 형태는, 상기에 기재된 어느 하나의 반도체 장치가 탑재된 전자 기기이다.
본 발명의 일 형태에 의해, 우수한 전기 특성을 갖는 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의해, 안정된 전기 특성을 갖는 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의해, 절연체에의 도전체의 매립 방법을 제공할 수 있다. 또한, 본 발명의 일 형태에 의해, 미세화된 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의해, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의해, 수율이 높은 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에 의해, 미세화된 반도체 장치의 제작 방법을 제공할 수 있다. 또한, 본 발명의 일 형태에 의해, 신뢰성이 높은 장치의 제작 방법을 제공할 수 있다. 또한, 본 발명의 일 형태에 의해, 수율이 높은 장치의 제작 방법을 제공할 수 있다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 자연히 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 5는 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 6은 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 7은 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 15는 본 발명의 일 형태에 따른 용량 소자의 일례를 나타내는 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 21은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 22는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 23은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 24는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 25는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 26은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례를 나타내는 단면도.
도 27은 본 발명의 일 형태에 따른 회로도.
도 28은 본 발명의 일 형태에 따른 회로도.
도 29는 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 30은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 상면도.
도 31은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 상면도.
도 32는 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 사시도.
도 33은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 상면도.
도 34는 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 단면도.
도 35는 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 36은 본 발명의 일 형태에 따른 반도체 장치의 일례를 나타내는 단면도.
도 37은 본 발명의 일 형태에 따른 산화물 반도체를 갖는 영역의 밴드도.
도 38은 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 39는 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 40은 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 단면도.
도 41은 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 42는 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 43은 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 44는 본 발명의 일 형태에 따른 트랜지스터의 일례를 나타내는 단면도.
도 45는 CAAC-OS의 단면에 있어서의 Cs 보정 고분해능 TEM상 및 CAAC-OS의 단면 모식도.
도 46은 CAAC-OS의 평면에 있어서의 Cs 보정 고분해능 TEM상.
도 47은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면.
도 48은 CAAC-OS의 전자 회절 패턴을 도시하는 도면.
도 49는 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도면.
도 50은 실시 형태에 따른, CPU의 구성예.
도 51은 실시 형태에 따른, 기억 소자의 회로도.
도 52는 실시 형태에 따른, RF 태그의 구성예.
도 53은 실시 형태에 따른, RF 태그의 사용예.
도 54는 실시 형태에 따른, 표시 장치의 상면도 및 회로도.
도 55는 전자 기기의 일례를 설명하는 도면.
도 56은 촬상 장치의 일례를 설명하는 도면.
도 57은 촬상 장치의 일례를 설명하는 도면.
도 58은 촬상 장치의 일례를 설명하는 도면.
도 59는 화소의 구성예를 설명하는 도면.
도 60은 화소의 구성예를 설명하는 도면.
도 61은 촬상 장치의 일례를 나타내는 회로도.
도 62는 촬상 장치의 구성예를 도시하는 단면도.
도 63은 촬상 장치의 구성예를 도시하는 단면도.
도 64는 TDS 분석 결과.
도 65는 SIMS 분석 결과.
도 66은 SIMS 분석 결과.
도 67은 CPU의 레이아웃의 일례.
도 68은 기억 장치의 레이아웃의 일례.
도 69는 촬상 장치의 레이아웃의 일례.
본 발명의 실시 형태에 대해서, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다. 또한, 도면을 사용해서 발명의 구성을 설명함에 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통되게 사용한다. 또한, 마찬가지 것을 가리킬 때는 해치 패턴을 똑같이하고, 특히 부호를 붙이지 않는 경우가 있다. 또한, 다른 부합의 구성 요소의 기재를 참조하는 경우, 참조된 구성 요소의 두께, 조성, 구조 또는 형상 등에 관한 기재를 적절히 사용할 수 있다.
또한, 도면에 있어서, 크기, 막(층)의 두께 또는 영역은, 명료화를 위해서 과장되어 있는 경우가 있다.
또한, 전압은, 어떤 전위와, 기준 전위(예를 들어 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위로 바꿔 말하는 것이 가능하다. 일반적으로, 전위(전압)은 상대적인 것이며, 기준 전위로부터의 상대적인 크기에 따라 결정된다. 따라서, 「접지 전위」등으로 기재되어 있는 경우에도, 전위가 0V라고는 단정할 수 없다. 예를 들어, 회로에서 가장 낮은 전위가, 「접지 전위」로 되는 경우도 있다. 또는, 회로에서 중간 정도의 전위가, 「접지 전위」로 되는 경우도 있다. 그 경우에는, 그 전위를 기준으로 하여, 정의 전위와 부의 전위가 규정된다.
또한, 제1, 제2로서 붙여지는 서수사는 편의적으로 사용하는 것이며, 공정순 또는 적층순을 나타내는 것은 아니다. 그 때문에, 예를 들어 「제1」을 「제2」 또는 「제3」 등으로 적절히 치환해서 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위해서 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1원자% 미만의 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들어 반도체에 DOS(De㎱ity of States)가 형성되는 것이나, 캐리어 이동도가 저하되는 것이나, 결정성이 저하되는 일 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 제1족 원소, 제2족 원소, 제13족 원소, 제14족 원소, 제15족 원소, 주성분 이외의 전이 금속 등이 있고, 특히, 예를 들어 수소(물에도 포함된다), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들어 수소 등의 불순물의 혼입에 의해 산소 결손을 형성하는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 제1족 원소, 제2족 원소, 제13족 원소, 제15족 원소 등이 있다.
또한, 본 명세서에 있어서, A가 B보다 튀어나온 형상을 갖는다고 기재하는 경우, 상면도 또는 단면도에 있어서, A 중 적어도 일단부가, B 중 적어도 일단부보다 외측에 있는 형상을 갖는 것을 나타내는 경우가 있다. 따라서, A가 B보다 튀어나온 형상을 갖는다고 기재되어 있는 경우, 예를 들어 상면도에 있어서, A의 일단부가, B의 일단부보다 외측에 있는 형상을 갖는다고 바꿔 읽을 수 있다.
본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「대략 평행」이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, 「대략 수직」이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
또한, 명세서에 있어서, 반도체라 기재하는 경우, 산화물 반도체로 바꿔 읽을 수 있다. 반도체로서는, 그 외에도 실리콘, 게르마늄 등의 제14족 반도체, 탄화실리콘, 규화게르마늄, 비소화갈륨, 인화인듐, 셀렌화아연, 황화카드뮴 등의 화합물 반도체 및 유기 반도체를 사용할 수 있다.
또한, 본 명세서에 있어서, 장치란 예를 들어, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 축전 장치, 거울상 장치, 기억 장치, 전기 광학 장치 등의 장치를 가리키는 경우가 있다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치의 일례를 나타낸다.
[반도체 장치]
도 1은, 반도체 장치(500)의 단면도의 일례를 나타낸다. 도 2는, 도 1에 도시하는 A1-A2 방향과 개략 수직인 단면의 일례를 나타낸다. 도 1에 도시하는 반도체 장치(500)는, 층(627) 내지 층(631)의 5개의 층을 갖는다. 층(627)은 트랜지스터(491) 내지 트랜지스터(493)를 갖는다. 층(629)은 트랜지스터(490)를 갖는다.
<층(627)>
층(627)은, 기판(400)과, 기판(400) 위의 트랜지스터(491) 내지 트랜지스터(493)와, 트랜지스터(491) 등의 위의 절연체(464)와, 플러그(541) 등의 플러그를 갖는다. 플러그(541) 등은 예를 들어 트랜지스터(491) 등의 게이트 전극, 소스 전극 또는 드레인 전극 등에 접속한다. 플러그(541)는, 절연체(464)에 매립되도록 형성되는 것이 바람직하다.
트랜지스터(491) 내지 트랜지스터(493)의 상세에 대해서는, 후술한다.
절연체(464)로서 예를 들어, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 질화알루미늄 등을 사용하면 된다.
절연체(464)는 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등에 의해 형성할 수 있다. 특히, 상기 절연체를 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 저감시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
또한, 절연체(464)로서, 탄화질화실리콘(silicon carbonitride), 산화탄화실리콘(silicon oxycarbide) 등을 사용할 수 있다. 또한, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), BSG(Borosilicate Glass) 등을 사용할 수 있다.USG, BPSG 등은, 상압 CVD법을 사용해서 형성하면 된다. 또한, 예를 들어 HSQ(수소실세스퀴옥산) 등을 도포법을 사용해서 형성해도 된다.
절연체(464)는 단층이어도 되고, 복수의 재료를 적층해서 사용해도 된다.
여기서, 도 1에는 절연체(464)를 절연체(464a)와, 절연체(464a) 위의 절연체(464b)의 2층으로 하는 예를 나타낸다.
절연체(464a)는, 트랜지스터(491)의 영역(476), 도전체(454) 등과의 밀착성이나, 피복성이 좋은 것이 바람직하다.
절연체(464a)의 일례로서, CVD법으로 형성한 질화실리콘을 사용할 수 있다. 여기서 절연체(464a)는 수소를 가지면 바람직한 경우가 있다. 절연체(464a)가 수소를 가짐으로써, 기판(400)이 갖는 결함 등을 저감하고, 트랜지스터(491) 등의 특성을 향상시킬 수 있는 경우가 있다. 예를 들어 기판(400)으로서 실리콘을 갖는 재료를 사용한 경우에는, 수소에 의해 실리콘의 댕글링 본드 등의 결함을 종단할 수 있다.
여기서 도전체(454) 등의 절연체(464a)의 아래의 도전체와, 도전체(511) 등의 절연체(464b) 위에 형성되는 도전체 사이에 형성되는 기생 용량은 작은 것이 바람직하다. 따라서, 절연체(464b)는 유전율이 낮은 것이 바람직하다. 절연체(464b)는, 절연체(462)보다 유전율이 낮은 것이 바람직하다. 또한, 절연체(464b)는, 절연체(464a)보다 유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(464b)의 비유전율은 4 미만이 바람직하고, 3 미만이 보다 바람직하다. 또한 예를 들어, 절연체(464b)의 비유전율은, 절연체(464a)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 보다 바람직하다.
여기서 일례로서, 절연체(464a)에 질화실리콘을, 절연체(464b)에 USG를 사용할 수 있다.
여기서, 절연체(464a) 및 절연체(581a) 등에 질화실리콘이나, 탄화질화실리콘 등의 구리의 투과성이 낮은 재료를 사용함으로써, 도전체(511) 등에 구리를 사용한 경우에, 절연체(464a) 및 절연체(581a) 등의 위아래의 층에의 구리의 확산을 억제할 수 있는 경우가 있다.
또한, 도 3 등에 도시하는 바와 같이 도전체(511)가 도전체(511a)와 도전체(511b)의 적층인 경우에, 예를 들어 도전체(511a)에 덮여 있지 않은 도전체(511b)의 상면으로부터, 절연체(584) 등을 통해서 상층에 구리 등의 불순물이 확산될 가능성이 있다. 따라서, 도전체(511b) 위의 절연체(584)는, 구리 등의 불순물의 투과성이 낮은 재료를 사용하는 것이 바람직하다. 예를 들어, 절연체(584)를, 후술하는 도 3에 도시한 바와 같이, 절연체(584a)와, 절연체(584a) 위의 절연체(584b)의 적층 구조로 하고, 절연체(584a) 및 절연체(584b)로서, 절연체(581a) 및 절연체(581b)를 참조하면 된다.
<층(628)>
층(628)은, 절연체(581)와, 절연체(581) 위의 절연체(584)와, 절연체(584) 위의 절연체(571)와, 절연체(571) 위의 절연체(585)를 갖는다. 또한, 절연체(464) 위의 도전체(511) 등과, 도전체(511) 등에 접속하는 플러그(543) 등과, 절연체(571) 위의 도전체(513)를 갖는다. 도전체(511)는 절연체(581)에 매립되도록 형성되는 것이 바람직하다. 플러그(543) 등은 절연체(584) 및 절연체(571)에 매립되도록 형성되는 것이 바람직하다. 도전체(513)는, 절연체(585)에 매립되도록 형성되는 것이 바람직하다.
또한, 층(628)은, 도전체(413)를 가져도 된다. 도전체(413)는, 절연체(585)에 매립되도록 형성되는 것이 바람직하다.
절연체(584) 및 절연체(585)로서 예를 들어, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 질화알루미늄 등을 사용하면 된다.
절연체(584) 및 절연체(585)는, 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등에 의해 형성할 수 있다. 특히, 상기 절연체를 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 저감시키기 위해서는, 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
또한, 절연체(584) 및 절연체(585)로서, 탄화실리콘, 탄화질화실리콘(silicon carbonitride), 산화탄화실리콘(silicon oxycarbide) 등을 사용할 수 있다. 또한, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), BSG(Borosilicate Glass) 등을 사용할 수 있다. USG, BPSG 등은, 상압 CVD법을 사용해서 형성하면 된다. 또한, 예를 들어 HSQ(수소실세스퀴옥산) 등을 도포법을 사용해서 형성해도 된다.
절연체(584) 및 절연체(585)는 단층이어도 되고, 복수의 재료를 적층해서 사용해도 된다.
절연체(581)는 복수의 층을 적층해서 형성해도 된다. 예를 들어 도 1에 도시한 바와 같이, 절연체(581)는 절연체(581a)와, 절연체(581a) 위의 절연체(581b)의 2층으로 해도 된다.
또한 플러그(543)는, 절연체(571) 위에 볼록부를 갖는다.
도전체(511), 도전체(513), 도전체(413), 플러그(543) 등으로서, 금속 재료, 합금 재료 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 예를 들어, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 니오븀, 몰리브덴, 은, 탄탈륨 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용할 수 있다. 또한, 질화텅스텐, 질화몰리브덴, 질화티타늄 등의 금속 질화물을 사용할 수 있다.
여기서, 도전체(511), 도전체(513) 등의 도전체는 반도체 장치(500)의 배선으로서 기능하는 것이 바람직하다. 따라서, 이들 도전체를, 배선, 또는 배선층이라 칭하는 경우가 있다. 또한, 이들 도전체간은, 플러그(543) 등의 플러그로 접속되는 것이 바람직하다.
여기서 본 발명의 일 형태의 반도체 장치에 있어서, 층(628)이 갖는 도전체(511), 도전체(513), 도전체(413), 플러그(543) 등은 2층 이상의 적층 구조로 해도 된다. 일례를 도 3의 (A)에 도시한다. 도 3의 (A)에 도시하는 반도체 장치(500)는, 층(627) 내지 층(631)을 갖는다. 도 3의 (A)에 있어서, 층(627), 층(630) 및 층(631)의 상세한 기재는 생략하지만, 예를 들어 도 1 등의 기재를 참조할 수 있다.
도 3의 (A)에 있어서, 일점쇄선으로 둘러싸인 영역을 도 3의 (B)에 도시한다. 도 3의 (A)가 갖는 층(628)에 있어서, 도전체(511)는, 도전체(511a)와, 도전체(511a) 위에 형성되는 도전체(511b)를 갖는다. 마찬가지로, 도전체(513)는, 도전체(513a)와, 도전체(513a) 위에 형성되는 도전체(513b)를 갖고, 도전체(413)는, 도전체(413a)와, 도전체(413a) 위에 형성되는 도전체(413b)를 갖고, 플러그(543)는, 플러그(543a)와, 플러그(543a) 위에 형성되는 플러그(543b)를 갖는다.
도전체(511a)는 절연체(581)에 형성되는 개구부의 측면을 따라 형성되고, 도전체(511b)는 도전체(511a)에 덮이는 개구부를 매립하도록 형성되는 것이 바람직하다.
여기서, 도전체(511a), 도전체(413a) 및 도전체(513a) 및 플러그(543a) 등의 하층의 도전체는, 도전체(511b) 등의 상층의 도전체가 갖는 원소의 투과성이 낮은 것이 바람직하다. 예를 들어 도전체(513a)는, 도전체(513b)가 갖는 원소가 절연체(585) 등으로 확산되는 것을 억제하는 것이 바람직하다.
또한 도전체(511a), 도전체(413a) 및 도전체(513a) 등의 하층의 도전체는, 절연체(581) 등의, 도전체가 형성되는 절연체와의 밀착성이 높은 것이 바람직하다.
일례로서, 도전체(511b) 등의 상층의 도전체가 구리를 갖는 경우를 생각한다. 구리는 저항이 작아, 플러그나 배선 등의 도전체로서 사용하는 것이 바람직하다. 한편, 구리는 확산되기 쉬워, 반도체 소자로 확산됨으로써 반도체 소자의 특성을 저하시키는 경우가 있다. 도전체(511a) 등의 하층의 도전체에는, 구리의 투과성이 낮은 재료로서 탄탈륨, 질화탄탈륨, 질화티타늄 등을 사용하면 되고, 특히 탄탈륨을 사용하는 것이 보다 바람직하다.
또한, 도전체(511a), 도전체(413a), 도전체(513a) 및 플러그(543a) 등의 하층의 도전체나, 플러그는, 수소나 물의 투과성이 낮은 것이 바람직하고, 층(627) 등이 갖는 수소나 물이, 층(629)보다 상층으로 확산되는 것을 억제할 수 있다. 즉, 층(627) 등이 갖는 수소나 물이, 플러그나 도전체를 통해서, 층(629)보다 상층으로 확산되는 것을 억제할 수 있다. 따라서, 예를 들어 트랜지스터(490)의 특성의 저하를 억제하여, 안정된 특성을 얻을 수 있다. 수소의 투과성이 낮은 재료로서 예를 들어 금속 질화물을 사용하면 되고, 특히 질화탄탈륨을 사용하는 것이 보다 바람직하다.
도전체(511a), 도전체(413a), 도전체(513a) 및 플러그(543a) 등의 하층의 도전체의 막 두께는, 바람직하게는 5㎚ 이상 100㎚ 이하, 보다 바람직하게는 10㎚ 이상 70㎚ 이하, 더욱 바람직하게는 20㎚ 이상 70㎚ 이하이다.
여기서, 도전체(511a), 도전체(413a), 도전체(513a) 및 플러그(543a) 등의 하층의 도전체는, 예를 들어 수소의 투과성이 낮은 재료와, 구리의 투과성이 낮은 재료를 적층해서 형성하는 것이 바람직하다. 예를 들어, 질화탄탈륨과, 탄탈륨을 적층해서 사용하는 것이 바람직하다. 또는, 질화티타늄과, 탄탈륨을 적층해서 사용하는 것이 바람직하다.
또한, 도전체(511a), 도전체(413a), 도전체(513a) 및 플러그(543a) 등의 하층의 도전체로서, 수소의 투과성이 낮은 재료를 사용한 제1 도전층과, 구리의 투과성이 낮은 재료를 사용한 제2 도전층의 적층으로 형성하는 경우를 생각한다. 이 경우에는, 제1 도전층의 막 두께는, 바람직하게는 5㎚ 이상 50㎚ 이하, 보다 바람직하게는 10㎚ 이상 50㎚ 이하, 더욱 바람직하게는 10㎚ 이상 30㎚ 이하이고, 제2 도전층의 막 두께는, 바람직하게는 5㎚ 이상 50㎚ 이하, 보다 바람직하게는 10㎚ 이상 50㎚ 이하, 더욱 바람직하게는 10㎚ 이상 40㎚ 이하이다. 여기에서 예를 들어 제2 도전층은 제1 도전층 위에 위치하는 것이 바람직하다. 또한, 제1 도전층 및 제2 도전층 위에 제3 도전층을 가져도 된다.
여기서, 도전체(511a), 도전체(413a), 도전체(513a) 및 플러그(543a) 등의 하층의 도전체는, 측벽의 막 두께와 저부의 막 두께가 달라도 된다. 여기에서 예를 들어, 측벽의 막 두께와 저부의 막 두께 중, 두꺼운 쪽 막 두께 또는 가장 막 두께가 두꺼운 영역이 5㎚ 이상이면 된다. 예를 들어, 콜리메이트 스퍼터링법을 사용해서 성막함으로써, 도전체의 피복성이 향상되는 경우가 있어, 바람직하다. 또한, 콜리메이트 스퍼터링법을 사용한 경우에는, 측벽의 막 두께와 비교하여, 저부의 막 두께가 두꺼워지는 경우가 있다. 예를 들어, 저부의 막 두께는, 측벽의 막 두께의 1.5배 이상, 또는 2배 이상으로 되는 경우가 있다.
또한, 도전체(511a), 도전체(413a), 도전체(513a) 및 플러그(543a) 등의 하층의 도전체의 막 두께는, 5㎚ 미만이어도 된다. 예를 들어 1㎚ 이상 5㎚ 미만이 바람직하고, 2㎚ 이상 5㎚ 미만이 보다 바람직하다. 또한, 도전체(511a), 도전체(413a), 도전체(513a) 및 플러그(543a) 등의 하층의 도전체로서, 수소의 투과성이 낮은 재료를 사용한 제1 도전층과, 구리의 투과성이 낮은 재료를 사용한 제2 도전층의 적층으로 형성하는 경우에 있어서, 제1 도전층과 제2 도전층은 각각 5㎚ 미만이어도 되고, 예를 들어 1㎚ 이상 5㎚ 미만이 바람직하고, 2㎚ 이상 5㎚ 미만이 보다 바람직하다.
또한, 질화티타늄, 질화탄탈륨, 티타늄, 탄탈륨 등의 재료를 도전체(511a), 도전체(413a) 및 플러그(543a) 등의 하층의 도전체로서 사용함으로써, 그 도전체를 설치하는 절연체의 개구부에의 밀착성을 향상시킬 수 있는 경우가 있다.
여기서, 도전체(511a), 도전체(413a) 및 플러그(543a) 등의 하층의 도전체를 적층막으로 하는 경우에, 표면측의 층에 예를 들어 구리를 갖는 층을 형성해도 된다. 예를 들어, 질화탄탈륨과, 질화탄탈륨 위의 탄탈륨과, 탄탈륨 위의 구리의 3층의 적층으로 해도 된다. 도전체(511a)의 표면측의 층으로서 구리를 갖는 층을 형성함으로써, 예를 들어 도전체(511b)로서 구리를 사용하는 경우에, 도전체(511b)와 도전체(511a)의 밀착성이 향상되는 경우가 있다.
절연체(581)는, 절연체(464)의 기재를 참조하면 된다. 또한, 절연체(581)는 단층이어도 되고, 복수의 재료를 적층해서 사용해도 된다. 여기서, 도 1에는 절연체(581)를 절연체(581a)와, 절연체(581a) 위의 절연체(581b)의 2층으로 하는 예를 나타낸다. 절연체(581a) 및 절연체(581b)에 사용할 수 있는 재료나, 형성 방법에 대해서는 각각, 절연체(464a) 및 절연체(464b)에 사용할 수 있는 재료나 형성 방법의 기재를 참조할 수 있다.
절연체(581a)의 일례로서, CVD법으로 형성한 질화실리콘을 사용할 수 있다. 여기서, 반도체 장치(500)가 갖는 반도체 소자, 예를 들어 트랜지스터(490) 등에 있어서, 수소가 그 반도체 소자로 확산됨으로써 그 반도체 소자의 특성이 저하되는 경우가 있다. 따라서 절연체(581a)로서 수소의 탈리량이 적은 막을 사용하는 것이 바람직하다. 수소의 탈리량은, 예를 들어 승온 탈리 가스 분석법(TDS(Thermal Desorption Spectroscopy)) 등을 사용해서 분석할 수 있다. 절연체(581a)의 수소의 탈리량은, TDS 분석에 있어서, 50℃ 내지 500℃의 범위에서, 수소 원자로 환산한 탈리량이 예를 들어 5×1020atoms/㎤ 이하, 바람직하게는 1×1020atoms/㎤ 이하이다. 또는, 절연체(581a)는, 수소 원자로 환산한 탈리량은, 절연막의 면적당 예를 들어 5×1015atoms/㎠ 이하, 바람직하게는 1×1015atoms/㎠ 이하이면 된다.
또한 절연체(581b)는, 절연체(581a)보다 유전율이 낮은 것이 바람직하다. 예를 들어, 절연체(581b)의 비유전율은 4 미만이 바람직하고, 3 미만이 보다 바람직하다. 또한 예를 들어, 절연체(581b)의 비유전율은, 절연체(581a)의 비유전율의 0.7배 이하가 바람직하고, 0.6배 이하가 보다 바람직하다.
절연체(571)는 불순물의 투과성이 낮은 절연성 재료를 사용해서 형성하는 것이 바람직하다. 예를 들어, 절연체(571)는 산소의 투과성이 낮은 것이 바람직하다. 또한 예를 들어, 절연체(571)는 수소의 투과성이 낮은 것이 바람직하다. 또한 예를 들어, 절연체(571)는 물의 투과성이 낮은 것이 바람직하다.
절연체(571)로서 예를 들어, 산화알루미늄, 산화하프늄, 산화탄탈, 산화지르코늄, 티타늄산지르콘산납(PZT), 티타늄산스트론튬(SrTiO3) 또는 (Ba,Sr)TiO3(BST), 질화실리콘 등을 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에 예를 들어 산화알루미늄, 산화비스무트, 산화게르마늄, 산화니오븀, 산화실리콘, 산화티타늄, 산화텅스텐, 산화이트륨, 산화지르코늄, 산화갈륨을 첨가해도 된다. 또는 이들 절연체를 질화 처리해서 산화질화물로 해도 된다. 상기 절연체에 산화실리콘, 산화질화실리콘 또는 질화실리콘을 적층해서 사용해도 된다. 특히, 산화알루미늄은 물이나 수소에 대한 배리어성이 우수하기 때문에 바람직하다.
또한, 절연체(571)로서 예를 들어, 탄화실리콘, 탄화질화실리콘, 산화탄화실리콘 등을 사용해도 된다.
절연체(571)는 물이나 수소의 투과성이 낮은 재료의 층 외에, 다른 절연 재료를 포함하는 층을 적층시켜서 사용해도 된다. 예를 들어, 산화실리콘 또는 산화질화실리콘을 포함하는 층, 금속 산화물을 포함하는 층 등을 적층시켜서 사용해도 된다.
여기에서 예를 들어, 반도체 장치(500)가 절연체(571)를 가짐으로써, 도전체(513), 도전체(413) 등이 갖는 원소가, 절연체(571) 및 그 하층(절연체(584), 절연체(581), 층(627) 등)으로 확산되는 것을 억제할 수 있다.
여기서 절연체(571)의 유전율이 절연체(584)보다 높은 경우에는, 절연체(571)의 막 두께는 절연체(584)의 막 두께보다 작은 것이 바람직하다. 여기서 절연체(584)의 비유전율은 예를 들어, 절연체(571)의 비유전율의 바람직하게는 0.7배 이하, 보다 바람직하게는 0.6배 이하이다. 또한 예를 들어, 절연체(571)의 막 두께는 바람직하게는 5㎚ 이상 200㎚ 이하, 보다 바람직하게는 5㎚ 이상 60㎚ 이하이고, 절연체(584)의 막 두께는 바람직하게는 30㎚ 이상 800㎚ 이하, 보다 바람직하게는 50㎚ 이상 500㎚ 이하이다. 또한, 예를 들어 절연체(571)의 막 두께는 절연체(584)의 막 두께의 3분의 1 이하인 것이 바람직하다.
도 4는 반도체 장치(500)의 구성 요소의 일부를 도시하는 단면도이다. 도 4에는, 절연체(464b)와, 절연체(464b)에 매립되도록 형성되는 플러그(541)와, 절연체(464b) 위의 절연체(581)와, 플러그(541) 및 절연체(464b) 위의 도전체(511)와, 절연체(581) 위의 절연체(584)와, 절연체(584) 위의 절연체(571)와, 절연체(584) 및 절연체(571)에 매립되도록 형성되고, 도전체(511) 위에 위치하는 플러그(543)와, 절연체(571) 위의 절연체(585)와, 플러그(543) 및 절연체(571) 위의 도전체(513)를 나타낸다. 여기에서 도 4에 도시하는 단면에 있어서, 플러그(543)의 상면 중, 가장 높은 영역의 높이(641)는, 절연체(571)의 상면 중, 가장 높은 영역의 높이(642)보다 높은 것이 바람직하다.
여기서, 도 4에 도시한 바와 같이 도전체(511), 도전체(513) 및 플러그(543)의 모서리는 둥그스름하게 되어 있어도 된다. 또한, 도전체(513)를 형성하기 위한 개구부는, 절연체(571)의 일부를 제거하는 경우가 있다. 그 경우에는, 도 4에 도시하는 단면에 있어서, 도전체(513)의 저면 중, 가장 낮은 영역의 높이(643)는, 높이(642)보다 낮은 것이 바람직하다.
여기서 일례로서, 절연체(464a)로서 질화실리콘, 절연체(581a)로서 탄화질화실리콘을 사용한다. 여기서 절연체(571a) 또는 절연체(571) 중 적어도 한쪽에, 수소의 투과성이 낮은 재료를 사용한다. 이때, 도전체(513b)로서 예를 들어 질화티타늄을 사용함으로써, 질화실리콘이나 탄화질화실리콘이 갖는 수소가 트랜지스터(490)로 확산되는 것을 억제할 수 있다.
<층(629)>
층(629)은, 트랜지스터(490)와, 플러그(544) 및 플러그(544b) 등의 플러그를 갖는다. 플러그(544) 및 플러그(544b) 등의 플러그는, 층(628)이 갖는 도전체(513)나, 트랜지스터(490)가 갖는 게이트 전극, 소스 전극 또는 드레인 전극과 접속한다.
트랜지스터(490)는, 반도체층(406)을 갖는다. 반도체층(406)은, 반도체 재료를 갖는다. 반도체 재료로서 예를 들어, 산화물 반도체 재료, 실리콘이나 게르마늄이나 갈륨이나 비소 등의 반도체 재료, 실리콘이나 게르마늄이나 갈륨이나 비소나 알루미늄 등을 갖는 화합물 반도체 재료 또는 유기 반도체 재료 등을 들 수 있다. 특히, 반도체층(406)은 산화물 반도체를 갖는 것이 바람직하다.
도 1에 도시하는 트랜지스터(490)의 상면도를 도 5의 (A)에 도시한다. 또한 도 5의 (A)에 나타내는 일점쇄선 E1-E2와, 일점쇄선 E3-E4에 대응하는 단면도를 도 5의 (B)에 나타낸다. 여기서 층(625)은 기판이어도 되고, 기판 위에 절연체나 도전체가 형성되는 구성이어도 된다.
여기서 트랜지스터(490)는, 도 1에 도시한 바와 같이 도전체(413)와, 도전체(413) 위의 절연체(571a)를 갖는 것이 바람직하다.
도 1에 도시하는 트랜지스터(490)에 있어서, 반도체층(406)은 산화물층(406a), 산화물층(406b) 및 산화물층(406c)의 3층으로 형성되어 있다. 트랜지스터(490)는, 절연체(571a)와, 절연체(571a) 위의 절연체(402)와, 절연체(402) 위의 산화물층(406a)과, 산화물층(406a) 위의 산화물층(406b)과, 산화물층(406b) 위의 도전체(416a) 및 도전체(416b)와, 산화물층(406b)의 상면 및 측면과, 도전체(416a)의 상면과, 도전체(416b)의 상면에 접하는 산화물층(406c)과, 산화물층(406c) 위의 절연체(412)와, 절연체(412) 위의 절연체(408)와, 절연체(408) 위의 절연체(591)를 갖는다. 또한, 도전체(404)는, 도전체(416a)와 도전체(416b) 사이의 영역(이격하는 영역) 위에 절연체(412)를 통해서 형성되는 것이 바람직하다.
도전체(416a) 및 도전체(416b)는, 트랜지스터(490)의 소스 전극 또는 드레인 전극으로서 기능하는 것이 바람직하다. 도전체(404)는, 트랜지스터(490)의 게이트 전극으로서 기능하는 것이 바람직하다. 또한 층(628)이 갖는 도전체(413)는, 트랜지스터(490)의 게이트 전극으로서 기능해도 된다. 또한 예를 들어, 도전체(404)가 제1 게이트 전극, 도전체(413)가 제2 게이트 전극으로서 기능해도 된다.
절연체(571a)로서 예를 들어, 절연체(571)에 나타내는 재료를 단층 또는 적층으로 사용할 수 있다. 여기서, 트랜지스터(490)가 반도체층(406)과 도전체(413) 사이에 전하 포획층을 가짐으로써, 전하 포획층에 전하를 포획함으로써 트랜지스터(490)의 역치를 제어할 수 있기 때문에 바람직하다. 따라서, 절연체(571a)는 전하 포획층을 갖는 것이 바람직하다. 여기서, 본 명세서 중에 있어서 역치란 예를 들어, 채널이 형성되었을 때의 게이트 전압을 말한다. 역치는 예를 들어, 게이트 전압(Vg)을 횡축에, 드레인 전류 Id의 평방근을 종축에 플롯한 곡선(Vg-√Id 특성)에 있어서, 최대 기울기인 접선을 외부 삽입했을 때의 직선과 드레인 전류 Id의 평방근이 0(Id가 0A)의 교점에 있어서의 게이트 전압(Vg)으로서 산출할 수 있다.
전하 포획층으로서는 절연체(571)에 나타내는 재료를 사용할 수 있다. 또한 전하 포획층으로서 예를 들어, 산화하프늄이나 질화실리콘을 사용하는 것이 바람직하다. 또는, 전하 포획층으로서, 금속 클러스터를 갖는 절연막을 사용해도 된다. 전하 포획층에 전자를 포획함으로써 트랜지스터(490)의 역치를 플러스측으로 시프트시킬 수 있는 경우가 있다.
또한, 절연체(571a)를, 전하를 포획하기 쉬운 층과, 불순물을 투과하기 어려운 층을 적층해서 사용해도 된다. 예를 들어, 전하를 포획하기 쉬운 층으로서 산화하프늄을 형성하고, 그 위에 불순물을 투과하기 어려운 층으로서 산화알루미늄을 적층해도 된다. 또는, 산화알루미늄 위에 산화하프늄을 형성해도 된다.
또는, 산화하프늄, 산화알루미늄 외에, 산화실리콘을 사용해서 3층의 적층으로 해도 된다. 여기서 3개의 층의 적층 순서는 묻지 않는다.
또한, 절연체(571a)는 하층에 산화실리콘을 사용함으로써, 트랜지스터(490)의 특성 및 신뢰성이 향상되는 경우가 있어, 바람직하다. 절연체(571a)로서, 예를 들어 하층에 산화실리콘을 사용하고, 상층에 산화하프늄을 사용해도 된다. 또는, 하층에 산화실리콘을 사용하고, 산화실리콘 위에 산화하프늄을 사용하고, 산화하프늄 위에 산화알루미늄을 사용하는 3층의 구성으로 해도 된다. 여기서 절연체(571a) 및 절연체(402)로서 사용하는 재료의 일례를 설명한다. 예를 들어, 절연체(571a)로서 산화실리콘과, 산화실리콘 위의 산화하프늄의 2층을 사용하고, 절연체(402)로서 산화실리콘을 사용하는 구성으로 할 수 있다.
여기서, 반도체 장치(500)가 절연체(571)나 절연체(571a)를 가짐으로써, 층(627)이 갖는 수소나 물 등이 트랜지스터(490)로 확산되는 것을 억제할 수 있다. 또한, 도전체(511), 도전체(513) 및 도전체(413) 등의 도전체나 플러그(543) 등의 플러그가 갖는 원소가, 트랜지스터(490)로 확산되는 것을 억제할 수 있다. 또한, 도전체(513) 등이 갖는 원소가 층(627)으로 확산되는 것을 억제할 수 있다. 또한, 반도체 장치(500)가 절연체(408)를 가짐으로써, 절연체(408)보다 상방으로부터의 불순물, 예를 들어 수소나 물의 확산을 억제할 수 있다.
예를 들어, 트랜지스터(490)가 산화물 반도체를 갖는 경우, 그 산화물 반도체에의 수소의 확산을 억제함으로써 트랜지스터의 특성의 저하를 억제할 수 있는 경우가 있다.
여기서, 반도체 장치(500)는 절연체(571a)를 갖지 않는 경우가 있지만, 절연체(571a)를 갖는 것이 보다 바람직하다.
도전체(416a) 및 도전체(416b)로서 예를 들어, 도전체(511) 등에 나타내는 재료를 사용할 수 있다.
또한 도전체(416a) 및 도전체(416b)로서, 예를 들어 텅스텐이나 티타늄 등의 산소와 결합하기 쉬운 재료로 형성하면, 그 재료의 산화물이 형성됨으로써, 도전체(416a) 및 도전체(416b)와 반도체층(406)이 접하는 영역 및 그 근방에 있어서 반도체층(406) 중의 산소 결손이 증가하는 경우가 있다. 또한, 산소 결손에 수소가 결합하면 상기 영역의 캐리어 밀도가 증가하고, 저항률이 작아진다.
또한, 도전체(416a) 및 도전체(416b)는, 그 상면에 접해서 형성되는 플러그(544b)가 갖는 원소의 투과성이 낮은 재료를 갖는 것이 바람직하다.
또한, 도전체(416a) 및 도전체(416b)를 적층막으로 해도 된다. 여기서 일례로서, 도전체(416a) 및 도전체(416b)를 제1 층 및 제2 층의 적층으로 한다. 여기서 산화물층(406b) 위에 제1 층을 형성하고, 제1 층 위에 제2 층을 형성한다. 제1 층으로서 예를 들어 텅스텐을 사용하고, 제2 층으로서 예를 들어 질화탄탈륨을 사용한다. 여기서 플러그(544b) 등으로서 예를 들어 구리를 사용한다. 구리는 저항이 작아, 플러그나 배선 등의 도전체로서 사용하는 것이 바람직하다. 한편, 구리는 확산되기 쉬워, 트랜지스터의 반도체층이나 게이트 절연막 등으로 확산됨으로써 트랜지스터 특성을 저하시키는 경우가 있다. 여기서 도전체(416a) 및 도전체(416b)가 질화탄탈륨을 가짐으로써, 플러그(544b) 등이 갖는 구리가 산화물층(406b)으로 확산되는 것을 억제할 수 있는 경우가 있다.
본 발명의 일 형태의 반도체 장치(500)는, 플러그나 배선 등이 반도체 소자의 특성 저하를 초래하는 원소 및 화합물을 갖는 경우에, 그 원소나 화합물이 반도체 소자로 확산되는 것을 억제하는 구조를 갖는 것이 바람직하다.
절연체(408)로서, 절연체(571)에 나타내는 재료를 사용할 수 있다. 또한 후술하는 바와 같이, 절연체(408)의 성막 시에, 절연체(408)와 하층의 막의 계면 및 그 근방에 과잉 산소가 공급되는 것이 바람직하다.
또한, 절연체(571), 절연체(571a) 및 절연체(408)로서 산소의 투과성이 낮은 재료를 사용함으로써, 트랜지스터(490)로부터 산소가 외측으로 확산되는 것(예를 들어 절연체(571)보다 하층이나 절연체(408)보다 상층으로 확산되는 것)을 억제할 수 있다. 따라서, 트랜지스터(490)로 효율적으로 산소를 공급할 수 있는 경우가 있다. 예를 들어, 트랜지스터(490)가 산화물 반도체를 갖는 경우, 그 산화물 반도체에 산소를 공급하기 쉽게 함으로써 트랜지스터의 특성을 향상시킬 수 있는 경우가 있다.
<층(630)>
층(630)은, 절연체(592)와, 도전체(514) 등의 도전체와, 플러그(545) 등의 플러그를 갖는다. 플러그(545) 등은, 도전체(514) 등의 도전체와 접속한다.
<층(631)>
층(631)은, 용량 소자(150)를 갖는다. 용량 소자(150)는, 도전체(516)와, 도전체(517)와, 절연체(572)를 갖는다. 절연체(572)는, 도전체(516)와 도전체(517) 사이에 끼워지는 영역을 갖는다. 또한, 층(631)은, 절연체(594)와, 도전체(517) 위의 플러그(547)를 갖는 것이 바람직하다. 플러그(547)는 절연체(594)에 매립되도록 형성되는 것이 바람직하다. 또한, 층(631)은, 층(630)이 갖는 플러그에 접속하는 도전체(516b)와, 도전체(516b) 위의 플러그(547b)를 갖는 것이 바람직하다.
또한 층(631)은, 플러그(547)나 플러그(547b)에 접속하는, 배선층을 가져도 된다. 도 1에 도시하는 예에서는, 배선층은 플러그(547)나 플러그(547b)에 접속하는 도전체(518) 등과, 도전체(518) 위의 플러그(548)와, 절연체(595)와, 플러그(548) 위의 도전체(519)와, 도전체(519) 위의 절연체(599)를 갖는다. 플러그(548)는 절연체(595)에 매립되도록 형성되는 것이 바람직하다. 또한, 절연체(599)는, 도전체(519) 위에 개구부를 갖는다.
<트랜지스터(490)>
도 1에 도시하는 트랜지스터(490)의 상면도를 도 5의 (A)에 도시한다. 또한 도 5의 (A)에 나타내는 일점쇄선 E1-E2와, 일점쇄선 E3-E4에 대응하는 단면도를 도 5의 (B)에 도시한다.
도 5의 (B)에 도시한 바와 같이, 도전체(404)의 전계에 따라서, 산화물층(406b)을 전기적으로 둘러쌀 수 있다(도전체의 전계에 의해, 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를, surrounded channel(s-channel) 구조라고 부른다). 그로 인해, 산화물층(406b)의 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스-드레인간에 대전류를 흘릴 수 있어, 도통 시의 전류(온 전류)를 높게 할 수 있다.
높은 온 전류가 얻어지기 때문에, s-channel 구조는, 미세화된 트랜지스터에 적합한 구조라 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 그 트랜지스터를 갖는 장치는, 집적도가 높은, 고밀도화된 장치로 하는 것이 가능하게 된다. 예를 들어, 트랜지스터는, 채널 길이가 바람직하게는 40㎚ 이하, 보다 바람직하게는 30㎚ 이하, 더욱 바람직하게는 20㎚ 이하의 영역을 갖고 또한 트랜지스터는, 채널폭이 바람직하게는 40㎚ 이하, 보다 바람직하게는 30㎚ 이하, 더욱 바람직하게는 20㎚ 이하의 영역을 갖는다.
여기서, 트랜지스터(490)로서 도 5에 도시하는 구성 대신에, 도 6 내지 도 7에 나타내는 구성을 사용해도 된다.
도 6에 나타내는 트랜지스터(490)는, 산화물층(406c), 절연체(412) 및 도전체(404), 절연체(408)의 구조가 도 5와 다르다. 도 6의 (A)는 트랜지스터(490)의 상면도를 나타낸다. 또한 도 6의 (A)에 나타내는 일점쇄선 E1-E2와, 일점쇄선 E3-E4에 대응하는 단면도를 도 6의 (B)에 나타낸다. 도 6의 (B)에 나타내는 트랜지스터(490)는, 층(625)과, 층(625) 위의 절연체(402)와, 절연체(402) 위의 산화물층(406a)과, 산화물층(406a) 위의 산화물층(406b)과, 산화물층(406b) 위의 도전체(416a) 및 도전체(416b)와, 산화물층(406b)의 상면에 접하는 산화물층(406c)과, 산화물층(406c) 위의 절연체(412)와, 절연체(412) 위의 도전체(404)와, 도전체(416a) 및 도전체(416b) 위의 절연체(591)와, 절연체(591) 및 도전체(404) 위의 절연체(408)를 갖는다.
도 6의 (B)에 도시한 바와 같이, 절연체(412)는 산화물층(406c) 위에 적층되는 것이 바람직하고, 산화물층(406c) 및 절연체(412)는 절연체(591)의 개구부의 측면에 형성되는 것이 바람직하다. 또한, 도전체(404)는, 산화물층(406c) 및 절연체(412)에 덮인 개구부를 매립하도록 형성되는 것이 바람직하다. 또한, 도전체(404)는, 도전체(416a)와 도전체(416b) 사이의 영역(이격하는 영역) 위에 절연체(412)를 통해서 형성되는 것이 바람직하다.
도 7에 나타내는 트랜지스터(490)는, 산화물층(406c), 절연체(412) 및 도전체(404)의 구조가 도 6과 다르다. 도 7의 (A)는 트랜지스터(490)의 상면도를 나타낸다. 또한 도 7의 (A)에 나타내는 일점쇄선 E1-E2와, 일점쇄선 E3-E4에 대응하는 단면도를 도 7의 (B)에 나타낸다. 도 7의 (B)에 나타내는 트랜지스터(490)에 있어서, 절연체(412)는 산화물층(406c) 위에 적층된다. 또한, 산화물층(406c)은 절연체(591)의 개구부의 측면과, 절연체(591)의 상면에 접해서 형성된다. 절연체(412)는 산화물층(406c) 위에 형성된다. 도전체(404)는, 산화물층(406c) 및 절연체(412)에 덮인 개구부를 매립하도록 형성된다. 또한, 도전체(404)는, 산화물층(406c) 및 절연체(412)를 통해서 절연체(591)의 상면 위에 형성된다. 절연체(408)는, 도전체(404)의 상면에 접해서 설치된다. 또한 절연체(408)는, 도전체(404)의 측면의 적어도 일부에 접하는 것이 바람직하다.
<트랜지스터(490)의 변형예>
도 38의 (A)는 트랜지스터(490)의 상면도이다. 도 38의 (B)에는, 도 38의 (A)에 나타내는 일점쇄선 C1-C2와, 일점쇄선 C3-C4에 각각 대응하는 단면을 나타낸다.
도 38의 (B)에 나타내는 트랜지스터(490)는, 절연체(402)와, 절연체(402) 위의 산화물층(406a)과, 산화물층(406a) 위의 산화물층(406b)과, 산화물층(406a)의 측면, 및 산화물층(406b)의 상면 및 측면과 접하는, 도전체(416a) 및 도전체(416b)와, 산화물층(406a)의 측면, 산화물층(406b)의 상면 및 측면, 도전체(416a)의 상면 및 측면, 및 도전체(416b)의 상면 및 측면과 접하는 산화물층(406c)과, 산화물층(406c) 위의 절연체(412)와, 절연체(412) 위의 도전체(404)를 갖는다.
도 39의 (A)는 트랜지스터(490)의 상면도이다. 도 39의 (B)는 도 39의 (A)에 나타내는 일점쇄선 G1-G2 및 일점쇄선 G3-G4에 대응하는 단면도이다.
도 39의 (A) 및 도 39의 (B)에 나타내는 트랜지스터(490)는, 절연체(402)와, 절연체(402)의 볼록부 위의 산화물층(406a)과, 산화물층(406a) 위의 산화물층(406b)과, 산화물층(406b) 위의 산화물층(406c)과, 산화물층(406a), 산화물층(406b) 및 산화물층(406c)과 접하고, 간격을 두고 배치된 도전체(416a) 및 도전체(416b)와, 산화물층(406c) 위, 도전체(416a) 위 및 도전체(416b) 위의 절연체(412)와, 절연체(412) 위의 도전체(404)와, 도전체(416a) 위, 도전체(416b) 위, 절연체(412) 위 및 도전체(404) 위의 절연체(408)를 갖는다.
또한, 절연체(412)는, G3-G4 단면에 있어서, 적어도 산화물층(406b)의 측면과 접한다. 또한, 도전체(404)는, G3-G4 단면에 있어서, 적어도 절연체(412)를 통해서 산화물층(406b)의 상면 및 측면과 면한다.
또한, 도 40의 (A)에 도시한 바와 같이, 산화물층(406c)의 단부와 절연체(412)의 단부가 일치하지 않는 구성으로 해도 된다. 또한, 도 40의 (B)에 도시한 바와 같이, 도전체(404)의 단부와, 산화물층(406c)의 단부 및 절연체(412)의 단부가 개략 일치하는 구성으로 해도 된다.
도 41의 (A)는 트랜지스터(490)의 상면도의 일례이다. 도 41의 (A)의 일점쇄선 F1-F2 및 일점쇄선 F3-F4에 대응하는 단면도의 일례를 도 41의 (B)에 나타낸다. 또한, 도 41의 (A)에서는, 이해를 쉽게 하기 위해서, 절연체 등의 일부를 생략하여 나타낸다.
도 41에 나타내는 트랜지스터(490)는, 도전체(416a) 및 도전체(416b)를 갖지 않고, 도전체(426a) 및 도전체(426b)와, 산화물층(406b)이 접한다. 이 경우, 산화물층(406b) 또는/및 산화물층(406a)의, 적어도 도전체(426a) 및 도전체(426b)와 접하는 영역에 저저항 영역(423a)(저저항 영역(423b))을 설치하면 바람직하다. 저저항 영역(423a) 및 저저항 영역(423b)은, 예를 들어 도전체(404) 등을 마스크로 하고, 산화물층(406b) 또는/및 산화물층(406a)에 불순물을 첨가함으로써 형성하면 된다. 또한, 도전체(426a) 및 도전체(426b)가, 산화물층(406b)의 구멍(관통되어 있는 것) 또는 움푹한 곳(관통하지 않은 것)에 설치되어 있어도 상관없다. 도전체(426a) 및 도전체(426b)가, 산화물층(406b)의 구멍 또는 오목부에 설치됨으로써, 도전체(426a) 및 도전체(426b)와, 산화물층(406b)의 접촉 면적이 커지기 때문에, 접촉 저항의 영향을 작게 할 수 있다. 즉, 트랜지스터의 온 전류를 크게 할 수 있다.
도 42의 (A) 및 도 42의 (B)는 본 발명의 일 형태 트랜지스터(490)의 상면도 및 단면도이다. 도 42의 (A)는 상면도이고, 도 42의 (B)는 도 42의 (A)에 나타내는 일점쇄선 I1-I2 및 일점쇄선 I3-I4에 대응하는 단면도이다. 또한, 도 42의 (A)의 상면도에서는, 도면의 명료화를 위해서 일부 요소를 생략하여 도시하고 있다.
도 42의 (A) 및 도 42의 (B)에 나타내는 트랜지스터(490)는, 층(625) 위의 도전체(614)와, 도전체(614) 위의 절연체(612)와, 절연체(612) 위의 산화물층(606a)과, 산화물층(606a) 위의 산화물층(606b)과, 산화물층(606b) 위의 산화물층(606c)과, 산화물층(606a), 산화물층(606b) 및 산화물층(606c)과 접하고, 간격을 두고 배치된 도전체(616a) 및 도전체(616b)와, 산화물층(606c) 위, 도전체(616a) 위 및 도전체(616b) 위의 절연체(618)를 갖는다. 또한, 도전체(614)는, 절연체(612)를 통해서 산화물층(606b)의 하면과 면한다. 또한, 절연체(612)가 볼록부를 가져도 상관없다. 또한, 산화물층(606a)을 갖지 않아도 상관없다. 또한, 절연체(618)를 갖지 않아도 상관없다.
또한, 산화물층(606b)은, 트랜지스터(490)의 채널 형성 영역으로서의 기능을 갖는다. 또한, 도전체(614)는, 트랜지스터(490)의 제1 게이트 전극(프론트 게이트 전극이라고도 함)으로서의 기능을 갖는다. 또한, 도전체(616a) 및 도전체(616b)는, 트랜지스터(490)의 소스 전극 및 드레인 전극으로서의 기능을 갖는다.
또한, 절연체(618)는 과잉 산소를 포함하는 절연체이면 바람직하다.
또한, 도전체(614)는, 도전체(404)에 관한 기재를 참조한다. 또한, 절연체(612)는, 절연체(412)에 관한 기재를 참조한다. 또한, 산화물층(606a)은, 산화물층(406a)에 관한 기재를 참조한다. 또한, 산화물층(606b)은, 산화물층(406b)에 관한 기재를 참조한다. 또한, 산화물층(606c)은, 산화물층(406c)에 관한 기재를 참조한다. 또한, 도전체(616a) 및 도전체(616b)는, 도전체(416a) 및 도전체(416b)에 관한 기재를 참조한다. 또한, 절연체(618)는, 절연체(402)에 관한 기재를 참조한다.
따라서, 도 42에 나타내는 트랜지스터(490)는, 도 5에 도시한 트랜지스터(490)와 일부의 구조가 다를 뿐이라고 간주할 수 있는 경우가 있다. 구체적으로는, 도 5에 도시한 트랜지스터(490)의 도전체(404)를 갖지 않는 구조와 유사하다. 따라서, 도 42에 나타내는 트랜지스터(490)는, 도 5에 도시한 트랜지스터(490)에 관한 설명을 적절히 참조할 수 있다.
또한, 트랜지스터(490)는, 절연체(618)를 통해서 산화물층(606b)과 중첩되는 도전체를 가져도 된다. 상기 도전체는, 트랜지스터(490)의 제2 게이트 전극으로서 기능한다. 상기 도전체는, 도전체(413)에 관한 기재를 참조한다. 또한, 그 제2 게이트 전극에 의해 s-channel 구조를 형성하고 있어도 상관없다.
또한, 절연체(618) 위에는, 표시 소자가 설치되어 있어도 된다. 예를 들어, 화소 전극, 액정층, 공통 전극, 발광층, 유기 EL층, 양극, 음극 등이 설치되어 있어도 된다. 표시 소자는, 예를 들어 도전체(616a) 등과 접속되어 있다.
또한, 산화물층 위에 채널 보호막으로서 기능시킬 수 있는 절연체를 배치해도 된다. 또는, 도 43에 도시한 바와 같이, 도전체(616a) 및 도전체(616b)와, 산화물층(606c) 사이에, 절연체(619)를 배치해도 된다. 그 경우, 도전체(616a)(도전체(616b))와 산화물층(606c)은, 절연체(619) 내의 개구부를 통해서 접속된다. 절연체(619)는, 절연체(618)에 관한 기재를 참조하면 된다.
또한, 도 42의 (B)나 도 43의 (B)에 있어서, 절연체(618) 위에 도전체(613)를 배치해도 된다. 그 경우의 예를 도 44의 (A) 및 도 44의 (B)에 도시한다. 또한, 도전체(613)에 대해서는, 도전체(413)에 관한 기재를 참조한다. 또한, 도전체(613)에는, 도전체(614)와 동일한 전위나 동일한 신호가 공급되어도 되고, 다른 전위나 신호가 공급되어도 된다. 예를 들어, 도전체(613)에, 일정한 전위를 공급하여, 트랜지스터(490)의 역치 전압을 제어해도 된다. 즉, 도전체(613)는, 제2 게이트 전극으로서의 기능을 가질 수 있다.
<트랜지스터(491)>
다음에, 트랜지스터(491) 내지 트랜지스터(493)에 대해서 설명한다.
트랜지스터(491)는, 채널 형성 영역(407)과, 기판(400) 위의 절연체(462)와, 절연체(462) 위의 도전체(454)와, 도전체(454)의 측면에 접하는 절연막(470)과, 기판(400) 내에 위치하고, 도전체(454) 및 절연막(470)과 중첩되지 않는 영역인 영역(476)과, 절연막(470)과 중첩되는 영역인 영역(474)을 갖는다. 영역(476)은 저저항층이며, 트랜지스터(491)의 소스 영역 또는 드레인 영역으로서 기능하는 것이 바람직하다. 또한, 영역(474)은 LDD(가볍게 도프한 드레인) 영역으로서 기능하는 것이 바람직하다.
트랜지스터(491)는, p채널형, ｎ채널형 어느 것이든 되지만, 회로 구성이나 구동 방법에 따라서 적절한 트랜지스터를 사용하면 된다.
기판(400)은, 예를 들어 실리콘계 반도체 등의 반도체를 갖는 것이 바람직하고, 단결정 실리콘을 갖는 것이 바람직하다. 또는, Ge(게르마늄), SiGe(실리콘게르마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가져도 된다. 또한, 결정격자에 변형을 갖는 실리콘을 사용한 구성으로 해도 된다. 또는 GaAs와 AlGaAs 등을 사용함으로써 트랜지스터(491)를 HEMT(High Electron Mobility Tra㎱istor)로 해도 된다.
영역(476)은, 인 등의 n형의 도전성을 부여하는 원소 또는 붕소 등의 p형의 도전성을 부여하는 원소를 포함하는 것이 바람직하다.
도전체(454)는, 인 등의 n형의 도전성을 부여하는 원소 또는 붕소 등의 p형의 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 금속 재료, 합금 재료 또는 금속 산화물 재료 등의 도전성 재료를 사용할 수 있다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다.
도 1 및 도 2에 도시하는 트랜지스터(491)는, 트렌치 분리법(STI법: Shallow Trench Isolation) 등을 사용해서 소자 분리하는 예를 나타낸다. 구체적으로, 도 1에서는, 에칭 등에 의해 기판(400)에 형성된 트렌치에, 산화규소 등이 포함되는 절연물을 매립한 후, 그 절연물을 에칭 등에 의해 부분적으로 제거함으로써 형성되는 소자 분리 영역(460)에 의해, 트랜지스터(491)를 소자 분리시키는 경우를 예시하고 있다.
또한, 트렌치 이외의 영역에 존재하는 기판(400)의 볼록부에는, 트랜지스터(491)의 영역(476) 및 영역(474)과, 채널 형성 영역(407)이 설치되어 있다. 또한, 트랜지스터(491)는, 채널 형성 영역(407)을 덮는 절연체(462)와, 절연체(462)를 사이에 끼워서 채널 형성 영역(407)과 중첩되는 도전체(454)를 갖는다.
트랜지스터(491)에서는, 채널 형성 영역(407)에 있어서의 볼록부의 측부 및 상부와, 도전체(454)가 절연체(462)를 사이에 끼워서 중첩되는 것으로, 채널 형성 영역(407)의 측부와 상부를 포함한 넓은 범위에서 캐리어가 흐른다. 그로 인해, 트랜지스터(491)의 기판 위에 있어서의 전유 면적을 작게 억제하면서, 트랜지스터(491)에 있어서의 캐리어의 이동량을 증가시킬 수 있다. 그 결과, 트랜지스터(491)는, 온 전류가 커짐과 함께, 전계 효과 이동도가 높아진다. 특히, 채널 형성 영역(407)에 있어서의 볼록부의 채널폭 방향의 길이(채널폭)를 W, 채널 형성 영역(407)에 있어서의 볼록부의 막 두께를 T라 하면, 채널폭 W에 대한 막 두께 T의 비(T/W)에 상당하는 애스펙트비가 높은 경우, 캐리어가 흐르는 범위는 보다 넓어지기 때문에, 트랜지스터(491)의 온 전류를 보다 크게 할 수 있어, 전계 효과 이동도도 보다 높아진다.
또한, 벌크의 반도체 기판을 사용한 트랜지스터(491)의 경우, 애스펙트비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 보다 바람직하다.
또한, 트랜지스터(491)는 도 34의 (A)에 도시한 바와 같이, 기판(400)에 볼록부를 설치하지 않아도 된다. 또한, 트랜지스터(491)는 도 34의 (B)에 도시한 바와 같이, SOI(Silicon On I㎱ulator) 기판을 사용해서 형성해도 된다.
트랜지스터(492) 및 트랜지스터(493)에 대해서는, 트랜지스터(491)의 기재를 참조하면 된다.
[반도체 장치의 변형예]
다음에, 반도체 장치(500)의 도 1과 다른 구조의 예를 나타낸다.
도 8은 반도체 장치(500)의 단면을 나타낸다. 도 8에 나타내는 반도체 장치(500)는 층(627) 내지 층(631)을 갖는다. 여기서 간략화를 위해, 층(630) 및 층(631)의 상세는 생략한다. 여기에서 도 1에 도시하는 반도체 장치(500)와 비교하여, 도 8에서는 층(628)의 구조가 다르다.
도 1에 도시하는 층(628)은, 플러그(543) 위에 도전체(513)를 갖는다. 도전체(513)는 예를 들어 배선 등으로서 기능한다. 한편, 도 8에 나타내는 도전체(613)는, 플러그(543)와 도전체(513)를 겸하는 역할을 갖는다. 또는 도전체(613)는, 플러그(543)와 도전체(513)가 일체화된 구조를 갖는다. 여기서 반도체 장치(500)가 갖는 도전체(511)는, 도 4나 도 8에 예시한 바와 같이, 도전체(511)의 하면의 높이는, 절연체(464b)의 상면의 높이보다 낮아도 된다.
또한 도전체(613) 등의 도전체는 복수의 도전체의 적층이어도 된다. 예를 들어, 도전체(613a) 및 도전체(613b)의 적층으로 해도 된다. 도 9의 (A)는 도 8에 있어서 도전체(613)를 도전체(613a) 및 도전체(613b)의 적층으로 하는 예를 나타낸다. 도 9의 (A)에 있어서, 일점쇄선으로 둘러싸인 영역을 도 9의 (B)에 도시한다.
도전체(613), 도전체(613a) 및 도전체(613b)로서 사용할 수 있는 재료는 각각, 도전체(513), 도전체(513a) 및 도전체(513b)를 참조할 수 있다.
또한 도전체(513), 플러그(543), 도전체(613) 등의 도전체나 플러그는, 둥그스름한 형상을 가져도 된다. 도 10은, 도 9의 (B)에 나타내는 단면에 있어서 도전체(613) 등의 모서리가 둥그스름한 예를 나타낸다.
또한, 도 11에 도시한 바와 같이, 반도체 장치(500)는 절연체(581) 위에 절연체(571)를 갖고, 절연체(571) 위에 절연체(584)를 갖는 구성으로 해도 된다.
또한, 도 12에 도시한 바와 같이, 반도체 장치(500)는 절연체(581) 위에 절연체(571b)를 갖고, 절연체(571b) 위에 절연체(584)를 갖고, 절연체(584) 위에 절연체(571)를 가져도 된다. 여기서 절연체(571b)에 대해서는, 절연체(571)의 기재를 참조한다.
절연체(571b)의 유전율이 절연체(584)보다 높은 경우에는, 절연체(571b)의 막 두께는 절연체(584)의 막 두께보다 작은 것이 바람직하다. 예를 들어, 절연체(571b)의 막 두께는 바람직하게는 5㎚ 이상 200㎚ 이하, 보다 바람직하게는 5㎚ 이상 60㎚ 이하이고, 절연체(584)의 막 두께는 바람직하게는 30㎚ 이상 800㎚ 이하, 보다 바람직하게는 50㎚ 이상 500㎚ 이하이다. 또한, 예를 들어 절연체(571b)의 막 두께는 절연체(584)의 막 두께의 3분의 1 이하인 것이 바람직하다.
다음에, 반도체 장치(500)가 갖는 트랜지스터(490)로서 도 6에 나타내는 구성을 사용하는 예를, 도 13에 도시한다.
도 13에 나타내는 반도체 장치(500)는, 층(627) 내지 층(631)을 갖는다. 여기서 층(627) 및 층(631)의 상세는 생략한다. 또한 층(628)에 대해서는, 도 9 등의 기재를 참조할 수 있다.
도 1등에 나타내는 예에서는 층(629)에 있어서, 트랜지스터(490) 위에 절연체(408)를 갖고, 절연체(408) 위에 절연체(591)를 갖는다. 또한 절연체(591)의 상면은 평탄화되어 있다. 한편, 도 13에 있어서는 트랜지스터(490)의 적어도 일부를 덮는 절연체(591)를 갖고, 상면이 평탄화된 절연체(591) 위에 절연체(408)를 갖는다.
또한 도 13에 나타내는 반도체 장치(500)는, 절연체(408) 위에 층(630)을 갖는다. 층(630)은 절연체(408) 위에 절연체(592)를 갖는다. 절연체(592)는 절연체(592a)와, 절연체(592a) 위의 절연체(592b)와, 절연체(592b) 위의 절연체(592c)를 갖는다. 또한 도 13에 있어서, 플러그(544) 및 플러그(544b)는, 절연체(408) 위에 볼록부를 갖고, 도전체(514) 등은, 그 볼록부의 상부나 측부에 위치하는 것이 바람직하다. 또한 도전체(514) 등은, 플러그(544) 및 플러그(544b)를 매립하도록 형성되는 것이 바람직하다. 도전체(514) 등의 위에는, 플러그(544c)를 매립하도록층(631)의 도전체 등에 접속하는 플러그가 형성되어 있다.
여기서 도 13에 나타내는 반도체 장치(500)는, 트랜지스터(490)가 갖는 도전체(404) 위에 접해서 플러그(544c)를 갖는다. 또한 플러그(544c)는 절연체(408) 위에 볼록부를 갖고, 그 볼록부의 상부나 측부에 도전체를 갖는다.
여기서, 절연체(408)를 평탄화된 피형성면 위에 형성함으로써, 예를 들어 절연체(408)의 피복성이 향상되어, 수소 투과성을 보다 낮게 할 수 있는 경우가 있기 때문에 바람직하다. 또한, 절연체(408)의 블록 능력이 향상되기 때문에 절연체(408)를 얇게 할 수 있는 경우가 있다.
<용량 소자>
도 14는, 도 13에 나타내는 트랜지스터(490)에 인접해서 용량 소자(150)를 설치하고, 절연체(591)의 개구부에 형성하는 도전체(404b)를 용량 소자(150)의 한쪽 전극에 사용하고, 절연체(408)를 용량 소자(150)의 유전체에, 절연체(408) 위의 도전체를 용량 소자(150)의 다른 쪽 전극에 사용하는 예를 나타낸다. 여기서 도전체(404b)는, 도전체(404)와 동일한 공정에서 제작할 수 있다.
또한, 도 1에 도시하는 용량 소자(150)로 치환하고, 도 15의 (A) 내지 (C)에 나타내는 구조를 사용할 수 있다.
도 15의 (A)에 나타내는 용량 소자(150)는, 절연체(592)와, 도전체(514)와, 플러그(545)와 또한 절연체(592) 및 플러그(545) 위의 도전체(516)와, 도전체(516) 위의 절연체(572)와, 절연체(572) 위의 도전체(517)를 갖는다. 절연체(592), 도전체(514) 및 플러그(545)에 대해서는 도 1의 설명을 참조하면 된다. 또한, 도전체(517)는, 도 15에 도시한 바와 같이 도전체(517a) 및 도전체(517b)의 2층으로 성막해도 된다. 도전체(517a) 및 도전체(517b)는, 예를 들어 도전체(511a) 및 도전체(511b)를 참조하면 된다.
도 15의 (A)에 나타내는 용량 소자(150)에 있어서, 도전체(516)는, 절연체(593)의 오목부 내에 형성된다. 도전체(516) 위 및 절연체(593) 위에 절연체(572) 및 도전체(517a)로 되는 막을 성막하고, 그 후 오목부를 매립하도록 도전체(517b)로 되는 막을 성막하고, 그 후, 마스크를 사용해서 도전체(517b), 도전체(517a) 및 절연체(572)를 형성한다.
도 15의 (B)는 도 15의 (A)에 나타내는 용량 소자(150)와 비교하여, 도전체(516)와 플러그(545) 사이에, 도전체(515)를 갖는 점이 다르다.
또한, 도 15의 (C)에 도시한 바와 같이, 도전체(516) 등은, 절연체(592)의 오목부에 형성되어도 된다. 도 15의 (C)에 있어서 절연체(592)는, 도전체(516)의 저부와, 측부의 일부에 접한다. 또한, 절연체(593)는, 도전체(516)의 측부에 접한다. 또한 도 15의 (C)에 도시하는 바와 같이 절연체(592)와 절연체(593) 사이에, 절연체(581c)를 가져도 된다. 절연체(581c)는, 예를 들어 절연체(581a) 등을 참조하면 된다.
[반도체 장치의 제작 방법]
다음에, 본 발명의 일 형태의 반도체 장치의 제작 방법에 대해서, 도 16 내지 도 26을 사용해서 설명한다.
도 1에 도시하는 반도체 장치(500)의 제작 방법에 대해서, 도 16 내지 도 19를 사용해서 설명한다. 여기에서는 층(628) 내지 층(630)의 제작 방법에 대해서 설명한다.
층(627) 위에 절연체(581)을 성막한다. 그 후, 절연체(581) 위에 마스크(207)를 형성한다(도 16의 (A) 참조). 마스크(207)는, 예를 들어 레지스트를 사용해서 리소그래피법에 의해 제작해도 된다. 또한, 무기막 또는 금속막을 포함하는 하드 마스크를 형성해도 된다.
다음에, 마스크(207)를 사용해서 절연체(581)의 일부를 에칭하고, 개구부를 형성한다(도 16의 (B) 참조). 다음에, 마스크(207)를 제거하고, 그 후, 그 개구부 내 및 절연체(581) 위에 도전체(511d)를 성막한다(도 16의 (C) 참조).
다음에, 도전체(511d)의 표면을 평탄화해서 제거함으로써, 절연체(581)를 노출하고, 도전체(511) 등의 도전체를 형성한다(도 16의 (D) 참조). 도전체(511d)의 제거에는, 예를 들어 화학적 기계 연마(Chemical Mechanical Polishing: CMP)법 등의 연마법을 사용하는 것이 바람직하다. 또는, 건식에칭을 사용해도 된다. 예를 들어, 에치백 등의 방법을 사용하면 된다. CMP법 등의 연마법을 사용하는 경우에는, 도전체(511d)의 연마 속도는, 시료의 면 내에서 분포를 갖는 경우가 있다. 이 경우에, 연마 속도가 빠른 개소에 있어서는, 절연체(581)의 노출 시간이 길어지는 경우가 있다. 도전체(511d)의 연마 속도와 비교해서 절연체(581)의 연마 속도는 느린 것이 바람직하다. 절연체(581)의 연마 속도가 느림으로써, 도전체(511d)의 연마 공정에 있어서, 절연체(581)는, 연마의 스토퍼막으로서의 역할을 할 수 있다. 또한, 절연체(581)의 표면의 평탄성을 높일 수 있다.
여기서, CMP법이란, 피가공물의 표면을 화학적·기계적인 복합 작용에 의해, 평탄화하는 방법이다. 일반적으로 연마 스테이지 위에 연마천을 부착하고, 피가공물과 연마천 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜서, 슬러리와 피가공물 표면 사이에서의 화학 반응과, 연마천과 피가공물의 기계적 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
CMP법에 있어서, 연마천으로서는, 예를 들어 발포 폴리우레탄, 부직포, 스웨이드 등을 사용할 수 있다. 또한, 지립으로서는, 예를 들어 실리카(산화실리콘)나, 산화세륨, 산화망간, 산화알루미늄 등을 사용할 수 있다. 또한, 실리카로서 예를 들어 퓸드실리카나, 콜로이달실리카를 사용할 수 있다.
CMP법에 사용하는 슬러리는, 피가공물의 제거하기 쉬움이나, 슬러리 용액의 안정성의 관점에서, pH의 조정을 행하는 경우가 있다. 예를 들어, 산성의 슬러리를 사용하는 경우에는, 스토퍼막이 되는 절연체(581)는 산에 대한 내성이 높은 것이 바람직하다. 또한, 알칼리성의 슬러리를 사용하는 경우에는, 절연체(581)는 알칼리에 대한 내성이 높은 것이 바람직하다.
또한, 슬러리에 산화제로서, 예를 들어 과산화수소 등을 사용해도 된다.
여기서 일례로서, 도전체(511d)가 텅스텐을 갖고, 절연체(581)가 산화실리콘을 갖는 경우에 대해서 설명한다. 슬러리로서는, 예를 들어 지립에 퓸드실리카나, 콜로이달실리카를 사용하는 것이 바람직하다. 또한, 예를 들어 산성의 슬러리를 사용하는 것이 바람직하고, 예를 들어 산화제로서 과산화수소수를 사용하는 것이 바람직하다.
다음에, 절연체(581) 및 도전체(511) 위에 절연체(584)를 성막하고, 절연체(584) 위에 절연체(571)를 성막하고, 절연체(571) 위에 절연체(585a)를 성막한다(도 16의 (E) 참조). 또한, 도 16 내지 도 19에 나타내는 예에서는, 절연체(585)를 절연체(585a)와 절연체(585b)의 적층으로 한다. 여기서, 절연체(585a) 및 절연체(585b)로서, 동일한 재료를 사용해도 되고, 다른 재료를 사용해도 된다.
절연체(571)는, 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등에 의해 형성할 수 있다. 여기에서는 일례로서, 절연체(571)로서 스퍼터링법을 사용해서 산화알루미늄을 형성한다.
다음에, 절연체(585a) 위에 마스크를 형성하고, 절연체(585a), 절연체(571) 및 절연체(584)에 개구부를 형성한다(도 17의 (A) 참조). 그 후, 마스크를 제거한 후, 그 개구부와 절연체(585a) 위에 도전체를 성막하고, 그 도전체의 표면을 평탄화하도록 제거하고, 플러그(543) 등의 플러그를 형성한다(도 17의 (B) 참조). 여기서 일례로서, 플러그(543) 등으로서 텅스텐을 갖는 층을 사용하고, 절연체(585a)로서 산화실리콘을 갖는 층을 사용함으로써, CMP법을 사용해서 플러그(543)로 되는 도전체를 제거할 때, 절연체(585a)의 에칭 속도를 작게 억제할 수 있는 경우가 있다. 따라서, 절연체(585a)의 표면의 평탄성을 향상시킬 수 있는 경우가 있다. 또한, 플러그(543) 등의 플러그의 높이의 편차를 작게 할 수 있는 경우가 있다.
다음에, 절연체(585a) 및 플러그(543) 위에 절연체(585b)를 성막하고, 절연체(585)를 형성한다(도 17의 (C) 참조). 그 후, 절연체(585) 위에 마스크를 형성하고, 그 마스크를 사용해서 절연체(585)에 개구부를 형성한다(도 17의 (D) 참조). 여기에서 예를 들어 절연체(585)에 개구부를 형성할 때, 건식에칭이나 습식에칭 등을 사용할 수 있다. 여기서 개구부의 형성 시에, 절연체(585)의 에칭 속도와 비교해서 플러그(543)의 에칭 속도가 느린 경우에는, 도 17의 (D)에 도시한 바와 같이, 플러그(543) 등의 플러그는, 개구부 내에 볼록부를 형성한다.
다음에, 마스크를 제거한 후, 절연체(585)의 개구부 내 및 절연체(585) 위에 도전체를 성막하고, 그 도전체의 표면을 평탄화하도록 제거하고, 도전체(513)나 도전체(413) 등의 도전체를 형성한다. 그 후, 절연체(571a)를 성막한다(도 18의 (A) 참조). 절연체(571a)의 성막 방법은 절연체(571)를 참조하면 된다.
다음에, 절연체(571a) 위에 트랜지스터(490)를 형성한다. 먼저, 절연체(402)를 성막한다. 다음에, 산화물층(406a)으로 되는 제1 산화물을 성막하고, 제1 산화물 위에 산화물층(406b)으로 되는 제2 산화물을 성막하고, 그 후, 도전체(416a) 등으로 되는 제1 도전체를 성막한다. 그 후, 제1 도전체를 하드 마스크로서 사용해서 제1 산화물 및 제2 산화물을 가공하여, 산화물층(406a) 및 산화물층(406b)을 형성한다. 가공에는 예를 들어 건식에칭 등을 사용하면 된다.
다음에, 제1 도전체를 가공하여, 도전체(416a) 및 도전체(416b)를 형성한다. 그 후, 산화물층(406c) 및 절연체(412)를 형성한다. 그 후, 도전체(404)를 형성하고, 트랜지스터(490)를 제작한다.
여기에서 절연체(402)는, 과잉 산소를 포함시키도록 성막하면 된다. 또는, 절연체(402)의 성막 후에 산소를 첨가해도 상관없다. 산소의 첨가는, 예를 들어 이온 주입법에 의해, 가속 전압을 2㎸ 이상 100㎸ 이하로 하고, 도우즈양을 5×1014io㎱/㎠ 이상 5×1016io㎱/㎠ 이하로서 행하면 된다.
또한, 산화물층(406a)으로 되는 제1 산화물을 성막 후에 산소를 첨가해도 된다.
여기서, 산화물층(406b)으로 되는 제2 산화물을 성막 후에 가열 처리를 행해도 된다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하에서 행하면 된다. 가열 처리는, 불활성 가스 분위기 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 행한다. 가열 처리는 감압 상태에서 행해도 된다. 또는, 가열 처리는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리한 산소를 보충하기 위해서 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 가열 처리를 행해도 된다. 가열 처리에 의해, 산화물층(406a) 및 산화물층(406b)의 결정성을 높이는 것이나, 수소나 물 등의 불순물을 제거하는 것 등을 할 수 있다. 여기서 가열 처리 시에, 절연체(402)보다 하층의 재료로부터 수소나 물이 탈리하고, 산화물층(406b)까지 확산되는 경우가 있다.
산화물층(406a), 산화물층(406b) 및 산화물층(406c)으로 되는 막의 성막에는 예를 들어 스퍼터링법, CVD법, MBE법 또는 PLD법, ALD법 등을 사용할 수 있다. 또한, 산화물층(406a), 산화물층(406b) 및 산화물층(406c)으로 되는 막으로서, In-Ga-Zn 산화물층을 MOCVD법에 의해 성막하는 경우, 원료 가스로서 트리메틸인듐, 트리메틸갈륨 및 디메틸아연 등을 사용하면 된다. 또한, 상기 원료 가스의 조합에 한정되지 않고, 트리메틸인듐 대신에 트리에틸인듐 등을 사용해도 된다. 또한, 트리메틸갈륨 대신에 트리에틸갈륨 등을 사용해도 된다. 또한, 디메틸아연 대신에 디에틸아연 등을 사용해도 된다. 또한 산화물층(406a), 산화물층(406b) 및 산화물층(406c)의 건식에칭의 가스로서, 예를 들어 메탄(CH4)과 아르곤(Ar)의 혼합 가스 등을 사용할 수 있다.
다음에, 트랜지스터(490) 위에 절연체(408)를 성막한다(도 18의 (B) 참조). 절연체(408)의 제작 방법은, 절연체(571)를 참조할 수 있다. 여기서 도 18의 (B)에 있어서 일점쇄선으로 둘러싼 영역의 확대도를 도 18의 (C)에 도시한다.
여기에서 예를 들어 스퍼터링법에 의해 절연체(408)를 형성하면, 절연체(408)와 절연체(408)의 피형성면의 계면 및 그 근방에, 양자가 혼합되는 혼합층이 형성되기 때문에 바람직하다. 구체적으로는, 절연체(408)와 절연체(402)나, 절연체(408)와 절연체(412)의 계면 및 그 근방에, 혼합층(145)이 형성된다.
여기서 본 실시 형태에서는, 절연체(408)로서, 스퍼터링법에 의해 산화알루미늄을 형성한다. 또한, 스퍼터링 가스로서 산소를 포함하는 가스를 사용한다.
혼합층(145)에는, 스퍼터링 가스의 일부가 포함된다. 본 실시 형태에서는 스퍼터링 가스로서 산소를 포함하는 가스를 사용하기 때문에, 혼합층(145)에 산소가 포함된다. 따라서, 혼합층(145)은, 과잉 산소를 갖는다.
다음에, 가열 처리를 행한다. 가열 처리는, 바람직하게는 200℃ 이상 500℃ 이하, 보다 바람직하게는 300℃ 이상 450℃ 이하, 더욱 바람직하게는 350℃ 이상 400℃ 이하에서 행하면 된다.
가열 처리에 의해, 혼합층(145)에 포함되는 산소가 확산된다. 여기서 혼합층(145)에 포함되는 과잉 산소는, 절연체(402) 및 절연체(412) 등을 통해서 산화물층(406a), 산화물층(406b) 및 산화물층(406c)으로 확산된다. 절연체(408), 절연체(571) 및 절연체(571a)로서 산소를 투과하기 어려운 재료를 사용함으로써 혼합층(145)에 포함되는 과잉 산소를, 절연체(402) 및 절연체(412) 등을 통해서 산화물층(406a), 산화물층(406b) 및 산화물층(406c)에 효과적으로 확산시킬 수 있다. 혼합층(145)에 포함되는 과잉 산소가 확산되는 모습을 도 19의 (A)에 화살표로 나타낸다. 과잉 산소가 산화물층(406b) 등까지 이동함으로써, 산화물층(406b) 등의 결함(산소 결손)을 저감할 수 있다.
다음에, 절연체(408) 위에 절연체(591)를 성막한다. 그 후, 절연체(591), 절연체(408), 절연체(402) 및 절연체(571a)에 개구부를 형성하고, 그 개구부에 플러그(544)나 플러그(544b) 등의 플러그를 형성한다(도 19의 (B) 참조). 그 후, 층(630) 및 층(631)을 형성하고, 도 1에 도시하는 반도체 장치(500)를 제작할 수 있다.
다음에, 도 8이나 도 9 등에 도시하는 바와 같이 반도체 장치(500)가 도전체(613)를 갖는 경우에 있어서, 층(628)의 제작 방법을 도 20 및 도 21을 사용해서 설명한다. 여기에서는 일례로서, 도 9의 반도체 장치(500)의 제작 방법을 설명한다.
먼저, 층(627) 위에 절연체(581), 도전체(511) 등을 형성한다. 그 후, 절연체(581) 위에 절연체(584)를 성막하고, 절연체(584) 위에 절연체(571)를 성막하고, 절연체(571) 위에 절연체(585)를 성막한다. 그 후, 절연체(585) 위에 마스크를 형성하고, 그 마스크를 사용해서 절연체(585)에 개구부를 형성한다(도 20의 (A) 참조). 여기서 절연체(585)에 개구부를 형성할 때, 절연체(585)의 에칭 속도와 비교해서 절연체(571)의 에칭 속도가 작은 경우에는, 절연체(571)의 막 감소를 작게 할 수 있고, 절연체(571) 및 절연체(584)에 개구부를 형성할 때 에칭 시간을 제어하기 쉽게 되는 경우가 있고, 도전체(511)이 노출되는 시간을 작게 할 수 있는 경우가 있기 때문에 바람직하다. 그 후, 상기 마스크를 제거한다.
다음에, 절연체(585) 위 및 절연체(585)의 개구부 내의 절연체(571) 위에 마스크(208)를 형성한다(도 20의 (B) 참조). 여기서, 절연체(584)와 비교해서 절연체(571)의 에칭 속도가 작은 경우에는, 절연체(571)는, 절연체(584)를 에칭하기 위한 하드 마스크로서 기능하는 경우가 있다.
다음에, 마스크(208)를 사용해서 절연체(571) 및 절연체(584)를 에칭하고, 개구부를 형성한다(도 20의 (C) 참조).
다음에, 마스크(208)를 제거한 후, 절연체(585)의 개구부 내, 절연체(571)와 절연체(584)의 개구부 내 및 절연체(585) 위에 도전체(613a)나 도전체(413a)로 되는, 도전체(613d)를 성막한다(도 21의 (A) 참조).
다음에, 도전체(613d) 위에 도전체(613b)나 도전체(413b)로 되는, 도전체(613e)를 성막한다(도 21의 (B) 참조).
여기서 일례로서, 도전체(613d)로서, 질화탄탈륨과, 질화탄탈륨 위에 탄탈륨과, 탄탈륨 위에 구리를 적층하는 구조를 사용한다. 여기서 도전체(613d)의 상층으로서 사용하는 구리를, 「구리 시드층」이라고 부르는 경우가 있다. 질화탄탈륨은 예를 들어 스퍼터링법을 사용해서 형성하면 된다. 또한, 구리는 예를 들어, CVD법이나 스퍼터링법을 사용해서 형성하면 된다. 여기서 도전체(613d)에, 구리-망간합금층을 사용해도 된다. 또한, 구리-망간합금층 위에 구리의 층을 형성해도 된다.
또한 도전체(613e)의 일례로서, 여기에서는 구리를 사용한다. 구리는 예를 들어 도금법 등을 사용해서 형성할 수 있다.
다음에, 도전체(613e)의 표면을 평탄화하도록 도전체(613e) 및 도전체(613d)를 제거하고, 절연체(585)의 표면을 노출시키고, 도전체(613), 도전체(413) 등의 도전체를 형성함으로써, 도 9에 나타내는 층(628)을 제작할 수 있다(도 21의 (C) 참조).
다음에, 도 11에 도시하는 층(628)의 제작 방법을, 도 22에 도시한다.
먼저, 층(627) 위에 절연체(581) 및 도전체(511) 등의 도전체를 형성한다. 그 후, 절연체(581) 위에 절연체(571)를 성막하고, 절연체(571) 위에 절연체(584)를 성막한다. 그 후, 마스크를 사용해서 절연체(584)에 개구부를 형성한다(도 22의 (A) 참조). 여기서, 절연체(584)에 개구부를 형성할 때, 예를 들어 절연체(584)의 에칭 속도와 비교해서 절연체(571)의 에칭 속도가 작은 경우에는 도전체(511) 등을 보호하는 역할을 갖는 경우가 있다.
다음에, 절연체(584) 위에 마스크(209)을 형성한다(도 22의 (B) 참조). 그 후, 마스크(209)를 사용해서 절연체(584)를 에칭하고, 도 22의 (A)에 있어서 형성한 절연체(584)의 개구부를 사용해서 절연체(571)를 에칭한다(도 22의 (C) 참조).
다음에, 마스크(209)를 제거한 후, 절연체(584) 및 절연체(571)의 개구부에, 도전체(613) 및 도전체(413) 등의 도전체를 형성함으로써, 도 11에 도시하는 층(628)을 형성할 수 있다(도 22의 (D) 참조).
다음에, 도 13에 나타내는 층(629) 및 층(630)의 제작 방법을, 도 23 내지 도 26을 사용해서 설명한다.
먼저, 층(627) 위에 층(628)을 형성한다. 다음에, 층(628) 위에 절연체(571a), 절연체(402)를 형성한다. 다음에, 절연체(402) 위에 산화물층(406a)으로 되는 제1 산화물을 성막하고, 제1 산화물 위에 산화물층(406b)으로 되는 제2 산화물을 성막하고, 그 후, 도전체(416a) 등으로 되는 제1 도전체를 성막한다. 그 후, 제1 도전체를 하드 마스크로서 사용해서 제1 산화물 및 제2 산화물을 가공하고, 산화물층(406a) 및 산화물층(406b)을 형성한다. 가공에는 예를 들어 건식에칭 등을 사용하면 된다.
다음에, 절연체(591)를 성막한다. 그 후, 절연체(591) 위에 마스크를 형성하고, 그 마스크를 사용해서 절연체(591)에 개구부를 형성하고, 또한 제1 도전체를 가공하고, 도전체(416a) 및 도전체(416b)를 형성한다(도 23의 (A) 참조).
그 후, 마스크를 제거한 후, 산화물층(406c)으로 되는 산화물층(406f)과, 절연체(412)로 되는 절연체(412d)와, 도전체(404)로 되는 도전체(404d)를 성막한다(도 23의 (B) 참조).
다음에, 도전체(404d)의 표면을 평탄화하도록 도전체(404d), 절연체(412d), 산화물층(406f)을 제거하고, 도전체(404), 절연체(412) 및 산화물층(406c)을 형성한다(도 23의 (C) 참조). 이상의 공정에 의해, 트랜지스터(490)를 제작한다.
다음에, 절연체(591), 도전체(404), 절연체(412) 및 산화물층(406c) 위에 절연체(408)를 성막한다(도 24의 (A) 참조).
여기에서 예를 들어 스퍼터링법에 의해 절연체(408)를 형성하면, 절연체(408)와 절연체(408)의 피형성면의 계면 및 그 근방에, 양자가 혼합되는 혼합층(145)이 형성되기 때문에 바람직하다.
여기서 본 실시 형태에서는, 절연체(408)로서, 스퍼터링법에 의해 산화알루미늄을 형성한다. 또한, 스퍼터링 가스로서 산소를 포함하는 가스를 사용한다. 혼합층(145)은, 과잉 산소를 갖는 것이 바람직하다.
다음에, 가열 처리를 행함으로써, 혼합층(145)에 포함되는 산소가 확산된다. 여기서 혼합층(145)에 포함되는 과잉 산소는, 절연체(591), 절연체(412) 등을 통해서 산화물층(406a), 산화물층(406b) 및 산화물층(406c)으로 확산된다. 절연체(408), 절연체(571) 및 절연체(571a)로서 산소를 투과하기 어려운 재료를 사용함으로써 혼합층(145)에 포함되는 과잉 산소를, 절연체(402) 및 절연체(412) 등을 통해서 산화물층(406a), 산화물층(406b) 및 산화물층(406c)에 효과적으로 확산시킬 수 있다. 혼합층(145)에 포함되는 과잉 산소가 확산되는 모습을 도 24의 (B)에 화살표로 나타낸다. 여기서 도 24의 (B)에는 층(629)을 확대해서 나타낸다.
여기서, 도면을 보기 쉽게 하기 위해서, 혼합층(145)을 표기하지 않는 경우가 있다.
다음에, 절연체(408) 위에 절연체(592a)를 성막한다. 그 후, 절연체(592a), 절연체(408), 절연체(591), 절연체(402) 및 절연체(571a)에 개구부를 형성한다(도 25의 (A) 참조).
다음에, 절연체(592a), 절연체(408), 절연체(591), 절연체(402) 및 절연체(571a)에 형성한 개구부에 플러그(544), 플러그(544b) 등의 플러그를 형성한다(도 25의 (B) 참조).
다음에, 절연체(592a) 위에 절연체(592b)를 성막한다. 그 후, 절연체(592b) 위에 마스크(210)를 형성한다(도 25의 (C) 참조).
다음에, 마스크(210)를 사용해서 절연체(592b) 및 절연체(592a)에 개구부를 형성한다(도 26의 (A) 참조). 여기서 플러그(544) 및 플러그(544b)는, 절연체(592b) 및 절연체(592a)에 형성된 개구부 내에서, 절연체(408) 위에 볼록부를 갖는 경우가 있다.
다음으로 마스크를 제거 후, 형성한 개구부 내에 도전체(514) 등의 도전체를 형성한다. 그 후, 절연체(592b) 및 도전체(514) 위에 절연체(592c)를 성막한다. 그 후, 절연체(592c)에 개구부를 형성한다(도 26의 (B) 참조). 그 후, 개구부 내에 도전체를 형성하고, 도 13에 나타내는 층(629) 및 층(630)을 제작할 수 있다.
도전체(511), 도전체(513), 도전체(413), 도전체(613), 도전체(514) 등의 도전체나, 플러그(541), 플러그(543), 플러그(544), 플러그(545) 등의 플러그는, 스퍼터링법, CVD법(열CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, PLD법 또는 도금법 등에 의해 형성할 수 있다. 여기서 스퍼터링법에 있어서 예를 들어, 콜리메이터 방식이나, 타깃과 기판간의 거리를 길게 하는 롱 슬로우 방식이나, 이들을 조합함으로써, 매립성을 향상시킬 수 있다.
[회로의 일례]
다음에, 본 발명의 일 형태인 장치를 적용할 수 있는 회로의 일례를 나타낸다.
도 27의 (A)는 3개의 트랜지스터와, 용량 소자를 갖는 회로의 일례를 나타낸다. 여기서, 3개의 트랜지스터로서 도 1 등에 있어서 설명한 트랜지스터(490), 트랜지스터(491) 및 트랜지스터(492)를 사용하고, 용량 소자로서 용량 소자(150)를 사용하는 경우를 생각한다.
여기서, 도 27의 (A)의 회로에 사용되는 트랜지스터는, 예를 들어 도 1에 도시한 바와 같은 반도체 장치의 단면에 있어서, 층(627) 또는 층(629) 중 어느 하나에 설치되는 것이 바람직하다. 특히, 트랜지스터(491) 및 트랜지스터(492)를 층(627)에, 트랜지스터(490)를 층(629)에 설치하고, 사이에 층(628)을 설치함으로써, 트랜지스터(490) 내지 트랜지스터(492)에 있어서, 우수한 특성을 얻을 수 있다. 또한, 용량 소자(150)는, 층(628) 내지 층(631) 중 어느 층에 설치되어도 된다.
도 27의 (A)에 나타내는 회로를 갖는 장치의 일례로서, 도 1의 구조를 사용할 수 있다. 도 1에 있어서, 트랜지스터(491) 및 트랜지스터(492)는 층(627)에 형성되고, 트랜지스터(490)는 층(629)에 형성되고, 용량 소자는 층(631)에 형성된다.
도 27의 (A)에 있어서, 트랜지스터(490)의 소스 또는 드레인의 한쪽은 플로팅 노드(FN)를 통해서 트랜지스터(491)의 게이트 전극 및 용량 소자(150)의 한쪽 전극에 접속한다. 또한, 트랜지스터(490)의 소스 또는 드레인의 다른 쪽은, 트랜지스터(492)의 소스 또는 드레인의 한쪽에 접속한다. 이들 접속은, 층(628)에 설치되는 도전체를 통해서 접속하는 것이 바람직하다. 또한, 트랜지스터(491)의 소스 전극 또는 드레인 전극의 한쪽은, 층(628)에 설치되는 도전체 등을 통해서, 예를 들어 층(631)에 접속하는 단자 SL에 접속한다. 트랜지스터(491)의 소스 또는 드레인의 다른 쪽은, 트랜지스터(492)의 소스 또는 드레인의 다른 쪽과 접속한다.
도 1에 있어서 트랜지스터(491)의 게이트 전극인 도전체(454)는, 층(628)에 설치되는 플러그(543), 도전체(513) 등의 도전체를 통해서, 층(631)이 갖는 용량 소자(150)의 전극인 도전체(516)와 접속한다. 도전체(516)는, 층(629) 및 층(630)에 설치되는 도전체 및 플러그를 통해서 트랜지스터(490)의 소스 전극 또는 드레인 전극의 한쪽인 도전체(416b)와 접속한다. 트랜지스터(492)의 소스 또는 드레인의 한쪽은, 층(628) 내지 층(630)의 도전체 및 플러그를 통해서, 트랜지스터(490)의 소스 전극 또는 드레인 전극의 한쪽인 도전체(416a)와 접속한다.
여기서 도 1에 있어서 트랜지스터(493)와 같이 층(627)에 설치되는 트랜지스터는, 예를 들어 도 27 등에 나타내는 회로에 접속하는 주변 회로, 예를 들어 드라이버 회로나, 컨버터 등에 사용해도 된다.
도 27의 (B)는 도 27의 (A)와 비교하여, 트랜지스터(492)를 갖지 않은 점이 다르다. 트랜지스터(492)를 갖지 않은 것에 의해, 회로의 집적도를 높일 수 있는 경우가 있다.
도 27의 (B)에 나타내는 회로를 갖는 반도체 장치(500)의 일례로서, 도 29에 나타내는 반도체 장치(500)를 나타낸다.
도 29는, 도 1과 비교하여, 플러그(544)가 도전체(513) 및 도전체(416b)에 접하는 점이 다르다. 도 1에서는 플러그(544) 및 플러그(544b)를 갖는 데 비해, 도 29에서는 플러그(544b)가 필요없기 때문에, 회로의 집적도를 높일 수 있다.
여기서, 도 29에 있어서, 절연체(571a) 및 절연체(402)에 제1 개구부로서 개구부(632)를 형성하고, 그 후, 절연체(591), 절연체(408), 절연체(412) 및 산화물층(406c)에 제2 개구부를 형성하고, 플러그(544)는, 개구부(632) 및 제2 개구부를 매립하도록 형성하는 것이 바람직하다. 예를 들어, 절연체(571a)가 산화알루미늄 및 산화하프늄을 갖는 경우를 생각한다. 이들 재료는, 예를 들어 산화실리콘 등의 재료와 비교하여, 건식에칭 등에 있어서 에칭 속도가 작은 경우가 있다. 따라서, 미리 개구부(632)를 설치한 후, 제2 개구부를 설치함으로써, 예를 들어 도전체(416b)의 건식에칭 분위기에의 노출 시간을 작게 할 수 있어, 도전체(416b)의 막 감소를 보다 작게 할 수 있는 경우가 있어 바람직하다.
도 29는, 도 1과 비교하여, 절연체(581)과 절연체(584) 사이에, 절연체(581) 위의 절연체(582)와, 절연체(582) 위의 절연체(583)를 갖는다. 절연체(583)의 상면은 절연체(584)와 접한다. 플러그(542)와, 도전체(512)란, 각각 절연체(582)와, 절연체(583)에 매립되도록 형성된다. 플러그(542)는, 도전체(511)의 상면과 접하는 것이 바람직하다. 도전체(512)는, 플러그(542)의 상면과 접하는 것이 바람직하다.
또한, 도 29는, 도 1과 비교하여, 절연체(592) 위에 절연체(593)와, 절연체(593)에 매립되도록 형성되는 도전체(515) 및 플러그(546)를 갖는다. 도전체(515)는 플러그(545)의 상면에 접하는 것이 바람직하고, 플러그(546)는 도전체(515)의 상면에 접하는 것이 바람직하다. 또한, 플러그(546)는, 도전체(516)의 하면에 접하는 것이 바람직하다.
도 27의 (B)에 사용할 수 있는 레이아웃의 상면도를 도 30 및 도 31에 도시한다. 또한, 도 30 및 도 31에 이점쇄선으로 둘러싸는 영역은, 도 27의 (B)에 나타내는 회로(또는 셀이라 칭하는 경우도 있음)의 일 단위를 구성하는 면적의 예를 나타낸다.
도 30의 (A)는 트랜지스터(491)의 채널 영역 및 소스 드레인 영역 등(사선으로 나타내는 영역)과, 게이트 전극으로서 기능하는 도전체(454)와, 그 소스 드레인 영역이나 도전체(454)가 상층의 도전체와 접속하는 플러그(541) 등을 형성하는 영역(점선)을 나타낸다.
도 30의 (B)는 도전체(511) 등의 도전체와, 그 도전체와 상층의 도전체를 접속하는 플러그(542) 등을 형성하는 영역(일점쇄선)을 나타낸다.
도 30의 (C)는 도전체(512) 등의 도전체와, 그 도전체와 상층의 도전체를 접속하는 플러그(543) 등을 형성하는 영역(점선)을 나타낸다.
도 30의 (D)는 도전체(413) 및 플러그(543)와, 개구부(632)를 나타낸다.
도 30의 (E)는 트랜지스터(490)가 갖는 반도체층(406) 및 도전체(404)와, 개구부(632)와, 상층의 도전체와 접속하는 플러그(544)를 형성하는 영역을 나타낸다.
도 30의 (F)는 도전체(514) 등의 도전체와, 그 도전체와 상층의 도전체를 접속하는 플러그(545) 등을 형성하는 영역(일점쇄선)을 나타낸다.
도 31의 (A)는 도전체(515)와, 도전체(515)와 상층의 도전체(516)를 접속하는 플러그(546)가 형성되는 영역을 나타낸다.
도 31의 (B)는 도전체(516)와, 도전체(517)와, 도전체(517)와 상층의 도전체를 접속하는 플러그(547)가 형성되는 영역을 나타낸다.
도 31의 (C)는 도전체(518b)를 나타낸다.
또한, 도 30 및 도 31에 도시하는 상면도를 순서대로 적층한 사시도를 도 32에 도시한다. 또한, 보기 쉽게 하기 위해서 각 층 사이의 거리를 실제보다 크게 해서 나타내고 있다.
또한, 도 33은 도 30 내지 도 32에 나타내는 레이아웃과는 다른 일례를 나타낸다. 도 33에 도시하는 상면도와 비교하여, 도 30의 (E)에서는 회로에 필요로 하는 면적을 보다 작게 할 수 있다. 또한 도 33에서는, 도전체(416b)에 접하는 플러그(544b)와, 도전체(513)에 접하는 플러그(544)를 갖는 데 비해, 도 30의 (E)에서는 플러그(544b)가 필요없기 때문에, 회로의 집적도를 높일 수 있다.
다음에, 도 27의 (C)에 나타내는 회로를 갖는 반도체 장치(500)의 단면의 일례를 도 35에 도시한다. 도 27의 (C)에 나타내는 회로는 예를 들어, 기억 장치로서 기능하는 하나의 셀이다. 도 35는, 인접하는 2개의 셀이 접속하는 예를 나타낸다. 인접하는 셀은, 단자 BL에 접속하는 플러그(544b)를 공유한다. 따라서, 회로의 집적도를 높일 수 있다. 플러그(544b)는 인접하는 2개의 트랜지스터(490)가 갖는 각각의 도전체(416a)의, 양쪽과 접한다. 플러그(544b)는 도전체(513) 및 플러그(543)를 통해서 도전체(512)에 접속한다. 도전체(512)는 단자 BL로서 기능하는 것이 바람직하다.
도 35에 있어서, 용량 소자(150)는 트랜지스터(490) 위에 중첩된다. 트랜지스터(490)가 갖는 도전체(416a)는, 플러그(544), 도전체(514) 등을 통해서 용량 소자(150)가 갖는 도전체(516)와 접속한다.
또한 도 35에 도시한 바와 같이, 반도체 장치(500)는 층(627)에 트랜지스터(494)를 가져도 된다. 여기에서 예를 들어 트랜지스터(494)를 p형 채널, 트랜지스터(491)를 n형 채널로 해도 된다.
도 36은, 도 27의 (C)에 나타내는 회로를 갖는 반도체 장치(500)의 단면의 일례를 나타낸다. 도 35에 있어서는, 트랜지스터(490)로부터 단자 BL로, 층(628)의 도전체를 통해서 접속하는 데 비해, 도 36은, 트랜지스터(490)로부터 단자 BL로, 층(631)의 도전체를 통해서 접속하는 점이 다르다.
도 36에 있어서, 인접하는 2개의 트랜지스터(490)는, 도전체(416b)를 공유한다. 따라서, 회로의 집적도를 높일 수 있다. 도전체(416b)는, 플러그(544b), 층(630) 및 층(631)에 형성되는 도전체 및 플러그 등을 통해서 도전체(518)에 접속한다. 도전체(518)는 단자 BL로서 기능하는 것이 바람직하다.
<회로 동작>
도 27의 (A), (B), (C) 및 도 28의 (A)에 나타내는 회로는, 기억 장치로서 기능할 수 있다.
도 27의 (B)에 나타내는 회로의 동작에 대해서 설명한다.
도 27의 (B)에 나타내는 회로는, 트랜지스터(491)의 게이트 전위가 유지 가능하다고 하는 특성을 가짐으로써, 이하에 기재한 바와 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대해서 설명한다. 먼저, 단자 WWL의 전위를, 트랜지스터(490)가 도통 상태로 되는 전위로 해서, 트랜지스터(490)를 도통 상태로 한다. 이에 의해, 단자 BL의 전위가, 트랜지스터(491)의 게이트 및 용량 소자(150)의 전극의 한쪽과 전기적으로 접속하는 노드 FN에 부여된다. 즉, 트랜지스터(491)의 게이트에는, 소정의 전하가 부여된다(기입). 여기에서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함)의 어느 하나가 부여되는 것으로 한다. 그 후, 단자 WWL의 전위를, 트랜지스터(490)가 비도통 상태로 되는 전위로 함으로써, 노드 FN에 전하가 유지된다(유지).
트랜지스터(490)의 반도체층으로서 산화물 반도체를 사용함으로써, 오프 전류를 매우 작게 할 수 있기 때문에, 노드 FN의 전하는 장기간에 걸쳐 유지된다.
다음으로 정보의 판독에 대해서 설명한다. 단자 BL에 소정의 전위(정전위)를 부여한 상태에서, 단자 CL에 적절한 전위(판독 전위)를 부여하면, 단자 SL은, 노드 FN에 유지된 전하량에 따른 전위를 취한다. 이것은, 트랜지스터(491)를 ｎ채널형으로 하면, 트랜지스터(491)의 게이트에 High 레벨 전하가 부여되어 있는 경우의 외관 상 역치 전압 Vth _H는, 트랜지스터(491)의 게이트에 Low 레벨 전하가 부여되어 있는 경우의 외관 상 역치 전압 Vth _L보다 낮아지기 때문이다. 여기서, 외관 상 역치 전압이란, 트랜지스터(491)를 「도통 상태」로 하기 위해서 필요한 단자 CL의 전위를 말하기로 한다. 따라서, 단자 CL의 전위를 Vth _H와 Vth _L 사이의 전위 V0으로 함으로써, 노드 FN에 부여된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, 노드 FN에 High 레벨 전하가 부여되어 있는 경우에는, 단자 CL의 전위가 V0(>Vth _H)으로 되면, 트랜지스터(491)는 「도통 상태」가 된다. 한편, 노드 FN에 Low 레벨 전하가 부여되어 있는 경우에는, 단자 CL의 전위가 V0(<Vth _L)으로 되더라도, 트랜지스터(491)는 「비도통 상태」 그대로이다. 이로 인해, 단자 SL의 전위를 판별함으로써, 노드 FN에 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하는 경우, 판독 시에는, 원하는 메모리 셀의 정보를 판독해야만 한다. 정보를 판독하지 않는 메모리 셀에 있어서는, 노드 FN에 부여된 전하에 의하지 않고 트랜지스터(491)가 「비도통 상태」로 되는 전위, 즉 Vth _H보다 낮은 전위를 단자 CL에 부여함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 된다. 또는, 정보를 판독하지 않는 메모리 셀에 있어서는, 노드 FN에 부여된 전하에 의하지 않고 트랜지스터(491)가 「도통 상태」로 되는 전위, 즉, Vth _L보다 높은 전위를 단자 CL에 부여함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 된다.
다음에, 도 27의 (A)에 나타내는 회로에 있어서도, 도 27의 (B)와 마찬가지로 정보의 기입, 유지 및 판독을 할 수 있다. 여기서 도 27의 (A)에서는 트랜지스터(492)를 갖기 때문에, 예를 들어 다른 메모리 셀의 정보를 판독하지 않기 위해서는 트랜지스터(492)를 비도통 상태로 함으로써, 단자 BL로부터 단자 SL에의 누설 전류를 억제할 수 있는 경우가 있다. 또한, 판독에 있어서, 다른 메모리 셀의 정보를 판독하지 않기 위해서는, 트랜지스터(492)가 「비도통 상태」로 되는 전위를 단자 RWL에 입력하면 되고, 높은 전위를 단자 CL에 부여하지 않아도 되는 경우가 있다.
이상으로 나타낸 반도체 장치는, 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하게 된다. 즉, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력이 낮은 반도체 장치를 실현할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 그 반도체 장치는, 정보의 기입에 높은 전압이 불필요하기 때문에, 소자의 열화가 생기기 어렵다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인발을 행하지 않기 때문에, 절연체의 열화와 같은 문제가 발생하지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치는, 종래의 불휘발성 메모리에서 문제로 되고 있는 재기입 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된 반도체 장치이다. 또한, 트랜지스터의 도통 상태, 비도통 상태에 따라, 정보의 기입이 행해지기 때문에, 고속의 동작이 가능하게 된다.
도 27의 (C)에 도시하는 반도체 장치는, 트랜지스터(491)를 갖지 않은 점에서 도 27의 (B)에 나타낸 반도체 장치와 다르다. 이 경우도 도 27의 (B)에 나타낸 반도체 장치와 마찬가지의 동작에 의해 정보의 기입 및 유지 동작이 가능하다.
도 27의 (C)에 도시하는 반도체 장치에 있어서의, 정보의 판독에 대해서 설명한다. 트랜지스터(490)가 도통 상태가 되면, 부유 상태인 단자 BL과 용량 소자(150)가 도통하고, 단자 BL과 용량 소자(150) 사이에 전하가 재분배된다. 그 결과, 단자 BL의 전위가 변화한다. 단자 BL의 전위의 변화량은, 용량 소자(150)의 전극의 한쪽 전위(또는 용량 소자(150)에 축적된 전하)에 의해, 다른 값을 취한다.
예를 들어, 용량 소자(150)의 전극의 한쪽 전위를 V, 용량 소자(150)의 용량을 C, 단자 BL이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 단자 BL의 전위를 VB0이라 하면, 전하가 재분배된 후의 단자 BL의 전위는, (CB×VB0+C×V)/(CB+C)로 된다. 따라서, 메모리 셀의 상태로서, 용량 소자(150)의 한쪽 전위 V가 V1과 V0(V1>V0)의 2개의 상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 단자 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하고 있는 경우의 단자 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다.
그리고, 단자 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 주변 회로는, 예를 들어 층(627)이 갖는 트랜지스터(493) 등을 사용한 구성으로 하면 된다.
도 28의 (B)에 도시하는 회로도는, p채널형 트랜지스터(2200)와 ｎ채널형 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 회로의 구성을 나타내고 있다. 도 1 내지 도 4에 도시하는 반도체 장치(500)는, 도 28의 (B)에 나타내는 회로를 가져도 된다. 그 경우에는, 예를 들어 트랜지스터(2200)를 층(629)에 설치하고, 트랜지스터(2100)를 층(627)에 설치하고, 트랜지스터의 소스 전극 또는 드레인 전극이나, 게이트 전극의 접속에, 층(628) 등에 설치되는 도전체를 사용하는 것이 바람직하다.
또한 도 28의 (C)에 도시하는 회로도는, 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 나타내고 있다. 이러한 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다. 도 1 내지 도 4에 도시하는 반도체 장치(500)는, 도 28의 (C)에 나타내는 회로를 가져도 된다. 그 경우에는, 예를 들어 트랜지스터(2200)를 층(629)에 설치하고, 트랜지스터(2100)를 층(627)에 설치하고, 트랜지스터의 소스 전극 또는 드레인 전극이나, 게이트 전극의 접속에, 층(628) 등에 설치되는 도전체를 사용하는 것이 바람직하다.
도 28의 (A)에는, 본 발명의 일 형태인 장치에 적용할 수 있는 회로의 일례를 나타낸다.
도 28의 (A)에 나타내는 회로는, 용량 소자(660a)와, 용량 소자(660b)와, 트랜지스터(661a)와, 트랜지스터(661b)와, 트랜지스터(662a)와, 트랜지스터(662b)와, 인버터(663a)와, 인버터(663b)와, 배선 BL과, 배선 BLB와, 배선 WL과, 배선 CL과, 배선 GL을 갖는다.
도 28의 (A)에 나타내는 회로는, 인버터(663a) 및 인버터(663b)가 링 접속함으로써 플립플롭이 구성되는 메모리 셀이다. 인버터(663b)의 출력 신호가 출력되는 노드를 노드 VN1이라 하고, 인버터(663a)의 출력 신호가 출력되는 노드를 노드 VN2라 한다. 또한, 상기 메모리 셀을 매트릭스 형상으로 배치함으로써, 기억 장치(메모리 셀 어레이)를 구성할 수 있다.
트랜지스터(662a)의 소스, 드레인의 한쪽은 배선 BL과 전기적으로 접속되고, 소스, 드레인의 다른 쪽은 노드 VN1과 전기적으로 접속되고, 게이트는 배선 WL과 전기적으로 접속한다. 트랜지스터(662b)의 소스, 드레인의 한쪽은 노드 VN2와 전기적으로 접속되고, 소스, 드레인의 다른 쪽은 배선 BLB와 전기적으로 접속되고, 게이트는 배선 WL과 전기적으로 접속한다.
트랜지스터(661a)의 소스, 드레인의 한쪽은 노드 VN1과 전기적으로 접속되고, 소스, 드레인의 다른 쪽은 용량 소자(660a)의 한쪽 전극과 전기적으로 접속되고, 게이트는 배선 GL과 전기적으로 접속한다. 여기서, 트랜지스터(661a)의 소스, 드레인의 다른 쪽과, 용량 소자(660a)의 한쪽 전극 사이의 노드를 노드 NVN1이라 한다. 트랜지스터(661b)의 소스, 드레인의 한쪽은 노드 VN2와 전기적으로 접속되고, 소스, 드레인의 다른 쪽은 용량 소자(660b)의 한쪽 전극과 전기적으로 접속되고, 게이트는 배선 GL과 전기적으로 접속한다. 여기서, 트랜지스터(661b)의 소스, 드레인의 다른 쪽과, 용량 소자(660b)의 한쪽 전극 사이의 노드를 노드 NVN2라 한다.
용량 소자(660a)의 다른 쪽 전극은 배선 CL과 전기적으로 접속한다. 용량 소자(660b)의 다른 쪽 전극은 배선 CL과 전기적으로 접속한다.
트랜지스터(662a) 및 트랜지스터(662b)의 도통 상태, 비도통 상태의 선택은, 배선 WL에 부여하는 전위에 의해 제어할 수 있다. 트랜지스터(661a) 및 트랜지스터(661b)의 도통 상태, 비도통 상태의 선택은, 배선 GL에 부여하는 전위에 의해 제어할 수 있다.
도 28의 (A)에 나타낸 메모리 셀의 기입, 유지 및 판독에 대해서 이하에 설명한다.
기입 시는, 먼저 배선 BL 및 배선 BLB에 데이터 0 또는 데이터 1에 대응하는 전위를 인가한다.
예를 들어, 데이터 1을 기입하고자 하는 경우, 배선 BL을 하이레벨인 전원 전위(VDD), 배선 BLB를 접지 전위로 한다. 다음에, 배선 WL에 트랜지스터(662a), 트랜지스터(662b)의 역치 전압에 VDD를 더한 전위 이상의 전위(VH)를 인가한다.
다음에, 배선 WL의 전위를 트랜지스터(662a), 트랜지스터(662b)의 역치 전압 미만으로 함으로써, 플립플롭에 기입한 데이터 1이 유지된다.
판독 시는, 미리 배선 BL 및 배선 BLB를 VDD라 한다. 다음에, 배선 WL에 VH를 인가함으로써, 배선 BL은 VDD 그대로 변화하지 않지만, 배선 BLB는 트랜지스터(662a) 및 인버터(663a)를 통해서 방전하여, 접지 전위로 된다. 이 배선 BL과 배선 BLB의 전위차를 감지 증폭기(도시하지 않음)에서 증폭함으로써 유지된 데이터 1을 판독할 수 있다.
또한, 데이터 0을 기입하고자 하는 경우에는, 배선 BL을 접지 전위, 배선 BLB를 VDD라 하고, 그 후 배선 WL에 VH를 인가하면 된다. 다음에, 배선 WL의 전위를 트랜지스터(662a), 트랜지스터(662b)의 역치 전압 미만으로 함으로써, 플립플롭에 기입한 데이터 0이 유지된다. 판독 시는, 미리 배선 BL 및 배선 BLB를 VDD라 하고, 배선 WL에 VH를 인가함으로써, 배선 BLB는 VDD 그대로 변화하지 않지만, 배선 BL은 트랜지스터(662b) 및 인버터(663b)를 통해서 방전하여, 접지 전위로 된다. 이 배선 BL과 배선 BLB의 전위차를 감지 증폭기에서 증폭함으로써 유지된 데이터 0을 판독할 수 있다.
따라서, 도 28의 (A)에 도시하는 반도체 장치는 소위 SRAM(Static Random Access Memory)으로서 기능한다. SRAM은 플립플롭을 사용해서 데이터를 유지하기 때문에, 리프레시 동작이 불필요하다. 그로 인해, 데이터의 유지 시의 소비 전력을 억제할 수 있다. 또한, 플립플롭에 있어서 용량 소자를 사용하지 않기 때문에, 고속 동작이 요구되는 용도에 적합하다.
또한, 도 28의 (A)에 도시하는 반도체 장치는, 트랜지스터(661a)를 통해서, 노드 VN1로부터 노드 NVN1로 데이터를 기입하는 것이 가능하다. 마찬가지로, 트랜지스터(661b)를 통해서, 노드 VN2로부터 노드 NVN2로 데이터를 기입하는 것이 가능하다. 기입된 데이터는, 트랜지스터(661a) 또는 트랜지스터(661b)를 비도통 상태로 함으로써 유지된다. 예를 들어, 전원 전위의 공급을 멈춘 경우에도, 노드 VN1 및 노드 VN2의 데이터를 유지할 수 있는 경우가 있다.
전원 전위의 공급을 멈추면, 즉시 데이터가 소실되는 종래의 SRAM과 달리, 도 28의 (A)에 도시하는 반도체 장치는, 전원 전위의 공급을 멈춘 후에도 데이터를 유지할 수 있다. 그로 인해, 적절히 전원 전위를 온 또는 오프함으로써, 소비 전력이 작은 반도체 장치를 실현할 수 있다. 예를 들어, CPU의 기억 영역에 도 28의 (A)에 도시하는 반도체 장치를 사용함으로써 CPU의 소비 전력을 작게 할 수도 있다.
또한, 노드 NVN1 및 노드 NVN2에 데이터를 유지하는 기간은, 트랜지스터(661a) 및 트랜지스터(661b)의 오프 전류에 따라 변화하는 것을 알 수 있다. 따라서, 데이터의 유지 기간을 길게 하기 위해서는, 트랜지스터(661a) 및 트랜지스터(661b)에는, 오프 전류가 낮은 트랜지스터를 사용하면 되게 된다. 또는, 용량 소자(660a) 및 용량 소자(660b)의 용량을 크게 하면 되게 된다.
예를 들어, 트랜지스터(661a) 및 용량 소자(660a)로서 트랜지스터(490) 및 용량 소자(150)를 사용함으로써, 노드 NVN1에 장기간에 걸쳐서 데이터를 유지하는 것이 가능하게 된다. 마찬가지로, 트랜지스터(490) 및 용량 소자(150)를, 트랜지스터(661b) 및 용량 소자(660b)로서 사용하면, 노드 NVN2에 장기간에 걸쳐서 데이터를 유지하는 것이 가능하게 된다. 따라서, 트랜지스터(661a) 및 트랜지스터(661b)에 대해서는, 트랜지스터(490)에 관한 기재를 참조하면 된다. 또한, 용량 소자(660a) 및 용량 소자(660b)에 대해서는, 용량 소자(150)에 관한 기재를 참조하면 된다.
도 28의 (A)에 나타내는 트랜지스터(662a), 트랜지스터(662b), 인버터(663a)에 포함되는 트랜지스터 및 인버터(663b)에 포함되는 트랜지스터는, 트랜지스터(661a), 트랜지스터(661b), 용량 소자(660a) 및 용량 소자(660b)와 적어도 일부를 중첩하여 제작할 수 있다. 따라서, 도 28의 (A)에 도시하는 반도체 장치는, 종래의 SRAM과 비교해서 점유 면적을 크게 증대시키지 않고, 제작할 수 있는 경우가 있다. 트랜지스터(662a), 트랜지스터(662b), 인버터(663a)에 포함되는 트랜지스터 및 인버터(663b)에 포함되는 트랜지스터에 대해서는, 트랜지스터(491)에 관한 기재를 참조하면 된다.
또한, 도 1 내지 도 14, 도 21, 도 22 및 도 24에 나타내는 구조에 있어서, 트랜지스터(490)의 소스 전극 또는 드레인 전극의 한쪽과 용량 소자(150)의 접속을, 도 28의 (A)의 회로의 트랜지스터(661a)의 소스 전극 또는 드레인 전극의 한쪽과 용량 소자(660a)의 접속에 적용해도 된다. 또한, 트랜지스터(490)의 소스 전극 또는 드레인 전극의 다른 쪽과 트랜지스터(491)의 소스 전극 또는 드레인 전극의 한쪽의 접속을, 도 28의 (A)의 회로에 있어서의 트랜지스터(661a)의 소스 전극 또는 드레인 전극의 다른 쪽과 트랜지스터(662a)의 소스 전극 또는 드레인 전극의 한쪽의 접속에 적용해도 된다.
[반도체층(406)]
반도체층(406)은, 산화물층(406a), 산화물층(406b) 및 산화물층(406c)을 적층한 구성을 갖는 것이 바람직하다.
반도체층(406)으로서, 예를 들어 인듐(In)을 포함하는 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체는, 예를 들어 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체는, 원소 M을 포함하면 바람직하다.
원소 M은, 바람직하게는 알루미늄, 갈륨, 이트륨 또는 주석 등이다. 그 외의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 지르코늄, 몰리브덴, 란탄, 세륨, 네오디뮴, 하프늄, 탄탈륨, 텅스텐, 마그네슘 등이 있다. 단, 원소 M으로서, 전술한 원소를 복수 조합해도 상관없는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 원소 M은, 예를 들어 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체는, 아연을 포함하면 바람직하다. 산화물 반도체는 아연을 포함하면 결정화되기 쉬워지는 경우가 있다.
단, 반도체층(406)은, 인듐을 포함하는 산화물에 한정되지 않는다. 반도체층(406)은, 예를 들어 아연 주석 산화물, 갈륨 주석 산화물, 산화갈륨 등의, 인듐을 포함하지 않고, 아연을 포함하는 산화물, 갈륨을 포함하는 산화물, 주석을 포함하는 산화물 등이어도 상관없다.
반도체층(406)은, 예를 들어 에너지 갭이 큰 산화물 반도체를 사용한다. 반도체층(406)에 사용하는 산화물 반도체의 에너지 갭은, 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더욱 바람직하게는 3eV 이상 3.5eV 이하이다.
산화물 반도체는, 스퍼터링법, CVD(Chemical Vapor Deposition)법(MOCVD(Metal Organic Chemical Vapor Deposition)법, ALD(Atomic Layer Deposition)법, 열CVD법 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법을 포함하지만 이것에 한정되지 않음), MBE(Molecular Beam Epitaxy)법 또는 PLD(Pulsed Laser Deposition)법을 사용해서 성막하면 된다. 플라즈마 CVD법은, 비교적 저온에서 고품질의 막이 얻어진다. MOCVD법, ALD법 또는 열CVD법 등의, 성막 시에 플라즈마를 사용하지 않는 성막 방법을 사용하면, 피형성면에 대미지가 발생하기 어렵고 또한 결함이 적은 막이 얻어진다.
CVD법 및 ALD법은, 타깃 등으로부터 방출되는 입자가 퇴적하는 성막 방법과는 달리, 피처리물의 표면에 있어서의 반응에 의해 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어려워, 양호한 단차 피복성을 갖는 성막 방법이다. 특히, ALD법은, 우수한 단차 피복성과, 우수한 두께의 균일성을 갖기 때문에, 애스펙트비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 단, ALD법은, 비교적 성막 속도가 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합해서 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은, 원료 가스의 유량비에 의해, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는, 원료 가스의 유량비에 의해, 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들어 CVD법 및 ALD법에서는, 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화한 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용해서 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 트랜지스터나 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
예를 들어, 반도체층(406)으로서, 열CVD법에서 InGaZnOX(X>0)막을 성막하는 경우에는, 트리메틸인듐(In(CH3)3), 트리메틸갈륨(Ga(CH3)3) 및 디메틸아연(Zn(CH3)2)을 사용한다. 또한, 이들의 조합에 한정되지 않고, 트리메틸갈륨 대신에 트리에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 디메틸아연 대신에 디에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, 반도체층(406)으로서, ALD법에서, InGaZnOX(X>0)막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차 반복 도입해서 InO2층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 순차 반복 도입해서 GaO층을 형성하고, 또한 그 후 Zn(CH3)2 가스와 O3 가스를 순차 반복 도입해서 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 제한하지 않는다. 또한, 이들 가스를 사용해서 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성해도 된다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링한 H2O 가스를 사용해도 되지만, H를 포함하지 않는 O3 가스를 사용하는 쪽이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스나 트리스(아세틸아세토네이트)인듐을 사용해도 된다. 또한, 트리스(아세틸아세토네이트)인듐은, In(acac)3라고도 칭한다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스나 트리스(아세틸아세토네이트)갈륨을 사용해도 된다. 또한, 트리스(아세틸아세토네이트)갈륨은, Ga(acac)3라고도 칭한다. 또한, Zn(CH3)2 가스나, 아세트산 아연을 사용해도 된다. 이들 가스종에는 한정되지 않는다.
산화물 반도체를 스퍼터링법으로 성막하는 경우, 파티클수 저감을 위해, 인듐을 포함하는 타깃을 사용하면 바람직하다. 또한, 원소 M의 원자수비가 높은 산화물 타깃을 사용한 경우, 타깃의 도전성이 낮아지는 경우가 있다. 인듐을 포함하는 타깃을 사용하는 경우, 타깃의 도전율을 높일 수 있어, DC 방전, AC 방전이 용이하게 되기 때문에, 대면적의 기판에 대응하기 쉬워진다. 따라서, 반도체 장치의 생산성을 높일 수 있다.
또한, 산화물 반도체를 스퍼터링법으로 성막하는 경우, 타깃의 원자수비는, In:M:Zn이 3:1:1, 3:1:2, 3:1:4, 1:1:0.5, 1:1:1, 1:1:2, 1:4:4, 4:2:4.1 등으로 하면 된다.
또한, 산화물 반도체를 스퍼터링법으로 성막하면, 타깃의 원자수비로부터 어긋난 원자수비의 산화물 반도체가 성막되는 경우가 있다. 특히, 아연은, 타깃의 원자수비보다 성막된 산화물 반도체의 원자수비가 작아지는 경우가 있다. 구체적으로는, 타깃에 포함되는 아연의 원자수비의 40atomic% 이상 90atomic%정도 이하로 되는 경우가 있다.
산화물층(406a) 및 산화물층(406c)은, 산화물층(406b)을 구성하는 산소 이외의 원소 중, 1종 이상의 동일한 금속 원소를 포함하는 재료에 의해 형성되는 것이 바람직하다. 이러한 재료를 사용하면, 산화물층(406a) 및 산화물층(406b)의 계면, 및 산화물층(406c) 및 산화물층(406b)의 계면에 계면 준위를 발생하기 어렵게 할 수 있다. 따라서, 계면에 있어서의 캐리어의 산란이나 포획이 발생하기 어려워, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 역치 전압의 편차를 저감하는 것이 가능하게 된다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 실현하는 것이 가능하게 된다.
산화물층(406a) 및 산화물층(406c)의 두께는, 3㎚ 이상 100㎚ 이하, 바람직하게는 3㎚ 이상 50㎚ 이하로 한다. 또한, 산화물층(406b)의 두께는, 3㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 100㎚ 이하, 더욱 바람직하게는 3㎚ 이상 50㎚ 이하로 한다.
또한, 산화물층(406b)이 In-M-Zn 산화물(In과 원소 M과 Zn을 포함하는 산화물)이고, 산화물층(406a) 및 산화물층(406c)도 In-M-Zn 산화물일 때, 산화물층(406a) 및 산화물층(406c)을 In:M:Zn=x1:y1:z1[원자수비], 산화물층(406b)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, y1/x1이 y2/x2보다 커지는 산화물층(406a), 산화물층(406c) 및 산화물층(406b)을 선택한다. 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상 커지는 산화물층(406a), 산화물층(406c) 및 산화물층(406b)을 선택한다. 더욱 바람직하게는, y1/x1이 y2/x2보다 2배 이상 커지는 산화물층(406a), 산화물층(406c) 및 산화물층(406b)을 선택한다. 보다 바람직하게는, y1/x1이 y2/x2보다 3배 이상 커지는 산화물층(406a), 산화물층(406c) 및 산화물층(406b)을 선택한다. 이때, 산화물층(406b)에 있어서, y2가 x2 이상이면 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 단, y2가 x2의 3배 이상이 되면 트랜지스터의 전계 효과 이동도가 저하되어 버리기 때문에, y2는 x2의 3배 미만이면 바람직하다. 산화물층(406a) 및 산화물층(406c)을 상기 구성으로 함으로써, 산화물층(406a) 및 산화물층(406c)을, 산화물층(406b)보다 산소 결손이 발생하기 어려운 층으로 할 수 있다.
또한, 산화물층(406a)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높게 한다. 또한, 산화물층(406b)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 25atomic%보다 높고, M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic%보다 높고, M이 66atomic% 미만으로 한다. 또한, 산화물층(406c)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic%보다 높고, 더욱 바람직하게는 In이 25atomic% 미만, M이 75atomic%보다 높게 한다. 또한, 산화물층(406c)은, 산화물층(406a)과 동종의 산화물을 사용해도 상관없다.
예를 들어, In 또는 Ga를 포함하는 산화물층(406a) 및 In 또는 Ga를 포함하는 산화물층(406c)으로서, In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4 또는 1:9:6 등인 원자수비의 타깃을 사용해서 형성한 In-Ga-Zn 산화물이나, In:Ga=1:9 또는 7:93 등인 원자수비의 타깃을 사용해서 형성한 In-Ga 산화물을 사용할 수 있다. 또한, 산화물층(406b)으로서, 예를 들어 In:Ga:Zn=1:1:1 또는 3:1:2 등인 원자수비의 타깃을 사용해서 형성한 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 산화물층(406a) 및 산화물층(406b)의 원자수비는 각각, 오차로서 상기 원자수비의 플러스 마이너스 20%의 변동을 포함한다.
산화물층(406b)은, 산화물층(406a) 및 산화물층(406c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 산화물층(406b)으로서, 산화물층(406a) 및 산화물층(406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은, 진공 준위와 전도띠 하단부의 에너지와의 차이다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 블록성을 갖는다. 그로 인해, 산화물층(406c)이 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70% 이상, 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상으로 한다.
단, 산화물층(406a) 또는/및 산화물층(406c)이, 산화갈륨이어도 상관없다. 예를 들어, 산화물층(406c)으로서, 산화갈륨을 사용하면 도전체(416a) 또는 도전체(416b)와 도전체(404) 사이에 발생하는 누설 전류를 저감할 수 있다. 즉, 트랜지스터(490)의 오프 전류를 작게 할 수 있다.
산화물층(406a) 및 산화물층(406c)은, 예를 들어 산화물층(406b)보다 전자 친화력이 작기 때문에, 산화물층(406b)보다 절연체에 가깝다. 따라서, 게이트 전압을 인가하면, 산화물층(406a), 산화물층(406b), 산화물층(406c) 중, 산화물층(406b)에 채널이 형성되기 쉽다.
또한, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터(「OS 트랜지스터」라고도 함)에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체 중의 불순물 및 산소 결손을 저감해서 고순도 진성화하고, 산화물층(406b)을 진성 또는 실질적으로 진성이라 간주할 수 있는 산화물 반도체로 하는 것이 바람직하다. 예를 들어, 산화물층(406b)에 과잉 산소를 공급함으로써, 산소 결손을 저감할 수 있는 경우가 있다. 또한, 적어도 산화물층(406b) 중의 채널 형성 영역이 진성 또는 실질적으로 진성이라 간주할 수 있는 산화물 반도체로 하는 것이 바람직하다.
또한, 반도체층(406) 중 적어도 산화물층(406b)에 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)를 사용하는 것이 바람직하다. 또한, CAAC-OS에 대해서는, 다음 실시 형태에서 상세하게 설명한다.
CAAC-OS는 유전율 이방성을 갖는다. 구체적으로는, CAAC-OS는 a축 방향 및 b축 방향의 유전율보다, c축 방향의 유전율이 크다. 채널이 형성되는 반도체막에 CAAC-OS를 사용하여, 게이트 전극을 c축 방향으로 배치한 트랜지스터는, c축 방향의 유전율이 크기 때문에, 게이트 전극으로부터 발생하는 전계가 CAAC-OS 전체에 도착하기 쉽다. 따라서, 서브문턱스윙값(S값)을 작게 할 수 있다. 또한, 반도체막에 CAAC-OS를 사용한 트랜지스터는, 미세화에 의한 S값의 증대가 발생하기 어렵다.
또한, CAAC-OS는 a축 방향 및 b축 방향의 유전율이 작기 때문에, 소스와 드레인간에 발생하는 전계의 영향이 완화된다. 따라서, 채널 길이 변조 효과나, 단채널 효과, 등이 발생하기 어려워, 트랜지스터의 신뢰성을 높일 수 있다.
여기서, 채널 길이 변조 효과란, 드레인 전압이 역치 전압보다 높은 경우에, 드레인측으로부터 공핍층이 퍼져서, 실효 상의 채널 길이가 짧아지는 현상을 말한다. 또한, 단채널 효과란, 채널 길이가 짧아지는 것에 의해, 역치 전압의 저하 등의 전기 특성의 악화가 발생하는 현상을 말한다. 미세한 트랜지스터일수록, 이들 현상에 의한 전기 특성의 열화가 발생하기 쉽다.
[산화물 반도체막의 에너지 밴드 구조]
여기서, 산화물층(406a), 산화물층(406b) 및 산화물층(406c)의 적층에 의해 구성되는 반도체층(406)의 기능 및 그 효과에 대해서, 도 37에 나타내는 에너지 밴드 구조도를 사용해서 설명한다. 도 37은, 트랜지스터(490)의 채널 형성 영역의 에너지 밴드 구조를 나타내고 있다.
도 37 중, Ec382, Ec383a, Ec383b, Ec383c, Ec386은, 각각, 절연체(402), 산화물층(406a), 산화물층(406b), 산화물층(406c), 절연체(412)의 전도띠 하단부의 에너지를 나타내고 있다.
여기서, 전자 친화력은, 진공 준위와 가전자띠 상단부의 에너지의 차(「이온화 포텐셜」이라고도 함)로부터 에너지 갭을 뺀 값으로 된다. 또한, 에너지 갭은, 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자띠 상단부의 에너지차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 Versa Probe)를 사용하여 측정할 수 있다.
또한, 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:6인 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:2인 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV, 전자 친화력은 약 4.3eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:8인 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.4eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:10인 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV, 전자 친화력은 약 4.7eV이다. 또한, 원자수비가 In:Ga:Zn=3:1:2인 타깃을 사용해서 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV, 전자 친화력은 약 5.0eV이다.
절연체(402)와 절연체(412)는 절연물이기 때문에, Ec382와 Ec386은, Ec383a, Ec383b 및 Ec383c보다 진공 준위에 가깝다(전자 친화력이 작다).
또한, Ec383a는, Ec383b보다 진공 준위에 가깝다. 구체적으로는, Ec383a는, Ec383b보다 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, Ec383c는, Ec383b보다 진공 준위에 가깝다. 구체적으로는, Ec383c는, Ec383b보다 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
여기서, 산화물층(406a)과 산화물층(406b) 사이에는, 산화물층(406a)과 산화물층(406b)의 혼합 영역을 갖는 경우가 있다. 또한, 산화물층(406b)과 산화물층(406c) 사이에는, 산화물층(406b)과 산화물층(406c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은, 계면 준위 밀도가 낮아진다. 그로 인해, 산화물층(406a), 산화물층(406b) 및 산화물층(406c)의 적층체는, 각각의 계면 근방에 있어서, 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조로 된다.
이때, 전자는, 산화물층(406a) 내 및 산화물층(406c) 내가 아닌, 산화물층(406b) 내를 주로 해서 이동한다. 따라서, 산화물층(406a) 및 산화물층(406b)의 계면에 있어서의 계면 준위 밀도, 산화물층(406b)과 산화물층(406c)의 계면에 있어서의 계면 준위 밀도를 낮게 함으로써, 산화물층(406b) 내로 전자의 이동이 저해되는 일이 적어, 트랜지스터(490)의 온 전류를 높게 할 수 있다.
또한, 산화물층(406a)과 절연체(402)의 계면 및 산화물층(406c)과 절연체(412)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위(390)가 형성될 수 있지만, 산화물층(406a) 및 산화물층(406c)이 있는 것에 의해, 산화물층(406b)과 그 트랩 준위를 멀리 떨어지게 할 수 있다.
또한, 트랜지스터(490)가 s-channel 구조를 갖는 경우, 산화물층(406b)의 전체에 채널이 형성된다. 따라서, 산화물층(406b)이 두꺼울수록 채널 영역은 커진다. 즉, 산화물층(406b)이 두꺼울수록, 트랜지스터(490)의 온 전류를 높게 할 수 있다. 예를 들어, 20㎚ 이상, 바람직하게는 40㎚ 이상, 더욱 바람직하게는 60㎚ 이상, 보다 바람직하게는 100㎚ 이상의 두께 영역을 갖는 산화물층(406b)으로 하면 된다. 단, 트랜지스터(490)를 갖는 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어 300㎚ 이하, 바람직하게는 200㎚ 이하, 더욱 바람직하게는 150㎚ 이하의 두께 영역을 갖는 산화물층(406b)으로 하면 된다.
또한, 트랜지스터(490)의 온 전류를 높게 하기 위해서는, 산화물층(406c)의 두께는 작을수록 바람직하다. 예를 들어, 10㎚ 미만, 바람직하게는 5㎚ 이하, 더욱 바람직하게는 3㎚ 이하의 영역을 갖는 산화물층(406c)으로 하면 된다. 한편, 산화물층(406c)은, 채널이 형성되는 산화물층(406b)에, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 인입하지 않도록 막는 기능을 갖는다. 그로 인해, 산화물층(406c)은, 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 0.3㎚ 이상, 바람직하게는 1㎚ 이상, 더욱 바람직하게는 2㎚ 이상의 두께 영역을 갖는 산화물층(406c)으로 하면 된다.
또한, 신뢰성을 높게 하기 위해서는, 산화물층(406a)은 두껍고, 산화물층(406c)은 얇은 것이 바람직하다. 예를 들어, 10㎚ 이상, 바람직하게는 20㎚ 이상, 더욱 바람직하게는 40㎚ 이상, 보다 바람직하게는 60㎚ 이상의 두께 영역을 갖는 산화물층(406a)으로 하면 된다. 산화물층(406a)의 두께를, 두껍게 함으로써, 인접하는 절연체와 산화물층(406a)의 계면으로부터 채널이 형성되는 산화물층(406b)까지의 거리를 이격할 수 있다. 단, 트랜지스터(490)를 갖는 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어 200㎚ 이하, 바람직하게는 120㎚ 이하, 더욱 바람직하게는 80㎚ 이하의 두께 영역을 갖는 산화물층(406a)으로 하면 된다.
또한, 산화물 반도체 중의 실리콘은, 캐리어 트랩이나 캐리어 발생원으로 되는 경우가 있다. 따라서, 산화물층(406b)의 실리콘 농도는 낮을수록 바람직하다. 예를 들어, 산화물층(406b)과 산화물층(406a) 사이에, 예를 들어 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018atoms/㎤ 미만의 실리콘 농도로 되는 영역을 갖는다. 또한, 산화물층(406b)과 산화물층(406c) 사이에, SIMS에 있어서, 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 2×1018atoms/㎤ 미만의 실리콘 농도로 되는 영역을 갖는다.
또한, 산화물층(406b)의 수소 농도를 저감하기 위해서, 산화물층(406a) 및 산화물층(406c)의 수소 농도를 저감하면 바람직하다. 산화물층(406a) 및 산화물층(406c)은, SIMS에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하의 수소 농도로 되는 영역을 갖는다. 또한, 산화물층(406b)의 질소 농도를 저감하기 위해서, 산화물층(406a) 및 산화물층(406c)의 질소 농도를 저감하면 바람직하다. 산화물층(406a) 및 산화물층(406c)은, SIMS에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하의 질소 농도로 되는 영역을 갖는다.
또한, 산화물 반도체에 구리가 혼입되면, 전자 트랩을 생성하는 경우가 있다. 전자 트랩은, 트랜지스터의 역치 전압을 플러스 방향으로 변동시키는 경우가 있다. 따라서, 산화물층(406b)의 표면 또는 내부에 있어서의 구리 농도는 낮을수록 바람직하다. 예를 들어, 산화물층(406b), 구리 농도가 1×1019atoms/㎤ 이하, 5×1018atoms/㎤ 이하 또는 1×1018atoms/㎤ 이하로 되는 영역을 가지면 바람직하다.
전술한 3층 구조는 일례이다. 예를 들어, 산화물층(406a) 또는 산화물층(406c)이 없는 2층 구조로 해도 상관없다. 또는, 산화물층(406a)의 위 또는 아래 또는 산화물층(406c)의 위 또는 아래에, 산화물층(406a), 산화물층(406b) 및 산화물층(406c)으로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 해도 상관없다. 또는, 산화물층(406a)의 위, 산화물층(406a)의 아래, 산화물층(406c)의 위, 산화물층(406c)의 아래 중 어느 2개소 이상에, 산화물층(406a), 산화물층(406b) 및 산화물층(406c)으로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 해도 상관없다.
특히, 본 실시 형태에 예시하는 트랜지스터(490)는, 채널폭 방향에 있어서, 산화물층(406b)의 상면과 측면이 산화물층(406c)과 접하고, 산화물층(406b)의 하면이 산화물층(406a)과 접해서 형성되어 있다(도 5의 (B) 참조). 이와 같이, 산화물층(406b)을 산화물층(406a)과 산화물층(406c)으로 덮는 구성으로 함으로써, 상기 트랩 준위의 영향을 더 저감할 수 있다.
또한, 산화물층(406a) 및 산화물층(406c)의 밴드 갭은, 산화물층(406b)의 밴드 갭보다 넓은 쪽이 바람직하다.
본 발명의 일 형태에 따르면, 전기 특성의 편차가 적은 트랜지스터를 실현할 수 있다. 따라서, 전기 특성의 편차가 적은 반도체 장치를 실현할 수 있다. 본 발명의 일 형태에 따르면, 신뢰성이 양호한 트랜지스터를 실현할 수 있다. 따라서, 신뢰성이 양호한 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체의 밴드 갭은 2eV 이상이기 때문에, 채널이 형성되는 반도체막에 산화물 반도체를 사용한 트랜지스터는, 오프 전류를 매우 작게 할 수 있다. 구체적으로는, 소스와 드레인간의 전압이 3.5V, 실온(25℃) 하에 있어서, 채널폭 1㎛당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉, 온/오프비를 20자리 이상 150자리 이하로 할 수 있다.
본 발명의 일 형태에 따르면, 소비 전력이 적은 트랜지스터를 실현할 수 있다. 따라서, 소비 전력이 적은 반도체 장치를 실현할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 산화물 반도체의 구조에 대해서 설명한다.
<산화물 반도체의 구조>
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 의사 비정질 산화물 반도체(a-like OS: amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 별도의 관점에서는, 산화물 반도체는, 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로, 준안정 상태에서 고정화되어 있지 않는 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합각도가 유연해서, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않은 구조라 바꿔 쓸 수도 있다.
거꾸로 생각해보면, 본질적으로 안정된 산화물 반도체의 경우, 완전한 비정질(completely amorphous) 산화물 반도체라 할 수는 없다. 또한, 등방적이 아닌(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라 칭할 수는 없다. 단, a-like OS는, 미소한 영역에서 주기 구조를 갖지만, 공동(보이드라고도 함)을 갖고 있어, 불안정한 구조이다. 그로 인해, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선은, CAAC-OS에 대해서 설명한다.
CAAC-OS는, c축 배향한 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나이다.
투과형 전자 현미경(TEM: Tra㎱mission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그로 인해, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 말할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 대해서 설명한다. 도 45의 (A)에, 시료면과 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라 칭한다. Cs 보정 고분해능 TEM상의 취득은, 예를 들어 니혼덴시 가부시끼가이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F등에 의해 행할 수 있다.
도 45의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 45의 (B)에 나타낸다. 도 45의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열되어 있음을 확인할 수 있다. 금속 원자의 각 층 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있어, CAAC-OS의 피형성면 또는 상면과 평행해진다.
도 45의 (B)에 도시한 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 45의 (C)는, 특징적인 원자 배열을, 보조선으로 나타낸 것이다. 도 45의 (B) 및 도 45의 (C)로부터, 펠릿 하나의 크기는 1㎚ 이상의 것이나, 3㎚ 이상의 것이 있고, 펠릿과 펠릿의 기울기에 의해 발생하는 간극의 크기는 0.8㎚ 정도임을 알 수 있다. 따라서, 펠릿을, 나노 결정(nc: nanocrystal)이라 칭할 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라 칭할 수도 있다.
여기서, Cs 보정 고분해능 TEM상을 기초로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 중첩된 구조로 된다(도 45의 (D) 참조). 도 45의 (C)에서 관찰된 펠릿과 펠릿 사이에서 기울기가 발생하고 있는 개소는, 도 45의 (D)에 나타내는 영역(5161)에 상당한다.
또한, 도 46의 (A)에, 시료면과 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타낸다. 도 46의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 46의 (B), 도 46의 (C) 및 도 46의 (D)에 나타낸다. 도 46의 (B), 도 46의 (C) 및 도 46의 (D)로부터, 펠릿은, 금속 원자가 삼각 형상, 사각 형상 또는 육각형 형상으로 배열되어 있음을 확인할 수 있다. 그러나, 다른 펠릿간에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의해 해석한 CAAC-OS에 대해서 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대해, out-of-plane법에 의한 구조 해석을 행하면, 도 47의 (A)에 도시하는 바와 같이 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되는 점에서, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있음을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방인 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방인 피크는, CAAC-OS 중 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. 더 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여 c축으로 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ 스캔)을 행하더라도, 도 47의 (B)에 도시하는 바와 같이 명료한 피크는 나타나지 않는다. 이에 비해, InGaZnO4의 단결정 산화물 반도체이면, 2θ를 56° 근방에 고정해서 φ 스캔한 경우, 도 47의 (C)에 도시하는 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙한 것을 확인할 수 있다.
다음에, 전자 회절에 의해 해석한 CAAC-OS에 대해서 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 시료면에 평행하게 프로브 직경이 300㎚인 전자선을 입사시키면, 도 48의 (A)에 도시한 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있음을 알 수 있다. 한편, 동일한 시료에 대하여 시료면에 수직으로 프로브 직경이 300㎚인 전자선을 입사시켰을 때의 회절 패턴을 도 48의 (B)에 도시한다. 도 48의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않음을 알 수 있다. 또한, 도 48의 (B)에 있어서의 제1 링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 48의 (B)에 있어서의 제2 링은 (110)면 등에 기인한다고 생각된다.
전술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하하는 경우가 있기 때문에, 거꾸로 생각해보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소에서, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗는 것으로 산화물 반도체의 원자 배열을 어지럽혀서, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽혀서, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의해 특성이 변동하는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더욱 바람직하게는 1×1010/㎤ 미만이고, 1×10-9/㎤ 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라 칭한다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라 할 수 있다.
<nc-OS>
다음에, nc-OS에 대해서 설명한다.
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는, 1㎚ 이상 10㎚ 이하 또는 1㎚ 이상 3㎚ 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10㎚보다 크고 100㎚ 이하인 산화물 반도체를 미결정 산화물 반도체라 칭하는 경우가 있다. nc-OS는, 예를 들어 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에 있어서의 펠릿과 기원을 같이할 가능성이 있다. 그로 인해, 이하에서는 nc-OS의 결정부를 펠릿이라 칭하는 경우가 있다.
nc-OS는, 미소한 영역(예를 들어, 1㎚ 이상 10㎚ 이하의 영역, 특히 1㎚ 이상 3㎚ 이하의 영역)에 있어서 원자 배열에 주기성을 갖는다. 또한, nc-OS는, 다른 펠릿간에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여 펠릿보다 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여 펠릿보다 큰 프로브 직경(예를 들어 50㎚ 이상)의 전자선을 사용하는 전자 회절을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여 펠릿의 크기와 비슷하거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면, 원을 그리도록(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정)간에서는 결정 방위가 규칙성을 갖지 않는 점에서, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라 칭할 수도 있다.
nc-OS는, 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그로 인해, nc-OS는, a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는, 다른 펠릿간에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, nc-OS는, CAAC-OS와 비교해서 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM상에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다.
공동을 갖기 때문에, a-like OS는, 불안정한 구조이다. 이하에서는, a-like OS가, CAAC-OS 및 nc-OS와 비교해서 불안정한 구조임을 나타내기 때문에, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라 표기함), nc-OS(시료 B라 표기함) 및 CAAC-OS(시료 C라 표기함)를 준비한다. 어느쪽 시료도 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는, 모두 결정부를 가짐을 알 수 있다.
또한, 어느 부분을 하나의 결정부라 간주하는지의 판정은, 이하와 같이 행하면 된다. 예를 들어, InGaZnO4의 결정의 단위 격자는, In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는, 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이고, 결정 구조 해석으로부터 그 값은 0.29㎚가 요구되고 있다. 따라서, 격자 줄무늬의 간격이 0.28㎚ 이상 0.30㎚ 이하인 개소를, InGaZnO4의 결정부라 간주할 수 있다. 또한, 격자 줄무늬는, InGaZnO4의 결정 a-b면에 대응한다.
도 49는, 각 시료의 결정부(22군데 내지 45군데)의 평균의 크기를 조사한 예이다. 단, 전술한 격자 줄무늬의 길이를 결정부의 크기라 하고 있다. 도 49로부터, a-like OS는, 전자의 누적 조사량에 따라서 결정부가 커져 감을 알 수 있다. 구체적으로는, 도 49 중에 (1)로 나타낸 바와 같이, TEM에 의한 관찰 초기에 있어서는 1.2㎚ 정도의 크기였던 결정부(초기핵이라고도 함)가, 누적 조사량이 4.2×108e-/㎚2에 있어서는 2.6㎚ 정도의 크기까지 성장하고 있음을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/㎚2까지의 범위에서, 결정부의 크기에 변화가 보이지 않음을 알 수 있다. 구체적으로는, 도 49 중의 (2) 및 (3)으로 나타낸 바와 같이, 전자의 누적 조사량에 의하지 않고, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.4㎚ 정도 및 2.1㎚ 정도임을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의해 결정부의 성장이 보인 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 보이지 않음을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS와 비교하여, 불안정한 구조임을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교해서 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정 밀도 78.6% 이상 92.3% 미만으로 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정 밀도 92.3% 이상 100% 미만으로 된다. 단결정의 밀도 78% 미만으로 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]를 만족하는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/㎤로 된다. 따라서, 예를 들어 In:Ga:Zn=1:1:1[원자수비]를 만족하는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/㎤ 이상 5.9g/㎤ 미만으로 된다. 또한, 예를 들어 In:Ga:Zn=1:1:1[원자수비]를 만족하는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/㎤ 이상 6.3g/㎤ 미만으로 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성의 다른 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 예측할 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 다른 단결정을 조합하는 비율에 대하여 가중 평균을 사용해서 예측하면 된다. 단, 밀도는, 가능한 한 적은 종류의 단결정을 조합해서 예측하는 것이 바람직하다.
이상과 같이, 산화물 반도체는, 여러가지 구조를 취하여, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중, 2종 이상을 갖는 적층막이어도 된다.
(실시 형태 3)
본 실시 형태에서는, 적어도 실시 형태에서 설명한 트랜지스터를 사용할 수 있고, 전술한 실시 형태에서 설명한 기억 장치를 포함하는 CPU에 대해서 설명한다.
도 50은, 전술한 실시 형태에서 설명한 기억 장치를 적어도 일부에 사용한 CPU의 일례의 구성을 도시하는 블록도이다.
도 50에 나타내는 CPU는, 기판(1190) 위에 ALU(1191)(ALU : Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기입 가능한 ROM(1199) 및 ROM 인터페이스(1189)(ROM I/F)를 갖고 있다. 기판(1190)은, 반도체 기판, SOI 기판, 유리기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 별도 칩에 설치해도 된다. 물론, 도 50에 나타내는 CPU는, 그 구성을 간략화해서 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다. 예를 들어, 도 50에 나타내는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하여, 그 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 해도 된다. 또한, CPU가 내부 연산 회로나 데이타 버스에서 처리되는 비트수는, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통해서 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코딩된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여, 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194) 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는, 기준 클럭 신호 CLK1을 기초로, 내부 클럭 신호 CLK2를 생성하는 내부 클럭 생성부를 구비하고 있고, 내부 클럭 신호 CLK2를 상기 각종 회로에 공급한다.
도 50에 나타내는 CPU에서는, 레지스터(1196)에, 메모리 셀이 설치되어 있다.
도 50에 나타내는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에 있어서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에의, 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에의 데이터의 재기입이 행해져서, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
도 51은, 레지스터(1196)로서 사용할 수 있는 기억 장치의 회로도의 일례이다. 기억 장치(1200)는, 전원 차단으로 기억 데이터가 휘발하는 회로(1201)와, 전원 차단으로 기억 데이터가 휘발하지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는, 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 갖는다. 또한, 기억 장치(1200)는, 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 그 외 소자를 더 갖고 있어도 된다. 트랜지스터(1209)는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것이 바람직하다. 트랜지스터(1209)로서, 전술한 실시 형태에서 설명한 트랜지스터(490)를 참조할 수 있다.
여기서, 회로(1202)에는, 전술한 실시 형태에서 설명한 기억 장치를 사용할 수 있다. 기억 장치(1200)에의 전원 전압의 공급이 정지했을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 접지 전위(0V) 또는 트랜지스터(1209)가 오프하는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통해서 접지되는 구성으로 한다.
여기서, 예를 들어 도 1 등에 나타내는 구조에 있어서의 트랜지스터(490)의 소스 전극 또는 드레인 전극의 한쪽과 용량 소자(150)의 접속을, 도 51의 회로 트랜지스터(1209)의 소스 전극 또는 드레인 전극의 한쪽과 용량 소자(1208)의 접속에 적용해도 된다. 또한, 트랜지스터(490)의 소스 전극 또는 드레인 전극의 다른 쪽과 트랜지스터(491)의 게이트 전극의 접속을, 도 51의 회로에 있어서의 트랜지스터(1209)의 소스 전극 또는 드레인 전극의 한쪽과 트랜지스터(1210)의 게이트 전극의 접속에 적용해도 된다.
스위치(1203)는, 일도전형(예를 들어, ｎ채널형)의 트랜지스터(1213)를 사용해서 구성되고, 스위치(1204)는, 일도전형과는 반대의 도전형(예를 들어, p채널형) 의 트랜지스터(1214)를 사용해서 구성한 예를 나타낸다. 여기서, 스위치(1203)의 제1 단자는 트랜지스터(1213)의 소스와 드레인의 한쪽에 대응하고, 스위치(1203)의 제2 단자는 트랜지스터(1213)의 소스와 드레인의 다른 쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의해, 제1 단자와 제2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온 상태 또는 오프 상태)이 선택된다. 스위치(1204)의 제1 단자는 트랜지스터(1214)의 소스와 드레인의 한쪽에 대응하고, 스위치(1204)의 제2 단자는 트랜지스터(1214)의 소스와 드레인의 다른 쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의해, 제1 단자와 제2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온 상태 또는 오프 상태)이 선택된다.
트랜지스터(1209)의 소스와 드레인의 한쪽은, 용량 소자(1208)의 한 쌍의 전극 중 한쪽 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드 M2라 한다. 트랜지스터(1210)의 소스와 드레인의 한쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 다른 쪽은, 스위치(1203)의 제1 단자(트랜지스터(1213)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)는 스위치(1204)의 제1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1204)의 제2 단자(트랜지스터(1214)의 소스와 드레인의 다른 쪽)는 전원 전위 VDD를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)와, 스위치(1204)의 제1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽과는 전기적으로 접속된다. 여기서, 접속 부분을 노드 M1이라 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)과 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)과 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는, 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
트랜지스터(1209)의 제1 게이트(제1 게이트 전극)에는, 제어 신호 WE가 입력된다. 스위치(1203) 및 스위치(1204)는, 제어 신호 WE와는 다른 제어 신호 RD에 의해 제1 단자와 제2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽 스위치의 제1 단자와 제2 단자 사이가 도통 상태일 때 다른 쪽 스위치의 제1 단자와 제2 단자 사이는 비도통 상태로 된다.
트랜지스터(1209)의 소스와 드레인의 다른 쪽에는, 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 51에서는, 회로(1201)로부터 출력된 신호가, 트랜지스터(1209)의 소스와 드레인의 다른 쪽에 입력되는 예를 나타냈다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호는, 논리 소자(1206)에 의해 그 논리값이 반전된 반전 신호로 되어, 회로(1220)를 통해서 회로(1201)에 입력된다.
또한, 도 51에서는, 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호는, 논리 소자(1206) 및 회로(1220)를 통해서 회로(1201)에 입력하는 예를 나타냈지만 이에 한정되지 않는다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호가, 논리값을 반전시키게 되는 일 없이, 회로(1201)에 입력되어도 된다. 예를 들어, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 쪽)로부터 출력되는 신호를 그 노드에 입력할 수 있다.
또한, 도 51에 있어서, 기억 장치(1200)에 사용되는 트랜지스터 중, 트랜지스터(1209) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 장치(1200)에 사용되는 트랜지스터 모두를, 채널이 산화물 반도체층으로 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 장치(1200)는, 트랜지스터(1209) 이외에도, 채널이 산화물 반도체층으로 형성되는 트랜지스터를 포함하고 있어도 되고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 51에 있어서의 회로(1201)에는, 예를 들어 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)로서는, 예를 들어 인버터나 클록드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 있어서의 반도체 장치에서는, 기억 장치(1200)에 전원 전압이 공급되지 않는 동안에는, 회로(1201)에 기억되어 있던 데이터를, 회로(1202)에 설치된 용량 소자(1208)에 의해 유지할 수 있다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 그로 인해, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 장치(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 해서, 기억 장치(1200)는 전원 전압의 공급이 정지한 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(1203) 및 스위치(1204)를 설치함으로써, 프리차지 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에, 회로(1201)가 원래 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의해 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 그로 인해, 기억 장치(1200)에의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의해 유지된 신호를, 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 그로 인해, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 다소 변동되어 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
이러한 기억 장치(1200)를, 프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 사용함으로써 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에 있어서, 짧은 시간으로도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
본 실시 형태에서는, 기억 장치(1200)를 CPU에 사용하는 예로서 설명했지만, 기억 장치(1200)는, DSP(Digital Signal Processor), 커스텀 LSI, PLD(Progra㎜able Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용 가능하다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 상기 실시 형태에서 예시한 기억 장치를 포함하는 RF 태그에 대해서, 도 52를 사용해서 설명한다.
본 실시 형태에 있어서의 RF 태그는, 내부에 기억 회로를 갖고, 기억 회로에 필요한 정보를 기억하고, 비접촉 수단, 예를 들어 무선 통신을 사용해서 외부와 정보의 수수를 행하는 것이다. 이러한 특징으로부터, RF 태그는, 물품 등의 개체 정보를 판독함으로써 물품의 식별을 행하는 개체 인증 시스템 등에 사용하는 것이 가능하다. 또한, 이들 용도에 사용하기 위해서는 매우 높은 신뢰성이 요구된다.
RF 태그의 구성에 대해서 도 52를 사용해서 설명한다. 도 52는 RF 태그의 구성예를 도시하는 블록도이다.
도 52에 도시하는 바와 같이 RF 태그(800)는, 통신기(801)(질문기, 리더/라이터 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 갖는다. 또한 RF 태그(800)는, 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 갖고 있다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터에 역방향 전류를 충분히 억제하는 것이 가능한 재료, 예를 들어 산화물 반도체가 사용된 구성으로 해도 된다. 이에 의해, 역방향 전류에 기인하는 정류 작용의 저하를 억제하여, 복조 회로의 출력이 포화하는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형에 가깝게 할 수 있다. 또한, 데이터의 전송 형식은, 한 쌍의 코일을 대향 배치해서 상호 유도에 의해 교신을 행하는 전자 결합 방식, 유도 전자계에 의해 교신하는 전자기 유도 방식, 전파를 이용해서 교신하는 전파 방식의 3개로 크게 구별된다. 본 실시 형태에 나타내는 RF 태그(800)는, 그 어느 방식에 사용하는 것도 가능하다.
다음으로 각 회로의 구성에 대해서 설명한다. 안테나(804)는, 통신기(801)에 접속된 안테나(802) 사이에서 무선 신호(803)의 송수신을 행하기 위한 것이다. 또한, 정류 회로(805)는, 안테나(804)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어 반파 2배압 정류하고, 후단에 설치된 용량 소자에 의해, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력측 또는 출력측에는, 리미터 회로를 설치해도 된다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에, 어떤 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는, 입력 전위로부터 안정된 전원 전압을 생성하고, 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는, 내부에 리셋 신호 생성 회로를 갖고 있어도 된다. 리셋 신호 생성 회로는, 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는, 입력 교류 신호를 포락선 검출함으로써 복조하고, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는, 안테나(804)로부터 출력하는 데이터에 따라서 변조를 행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하고, 처리를 행하기 위한 회로이다. 기억 회로(810)는, 입력된 정보를 유지하는 회로이고, 로우 디코더, 칼럼 디코더, 기억 영역 등을 갖는다. 또한, ROM(811)은, 고유 번호(ID) 등을 저장하고, 처리에 따라서 출력을 행하기 위한 회로이다.
또한, 전술한 각 회로는, 필요에 따라, 적절히, 취사할 수 있다.
여기서, 기억 회로(810)로서, 전술한 실시 형태에서 나타낸 기억 장치를 사용할 수 있다. 기억 회로(810)로서, 전술한 실시 형태에서 나타낸 기억 장치를 사용함으로써, 전원이 차단된 상태라도 정보를 유지할 수 있기 때문에, RF 태그에 적절하게 사용할 수 있다. 또한 본 발명의 일 형태 기억 장치는, 데이터의 기입에 필요한 전력(전압)이 종래의 불휘발성 메모리에 비해 현저하게 작기 때문에, 데이터의 판독 시와 기입 시의 최대 통신 거리의 차를 발생시키지 않는 것도 가능하다. 또한, 데이터의 기입 시에 전력이 부족하여, 오동작 또는 오기입이 발생하는 것을 억제할 수 있다.
또한, 본 발명의 일 형태 기억 장치는, 불휘발성의 메모리로서 사용하는 것이 가능하기 때문에, ROM(811)에 적용할 수도 있다. 그 경우에는, 생산자가 ROM(811)에 데이터를 기입하기 위한 커맨드를 별도 준비하고, 유저가 자유롭게 재기입할 수 없도록 해두는 것이 바람직하다. 생산자가 출하 전에 고유 번호를 기입한 다음 제품을 출하함으로써, 제작한 RF 태그 모두에 대해서 고유 번호를 부여하는 것이 아니고, 출하하는 양품에만 고유 번호를 할당하는 것이 가능하게 되어, 출하 후의 제품의 고유 번호가 불연속이 되는 일이 없도록 출하 후의 제품에 대응한 고객 관리가 용이하게 된다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 일 형태에 따른 RF 태그의 사용예에 대해서 도 53을 사용하면서 설명한다. RF 태그의 용도는 광범위에 걸치지만, 예를 들어 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민표 등, 도 53의 (A) 참조), 기록 매체(DVD나 비디오 테이프 등, 도 53의 (B) 참조), 포장용 용기류(포장지나 보틀 등, 도 53의 (C) 참조), 차량류(자전거 등, 도 53의 (D) 참조), 개인소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치 또는 휴대 전화) 등의 물품, 또는 각 물품에 설치하는 꼬리표(도 53의 (E), 도 53의 (F) 참조) 등에 설치해서 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는, 표면에 붙이거나, 또는 매립함으로써, 물품에 고정된다. 예를 들어, 책이라면 종이에 매립하고, 유기 수지를 포함하는 패키지이면 당해 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 태그(4000)는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키는 일은 없다. 또한, 지폐, 경화, 유가 증권류, 무기명 채권류 또는 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 설치함으로써, 인증 기능을 설치할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인소지품, 식품류, 의류, 생활용품류 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 차량류에서도, 본 발명의 일 형태에 따른 RF 태그를 설치함으로써, 도난 등에 대한 시큐리티성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 따른 RF 태그를 본 실시 형태에 예로 든 각 용도로 사용함으로써, 정보의 기입이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 취하는 것이 가능하게 된다. 또한, 전력이 차단된 상태에서도 정보를 매우 긴 기간 유지 가능하기 때문에, 기입이나 판독의 빈도가 낮은 용도로도 적절하게 사용할 수 있다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 6)
본 발명의 일 형태의 반도체 장치는, 표시 패널을 가져도 된다. 또한, 표시 패널의 표시부를 구동하는 회로에, 본 발명의 일 형태의 반도체 장치를 사용해도 된다. 또한, 본 발명의 일 형태는, 표시 패널과, 다른 실시 형태에 나타내는 반도체 장치를 가져도 된다. 본 실시 형태에서는, 표시 패널의 구성예에 대해서 설명한다.
[구성예]
도 54의 (A)는 본 발명의 일 형태의 표시 패널의 상면도이고, 도 54의 (B)는 본 발명의 일 형태의 표시 패널의 화소에 액정 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 54의 (C)는 본 발명의 일 형태의 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
화소부에 배치하는 트랜지스터는, 상기 실시 형태를 따라서 형성할 수 있다. 예를 들어, 상기 실시 형태에 나타내는 트랜지스터(490)를 참조할 수 있다. 또한, 상기 트랜지스터는 ｎ채널형으로 하는 것이 용이하므로, 구동 회로 중, ｎ채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시 형태에 나타내는 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
여기서, 표시 패널의 화소부에 배치하는 트랜지스터와, 구동 회로 중 ｎ채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 상기 실시 형태에 나타내는 층(629)에 설치하는 것이 바람직하다. 또한 그 경우, 예를 들어 구동 회로 중 일부의 트랜지스터는, 상기 실시 형태에 나타내는 층(627)에 설치해도 된다. 또한, 구동 회로부와 화소부는, 예를 들어 상기 실시 형태에 나타내는 층(628)에 설치되는 배선을 통해서 전기적으로 접속해도 된다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 54의 (A)에 도시한다. 표시 장치의 기판(700) 위에는, 화소부(701), 제1 주사선 구동 회로(702), 제2 주사선 구동 회로(703), 신호선 구동 회로(704)를 갖는다. 화소부(701)에는, 복수의 신호선이 신호선 구동 회로(704)로부터 연신해서 배치되고, 복수의 주사선이 제1 주사선 구동 회로(702) 및 제2 주사선 구동 회로(703)로부터 연신해서 배치되어 있다. 또한 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스 형상으로 설치되어 있다. 또한, 표시 장치의 기판(700)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해서, 타이밍 제어 회로(컨트롤러, 제어 IC고도 함)에 접속되어 있다.
도 54의 (A)에서는, 제1 주사선 구동 회로(702), 제2 주사선 구동 회로(703), 신호선 구동 회로(704)는, 화소부(701)와 동일한 기판(700) 위에 형성된다. 그로 인해, 외부에 설치하는 구동 회로 등의 부품의 수가 줄어들므로, 비용의 저감을 도모할 수 있다. 또한, 기판(700) 외부에 구동 회로를 설치한 경우, 배선을 연신시킬 필요가 발생하여, 배선간의 접속수가 증가한다. 동일한 기판(700) 위에 구동 회로를 설치한 경우, 그 배선간의 접속수를 저감시킬 수 있어, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
〔액정 패널〕
또한, 화소의 회로 구성의 일례를 도 54의 (B)에 도시한다. 여기에서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는, 하나의 화소에 복수의 화소 전극층을 갖는 구성에 적용할 수 있다. 각각의 화소 전극층은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호로 구동할 수 있도록 구성되어 있다. 이에 의해, 멀티 도메인 설계된 화소의 개개 화소 전극층에 인가하는 신호를, 독립하여 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과, 트랜지스터(717)의 게이트 배선(713)에는, 다른 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극층 또는 드레인 전극층(714)은, 트랜지스터(716)와 트랜지스터(717)로 공통으로 사용되고 있다. 트랜지스터(716)와 트랜지스터(717)는 상기 실시 형태에서 설명하는 트랜지스터(490)를 적절히 사용할 수 있다. 이에 의해, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(716)에는 제1 화소 전극층이 전기적으로 접속되고, 트랜지스터(717)에는 제2 화소 전극층이 전기적으로 접속된다. 제1 화소 전극층과 제2 화소 전극층은, 각각 분리되어 있다. 또한, 제1 화소 전극층 및 제2 화소 전극층의 형상으로서는, 특별히 한정은 없다. 제1 화소 전극층은, 예를 들어 V자 형상으로 하면 된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)과 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)과 접속되어 있다. 게이트 배선(712)과 게이트 배선(713)에 다른 게이트 신호를 부여해서 트랜지스터(716)와 트랜지스터(717)의 동작의 타이밍을 다르게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(710)과, 유전체로서 기능하는 게이트 절연막과, 제1 화소 전극층 또는 제2 화소 전극층과 전기적으로 접속하는 용량 전극으로 유지 용량을 형성해도 된다.
멀티 도메인 구조는, 1 화소에 제1 액정 소자(718)와 제2 액정 소자(719)를 구비한다. 제1 액정 소자(718)는 제1 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성되고, 제2 액정 소자(719)는 제2 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성된다.
또한, 도 54의 (B)에 나타내는 화소 회로는, 이것에 한정되지 않는다. 예를 들어, 도 54의 (B)에 나타내는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가해도 된다.
〔유기 EL 패널〕
화소의 회로 구성의 다른 일례를 도 54의 (C)에 도시한다. 여기에서는, 유기 EL 소자를 사용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극의 한쪽으로부터 전자가, 다른 쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아갈 때 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형 발광 소자라고 불린다.
도 54의 (C)는 적용 가능한 화소 회로의 일례를 도시하는 도면이다. 여기에서는 ｎ채널형 트랜지스터를 하나의 화소에 2개 사용하는 예를 나타낸다. 또한, 본 발명의 일 형태의 반도체층은, ｎ채널형 트랜지스터의 채널 형성 영역에 사용할 수 있다. 또한, 상기 화소 회로는, 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소 동작에 대해서 설명한다.
화소(720)는, 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724) 및 용량 소자(723)를 갖고 있다. 스위칭용 트랜지스터(721)는, 게이트 전극층이 주사선(726)에 접속되고, 제1 전극(소스 전극층 및 드레인 전극층의 한쪽)이 신호선(725)에 접속되고, 제2 전극(소스 전극층 및 드레인 전극층의 다른 쪽)이 구동용 트랜지스터(722)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(722)는, 게이트 전극층이 용량 소자(723)를 통해서 전원선(727)에 접속되고, 제1 전극이 전원선(727)에 접속되고, 제2 전극이 발광 소자(724)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(724)의 제2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)는 상기 실시 형태에서 설명하는 트랜지스터(490)를 적절히 사용할 수 있다. 이에 의해, 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(724)의 제2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란, 전원선(727)에 공급되는 고전원 전위보다 낮은 전위이며, 예를 들어 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(724)의 순방향의 역치 전압 이상으로 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(724)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있으며, 적어도 순방향 역치 전압을 포함한다.
또한, 용량 소자(723)는 구동용 트랜지스터(722)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(722)의 게이트 용량에 대해서는, 채널 형성 영역과 게이트 전극층 사이에서 용량이 형성되어 있어도 된다.
다음에, 구동용 트랜지스터(722)에 입력하는 신호에 대해서 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(722)가 충분히 온할지, 오프할지 2가지 상태로 되는 비디오 신호를, 구동용 트랜지스터(722)에 입력한다. 또한, 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위해, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극층에 건다. 또한, 신호선(725)에는, 전원선 전압에 구동용 트랜지스터(722)의 역치 전압 Vth를 가한 값 이상의 전압을 건다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(722)의 게이트 전극층에 발광 소자(724)의 순방향 전압에 구동용 트랜지스터(722)의 역치 전압 Vth를 가한 값 이상의 전압을 건다. 또한, 구동용 트랜지스터(722)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(724)에 전류를 흘린다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위해서, 전원선(727)의 전위를, 구동용 트랜지스터(722)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(724)에 비디오 신호에 따른 전류를 흘려서, 아날로그 계조 구동을 행할 수 있다.
또한, 화소 회로의 구성은, 도 54의 (C)에 나타내는 화소 구성에 한정되지 않는다. 예를 들어, 도 54의 (C)에 나타내는 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가해도 된다.
도 54에서 예시한 회로에 상기 실시 형태에서 예시한 트랜지스터를 적용하는 경우, 저전위측에 소스 전극(제1 전극), 고전위측에 드레인 전극(제2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의해 제1 게이트 전극의 전위를 제어하고, 제2 게이트 전극에는 도시하지 않은 배선에 의해 소스 전극에 부여하는 전위보다 낮은 전위 등, 상기에서 예시한 전위를 입력 가능한 구성으로 하면 된다.
예를 들어, 본 명세서 등에 있어서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자 및 발광 소자를 갖는 장치인 발광 장치는, 다양한 형태를 사용하는 것, 또는 여러가지 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치는, 예를 들어 EL(일렉트로루미네센스)소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED 칩(백색 LED 칩, 적색 LED 칩, 녹색 LED 칩, 청색 LED 칩 등), 트랜지스터(전류에 따라서 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 플라즈마 디스플레이(PDP), MEMS(마이크로 일렉트로 메커니컬 시스템)를 사용한 표시 소자(예를 들어, 회절 광 밸브(GLV), 디지털 마이크로미러 디바이스(DMD), DMS(디지털 마이크로 셔터), IMOD(인터피어런스 모듈레이션) 소자, 셔터 방식의 MEMS 표시 소자, 광간섭 방식의 MEMS 표시 소자, 압전 세라믹 디스플레이, 등), 일렉트로웨팅 소자, 양자 도트 또는, 카본 나노 튜브를 사용한 표시 소자 중 적어도 하나를 갖고 있다. 이들 외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 갖고 있어도 된다. EL 소자를 사용한 표시 장치의 일례로서는, EL디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 양자 도트를 각 화소에 사용한 표시 장치의 일례로서는, 양자 도트 디스플레이 등이 있다. 또한, 양자 도트는, 표시 소자로서가 아닌, 백라이트의 일부에 설치해도 된다. 양자 도트를 사용함으로써, 색순도가 높은 표시를 행할 수 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부 또는, 전부가, 반사 전극으로서의 기능을 갖도록 하면 된다. 예를 들어, 화소 전극의 일부 또는, 전부가, 알루미늄, 은, 등을 갖도록 하면 된다. 또한, 그 경우, 반사 전극 밑에, SRAM 등의 기억 회로를 설치하는 것도 가능하다. 이에 의해 더욱 소비 전력을 저감할 수 있다. 또한, LED 칩을 사용하는 경우, LED 칩의 전극이나 질화물 반도체 아래에, 그래핀이나 그래파이트를 배치해도 된다. 그래핀이나 그래파이트는, 복수의 층을 중첩하여, 다층막으로 해도 된다. 이와 같이, 그래핀이나 그래파이트를 설치함으로써, 그 위에 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 그 위에 결정을 갖는 p형 GaN 반도체층 등을 설치하여, LED 칩을 구성할 수 있다. 또한, 그래핀이나 그래파이트와, 결정을 갖는 n형 GaN 반도체층 사이에, AlN 층을 형성해도 된다. 또한, LED 칩이 갖는 GaN 반도체층은, MOCVD로 성막해도 된다. 단, 그래핀을 설치함으로써, LED 칩이 갖는 GaN 반도체층은, 스퍼터법으로 성막하는 것도 가능하다. 또한, MEMS를 사용한 표시 소자에 있어서는, 표시 소자가 밀봉되어 있는 공간(예를 들어, 표시 소자가 배치되어 있는 소자 기판과, 소자 기판에 대향해서 배치되어 있는 대향 기판 사이)에, 건조제를 배치해도 된다. 건조제를 배치함으로써, MEMS 등이 수분에 의해 움직이기 어렵게 되는 것이나, 열화되기 쉽게 되는 것을 방지할 수 있다.
예를 들어, 본 명세서 등에 있어서, 여러가지 기판을 사용하여, 트랜지스터를 형성할 수 있다. 기판의 종류는, 특정한 것에 한정되는 일은 없다. 그 기판의 일례로서는, 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스 스틸 기판, 스테인리스 스틸 호일을 갖는 기판, 텅스텐 기판, 텅스텐 호일을 갖는 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료를 포함하는 종이, 또는 기재 필름 등이 있다. 유리 기판의 일례로서는, 바륨 붕규산 유리, 알루미노 붕규산 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판, 접합 필름, 기재 필름 등의 일례로서는, 이하의 것을 들 수 있다. 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱이 있다. 또는, 일례로서는, 아크릴 등의 합성 수지 등이 있다. 또는, 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 또는, 일례로서는, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용해서 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의해 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.
또한, 기판으로서, 가요성 기판을 사용하고, 가요성 기판 위에 직접, 트랜지스터를 형성해도 된다. 또는, 기판과 트랜지스터 사이에 박리층을 형성해도 된다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판으로부터 분리하고, 다른 기판으로 전재하기 위해서 사용할 수 있다. 그 때, 트랜지스터는 내열성이 처지는 기판이나 가요성의 기판으로도 전재할 수 있다. 또한, 전술한 박리층에는, 예를 들어 텅스텐막과 산화실리콘막의 무기막의 적층 구조의 구성이나, 기판 위에 폴리이미드 등의 유기 수지막이 형성된 구성 등을 사용할 수 있다.
즉, 어떤 기판을 사용해서 트랜지스터를 형성하고, 그 후, 별도의 기판에 트랜지스터를 전치하고, 별도의 기판 위에 트랜지스터를 배치해도 된다. 트랜지스터가 전치되는 기판의 일례로서는, 전술한 트랜지스터를 형성하는 것이 가능한 기판에 더하여, 종이 기판, 셀로판 기판, 아라미드필름 기판, 폴리이미드필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
본 실시 형태는, 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 7)
본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기로서, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크탑형 또는 노트북형 퍼스널 컴퓨터, 워드프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동화상을 재생하는 화상 재생 장치, 휴대용 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 탁상 시계, 벽걸이 시계, 무선 전화기, 트랜시버, 자동차 전화, 휴대 전화, 휴대 정보 단말기, 태블릿형 단말기, 휴대형 게임기, 파칭코기 등의 고정식 게임기, 전자계산기, 전자수첩, 전자 서적 단말기, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자레인지 등의 고주파 가열 장치, 전기밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 모발 건조기, 에어 컨디셔너, 가습기, 제습기 등의 공조 설비, 식기세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 손전등, 체인 톱 등의 공구, 연기 감지기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전력의 평준화나 스마트 그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다. 또한, 축전체로부터의 전력을 사용한 전동기나, 연료를 사용한 엔진에 의해 추진하는 이동체 등도, 전자 기기의 범주에 포함되는 경우가 있다. 상기 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드차(HEV), 플러그인 하이브리드차(PHEV), 이들 타이어 차륜을 무한궤도로 바꾼 궤도 장착 차량, 전동 어시스트 자전거를 포함하는 원동기 장치 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주탐사기나 혹성탐사기, 우주선 등을 들 수 있다.
도 55의 (A)에 나타내는 휴대형 게임기(2900)는, 하우징(2901), 하우징(2902), 표시부(2903), 표시부(2904), 마이크로폰(2905), 스피커(2906), 조작 키(2907) 등을 갖는다. 또한, 도 55의 (A)에 나타낸 휴대형 게임기는, 2개의 표시부(2903)와 표시부(2904)를 갖고 있지만, 표시부의 수는, 이것에 한정되지 않는다. 표시부(2903)는, 입력 장치로서 터치 스크린이 설치되어 있고, 스타일러스(2908) 등에 의해 조작 가능하게 되어 있다.
도 55의 (B)에 나타내는 정보 단말기(2910)는, 하우징(2911)에, 표시부(2912), 마이크(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916) 및 조작용 버튼(2915) 등을 갖는다. 표시부(2912)에는, 가요성 기판이 사용된 표시 패널 및 터치 스크린을 구비한다. 정보 단말기(2910)는, 예를 들어 스마트폰, 휴대 전화, 태블릿형 정보 단말기, 태블릿형 퍼스널 컴퓨터, 전자 서적 단말기 등으로서 사용할 수 있다.
도 55의 (C)에 나타내는 노트북형 퍼스널 컴퓨터(2920)는, 하우징(2921), 표시부(2922), 키보드(2923) 및 포인팅 디바이스(2924) 등을 갖는다.
도 55의 (D)에 나타내는 비디오 카메라(2940)는, 하우징(2941), 하우징(2942), 표시부(2943), 조작 키(2944), 렌즈(2945) 및 접속부(2946) 등을 갖는다. 조작 키(2944) 및 렌즈(2945)는 하우징(2941)에 설치되어 있고, 표시부(2943)는 하우징(2942)에 설치되어 있다. 그리고, 하우징(2941)과 하우징(2942)은, 접속부(2946)에 의해 접속되어 있고, 하우징(2941)과 하우징(2942) 사이의 각도는, 접속부(2946)에 의해 바꾸는 것이 가능한 구조로 되어 있다. 하우징(2941)에 대한 하우징(2942)의 각도에 의해, 표시부(2943)에 표시되는 화상 방향의 변경이나, 화상의 표시/비표시의 전환을 행할 수 있다.
도 55의 (E)에 뱅글형 정보 단말기의 일례를 나타낸다. 정보 단말기(2950)는, 하우징(2951) 및 표시부(2952) 등을 갖는다. 표시부(2952)는, 곡면을 갖는 하우징(2951)에 지지되어 있다. 표시부(2952)에는, 가요성 기판을 사용한 표시 패널을 구비하고 있기 때문에, 플렉시블하면서 또한 가벼워서 사용성이 좋은 정보 단말기(2950)를 제공할 수 있다.
도 55의 (F)에 손목시계형 정보 단말기의 일례를 나타낸다. 정보 단말기(2960)는, 하우징(2961), 표시부(2962), 밴드(2963), 버클(2964), 조작 버튼(2965), 입출력 단자(2966) 등을 구비한다. 정보 단말기(2960)는, 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다.
표시부(2962)의 표시면은 만곡되어 있고, 만곡된 표시면을 따라 표시를 행할 수 있다. 또한, 표시부(2962)는 터치 센서를 구비하고, 손가락이나 스타일러스 등으로 화면에 접촉함으로써 조작할 수 있다. 예를 들어, 표시부(2962)에 표시된 아이콘(2967)에 접촉함으로써, 애플리케이션을 기동할 수 있다. 조작 버튼(2965)은, 시각 설정 외에, 전원의 온, 오프 동작, 무선 통신의 온, 오프 동작, 매너 모드의 실행 및 해제, 전력 절약 모드의 실행 및 해제 등, 다양한 기능을 갖게 할 수 있다. 예를 들어, 정보 단말기(2960)에 내장된 오퍼레이팅 시스템에 의해, 조작 버튼(2965)의 기능을 설정할 수도 있다.
또한, 정보 단말기(2960)는, 통신 규격된 근거리 무선 통신을 실행하는 것이 가능하다. 예를 들어 무선 통신 가능한 헤드셋과 상호 통신함으로써, 핸즈프리로 통화할 수도 있다. 또한, 정보 단말기(2960)는 입출력 단자(2966)를 구비하고, 다른 정보 단말기와 커넥터를 통해서 직접 데이터의 주고받기를 행할 수 있다. 또한 입출력 단자(2966)를 통해서 충전을 행할 수도 있다. 또한, 충전 동작은 입출력 단자(2966)를 통하지 않고 무선 급전에 의해 행해도 된다.
도 55의 (G)에 가정용 전기 제품의 일례로서 전기 냉장고를 나타낸다. 전기 냉장고(2970)는, 하우징(2971), 냉장실용 도어(2972) 및 냉동실용 도어(2973) 등을 갖는다.
도 55의 (H)는 자동차의 일례를 나타내는 외관도이다. 자동차(2980)는, 차체(2981), 차륜(2982), 대시보드(2983) 및 라이트(2984) 등을 갖는다.
본 실시 형태에 나타내는 전자 기기에는, 전술한 트랜지스터 또는 전술한 반도체 장치 등이 탑재되어 있다.
본 실시 형태는, 적어도 그 일부를 본 명세서 내에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다. 또한 예를 들어, 본 실시 형태에 나타내는 전자 기기에, 다른 실시 형태에 나타내는 반도체 장치를 탑재함으로써, 전자 기기의 성능을 향상시킬 수 있는 경우가 있다. 또는, 전자 기기의 소비 전력을 작게 할 수 있는 경우가 있다.
(실시 형태 8)
〔촬상 장치〕
본 실시 형태에서는, 본 발명의 일 형태를 사용한 촬상 장치에 대해서 설명한다.
<촬상 장치(600)의 구성예>
도 56의 (A)는 촬상 장치(600)의 구성예를 도시하는 평면도이다. 촬상 장치(600)는, 화소부(621)와, 제1 회로(260), 제2 회로(270), 제3 회로(280) 및 제4 회로(290)를 갖는다. 또한, 본 명세서 등에 있어서, 제1 회로(260) 내지 제4 회로(290) 등을 「주변 회로」 또는 「구동 회로」라 칭하는 경우가 있다. 예를 들어, 제1 회로(260)는 주변 회로의 일부라 할 수 있다.
도 56의 (B)는 화소부(621)의 구성예를 도시하는 도면이다. 화소부(621)는, p열 q행(p 및 q는 2 이상의 자연수)의 매트릭스 형상으로 배치된 복수의 화소(622)(촬상 소자)를 갖는다. 또한, 도 56의 (B) 중의 n은 1 이상 p 이하의 자연수이고, m은 1 이상 q 이하의 자연수이다.
예를 들어, 화소(622)를 1920×1080의 매트릭스 형상으로 배치하면, 소위 풀 하이비전(「2K 해상도」, 「2K1K」, 「2K」 등이라 불리기도 함)의 해상도로 촬상 가능한 촬상 장치(600)를 실현할 수 있다. 또한, 예를 들어 화소(622)를 4096×2160의 매트릭스 형상으로 배치하면, 소위 울트라 하이비전(「4K 해상도」, 「4K2K」, 「4K」 등이라 불리기도 함)의 해상도로 촬상 가능한 촬상 장치(600)를 실현할 수 있다. 또한, 예를 들어 화소(622)를 8192×4320의 매트릭스 형상으로 배치하면, 소위 슈퍼 하이비전(「8K 해상도」, 「8K4K」, 「8K」 등이라 불리기도 함)의 해상도로 촬상 가능한 촬상 장치(600)를 실현할 수 있다. 표시 소자를 증가시킴으로써, 16K나 32K의 해상도로 촬상 가능한 촬상 장치(600)를 실현하는 것도 가능하다.
제1 회로(260) 및 제2 회로(270)는, 복수의 화소(622)에 접속하고, 복수의 화소(622)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 제1 회로(260)는, 화소(622)로부터 출력된 아날로그 신호를 처리하는 기능을 갖고 있어도 된다. 또한, 제3 회로(280)는, 주변 회로의 동작의 타이밍을 제어하는 기능을 갖고 있어도 된다. 예를 들어, 클럭 신호를 생성하는 기능을 갖고 있어도 된다. 또한, 외 부로부터 공급된 클럭 신호의 주파수를 변환하는 기능을 갖고 있어도 된다. 또한, 제3 회로(280)는, 참조용 전위 신호(예를 들어, 램프파 신호 등)를 공급하는 기능을 갖고 있어도 된다.
주변 회로는, 적어도, 논리 회로, 스위치, 버퍼, 증폭 회로 또는 변환 회로 중 하나를 갖는다. 또한, 주변 회로에 사용하는 트랜지스터 등은, 후술하는 화소 구동 회로(610)를 제작하기 위해서 형성하는 반도체의 일부를 사용해서 형성해도 된다. 또한, 주변 회로의 일부 또는 전부에 IC 칩 등의 반도체 장치를 사용해도 된다.
또한, 주변 회로는, 제1 회로(260) 내지 제4 회로(290) 중 적어도 하나를 생략해도 된다. 예를 들어, 제1 회로(260) 또는 제4 회로(290)의 한쪽 기능을, 제1 회로(260) 또는 제4 회로(290)의 다른 쪽에 부가하고, 제1 회로(260) 또는 제4 회로(290)의 한쪽을 생략해도 된다. 또한, 예를 들어 제2 회로(270) 또는 제3 회로(280)의 한쪽 기능을, 제2 회로(270) 또는 제3 회로(280)의 다른 쪽에 부가하고, 제2 회로(270) 또는 제3 회로(280)의 한쪽을 생략해도 된다. 또한, 예를 들어 제1 회로(260) 내지 제4 회로(290) 중 어느 하나에, 다른 주변 회로의 기능을 부가함으로써, 다른 주변 회로를 생략해도 된다.
또한, 도 57에 도시한 바와 같이, 화소부(621)의 외주를 따라서 제1 회로(260) 내지 제4 회로(290)를 설치해도 된다. 또한, 촬상 장치(600)가 갖는 화소부(621)에 있어서 화소(622)를 기울여서 배치해도 된다. 화소(622)를 기울여서 배치함으로써, 행방향 및 열방향의 화소 간격(피치)을 짧게 할 수 있다. 이에 의해, 촬상 장치(600)에서 촬상된 화상의 품질을 보다 높일 수 있다.
또한, 도 58에 도시한 바와 같이, 제1 회로(260) 내지 제4 회로(290)의 상방에 중첩하여 화소부(621)를 설치해도 된다. 도 58의 (A)는 제1 회로(260) 내지 제4 회로(290)의 상방에 중첩하여 화소부(621)를 형성한 촬상 장치(600)의 상면도이다. 또한, 도 58의 (B)는, 도 58의 (A)에 나타낸 촬상 장치(600)의 구성을 설명하기 위한 사시도이다.
제1 회로(260) 내지 제4 회로(290)의 상방에 중첩하여 화소부(621)를 설치함으로써, 촬상 장치(600)의 크기에 대한 화소부(621)의 점유 면적을 크게 할 수 있다. 따라서, 촬상 장치(600)의 수광 감도를 향상시킬 수 있다. 또한, 촬상 장치(600)의 다이내믹 레인지를 향상시킬 수 있다. 또한, 촬상 장치(600)의 해상도를 향상시킬 수 있다. 또한, 촬상 장치(600)로 촬영한 화상의 재현성을 향상시킬 수 있다. 또한, 촬상 장치(600)의 집적도를 향상시킬 수 있다.
[컬러 필터 등]
촬상 장치(600)가 갖는 화소(622)를 부화소로서 사용하여, 복수의 화소(622) 각각에 다른 파장 영역의 광을 투과하는 필터(컬러 필터)를 설치함으로써, 컬러 화상 표시를 실현하기 위한 정보를 취득할 수 있다.
도 59의 (A)는 컬러 화상을 취득하기 위한 화소(623)의 일례를 나타내는 평면도이다. 도 59의 (A)는 적(R)의 파장 영역의 광을 투과하는 컬러 필터가 설치된 화소(622)(이하, 「화소(622R)」이라고도 함), 녹(G)의 파장 영역의 광을 투과하는 컬러 필터가 설치된 화소(622)(이하, 「화소(622G)」라고도 함) 및 청(B)의 파장 영역의 광을 투과하는 컬러 필터가 설치된 화소(622)(이하, 「화소(622B)」라고도 함)를 갖는다. 화소(622R), 화소(622G), 화소(622B)를 묶어서 하나의 화소(623)로서 기능시킨다.
또한, 화소(623)에 사용하는 컬러 필터는, 적(R), 녹(G), 청(B)에 한정되지 않고, 시안(C), 황(Y) 및 마젠타(M)의 광을 투과하는 컬러 필터를 사용해도 된다. 하나의 화소(623)에 적어도 3종류의 다른 파장 영역의 광을 검출하는 화소(622)를 설치함으로써, 풀컬러 화상을 취득할 수 있다.
도 59의 (B)는 각각 적(R), 녹(G) 및 청(B)의 광을 투과하는 컬러 필터가 설치된 화소(622)에 더하여, 황(Y)의 광을 투과하는 컬러 필터가 설치된 화소(622)를 갖는 화소(623)를 예시하고 있다. 도 59의 (C)는 각각 시안(C), 황(Y) 및 마젠타(M)의 광을 투과하는 컬러 필터가 설치된 화소(622)에 더하여, 청(B)의 광을 투과하는 컬러 필터가 설치된 화소(622)를 갖는 화소(623)를 예시하고 있다. 하나의 화소(623)에 4종류 이상의 다른 파장 영역의 광을 검출하는 화소(622)를 설치함으로써, 취득한 화상의 색재현성을 더 높일 수 있다.
또한, 화소(622R), 화소(622G) 및 화소(622B)의 화소수비(또는 수광 면적비)는 반드시 1:1:1일 필요는 없다. 도 59의 (D)에 도시한 바와 같이, 화소수비(수광 면적비)를 적:녹:청=1:2:1로 하는 Bayer 배열로 해도 된다. 또한, 화소수비(수광 면적비)를 적:녹:청=1:6:1로 해도 된다.
또한, 화소(623)에 사용하는 화소(622)는 1개여도 되지만, 2개 이상이 바람직하다. 예를 들어, 동일한 파장 영역의 광을 검출하는 화소(622)를 2개 이상 설치함으로써, 용장성을 높여서, 촬상 장치(600)의 신뢰성을 높일 수 있다.
또한, 필터로서 가시광의 파장 이하의 파장을 갖는 광을 흡수 또는 반사하여, 적외광을 투과하는 IR(IR: Infrared) 필터를 사용함으로써 적외광을 검출하는 촬상 장치(600)를 실현할 수 있다. 또한, 필터로서 가시광의 파장 이상의 파장을 갖는 광을 흡수 또는 반사하여, 자외광을 투과하는 UV(UV: Ultra Violet) 필터를 사용함으로써 자외광을 검출하는 촬상 장치(600)를 실현할 수 있다. 또한, 필터로서, 방사선을 자외광이나 가시광으로 변환하는 신틸레이터를 사용함으로써 촬상 장치(600)를 X선이나 γ선 등을 검출하는 방사선 검출기로서 기능시킬 수도 있다.
또한, 필터로서 ND(ND: Neutral De㎱ity) 필터(감광 필터)를 사용하면, 광전 변환 소자(수광 소자)에 다대한 광량의 광이 입사했을 때 발생하는, 출력이 포화하는 현상(이하, 「출력 포화」라고도 함)을 방지할 수 있다. 감광량이 다른 ND 필터를 조합해서 사용함으로써 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
또한, 전술한 필터 이외에, 화소(622)에 렌즈를 설치해도 된다. 여기서, 도 60의 단면도를 사용하여, 화소(622), 필터(624), 렌즈(635)의 배치예를 설명한다. 렌즈(635)를 설치함으로써, 입사광을 광전 변환 소자에 효율적으로 수광시킬 수 있다. 구체적으로는, 도 60의 (A)에 도시한 바와 같이, 화소(622)에 형성한 렌즈(635), 필터(624)(필터(624R), 필터(624G), 필터(624B)) 및 화소 구동 회로(610) 등을 통해서 광(660)을 광전 변환 소자(601)에 입사시키는 구조로 할 수 있다.
단, 이점쇄선으로 둘러싼 영역에 나타낸 바와 같이, 화살표로 나타내는 광(660)의 일부가 배선군(626)의 일부, 트랜지스터, 및/또는 용량 소자 등에 의해 차광되어 버리는 경우가 있다. 따라서, 도 60의 (B)에 도시하는 바와 같이 광전 변환 소자(601)측에 렌즈(635) 및 필터(624)를 형성하여, 입사광을 광전 변환 소자(601)에 효율적으로 수광시키는 구조로 해도 된다. 광전 변환 소자(601)측으로부터 광(660)을 입사시킴으로써, 수광 감도가 높은 촬상 장치(600)를 제공할 수 있다.
도 61의 (A) 내지 도 61의 (C)에, 화소부(621)에 사용할 수 있는 화소 구동 회로(610)의 일례를 나타낸다. 도 61의 (A)에 나타내는 화소 구동 회로(610)는, 트랜지스터(602), 트랜지스터(604) 및 용량 소자(606)를 갖고, 광전 변환 소자(601)에 접속되어 있다. 트랜지스터(602)의 소스 또는 드레인의 한쪽은 광전 변환 소자(601)와 전기적으로 접속되며, 트랜지스터(602)의 소스 또는 드레인의 다른 쪽은 노드(607)(전하 축적부)를 통해서 트랜지스터(604)의 게이트와 전기적으로 접속되어 있다.
트랜지스터(602)에는 OS 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터는, 오프 전류를 매우 작게 할 수 있기 때문에, 용량 소자(606)를 작게 할 수 있다. 또는, 도 61의 (B)에 도시한 바와 같이, 용량 소자(606)를 생략할 수 있다. 또한, 트랜지스터(602)로서 OS 트랜지스터를 사용하면, 노드(607)의 전위가 변동되기 어렵다. 따라서, 노이즈의 영향을 받기 어려운 촬상 장치를 실현할 수 있다. 또한, 트랜지스터(604)에 OS 트랜지스터를 사용해도 된다.
광전 변환 소자(601)에는, 실리콘 기판에 있어서 pn형이나 pin형의 접합이 형성된 다이오드 소자를 사용할 수 있다. 또는 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형의 다이오드 소자 등을 사용해도 된다. 또는, 다이오드 접속의 트랜지스터를 사용해도 된다. 또한, 광전 효과를 이용한 가변 저항 등을 실리콘, 게르마늄, 셀레늄 등 사용해서 형성해도 된다.
또한, 광전 변환 소자로서, 방사선을 흡수해서 전하를 발생시키는 것이 가능한 재료를 사용해서 형성해도 된다. 방사선을 흡수해서 전하를 발생시키는 것이 가능한 재료로서는, 요오드화납, 요오드화수은, 갈륨비소, CdTe, CdZn 등이 있다.
도 61의 (C)에 나타내는 화소 구동 회로(610)는, 트랜지스터(602), 트랜지스터(603), 트랜지스터(604), 트랜지스터(605) 및 용량 소자(606)를 갖고, 광전 변환 소자(601)에 접속되어 있다. 또한, 도 61의 (C)에 나타내는 화소 구동 회로(610)는, 광전 변환 소자(601)로서 포토 다이오드를 사용하는 경우를 나타내고 있다. 트랜지스터(602)의 소스 또는 드레인의 한쪽은 광전 변환 소자(601)의 캐소드와 전기적으로 접속되고, 다른 쪽은 노드(607)와 전기적으로 접속되어 있다. 광전 변환 소자(601)의 애노드는, 배선(611)과 전기적으로 접속되어 있다. 트랜지스터(603)의 소스 또는 드레인의 한쪽은 노드(607)와 전기적으로 접속되고, 다른 쪽은 배선(608)과 전기적으로 접속되어 있다. 트랜지스터(604)의 게이트는 노드(607)와 전기적으로 접속되고, 소스 또는 드레인의 한쪽은 배선(609)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(605)의 소스 또는 드레인의 한쪽과 전기적으로 접속되어 있다. 트랜지스터(605)의 소스 또는 드레인의 다른 쪽은 배선(608)과 전기적으로 접속되어 있다. 용량 소자(606)의 한쪽 전극은 노드(607)와 전기적으로 접속되고, 다른 쪽 전극은 배선(611)과 전기적으로 접속된다.
트랜지스터(602)는 전송 트랜지스터로서 기능할 수 있다. 트랜지스터(602)의 게이트에는, 전송 신호 TX가 공급된다. 트랜지스터(603)는 리셋 트랜지스터로 해서 기능할 수 있다. 트랜지스터(603)의 게이트에는, 리셋 신호 RST가 공급된다. 트랜지스터(604)는 증폭 트랜지스터로서 기능할 수 있다. 트랜지스터(605)는 선택 트랜지스터로서 기능할 수 있다. 트랜지스터(605)의 게이트에는, 선택 신호 SEL이 공급된다. 또한, 배선(608)에 VDD가 공급되고, 배선(611)에는 VSS가 공급된다.
다음에, 도 61의 (C)에 나타내는 화소 구동 회로(610)의 동작에 대해서 설명한다. 먼저, 트랜지스터(603)를 온 상태로 하고, 노드(607)에 VDD를 공급한다(리셋 동작). 그 후, 트랜지스터(603)를 오프 상태로 하면, 노드(607)에 VDD가 유지된다. 다음에, 트랜지스터(602)를 온 상태로 하면, 광전 변환 소자(601)의 수광량에 따라서, 노드(607)의 전위가 변화한다(축적 동작). 그 후, 트랜지스터(602)를 오프 상태로 하면, 노드(607)의 전위가 유지된다. 다음에, 트랜지스터(605)를 온 상태로 하면, 노드(607)의 전위에 따른 전위가 배선(609)으로부터 출력된다(선택 동작). 배선(609)의 전위를 검출함으로써, 광전 변환 소자(601)의 수광량을 알 수 있다.
트랜지스터(602) 및 트랜지스터(603)에는, OS 트랜지스터를 사용하는 것이 바람직하다. 전술한 바와 같이, OS 트랜지스터는 오프 전류를 매우 작게 할 수 있기 때문에, 용량 소자(606)를 작게 할 수 있다. 또는, 용량 소자(606)를 생략할 수 있다. 또한, 트랜지스터(602) 및 트랜지스터(603)로서 OS 트랜지스터를 사용하면, 노드(607)의 전위가 변동되기 어렵다. 따라서, 노이즈의 영향을 받기 어려운 촬상 장치를 실현할 수 있다.
도 61의 (A) 내지 도 61의 (C)에 나타낸 어느 하나의 화소 구동 회로(610)를 사용한 화소(622)를 매트릭스 형상으로 배치함으로써, 해상도가 높은 촬상 장치를 실현할 수 있다.
예를 들어, 화소 구동 회로(610)를 1920×1080의 매트릭스 형상으로 배치하면, 소위 풀 하이비전(「2K 해상도」, 「2K1K」, 「2K」 등이라 불리기도 함)의 해상도로 촬상 가능한 촬상 장치를 실현할 수 있다. 또한, 예를 들어 화소 구동 회로(610)를 4096×2160의 매트릭스 형상으로 배치하면, 소위 울트라 하이비전(「4K 해상도」, 「4K2K」, 「4K」 등이라 불리기도 함)의 해상도로 촬상 가능한 촬상 장치를 실현할 수 있다. 또한, 예를 들어 화소 구동 회로(610)를 8192×4320의 매트릭스 형상으로 배치하면, 소위 슈퍼 하이비전(「8K 해상도」, 「8K4K」, 「8K」 등이라 불리기도 함)의 해상도로 촬상 가능한 촬상 장치를 실현할 수 있다. 표시 소자를 증가시킴으로써, 16K나(32K)의 해상도로 촬상 가능한 촬상 장치를 실현하는 것도 가능하다.
전술한 트랜지스터를 사용한 화소(622)의 구조예를 도 62에 도시한다. 도 62는 화소(622)의 일부의 단면도이다.
도 62에 나타내는 화소(622)는, 기판(400)으로서 n형 반도체를 사용하고 있다. 또한, 기판(400) 내에 광전 변환 소자(601)의 p형 반도체(221)가 설치되어 있다. 또한, 기판(400)의 일부가, 광전 변환 소자(601)의 n형 반도체(223)로서 기능한다.
또한, 트랜지스터(604)는 기판(400) 위에 설치되어 있다. 트랜지스터(604)는 ｎ채널형 트랜지스터로서 기능할 수 있다. 또한, 기판(400)의 일부에 p형 반도체의 웰(220)이 설치되어 있다. 웰(220)은 p형 반도체(221)의 형성과 마찬가지 방법으로 설치할 수 있다. 또한, 웰(220)과 p형 반도체(221)는 동시에 형성할 수 있다. 또한, 트랜지스터(604)로서, 예를 들어 전술한 트랜지스터(491)를 사용할 수 있다.
또한, 광전 변환 소자(601) 및 트랜지스터(604) 위에 절연체(464a) 및 절연체(464b)가 형성되어 있다. 절연체(464a) 및 절연체(464b)의 기판(400)(n형 반도체(223))과 중첩되는 영역에 개구(224)가 형성되고, 절연체(464a) 및 절연체(464b)의 p형 반도체(221)와 중첩되는 영역에 개구(225)가 형성되어 있다. 또한, 개구(224) 및 개구(225)에, 플러그(541b)가 형성되어 있다. 플러그(541b)는 전술한 플러그(541)와 마찬가지로 설치할 수 있다. 또한, 개구(224) 및 개구(225)는, 그 수나 배치에 특별한 제약은 없다. 따라서, 레이아웃의 자유도가 높은 촬상 장치를 실현할 수 있다.
또한, 절연체(464b) 위에 도전체(421), 도전체(422) 및 도전체(429)가 형성되어 있다. 도전체(421)는, 개구(224)에 설치된 플러그(541b)를 통해서 n형 반도체(223)(기판(400))와 전기적으로 접속되어 있다. 또한, 도전체(429)는, 개구(225)에 설치된 플러그(541b)를 통해서 p형 반도체(221)와 전기적으로 접속되어 있다. 도전체(422)는 용량 소자(606)의 한쪽 전극으로서 기능할 수 있다.
또한, 도전체(421), 도전체(429) 및 도전체(422)를 덮어서 절연체(581)가 형성되어 있다. 도전체(421), 도전체(422) 및 도전체(429)는, 전술한 도전체(511) 등과 마찬가지 재료 및 방법에 의해 형성할 수 있다.
또한, 절연체(581) 위에 절연체(571)가 형성되고, 절연체(571) 위에 도전체(513), 도전체(413) 및 전극(273)이 형성되어 있다. 도전체(513)는 플러그(543)를 통해서 도전체(429)와 전기적으로 접속되어 있다. 도전체(413)는, 트랜지스터(602)의 백 게이트로서 기능할 수 있다. 전극(273)는, 용량 소자(606)의 다른 쪽 전극으로서 기능할 수 있다. 트랜지스터(602)는, 예를 들어 전술한 트랜지스터(490)를 사용할 수 있다.
또한, 트랜지스터(602)가 갖는 도전체(416a)는, 플러그(544)를 통해서 도전체(513)와 전기적으로 접속되어 있다. 여기서 도 62에 나타내는 플러그(544b)에 대해서는, 도 35의 플러그(544b)를 참조할 수 있다.
<변형예 1>
도 62와는 다른 화소(622)의 구성예를 도 63에 도시한다. 도 63은 화소(622)의 일부의 단면도이다.
도 63에 나타내는 화소(622)는, 기판(400) 위에 트랜지스터(604)와 트랜지스터(605)가 설치되어 있다. 트랜지스터(604)는 ｎ채널형의 트랜지스터로서 기능할 수 있다. 트랜지스터(605)는 p채널형의 트랜지스터로서 기능할 수 있다. 또한, 트랜지스터(604)로서, 예를 들어 전술한 트랜지스터(491)를 사용할 수 있다. 트랜지스터(605)로서, 예를 들어 전술한 트랜지스터(494)를 사용할 수 있다.
절연체(464b) 위에 도전체(413a) 내지 도전체(413d)가 형성되어 있다. 도전체(413a)는 트랜지스터(604)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 도전체(413b)는 트랜지스터(604)의 소스 또는 드레인의 다른 쪽과 전기적으로 접속되어 있다. 도전체(413c)는, 트랜지스터(604)의 게이트와 전기적으로 접속되어 있다. 도전체(413b)는 트랜지스터(605)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 도전체(413d)는 트랜지스터(605)의 소스 또는 드레인의 다른 쪽과 전기적으로 접속되어 있다.
절연체(464b) 위에 절연체(581)가 형성되어 있다. 절연체(581) 위에 절연체(571)가 형성되어 있다. 절연체(571) 위에 절연체(585)와, 도전체(413)와, 도전체(513)가 형성되어 있다. 도전체(513)는 플러그(543)를 통해서 도전체(413c)와 접속한다. 여기서 플러그(543)는, 절연체(571) 위에 볼록부를 갖는다.
또한, 도전체(513), 도전체(413) 및 절연체(585) 위에 절연체(571a)가 형성되어 있다. 절연체(571a) 위에는 트랜지스터(602)가 형성되어 있다. 트랜지스터(602) 위에는 절연체(408)와, 절연체(408) 위의 절연체(591)가 형성되어 있다. 절연체(591) 위에는 도전체(514)와, 절연체(592)가 형성되어 있다.
또한, 도 63에 나타내는 화소(622)는, 절연체(592) 위에 광전 변환 소자(601)가 설치되어 있다. 또한, 광전 변환 소자(601) 위에 절연체(442)가 설치되고, 절연체(442) 위에 도전체(488)가 설치되어 있다. 절연체(442)는, 절연체(591)와 마찬가지 재료 및 방법으로 형성할 수 있다.
도 63에 나타내는 광전 변환 소자(601)는, 금속 재료 등으로 형성된 도전체(686)와 투광성 도전층(682) 사이에 광전 변환층(681)을 갖는다. 도 63에서는, 셀레늄계 재료를 광전 변환층(681)에 사용한 형태를 나타내고 있다. 셀레늄계 재료를 사용한 광전 변환 소자(601)는, 가시광에 대한 외부 양자 효율이 높은 특성을 갖는다. 상기 광전 변환 소자에서는, 애벌란시 현상에 의해 입사되는 광량에 대한 전자의 증폭이 큰 고감도의 센서로 할 수 있다. 또한, 셀레늄계 재료는 광흡수 계수가 높기 때문에, 광전 변환층(681)을 얇게 하기 쉬운 이점을 갖는다.
셀레늄계 재료로서는, 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은, 일례로서, 비정질 셀레늄을 성막 후, 열 처리함으로써 얻을 수 있다. 또한, 결정 셀레늄의 결정립 직경을 화소 피치보다 작게 함으로써, 화소마다의 특성 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은, 비정질 셀레늄보다 가시광에 대한 분광 감도나 광흡수 계수가 높은 특성을 갖는다.
또한, 광전 변환층(681)은 단층으로서 도시하고 있지만, 셀레늄계 재료의 수광면측에 정공 주입 저지층으로서 산화갈륨 또는 산화세륨 등을 설치하고, 도전체(686)측에 전자 주입 저지층으로서 산화니켈 또는 황화 안티몬 등을 설치하는 구성으로 할 수도 있다.
또한, 광전 변환층(681)은, 구리, 인듐, 셀레늄의 화합물(CIS)을 포함하는 층이어도 된다. 또는, 구리, 인듐, 갈륨, 셀레늄의 화합물(CIGS)을 포함하는 층이어도 된다. CIS 및 CIGS에서는, 셀레늄의 단층과 마찬가지로 애벌란시 현상을 이용할 수 있는 광전 변환 소자를 형성할 수 있다.
또한, CIS 및 CIGS는 p형 반도체이며, 접합을 형성하기 위해서 n형 반도체의 황화카드뮴이나 황화아연 등을 접해서 설치해도 된다.
애벌란시 현상을 발생시키기 위해서는, 광전 변환 소자에 비교적 높은 전압(예를 들어, 10V 이상)을 인가하는 것이 바람직하다. OS 트랜지스터는, Si 트랜지스터보다 드레인 내압이 높은 특성을 갖기 때문에, 광전 변환 소자에 비교적 높은 전압을 인가하는 것이 용이하다. 따라서, 드레인 내압이 높은 OS 트랜지스터와, 셀레늄계 재료를 광전 변환층으로 한 광전 변환 소자를 조합함으로써, 고감도이고, 또한 신뢰성이 높은 촬상 장치로 할 수 있다.
투광성 도전층(682)에는, 예를 들어 인듐 주석 산화물, 실리콘을 포함하는 인듐 주석 산화물, 아연을 포함하는 산화인듐, 산화아연, 갈륨을 포함하는 산화아연, 알루미늄을 포함하는 산화아연, 산화주석, 불소를 포함하는 산화주석, 안티몬을 포함하는 산화주석 또는 그래핀 등을 사용할 수 있다. 또한, 투광성 도전층(682)은 단층에 한하지 않고, 다른 막의 적층이어도 된다. 또한, 도 63에서는, 투광성 도전층(682)과 배선(487)이, 도전체(488) 및 플러그(489)를 통해서 전기적으로 접속하는 구성을 도시하고 있지만, 투광성 도전층(682)과 배선(487)이 직접 접해도 된다.
또한, 도전체(686) 및 배선(487) 등은, 복수의 도전층을 적층한 구성이어도 된다. 예를 들어, 도전체(686)을 2층으로 하고, 배선(487)을 2층으로 할 수 있다. 또한, 예를 들어, 도전체(686) 및 도전체(487)의 하층을 저저항의 금속 등을 선택해서 형성하고, 도전체(686) 및 도전체(487)의 상층을 광전 변환층(681)과 콘택트 특성이 좋은 금속 등을 선택해서 형성하면 된다. 이러한 구성으로 함으로써, 광전 변환 소자의 전기 특성을 향상시킬 수 있다. 또한, 일부의 금속은 투광성 도전층(682)과 접촉함으로써 전식을 일으키는 경우가 있다. 그러한 금속을 도전체(487a)에 사용한 경우에도 도전체(487b)를 개재시킴으로써 전식을 방지할 수 있다.
도전체(686) 및 도전체(487)의 상층에는, 예를 들어 몰리브덴이나 텅스텐 등을 사용할 수 있다. 또한, 도전체(686) 및 도전체(487)의 하층에는, 예를 들어 알루미늄, 티타늄 또는 알루미늄을 티타늄으로 끼우는 적층을 사용할 수 있다.
또한, 절연체(442)가 다층인 구성이어도 된다. 격벽(477)은, 무기 절연체나 절연 유기 수지 등을 사용해서 형성할 수 있다. 또한, 격벽(477)은, 트랜지스터 등에 대한 차광 때문에, 및/또는 1 화소당 수광부의 면적을 확정하기 위해서 흑색 등으로 착색되어 있어도 된다.
또한, 광전 변환 소자(601)에는, 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형의 다이오드 소자 등을 사용해도 된다. 상기 포토 다이오드는, n형의 반도체층, i형의 반도체층 및 p형의 반도체층이 순서대로 적층된 구성을 갖고 있다. i형의 반도체층에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형의 반도체층 및 n형의 반도체층에는, 각각의 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층으로 하는 포토 다이오드는 가시광의 파장 영역에서의 감도가 높아, 미약한 가시광을 검지하기 쉽다.
또한, pn형이나 pin형의 다이오드 소자는, p형의 반도체층이 수광면이 되도록 설치하는 것이 바람직하다. p형의 반도체층을 수광면으로 함으로써, 광전 변환 소자(601)의 출력 전류를 높일 수 있다.
전술한 셀레늄계 재료나 비정질 실리콘 등을 사용해서 형성한 광전 변환 소자(601)는, 성막 공정, 리소그래피 공정, 에칭공정 등의 일반적인 반도체 제작 공정을 사용해서 제작할 수 있다.
본 실시 형태는, 적어도 그 일부를 본 명세서 내에 기재하는 다른 실시 형태와 적절히 조합해서 실시할 수 있다.
(본 명세서 등의 기재에 관한 부기)
이상의 실시 형태 및 실시 형태에 있어서의 각 구성의 설명에 대해서, 이하에 부기한다.
<실시 형태에서 설명한 본 발명의 일 형태에 따른 부기>
각 실시 형태에 나타내는 구성은, 다른 실시 형태에 나타내는 구성과 적절히 조합하여, 본 발명의 일 형태로 할 수 있다. 또한, 하나의 실시 형태 중에, 복수의 구성예가 나타나는 경우에되는, 서로 구성예를 적절히 조합하는 것이 가능하다.
또한, 어떤 하나의 실시 형태 내에서 설명하는 내용(일부 내용이어도 됨)은, 그 실시 형태에서 설명하는 별도의 내용(일부 내용이어도 됨), 및／또는, 하나 또는 복수의 다른 실시 형태에서 설명하는 내용(일부의 내용이어도 됨)에 대하여 적용, 조합, 또는 치환 등을 행할 수 있다.
또한, 실시 형태 내에서 설명하는 내용이란, 각각의 실시 형태에 있어서, 여러 도면을 사용해서 설명하는 내용, 또는 명세서에 기재되는 문장을 사용해서 설명하는 내용이다.
또한, 어느 하나의 실시 형태에 있어서 설명하는 도면(일부여도 됨)은 그 도면의 다른 부분, 그 실시 형태에 있어서 설명하는 다른 도면(일부여도 됨), 및／또는, 하나 또는 복수의 다른 실시 형태에 있어서 설명하는 도면(일부여도 됨)에 대하여 조합함으로써, 더욱 많은 도면을 구성시킬 수 있다.
또한, 각 실시 형태에 있어서 본 발명의 일 형태를 설명했지만, 본 발명의 일 형태는 이들에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 실시 형태 1에서는, 오프 전류가 낮은 트랜지스터로서 OS 트랜지스터를 사용하는 구성에 대해서 설명했지만, 본 발명의 일 형태는, 오프 전류가 낮은 트랜지스터이면 되므로, OS 트랜지스터에 한정되지 않는다. 따라서, 상황에 따라서, 예를 들어 OS 트랜지스터를 사용하지 않는 구성을 본 발명의 일 형태로 해도 된다.
<도면을 설명하는 기재에 관한 부기>
본 명세서 등에 있어서, 「위에」, 「아래에」 등의 배치를 나타내는 어구는, 구성끼리의 위치 관계를, 도면을 참조하여 설명하기 위해서, 편의 상 사용하고 있다. 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라서 적절히 변화된다. 그로 인해, 배치를 나타내는 어구는, 명세서에서 설명한 기재에 한정되지 않고, 상황에 따라서 적절하게 바꿔 쓸 수 있다.
또한, 「위」나 「아래」의 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이고, 또한 직접 접해 있는 것을 한정하는 것은 아니다. 예를 들어, 「절연층 A 위의 전극 B」의 표현이라면, 절연층 A 위에 전극 B가 직접 접해서 형성되어 있을 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외시키지 않는다.
또한 본 명세서 등에 있어서, 블록도에서는, 구성 요소를 기능마다 분류하고, 서로 독립된 블록으로서 나타내고 있다. 그러나 실제 회로 등에 있어서는, 구성 요소를 기능마다 나누는 것이 어려워, 하나의 회로에 복수의 기능이 관계된 경우나, 복수의 회로에 걸쳐서 하나의 기능이 관계된 경우가 있을 수 있다. 그로 인해, 블록도의 블록은, 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라서 적절하게 바꿔 쓸 수 있다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 설명의 편의 상 임의의 크기로 나타낸 것이다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한 도면은 명확성을 기하기 위해 모식적으로 도시한 것이며, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈에 의한 신호, 전압, 또는 전류의 편차 또는 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 편차 등을 포함하는 것이 가능하다.
또한, 도면에 있어서, 상면도(평면도, 레이아웃도라고도 함)나 사시도 등에 있어서, 도면의 명확성을 기하기 위해, 일부 구성 요소의 기재를 생략하고 있는 경우가 있다.
<대체 가능한 기재에 관한 부기>
본 명세서 등에 있어서, 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을, 「소스 또는 드레인의 한쪽」(또는 제1 전극, 또는 제1 단자)이라고 표기하고, 소스와 드레인의 다른 쪽을 「소스 또는 드레인의 다른 쪽」(또는 제2 전극, 또는 제2 단자)이라고 표기하고 있다. 이것은, 트랜지스터의 소스와 드레인은, 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인의 호칭에 대해서는, 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라서 적절하게 바꿔 쓸 수 있다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, 전압과 전위는, 적절히 바꿔 쓸 수 있다. 전압은, 기준이 되는 전위로부터의 전위차이며, 예를 들어 기준이 되는 전위를 접지 전압이라 하면, 전압을 전위로 바꿔 쓸 수 있다. 접지 전압은 반드시 0V를 의미한다고는 할 수 없다. 또한 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는, 배선 등에 부여하는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에 있어서, 「막」, 「층」 등의 어구는, 경우에 따라서는 또는, 상황에 따라서, 서로 교체하는 것이 가능하다. 예를 들어, 「도전막」이라고 하는 용어를, 「도전층」이라고 하는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들어 「절연막」이라고 하는 용어를, 「절연층」이라고 하는 용어로 변경하는 것이 가능한 경우가 있다.
<어구의 정의에 관한 부기>
이하에서는, 상기 실시 형태 내에서 언급하지 않은 어구의 정의에 대해서 설명한다.
<<스위치에 대해서>>
본 명세서 등에 있어서, 스위치란, 도통 상태(온 상태) 또는, 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택해서 전환하는 기능을 갖는 것을 말한다.
일례로서는, 전기적 스위치 또는 기계적인 스위치 등을 사용할 수 있다. 즉, 스위치는, 전류를 제어할 수 있는 것이면 되며, 특정한 것에 한정되지 않는다.
전기적인 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 숏키 다이오드, MIM(Metal I㎱ulator Metal) 다이오드, MIS(Metal I㎱ulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 「도통 상태 」란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터의 「비도통 상태」란, 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터를 단순한 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적인 스위치의 일례로서는, 디지털 마이크로미러 디바이스(DMD)와 같이, MEMS(마이크로 일렉트로 메커니컬 시스템) 기술을 사용한 스위치가 있다. 그 스위치는, 기계적으로 움직이게 하는 것이 가능한 전극을 갖고, 그 전극이 움직이는 것에 의해, 도통과 비도통을 제어해서 동작한다.
<<채널 길이에 대해서>>
본 명세서 등에 있어서, 채널 길이란, 예를 들어 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역 또는 채널이 형성되는 영역에서의, 소스와 드레인의 사이의 거리를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 그로 인해, 본 명세서에서는, 채널 길이는, 채널이 형성되는 영역에서의, 임의의 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
<<채널폭에 대해서>>
본 명세서 등에 있어서, 채널폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역 또는 채널이 형성되는 영역에서의, 소스와 드레인이 마주보고 있는 부분의 길이를 말한다.
또한, 하나의 트랜지스터에 있어서, 채널폭이 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터 채널폭은, 하나의 값으로 정해지지 않는 경우가 있다. 그로 인해, 본 명세서에서는, 채널폭은, 채널이 형성되는 영역에서의, 임의의 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널폭(이하, 실효적인 채널폭이라 칭함)과, 트랜지스터의 상면도에 있어서 나타나는 채널폭(이하, 외관 상의 채널폭이라 칭함)이 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널폭이, 트랜지스터의 상면도에 있어서 나타나는 외관 상의 채널폭보다 커져서, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 또한 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에 있어서 나타나는 외관 상의 채널폭보다, 실제로 채널이 형성되는 실효적인 채널폭쪽이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널폭을 예측하기 위해서는, 반도체의 형상이 기지라고 하는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알지 못하는 경우에는, 실효적인 채널폭을 정확하게 측정하는 것은 곤란하다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주보고 있는 부분의 길이인 외관 상의 채널폭을, 「포위 채널폭(SCW: Surrounded Channel Width)」이라 칭하는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널폭이라 기재한 경우에는, 포위 채널폭 또는 외관 상의 채널폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 단순히 채널폭이라고 기재한 경우에는, 실효적인 채널폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널폭, 실효적인 채널폭, 외관 상의 채널폭, 포위 채널폭 등은, 단면 TEM상 등을 취득하고, 그 화상을 해석하는 것 등에 의해, 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널폭당 전류값 등을 계산해서 구하는 경우, 포위 채널폭을 사용해서 계산하는 경우가 있다. 그 경우에는, 실효적인 채널폭을 사용해서 계산하는 경우와는 다른 값을 취하는 경우가 있다.
<<접속에 대해서>>
본 명세서 등에 있어서, A와 B가 접속되어 있다란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하기로 한다. 여기서, A와 B가 전기적으로 접속되어 있다란, A와 B 사이에서, 어떠한 전기적 작용을 갖는 대상물이 존재할 때, A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
또한, 예를 들어 트랜지스터의 소스(또는 제1 단자 등)가 Z1을 통해서(또는 통하지 않고), X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이, Z2를 통해서(또는 통하지 않고), Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제1 단자 등)가, Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2가 다른 일부가 Y와 직접적으로 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어, 「X와 Y와 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)이란, 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y의 순서로 전기적으로 접속되어 있다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는, 이 순서로 전기적으로 접속되어 있다」라고 표현할 수 있다. 또는, 「X는, 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)을 통해서, Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는, 이 접속 순서로 설치되어 있다」라고 표현할 수 있다. 이들 예와 마찬가지 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대해서 규정함으로써, 트랜지스터의 소스(또는 제1 단자 등)와, 드레인(또는 제2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 별도의 표현 방법으로서, 예를 들어 「트랜지스터의 소스(또는 제1 단자 등)는, 적어도 제1 접속 경로를 통해서, X와 전기적으로 접속되고, 상기 제1 접속 경로는, 제2 접속 경로를 갖고 있지 않고, 상기 제2 접속 경로는, 트랜지스터를 통한, 트랜지스터의 소스(또는 제1 단자 등)와 트랜지스터의 드레인(또는 제2 단자 등) 사이의 경로이고, 상기 제1 접속 경로는, Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 접속 경로를 통해서, Y와 전기적으로 접속되고, 상기 제3 접속 경로는, 상기 제2 접속 경로를 갖고 있지 않고, 상기 제3 접속 경로는, Z2를 통한 경로이다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제1 단자 등)는 적어도 제1 접속 경로에 의해, Z1을 통해서, X와 전기적으로 접속되고, 상기 제1 접속 경로는, 제2 접속 경로를 갖고 있지 않고, 상기 제2 접속 경로는, 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 접속 경로에 의해, Z2를 통해서, Y와 전기적으로 접속되고, 상기 제3 접속 경로는, 상기 제2 접속 경로를 갖고 있지 않다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제1 단자 등)는 적어도 제1 전기적 패스에 의해, Z1을 통해서, X와 전기적으로 접속되고, 상기 제1 전기적 패스는, 제2 전기적 패스를 갖고 있지 않고, 상기 제2 전기적 패스는, 트랜지스터의 소스(또는 제1 단자 등)로부터 트랜지스터의 드레인(또는 제2 단자 등)으로의 전기적 패스이고, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 전기적 패스에 의해, Z2를 통해서, Y와 전기적으로 접속되고, 상기 제3 전기적 패스는, 제4 전기적 패스를 갖고 있지 않고, 상기 제4 전기적 패스는, 트랜지스터의 드레인(또는 제2 단자 등)으로부터 트랜지스터의 소스(또는 제1 단자 등)에의 전기적 패스이다.」라고 표현할 수 있다. 이들 예와 마찬가지 표현 방법을 사용하여, 회로 구성에 있어서의 접속 경로에 대해서 규정함으로써, 트랜지스터의 소스(또는 제1 단자 등)와, 드레인(또는 제2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은, 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전층, 층, 등)이라 한다.
[실시예 1]
본 실시예에서는, 도전막의 수소의 투과성에 대해서 TDS를 사용해서 조사한 결과에 대해서 설명한다.
시료는, 실리콘 기판에 두께가 100㎚인 산화실리콘을 열산화법에 의해 형성하고, 그 후, 두께가 280㎚인 질화산화실리콘막을, PECVD 장치를 사용해서 형성하였다. 질화산화실리콘막의 성막은, 실란 가스 40sccm, 암모니아 가스 300sccm, 1산화2질소 가스 30sccm 및 질소 가스 900sccm을 포함하는 분위기에서 압력을 160㎩로 제어하고, 기판 온도 325℃, 전원 출력 250W(주파수 27.12㎒), 전극-기판간 거리 20㎜에서 행하였다. 상기 질화산화실리콘막에는, 다량의 수소가 포함되어 있어, 수소 방출막으로서 기능한다.
다음에, 질화산화실리콘막 위에 배리어막으로서 질화탄탈륨 또는 질화티타늄을, 스퍼터링 장치를 사용해서 성막하였다.
질화탄탈막의 성막은, 아르곤 가스 50sccm 및 질소 가스 10sccm을 포함하는 분위기에서 압력을 0.6㎩로 제어하고, 기판 온도는 실온(25℃ 정도), 전원 출력 1㎾(DC 전원), 타깃-기판간 거리 60㎜에서 행하였다. 질화탄탈막의 막 두께는, 10㎚, 20㎚ 및 30㎚로 하였다. 또한 비교를 위해, 질화탄탈막을 성막하지 않은 시료도 준비하였다.
질화티타늄막의 성막은, 질소 가스 50sccm을 포함하는 분위기에서 압력을 0.2㎩로 제어하고, 기판 온도는 실온, 전원 출력 12㎾(DC 전원), 타깃-기판간 거리 400㎜에서 행하였다. 질화티타늄의 막 두께는 10㎚로 하였다.
이상과 같이 해서 제작한 시료에 대해, TDS 분석을 행한 결과를 도 64에 나타낸다. 도 64의 TDS 결과는, 질량 전하비인 m/z가 2(H2 등)인 결과를 나타낸다. 도 64의 (A)에는 배리어막으로서 질화탄탈막을 성막한 시료와, 배리어막이 형성되어 있지 않은 시료의 분석 결과를, 도 64의 (B)에는 질화티타늄막을 성막한 시료의 분석 결과를, 각각 나타낸다.
도 64의 (A) 및 (B)로부터, 질화산화실리콘막 위에 배리어막이 형성되어 있지 않은 시료와 비교하여, 질화탄탈막을 형성한 시료 및 질화티타늄막을 형성한 시료는, m/z가 2인 탈가스가 시작되는 온도가 고온측으로 시프트하고, 또한 질화탄탈막의 막 두께가 클수록 m/z가 2인 탈가스가 시작되는 온도가 고온측으로 시프트하고 있음을 알 수 있었다. 이것으로부터, 질화탄탈막 및 질화티타늄막은 수소의 투과성이 낮아, 수소의 블로킹성을 가짐을 알 수 있었다. 또한, 질화탄탈륨의 막 두께가 20㎚ 이상인 경우에 있어서, 400℃ 근방의 온도에 있어서도 수소의 방출량은 낮게 억제되는 것을 알 수 있었다.
[실시예 2]
본 실시예에서는, 도전막의 구리의 블로킹성에 대해서, SIMS(Secondary Ion Mass Spectrometry) 분석을 사용해서 조사한 결과에 대해서 설명한다. 여기서, SIMS 분석은 기판측으로부터 행하였다.
시료는, 실리콘 기판에 두께 400㎚의 산화실리콘을 열산화법에 의해 형성하고, 그 후, 두께가 200㎚인 질화티타늄막을, 스퍼터링 장치를 사용해서 성막하였다. 다음에, 배리어막을 스퍼터링 장치를 사용해서 성막하였다. 다음에, 두께 200㎚의 구리의 막을, 스퍼터링 장치를 사용해서 성막하였다. 그 후, 질화탄탈륨을 50㎚ 스퍼터링 장치를 사용해서 성막한 후, 질화실리콘을 100㎚ 성막하였다. 그 후, 질소 분위기에서 500℃, 1시간의 가열 처리를 행하였다. 상기 배리어막의 조건으로서, 조건 1 내지 4의 4 조건을 사용하였다.
조건 1로서, 탄탈막을 40㎚ 성막하였다. 조건 2로서, 질화탄탈륨을 40㎚ 성막하였다. 조건 3으로서, 탄탈륨을 20㎚ 성막한 후, 질화탄탈륨을 20㎚ 성막하였다. 조건 4로서, 질화탄탈륨을 20㎚ 성막한 후, 탄탈륨을 20㎚ 성막하였다. 탄탈륨의 성막 조건으로서, 스퍼터링법을 사용하여, 아르곤 가스 100sccm을 포함하는 분위기에서 압력을 1.4㎩로 제어하고, 기판 온도는 실온(25℃ 정도), 전원 출력 2㎾(DC 전원), 타깃-기판간 거리 60㎜에서 행하였다. 또한, 질화탄탈륨의 성막 조건으로서, 스퍼터링법을 사용하여, 아르곤 가스 50sccm 및 질소 가스 10sccm을 포함하는 분위기에서 압력을 0.6㎩로 제어하고, 기판 온도는 실온, 전원 출력 1㎾(DC 전원), 타깃-기판간 거리 60㎜에서 행하였다.
다음에, 이상과 같이 해서 제작한 시료에 대하여 SIMS 분석을 행한 결과를 도 65 및 도 66에 도시한다. 또한, 도 65 및 도 66은, 질화티타늄막 내의 구리의 농도를 나타낸다.
도 65 및 도 66에 나타내는 결과로부터, 배리어막에 질화탄탈막을 사용한 시료(조건 2)는, 질화티타늄막 내의 구리의 농도는 8×1019atoms/㎤ 정도를 나타냈다. 또한, 배리어막에 탄탈막을 사용한 시료(조건 1)는 질화티타늄막 내의 구리 농도는 2×1017atoms/㎤ 정도를 나타냈다. 또한, 배리어막으로서 탄탈륨과 질화탄탈륨을 적층한 시료(조건 3 및 4)에 있어서도 질화티타늄막 내의 구리 농도를 낮게 억제할 수 있었다. 이상의 결과로부터, 탄탈막은, 우수한 구리의 블로킹성을 갖고 있음을 알 수 있었다.
[실시예 3]
본 실시예에서는, 본 발명의 일 형태 기억 장치를 갖는 CPU의 설계예에 대해서 설명한다.
도 67의 (A) 및 (B)는 CPU의 레이아웃을 나타낸다. 도 67의 (A) 및 (B)에 도시하는 CPU는, CPU 코어 영역(Core area)과, 내장형 기억 장치가 설치되는 메모리 영역(Memory area)을 갖는다. 도 67의 (A), (B) 모두, CPU 코어 영역의 면적은 467㎛×444㎛, 메모리 영역의 면적은 900㎛×636㎛였다. 도 67의 (A)는 메모리 영역으로서 도 27의 (C)에 나타낸 회로를 사용하는 예를 나타낸다. 도 67의 (B)는 메모리 영역으로서 도 27의 (B)에 나타낸 회로를 사용하는 예를 나타낸다.
도 67의 (A) 및 (B)의 CPU의 사양을 이하에 나타낸다.
칩 사이즈는 2.99㎜×2.45㎜였다. 공급 전압으로서, 3.3V와 1.2V의 2계통을 갖는다. 기억 장치가 갖는 트랜지스터(490)에의 게이트 전압의 입력부에의 공급 전압은 3.3V로 하고, 논리 회로 등을 포함하는 그 외의 주변 회로에의 공급 전압은 1.2V로 하였다.
클록 주파수는 50㎒로 하였다. 게이트 최소치수를 65㎚로 하였다. 코어 영역에 있어서, 스탠바이 시의 소비 전력은, 27℃에서 16.78㎼, 85℃에 있어서 123.13㎼라 추측되고, 동작 시에 있어서의 주파수당 소비 전력은, 27℃에서 22.07㎼/㎒라 추측되었다.
또한 유지용 기억 장치로서, 전술한 도 27의 (C) 또는 도 27의 (B)의 기억 장치 외에, 플립플롭에 산화물 반도체를 갖는 트랜지스터와 용량을 접속한 기억 장치를 갖는다. 플립플롭에 산화물 반도체를 갖는 트랜지스터와 용량을 접속함으로써, 전원을 오프하더라도 데이터를 유지하는 구성으로 할 수 있다. 플립플롭에 데이터를 유지할 때까지의 시간은 50㎒ 동작에 있어서, 20㎱라 추측되고, 플립플롭에 유지된 데이터의 리커버리 시간은 50㎒ 동작에 있어서, 40㎱라 추측되었다. 또한, 플립플롭은, 85℃에서 1시간보다 길게 데이터를 유지할 수 있다.
다음에, 도 67의 (A)의 메모리 영역에 적용 가능한 기억 장치의 레이아웃예를, 도 68의 (A)에 도시한다. 용량은 2kbyte이고, 1블록은, 8개의 워드선과 256개가 접힌 디지트선을 가지며, 총 16의 블록을 갖는다. 최대 주파수는 100㎒, 스탠바이 시의 소비 전력은 0.539㎼, 기입 전력은 50㎒ 동작에 있어서 0.646㎽(0.40pJ/bit), 판독 전력은 50㎒ 동작에 있어서 0.521㎽(0.33pJ/bit)으로 각각 추측되었다. 데이터 유지 시간은, 85℃에서 1시간보다 길다. 1비트의 면적은 2.9㎛2(5.01㎛×0.58㎛)였다. 칩 면적은 0.083㎟(0.375㎜×0.22㎜)였다. 여기서 유효 면적이란, 칩 전체에 차지하는 메모리 셀 어레이의 영역을 가리킨다.
다음에, 도 67의 (B)의 메모리 영역에 적용 가능한 기억 장치의 레이아웃예를, 도 68의 (B)에 도시한다. 메모리 용량은 8kbyte이고, 128행×128열의 용량 1비트의 메모리 셀을 1블록으로 하여, 총 4의 블록을 갖는다. 최대 주파수는 67㎒, 스탠바이 시의 소비 전력은 1.1㎼, 기입 전력은 50㎒ 동작에 있어서 2.0㎽(41pJ), 판독 전력은 50㎒ 동작에 있어서 1.7㎽(34pJ)로 각각 추측되었다. 데이터 유지 시간은, 85℃에 있어서 1시간보다 길다. 1비트의 면적은 1.12㎛2(1.4㎛×0.8㎛)였다. 칩 면적은 0.184㎟(0.549㎜×0.336㎜)였다.
[실시예 4]
본 실시예에서는, 본 발명의 일 형태를 사용한 촬상 장치의 설계예에 대해서 설명한다.
도 69는, 촬상 장치의 레이아웃의 일례를 나타낸다. 도 69에 나타내는 촬상 장치는, 화소부에 OS 트랜지스터를 사용하고 있다. OS 트랜지스터를 사용한 촬상 장치의 예로서는, 예를 들어 실시 형태 8을 참조할 수 있다.
도 69에 나타내는 촬상 장치의 사양을 기재한다. 화소 영역의 면적은 세로 5.2㎜×가로 2.8㎜였다. 화소수는 1920×1080개였다. 1 화소의 사이즈는, 세로 2.7㎛×가로 2.6㎛였다. 광전 변환 소자로서 포토 다이오드를 사용하고, 화소부에 4개의 OS 트랜지스터를 사용하였다. 주변 회로로서 로우 드라이버 회로를 갖는다. 또한, 판독 회로는 12비트의, 싱글 슬로프 카운터 방식의 아날로그/디지털 변환 회로와, CDS(Correlated Double Sampling) 회로를 갖는다.
145 : 혼합층
150 : 용량 소자
207 : 마스크
208 : 마스크
209 : 마스크
210 : 마스크
220 : 웰
221 : p형 반도체
223 : n형 반도체
224 : 개구
225 : 개구
260 : 제1 회로
270 : 제2 회로
273 : 전극
280 : 제3 회로
290 : 제4 회로
390 : 트랩 준위
400 : 기판
402 : 절연체
404 : 도전체
404b : 도전체
404d : 도전체
406 : 반도체층
406a : 산화물층
406b : 산화물층
406c : 산화물층
406f : 산화물층
407 : 채널 형성 영역
408 : 절연체
412 : 절연체
412d : 절연체
413 : 도전체
413a : 도전체
413b : 도전체
413c : 도전체
413d : 도전체
416a : 도전체
416b : 도전체
421 : 도전체
422 : 도전체
423a : 저저항 영역
423b : 저저항 영역
426a : 도전체
426b : 도전체
429 : 도전체
442 : 절연체
454 : 도전체
460 : 소자 분리 영역
462 : 절연체
464 : 절연체
464a : 절연체
464b : 절연체
470 : 절연막
474 : 영역
476 : 영역
477 : 격벽
487 : 배선
488 : 도전체
489 : 플러그
490 : 트랜지스터
491 : 트랜지스터
492 : 트랜지스터
493 : 트랜지스터
494 : 트랜지스터
500 : 반도체 장치
511 : 도전체
511a : 도전체
511b : 도전체
511d : 도전체
512 : 도전체
513 : 도전체
513a : 도전체
513b : 도전체
514 : 도전체
515 : 도전체
516 : 도전체
516b : 도전체
517 : 도전체
517a : 도전체
517b : 도전체
518 : 도전체
518b : 도전체
519 : 도전체
541 : 플러그
541b : 플러그
542 : 플러그
543 : 플러그
543a : 플러그
543b : 플러그
544 : 플러그
544b : 플러그
544c : 플러그
545 : 플러그
546 : 플러그
547 : 플러그
547b : 플러그
548 : 플러그
571 : 절연체
571a : 절연체
571b : 절연체
572 : 절연체
581 : 절연체
581a : 절연체
581b : 절연체
581c : 절연체
582 : 절연체
583 : 절연체
584 : 절연체
584a : 절연체
584b : 절연체
585 : 절연체
585a : 절연체
585b : 절연체
591 : 절연체
592 : 절연체
592a : 절연체
592b : 절연체
592c : 절연체
593 : 절연체
594 : 절연체
595 : 절연체
599 : 절연체
600 : 촬상 장치
601 : 광전 변환 소자
602 : 트랜지스터
603 : 트랜지스터
604 : 트랜지스터
605 : 트랜지스터
606 : 용량 소자
606a : 산화물층
606b : 산화물층
606c : 산화물층
607 : 노드
608 : 배선
609 : 배선
610 : 화소 구동 회로
611 : 배선
612 : 절연체
613 : 도전체
613a : 도전체
613b : 도전체
613d : 도전체
613e : 도전체
614 : 도전체
616a : 도전체
616b : 도전체
618 : 절연체
619 : 절연체
621 : 화소부
622 : 화소
622B : 화소
622G : 화소
622R : 화소
623 : 화소
624 : 필터
624B : 필터
624G : 필터
624R : 필터
625 : 층
626 : 배선군
627 : 층
628 : 층
629 : 층
630 : 층
631 : 층
632 : 개구부
635 : 렌즈
641 : 높이
642 : 높이
643 : 높이
660 : 광
660a : 용량 소자
660b : 용량 소자
661a : 트랜지스터
661b : 트랜지스터
662a : 트랜지스터
662b : 트랜지스터
663a : 인버터
663b : 인버터
681 : 광전 변환층
682 : 투광성 도전층
686 : 도전체
700 : 기판
701 : 화소부
702 : 제1 주사선 구동 회로
703 : 제2 주사선 구동 회로
704 : 신호선 구동 회로
710 : 용량 배선
712 : 게이트 배선
713 : 게이트 배선
714 : 드레인 전극층
716 : 트랜지스터
717 : 트랜지스터
718 : 액정 소자
719 : 액정 소자
720 : 화소
721 : 스위칭용 트랜지스터
722 : 구동용 트랜지스터
723 : 용량 소자
724 : 발광 소자
725 : 신호선
726 : 주사선
727 : 전원선
728 : 공통 전극
800 : RF 태그
801 : 통신기
802 : 안테나
803 : 무선 신호
804 : 안테나
805 : 정류 회로
806 : 정전압 회로
807 : 복조 회로
808 : 변조 회로
809 : 논리 회로
810 : 기억 회로
811 : ROM
1189 : ROM 인터페이스
1190 : 기판
1191 : ALU
1192 : ALU 컨트롤러
1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러
1195 : 타이밍 컨트롤러
1196 : 레지스터
1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스
1199 : ROM
1200 : 기억 장치
1201 : 회로
1202 : 회로
1203 : 스위치
1204 : 스위치
1206 : 논리 소자
1207 : 용량 소자
1208 : 용량 소자
1209 : 트랜지스터
1210 : 트랜지스터
1213 : 트랜지스터
1214 : 트랜지스터
1220 : 회로
2100 : 트랜지스터
2200 : 트랜지스터
2900 : 휴대형 게임기
2901 : 하우징
2902 : 하우징
2903 : 표시부
2904 : 표시부
2905 : 마이크로폰
2906 : 스피커
2907 : 조작 키
2908 : 스타일러스
2910 : 정보 단말기
2911 : 하우징
2912 : 표시부
2913 : 카메라
2914 : 스피커부
2915 : 버튼
2916 : 외부 접속부
2917 : 마이크
2920 : 노트북형 퍼스널 컴퓨터
2921 : 하우징
2922 : 표시부
2923 : 키보드
2924 : 포인팅 디바이스
2940 : 비디오 카메라
2941 : 하우징
2942 : 하우징
2943 : 표시부
2944 : 조작 키
2945 : 렌즈
2946 : 접속부
2950 : 정보 단말기
2951 : 하우징
2952 : 표시부
2960 : 정보 단말기
2961 : 하우징
2962 : 표시부
2963 : 밴드
2964 : 버클
2965 : 조작 버튼
2966 : 입출력 단자
2967 : 아이콘
2970 : 전기 냉장고
2971 : 하우징
2972 : 냉장실용 도어
2973 : 냉동실용 도어
2980 : 자동차
2981 : 차체
2982 : 차륜
2983 : 대시보드
2984 : 라이트
4000 : RF 태그
5100 : 펠릿
5120 : 기판
5161 : 영역

Claims (18)

  1. 반도체 장치로서,
    실리콘을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터 위의 제1 절연체;
    상기 제1 절연체 위의 제2 절연체;
    상기 제1 절연체 및 상기 제2 절연체에 내장된 플러그;
    상기 플러그 위의 배선; 및
    산화물 반도체를 포함하는, 상기 배선 위의 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 배선 및 상기 플러그를 통해 서로 전기적으로 접속되고,
    상기 배선은 질화탄탈륨 층, 탄탈륨 층, 및 질화티타늄 층 중 적어도 하나를 포함하고,
    상기 플러그는 상기 제1 절연체의 측면 및 상기 제2 절연체의 측면과 접하고,
    상기 플러그의 상면 중 가장 높은 영역의 높이는 상기 제2 절연체의 상면 중 가장 높은 영역의 높이보다 높고,
    상기 배선은 상기 플러그의 상기 상면과 접하고 상기 플러그의 상기 상면을 덮고,
    상기 제2 절연체의 수소 투과성은 상기 제1 절연체의 수소 투과성보다 낮은, 반도체 장치.
  2. 반도체 장치로서,
    실리콘을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터 위의 제1 절연체;
    상기 제1 절연체 위의 제2 절연체;
    상기 제1 절연체 및 상기 제2 절연체에 내장된 플러그;
    상기 플러그 위의 제1 도전체; 및
    산화물 반도체를 포함하는, 상기 제1 도전체 위의 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제1 도전체 및 상기 플러그를 통해 서로 전기적으로 접속되고,
    상기 제1 도전체는 질화탄탈륨 층, 탄탈륨 층, 및 질화티타늄 층 중 적어도 하나를 포함하고,
    상기 플러그는 상기 제1 절연체의 측면 및 상기 제2 절연체의 측면과 접하고,
    상기 플러그의 상면 중 가장 높은 영역의 높이는 상기 제2 절연체의 상면 중 가장 높은 영역의 높이보다 높고,
    상기 제1 도전체는 상기 플러그의 상기 상면과 접하고 상기 플러그의 상기 상면을 덮고,
    상기 제2 절연체의 수소 투과성은 상기 제1 절연체의 수소 투과성보다 낮은, 반도체 장치.
  3. 제1항에 있어서,
    상기 배선은 상기 질화탄탈륨 층과 상기 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  4. 제1항에 있어서,
    상기 배선은 상기 질화티타늄 층과 상기 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 플러그는 제2 질화탄탈륨 층과 제2 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 플러그는 제2 질화티타늄 층과 제2 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 절연체는 산화실리콘, 산화질화실리콘, 질화산화실리콘, 및 질화실리콘 중 적어도 하나를 포함하는, 반도체 장치.
  8. 반도체 장치로서,
    실리콘을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터 위의 제1 절연체;
    상기 제1 절연체 위의 제2 절연체;
    상기 제1 절연체 및 상기 제2 절연체에 내장된 플러그;
    상기 플러그 위의 배선; 및
    산화물 반도체를 포함하는, 상기 배선 위의 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 배선 및 상기 플러그를 통해 서로 전기적으로 접속되고,
    상기 플러그는 질화탄탈륨 층, 탄탈륨 층, 및 질화티타늄 층 중 적어도 하나를 포함하고,
    상기 플러그는 상기 제1 절연체의 측면 및 상기 제2 절연체의 측면과 접하고,
    상기 플러그의 상면 중 가장 높은 영역의 높이는 상기 제2 절연체의 상면 중 가장 높은 영역의 높이보다 높고,
    상기 배선은 상기 플러그의 상기 상면과 접하고 상기 플러그의 상기 상면을 덮고,
    상기 제2 절연체의 수소 투과성은 상기 제1 절연체의 수소 투과성보다 낮은, 반도체 장치.
  9. 제8항에 있어서,
    상기 배선은 제2 질화탄탈륨 층과 제2 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  10. 제8항에 있어서,
    상기 배선은 제2 질화티타늄 층과 제2 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  11. 제8항에 있어서,
    상기 플러그는 상기 질화탄탈륨 층과 상기 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  12. 제8항에 있어서,
    상기 플러그는 상기 질화티타늄 층과 상기 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  13. 제8항에 있어서,
    상기 제1 절연체는 산화실리콘, 산화질화실리콘, 질화산화실리콘, 및 질화실리콘 중 적어도 하나를 포함하는, 반도체 장치.
  14. 제1항, 제2항, 및 제8항 중 어느 한 항에 있어서,
    상기 제2 절연체는 산화알루미늄, 산화하프늄, 산화탄탈, 산화지르코늄, 티타늄산지르콘산납, 티타늄산스트론튬, 탄화실리콘, 탄화질화실리콘, 및 산화탄화실리콘 중 적어도 하나를 포함하는, 반도체 장치.
  15. 전자 장치로서,
    제1항, 제2항, 및 제8항 중 어느 한 항에 따른 반도체 장치를 포함하는, 전자 장치.
  16. 삭제
  17. 제2항에 있어서,
    상기 제1 도전체는 상기 질화탄탈륨 층과 상기 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
  18. 제2항에 있어서,
    상기 제1 도전체는 상기 질화티타늄 층과 상기 탄탈륨 층이 적층된 구조를 갖는, 반도체 장치.
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