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CN101740631B - 半导体装置及该半导体装置的制造方法 - Google Patents

半导体装置及该半导体装置的制造方法 Download PDF

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CN101740631B CN200910208120.XA CN200910208120A CN101740631B CN 101740631 B CN101740631 B CN 101740631B CN 200910208120 A CN200910208120 A CN 200910208120A CN 101740631 B CN101740631 B CN 101740631B
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Abstract

本发明为包括设置在栅极绝缘层、源电极层及漏电极层上的氧化物半导体层的半导体装置，其中，位于源电极层和漏电极层之间的区域的栅极绝缘层的膜厚度薄于设置在栅电极层和源电极层之间的栅极绝缘层或者设置在栅电极层和漏电极层之间的栅极绝缘层的膜厚度。

Description

半导体装置及该半导体装置的制造方法
技术领域
本发明涉及一种半导体装置及该半导体装置的制造方法。
背景技术
近年来，使用氧化物半导体来制造薄膜晶体管(也称为TFT)并且将其应用于电子设备等的技术引人注目。例如，专利文件1和专利文件2公开有如下技术：将氧化锌、In-Ga-Zn-O类氧化物半导体等用于氧化物半导体层，以制造图像显示装置的开关元件等。
此外，作为使用氧化物半导体层的晶体管的结构，提案了各种各样的结构，例如，上述的专利文件2和专利文件3示出有底栅·底接触型结构，其中在设置于栅极绝缘层上的源电极层及漏电极层上形成氧化物半导体层。
[专利文件1]日本专利申请公开2007-123861号公报
[专利文件2]日本专利申请公开2007-96055号公报
[专利文件3]日本专利申请公开2007-305658号公报
一般地，为了降低晶体管的驱动电压并进行高速工作，将栅极绝缘层的膜厚度形成得薄很有效。然而，当在底栅·底接触型结构中隔着栅极绝缘层而栅电极层和源电极层及漏电极层的一部分重叠时，随着栅极绝缘层的膜厚度变薄，而在栅电极层和源电极层及漏电极层之间产生寄生电容，因此对元件特性产生影响。其结果，有如下忧虑：在元件特性上产生不均匀性，而元件的可靠性降低。
此外，在隔着栅极绝缘层而覆盖栅电极层的端部地设置有源电极层、漏电极层的情况下，若覆盖栅电极层的端部的栅极绝缘层的膜厚度变薄，则发生如下问题：容易在栅电极层和源电极层、漏电极层之间产生泄漏。
发明内容
鉴于上述问题，本发明的目的之一在于即使在栅电极层、源电极层及漏电极层上设置半导体层的情况下，也提高元件特性和元件的可靠性。
在包括栅电极层、设置在栅电极层上的栅极绝缘层、隔着该栅极绝缘层而重叠于栅电极层的一部分地设置的源电极层及漏电极层、设置在栅极绝缘层、源电极层及漏电极层上的半导体层的结构中，将位于源电极层和漏电极层之间的区域的栅极绝缘层的膜厚度设定得薄于设置在栅电极层和源电极层之间的栅极绝缘层或者设置在栅电极层和漏电极层之间的栅极绝缘层的膜厚度。在此情况下，可以降低产生在源电极层及漏电极层和栅电极层之间的寄生电容，并且可以提高元件特性。
此外，所公开的发明的一种方式包括：设置在衬底上的栅电极层；设置在栅电极层上的栅极绝缘层；隔着栅极绝缘层而重叠于栅电极层的一部分地设置的源电极层及漏电极层；在栅电极层的上方并与位于源电极层和漏电极层之间的区域的栅极绝缘层接触地设置并且设置在源电极层及漏电极层上的氧化物半导体层，其中，在栅电极层的上方并位于源电极层和漏电极层之间的区域的栅极绝缘层的膜厚度薄于设置在栅电极层和源电极层之间的栅极绝缘层或者设置在栅电极层和漏电极层之间的栅极绝缘层的膜厚度。
此外，所公开的发明的一种方式包括：设置在衬底上的栅电极层；设置在栅电极层上的第一绝缘层；第一绝缘层上的与栅电极层的一部分重叠地设置的第二绝缘层；隔着第一绝缘层及第二绝缘层而重叠于栅电极层的一部分地设置的源电极层及漏电极层；在栅电极层的上方并与位于源电极层和漏电极层之间的区域的第一绝缘层接触地设置并且设置在源电极层及漏电极层上的氧化物半导体层。注意，也可以将在栅电极层的上方并位于源电极层和漏电极层之间的区域的第一绝缘层的膜厚度也可以薄于设置在栅电极层和源电极层之间的第一绝缘层或者设置在栅电极层和漏电极层之间的第一绝缘层的膜厚度。
此外，所公开的发明的一种方式包括：设置在衬底上的栅电极层；在栅电极层上依次层叠地设置的第一绝缘层和第二绝缘层；隔着第一绝缘层及第二绝缘层而重叠于栅电极层的一部分地设置的源电极层及漏电极层；在栅电极层的上方并与源电极层和漏电极层之间的区域的第二绝缘层接触地设置并且设置在源电极层及漏电极层上的氧化物半导体层，其中，在栅电极层的上方并位于源电极层和漏电极层之间的区域的第二绝缘层的膜厚度薄于设置在栅电极层和源电极层之间的第二绝缘层及设置在栅电极层和漏电极层之间的第二绝缘层的膜厚度。
此外，所公开的发明的一种方式包括如下步骤：在衬底上形成栅电极层；在栅电极层上形成栅极绝缘层；在栅极绝缘层上形成源电极层及漏电极层；通过对设置在源电极层和漏电极层之间的区域中的栅极绝缘层的上层部进行蚀刻，将位于源电极层和漏电极层之间的区域的栅极绝缘层的膜厚度设定得薄于设置在栅电极层和源电极层之间的栅极绝缘层或者设置在栅电极层和漏电极层之间的栅极绝缘层的膜厚度；在栅极绝缘层、源电极层及漏电极层上形成氧化物半导体层。
此外，所公开的发明的一种方式包括如下步骤：在衬底上形成栅电极层；在栅电极层上形成第一绝缘层；在第一绝缘层上形成第二绝缘层；在第二绝缘层上形成源电极层及漏电极层；通过对设置在源电极层和漏电极层之间的区域中的第二绝缘层进行蚀刻，使第一绝缘层露出；在第一绝缘层、源电极层及漏电极层上形成氧化物半导体层。
注意，作为可以在本说明书中使用的氧化物半导体的一例，有以InMo3(ZnO)m(m＞0，m不是整数)表示的氧化物半导体。在此，M是指选自镓(Ga)、铁(Fe)、镍(Ni)、锰(Mn)及钴(Co)中的一种金属元素或者多种金属元素。例如，选择Ga作为M的情况除了包括只选择Ga的情况以外，还包括选择Ga和Ni、Ga和Fe的情况等选择Ga以外的上述金属元素的情况。此外，在上述氧化物半导体中，有如下氧化物半导体：除了包含作为M的金属元素以外，还包含作为杂质元素的Fe、Ni等过渡金属元素、或者该过渡金属的氧化物。在本说明书中，将上述氧化物半导体中的作为M而至少包含镓的氧化物半导体称为In-Ga-Zn-O类氧化物半导体，并且将使用该材料的薄膜称为In-Ga-Zn-O类非单晶膜。
注意，在本说明书中，半导体装置是指通过利用半导体特性而能够工作的所有的装置，并且电光装置、半导体电路以及电子设备都包括在半导体装置中。此外，在本说明书中，显示装置包括发光装置、液晶显示装置。发光装置包括发光元件，并且液晶显示装置包括液晶元件。发光元件将由电流或电压控制亮度的元件包括在其范畴内，具体地包括无机EL(Electro Luminescence；电致发光)元件、有机EL元件等。
在包括栅电极层、设置在栅电极层上的栅极绝缘层、隔着该栅极绝缘层而重叠于栅电极层的一部分地设置的源电极层及漏电极层、设置在栅极绝缘层、源电极层及漏电极层上的半导体层的结构中，通过将位于源电极层和漏电极层之间的区域的栅极绝缘层的膜厚度设定得薄于设置在栅电极层和源电极层之间的栅极绝缘层或者设置在栅电极层和漏电极层之间的栅极绝缘层的膜厚度，可以降低产生在源电极层及漏电极层和栅电极层之间的寄生电容，并且可以提高元件特性。
附图说明
图1A和1B是说明根据实施方式1或实施方式2的半导体装置的一例的图；
图2A至2E是说明根据实施方式1的半导体装置的制造方法的一例的图；
图3A至3D是说明根据实施方式2的半导体装置的制造方法的一例的图；
图4是说明用于根据实施方式2的等离子体处理的装置的一例的图；
图5A至5C是说明根据实施方式3的半导体装置的一例的图；
图6A至6E是说明根据实施方式3的半导体装置的制造方法的一例的图；
图7A和7B是说明根据实施方式4的半导体装置的一例的图；
图8A至8E是说明根据实施方式4的半导体装置的制造方法的一例的图；
图9A至9D是说明根据实施方式5的半导体装置的制造方法的一例的图；
图10A至10D是说明根据实施方式5的半导体装置的制造方法的一例的图；
图11是说明根据实施方式5的半导体装置的制造方法的一例的图；
图12是说明根据实施方式5的半导体装置的制造方法的一例的图；
图13是说明根据实施方式5的半导体装置的制造方法的一例的图；
图14是说明根据实施方式5的半导体装置的制造方法的一例的图；
图15是说明根据实施方式5的半导体装置的制造方法的一例的图；
图16A1、16A2及16B是说明根据实施方式6的半导体装置的一例的图；
图17是说明根据实施方式6的半导体装置的一例的图；
图18是说明根据实施方式7的半导体装置的一例的图；
图19是说明根据实施方式8的半导体装置的像素等效电路的一例的图；
图20A至20C是说明根据实施方式8的半导体装置的一例的图；
图21A和21B是说明根据实施方式8的半导体装置的一例的图；
图22A和22B是说明电子纸的使用方式的一例的图；
图23是示出电子书籍的一例的外观图；
图24A和24B是示出电视装置及数码相框的实例的外观图；
图25A和25B是示出游戏机的实例的外观图；
图26A和26B是示出移动电话机的一例的外观图。
具体实施方式
参照附图详细地说明实施方式。但是，本发明不局限于以下所示的实施方式所记载的内容，而所属技术领域的普通技术人员当然知道如下事实：其方式及详细内容在不脱离本发明的宗旨的情况下可以被变换为各种各样的形式。此外，根据不同的实施方式的结构可以适当地组合来实施。注意，在以下说明的发明的结构中，使用相同的附图标记来表示相同部分或者具有相同功能的部分，而省略其重复说明。
实施方式1
首先，参照图1A而说明本实施方式所示的薄膜晶体管的结构。
本实施方式所示的薄膜晶体管250包括设置在衬底200上的栅电极层202、设置在栅电极层202及衬底200上的栅极绝缘层204、设置在栅极绝缘层204上的源电极层206a及漏电极层206b、设置在源电极层206a及漏电极层206b上并与位于源电极层206a及漏电极层206b之间的栅极绝缘层204接触地设置的氧化物半导体层210。再者，以隔着栅极绝缘层204而重叠于栅电极层202的一部分的方式设置源电极层206a及漏电极层206b，并且位于源电极层206a和漏电极层206b之间的区域的栅极绝缘层204的膜厚度t2薄于设置在栅电极层202和源电极层206a之间的栅极绝缘层204及设置在栅电极层202和漏电极层206b之间的栅极绝缘层204的膜厚度t1(参照图1A)。
就是说，在栅极绝缘层204重叠于栅电极层202的区域中该栅极绝缘层204具有凹部(凹部分(以下，写为“凹部207”))，并且在栅极绝缘层204的凹部207中设置有氧化物半导体层210。注意，在此所述的栅极绝缘层204的凹部207是指当从连接源电极层和漏电极层的截面方向观察时形成在栅极绝缘层204中的凹部分。
如此，通过采用如图1A所示的结构，即使在栅电极层202上隔着栅极绝缘层204而使其一部分重叠于该栅电极层202地设置源电极层206a及漏电极层206b，并且在源电极层206a及漏电极层206b上设置氧化物半导体层210的情况下，也可以降低产生在源电极层206a及漏电极层206b和栅电极层202之间的寄生电容，并可以降低晶体管的驱动电压，并且提高元件特性。
注意，虽然在图1A中示出源电极层206a和漏电极层206b的双方隔着栅极绝缘层204而与栅电极层202的一部分重叠的情况，但是本实施方式不局限于此。当源电极层206a和漏电极层206b中的任一方隔着栅极绝缘层204而重叠于栅电极层202时，将设置在该重叠的电极层和栅极电极层202之间的栅极绝缘层204的膜厚度t1设定得厚于位于源电极层206a和漏电极层206b之间的区域的栅极绝缘层204的膜厚度t2，即可。
接着，参照图2A至2E而说明图1A所示的薄膜晶体管250的制造方法的一个方式。
首先，在衬底200上形成栅电极层202，接着在该栅电极层202上形成栅极绝缘层204(参照图2A)。
作为衬底200，只要采用具有绝缘表面的衬底即可，例如可以采用玻璃衬底。玻璃衬底优选为无碱玻璃衬底。作为无碱玻璃衬底，例如使用铝硅酸盐玻璃、铝硼硅酸盐玻璃、钡硼硅酸盐玻璃等玻璃材料。另外，作为衬底200，还可以采用：陶瓷衬底、石英衬底、蓝宝石衬底等由绝缘体构成的绝缘衬底；利用绝缘材料覆盖由硅等半导体材料构成的半导体衬底的表面而成的衬底；利用绝缘材料覆盖由金属或不锈钢等导电体构成的导电衬底的表面而成的衬底。此外，只要能够承受制造工序的热处理，就也可以采用塑料衬底。
栅电极层202可以通过在衬底200的整个表面上形成导电层之后利用光刻法对导电层进行蚀刻来形成。栅电极层202包括栅极布线等由上述导电膜形成的电极和布线。
栅电极层202优选由铝(Al)、铜(Cu)、钼(Mo)、钨(W)、钛(Ti)等导电材料形成。注意，在将铝用于布线及电极的情况下，因为铝单质有耐热性低并且容易腐蚀等的问题点，所以优选组合铝和耐热导电材料而使用。
耐热导电材料可以由选自钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素；以上述元素为成分的合金；组合上述元素而成的合金；以上述元素为成分的氮化物形成。层叠由这些耐热导电材料构成的膜和铝(或铜)来形成布线和电极，即可。
注意，也可以利用液滴喷射法或丝网印刷法等在衬底200上选择性地形成栅电极层202。
栅极绝缘层204可以通过利用氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜或者氧化钽膜等来形成。此外，也可以层叠这些膜。这些膜可以通过利用溅射法等以50nm以上且250nm以下的膜厚度来形成。例如，可以通过利用溅射法以200nm的膜厚度来形成氧化硅膜作为栅极绝缘层204。
注意，在本说明书中，氧氮化硅是指：在组成方面氧含量多于氮含量，并且当利用卢瑟福背散射光谱学法(RBS：RutherfordBackscattering Spectrometry)及氢前方散射法(HFS：HydrogenForwardscattering Spectrometry)进行测定时，作为浓度范围其包含50原至70原的氧、0.5原至15原的氮、25原至35原的硅、0.1原至10原的氢。此外，氮氧化硅是指：在组成方面氮含量多于氧含量，并且当利用RBS及HFS进行测定时，作为浓度范围其包含5原至30原的氧、20原至55原的氮、25原至35原的硅、10原至30原的氢。但是，当将构成氧氮化硅或者氮氧化硅的原子的总计设定为100原时，氮、氧、硅及氢的含量比率包括在上述范围内。
接着，在栅极绝缘层204上形成源电极层206a及漏电极层206b(参照图2B)。
源电极层206a及漏电极层206b可以通过在栅极绝缘层204上形成导电层之后利用光刻法对该导电层进行蚀刻来形成。在此，作为一例，示出源电极层206a和漏电极层206b的一部分隔着栅极绝缘层204而与栅电极层202重叠的情况。
源电极层206a及漏电极层206b可以通过利用溅射法或真空蒸镀法等并且使用如下材料来形成。该材料由包含选自铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素的金属；以上述元素为成分的合金；或者以上述元素为成分的氮化物等构成。
例如，源电极层206a及漏电极层206b可以由钼膜或钛膜的单层结构形成。此外，源电极层206a及漏电极层206b也可以由叠层结构形成，而例如可以采用铝膜和钛膜的叠层结构。此外，也可以采用依次层叠有钛膜、铝膜和钛膜的三层结构。此外，也可以采用依次层叠有钼膜、铝膜和钼膜的三层结构。此外，作为用于这些叠层结构的铝膜，也可以采用包含钕的铝(Al-Nd)膜。再者，源电极层206a及漏电极层206b也可以具有包含硅的铝膜的单层结构。
注意，也可以通过利用液滴喷射法或丝网印刷法等来在衬底200上选择性地形成源电极层206a及漏电极层206b。
在图2B中形成的源电极层206a用作晶体管的源极，并且漏电极层206b用作晶体管的漏极。注意，根据晶体管的驱动方法，而有可能源电极层206a用作漏极，并且漏电极层206b用作源极。
接着，通过对设置在源电极层206a和漏电极层206b之间的区域的栅极绝缘层204(露出的栅极绝缘层204)的上层部进行蚀刻处理，在栅极绝缘层204中形成凹部207(参照图2C)。
通过进行蚀刻处理，可以使位于源电极层206a及漏电极层206b之间的区域的栅极绝缘层204的膜厚度t2薄于设置在栅电极层202和源电极层206a之间的栅极绝缘层204及设置在栅电极层202和漏电极层206b之间的栅极绝缘层204的膜厚度t1。优选的是，将栅极绝缘层204的膜厚度t2设定为t1的膜厚度的1/5至4/5(t2＝t1/5至4t1/5)。
作为蚀刻处理，可以采用使用惰性气体及/或反应气体的等离子体处理、湿蚀刻处理等。
此外，在蚀刻处理中，可以将源电极层206a及漏电极层206b用作掩模。此外，还可以通过利用当形成源电极层206a及漏电极层206b时(图2B)使用的光掩模对栅极绝缘层204进行蚀刻。在此情况下，不与源电极层206a及漏电极层206b重叠的栅极绝缘层204受到蚀刻。
通过进行蚀刻处理，可以将栅极绝缘层204的膜厚度的值根据每个区域而设定为不同，并且也可以去除附着到露出的栅极绝缘层204的表面的杂质、引入有杂质元素的表层部(参照图2C)。
接着，覆盖栅极绝缘层204、源电极层206a及漏电极层206b地形成氧化物半导体层209(参照图2D)。
氧化物半导体层209可以由In-Ga-Zn-O类非单晶膜形成。例如，可以通过使用包含In、Ga及Zn的氧化物半导体靶(In2O3∶Ga2O3∶ZnO＝1∶1∶1)的溅射法，来形成氧化物半导体层209。溅射的条件例如为：衬底200和靶之间的距离为30mm至500mm；压力为0.1Pa至2.0Pa；直流(DC)电源为0.25kW至5.0kW；温度为20℃至100℃；气氛为氩气氛、氧气氛或者氩和氧的混合气氛。
注意，优选使用脉冲直流(DC)电源，因为此时可以减少尘屑，并且膜厚度的分布成为均匀。此外，通过在进行上述等离子体处理后，不暴露于大气地形成氧化物半导体层209，可以抑制尘屑或水分附着到栅极绝缘层204和氧化物半导体层209的界面。此外，将氧化物半导体层209的膜厚度设定为5nm至200nm左右，即可。
作为上述溅射法，可以采用将高频电源用于溅射用电源的RF溅射法、使用直流电源的DC溅射法、以脉冲方式施加直流偏压的脉冲DC溅射法等。
此外，当使用等离子体处理作为蚀刻处理时，优选在同一个反应室内连续进行等离子体处理和氧化物半导体层209的形成。通过不使受到等离子体处理后的栅极绝缘层204、源电极层206a及漏电极层206b的表面暴露于大气地形成氧化物半导体层209，可以抑制杂质附着到栅极绝缘层204、源电极层206a及漏电极层206b的表面以及在栅极绝缘层204、源电极层206a及漏电极层206b的表面上形成氧化膜等。
注意，虽然在本实施方式中示出使用氧化物半导体层作为成为薄膜晶体管250的沟道形成区域的半导体层的情况，但是可以应用的半导体层不局限于此。此外，还可以使用利用有机半导体材料而成的半导体层等作为半导体层。此外，作为半导体层，除了使用In-Ga-Zn-O类非单晶膜以外，还可以使用包括铟、镓、锌中的至少一种的氧化物半岛体例如ZnO、IZO、ITO；SnO等氧化物半导体；SiGe、GaAs等化合物半导体。
接着，通过对氧化物半导体层209进行蚀刻，来形成岛状氧化物半导体层210(参照图2E)。
通过上述工序，可以形成将氧化物半导体层210用于沟道形成区域的薄膜晶体管250。
此外，在形成氧化物半导体层210之后进行100℃至600℃、典型为200℃至400℃的热处理，即可。例如，可以在氮气氛下以350℃进行一个小时的热处理。通过该热处理，进行构成岛状氧化物半导体层210的In-Ga-Zn-O类氧化物半导体的原子级的重新排列。从可以消除阻碍岛状氧化物半导体层210中的载流子移动的歪曲的观点来说，该热处理(包括光退火等)很重要。注意，只要在形成氧化物半导体层209之后，就对进行上述热处理的时序没有特别的限制。
此外，也可以对岛状氧化物半导体层210进行氧自由基处理。通过进行氧自由基处理，可以使将氧化物半导体层210用作沟道形成区域的薄膜晶体管成为常闭状态(normally off)。此外，通过进行自由基处理，可以恢复岛状氧化物半导体层210的由于蚀刻而受到的损伤。自由基处理可以在O2、N2O、包含氧的N2、包含氧的He、包含氧的Ar等的气氛下进行。此外，也可以在对上述气氛添加有Cl2及/或CF4的气氛下进行自由基处理。注意，自由基处理优选不对衬底200一侧施加偏压地进行。
此外，也可以覆盖包括氧化物半导体层210、源电极层206a及漏电极层206b等的薄膜晶体管250地形成保护绝缘层。保护绝缘层通过利用CVD法、溅射法等以氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或者氮氧化铝膜的单层或者叠层形成，即可。
此后，通过形成各种电极和布线，来完成包括薄膜晶体管250的半导体装置。
如上所述，通过在形成源电极层206a及漏电极层206b后，对露出的栅极绝缘层204进行蚀刻处理，可以将位于源电极层206a及漏电极层206b之间的栅极绝缘层204的膜厚度t2设定得薄于设置在栅电极层202和源电极层206a之间的栅极绝缘层204及设置在栅电极层202和漏电极层206b之间的栅极绝缘层204的膜厚度t1。其结果，可以降低产生在源电极层及漏电极层和栅电极层之间的寄生电容，并且可以提高元件特性。
实施方式2
在本实施方式中，参照图1B而说明与上述实施方式不同的晶体管的结构。
图1B所示的薄膜晶体管260示出如下情况：在图1A所示的薄膜晶体管250中，源电极层206a及漏电极层206b具有锥形形状，并且源电极层206a及漏电极层206b的上端部具有曲面。注意，可以与图1A同样地设置其他结构(栅电极层202、栅极绝缘层204、源电极层206a、漏电极层206b、氧化物半导体层210的位置关系等)。
通过使源电极层206a及漏电极层206b具有锥形形状，并且使源电极层206a及漏电极层206b的上端部具有曲面，可以提高对于栅极绝缘层204、源电极层206a及漏电极层206b的氧化物半导体层210的覆盖性，并且可以抑制断开。特别地，即使在使位于源电极层206a及漏电极层206b之间的区域的栅极绝缘层204的膜厚度t2充分薄于设置在源电极层206a和漏电极层206b的下方的栅极绝缘层的膜厚度t1的情况下，也可以有效地抑制氧化物半导体层210的断开。
下面，参照图3A至3D而说明图1B所示的薄膜晶体管260的制造方法的一例。注意，图3A至3D中的制造工序的很多部分与图1B相同。从而，在下面的说明中，省略对重复的部分的说明，并且对不同的部分进行详细说明。此外，图3A至3D示出作为对栅极绝缘层204的蚀刻处理而使用等离子体处理的情况。
首先，在具有绝缘表面的衬底200上形成栅电极层202，接着在该栅电极层202上形成栅极绝缘层204(参照图3A)。此外，优选的是，当形成栅电极层202时，为了提高后面形成的栅极绝缘层204的覆盖性，并且防止断开，而将栅电极层202的端部蚀刻为锥形形状。例如，锥形角θ1优选为20°以上且小于90°，更优选为30°以上且80°以下的形状。注意，“锥形角θ1”是指当从截面方向(与衬底200的表面正交的面)观察到具有锥形形状的层(在此，栅电极层202)时该层的侧面和底面所形成的该层内部一侧的倾斜角。就是说，“锥形角θ1”相当于当从截面方向观察时与衬底200接触的栅电极层202的下端部的角度。
注意，至于栅电极层202、栅极绝缘层204的材料、制造方法，可以参照实施方式1。
接着，在栅极绝缘层204上形成源电极层206a及漏电极层206b(参照图3B)。注意，至于源电极层206a及漏电极层206b的材料、制造方法，可以参照实施方式1。
接着，对栅极绝缘层204进行蚀刻处理。在此，示出如下情况：通过在设置有衬底200的反应室内产生等离子体，并且使等离子体208作用到露出的栅极绝缘层204、源电极层206a及漏电极层206b的表面，来在栅极绝缘层204中形成凹部207(参照图3C)。
等离子体处理例如可以通过如下工序来进行：对处于真空状态的反应室引入氩(Ar)气体等惰性气体，并且对被处理物(在此，衬底200)施加偏压，以产生等离子体状态。在对反应室引入Ar气体的情况下，电子和Ar的阳离子存在于等离子体中，并且Ar的阳离子被加速在阴极方向(衬底200一侧)上。通过被加速的Ar的阳离子碰撞到形成于衬底200上的栅极绝缘层204、源电极层206a及漏电极层206b的表面，该表面受到溅射蚀刻，而可以对栅极绝缘层204、源电极层206a及漏电极层206b的表面进行蚀刻。注意，有时将这种等离子体处理也称为“反溅射”。
通过对衬底200一侧施加偏压进行等离子体处理，可以有效地进行对栅极绝缘层204、源电极层206a及漏电极层206b的表面的溅射蚀刻。
此外，当在栅极绝缘层204的表面形成有凹凸时，通过进行等离子体处理，从栅极绝缘层204的凸部优先性地进行溅射蚀刻，而可以提高该栅极绝缘层204的表面的平坦性。
此外，作为在上述等离子体处理中使用的气体，也可以使用氦气体而代替氩气体。此外，也可以采用对氩气氛添加有氧、氢、氮等的气氛。此外，也可以采用对氩气氛添加有Cl2、CF4等的气氛。
例如，在本实施方式中，可以利用如图4所示的溅射装置来进行等离子体处理。
图4所示的溅射装置在反应室190内设置有保持被处理物195(在此，衬底200)的第一电极191、与此相对的第二电极192。此外，第一电极191与RF电源(高频电源)197连接，并且第二电极192与RF电源198、DC电源199连接。在第一电极191和RF电源197之间以及在第二电极192和RF电源198之间分别设置有用来进行阻抗匹配的匹配器(matching box)193和匹配器194。
当利用图4所示的溅射装置对被处理物195进行等离子体处理(也称为反溅射)时，通过从引入口196引入氩气体等惰性气体，对第一电极191施加高频电压来在第一电极191和第二电极192之间产生惰性气体的等离子体，并且在设置于第一电极191上的被处理物195一侧产生负自偏压(产生施加有偏压的状态)，而将等离子体中的阳离子加速，以使其碰撞到被处理物195。此时，当在栅极绝缘层204的表面形成有凹凸时，凸部优先性地受到溅射蚀刻，而可以使栅极绝缘层204的表面平坦化。
注意，在利用图4所示的溅射装置在被处理物195上形成膜(溅射成膜)的情况下，在第二电极192一侧设置由要进行成膜的材料构成的靶，对第二电极192施加直流电压或高频电压，在第一电极191和第二电极192之间产生等离子体，使等离子体中的阳离子加速来使其碰撞到靶，即可。
从而，当在进行等离子体处理后在被处理物195上形成膜时，可以在不使被处理物195暴露于大气地进行等离子体处理，然后接着利用溅射法来在被处理物195上形成膜。
注意，虽然在本实施方式中，说明当进行等离子体处理时对衬底200一侧施加偏压的情况，但是只要可以在栅极绝缘层204中形成凹部207，就也可以不施加偏压而进行等离子体处理。
此外，有如下优点：通过进行等离子体处理，可以去除附着到栅极绝缘层204的表面、源电极层206a及漏电极层206b的表面的杂质。
此外，在图3A至3D中示出如下情况：通过对栅极绝缘层204、以及源电极层206a及漏电极层206b进行等离子体处理，将源电极层206a及漏电极层206b的端部形成为锥形形状。例如，锥形角θ2优选为20°以上且小于90°，更优选为30°以上且80°以下的形状。注意，“锥形角θ2”是指当从截面方向(与衬底200的表面正交的面)观察到具有锥形形状的层(在此，源电极层206a及漏电极层206b)时该层的侧面和底面所形成的该层内部一侧的先端部分的倾斜角。就是说，“锥形角θ2”相当于当从截面方向观察时与栅极绝缘层204接触的源电极层206a或漏电极层206b的下端部的角度。通过将源电极层206a及漏电极层206b的端部形成为锥形形状，可以提高后面形成的氧化物半导体层的覆盖性，并且可以抑制断开。
此外，在图3A至3D中，示出如下情况：通过对栅极绝缘层204、以及源电极层206a及漏电极层206b进行等离子体处理，将源电极层206a及漏电极层206b的上端部形成为具有曲面(成为曲面形状)。例如，将源电极层206a及漏电极层206b的上端部的曲率半径R设定为受到等离子体处理后的源电极层206a及漏电极层206b的膜厚度的1/100以上且1/2以下，优选设定为源电极层206a及漏电极层206b的膜厚度的3/100以上且1/5以下。
例如，当受到等离子体处理后的源电极层206a及漏电极层206b的膜厚度为100nm时，将源电极层206a及漏电极层206b的上端部的曲率半径R设定为1nm以上且50nm以下，优选设定为3nm以上且20nm以下。此外，也可以使源电极层206a及漏电极层206b具有其上端部的曲率半径R在该范围内连续变化的形状。通过将源电极层206a及漏电极层206b的上端部设置为具有曲面，可以提高后面形成的氧化物半导体层的覆盖性，并且可以抑制断开。特别地，当氧化物半导体层的膜厚度薄于源电极层206a或漏电极层206b的膜厚度加凹部分的深度的长度(水平差)时，抑制断开的效果很显著。
此外，优选的是，将源电极层206a及漏电极层206b的端部形成为锥形形状，并且将栅极绝缘层204的凹部207形成为锥形形状。在此情况下，可以提高形成在栅极绝缘层204与源电极层206a或漏电极层206b接触的部分的氧化物半导体层的覆盖性，并且有效地防止断开。注意，将栅极绝缘层204的凹部207形成为锥形形状是指将栅极绝缘层204的凹部分的侧面和底面所形成的凹部分一侧的倾斜角θ3(或者凹部分的侧面和衬底200的表面所形成的凹部分一侧的倾斜角)成为90°以上。
如此，通过对栅极绝缘层204、以及源电极层206a及漏电极层206b进行等离子体处理，可以在栅极绝缘层204中形成凹部207，将源电极层206a及漏电极层206b形成为锥形形状，并且将源电极层206a及漏电极层206b的上端部设置为具有曲面。
接着，通过在覆盖栅极绝缘层204、源电极层206a及漏电极层206b地形成氧化物半导体层后，对该氧化物半导体层选择性地进行蚀刻，来形成氧化物半导体层210(参照图3D)。注意，至于氧化物半导体层210的材料、制造方法，可以参照实施方式1。
根据本实施方式，可以提供由具有高特性的晶体管构成的半导体装置。注意，本实施方式可以与其他实施方式适当地组合来使用。
实施方式3
在本实施方式中，参照图5A至5C而说明与上述实施方式不同的晶体管的结构。
图5A所示的薄膜晶体管270包括设置在衬底200上的第一绝缘层251、设置在第一绝缘层251上的第二绝缘层252、隔着第一绝缘层251及第二绝缘层252而与栅电极层202的一部分重叠地设置的源电极层206a及漏电极层206b、设置在源电极层206a及漏电极层206b上并与位于源电极层206a及漏电极层206b之间的区域的第一绝缘层251接触地设置的氧化物半导体层210。
就是说，第二绝缘层252具有如下结构：在第二绝缘层252重叠于栅电极层202的区域并不重叠于源电极层206a及漏电极层206b的区域中去除该第二绝缘层252。在此情况下，位于源电极层206a及漏电极层206b之间的绝缘层由第一绝缘层251构成，并且设置在栅电极层202和源电极层206a之间的绝缘层及设置在栅电极层202和漏电极层206b之间的绝缘层由第一绝缘层251和第二绝缘层252的叠层结构构成。
此外，位于源电极层206a及漏电极层206b之间的绝缘层的膜厚度t2薄于设置在栅电极层202和源电极层206a之间的绝缘层及设置在栅电极层202和漏电极层206b之间的绝缘层的膜厚度t1。在图5A中，膜厚度t1相当于第一绝缘层251加第二绝缘层252的膜厚度的值，并且膜厚度t2相当于第一绝缘层251的膜厚度的值。
如此，通过采用如图5A所示的结构，即使在栅电极层202上隔着第一绝缘层251及第二绝缘层252而设置源电极层206a及漏电极层206b并且在该源电极层206a及漏电极层206b上设置氧化物半导体层210的情况下，也可以降低产生在源电极层206a及漏电极层206b和栅电极层202之间的寄生电容，并可以降低晶体管的驱动电压，并且可以提高元件特性。
此外，在图5A所示的结构中，用于第一绝缘层251的材料和用于第二绝缘层252的材料优选不同。用于第一绝缘层251的材料的介电常数优选高于用于第二绝缘层252的材料的介电常数。因为通过使第一绝缘层251的介电常数高于第二绝缘层252的介电常数，可以降低晶体管的驱动电压，所以可以有效地降低产生在源电极层206a及漏电极层206b和栅电极层202之间的寄生电容的影响。
通过使用于第一绝缘层251的材料和用于第二绝缘层252的材料彼此不同，当对第二绝缘层252进行蚀刻时，可以容易得到蚀刻选择比。注意，得到蚀刻选择比例如是指当对A层和B层进行蚀刻时A层的蚀刻速度和B层的蚀刻速度具有足够的差异的情况。此外，“蚀刻速度”是指在各单位时间内受到蚀刻的分量(被蚀刻量)。从而，“蚀刻速度高”是指更容易受到蚀刻的情况，并且“蚀刻速度低”是指更不容易受到蚀刻的情况。
此外，可以根据使用的材料而适当地设定第一绝缘层251的膜厚度和第二绝缘层252的膜厚度。例如，作为第一绝缘层251，可以以5nm至200nm的膜厚度形成氮化硅膜、氧化铝膜、氧化铪膜或者组合这些膜而成的绝缘层，并且作为第二绝缘层252，可以以5nm至200nm的膜厚度形成氧化铝膜、聚酰亚胺膜或者组合这些膜而成的绝缘层等。此外，在进一步降低驱动电压并且降低产生在源电极层206a及漏电极层206b和栅电极层202之间的寄生电容的情况下，优选使第一绝缘层251的膜厚度薄于第二绝缘层252的膜厚度。
注意，本实施方式所示的晶体管不局限于图5A的结构。此外，还可以采用图5B、图5C所示的结构。
图5B所示的薄膜晶体管271包括设置在衬底200上的第一绝缘层251、设置在第一绝缘层251上的第二绝缘层252、隔着第一绝缘层251及第二绝缘层252而与栅电极层202的一部分重叠地设置的源电极层206a及漏电极层206b、设置在源电极层206a及漏电极层206b上并与位于源电极层206a和漏电极层206b之间的区域的第二绝缘层252接触地设置的氧化物半导体层210，其中，去除位于源电极层206a和漏电极层206b之间的区域的第二绝缘层252的上层部。
就是说，第二绝缘层252在重叠于栅电极层202的区域中具有凹部207，并且在第二绝缘层252的凹部207中设置有氧化物半导体层210。
图5C所示的薄膜晶体管272示出如下结构：在图5A所示的结构中，在第二绝缘层252与栅电极层202重叠的区域并且位于源电极层206a和漏电极层206b之间的区域中，第一绝缘层251具有凹部207，并且在第一绝缘层251的凹部207中设置有氧化物半导体层210。
即使在采用图5B或图5C所示的结构的情况下，也可以使位于源电极层206a及漏电极层206b之间的绝缘层的膜厚度t2薄于设置在栅电极层202和源电极层206a之间的绝缘层及设置在栅电极层202和漏电极层206b之间的绝缘层的膜厚度t1。
此外，虽然在图5A至5C中示出设置由第一绝缘层251和第二绝缘层252构成的两层结构作为设置在栅电极层202和源电极层206a及漏电极层206b之间的绝缘层的情况，但是本实施方式不局限于两层结构而也可以采用三层结构。
接着，参照图6A至6E而说明图5A所示的晶体管270的制造方法的一例。注意，图6A至6E中的制造工序的很多部分与图1A和1B相同。从而，在下面的说明中，省略对重复的部分的说明，并且对不同的部分进行详细说明。
首先，在具有绝缘表面的衬底200上形成栅电极层202，接着在该栅电极层202上依次层叠而形成第一绝缘层251和第二绝缘层252(参照图6A)。
第一绝缘层251、第二绝缘层252可以通过使用氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜、氧化钽膜、氧化铪膜等来形成。
此外，第一绝缘层251、第二绝缘层252优选通过使用不同的材料来形成。特别地，优选决定材料及膜厚度，以使第一绝缘层251的介电常数高于第二绝缘层252的介电常数。例如，作为第一绝缘层251，可以以5nm至200nm的膜厚度形成依次层叠氧化硅膜和氮化硅膜而成的膜，并且作为第二绝缘层252，可以以5nm至200nm的膜厚度形成氧化硅膜。
此外，如上所述，作为第一绝缘层251，可以以5nm至200nm的膜厚度形成氮化硅膜、氧化铝膜、氧化铪膜或者组合这些膜而成的绝缘层，并且作为第二绝缘层252，可以以5nm至200nm的膜厚度形成氧化铝膜、聚酰亚胺膜或者组合这些膜而成的绝缘层等。
注意，至于栅电极层202的材料、制造方法，可以参照实施方式1。
接着，在第二绝缘层252上形成源电极层206a及漏电极层206b(参照图6B)。注意，至于源电极层206a及漏电极层206b的材料、制造方法，可以参照实施方式1。
接着，通过对形成在源电极层206a和漏电极层206b之间的第二绝缘层252(露出的第二绝缘层252)进行蚀刻处理，去除第二绝缘层252，并且使第一绝缘层251露出(参照图6C)。
通过进行蚀刻处理，来使位于源电极层206a和漏电极层206b之间的区域的绝缘层(在此，第一绝缘层251)的膜厚度t2薄于设置在栅电极层202和源电极层206a之间的绝缘层及设置在栅电极层202和漏电极层206b之间的绝缘层(在此，由第一绝缘层251和第二绝缘层252构成的叠层膜)的膜厚度t1。
作为蚀刻处理，可以采用干蚀刻或湿蚀刻。例如，通过作为蚀刻处理而进行使用C4F8和Ar的混合气体的干蚀刻，可以得到氧化硅膜和氮化硅膜的蚀刻选择比，并且可以有效地去除第二绝缘层252。
注意，通过控制蚀刻处理的条件，既可以使形成在源电极层206a和漏电极层206b之间的第二绝缘层252的一部分残留(相当于图5B)，又可以去除形成在源电极层206a和漏电极层206b之间的第二绝缘层252，并且对第一绝缘层251的上层部进行蚀刻，以在第一绝缘层251中形成凹部(相当于图5C)。
此外，在蚀刻处理中，也可以将源电极层206a和漏电极层206b用作掩模。此外，也可以利用当形成源电极层206a及漏电极层206b时(图6B)使用的光掩模，对第二绝缘层252进行蚀刻。
接着，通过在覆盖第一绝缘层251、第二绝缘层252、源电极层206a及漏电极层206b地形成氧化物半导体层209后(参照图6D)，对该氧化物半导体层209选择性地进行蚀刻，来形成氧化物半导体层210(参照图6E)。注意，至于氧化物半导体层209(氧化物半导体层210)的材料、制造方法，可以参照实施方式1。
根据本实施方式，可以提供由具有高特性的晶体管构成的半导体装置。注意，本实施方式可以与其他实施方式适当地组合来使用。
实施方式4
在本实施方式中，参照图7A和7B而说明与上述实施方式不同的晶体管的结构。
图7A所示的薄膜晶体管280包括设置在衬底200上的栅极绝缘层204、隔着栅极绝缘层204而与栅电极层202的一部分重叠地设置的源电极层206a及漏电极层206b、隔着缓冲层217a和217b而设置在源电极层206a及漏电极层206b上并与位于源电极层206a及漏电极层206b之间的栅极绝缘层204接触地设置的氧化物半导体层210。再者，位于源电极层206a和漏电极层206b之间的区域的栅极绝缘层204的膜厚度t2薄于设置在栅电极层202和源电极层206a之间的栅极绝缘层204及设置在栅电极层202和漏电极层206b之间的栅极绝缘层204的膜厚度t1(参照图7A)。
就是说，图7A所示的晶体管具有对图1A所示的晶体管追加缓冲层217a和217b而成的结构。
缓冲层217a和217b用作如下层：抑制在制造工序中源电极层206a及漏电极层206b的表面氧化，并且顺利地实现用作沟道形成区域的氧化物半导体层210与源电极层206a及漏电极层206b之间的电连接。
缓冲层217a和217b可以通过利用其导电率等于或高于氧化物半导体层210的导电率的氧化物半导体层来形成。例如，缓冲层217a和217b可以由In-Ga-Zn-O类非单晶膜形成，并且氧化物半导体层210可以由其导电率低于缓冲层217a和217b的In-Ga-Zn-O类非单晶膜形成。
如此，通过在源电极层206a及漏电极层206b和氧化物半岛体层210之间设置缓冲层217a和217b，可以降低接触电阻，并且可以提高晶体管的元件特性。
接着，参照图8A至8E而说明图7A至7E所示的薄膜晶体管280的制造方法的一例。注意，图8A至8E中的制造工序的很多部分与图1A和1B相同。从而，在下面的说明中，省略对重复的部分的说明，并且对不同的部分进行详细说明。
首先，在具有绝缘表面的衬底200上形成栅电极层202，接着在该栅电极层202上形成栅极绝缘层204(参照图8A)。注意，至于栅电极层202、栅极绝缘层204的材料、制造方法，可以参照实施方式1。
接着，在栅极绝缘层204上形成导电层206后，在导电层206上形成氧化物半导体层217(参照图8B)。
导电层206可以通过利用溅射法或真空蒸镀法等并且使用如下材料来形成。该材料由包含选自铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素的金属；以上述元素为成分的合金；或者以上述元素为成分的氮化物等形成。
例如，导电层206可以由钼膜或钛膜的单层结构形成。此外，导电层206也可以由叠层结构形成，而例如可以采用铝膜和钛膜的叠层结构。此外，也可以采用依次层叠有钛膜、铝膜和钛膜的三层结构。此外，也可以采用依次层叠有钼膜、铝膜和钼膜的三层结构。此外，作为用于这些叠层结构的铝膜，也可以采用包含钕的铝(Al-Nd)膜。再者，导电层206也可以具有包含硅的铝膜的单层结构。
氧化物半导体层217可以由In-Ga-Zn-O类非单晶膜形成。例如，可以通过使用包含In、Ga及Zn的氧化物半导体靶(In2O3∶Ga2O3∶ZnO＝1∶1∶1)的溅射法，在导电层206上形成氧化物半导体层217。溅射的条件例如为：衬底200和靶之间的距离为30mm至500mm；压力为0.1Pa至2.0Pa；直流(DC)电源为0.25kW至5.0kW；温度为20℃至100℃；气氛为氩气氛、氧气氛或者氩和氧的混合气氛。
氧化物半导体层217抑制后面形成的源电极层及漏电极层的表面氧化，并且用作顺利地实现后面形成的用作沟道形成区域的氧化物半导体层和源电极层及漏电极层之间的电连接的缓冲层。
此外，优选的是，在图8B所示的工序中，在形成导电层206之后，不使该导电层206暴露于大气地连续形成氧化物半导体层217。这是因为如下缘故：通过不使导电层206暴露于大气地形成氧化物半导体层217，可以抑制杂质附着到导电层206的表面或者在导电膜206的表面上形成氧化膜，而降低导电层206和氧化物半导体层217的接触电阻。
此外，作为当形成氧化物半导体层217时使用的气体，优选使用导电层206的表面不容易被氧化的气体。例如，在氧化物半导体层217的成膜条件下，增高相对于氧气体流量的氩气体流量的比率(优选的是，不引入氧气体)。具体地说，可以在氩或氦等稀有气体气氛下或者在氧气体为1以下且稀有气体为9以上的气氛下形成氧化物半导体层217。通过降低相对于氩气体流量的氧气体流量的比率，可以抑制在导电层206的表面上形成氧化膜。其结果，可以降低导电层206和氧化物半导体层217的接触电阻。
此外，通过降低相对于氩气体流量的氧气体流量的比率，可以提高所得到的氧化物半导体层的导电率。在此情况下，可以顺利地实现后面形成的用作沟道形成区域的氧化物半导体层与源电极层及漏电极层之间的电连接。
接着，通过利用光刻法对导电层206和氧化物半导体层217进行蚀刻，来形成源电极层206a及漏电极层206b、缓冲层217a及缓冲层217b。
接着，通过对设置在源电极层206a和漏电极层206b之间的栅极绝缘层204(露出的栅极绝缘层204)进行蚀刻处理，在栅极绝缘层204中形成凹部207(参照图8C)。
接着，在覆盖栅极绝缘层204、源电极层206a及漏电极层206b、缓冲层217a及缓冲层217b地形成氧化物半导体层209后(参照图8D)，对该氧化物半导体层209选择性地进行蚀刻，来形成氧化物半导体层210(参照图8E)。此时，缓冲层217a及缓冲层217b的一部分也受到蚀刻。注意，至于氧化物半导体层209(氧化物半导体层210)的材料、制造方法，可以参照实施方式1。
注意，虽然在图7A中示出图1A所示的晶体管设置有缓冲层217a和217b的结构，但是不局限于此。例如，如图7B所示，也可以在图5A所示的晶体管中设置缓冲层217a和217b。此外，也可以在图1B、图5B、图5C所示的结构中设置缓冲层217a和217b。
根据本实施方式，可以提供由具有高特性的晶体管构成的半导体装置。注意，本实施方式可以与其他实施方式适当地组合来使用。
实施方式5
在本实施方式中，参照附图而说明作为具有晶体管的半导体装置的使用方式的一例的显示装置的制造工序。注意，本实施方式所示的制造工序的很多部分与实施方式1相同。从而，在下面的说明中，省略对重复的部分的说明，并且对不同的部分进行详细说明。注意，在下面的说明中，图9A至9D、图10A至10D示出截面图，而图11至图14示出俯视图。
首先，在具有绝缘表面的衬底200上形成布线及电极(包括栅电极层202的栅极布线、电容布线308、第一端子321)(参照图9A、图11)。
电容布线308、第一端子321可以使用与栅电极层202相同的材料同时形成。注意，至于栅电极层202的材料和制造方法，可以参照实施方式1。
接着，在栅电极层202上形成栅极绝缘层204，然后在栅极绝缘层204上形成导电层206(参照图9B)。
导电层206可以通过利用溅射法或真空蒸镀法等并且使用如下材料来形成。该材料由包含选自铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、钪(Sc)中的元素的金属；以上述元素为成分的合金；或者以上述元素为成分的氮化物等构成。
例如，导电层206可以由钛膜的单层结构形成。此外，导电层206也可以由叠层结构形成，而例如可以采用铝膜和钛膜的叠层结构。此外，也可以采用钛膜、包含钕的铝(Al-Nd)膜和钛膜的三层结构。此外，作为导电层206，也可以采用包含硅的铝膜的单层结构。
在图9B中，通过在形成栅极绝缘层204之后，在该栅极绝缘层204中形成接触孔313，然后形成导电层206，来使第一端子321和导电层206电连接。
接着，通过对导电层206进行蚀刻，来形成源电极层206a、漏电极层206b、连接电极320、第二端子322(参照图9C、图12)。
第二端子322可以与源极布线(包括源电极层206a的源极布线)电连接。此外，连接电极320可以通过形成在栅极绝缘层204中的接触孔213与第一端子321直接连接。
接着，通过对设置在源电极层206a和漏电极层206b之间的栅极绝缘层204(露出的栅极绝缘层204)进行蚀刻处理，在栅极绝缘层204中形成凹部207(参照图9D)。
通过进行蚀刻处理，来使位于源电极层206a和漏电极层206b之间的区域的栅极绝缘层204的膜厚度t2薄于设置在栅电极层202和源电极层206a之间的栅极绝缘层204及设置在栅电极层202和漏电极层206b之间的栅极绝缘层204的膜厚度t1。
作为蚀刻处理，可以采用使用惰性气体及/或反应气体的等离子体处理、湿蚀刻处理等。
在此，示出如下情况：作为蚀刻处理而对栅极绝缘层204、源电极层206a、漏电极层206b、连接电极320、第二端子322的表面进行等离子体处理。在此情况下，可以将源电极层206a、漏电极层206b、连接电极320、第二端子322的端部形成为锥形形状，以使其上端部具有曲面。注意，至于等离子体处理的方法，可以参照上述实施方式2。
此外，通过将形成在电容布线308上的栅极绝缘层204的膜厚度减薄，可以增加后面形成的电容元件的电容。
接着，覆盖栅极绝缘层204、源电极层206a、漏电极层206b、连接电极320、第二端子322地形成氧化物半导体层209(参照图10A)。
优选在同一个反应室内连续进行等离子体处理和氧化物半导体层209的形成。通过连续进行等离子体处理和氧化物半导体层209的形成，可以抑制杂质附着到栅极绝缘层204、源电极层206a及漏电极层206b的表面以及在源电极层206a及漏电极层206b的表面上形成氧化膜等。注意，至于氧化物半导体层209的材料、制造方法，可以参照实施方式1。
接着，对氧化物半导体层209选择性地进行蚀刻，来形成岛状氧化物半导体层210，以形成薄膜晶体管290(参照图10B、图13)。
接着，优选进行100℃至600℃、典型为200℃至400℃的热处理。例如，在氮气氛下以250℃进行一个小时的热处理。通过该热处理，进行构成岛状氧化物半导体层210的In-Ga-Zn-O类非单晶膜的原子级的重新排列。因为由于该热处理而消除阻碍载流子的移动的歪曲，所以在此的热处理(也包括光退火)是很有效的。注意，只要在形成氧化物半导体层209之后就对进行热处理的时序没有特别的限制，而例如也可以在形成像素电极之后进行。
此外，也可以对露出的岛状氧化物半导体层210进行氧自由基处理。通过进行氧自由基处理，可以使将岛状氧化物半导体层210用作沟道形成区域的薄膜晶体管成为常闭状态(normally off)。此外，通过进行自由基处理，可以恢复岛状氧化物半导体层210的由于蚀刻而受到的损伤。自由基处理优选在O2、N2O的气氛下，更优选在包含氧的N2、包含氧的He、包含氧的Ar的气氛下进行。此外，也可以在对上述气氛添加有Cl2及/或CF4的气氛下进行自由基处理。
接着，形成覆盖薄膜晶体管290的保护绝缘层340，并且对该保护绝缘层340选择性地进行蚀刻，以形成到达漏电极层206b的接触孔325、到达连接电极320的接触孔326以及到达第二端子322的接触孔327(参照图10C)。
接着，形成电连接到漏电极层206b的透明导电层310、电连接到连接电极320的透明导电层328以及电连接到第二端子322的透明导电层329(参照图10D、图14)。
透明导电层310用作像素电极，并且透明导电层328和329用作用于与FPC的连接的电极或者布线。更具体地，可以将形成在连接电极320上的透明导电膜328用于用作栅极布线的输入端子的连接用端子电极，并且将形成在第二端子322上的透明导电层329用于用作源极布线的输入端子的连接用端子电极。
此外，可以通过利用电容布线308、栅极绝缘层204、保护绝缘层340以及透明导电层310，来形成存储电容器。在此情况下，电容布线308和透明导电层310用作电极，并且栅极绝缘层204和保护绝缘层340用作电介质。
透明导电层310、328、329可以通过利用溅射法或真空蒸镀法等并且使用氧化铟(In2O3)、氧化铟氧化锡合金(In2O3-SnO2，简称为ITO)、氧化铟氧化锌合金(In2O3-ZnO)等来形成。例如，可以在形成透明导电层之后，在该透明导电层上形成抗蚀剂掩模，利用蚀刻来去除不需要的部分，以形成透明导电层310、328、329。
通过上述工序，可以完成底栅型的n沟道型薄膜晶体管、存储电容器等元件。并且，通过将这些元件相对于各个像素而配置为矩阵状，可以将其用作用来制造有源矩阵型的显示装置的一个衬底。在本说明书中，为方便起见，将这种衬底称为有源矩阵衬底。
在制造有源矩阵型的液晶显示装置的情况下，在有源矩阵型衬底和设置有对置电极的对置衬底之间设置液晶层，以固定有源矩阵衬底和对置衬底，即可。
此外，本实施方式所示的结构不局限于图14的像素结构。将其他结构的一例示出于图15。图15示出如下结构：不设置电容布线308，并且利用用作像素电极的透明导电层310、用作电极的相邻的像素的栅极布线302、以及用作电介质的保护绝缘层340及栅极绝缘层204，来形成存储电容器。
注意，本实施方式可以与其他实施方式适当地组合来使用。
实施方式6
在本实施方式中，说明制造将薄膜晶体管用于像素部、驱动电路的具有显示功能的半导体装置(也称为显示装置)的情况。此外，可以将使用薄膜晶体管而制造的驱动电路的一部分或全部一体形成在与像素部同一个的衬底上，从而形成系统化面板(system-on-panel)。
显示装置包括显示元件。作为显示元件，可以使用液晶元件(也称为液晶显示元件)、发光元件(也称为发光显示元件)。在发光元件的范畴内含有由电流或电压控制亮度的元件，具体而言，含有无机EL(Electro Luminescence；电致发光)、有机EL等。此外，也可以应用电子墨水等的对比度因电作用而变化的显示介质。
此外，显示装置包括密封有显示元件的面板和在该面板上安装有包括控制器的IC等的模块。再者，显示装置涉及一种元件衬底，该元件衬底相当于在制造该显示装置的过程中的完成显示元件之前的一个方式，并且该元件衬底在多个像素中分别具备用来将电流供给到显示元件的手段。具体而言，元件衬底既可以是只形成有显示元件的像素电极的状态，又可以是形成成为像素电极的导电层之后并且通过蚀刻形成像素电极之前的状态，而都可以采用任何方式。
注意，本说明书中的显示装置是指图像显示器件、显示器件、或光源(包括照明装置)。另外，显示装置还包括安装有连接器诸如FPC(Flexible Printed Circuit；柔性印刷电路)、TAB(Tape AutomatedBonding；载带自动键合)胶带或TCP(Tape Carrier Package；载带封装)的模块；将印刷线路板设置于TAB胶带或TCP端部的模块；通过COG(Chip On Glass；玻璃上芯片)方式将IC(集成电路)直接安装到显示元件的模块。
在本实施方式中，作为本发明的一个方式的半导体装置而示出液晶显示装置的实例。首先，参照图16A1至16B而说明相当于半导体装置的一个方式的液晶显示面板的外观及截面。图16A1和16A2是一种面板的俯视图，其中利用密封材料4005将形成在第一衬底4001上的包括In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管4010、4011以及液晶元件4013密封在第一衬底4001与第二衬底4006之间。图16B相当于沿着图16A1和16A2的M-N的截面图。
以围绕设置在第一衬底4001上的像素部4002和扫描线驱动电路4004的方式设置有密封材料4005。此外，在像素部4002和扫描线驱动电路4004上设置有第二衬底4006。因此，像素部4002和扫描线驱动电路4004与液晶层4008一起由第一衬底4001、密封材料4005和第二衬底4006密封。此外，在第一衬底4001上的与由密封材料4005围绕的区域不同的区域中安装有信号线驱动电路4003，该信号线驱动电路4003使用单晶半导体膜或多晶半导体膜形成在另行准备的衬底上。
另外，对另行形成的驱动电路的连接方法没有特别的限制，而可以采用COG方法、引线键合方法或TAB方法等。图16A1是通过COG方法安装信号线驱动电路4003的实例，而图16A2是通过TAB方法安装信号线驱动电路4003的实例。
此外，设置在第一衬底4001上的像素部4002和扫描线驱动电路4004包括多个薄膜晶体管。在图16B中例示像素部4002所包括的薄膜晶体管4010和扫描线驱动电路4004所包括的薄膜晶体管4011。在薄膜晶体管4010、4011上设置有绝缘层4020、4021。
此外，作为薄膜晶体管4010、4011，可以应用包括In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管。在本实施方式中，薄膜晶体管4010、4011是n沟道型薄膜晶体管。
此外，液晶元件4013所具有的像素电极层4030与薄膜晶体管4010电连接。而且，液晶元件4013的对置电极层4031形成在第二衬底4006上。像素电极层4030、对置电极层4031和液晶层4008重叠的部分相当于液晶元件4013。另外，像素电极层4030、对置电极层4031分别设置有用作取向膜的绝缘层4032、4033，并且隔着绝缘层4032、4033夹有液晶层4008。
另外，作为第一衬底4001、第二衬底4006，可以使用玻璃、金属(典型为不锈钢)、陶瓷、塑料。作为塑料，可以使用FRP(Fiberglass-Reinforced Plastics；纤维增强塑料)板、PVF(聚氟乙烯)薄膜、聚酯薄膜或者丙烯酸树脂薄膜。此外，还可以使用具有将铝箔夹在PVF薄膜或聚酯薄膜之间的结构的薄片。
此外，附图标记4035表示通过对绝缘层选择性地进行蚀刻而得到的柱状间隔物，并且它是为控制像素电极层4030和对置电极层4031之间的距离(单元间隙)而设置的。另外，还可以使用球状间隔物。此外，对置电极层4031与设置在与薄膜晶体管4010同一个衬底上的公共电位线电连接。通过利用公共连接部，可以使对置电极层4031和公共电位线通过设置在一对衬底之间的导电粒子彼此电连接。注意，导电粒子包含在密封材料4005中。
另外，还可以采用不使用取向膜的显示蓝相(blue phase)的液晶。蓝相是液晶相的一种，其是指当使胆甾相液晶的温度上升时即将从胆甾相转变到均质相(isotropic phase)之前出现的相。由于蓝相只出现在较窄的温度范围内，所以为了改善温度范围而将混合有5重量％以上的手性试剂的液晶组成物用于液晶层4008。包含显示蓝相的液晶和手性试剂的液晶组成物的响应速度短，即为10μs至100μs，并且由于其具有光学各向同性而不需要取向处理，从而视角依赖性小。
另外，本实施方式所示的液晶显示装置是透过型液晶显示装置的实例，但是液晶显示装置也可以应用于反射型液晶显示装置或半透型液晶显示装置。
此外，虽然在本实施方式所示的液晶显示装置中示出在衬底的外侧(可见一侧)设置偏振片，并且在衬底的内侧按顺序设置着色层、用于显示元件的电极层的实例，但是也可以将偏振片设置在衬底的内侧。另外，偏振片和着色层的叠层结构也不局限于本实施方式，而根据偏振片及着色层的材料、制造工序条件适当地进行设定，即可。此外，还可以设置用作黑矩阵的遮光膜。
另外，在本实施方式中，使用用作保护层或平坦化绝缘层的绝缘层(绝缘层4020、绝缘层4021)覆盖薄膜晶体管，以减少薄膜晶体管的表面凹凸并且提高薄膜晶体管的可靠性。另外，保护层用来防止悬浮在大气中的有机物、金属物、水蒸气等的污染杂质的侵入，而优选采用致密的膜。通过利用溅射法并且使用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜或氮氧化铝膜的单层或叠层来形成保护层，即可。虽然在本实施方式中示出通过溅射法形成保护层的实例，但是并没有特别的限制而采用各种方法进行形成，即可。
在此，形成具有叠层结构的绝缘层4020作为保护层。在此，作为绝缘层4020的第一层，通过利用溅射法来形成氧化硅膜。当使用氧化硅膜作为保护层时，有防止在用作源电极层及漏电极层的铝膜中产生小丘的效果。
此外，形成绝缘层作为保护层的第二层。在此，作为绝缘层4020的第二层，通过利用溅射法来形成氮化硅膜。当作为保护层而使用氮化硅膜时，可以抑制钠等的可动离子侵入到半导体区中而改变TFT的电特性。
另外，也可以在形成保护层之后对半导体层进行退火(300℃至400℃)。
另外，形成绝缘层4021作为平坦化绝缘层。作为绝缘层4021，可以使用具有耐热性的有机材料如聚酰亚胺、丙烯酸树脂、苯并环丁烯、聚酰胺、环氧等。另外，除了上述有机材料之外，还可以使用低介电常数材料(low-k材料)、硅氧烷类树脂、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)等。另外，也可以通过层叠多个由这些材料形成的绝缘层，来形成绝缘层4021。
另外，硅氧烷类树脂相当于以硅氧烷类材料为起始材料而形成的包含Si-O-Si键的树脂。硅氧烷基类树脂还可以采用有机基(例如为烷基、芳基)、氟基团作为取代基。此外，有机基也可以具有氟基团。
对绝缘层4021的形成方法没有特别的限制，而可以根据其材料利用溅射法、SOG法、旋涂、浸渍、喷涂、液滴喷射法(喷墨法、丝网印刷、胶印刷等)、刮刀、辊涂机、帘涂机、刮刀涂布机等。在使用材料液形成绝缘层4021的情况下，也可以在进行烘焙的工序中同时进行对于半导体层的退火(300℃至400℃)。通过同时进行对于绝缘层4021的焙烧工序和对于半导体层的退火，可以高效地制造半导体装置。
作为像素电极层4030、对置电极层4031，可以使用具有透光性的导电材料诸如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(下面表示为ITO)、氧化铟锌、添加有氧化硅的氧化铟锡等。
此外，可以使用包含导电高分子(也称为导电聚合物)的导电组成物来形成像素电极层4030、对置电极层4031。使用导电组成物来形成的像素电极的当其波长为550nm时的透光率优选为70％以上。另外，导电组成物所包含的导电高分子的电阻率优选为0.1Ω·cm以下。
作为导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或者上述材料中的两种以上的共聚物等。
另外，供给到另外形成的信号线驱动电路4003、扫描线驱动电路4004或像素部4002的各种信号及电位是从FPC4018供给的。
在本实施方式中，连接端子电极4015由与液晶元件4013所具有的像素电极层4030相同的导电层形成，并且端子电极4016由与薄膜晶体管4010、4011的源电极层及漏电极层相同的导电层形成。
连接端子电极4015通过各向异性导电膜4019与FPC4018所具有的端子电连接。
此外，虽然在图16A1至16B中示出另行形成信号线驱动电路4003并将其安装到第一衬底4001的实例，但是本实施方式不局限于该结构。既可以另行形成扫描线驱动电路而进行安装，又可以仅另行形成信号线驱动电路的一部分或扫描线驱动电路的一部分而进行安装。
图17示出将TFT衬底2600用于相当于半导体装置的一个方式的液晶显示模块而进行构成的一例。
图17是液晶显示模块的一例，其中，利用密封材料2602固定TFT衬底2600和对置衬底2601，并且在其间设置包括TFT等的像素部2603、包括液晶层的显示元件2604和着色层2605来形成显示区。在进行彩色显示时需要着色层2605，并且当采用RGB方式时，对应于各像素而设置有分别对应于红色、绿色、蓝色的各种颜色的着色层。在TFT衬底2600和对置衬底2601的外侧配置有偏振片2606、偏振片2607、漫射片2613。光源由冷阴极管2610和反射板2611构成，电路衬底2612利用柔性线路板2609与TFT衬底2600的布线电路部2608连接，并且组装有控制电路、电源电路等的外部电路。此外，还可以在偏振片和液晶层之间具有相位差板的状态下进行层叠。
作为液晶显示模块，可以采用TN(扭曲向列；Twisted Nematic)模式、IPS(平面内转换；In-Plane-Switching)模式、FFS(边缘电场转换；Fringe Field Switching)模式、MVA(多畴垂直取向；Multi-domain Vertical Alignment)模式、PVA(垂直取向构型；Patterned Vertical Alignment)模式、ASM(轴对称排列微胞；AxiallySymmetric aligned Micro-cell)模式、OCB(光学补偿弯曲；OpticalCompensated Birefringence)模式、FLC(铁电性液晶；FerroelectricLiquid Crystal)模式、AFLC(反铁电性液晶；Anti Ferroelectric LiquidCrystal)模式等。
通过上述工序，可以制造可靠性高的作为半导体装置的液晶显示装置。
本实施方式可以与其他实施方式所记载的结构适当地组合来实施。
实施方式7
在本实施方式中，作为本发明的一个方式的半导体装置的一例而示出电子纸。
图18示出有源矩阵型电子纸作为半导体装置的一例。可以与上述实施方式1至3所示的薄膜晶体管同样地制造用于半导体装置的薄膜晶体管581。
图18所示的电子纸是采用旋转球显示方式的显示装置的实例。旋转球显示方式是指一种方法，其中将一个半球表面为黑色而另一个半球表面为白色的球形粒子配置在用于显示元件的电极层的第一电极层及第二电极层之间，并且在第一电极层及第二电极层之间产生电位差来控制球形粒子的方向，以进行显示。
设置在衬底580上的薄膜晶体管581是底栅结构的薄膜晶体管，并且源电极层或漏电极层通过形成在绝缘层583、584、585中的接触孔与第一电极层587电连接。在第一电极层587和第二电极层588之间设置有球形粒子589，该球形粒子589具有黑色区590a和白色区590b，且其周围包括充满了液体的空洞594，并且球形粒子589的周围充满有树脂等的填料595(参照图18)。在图18中，第一电极层587相当于像素电极，并且第二电极层588相当于公共电极。第二电极层588与设置在与薄膜晶体管581同一个衬底上的公共电位线电连接。通过利用上述实施方式所示的公共连接部，可以使设置在衬底596上的第二电极层588通过配置在一对衬底之间的导电粒子与公共电位线电连接。
此外，还可以使用电泳元件而代替旋转球。在此情况下，使用直径为10μm至200μm左右的微囊，该微囊封入有透明液体、带正电的白色微粒和带负电的黑色微粒。至于设置在第一电极层和第二电极层之间的微囊，当由第一电极层和第二电极层施加电场时，白色微粒和黑色微粒移动到相反方向，从而可以显示白色或黑色。应用这种原理的显示元件就是电泳显示元件，一般地称为电子纸。电泳显示元件具有比液晶显示元件高的反射率，因而不需要辅助灯。此外，其耗电量低，并且在昏暗的地方也可以辨别显示部。另外，即使不向显示部供应电源，也可以保持显示过一次的图像，因此，即使使具有显示功能的半导体装置(简单地称为显示装置，或也称为具备显示装置的半导体装置)远离电波发射源，也可以储存显示过的图像。
通过上述工序，可以制造可靠性高的电子纸作为半导体装置。
本实施方式可以与其他实施方式所记载的结构适当地组合来实施。
实施方式8
在本实施方式中，示出发光显示装置的实例作为本发明的一个方式的半导体装置。在此，示出利用电致发光的发光元件作为显示装置所具有的显示元件。对利用电致发光的发光元件根据其发光材料是有机化合物还是无机化合物来进行区别，一般来说，前者被称为有机EL元件，而后者被称为无机EL元件。
在有机EL元件中，通过对发光元件施加电压，电子及空穴从一对电极分别注入到包含发光有机化合物的层，以产生电流。然后，通过使这些载流子(电子及空穴)重新结合，发光有机化合物形成激发态，并且当该激发态恢复到基态时，得到发光。根据这种机理，这种发光元件被称为电流激发型发光元件。
根据其元件结构，将无机EL元件分类为分散型无机EL元件和薄膜型无机EL元件。分散型无机EL元件包括在粘合剂中分散有发光材料的粒子的发光层，且其发光机理是利用供体能级和受体能级的供体-受体重新结合型发光。薄膜型无机EL元件具有由电介质层夹住发光层并还利用电极夹住该发光层的结构，且其发光机理是利用金属离子的内层电子跃迁的定域型发光。另外，在此使用有机EL元件作为发光元件而进行说明。
图19示出可应用数字时间灰度驱动的像素结构的一例作为本发明的一个方式的半导体装置的一例。
说明可应用数字时间灰度驱动的像素的结构及像素的工作。在此，示出在一个像素中使用两个将氧化物半导体层(In-Ga-Zn-O类非单晶膜)用于沟道形成区域的n沟道型晶体管的实例。
像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404及电容元件6403。在开关晶体管6401中，栅极连接到扫描线6406，第一电极(源电极及漏电极中的一方)连接到信号线6405，第二电极(源电极及漏电极中的另一方)连接到驱动晶体管6402的栅极。在驱动晶体管6402中，栅极通过电容元件6403连接到电源线6407，第一电极连接到电源线6407，第二电极连接到发光元件6404的第一电极(像素电极)。发光元件6404的第二电极相当于共同电极6408。
另外，将发光元件6404的第二电极(共同电极6408)设定为低电源电位。注意，低电源电位是指以设定于电源线6407的高电源电位为标准满足低电源电位＜高电源电位的电位。低电源电位例如也可以被设定为GND、0V等。该高电源电位和低电源电位的电位差施加到发光元件6404，并且电流供应到发光元件6404。为了使发光元件6404发光，而将高电源电位和低电源电位分别设定为其间的电位差成为发光元件6404的正向阈值电压以上。
此外，也可以代替电容元件6403使用驱动晶体管6402的栅极电容而省略电容元件6403。也可以在沟道区域和栅电极之间形成驱动晶体管6402的栅极电容。
在此，在采用电压输入电压驱动方式的情况下，对驱动晶体管6402的栅极输入使驱动晶体管6402成为充分导通或截止的状态的视频信号。就是说，使驱动晶体管6402在线性区中工作。因为使驱动晶体管6402在线性区中工作，所以对驱动晶体管6402的栅极施加比电源线6407的电压高的电压。另外，对信号线6405施加(电源线电压+驱动晶体管6402的Vth)以上的电压。
此外，在进行模拟灰度驱动而代替数字时间灰度驱动的情况下，通过使信号的输入不同，可以使用与图19相同的像素结构。
在进行模拟灰度驱动的情况下，对驱动晶体管6402的栅极施加发光元件6404的正向电压+驱动晶体管6402的Vth以上的电压。发光元件6404的正向电压是指在设定为所希望的亮度时的电压，至少包括正向阈值电压。注意，通过输入使驱动晶体管6402在饱和区中工作的视频信号，可以在发光元件中6404使电流流过。为了使驱动晶体管6402在饱和区中工作，而将电源线6407的电位设定为高于驱动晶体管6402的栅极电位。通过将视频信号设定为模拟方式，可以在发光元件6404中使根据视频信号的电流流过来进行模拟灰度驱动。
注意，图19所示的像素结构不局限于此。例如，还可以对图19所示的像素还追加开关、电阻元件、电容元件、晶体管或逻辑电路等。
接着，参照图20A至20C而说明发光元件的结构。在此，以驱动TFT是n型的情况为实例来说明像素的截面结构。可以与上述实施方式所示的薄膜晶体管同样地制造用于图20A、20B和20C的半导体装置的作为驱动TFT的TFT7001、7011、7021，并且这些TFT是包括In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管。
为了取出发光，而发光元件的阳极和阴极中的至少一方为透明，即可。而且，薄膜晶体管及发光元件形成在衬底上。并且，发光元件有如下结构，：从与衬底相反的面取出发光的顶部发射；从衬底一侧的面取出发光的底部发射；从衬底一侧及与衬底相反的面取出发光的双面发射。像素结构可以应用于任何发射结构的发光元件。
参照图20A而说明顶部发射结构的发光元件。
在图20A中示出当驱动TFT的TFT7001为n型并且从发光元件7002发射的光穿过阳极7005一侧时的像素的截面图。在图20A中，发光元件7002的阴极7003和驱动TFT的TFT7001电连接，并且在阴极7003上按顺序层叠有发光层7004、阳极7005。至于阴极7003，只要是功函数低且反射光的导电膜，就可以使用各种材料。例如，优选采用Ca、Al、MgAg、AlLi等。而且，发光层7004可以由单层或多层的叠层构成。在发光层7004由多层构成时，在阴极7003上按顺序层叠电子注入层、电子传输层、发光层、空穴传输层、空穴注入层。另外，不需要都设置这些层。使用具有透光性的导电材料形成阳极7005，例如也可以使用具有透光性的导电层例如包含氧化钨的氧化铟、包含氧化钨的氧化铟锌、包含氧化钛的氧化铟、包含氧化钛的氧化铟锡、氧化铟锡(下面，表示为ITO)、氧化铟锌、添加有氧化硅的氧化铟锡等。
由阴极7003及阳极7005夹住发光层7004的区域相当于发光元件7002。在图20A所示的像素中，从发光元件7002发射的光如箭头所示发射到阳极7005一侧。
接着，参照图20B而说明底部发射结构的发光元件。示出在驱动TFT7011是n型并且从发光元件7012发射的光发射到阴极7013一侧的情况下的像素的截面图。在图20B中，在与驱动TFT7011电连接的具有透光性的导电层7017上形成有发光元件7012的阴极7013，并且在阴极7013上按顺序层叠有发光层7014、阳极7015。另外，在阳极7015具有透光性的情况下，也可以覆盖阳极上地形成有用来反射光或遮光的屏蔽膜7016。与图20A的情况同样，作为阴极7013，只要是功函数低的导电材料，就可以使用各种材料。但是，将其膜厚度设定为透过光的程度(优选为5nm至30nm左右)。例如，可以将膜厚度为20nm的铝膜用作阴极7013。而且，与图20A同样，发光层7014可以由单层或多层的叠层构成。阳极7015不需要透过光，但是可以与图20A同样地使用具有透光性的导电材料形成。并且，虽然屏蔽膜7016例如可以使用反射光的金属等，但是不局限于金属膜。例如，也可以使用添加有黑色颜料的树脂等。
由阴极7013及阳极7015夹住发光层7014的区域相当于发光元件7012。在图20B所示的像素中，从发光元件7012发射的光如箭头所示发射到阴极7013一侧。
接着，参照图20C而说明双面发射结构的发光元件。在图20C中，在与驱动TFT7021电连接的具有透光性的导电层7027上形成有发光元件7022的阴极7023，并且在阴极7023上按顺序层叠有发光层7024、阳极7025。与图20A的情况同样，作为阴极7023，只要是功函数低的导电材料，就可以使用各种材料。但是，将其膜厚度设定为透过光的程度。例如，可以将膜厚度为20nm的Al用作阴极7023。而且，与图20A同样，发光层7024可以由单层或多层的叠层构成。阳极7025可以与图20A同样地使用透过光的具有透光性的导电材料形成。
阴极7023、发光层7024和阳极7025重叠的部分相当于发光元件7022。在图20C所示的像素中，从发光元件7022发射的光如箭头所示发射到阳极7025一侧和阴极7023一侧的双方。
另外，虽然在此说明了有机EL元件作为发光元件，但是也可以设置无机EL元件作为发光元件。
另外，虽然在本实施方式中示出了控制发光元件的驱动的薄膜晶体管(驱动TFT)和发光元件电连接的实例，但是也可以采用在驱动TFT和发光元件之间连接有电流控制TFT的结构。
另外，本实施方式所示的半导体装置不局限于图20A至20C所示的结构而可以进行各种变形。
接着，参照图21A和21B而说明相当于半导体装置的一个方式的发光显示面板(也称为发光面板)的外观及截面。图21A是一种面板的俯视图，其中利用密封材料4505将包括形成在第一衬底4501上的In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管4509、4510及发光元件4511密封在第一衬底4501和第二衬底4506之间。图21B相当于沿着图21A的H-I的截面图。
以围绕设置在第一衬底4501上的像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b的方式设置有密封材料4505。此外，在像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b上设置有第二衬底4506。因此，像素部4502、信号线驱动电路4503a、4503b以及扫描线驱动电路4504a、4504b与填料4507一起由第一衬底4501、密封材料4505和第二衬底4506密封。像这样，优选使用气密性高且脱气少的保护薄膜(贴合薄膜、紫外线固性树脂薄膜等)或覆盖材料进行封装(封入)。
此外，设置在第一衬底4501上的像素部4502、信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b包括多个薄膜晶体管。在图21B中，例示包括在像素部4502中的薄膜晶体管4510和包括在信号线驱动电路4503a中的薄膜晶体管4509。
作为薄膜晶体管4509、4510，可以应用包括In-Ga-Zn-O类非单晶膜作为半导体层的可靠性高的薄膜晶体管。在本实施方式中，薄膜晶体管4509、4510是n沟道型薄膜晶体管。
此外，附图标记4511相当于发光元件，发光元件4511所具有的作为像素电极的第一电极层4517与薄膜晶体管4510的源电极层或漏电极层电连接。另外，发光元件4511的结构是由第一电极层4517、场致发光层4512、第二电极层4513构成的叠层结构，但是不局限于本实施方式所示的结构。可以根据从发光元件4511取出的光的方向等而适当地改变发光元件4511的结构。
通过使用有机树脂层、无机绝缘层或有机聚硅氧烷来形成分隔壁4520。特别优选的是，使用感光材料，在第一电极层4517上形成开口部，并且将该开口部的侧壁形成为具有连续的曲率的倾斜面。
场致发光层4512既可以由单层构成，又可以由多层的叠层构成。
也可以在第二电极层4513及分隔壁4520上形成保护层，以防止氧、氢、水分、二氧化碳等侵入到发光元件4511中。作为保护层，可以形成氮化硅膜、氮氧化硅膜、DLC膜等。
另外，供给到信号线驱动电路4503a、4503b、扫描线驱动电路4504a、4504b、或者像素部4502的各种信号及电位是从FPC4518a、4518b供给的。
在本实施方式中，连接端子电极4515由与发光元件4511所具有的第一电极层4517相同的导电层形成，并且端子电极4516由与薄膜晶体管4509、4510所具有的源电极层及漏电极层相同的导电层形成。
连接端子电极4515通过各向异性导电膜4519电连接到FPC4518a所具有的端子。
位于从发光元件4511取出光的方向上的第二衬底4506需要具有透光性。在此情况下，使用如玻璃板、塑料板、聚酯薄膜或丙烯酸树脂薄膜等的具有透光性的材料。
此外，作为填料4507，除了氮、氩等的惰性气体之外，还可以使用紫外线固性树脂或热固性树脂，并且可以使用PVC(聚氯乙烯)、丙烯酸树脂、聚酰亚胺、环氧树脂、硅酮树脂、PVB(聚乙烯醇缩丁醛)、或EVA(乙烯-醋酸乙烯酯)。在本实施方式中，作为填料4507使用氮。
另外，若有需要，则还可以在发光元件的发射面上适当地设置诸如偏振片、圆偏振片(包括椭圆偏振片)、相位差板(λ/4片、λ/2片)、彩色滤光片等的光学薄膜。另外，也可以在偏振片或圆偏振片上设置抗反射膜。例如，可以进行抗眩光处理，该处理可以通过利用表面的凹凸来扩散反射光，而降低眩光。
信号线驱动电路4503a、4503b及扫描线驱动电路4504a、4504b也可以作为在另行准备的衬底上由单晶半导体膜或多晶半导体膜形成的驱动电路而安装。此外，也可以另行仅形成信号线驱动电路或其一部分、或者扫描线驱动电路或其一部分而进行安装。本实施方式不局限于图21A和21B的结构。
通过上述工序，可以制造作为半导体装置的可靠性高的发光显示装置(显示面板)。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式9
本发明的一个方式的半导体装置可以应用于电子纸。电子纸可以用于用来显示信息的所有领域的电子设备。例如，可以将电子纸应用于电子书籍(电子书)、招贴、电车等交通工具的车厢广告、信用卡等的各种卡片的显示等。图22A和22B以及图23示出电子设备的一例。
图22A示出利用电子纸来制造的招贴2631。在广告介质是纸的印刷物的情况下，用人手进行广告的交换，但是如果使用电子纸，则可以在短时间内改变广告的显示内容。此外，显示不会打乱而可以得到稳定的图像。另外，招贴也可以采用以无线的方式收发信息的结构。
此外，图22B示出电车等交通工具的车厢广告2632。在广告介质是纸的印刷物的情况下，用人手进行广告的交换，但是如果使用电子纸，则可以在短时间内不需要许多人手地改变广告的显示内容。此外，显示不会打乱而可以得到稳定的图像。另外，招贴车厢广告也可以采用以无线的方式收发信息的结构。
另外，图23示出电子书籍2700的一例。例如，电子书籍2700由两个框体，即框体2701及框体2703构成。框体2701及框体2703由轴部2711形成为一体，并且可以以该轴部2711为轴进行开闭动作。通过采用这种结构，可以进行像纸的书籍那样的动作。
框体2701组装有显示部2705，并且框体2703组装有显示部2707。显示部2705及显示部2707的结构既可以是显示连续画面的结构，又可以是显示不同的画面的结构。通过采用显示不同的画面的结构，例如可以在右边的显示部(图23中的显示部2705)上显示文章，并且在左边的显示部(图23中的显示部2707)上显示图像。
此外，在图23中示出框体2701具备操作部等的实例。例如，在框体2701中，具备电源2721、操作键2723、扬声器2725等。通过利用操作键2723，可以翻页。另外，也可以采用在与框体的显示部同一个面上具备键盘、定位装置等的结构。另外，也可以采用在框体的背面或侧面具备外部连接用端子(耳机端子、USB端子或可与AC适配器及USB电缆等的各种电缆连接的端子等)、记录介质插入部等的结构。再者，电子书籍2700也可以具有作为电子词典的功能。
此外，电子书籍2700也可以采用以无线的方式收发信息的结构。还可以采用以无线的方式从电子书籍服务器购买所希望的书籍数据等，然后下载的结构。
实施方式10
本发明的一个方式的半导体装置可以应用于各种电子设备(也包括游戏机)。作为电子设备，例如可以举出电视装置(也称为电视或电视接收机)、用于计算机等的监视器、数码相机、数码摄像机、数码相框、移动电话机(也称为移动电话、移动电话装置)、便携式游戏机、便携式信息终端、声音再现装置、弹珠机等的大型游戏机等。
图24A示出电视装置9600的一例。在电视装置9600中，框体9601组装有显示部9603。通过利用显示部9603，可以显示映像。此外，在此示出利用支架9605支撑框体9601的结构。
可以通过利用框体9601所具备的操作开关、另行提供的遥控操作机9610进行对电视装置9600的操作。通过利用遥控操作机9610所具备的操作键9609，可以进行频道、音量的操作，并且可以对显示在显示部9603上的映像进行操作。此外，也可以在遥控操作机9610设置显示从该遥控操作机9610输出的信息的显示部9607。
另外，电视装置9600采用具备接收机、调制解调器等的结构。可以通过利用接收机接收一般的电视广播。再者，通过调制解调器连接到有线或无线方式的通信网络，也可以进行单向(从发送者到接收者)或双向(在发送者和接收者之间或在接收者之间等)的信息通信。
图24B示出数码相框9700的一例。例如，在数码相框9700中，框体9701组装有显示部9703。显示部9703可以显示各种图像，例如通过显示使用数码相机等拍摄的图像数据，可以发挥与一般的相框同样的功能。
另外，数码相框9700采用具备操作部、外部连接用端子(USB端子、可以与USB电缆等的各种电缆连接的端子等)、记录介质插入部等的结构。这些结构也可以组装到与显示部同一个面，但是当将它们设置在侧面或背面时，设计性提高，所以是优选的。例如，可以对数码相框的记录介质插入部插入储存有使用数码相机拍摄的图像数据的存储器并提取图像数据，然后将所提取的图像数据显示于显示部9703。
此外，数码相框9700也可以采用以无线的方式收发信息的结构。还可以采用以无线的方式提取所希望的图像数据并进行显示的结构。
图25A示出一种便携式游戏机，其由框体9881和框体9891的两个框体构成，并且它们由连接部9893连接为能够开闭。框体9881组装有显示部9882，并且框体9891组装有显示部9883。另外，图25A所示的便携式游戏机还具备扬声器部9884、记录介质插入部9886、LED灯9890、输入手段(操作键9885、连接端子9887、传感器9888(包括测定如下因素的功能：力量、位移、位置、速度、加速度、角速度、转动数、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)以及麦克风9889)等。当然，便携式游戏机的结构不局限于上述结构，只要是至少具备半导体装置的结构即可，并且可以采用适当地设置其它附属设备的结构。图25A所示的便携式游戏机具有如下功能：读出储存在记录介质中的程序或数据并将其显示在显示部上；以及通过与其它便携式游戏机进行无线通信来实现信息共享。另外，图25A所示的便携式游戏机所具有的功能不局限于此，而可以具有各种各样的功能。
图25B示出作为大型游戏机的一种自动赌博机9900的一例。在自动赌博机9900中，框体9901组装有显示部9903。另外，自动赌博机9900还具备如起动杆或停止开关等的操作手段、投币孔、扬声器等。当然，自动赌博机9900的结构不局限于此，只要是至少具备根据本发明的一个方式的半导体装置的结构即可，并且可以采用适当地设置有其它附属设备的结构。
图26A示出移动电话机1000的一例。移动电话机1000除了具备安装到框体1001的显示部1002之外还具备操作按钮1003、外部连接端口1004、扬声器1005、麦克风1006等。
图26A所示的移动电话机1000可以通过利用人手指等触摸显示部1002来输入信息。此外，可以通过利用人手指等触摸显示部1002来打电话或制作电子邮件等的操作。
显示部1002的画面主要有三种模式。第一是以图像的显示为主的显示模式，第二是以文字等的信息的输入为主的输入模式，第三是混合显示模式和输入模式的两种模式而成的显示+输入模式。
例如，在打电话或制作电子邮件的情况下，将显示部1002设定为以文字输入为主的文字输入模式，并进行显示在画面上的文字的输入操作，即可。在此情况下，优选的是，在显示部1002的画面的大部分上显示键盘或号码按钮。
此外，通过在移动电话机1000的内部设置具有陀螺仪、加速度传感器等检测倾斜度的传感器的检测装置，来判断移动电话机1000的方向(竖向还是横向)，从而可以对显示部1002的画面显示进行自动切换。
此外，通过触摸显示部1002或利用框体1001的操作按钮1003进行操作，切换画面模式。此外，还可以根据显示在显示部1002上的图像种类而切换画面模式。例如，当显示在显示部上的图像信号为动态图像的数据时，将画面模式切换成显示模式，并且当显示在显示部上的图像信号为文字数据时，将画面模式切换成输入模式。
另外，当在输入模式中通过检测出显示部1002的光传感器所检测的信号得知在一定期间中没有利用对显示部1002的触摸操作的输入时，也可以以将画面模式从输入模式切换成显示模式的方式进行控制。
显示部1002也可以用作图像传感器。例如，通过利用人手掌或人手指触摸显示部1002，来拍摄掌纹、指纹等，从而可以进行个人识别。此外，当在显示部中使用发射近红外光的背光灯或发射近红外光的感测光源时，也可以拍摄手指静脉、手掌静脉等。
图26B也是移动电话机的一例。图22B的移动电话机具有在框体9411中包括显示部9412以及操作按钮9413的显示装置9410和在框体9401中包括操作按钮9402、外部输入端子9403、麦克风9404、扬声器9405以及当接收电话时发光的发光部9406的通信装置9400，并且具有显示功能的显示装置9410可以在箭头所示的两个方向上与具有电话功能的通信装置9400之间进行装卸。因此，可以将显示装置9410和通信装置9400的短轴安装在一起，并且还可以将显示装置9410和通信装置9400的长轴安装在一起。此外，在只需要显示功能的情况下，也可以从通信装置9400分开显示装置9410，以单独使用显示装置9410。通信装置9400和显示装置9410可以通过利用无线通信或者有线通信授受图像或者输入信息，并且它们分别具有能够进行充电的电池。
本说明书根据2008年11月7日在日本专利局受理的日本专利申请编号2008-286577而制作，所述申请内容包括在本说明书中。

Claims (10)

1.一种半导体装置，包括：
衬底上的栅电极层；
所述栅电极层上的栅极绝缘层；
夹着所述栅极绝缘层而重叠于所述栅电极层的一部分的源电极层及漏电极层；以及
在所述栅电极层上并与位于所述源电极层和所述漏电极层之间的区域的所述栅极绝缘层接触的氧化物半导体层，其中所述氧化物半导体层设置在所述源电极层及所述漏电极层上，
其中，在所述栅电极层上并位于所述源电极层和所述漏电极层之间的区域的所述栅极绝缘层的厚度薄于设置在所述栅电极层与所述源电极层和所述漏电极层中的至少一方之间的所述栅极绝缘层的厚度，
其中，所述源电极层及所述漏电极层的端部具有锥形形状，并且
其中，所述源电极层及所述漏电极层的上端部具有曲面形状。
2.一种半导体装置，包括：
衬底上的栅电极层；
所述栅电极层上的第一绝缘层；
所述第一绝缘层上的第二绝缘层，其中所述第二绝缘层重叠于所述栅电极层的一部分；
夹着所述第一绝缘层及所述第二绝缘层而重叠于所述栅电极层的所述部分的源电极层及漏电极层；以及
在所述栅电极层上并与位于所述源电极层和所述漏电极层之间的区域的所述第一绝缘层接触的氧化物半导体层，其中所述氧化物半导体层设置在所述源电极层及所述漏电极层上，
其中，所述源电极层及所述漏电极层的端部具有锥形形状，并且
其中，所述源电极层及所述漏电极层的上端部具有曲面形状。
3.根据权利要求2所述的半导体装置，其中，在所述栅电极层上并位于所述源电极层和所述漏电极层之间的区域的所述第一绝缘层的厚度薄于设置在所述栅电极层与所述源电极层和所述漏电极层中的至少一方之间的所述第一绝缘层的厚度。
4.一种半导体装置，包括：
衬底上的栅电极层；
在所述栅电极层上依次层叠的第一绝缘层和第二绝缘层；
夹着所述第一绝缘层及所述第二绝缘层而重叠于所述栅电极层的一部分的源电极层及漏电极层；以及
在所述栅电极层上并与位于所述源电极层和所述漏电极层之间的区域的所述第二绝缘层接触的氧化物半导体层，其中所述氧化物半导体层设置在所述源电极层及所述漏电极层上，
其中，在所述栅电极层上并位于所述源电极层和所述漏电极层之间的区域的所述第二绝缘层的厚度薄于设置在所述栅电极层与所述源电极层和所述漏电极层中的至少一方之间的所述第二绝缘层的厚度，
其中，所述源电极层及所述漏电极层的端部具有锥形形状，并且
其中，所述源电极层及所述漏电极层的上端部具有曲面形状。
5.根据权利要求1、2和4中任一项所述的半导体装置，其中，所述氧化物半导体层以夹着缓冲层的方式设置在所述源电极层及所述漏电极层上。
6.根据权利要求1、2和4中任一项所述的半导体装置，其中，所述源电极层及所述漏电极层的每个端部的锥形角分别大于或等于20°且小于90°。
7.根据权利要求1所述的半导体装置，其中，所述源电极层及所述漏电极层的每个上端部的曲率半径分别为所述源电极层和所述漏电极层中的一方的厚度的1／100以上且1／2以下。
8.根据权利要求1、2和4中任一项所述的半导体装置，其中，所述氧化物半导体层包含选自铟、镓及锌中的至少一种。
9.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成栅电极层；
在所述栅电极层上形成栅极绝缘层；
在所述栅极绝缘层上形成源电极层及漏电极层；
通过对设置在所述源电极层和所述漏电极层之间的区域中的所述栅极绝缘层的上层部进行蚀刻，使位于所述源电极层和所述漏电极层之间的区域的所述栅极绝缘层的厚度薄于设置在所述栅电极层与所述源电极层和所述漏电极层中的至少一方之间的所述栅极绝缘层的厚度；以及
在所述栅极绝缘层、所述源电极层及所述漏电极层上形成氧化物半导体层，
其中，所述源电极层及所述漏电极层的端部具有锥形形状，并且
其中，所述源电极层及所述漏电极层的上端部具有曲面形状。
10.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成栅电极层；
在所述栅电极层上形成第一绝缘层；
在所述第一绝缘层上形成第二绝缘层；
在所述第二绝缘层上形成源电极层及漏电极层；
通过对设置在所述源电极层和所述漏电极层之间的区域中的所述第二绝缘层进行蚀刻，使所述第一绝缘层露出；以及
在所述第一绝缘层、所述源电极层及所述漏电极层上形成氧化物半导体层，
其中，所述源电极层及所述漏电极层的端部具有锥形形状，并且
其中，所述源电极层及所述漏电极层的上端部具有曲面形状。
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Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101402294B1 (ko) 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101299255B1 (ko) * 2009-11-06 2013-08-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101582946B1 (ko) * 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
EP2587472B1 (en) * 2010-06-24 2020-11-11 Sharp Kabushiki Kaisha Semiconductor device and process for production thereof
WO2011161875A1 (ja) * 2010-06-25 2011-12-29 シャープ株式会社 表示装置用基板及びその製造方法、表示装置
WO2012014786A1 (en) * 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
US20120032172A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101949538B1 (ko) * 2010-09-22 2019-02-18 도판 인사츠 가부시키가이샤 박막 트랜지스터 및 그 제조 방법, 및 화상 표시 장치
TWI423492B (zh) * 2010-12-03 2014-01-11 Univ Nat Taiwan Science Tech 有機薄膜電晶體及其製造方法
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP5973165B2 (ja) * 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
KR101909704B1 (ko) * 2011-02-17 2018-10-19 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
US8987728B2 (en) 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US9006803B2 (en) 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
KR20120124126A (ko) * 2011-05-03 2012-11-13 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체소자를 포함하는 표시 장치
KR101830170B1 (ko) 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
CA2845768A1 (en) 2011-06-24 2012-12-27 Sharp Kabushiki Kaisha Display device and method for manufacturing same
KR20130043063A (ko) * 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5933895B2 (ja) * 2011-11-10 2016-06-15 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6338813B2 (ja) * 2012-04-03 2018-06-06 セイコーエプソン株式会社 ジャイロセンサー及びそれを用いた電子機器
KR101968115B1 (ko) 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
CN103295906B (zh) * 2012-06-29 2016-05-18 上海中航光电子有限公司 一种薄膜晶体管的制作方法和薄膜晶体管
CN103915507A (zh) * 2012-12-31 2014-07-09 瀚宇彩晶股份有限公司 氧化物薄膜晶体管结构及制作氧化物薄膜晶体管的方法
US8835236B2 (en) * 2013-02-08 2014-09-16 Chunghwa Picture Tubes, Ltd. Oxide semiconductor thin film transistor and method for manufacturing the same
TWI508190B (zh) * 2013-02-08 2015-11-11 Chunghwa Picture Tubes Ltd 薄膜電晶體及其製造方法
JP6224338B2 (ja) * 2013-04-11 2017-11-01 株式会社半導体エネルギー研究所 半導体装置、表示装置及び半導体装置の作製方法
CN103236401B (zh) * 2013-04-22 2016-02-03 深圳市华星光电技术有限公司 一种显示面板、开关管及其制作方法
US20140313443A1 (en) * 2013-04-22 2014-10-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Display panel, transistor, and the manufacturing method thereof
JP2015038925A (ja) 2013-08-19 2015-02-26 株式会社東芝 半導体装置
US9991392B2 (en) * 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103744235B (zh) * 2013-12-27 2016-02-03 深圳市华星光电技术有限公司 阵列基板及用该阵列基板的液晶显示面板
KR20150086022A (ko) * 2014-01-17 2015-07-27 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
WO2015137022A1 (ja) * 2014-03-14 2015-09-17 ソニー株式会社 電子デバイス及びその製造方法
JP6492523B2 (ja) * 2014-10-21 2019-04-03 凸版印刷株式会社 有機半導体薄膜トランジスタ素子
TW201624678A (zh) * 2014-12-27 2016-07-01 中華映管股份有限公司 主動元件及其製作方法
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
CN104934444B (zh) * 2015-05-11 2018-01-02 深圳市华星光电技术有限公司 共平面型氧化物半导体tft基板结构及其制作方法
KR102505578B1 (ko) * 2015-12-24 2023-03-02 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치
EP3231768A1 (en) * 2016-04-13 2017-10-18 Nokia Technologies Oy An apparatus and method comprising a two dimensional channel material and an electrode comprising a conductive material with a coating of a two-dimensional material
JP2017208378A (ja) * 2016-05-16 2017-11-24 凸版印刷株式会社 薄膜トランジスタアレイ基板および薄膜トランジスタアレイ基板の製造方法
CN107451518A (zh) * 2016-05-30 2017-12-08 深圳印象认知技术有限公司 一种显示屏
US9837682B1 (en) * 2016-08-29 2017-12-05 Microsoft Technology Licensing, Llc Variable layer thickness in curved battery cell
US9997606B2 (en) 2016-09-30 2018-06-12 International Business Machines Corporation Fully depleted SOI device for reducing parasitic back gate capacitance
US10290666B2 (en) 2017-05-12 2019-05-14 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Thin film transistor (TFT) array substrates and manufacturing methods thereof
CN107195634A (zh) * 2017-05-12 2017-09-22 深圳市华星光电技术有限公司 一种tft阵列基板及其制作方法
CN110692125B (zh) * 2017-05-31 2023-10-27 夏普株式会社 有源矩阵基板及其制造方法
JP7056274B2 (ja) * 2018-03-19 2022-04-19 株式会社リコー 電界効果型トランジスタの製造方法
US10804406B2 (en) * 2018-10-30 2020-10-13 Sharp Kabushiki Kaisha Thin-film transistor substrate, liquid crystal display device including the same, and method for producing thin-film transistor substrate
JP2020146316A (ja) * 2019-03-14 2020-09-17 株式会社三洋物産 遊技機
JP2020146311A (ja) * 2019-03-14 2020-09-17 株式会社三洋物産 遊技機
JP2020146317A (ja) * 2019-03-14 2020-09-17 株式会社三洋物産 遊技機
JP2020146312A (ja) * 2019-03-14 2020-09-17 株式会社三洋物産 遊技機
JP2020146318A (ja) * 2019-03-14 2020-09-17 株式会社三洋物産 遊技機
US11488990B2 (en) * 2019-04-29 2022-11-01 Sharp Kabushiki Kaisha Active matrix substrate and production method thereof
CN110085604B (zh) * 2019-04-30 2021-04-23 Tcl华星光电技术有限公司 Tft阵列基板及其制作方法
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
CN117673003A (zh) * 2022-08-24 2024-03-08 达尔科技股份有限公司 电子组件封装件及其制造方法

Family Cites Families (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6212168A (ja) * 1985-07-09 1987-01-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタ
JP2730129B2 (ja) * 1989-02-06 1998-03-25 カシオ計算機株式会社 薄膜トランジスタ
JPH03138980A (ja) * 1989-10-25 1991-06-13 Hitachi Ltd 薄膜トランジスタ
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH0613608A (ja) * 1992-06-25 1994-01-21 Sharp Corp 薄膜アクテイブ素子
JPH08236775A (ja) * 1995-03-01 1996-09-13 Toshiba Corp 薄膜トランジスタおよびその製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10200125A (ja) * 1997-01-10 1998-07-31 Sony Corp 薄膜トランジスタ及びその製造方法
JPH10335671A (ja) * 1997-06-02 1998-12-18 Sharp Corp ドライバーモノリシック駆動素子
KR100276442B1 (ko) * 1998-02-20 2000-12-15 구본준 액정표시장치 제조방법 및 그 제조방법에 의한 액정표시장치
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
ATE251856T1 (de) * 2000-04-04 2003-11-15 Esquire Lederwaren Rupp & Rick Taschenförmiger behälter, insbesondere geldscheintasche und dergleichen
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002252353A (ja) * 2001-02-26 2002-09-06 Hitachi Ltd 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
CN1186822C (zh) * 2002-09-23 2005-01-26 中国科学院长春应用化学研究所 有机薄膜晶体管及制备方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4984369B2 (ja) * 2002-12-10 2012-07-25 株式会社ジャパンディスプレイイースト 画像表示装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4482287B2 (ja) * 2003-05-16 2010-06-16 奇美電子股▲ふん▼有限公司 アクティブマトリックス型の画像表示装置
JP2004349583A (ja) * 2003-05-23 2004-12-09 Sharp Corp トランジスタの製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005072053A (ja) * 2003-08-27 2005-03-17 Sharp Corp 有機半導体装置およびその製造方法
GB0324189D0 (en) * 2003-10-16 2003-11-19 Univ Cambridge Tech Short-channel transistors
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
JP5116212B2 (ja) 2004-03-19 2013-01-09 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
KR101192973B1 (ko) 2004-03-19 2012-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 패턴 형성 방법, 박막 트랜지스터, 표시 장치 및 그 제조 방법과, 텔레비전 장치
GB0409439D0 (en) * 2004-04-28 2004-06-02 Koninkl Philips Electronics Nv Thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20080224125A1 (en) * 2004-07-12 2008-09-18 Pioneer Corporation (Tmk) Semiconductor Device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR100659061B1 (ko) * 2004-09-20 2006-12-19 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이를 구비한 평판표시장치
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118810B2 (ja) * 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100670255B1 (ko) * 2004-12-23 2007-01-16 삼성에스디아이 주식회사 박막 트랜지스터, 이를 구비한 평판표시장치, 상기 박막트랜지스터의 제조방법, 및 상기 평판 표시장치의 제조방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
JP2006245544A (ja) * 2005-01-28 2006-09-14 Semiconductor Energy Lab Co Ltd パターン付基板及びその形成方法、並びに半導体装置及びその作製方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5312728B2 (ja) 2006-04-28 2013-10-09 凸版印刷株式会社 表示装置およびその製造方法
JP5105044B2 (ja) * 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP4277874B2 (ja) * 2006-05-23 2009-06-10 エプソンイメージングデバイス株式会社 電気光学装置の製造方法
TWI298536B (en) * 2006-05-29 2008-07-01 Au Optronics Corp Pixel structure and fabricating method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7989361B2 (en) * 2006-09-30 2011-08-02 Samsung Electronics Co., Ltd. Composition for dielectric thin film, metal oxide dielectric thin film using the same and preparation method thereof
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR20080047085A (ko) * 2006-11-24 2008-05-28 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
US20080121877A1 (en) * 2006-11-27 2008-05-29 3M Innovative Properties Company Thin film transistor with enhanced stability
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7968382B2 (en) * 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009135188A (ja) * 2007-11-29 2009-06-18 Sony Corp 光センサーおよび表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
TWI413260B (zh) 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置

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