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KR101198253B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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KR101198253B1
KR101198253B1 KR1020100138837A KR20100138837A KR101198253B1 KR 101198253 B1 KR101198253 B1 KR 101198253B1 KR 1020100138837 A KR1020100138837 A KR 1020100138837A KR 20100138837 A KR20100138837 A KR 20100138837A KR 101198253 B1 KR101198253 B1 KR 101198253B1
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에스케이하이닉스 주식회사
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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 직렬로 연결된 복수의 메모리 셀을 포함하는 메모리 스트링과, 상기 메모리 스트링의 양 단부에 각각 연결되는 제1 및 제2 선택 트랜지스터를 포함하는 비휘발성 메모리 장치로서, 상기 메모리 스트링은, 제1 반도체층, 및 메모리 게이트 절연막을 사이에 두고 상기 제1 반도체층과 접하는 제2 도전층을 포함하고, 상기 제1 및 제2 선택 트랜지스터는 각각, 상기 제1 반도체층의 일단 및 타단과 연결되는 제2 및 제3 반도체층을 포함하고, 상기 제2 도전층이 배치되지 않는 영역의 상기 제1 반도체층과 접하는 제4 반도체층을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직 방향으로 돌출된 채널을 따라 메모리 셀이 형성되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래쉬 메모리 등이 널리 이용되고 있다.
한편, 최근 실리콘 기판 상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 돌출되는 채널을 따라 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 기판(10) 상에는 파이프 채널 트랜지스터의 게이트 전극 형성을 위한 제1 도전층(11)과, 복수층의 메모리 셀 형성을 위한 제1 층간 절연층(12) 및 제2 도전층(13)이 교대로 적층된 구조물과, 선택 트랜지스터 형성을 위한 제2 층간 절연층(16), 제3 도전층(17) 및 제2 층간 절연층(16)이 순차적으로 적층된 구조물이 배치된다.
제1 층간 절연층(12) 및 제2 도전층(13)의 적층 구조물 내에는 이를 관통하는 한 쌍의 셀 채널 홀이 배치되고, 제1 도전층(11) 내에는 상기 한 쌍의 셀 채널 홀을 하부에서 연결시키는 파이프 채널 홀이 배치된다. 제2 층간 절연층(16), 제3 도전층(17) 및 제2 층간 절연층(16)의 적층 구조물 내에는 이를 관통하여 상기 한 쌍의 셀 채널 홀 각각의 상부와 연결되는 한 쌍의 선택 채널 홀이 배치된다.
상기 셀 채널 홀 및 파이프 채널 홀 내벽에는 메모리 게이트 절연막(14)이 배치되고, 메모리 게이트 절연막(14)이 배치된 셀 채널 홀 및 파이프 채널 홀은 제1 채널층(15)으로 매립된다. 또한, 상기 선택 채널 홀 내벽에는 게이트 절연막(18)이 배치되고, 게이트 절연막(18)이 배치된 선택 채널 홀은 제2 채널층(19)으로 매립된다.
결과적으로, 기판(100) 상에는, 제1 도전층(11)과 파이프 채널 홀 내에 형성된 메모리 게이트 절연막(14) 및 제1 채널층(15)으로 이루어지는 파이프 채널 트랜지스터와, 한 쌍의 셀 채널 홀 각각의 내에 형성된 메모리 게이트 절연막(14) 및 제1 채널층(15)과 이들을 따라 수직으로 적층된 제2 도전층(13)으로 이루어지고 슬릿(S)에 의해 셀 채널 홀 별로 분리된 복수층의 메모리 셀과, 한 쌍의 선택 채널 홀 각각의 내에 형성된 게이트 절연막(18) 및 제2 채널층(19)과 제3 도전층(17)으로 이루어지고 슬릿(S)에 의해 선택 채널 홀 별로 분리된 선택 트랜지스터가 배치된다.
그런데, 위에서 설명한 것과 같은 3차원 구조의 비휘발성 메모리 장치에서 채널층은 기판과 직접 연결되지 않는 구조를 갖는다. 이는 3차원 구조의 비휘발성 메모리 장치가 웰 픽업(well pick-up) 영역 등이 형성되는 기판 바디와 같은 역할을 하는 층을 포함하지 못하는 것을 의미한다. 따라서, 종래의 3차원 비휘발성 메모리 장치에서는 기판 바디에 소거 전압을 인가하여 데이터를 소거하는 동작을 수행하는 것이 불가능하며, 대신 GIDL(Gate Induced Drain Leakage) 효과에 의해 정공을 공급함으로써 소거 동작을 수행한다.
그러나, GIDL 방식에 의한 소거를 수행하는 경우, 정공 공급이 원활하지 못하여 소거 속도가 저하되는 문제가 있다. 특히, 수직으로 배치되는 채널층의 길이가 증가할수록 이러한 문제는 더욱 심화되고 있다.
본 발명이 해결하려는 과제는, 메모리 셀의 채널층이 기판과 직접 연결되지 않더라도 기판 바디와 같은 역할을 하는 층을 제공함으로써 F-N 터널링 방식의 소거 동작을 가능하게 하는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 직렬로 연결된 복수의 메모리 셀을 포함하는 메모리 스트링과, 상기 메모리 스트링의 양 단부에 각각 연결되는 제1 및 제2 선택 트랜지스터를 포함하는 비휘발성 메모리 장치로서, 상기 메모리 스트링은, 제1 반도체층, 및 메모리 게이트 절연막을 사이에 두고 상기 제1 반도체층과 접하는 제2 도전층을 포함하고, 상기 제1 및 제2 선택 트랜지스터는 각각, 상기 제1 반도체층의 일단 및 타단과 연결되는 제2 및 제3 반도체층을 포함하고, 상기 제2 도전층이 배치되지 않는 영역의 상기 제1 반도체층과 접하는 제4 반도체층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 직렬로 연결된 복수의 메모리 셀을 포함하는 메모리 스트링과, 상기 메모리 스트링의 양 단부에 각각 연결되는 제1 및 제2 선택 트랜지스터를 포함하는 비휘발성 메모리 장치의 제조 방법으로서, 제1 반도체층, 및 메모리 게이트 절연막을 사이에 두고 상기 제1 반도체층과 접하는 제2 도전층을 포함하는 상기 메모리 스트링을 형성하는 단계; 및 상기 제1 반도체층의 일단 및 타단과 각각 연결되는 제2 및 제3 반도체층과, 상기 제2 도전층이 배치되지 않는 영역의 상기 제1 반도체층과 연결되는 제4 반도체층을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀의 채널층이 기판과 직접 연결되지 않더라도 기판 바디와 같은 역할을 하는 층을 제공함으로써 F-N 터널링 방식의 소거 동작을 가능하게 한다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2a 내지 17b는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 17b는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도 및 평면도이다. 각 b도는 평면도를 나타내고, 각 a도는 각 b도의 X-X'선 및 Y-Y'선에 따른 단면도이다. 특히, 도 17a 및 17b는 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도 및 평면도이고, 도 2a 내지 도 16b는 도 17a 및 도 17b의 장치를 제조하기 위한 중간 공정 단계를 나타내는 도면들이다.
먼저, 도 2a 내지 도 17b를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기로 한다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 제1 파이프 채널 트랜지스터의 게이트 전극 형성을 위한 제1 도전층(110)을 형성한다.
기판(100)은 실리콘 기판 등과 같은 반도체 기판일 수 있다.
제1 도전층(110)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 제1 도전층(110)을 선택적으로 식각하여 홈을 형성하고 이 홈 내부를 절연 물질 예컨대, 질화막으로 매립함으로써, 제1 도전층(110) 내부에 매립되는 제1 희생층 패턴(115)을 형성한다.
제1 희생층 패턴(115)은 후술하는 제1 파이프 채널 트랜지스터의 채널 홀 형성을 위한 것으로서, 일 방향 예컨대, Y-Y' 방향의 장축과 타 방향 예컨대, X-X' 방향의 단축을 갖는 바 형상을 갖는다. 이하에서는, 설명의 편의를 위하여 X-X' 방향을 제1 방향이라 하고, Y-Y' 방향을 제2 방향이라 하기로 한다. 복수의 제1 희생층 패턴(115)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열되는데, 제2 방향을 따라 배열되면서 서로 인접한 두 개의 제1 희생층 패턴(115)을 한 쌍의 제1 희생층 패턴(115)이라 한다.
도 4a 및 도 4b를 참조하면, 제1 희생층 패턴(115) 및 제1 도전층(110) 상에 수직 방향으로 적층되는 복수의 메모리 셀 형성을 위하여 제1 층간 절연층(120) 및 제2 도전층(125)을 교대로 형성한다. 이하, 설명의 편의를 위하여, 제1 층간 절연층(120) 및 제2 도전층(125)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다.
여기서, 제1 층간 절연층(120)은 복수층의 메모리 셀 간 분리를 위한 것으로서 예컨대, 산화막을 포함할 수 있다. 제2 도전층(125)은 메모리 셀의 제어 게이트 전극 형성을 위한 것으로서, 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 본 실시예에서는 4층의 제2 도전층(125)이 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 5a 및 도 5b를 참조하면, 셀 게이트 구조물(CGS)을 선택적으로 식각하여 한 쌍의 제1 희생층 패턴(115) 중 어느 하나의 제1 희생층 패턴(115)을 노출시키는 한 쌍의 제1 및 제2 채널 홀(H1, H2)과 다른 하나의 제1 희생층 패턴(115)을 노출시키는 한 쌍의 제3 및 제4 채널 홀(H3, H4)을 형성한다. 제1 내지 제4 채널 홀(H1, H2, H3, H4)은 메모리 셀의 채널 형성을 위한 공간이다. 또한, 한 쌍의 채널 홀 즉, 제1 및 제2 채널 홀(H1, H2)은 또는 제3 및 제4 채널 홀(H3, H4)은 하나의 제1 희생층 패턴(115) 상에 배치되되, 제1 희생층 패턴(115)의 장축 방향으로 나란히 배열된다.
이어서, 제1 내지 제4 채널 홀(H1, H2, H3, H4) 내부에 매립되는 제2 희생층 패턴(130)을 형성한다. 제2 희생층 패턴(130)은 후술하는 제1 내지 제3 트렌치 형성 공정(도 6a 및 도 6b 참조)에서 제2 도전층(125)의 손상을 방지하기 위한 것이다. 제2 희생층 패턴(130)은 예컨대, 질화막을 포함할 수 있다. 또한, 제2 희생층 패턴(130)은 제1 내지 제4 채널 홀(H1, H2, H3, H4)을 포함하는 결과물 상에 질화막 등의 절연 물질을 증착한 후, 셀 게이트 구조물(CGS)의 표면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행함으로써 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 제1 채널 홀(H1)과 제2 채널 홀(H2) 사이, 제2 채널 홀(H2)과 제3 채널 홀(H3) 사이, 및 제3 채널 홀(H3)과 제4 채널 홀(H4) 사이의 셀 게이트 구조물(CGS)을 선택적으로 식각하여 셀 게이트 구조물(CGS) 내에 제1 방향으로 연장되는 슬릿 형상의 제1 내지 제3 트렌치(T1, T2, T3)을 형성한다. 여기서, 제1 트렌치(T1)는 하나의 제1 희생막 패턴(115) 상에 배치되는 한 쌍의 제1 및 제2 채널 홀(H1, H2) 사이에 배치되는 트렌치를 나타내고, 제3 트렌치(T3)는 다른 하나의 제1 희생막 패턴(115) 상에 배치되는 한 쌍의 제3 및 제4 채널 홀(H3, H4) 사이에 배치되는 트렌치를 나타내고, 제2 트렌치(T2)는 하나의 제1 희생막 패턴(115)과 다른 하나의 제1 희생막 패턴(115) 사이 즉, 제2 채널 홀(H2)과 제3 채널 홀(H3) 사이에 배치되는 트렌치를 나타낸다.
이때, 제1 내지 제3 트렌치(T1, T2, T3) 형성을 위한 셀 게이트 구조물(CGS)에 대한 식각은, 최하부층의 제1 층간 절연층(120)을 식각 정지막으로 하되, 최하부층의 제2 도전층(125)이 충분히 분리될 수 있도록 적절한 과도 식각으로 수행될 수 있다.
위와 같은 제1 내지 제3 트렌치(T1, T2, T3)의 형성에 의하여 셀 게이트 구조물(CGS)에 포함되는 복수층의 제2 도전층(125)은 제2 방향에서 채널 홀(H1, H2, H3, 또는 H4) 별로 서로 분리된다.
도 7a 및 도 7b를 참조하면, 제1 내지 제3 트렌치(T1, T2, T3) 내에 매립되는 제3 희생층 패턴(132)을 형성한다.
제3 희생층 패턴(132)은 예컨대, 질화막을 포함할 수 있다. 또한, 제3 희생층 패턴(132)은 제1 내지 제3 트렌치(T1, T2, T3)를 포함하는 결과물 상에 질화막 등의 절연 물질을 증착한 후, 셀 게이트 구조물(CGS)의 표면이 드러날 때까지 평탄화 공정 예컨대, CMP를 수행함으로써 형성될 수 있다.
이어서, 제2 및 제3 희생층 패턴(130, 132)을 포함하는 셀 게이트 구조물(CGS) 상에 제2 파이프 채널 트랜지스터의 게이트 전극 형성을 위한 제3 도전층(135)을 형성한다. 이러한 제3 도전층(135)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이때, 제3 도전층(135)은 제2 파이프 트랜지스터의 채널이 형성될 영역에 대응하는 개구부 즉, 제2 파이프 채널 홀(PH2)을 포함한다. 제2 파이프 채널 홀(PH2)은 제2 희생층 패턴(130)을 각각 노출시키면서, 나아가, 한 쌍의 제1 희생층 패턴(115) 중 어느 하나의 제1 희생층 패턴(115) 상에 배치되면서 다른 하나의 제1 희생층 패턴(115)과 인접한 쪽에 배치되는 제2 희생층 패턴(130) 예컨대, 제2 채널 홀(H2)에 매립되는 제2 희생층 패턴(130)과, 상기 다른 하나의 제1 희생층 패턴(115) 상에 배치되면서 상기 어느 하나의 제1 희생층 패턴(115)과 인접한 쪽에 배치되는 제2 희생층 패턴(130) 예컨대, 제3 채널 홀(H3)에 매립되는 제2 희생층 패턴(130) 사이의 공간을 더 노출시키도록 형성된다.
도 8a 및 도 8b를 참조하면, 제3 도전층(135)에 의해 노출된 제2 희생층 패턴(130)을 제거하고, 그에 의해 드러나는 제1 희생층 패턴(115)을 제거한다.
제2 희생층 패턴(130) 및 제1 희생층 패턴(115)의 제거 공정은 습식 식각을 이용하여 수행될 수 있다. 제2 희생층 패턴(130) 및 제1 희생층(115)이 예컨대 질화막을 포함하는 경우, 인산 등을 포함하는 식각 용액을 이용하여 습식 식각을 수행할 수 있다.
그에 따라, 제2 희생층 패턴(130)이 제거되어 제1 내지 제4 채널 홀(H1, H2, H3, H4)이 개방된다. 또한, 제1 희생층 패턴(115)이 제거되어 제1 파이프 채널 트랜지스터의 채널 형성을 위한 공간 즉, 제1 파이프 채널 홀(PH1)이 형성된다.
본 공정 결과, 제1 및 제2 채널 홀(H1, H2)은 자신의 하부에 배치된 제1 파이프 채널 홀(PH1)에 의하여 서로 연결되고, 제3 및 제4 채널 홀(H3, H4)은 자신의 하부에 배치된 제1 파이프 채널 홀(PH1)에 의하여 서로 연결된다. 제2 및 제3 채널 홀(H2, H3)은 자신의 상부에 배치된 제2 파이프 채널 홀(PH2)에 의하여 서로 연결된다. 즉, 제1 내지 제4 채널 홀(H1, H2, H3, H4), 제1 파이프 채널 홀(PH1) 및 제2 파이프 채널 홀(PH2)은 서로 연결되며, 전체적으로 W와 유사한 형상을 갖는다.
도 9a 및 도 9b를 참조하면, 제1 내지 제4 채널 홀(H1, H2, H3, H4), 제1 파이프 채널 홀(PH1) 및 제2 파이프 채널 홀(PH2)의 내벽을 따라 메모리 게이트 절연막(140)을 형성하고, 메모리 게이트 절연막(140) 상에 메모리 셀의 채널 및, 제1 및 제2 파이프 채널 트랜지스터의 채널로 이용되는 제1 반도체층(145)을 형성한다.
메모리 게이트 절연막(140)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성될 수 있다. 여기서, 터널 절연막은 전하 터널링을 위한 것으로서, 예컨대, 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서, 예컨대, 질화막으로 이루어질 수 있고, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서, 예컨대, 산화막으로 이루어질 수 있다. 즉, 메모리 게이트 절연막(140)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
이러한 메모리 게이트 절연막(140)은 메모리 셀의 게이트 전극 및 채널로 각각 이용되는 제2 도전층(125) 및 제1 반도체층(145) 사이에서는 제2 도전층(125)과 제1 반도체층(145)을 전기적으로 절연시키면서 전하를 트랩하여 실질적으로 데이터를 저장하는 역할을 수행할 수 있다. 또한, 메모리 게이트 절연막(140)은 제1 파이프 채널 트랜지스터의 게이트 전극 및 채널로 각각 이용되는 제1 도전층(110) 및 제1 반도체층(145) 사이 또는 제2 파이프 채널 트랜지스터의 게이트 전극 및 채널로 각각 이용되는 제3 도전층(135) 및 제1 반도체층(145) 사이에서는 이들을 절연시키는 게이트 절연막으로서의 역할을 수행할 수 있다.
제1 반도체층(145)은 메모리 게이트 절연막(140)을 따라 폴리실리콘 등의 반도체 물질을 증착함으로써 형성될 수 있다. 이때, 제1 반도체층(145)은 제1 도전형을 가질 수 있고, 제1 도전형은 예컨대, P형일 수 있다.
본 실시예에서는, 제1 반도체층(145)이 메모리 게이트 절연막(140)이 형성된 제1 내지 제4 채널 홀(H1, H2, H3, H4), 제1 파이프 채널 홀(PH1) 및 제2 파이프 채널 홀(PH2)을 매립하는 두께로 형성되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서는, 제1 반도체층(145)이 메모리 게이트 절연막(140)이 형성된 제1 내지 제4 채널 홀(H1, H2, H3, H4), 제1 파이프 채널 홀(PH1) 및 제2 파이프 채널 홀(PH2)을 매립하지 않는 얇은 두께로 형성될 수도 있다.
결국, 제1 반도체층(145)은 제1 내지 제4 채널 홀(H1, H2, H3, H4) 내에 각각 형성되어 기둥 형상을 갖는 부분(이하, 제1 내지 제4 기둥부)과, 제1 파이프 채널 홀(PH1) 내에 형성되어 상기 제1 및 제2 기둥부 하단과 상기 제3 및 제4 기둥부 하단을 각각 연결시키는 부분(이하, 제1 및 제2 연결부)과, 제2 파이프 채널 홀(PH2) 내에 형성되면서 상기 제1 및 제4 기둥부 각각의 상부에 배치되는 기둥 형상의 부분(이하, 제5 및 제6 기둥부)과, 제2 파이프 채널 홀(PH2) 내에 형성되면서 상기 제2 및 제3 기둥부 상단을 연결시키는 부분(이하, 제3 연결부)을 포함하며, 그에 따라 전체적으로 W와 유사한 형상을 갖는다. 여기서, 상기 제1 내지 제4 기둥부는 메모리 셀의 채널로 이용되고, 상기 제1 및 제2 연결부는 제1 파이프 채널 트랜지스터의 채널로 이용되고, 상기 제3 연결부, 제5 기둥부 및 제6 기둥부는 제2 파이프 채널 트랜지스터의 채널로 이용될 수 있다.
본 공정 결과, 기판(100) 상에는 제1 반도체층(145)의 제1 및 제2 연결부, 제1 및 제2 연결부의 측면 및 하면을 감싸는 제1 도전층(110), 제1 및 제2 연결부와 제1 도전층(110) 사이에 개재되는 메모리 게이트 절연막(140)을 포함하는 제1 파이프 채널 트랜지스터가 형성된다.
제1 파이프 채널 트랜지스터 상에는 제1 반도체층(145)의 제1 내지 제4 기둥부, 상기 제1 내지 제4 기둥부 각각을 따라 적층되면서 전술한 제1 내지 제3 트렌치(T1, T2, T3)에 의하여 제1 내지 제4 기둥부 별로 분리되는 복수층의 제2 도전층(125), 제1 내지 제4 기둥부와 제2 도전층(125) 사이에 개재되는 메모리 게이트 절연막(140)을 포함하는 복수층의 메모리 셀이 형성된다. 이하, 제1 내지 제4 기둥부 각각을 따라 적층된 복수층의 메모리 셀을 제1 내지 제4 수직 스트링이라 한다. 본 실시예에서 제1 내지 제4 수직 스트링 각각은 4층의 메모리 셀을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 내지 제4 수직 스트링은 상기 제1 내지 제3 연결부에 의하여 연결되므로, 결국 제1 내지 제4 수직 스트링은 전체적으로 직렬로 연결되어 하나의 메모리 스트링을 구성한다. 본 실시예에서 하나의 메모리 스트링은 16개의 메모리 셀을 포함할 수 있다.
복수층의 메모리 셀 상에는 제1 반도체층(145)의 제3 연결부 및 제5 및 제6 기둥부와, 제3 연결부 및 제5 및 제6 기둥부의 측면을 감싸는 제3 도전층(135)과, 제3 연결부 및 제5 및 제6 기둥부와 제3 도전층(135) 사이에 개재되는 메모리 게이트 절연막(140)을 포함하는 제2 파이프 채널 트랜지스터가 형성된다.
상기 제1 내지 제4 수직 스트링의 연결은 제1 및 제2 파이프 채널 트랜지스터에 의하여 제어될 수 있다. 즉, 제1 및 제2 수직 스트링의 연결과, 제3 및 제4 수직 스트링의 연결은 제1 파이프 채널 트랜지스터에 의하여 제어되고, 제2 및 제3 수직 스트링의 연결은 제2 파이프 채널 트랜지스터에 의하여 제어될 수 있다.
도 10a 및 도 10b를 참조하면, 도 9a 및 도 9b의 공정 결과물 상에, 제1 및 제2 선택 트랜지스터 형성을 위하여 제2 층간 절연층(150), 제4 도전층(155) 및 제2 층간 절연층(150)을 순차적으로 형성한다. 이하, 설명의 편의를 위하여 제2 층간 절연층(150), 제4 도전층(155) 및 제2 층간 절연층(150)의 적층 구조물을 선택 게이트 구조물(SGS)이라 한다.
제4 도전층(155)은 제1 및 제2 선택 트랜지스터의 게이트 전극 형성을 위한 것으로서, 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제2 층간 절연층(150)은 제4 도전층(155)을 그 상부 및 하부 구조와 절연시키기 위한 것으로서, 예컨대, 산화막을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 선택 게이트 구조물(SGS)을 선택적으로 식각하여, 제1 반도체층(145)의 제5 기둥부를 노출시키는 제5 채널 홀(H5)과, 제1 반도체층(145)의 제6 기둥부를 노출시키는 제6 채널 홀(H6)을 형성한다. 제5 및 제6 채널 홀(H5, H6)은 각각 제1 및 제2 선택 트랜지스터의 채널이 형성될 영역이다.
동시에 또는 시간 간격을 두고, 선택 게이트 구조물(SGS)을 선택적으로 식각하여, 제1 반도체층(145)의 제3 연결부를 노출시키는 제4 트렌치(T4)를 형성한다. 제4 트렌치(T4)는 제3 연결부 중에서도 제2 채널 홀(H2) 내의 제2 기둥부와 제3 채널 홀(H3) 내의 제3 기둥부 사이를 노출시킬 수 있다. 제4 트렌치(T4)는 후술하는 제4 반도체층이 형성될 영역이다. 본 실시예에서는, 제4 트렌치(T4)가 홀 형상을 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서 제4 트렌치(T4)는 제3 연결부 예컨대, 제3 연결부 중 제2 기둥부 및 제3 기둥부 사이를 노출시키면서 제1 방향으로 연장되는 라인 형상을 가질 수도 있다.
도 12a 및 도 12b를 참조하면, 제5 및 제6 채널 홀(H5, H6)과 제4 트렌치(T4)의 측벽에 게이트 절연막(160)을 형성하고, 게이트 절연막(160)이 형성된 제5 및 제6 채널 홀(H5, H6)과 제4 트렌치(T4) 내부에 매립되는 반도체층(165A, 165B, 165C 참조)을 형성한다. 반도체층의 형성은, 제5 및 제6 채널 홀(H5, H6)과 제4 트렌치(T4)를 포함하는 결과물 상에 폴리실리콘 등의 반도체 물질을 증착하고 평탄화 공정 예컨대, CMP를 수행하는 방식으로 이루어질 수 있다. 이하, 제5 및 제6 채널 홀(H5, H6)과 제4 트렌치(T4) 내부에 매립되는 반도체층을 각각 제2 내지 제4 반도체층(165A, 165B, 165C)이라 한다. 제2 내지 제4 반도체층(165A, 165B, 165C)은 제1 반도체층(145)과 동일한 도전형 즉, 상기 제1 도전형을 가질 수 있고, 상기 제1 도전형은 예컨대, P형 일 수 있다.
여기서, 제5 및 제6 채널 홀(H5, H6)에 각각 매립되는 제2 및 제3 반도체층(165A, 165B)은 제1 및 제2 선택 트랜지스터의 채널로 이용될 수 있다.
또한, 제4 트렌치(T4)에 매립되는 제4 반도체층(165C)는 메모리 스트링의 채널로 이용되는 제1 반도체층(145)에 직접 연결됨으로써 제1 반도체층(145)에 소정 전압을 인가할 수 있는 노드로 작용할 수 있다. 다시 말하면, 제4 반도체층(165C)은 웰 픽업 영역 등이 형성되는 기판 바디와 같은 역할을 할 수 있는 것이다. 따라서, 제4 반도체층(165C)에 소거 전압을 인가함으로써 데이터를 소거하는 동작이 수행될 수 있다. 전술한 바와 같이 제4 반도체층(165)의 도전형이 P형이고 특히 제1 반도체층(145)에 비하여 고농도로 도핑된 P형 불순물을 포함하는 경우, 제4 반도체층(165)은 복수의 메모리 셀에 저장된 데이터를 소거하는 소거 동작시 제1 반도체층(145)에 정공을 공급함으로써, F-N 터널링 방식의 소거 동작을 가능하게 한다.
게이트 절연막(160)은 제2 및 제3 반도체층(165A, 165B)과 제4 도전층(155) 사이 및 제4 반도체층과 제4 도전층(155) 사이에 각각 개재되어 이들을 전기적으로 절연시킨다.
도 13a 및 도 13b를 참조하면, 제1 및 제2 선택 트랜지스터와 제4 반도체층(165C)을 분리시키기 위하여, 제2 및 제4 반도체층(165A,165C) 사이와 제3 및 제4 반도체층(165B, 165C) 사이의 선택 게이트 구조물(SGS)을 선택적으로 식각하여, 제1 방향으로 연장되는 트렌치를 형성한 후 이 트렌치 내부에 매립되는 제1 절연층(170)을 형성한다. 결과적으로, 제1 절연층(170)은 제1 방향으로 연장되는 라인 형상을 가지면서, 제2 및 제4 반도체층(165A,165C) 사이와 제3 및 제4 반도체층(165B, 165C) 사이의 선택 게이트 구조물(SGS) 내에 배치된다.
본 공정 결과, 제2 파이프 채널 트랜지스터 상에는 제2 반도체층(165A), 제2 반도체층(165A)의 측면을 감싸면서 제1 방향으로 연장되는 제4 도전층(155) 및 제2 반도체층(165A)과 제4 도전층(155) 사이에 개재되는 게이트 절연막(160)을 포함하고 메모리 스트링의 일 단에 연결되는 제1 선택 트랜지스터와, 제3 반도체층(165B), 제3 반도체층(165B)의 측면을 감싸면서 제1 방향으로 연장되는 제4 도전층(155) 및 제3 반도체층(165B)과 제4 도전층(155) 사이에 개재되는 게이트 절연막(160)을 포함하고 메모리 스트링의 타 단에 연결되는 제2 선택 트랜지스터가 배치된다. 제1 및 제2 선택 트랜지스터 사이에는 전술한 제4 반도체층(165C)이 배치되며, 이들은 모두 제1 절연층(170)에 의하여 서로 분리된다.
이하에서는 설명의 편의를 위하여 제1 선택 트랜지스터를 드레인 선택 트랜지스터라 하고, 제2 선택 트랜지스터를 소스 선택 트랜지스터라 하기로 한다. 그러나, 다른 실시예에서는 이와 반대일 수도 있다.
도 14a 및 도 14b를 참조하면, 제1 및 제2 선택 트랜지스터의 채널로 이용되는 제2 및 제3 반도체층(165A, 165B)에 선택적으로 불순물을 도핑하여 제2 및 제3 반도체층(165A, 165B)의 상부에 각각 제1 및 제2 접합 영역(180A, 180B)을 형성한다. 본 실시예에서 제1 접합 영역(180A)은 드레인 영역이고, 제2 접합 영역(180B)은 소스 영역일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 이와 반대일 수도 있다.
여기서, 제1 및 제2 접합 영역(180A, 180B)은 제1 및 제4 반도체층(145, 165C)의 도전형과 상반되는 제2 도전형을 가질 수 있고, 제2 도전형은 예컨대, N형일 수 있다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 결과물을 덮는 제2 절연층(185)을 형성하고 이를 선택적으로 식각하여 제3 및 제4 반도체층(165B, 165C)을 각각 노출시키면서 제1 방향으로 연장되는 트렌치를 형성한 후, 이 트렌치 내부를 도전 물질로 매립함으로써, 제1 방향으로 배열되는 제4 반도체층(165C)과 연결되면서 제1 방향으로 연장되는 제1 배선(190)과, 제1 방향으로 배열되는 제3 반도체층(165B) 상부의 제2 접합 영역(180B)과 연결되면서 제1 방향으로 연장되는 제2 배선(195)을 형성한다.
여기서, 제1 배선(190)은 기판 바디와 같은 역할을 하는 제4 반도체층(165C)에 소정 바디 전압을 인가하기 위한 배선일 수 있으며 특히, 전술한 소거 동작에 사용되는 소거 전압을 인가하기 위한 배선일 수 있다. 이러한 소거 전압은 상대적으로 고전압으로서 예컨대, 10~25V일 수 있다.
제2 배선(195)은 제2 접합 영역(180B)에 연결되는 배선으로서, 제2 접합 영역(180B)이 소스 영역인 경우, 제2 배선(195)은 소스 라인일 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물을 덮는 제3 절연층(200)을 형성하고 이를 선택적으로 식각하여 제2 반도체층(165A) 상부의 제1 접합 영역(180A)을 각각 노출시키는 콘택홀을 형성한 후, 이 콘택홀 내부를 도전 물질로 매립함으로써, 제1 접합 영역(180A)과 전기적으로 연결되는 콘택(205)을 형성한다. 제1 접합 영역(180A)이 드레인 영역인 경우, 콘택(205)은 드레인 콘택일 수 있다.
도 17a 및 도 17b를 참조하면, 제3 절연층(200) 상에 콘택(205)과 연결되면서 제2 방향으로 연장되는 제3 배선(210)을 형성한다. 콘택(205)이 드레인 콘택인 경우, 제3 배선(210)은 예컨대, 비트라인일 수 있다.
다음으로, 도 17a 및 도 17b를 다시 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 관하여 설명하기로 한다. 본 실시예의 장치는 전술한 도 2a 내지 도 16b의 공정에 따라 제조될 수 있으나, 본 발명이 이에 한정되는 것은 아니며 다른 공정 단계에 의하여도 본 실시예의 장치가 제조될 수도 있다. 본 장치의 구성요소 및 역할은 전술한 제조 방법의 설명에서 이미 설명되었으므로, 본 장치의 설명은 간략히 하기로 한다.
도 17a 및 도 17b을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판(100)과, 기판(100) 상부에 배치되고 제1 반도체층(145) 및 메모리 게이트 절연막(140)을 사이에 두고 제1 반도체층(145)과 접하는 복수의 제2 도전층(125)을 포함하는 메모리 스트링과, 상기 메모리 스트링의 일단에 연결되고 제2 반도체층(165A) 및 게이트 절연막(160)을 사이에 두고 제2 반도체층(165A)과 접하는 접하는 제4 도전층(155)을 포함하는 제1 선택 트랜지스터와, 상기 메모리 스트링의 타단에 연결되고 제3 반도체층(165B) 및 게이트 절연막(160)을 사이에 두고 제3 반도체층(165B)과 접하는 제4 도전층(155)을 포함하는 제2 선택 트랜지스터와, 제1 및 제2 선택 트랜지스터 사이에 배치되고 제1 반도체층(145) 중에서 복수의 제2 도전층(125)이 배치되지 않은 영역의 제1 반도체층(145)에 연결되는 제4 반도체층(165C)을 포함한다.
보다 구체적으로, 제1 반도체층(145)은 제1 내지 제4 채널 홀(H1, H2, H3, H4) 내에 각각 형성되어 기판(100)에 대해 수직 방향으로 연장되면서 제2 방향으로 배열되는 제1 내지 제4 기둥부와, 상기 제1 및 제2 기둥부의 하단을 연결시키는 제1 연결부와, 상기 제3 및 제4 기둥부의 하단을 연결시키는 제2 연결부와, 상기 제2 및 제3 기둥부의 상단을 연결시키는 제3 연결부를 포함할 수 있다. 제1 및 제2 연결부는 전술한 제1 파이프 채널 홀(PH1) 내에 형성될 수 있고, 제3 연결부는 전술한 제2 파이프 채널 홀(PH2) 내에 형성될 수 있다. 또한, 상기 제1 및 제4 기둥부 각각의 상부에는 제2 파이프 채널 홀(PH2) 내에 형성되는 제5 및 제6 기둥부가 배치될 수 있다.
메모리 게이트 절연막(140)은 상기 제1 내지 제4 기둥부의 측면을 둘러싸도록 배치될 수 있다. 나아가, 메모리 게이트 절연막(140)은 상기 제1 내지 제3 연결부와 제5 및 제6 기둥부를 둘러싸도록 배치될 수 있다.
복수의 제2 도전층(125)은, 메모리 게이트 절연막(140)을 사이에 두고 제1 내지 제4 기둥부의 측면을 둘러싸면서 제1 방향으로 연장되고 제1 내지 제3 트렌치(T1, T2, T3)에 의하여 제2 방향에서 서로 분리될 수 있다. 여기서, 제1 내지 제4 기둥부 각각을 둘러싸는 제2 도전층(125)은 제1 층간 절연층(120)을 사이에 두고 복수의 층으로 적층될 수 있다.
제1 반도체층(145)의 제1 및 제5 기둥부 상에는 이와 정렬되는 제1 선택 트랜지스터의 제2 반도체층(165A)이 배치되고, 제4 및 제6 기둥부 상에는 이와 정렬되는 제2 선택 트랜지스터의 제3 반도체층(165B)이 배치될 수 있다.
제1 반도체층(145)의 제3 연결부 상에는 제4 반도체층(165C)이 배치될 수 있다.
나아가, 본 실시예의 장치는 메모리 게이트 절연막(140)을 사이에 두고 제1 및 제2 연결부를 감싸는 제1 도전층(110)을 더 포함할 수 있고, 그에 따라 상기 메모리 스트링 하부에 제1 파이프 채널 트랜지스터가 배치될 수 있다. 또한, 메모리 게이트 절연막(140)을 사이에 두고 제3 연결부, 제5 및 제6 기둥부와 접하는 제3 도전층(135)을 더 포함할 수 있고, 그에 따라 상기 메모리 스트링 상부에 제2 파이프 채널 트랜지스터가 배치될 수 있다.
또한, 제2 및 제3 반도체층(165A, 165B)은 각각 자신의 상부에 형성된 제1 및 제2 접합 영역(180A, 180B)을 더 포함할 수 있다. 제1 및 제2 접합 영역(180A, 180B)은 각각 드레인 영역 및 소스 영역일 수 있다.
제1 및 제2 접합 영역(180A, 180B) 상에는 각각 서로 교차하는 방향으로 연장되는 제2 배선(195) 및 제3 배선(210)이 배치된다. 이때, 제2 및 제3 배선(195, 210)의 연장 방향이 서로 교차하므로 제2 및 제3 배선(195, 210)은 서로 다른 층에 배치되어야 한다. 따라서, 제2 및 제3 배선(195, 210) 중 어느 하나의 배선 예컨대, 제3 배선(195)은 콘택(205)을 사이에 두고 제1 접합 영역(180A) 상에 배치된다. 또한, 제4 반도체층(165C) 상에는 제2 배선(195)과 평행한 방향으로 연장되는 제1 배선(190)이 배치된다.
이상으로 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀의 채널층과 직접 연결되어 기판 바디와 같은 역할을 하는 층 즉, 상기 제4 반도체층(165C)을 제공함으로써 F-N 방식의 소거 동작을 가능하게 할 수 있고, 그에 따라 소거 동작 속도 등 비휘발성 메모리 장치의 동작 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 제1 도전층
120: 제1 층간 절연층 125: 제2 도전층
135: 제3 도전층 140: 메모리 게이트 절연막
145: 제1 반도체층 150: 제2 층간 절연층
155: 제4 도전층 160: 게이트 절연막
165A: 제2 반도체층 165B: 제3 반도체층
165C: 제4 반도체층 190: 제1 배선
195: 제2 배선 205: 콘택
210: 제3 배선

Claims (18)

  1. 직렬로 연결된 복수의 메모리 셀을 포함하는 메모리 스트링과, 상기 메모리 스트링의 양 단부에 각각 연결되는 제1 및 제2 선택 트랜지스터를 포함하는 비휘발성 메모리 장치로서,
    상기 메모리 스트링은, 제1 반도체층, 및 메모리 게이트 절연막을 사이에 두고 상기 제1 반도체층과 접하는 제2 도전층을 포함하고,
    상기 제1 및 제2 선택 트랜지스터는 각각, 상기 제1 반도체층의 일단 및 타단과 연결되는 제2 및 제3 반도체층을 포함하고,
    상기 제2 도전층이 배치되지 않는 영역의 상기 제1 반도체층과 접하는 제4 반도체층을 포함하고,
    상기 제1 반도체층은, 기판에 대해 수직 방향으로 연장되고 일 방향으로 배열되는 제1 내지 제4 기둥부와, 상기 제1 및 제2 기둥부의 하단을 연결시키는 제1 연결부와, 상기 제3 및 제4 기둥부의 하단을 연결시키는 제2 연결부와, 상기 제2 및 제3 기둥부의 상단을 연결시키는 제3 연결부를 포함하고,
    상기 제2 도전층은, 상기 메모리 게이트 절연막을 사이에 두고 상기 제1 내지 제4 기둥부의 측면을 둘러싸고,
    상기 제2 및 제3 반도체층은 각각, 상기 제1 및 제4 기둥부 상에 배치되고,
    상기 제4 반도체층은 상기 제3 연결부 상에 배치되는
    비휘발성 메모리 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제2 및 제3 반도체 층은 각각 자신의 상부에 형성된 제1 및 제2 접합 영역을 포함하고,
    상기 제1 및 제4 반도체층은 제1 도전형을 갖고,
    상기 제1 및 제2 접합 영역은 상기 제1 도전형과 상반되는 제2 도전형을 갖는
    비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 도전형은 P형이고,
    상기 제2 도전형은 N형인
    비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    상기 제4 반도체층의 P형 불순물 농도는 상기 제1 반도체층의 P형 불순물 농도보다 높은
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 제4 반도체층 상부에 배치되는 제1 배선;
    상기 제2 및 제3 반도체층 중 어느 하나의 상부에 배치되고 상기 제1 배선과 평행한 방향으로 연장되는 제2 배선; 및
    상기 제2 및 제3 반도체층 중 다른 하나의 상부에 콘택을 개재하여 배치되고 상기 제2 배선과 교차하는 방향으로 연장되는 제3 배선을 더 포함하는
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 및 제2 연결부와 접하는 제1 도전층; 및
    상기 제1 도전층과 상기 제1 및 제2 연결부의 사이에 개재되는 게이트 절연막을 더 포함하는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 제3 연결부와 접하는 제3 도전층; 및
    상기 제3 도전층과 상기 제3 연결부의 사이에 개재되는 게이트 절연막을 더 포함하는
    비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 메모리 셀에 대한 소거 동작시, 상기 제4 반도체층에 소거 전압이 인가되는
    비휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 소거 전압은 10V 내지 25V의 범위를 갖는
    비휘발성 메모리 장치.
  11. 직렬로 연결된 복수의 메모리 셀을 포함하는 메모리 스트링과, 상기 메모리 스트링의 양 단부에 각각 연결되는 제1 및 제2 선택 트랜지스터를 포함하는 비휘발성 메모리 장치의 제조 방법으로서,
    기판에 대해 수직 방향으로 연장되고 일 방향으로 배열되는 제1 내지 제4 기둥부와, 상기 제1 및 제2 기둥부의 하단을 연결시키는 제1 연결부와, 상기 제3 및 제4 기둥부의 하단을 연결시키는 제2 연결부와, 상기 제2 및 제3 기둥부의 상단을 연결시키는 제3 연결부를 포함하는 제1 반도체층, 및 메모리 게이트 절연막을 사이에 두고 상기 제1 내지 제4 기둥부의 측면을 둘러싸는 제2 도전층을 포함하는 상기 메모리 스트링을 형성하는 단계; 및
    상기 제1 반도체층의 일단 및 타단과 각각 연결되는 제2 및 제3 반도체층과, 상기 제3 연결부와 연결되는 제4 반도체층을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 삭제
  13. 제11 항에 있어서,
    게이트 절연막을 사이에 두고 상기 제1 및 제2 연결부와 접하는 제1 도전층을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  14. 제11 항에 있어서,
    게이트 절연막을 사이에 두고 상기 제3 연결부와 접하는 제3 도전층을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 제2 내지 제4 반도체층 형성 단계는,
    상기 제2 반도체층이 상기 제1 기둥부 상에 배치되고, 상기 제3 반도체층이 상기 제4 기둥부 상에 배치되고, 상기 제4 반도체층이 상기 제3 연결부 상에 배치되도록 수행되는
    비휘발성 메모리 장치의 제조 방법.
  16. 제11 항 또는 제15 항에 있어서,
    상기 제2 내지 제4 반도체층 형성 단계 후에,
    상기 제2 및 제3 반도체층에 선택적으로 불순물을 도핑하여 제1 및 제2 접합 영역을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 및 제2 접합 영역 형성 단계는,
    상기 제1 및 제4 반도체층의 도전형과 상반되는 도전형의 불순물을 도핑하는
    비휘발성 메모리 장치의 제조 방법.
  18. 제11 항에 있어서,
    상기 제2 내지 제4 반도체층 형성 단계 후에,
    상기 제4 반도체층 상에 제1 배선을 형성하면서, 상기 제2 및 제3 반도체층 중 어느 하나의 상에 제1 배선과 평행한 제2 배선을 형성하는 단계;
    상기 제1 및 제2 배선을 덮는 절연층을 형성하는 단계;
    상기 절연층을 관통하여 상기 제2 및 제3 반도체층 중 다른 하나와 연결되는 콘택을 형성하는 단계; 및
    상기 절연층 상에 상기 콘택과 연결되면서 상기 제1 배선과 교차하는 제3 배선을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
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