KR20220155038A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 기술은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 반도체 메모리 장치는 복수의 제1 층간 절연막들과 제1 도전막들이 교대로 적층된 하부 적층체; 상기 하부 적층체를 수직 방향으로 관통하는 복수의 셀 플러그들; 상기 하부 적층체 상부에 복수의 제2 층간 절연막들과 적어도 하나 이상의 제2 도전막이 교대로 적층된 상부 적층체; 상기 상부 적층체를 관통하여 상기 복수의 셀 플러그들 상부와 맞닿는 복수의 드레인 셀렉트 플러그들; 및 상기 드레인 셀렉트 플러그들 중 서로 인접한 드레인 셀렉트 플러그들 각각의 일 측벽과 맞닿으며, 상기 서로 인접한 드레인 셀렉트 플러그들을 서로 분리시키는 분리 패턴을 포함한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 수직 채널구조의 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 반도체 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
반도체 메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 수직 채널 구조를 갖는 메모리 셀 어레이에서 셀렉트 라인들을 용이하게 분리할 수 있는 반도체 메모리 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 제1 층간 절연막들과 제1 도전막들이 교대로 적층된 하부 적층체; 상기 하부 적층체를 수직 방향으로 관통하는 복수의 셀 플러그들; 상기 하부 적층체 상부에 복수의 제2 층간 절연막들과 적어도 하나 이상의 제2 도전막이 교대로 적층된 상부 적층체; 상기 상부 적층체를 관통하여 상기 복수의 셀 플러그들 상부와 맞닿는 복수의 드레인 셀렉트 플러그들; 및 상기 드레인 셀렉트 플러그들 중 서로 인접한 드레인 셀렉트 플러그들 각각의 일 측벽과 맞닿으며, 상기 서로 인접한 드레인 셀렉트 플러그들을 서로 분리시키는 분리 패턴을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 복수의 제1 층간 절연막들과 복수의 제1 도전막들이 적층된 하부 적층체를 수직 방향으로 관통하는 복수의 셀 플러그들을 형성하는 단계; 상기 하부 적층체 상부에 복수의 제2 층간 절연막들과 적어도 하나의 제2 도전막이 교대로 적층된 상부 적층체를 형성하는 단계; 상기 상부 적층체를 식각하여 복수의 드레인 셀렉트 트랜지스터 패턴 홀들을 형성하되, 상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 각각은 상기 복수의 셀 플러그들 중 적어도 하나 이상의 셀 플러그의 상부를 노출시키는 단계; 상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 내부에 드레인 셀렉트 플러그를 형성하는 단계; 및 상기 상부 적층체를 라인 형태로 관통하되, 상기 드레인 셀렉트 플러그를 양단부로 분리하는 분리 패턴을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 복수의 제1 층간 절연막들과 복수의 제1 희생막들이 적층된 하부 적층체를 수직 방향으로 관통하는 복수의 셀 플러그들을 형성하는 단계; 상기 하부 적층체 상부에 복수의 제2 층간 절연막들과 복수의 제2 희생막이 교대로 적층된 상부 적층체를 형성하는 단계; 상기 상부 적층체를 식각하여 복수의 드레인 셀렉트 트랜지스터 패턴 홀들을 형성하되, 상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 각각은 상기 복수의 셀 플러그들 중 적어도 하나 이상의 셀 플러그의 상부를 노출시키는 단계; 상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 내부에 드레인 셀렉트 플러그를 형성하는 단계; 상기 상부 적층체를 라인 형태로 관통하되, 상기 드레인 셀렉트 플러그를 양단부로 분리하는 분리 패턴을 형성하는 단계; 상기 상부 적층체 및 상기 하부 적층체를 관통하는 슬릿을 형성하여 상기 제1 희생막들 및 상기 제2 희생막들을 노출시키고, 노출된 상기 제1 희생막들 및 상기 제2 희생막들을 제거하는 단계; 및 상기 제1 희생막들 및 상기 제2 희생막들이 제거된 공간에 도전 패턴을 형성하는 단계를 포함한다.
본 기술에 따르면, 서로 인접한 수직 채널 구조의 상단부에 드레인 셀렉트 트랜지스터용 게이트 패턴을 형성한 후, 이를 양단으로 분리하는 분리 패턴을 형성할 수 있다. 이로 인하여 분리 패턴 형성을 위한 식각 공정의 마진을 확보할 수 있어 공정을 용이하게 수행할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 설명하기 위한 반도체 메모리 장치의 단면도이다.
도 5a 내지 도 5l는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 반도체 메모리 장치의 단면도 및 평면도이다.
도 6a 내지 6i는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 반도체 메모리 장치의 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 설명하기 위한 반도체 메모리 장치의 단면도이다.
도 5a 내지 도 5l는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 반도체 메모리 장치의 단면도 및 평면도이다.
도 6a 내지 6i는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 반도체 메모리 장치의 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 주변회로(PC: peripheral circuit) 및 메모리 셀 어레이(20)를 포함한다.
주변회로(PC)는 메모리 셀 어레이(20)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(20)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(20)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 제어하도록 구성될 수 있다.
일 실시 예로서, 주변회로(PC)는 전압생성부(Voltage Generator: 31), 로우디코더(Row decoder: 33), 제어회로(Control circuit: 35), 및 페이지 버퍼 그룹(Page Buffer Group: 37)을 포함할 수 있다.
메모리 셀 어레이(20)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(20)는 워드라인들(WL)을 통해 로우디코더(33)에 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 그룹(37)에 연결될 수 있다.
제어회로(35)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압생성부(31), 로우디코더(33), 및 페이지 버퍼 그룹(37)을 제어할 수 있다.
전압생성부(31)는 제어회로(35)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 소거전압, 접지전압, 프로그램 전압, 검증전압, 패스전압, 리드전압 등의 다양한 동작 전압들을 생성할 수 있다.
로우디코더(33)는 제어회로(35)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(37)은 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 비트라인들(BL)을 선택할 수 있다.
구조적으로, 메모리 셀 어레이(20)는 주변회로(PC)의 일부에 중첩될 수 있다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는 소스 라인(SL) 및 다수의 비트라인들(BL) 사이에 연결된 다수의 셀 스트링들(CS1, CS2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 다수의 워드라인들(WL1 내지 WLn)에 공통으로 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2) 각각은 소스 라인(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 비트라인(BL)에 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다.
다수의 메모리 셀들(MC1 내지 MCn)의 게이트들은 서로 이격되어 적층된 다수의 워드라인들(WL1 내지 WLn)에 각각 연결될 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2) 사이에 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 동일레벨에서 서로 이격될 수 있다.
소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 트랜지스터(DST)의 게이트에 대응하는 드레인 셀렉트 라인에 연결될 수 있다.
소스 라인(SL)은 소스 셀렉트 트랜지스터(SST)의 소스에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 드레인은 드레인 셀렉트 트랜지스터(DST)의 드레인에 대응하는 비트라인에 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)에 각각 연결된 스트링 그룹들로 구분될 수 있다. 동일한 워드라인 및 동일한 비트라인에 연결된 셀 스트링들은 서로 다른 드레인 셀렉트 라인들에 의해 독립적으로 제어될 수 있다. 또한, 동일한 드레인 셀렉트 라인에 연결된 셀 스트링들은 서로 다른 비트라인들에 의해 독립적으로 제어될 수 있다.
일 실시 예로서, 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 제1 드레인 셀렉트 라인(DSL1)에 연결된 제1 스트링 그룹의 제1 셀 스트링(CS1) 및 제2 드레인 셀렉트 라인(DSL2)에 연결된 제2 스트링 그룹의 제2 셀 스트링(CS2)을 포함할 수 있다.
도 3는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도들이다.
도 3을 참조하면, 반도체 메모리 장치(10)는 기판(SUB) 상에 배치된 주변회로(PC) 및 주변회로(PC)에 중첩된 게이트 적층체들(GST)을 포함할 수 있다.
게이트 적층체들(GST) 각각은 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn) 및 분리 구조(DSM)에 의해 동일레벨에서 서로 분리된 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)을 포함할 수 있다.
소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)은 제1 방향(X) 및 제2 방향(Y)으로 확장되고, 기판(SUB)의 상면에 나란한 평판형으로 형성될 수 있다. 제1 방향(X)은 XYZ좌표계의 X축이 향하는 방향일 수 있고, 제2 방향(Y)은 XYZ좌표계의 Y축이 향하는 방향일 수 있다.
다수의 워드라인들(WL1 내지 WLn)은 제3 방향(Z)으로 서로 이격되어 적층될 수 있다. 제3 방향(Z)은 XYZ좌표계의 Z축이 향하는 방향일 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다.
게이트 적층체들(GST)은 슬릿(SI)에 의해 서로 분리될 수 있다. 분리 구조(DSM)는 슬릿(SI)보다 제3 방향(Z)으로 짧게 형성되고, 다수의 워드라인들(WL1 내지 WLn)에 중첩될 수 있다.
분리 구조(DSM) 및 슬릿(SI) 각각은 직선형으로 연장되거나, 지그재그형으로 연장되거나, 웨이브 형으로 연장될 수 있다. 분리 구조(DSM) 및 슬릿(SI) 각각의 폭은 디자인 룰에 따라 다양하게 변경될 수 있다.
일 실시 예에 따른 소스 셀렉트 라인(SSL)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
반도체 메모리 장치(10)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 소스 라인(SL) 및 소스 라인(SL)보다 주변회로(PC)로부터 더 멀리 이격된 다수의 비트라인들(BL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스 라인(SL) 사이에 배치될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이의 일부를 설명하기 위한 반도체 메모리 장치의 단면도이다.
도 4를 참조하면, 반도체 메모리 장치는 하부 적층체(B_GST), 상부 적층체(T_GST), 수직 채널 구조(VS), 드레인 셀렉트 트랜지스터 패턴(DST_P), 콘택 플러그(CT)를 포함하여 구성될 수 있다.
하부 적층체(B_GST)는 교대로 적층된 도전막들(CP1)과 절연막들(ILD1, ILD2)을 포함할 수 있다. 도전막들(CP1)은 메모리 셀의 게이트 전극이거나, 워드 라인일 수 있다. 도전막들(CP1)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(ILD1, ILD2)은 적층된 도전막들(CP1)을 상호 절연시키기 위한 것일 수 있다. 절연막들(ILD1, ILD2)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다. 절연막들(ILD1, ILD2) 중 최상부 배치된 절연막(ILD2)은 나머지 절연막들(ILD1)에 비해 두껍게 형성될 수 있다. 하부 적층체(B_GST)는 도전막들(CP1)의 표면을 감싸는 제2 블로킹 절연막(BI2)을 더 포함할 수 있다. 제2 블로킹 절연막(BI2)은 도전막들(CP1)과 절연막들(ILD1, ILD2)의 경계면 사이 및 도전막들(CP1)과 수직 채널 구조(VS)의 경계면 사이에 배치될 수 있다.
수직 채널 구조(VS)는 하부 적층체(B_GST)를 수직 방향으로 관통하여 배치될 수 있다. 즉 수직 채널 구조(VS)는 수직 방향으로 연장되고, 도전막들(CP1)로 둘러싸일 수 있다.
수직 채널 구조(VS)는 수직 방향으로 연장된 코어 절연막(CO), 채널막(CH), 터널 절연막(TI), 데이터 저장막(DS), 및 제1 블로킹 절연막(BI1)을 포함할 수 있다. 코어 절연막(CO)은 산화막과 같은 절연막으로 형성될 수 있다. 채널막(CH)은 코어 절연막(CO)을 감싸며 수직 방향으로 연장될 수 있다. 채널막(CH)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(CH)은 실리콘을 포함할 수 있다. 터널 절연막(TL)은 채널막(CH)을 감싸며 수직 방향으로 연장될 수 있다. 터널 절연막(TL)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(DS)은 터널 절연막(TL)을 감싸며 수직 방향으로 연장될 수 있다. 데이터 저장막(DS)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 데이터 저장막(DS)은 전하 트랩 질화막으로 형성될 수 있다. 제1 블로킹 절연막(BI1)은 데이터 저장막(DS)을 감싸며 수직 방향으로 연장될 수 있다. 제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다.
반도체 메모리 장치는 수직 채널 구조(VS)의 상부와 맞닿으며 절연막(ILD2)을 관통하는 캡핑막(CL)을 더 포함할 수 있다. 캡핑막(CL)은 도전성 물질로 형성될 수 있으며, 예를 들어 폴리 실리콘막을 포함할 수 있다. 캡핑막(CL)은 수직 채널 구조(VS)에 포함될 수 있다.
수직 채널 구조(VS)는 메모리 셀 어레이의 셀 플러그로 정의될 수 있다. 셀 플러그는 도 2에 도시된 셀 스트링들(CS1, CS2) 중 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MCn)에 대응되는 구조일 수 있다.
상부 적층체(T_GST)는 하부 적층체(B_GST) 상부에 적층될 수 있다. 상부 적층체(T_GST)는 도전막(CP2) 및 도전막(CP2)의 상부 및 하부에 적층된 절연막(ILD3)을 포함하여 구성될 수 있다. 본 발명의 실시 예에서는 하나의 도전막(CP2)이 배치되는 것으로 도시 및 설명하였으나, 복수의 도전막(CP2)들이 순차적으로 배치될 수 있으며, 도전막(CP2)들 사이에 절연막(ILD3)이 배치될 수 있다. 도전막(CP2)은 드레인 셀렉트 트랜지스터의 게이트 전극이거나, 드레인 셀렉트 라인일 수 있다. 도전막(CP2)은 N형 불순물이 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다.
드레인 셀렉트 트랜지스터 패턴(DST_P) 각각은 상부 적층체(T_GST)를 관통하여 하나의 수직 채널 구조(VS)와 맞닿는다. 예를 들어, 드레인 셀렉트 트랜지스터 패턴(DST_P)은 캡핑막(CL)과 맞닿도록 배치될 수 있다.
드레인 셀렉트 트랜지스터 패턴(DST_P)은 절연 패턴(IL), 절연 패턴(IL)의 일 측벽, 상부면 및 하부면을 감싸는 채널막(CHL), 채널막(CHL)의 측벽과 맞닿는 게이트 절연막(GI)을 포함하여 구성될 수 있다.
드레인 셀렉트 트랜지스터 패턴(DST_P)은 반원통형으로 형성될 수 있다. 예를 들어, 절연 패턴(IL)의 일 측벽은 곡면으로 형성되며, 타 측벽은 평면으로 형성될 수 있다. 채널막(CHL)은 절연 패턴(IL)의 일 측벽인 곡면부, 상부면 및 하부면과 맞닿도록 형성될 수 있다.
채널막(CHL)은 절연 패턴(IL)의 일 측벽인 곡면부 및 하부면과 맞닿고, 캡핑막(CL)과 맞닿는 제1 채널막(CHL1) 및 절연 패턴(IL)의 상부면과 맞닿는 제2 채널막(CHL2)을 포함하여 구성될 수 있다. 채널막(CHL)은 도전성 물질로 형성될 수 있으며, 일 실시 예에서 채널막(CHL)은 폴리 실리콘막으로 형성될 수 있다.
게이트 절연막(GI)은 산화막 또는 산화막-질화막-산화막이 순차적으로 적층된 ONO막으로 형성할 수 있다.
드레인 셀렉트 트랜지스터 패턴(DST_P)은 메모리 셀 어레이의 드레인 셀렉트 플러그로 정의될 수 있다. 드레인 셀렉트 플러그는 도 2에 도시된 셀 스트링들(CS1, CS2) 중 드레인 셀렉트 트랜지스터(DST)에 대응되는 구조일 수 있다.
반도체 메모리 장치는 상부 적층체(T_GST)의 상부에 형성된 상부 절연막(ILD4)을 관통하여 드레인 셀렉트 트랜지스터 패턴(DST_P)의 제2 채널막(CHL2)과 접촉하는 콘택 플러그(CT)들을 더 포함할 수 있다, 콘택 플러그(CT)들은 도 3의 비트라인들(BL)과 연결될 수 있다.
도 5a 내지 도 5l는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 반도체 메모리 장치의 단면도 및 평면도이다.
도 5a을 참조하면, 제1 층간 절연막들(101, 105) 및 희생막들(103)이 교대로 적층된 적층체(ST)를 형성할 수 있다. 적층체(ST)는 주변회로를 포함하는 기판(미도시) 상에 형성될 수 있다.
희생막들(103)은 제1 층간 절연막들(101, 105)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연막들(101, 105)은 실리콘 산화막등의 산화물로 형성될 수 있다. 희생막들(103)은 제1 층간 절연막들(101, 105)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(103)은 실리콘 질화막등의 질화물로 형성될 수 있다.
최상부에 배치된 제1 층간 절연막(105)은 나머지 제1 층간 절연막들(101)보다 두껍게 형성될 수 있다.
도 5b를 참조하면, 적층체(ST) 상에 수직 채널 구조가 형성될 영역이 오픈되는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용한 식각 공정을 수행하여 적층체(ST)를 관통하는 복수의 채널홀들(107)을 형성한다.
이 후, 채널홀들(107) 각각의 내부에 수직 채널 구조(121)를 형성한다. 수직 채널 구조(121)는 채널홀들(107) 각각의 측벽에 제1 블로킹 절연막(111), 데이터 저장막(113), 터널 절연막(115), 채널막(117) 및 코어 절연막(119)을 순차적으로 적층하여 형성할 수 있다.
제1 블로킹 절연막(111)은 채널홀들(107) 각각의 측벽에 형성될 수 있다. 제1 블로킹 절연막(111)은 전하 차단이 가능한 산화막을 포함할 수 있다. 일 실시 예로서, 블로킹 절연막은 Al2O3으로 형성될 수 있다. 데이터 저장막(113)은 제1 블로킹 절연막(111)의 측벽에 형성될 수 있다. 데이터 저장막(113)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막(113)은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(113)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막(115)은 데이터 저장막(113)의 측벽에 형성될 수 있다. 터널 절연막(115)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 채널막(117)은 터널 절연막(115)의 측벽에 형성될 수 있다. 채널막(117)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(117)은 실리콘을 포함할 수 있다. 코어 절연막(119)은 채널홀들(107)의 중심 영역을 채워 형성될 수 있다. 코어 절연막(119)은 산화막으로 형성될 수 있다.
수직 채널 구조(121)는 메모리 셀 어레이의 셀 플러그로 정의될 수 있다. 셀 플러그는 도 2에 도시된 셀 스트링들(CS1, CS2) 중 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MCn)에 대응되는 구조일 수 있다.
도 5c는 상술한 도 5b와 관련된 공정 단계를 수행한 반도체 메모리 장치의 평면도이다. 도 5c를 참조하면, 복수의 수직 채널 구조(121)들은 서로 일정 간격 이격되어 규치적으로 배열될 수 있다.
도 5d를 참조하면, 복수의 수직 채널 구조(121)들 상부를 일정 두께 식각할 수 있다. 예를 들어 복수의 수직 채널 구조(121)들 상부 표면 높이가 최상부에 위치한 희생막(103)의 상부 표면보다 높고 최상부에 위치한 제1 층간 절연막(105)의 상부 표면 높이보다 낮도록 복수의 수직 채널 구조(121)들 상부를 일정 두께 식각할 수 있다.
이 후, 복수의 수직 채널 구조(121)들이 식각되어 제거된 공간에 캡핑막(123)을 형성할 수 있다. 일 실시 예로서, 캡핑막(123)은 도프트 반도체막으로 형성할 수 있다. 캡핑막(123)은 수직 채널 구조(121)에 포함된 구성으로 정의될 수 있다.
도 5e를 참조하면, 도 5d에 도시된 적층체(ST)를 관통하는 슬릿(SI)을 형성할 수 있다. 슬릿(SI)에 의해 도 5d에 도시된 희생막들(103)의 측벽이 노출될 수 있다. 이 후, 슬릿(SI)을 통해 도 5d에 도시된 희생막들(103)을 제거할 수 있다. 이로써, 수직 채널 구조(121)의 측부를 노출하는 개구부들이 형성될 수 있다. 개구부들은 제1 층간 절연막들(101, 105) 사이에 정의될 수 있다.
도 5f를 참조하면, 희생막들이 제거된 공간, 즉 개구부들에 도전막들(131)을 채울 수 있다. 예를 들어, 개구부들이 채워지도록 도전물을 증착한 후 슬릿(SI)에 의해 도전물이 도전막들(131)로 분리되도록 슬릿(SI) 내부의 도전물을 제거할 수 있다. 개구부들에 도전막들(131)을 채우기 전에 개구부들의 표면을 따라 제2 블로킹 절연막(133)을 형성할 수 있다.
도 5g를 참조하면, 제1 층간 절연막(105) 및 캡핑막(123)을 포함하는 전체 구조 상부에 제2 층간 절연막(135), 도전막(137) 및 제2 층간 절연막(139)을 순차적으로 적층할 수 있다. 슬릿(SI)은 제2 층간 절연막(135)에 의해 채워질 수 있다.
일실시 예로써, 도전막(137)은 N형 불순물이 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 몰리브덴, 금속 등의 도전 물질을 포함하여 형성될 수 있다.
도 5h를 참조하면, 서로 인접한 2개의 캡핑막(123)의 상부 표면이 노출되도록 제2 층간 절연막(139), 도전막(137) 및 제2 층간 절연막(135)을 식각하여 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H)을 형성한다. 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각은 타원형의 원통 구조로 형성될 수 있다.
본 발명의 실시 예에서는 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각이 서로 인접한 2개의 캡핑막(123)의 상부 표면이 노출되도록 형성되나, 다른 실시 예로써 드레인 셀렉트 트랜지스터 패턴 홀들 각각이 하나의 수직 채널 구조에 대응하여 하나의 캡핑막(123) 상부 표면이 노출되도록 형성될 수 있다.
이 후, 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각의 측벽에 게이트 절연막(141)을 형성한다. 즉, 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각의 곡면 측벽에 게이트 절연막(141)을 형성한다. 게이트 절연막(141)은 산화막 또는 산화막-질화막-산화막이 순차적으로 적층된 ONO막으로 형성할 수 있다.
이 후, 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각의 바닥면과 게이트 절연막(141)의 측벽에 제1 채널막(143)을 형성한다. 제1 채널막(143)은 수직 채널 구조(121)의 캡핑막(123)과 접촉한다. 제1 채널막(143)은 폴리 실리콘막으로 형성될 수 있다. 제1 채널막(143)을 형성한 후 누설 전류를 방지하기 위하여 제1 채널막(143) 내에 보론을 주입할 수 있다.
도 5i는 상술한 도 5h와 관련된 공정 단계를 수행한 반도체 메모리 장치의 평면도이다. 도 5i를 참조하면, 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각은 서로 인접한 2개의 수직 채널 구조의 캡핑막(123)에 중첩될 수 있다. 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각은 타원 형태를 가질 수 있다. 본 발명의 실시 예에서는 하나의 드레인 셀렉트 트랜지스터 패턴 홀(DT_H)이 대각선 방향으로 인접한 2개의 수직 채널 구조의 캡핑막(123)에 중첩되는 것으로 도시하였으나, 하나의 드레인 셀렉트 트랜지스터 패턴 홀(DT_H)이 수평 또는 수직 방향으로 인접한 2개의 수직 채널 구조의 캡핑막(123)에 중첩될 있다. 또한, 다른 실시 예로써, 하나의 드레인 셀렉트 트랜지스터 패턴 홀(DT_H)이 하나의 수직 채널 구조의 캡핑막(123)에 중첩될 수 있다.
도 5j를 참조하면, 도 5i의 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H)의 내부에 절연물질을 채워 절연 패턴(145)을 형성한다. 이 후, 절연 패턴(145)의 상부를 덮으며, 제1 채널막(143)과 접촉하는 제2 채널막(147)을 형성한다. 제2 채널막(147)은 폴리 실리콘막으로 형성될 수 있다. 절연 패턴(145)의 측벽, 상부면 및 하부면은 제1 채널막(143) 및 제2 채널막(147)에 의해 감싸진다. 제2 채널막(147)을 형성한 후 누설 전류를 방지하기 위하여 제2 채널막(147) 내에 보론을 주입할 수 있다. 제1 채널막(143) 및 제2 채널막(147)은 드레인 셀렉트 트랜지스터용 채널막(149)일 수 있다.
도 5k를 참조하면, 제2 층간 절연막(139), 도전막(137), 및 제2 층간 절연막(135)을 관통하는 분리 패턴(151)을 형성한다. 분리 패턴(151)은 드레인 셀렉트 트랜지스터 패턴 홀들을 라인 형태로 관통할 수 있다. 이로 인하여, 드레인 셀렉트 트랜지스터 패턴 홀 내부에 형성된 게이트 절연막(141), 제1 채널막(143), 제2 채널막(147), 및 절연 패턴(145)은 분리 패턴(151)에 의해 양단으로 분리될 수 있으며, 양단된 일단부와 타단부 각각은 대응하는 수직 채널 구조(121)의 상단부인 캡핑막(123)과 접촉된다. 또한, 라인 형태의 분리 패턴(151)에 의해 게이트 절연막(141)의 측면을 감싸는 도전막(137)이 패터닝되어 분리될 수 있다. 즉, 분리 패턴(151)을 기준으로 일 측면 방향으로 연장되는 도전막(137)과 타 측면 방향으로 연장되는 도전막(137)이 서로 분리될 수 있다.
즉, 식각 공정을 수행하여 서로 인접한 수직 채널 구조들(121) 사이의 제1 층간 절연막(105)이 노출되는 트렌치를 형성하되, 트렌치는 드레인 셀렉트 트랜지스터 패턴 홀 내부에 형성된 게이트 절연막(141), 제1 채널막(143), 제2 채널막(147), 및 절연 패턴(145)을 양단으로 분리시킨다. 이 후, 트렌치를 절연물질로 채워 분리 패턴(151)을 형성할 수 있다.
양단부로 분리된 게이트 절연막(141), 제1 채널막(143), 제2 채널막(147), 및 절연 패턴(145)은 메모리 셀 어레이의 드레인 셀렉트 플러그(150)로 정의될 수 있다. 드레인 셀렉트 플러그(150)의 곡면 측벽은 도전막(137)에 접하고, 평면 측벽은 분리 패턴(151)에 접한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면 셀 플러그로 정의되는 수직 채널 구조(121)는 원통형으로 형성되고, 수직 채널 구조(121)의 상부에 드레인 셀렉트 플러그(150)가 형성된다. 드레인 셀렉트 플러그(150)는 일 측벽이 곡면을 이루고, 타 측벽이 평면을 이룰수 있다. 즉, 드레인 셀렉트 플러그(150)는 반원통형으로 형성될 수 있다.
이 후, 슬릿(SI)의 상단부에 배치된 제2 층간 절연막(139), 도전막(137), 및 제2 층간 절연막(135)을 식각하고, 식각된 영역에 절연물질(153)을 채운다. 이에 따라 슬릿(SI)은 제2 층간 절연막(135) 및 절연물질(153)로 채워질 수 있다.
도 5l을 참조하면, 제2 층간 절연막(139) 상부에 상부 층간 절연막(161)을 형성한다. 이 후, 상부 층간 절연막(161)을 관통하여 드레인 셀렉트 플러그(150)의 상부와 접촉하는 콘택 플러그들(CT)를 형성할 수 있다. 콘택 플러그들(CT)은 후속 공정에서 비트라인들과 연결될 수 있다.
도 6a 내지 6i는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 반도체 메모리 장치의 단면도이다.
도 6a을 참조하면, 제1 층간 절연막들(201, 205) 및 희생막들(203)이 교대로 적층된 제1 적층체(ST1)를 형성할 수 있다. 제1 적층체(ST1)는 주변회로를 포함하는 기판(미도시) 상에 형성될 수 있다.
희생막들(203)은 제1 층간 절연막들(201, 205)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연막들(201, 205)은 실리콘 산화막등의 산화물로 형성될 수 있다. 희생막들(203)은 층간 절연막들(201, 205)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(203)은 실리콘 질화막등의 질화물로 형성될 수 있다.
최상부에 배치된 제1 층간 절연막(205)은 나머지 층간 절연막들(201)보다 두껍게 형성될 수 있다.
도 6b를 참조하면, 제1 적층체(ST1) 상에 수직 채널 구조가 형성될 영역이 오픈되는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용한 식각 공정을 수행하여 제1 적층체(ST1)를 관통하는 복수의 채널홀들(207)을 형성한다.
이 후, 채널홀들(207) 각각의 내부에 수직 채널 구조(221)를 형성한다. 수직 채널 구조(221)는 채널홀들(207) 각각의 측벽에 제1 블로킹 절연막(211), 데이터 저장막(213), 터널 절연막(215), 채널막(217) 및 코어 절연막(219)을 순차적으로 적층하여 형성할 수 있다.
제1 블로킹 절연막(211)은 채널홀들(207) 각각의 측벽에 형성될 수 있다. 제1 블로킹 절연막(211)은 전하 차단이 가능한 산화막을 포함할 수 있다. 일 실시 예로서, 블로킹 절연막은 Al2O3으로 형성될 수 있다. 데이터 저장막(213)은 제1 블로킹 절연막(211)의 측벽에 형성될 수 있다. 데이터 저장막(213)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막(213)은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(213)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막(215)은 데이터 저장막(213)의 측벽에 형성될 수 있다. 터널 절연막(215)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 채널막(217)은 터널 절연막(215)의 측벽에 형성될 수 있다. 채널막(217)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(217)은 실리콘을 포함할 수 있다. 코어 절연막(219)은 채널홀들(207)의 중심 영역을 채워 형성될 수 있다. 코어 절연막(219)은 산화막으로 형성될 수 있다.
상술한 도 6b와 관련된 공정 단계를 수행한 반도체 메모리 장치는 상술한 도 5c와 같이 복수의 수직 채널 구조(221)들이 서로 일정 간격 이격되어 규치적으로 배열될 수 있다.
수직 채널 구조(221)는 메모리 셀 어레이의 셀 플러그로 정의될 수 있다. 셀 플러그는 도 2에 도시된 셀 스트링들(CS1, CS2) 중 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MCn)에 대응되는 구조일 수 있다.
도 6c를 참조하면, 복수의 수직 채널 구조(221)들 상부를 일정 두께 식각할 수 있다. 예를 들어 복수의 수직 채널 구조(221)들 상부 표면 높이가 최상부에 위치한 희생막(203)의 상부 표면보다 높고 최상부에 위치한 제1 층간 절연막(205)의 상부 표면 높이보다 낮도록 복수의 수직 채널 구조(221)들 상부를 일정 두께 식각할 수 있다.
이 후, 복수의 수직 채널 구조(221)들이 식각되어 제거된 공간에 캡핑막(223)을 형성할 수 있다. 일 실시 예로서, 캡핑막(223)은 도프트 반도체막으로 형성할 수 있다. 캡핑막(223)은 수직 채널 구조(221)에 포함된 구성으로 정의될 수 있다.
도 6d를 참조하면, 제1 적층체(ST1) 상부에 제2 적층체(ST2)를 형성할 수 있다. 제2 적층체(ST2)는 캡핑막(223) 및 제1 층간 절연막(205)의 상부 표면 상에 순차적으로 제2 층간 절연막들(231) 및 희생막(233)을 교대로 적층하여 형성할 수 있다. 희생막(233)은 희생막(203)과 동일 물질로 형성할 수 있다.
도 6e를 참조하면, 서로 인접한 2개의 캡핑막(223)의 상부 표면이 노출되도록 제2 적층체(ST2)를 식각하여 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H)을 형성한다. 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각은 타원형의 원통 구조로 형성될 수 있다.
본 발명의 실시 예에서는 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각이 서로 인접한 2개의 캡핑막(223)의 상부 표면이 노출되도록 형성되나, 다른 실시 예로써 드레인 셀렉트 트랜지스터 패턴 홀들 각각이 하나의 수직 채널 구조에 대응하여 하나의 캡핑막 상부 표면이 노출되도록 형성될 수 있다.
드레인 셀렉트 트랜지스터 패턴 홀들(DT_H)은 상술한 도 5i와 같이 서로 인접한 2개의 수직 채널 구조의 캡핑막(223)에 중첩될 수 있으며, 타원 형태로 형성될 수 있다. 또한, 하나의 드레인 셀렉트 트랜지스터 패턴 홀(DT_H)이 대각선 방향으로 인접한 2개의 수직 채널 구조의 캡핑막(223)과 중첩되거나, 하나의 드레인 셀렉트 트랜지스터 패턴 홀(DT_H)이 수평 또는 수직 방향으로 인접한 2개의 수직 채널 구조의 캡핑막(223)과 중첩될 수 있다. 또한, 다른 실시 예로써, 하나의 드레인 셀렉트 트랜지스터 패턴 홀(DT_H)이 하나의 수직 채널 구조의 캡핑막(223)과 중첩되도록 형성될 수 있다.
이 후, 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각의 측벽에 게이트 절연막(241)을 형성한다. 즉, 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각의 곡면 측벽에 게이트 절연막(241)을 형성한다. 게이트 절연막(241)은 산화막 또는 산화막-질화막-산화막이 순차적으로 적층된 ONO막으로 형성할 수 있다.
이 후, 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H) 각각의 바닥면과 게이트 절연막(241)의 측벽에 제1 채널막(243)을 형성한다. 제1 채널막(243)은 수직 채널 구조(221)의 캡핑막(223)과 접촉한다. 제1 채널막(243)은 폴리 실리콘막으로 형성될 수 있다.
도 6f를 참조하면, 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H)의 내부에 절연물질을 채워 절연 패턴(245)을 형성한다. 이 후, 절연 패턴(245)의 상부를 덮으며, 제1 채널막(243)과 접촉하는 제2 채널막(247)을 형성한다. 제2 채널막(247)은 폴리 실리콘막으로 형성될 수 있다. 절연 패턴(245)의 측벽, 상부면 및 하부면은 제1 채널막(243) 및 제2 채널막(247)에 의해 감싸진다. 제1 채널막(243) 및 제2 채널막(247)은 드레인 셀렉트 트랜지스터용 채널막(249)일 수 있다.
도 6g를 참조하면, 제2 적층체(ST2), 제2 채널막(247), 절연 패턴(245) 및 제1 채널막(243)을 관통하는 분리 패턴(251)을 형성한다. 분리 패턴(251)은 드레인 셀렉트 트랜지스터 패턴 홀들(DT_H)을 라인 형태로 관통할 수 있다. 이로 인하여, 드레인 셀렉트 트랜지스터 패턴 홀(DT_H) 내부에 형성된 게이트 절연막(241), 제1 채널막(243), 제2 채널막(247), 및 절연 패턴(245)은 분리 패턴(251)에 의해 양단으로 분리될 수 있으며, 양단된 일단부와 타단부 각각은 대응하는 수직 채널 구조(221)의 상단부인 캡핑막(223)과 접촉할 수 있다.
즉, 식각 공정을 수행하여 서로 인접한 수직 채널 구조들(221) 사이의 제1 층간 절연막(205)이 노출되는 트렌치를 형성하되, 트렌치는 드레인 셀렉트 트랜지스터 패턴 홀(DT_H) 내부에 형성된 게이트 절연막(241), 제1 채널막(243), 제2 채널막(247), 및 절연 패턴(245)을 양단으로 분리시킨다. 이 후, 트렌치를 절연물질로 채워 분리 패턴(251)을 형성할 수 있다.
양단부로 분리된 게이트 절연막(241), 제1 채널막(243), 제2 채널막(247), 및 절연 패턴(245)은 메모리 셀 어레이의 드레인 셀렉트 플러그로 정의될 수 있다. 드레인 셀렉트 플러그의 곡면 측벽, 즉 제1 채널막(243)은 희생막(233)에 접하고, 평면 측벽, 즉 절연 패턴(245)은 분리 패턴(251)에 접한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면 셀 플러그로 정의되는 수직 채널 구조(221)는 원통형으로 형성되고, 수직 채널 구조(221)의 상부에 드레인 셀렉트 플러그가 형성된다. 드레인 셀렉트 플러그는 일 측벽이 곡면을 이루고, 타 측벽이 평면을 이룰 수 있다. 즉, 드레인 셀렉트 플러그는 반원통형으로 형성될 수 있다.
도 6h를 참조하면, 분리 패턴들(251)의 사이의 제2 적층체 및 수직 채널 구조들(221) 사이의 제1 적층체를 관통하는 슬릿(SI)을 형성한다. 슬릿(SI)에 의해 도 6g에 도시된 희생막들(203, 233)의 측벽이 노출될 수 있다. 이 후, 슬릿(SI)을 통해 도 6g에 도시된 희생막들(203, 233)을 제거할 수 있다. 이로써, 수직 채널 구조(221)의 측부를 노출하는 개구부들 및 게이트 절연막(241)의 측부를 노출하는 개구부들이 형성될 수 있다. 개구부들은 제1 층간 절연막들(201, 205) 사이 및 제2 층간 절연막들(231) 사이에 정의될 수 있다.
도 6i를 참조하면, 희생막들이 제거된 공간, 즉 개구부들에 도전막들(261)을 채울 수 있다. 예를 들어, 개구부들이 채워지도록 도전물을 증착한 후 슬릿(SI)에 의해 도전물이 도전막들(261)로 분리되도록 슬릿(SI) 내부의 도전물을 제거할 수 있다.
상술한 공정 후, 슬릿(SI)을 절연 물질로 채우고 앞서 설명한 도 5l과 같이 제2 채널막(247)과 접촉하는 콘택 플러그들을 형성할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 적어도 하나 이상의 수직 채널 구조 상부에 타원 원통형의 하나의 드레인 셀렉트 트랜지스터용 게이트 패턴을 형성한 후, 드레인 셀렉트 트랜지스터용 게이트 패턴 및 드레인 셀렉트 라인용 도전막을 분리하는 분리 패턴을 형성한다. 이에 따라, 분리 패턴을 형성하기 위한 식각 공정시 수직 채널 구조의 임계치수보다 상대적으로 임계치수가 큰 드레인 셀렉트 트랜지스터용 게이트 패턴을 식각함으로써, 식각 공정의 정렬 마진을 용이하게 확보할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 7을 참조하면, 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
반도체 메모리 장치(1120)는 도 1 내지 도 4에 도시된 반도체 메모리 장치와 같이 구성될 수 있다.
반도체 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 반도체 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 반도체 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 반도체 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 반도체 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 반도체 메모리 장치(1212)는 도 1 내지 도 4에 도시된 반도체 메모리 장치와 같이 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10 : 반도체 메모리 장치
PC : 주변 회로
20 : 메모리 셀 어레이 31 :전압생성부
33 : 로우디코더 35 : 제어회로
37 : 페이지 버퍼 그룹 B_GST : 하부 적층체
T_GST : 상부 적층체 VS : 수직 채널 구조
GP : 드레인 셀렉트 트랜지스터용 게이트 패턴
IL : 절연 패턴 CHL : 채널막
GI : 게이트 절연막 CT : 콘택 플러그
20 : 메모리 셀 어레이 31 :전압생성부
33 : 로우디코더 35 : 제어회로
37 : 페이지 버퍼 그룹 B_GST : 하부 적층체
T_GST : 상부 적층체 VS : 수직 채널 구조
GP : 드레인 셀렉트 트랜지스터용 게이트 패턴
IL : 절연 패턴 CHL : 채널막
GI : 게이트 절연막 CT : 콘택 플러그
Claims (20)
- 복수의 제1 층간 절연막들과 제1 도전막들이 교대로 적층된 하부 적층체;
상기 하부 적층체를 수직 방향으로 관통하는 복수의 셀 플러그들;
상기 하부 적층체 상부에 복수의 제2 층간 절연막들과 적어도 하나 이상의 제2 도전막이 교대로 적층된 상부 적층체;
상기 상부 적층체를 관통하여 상기 복수의 셀 플러그들 상부와 맞닿는 복수의 드레인 셀렉트 플러그들; 및
상기 드레인 셀렉트 플러그들 중 서로 인접한 드레인 셀렉트 플러그들 각각의 일 측벽과 맞닿으며, 상기 서로 인접한 드레인 셀렉트 플러그들을 서로 분리시키는 분리 패턴을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 드레인 셀렉트 플러그들 각각은 평면을 이루는 상기 일 측벽과 곡면을 이루는 타 측벽을 포함하는 반도체 메모리 장치.
- 제 2 항에 있어서,
상기 적어도 하나 이상의 제2 도전막은 상기 드레인 셀렉트 플러그들 각각의 상기 타 측벽과 접촉하는 반도체 메모리 장치.
- 제 3 항에 있어서,
상기 적어도 하나 이상의 제2 도전막은 상기 분리 패턴을 기준으로 일 측면 방향으로 연장되는 영역과 타 측면 방향으로 연장되는 영역이 서로 분리되는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 복수의 셀 플러그들은 원통형 구조를 가지는 반도체 메모리 장치.
- 제 5 항에 있어서,
상기 복수의 셀 플러그들 각각은 상기 수직 방향으로 연장되는 채널막, 상기 채널막의 측벽을 감싸는 터널 절연막, 상기 터널 절연막의 측벽을 감싸는 데이터 저장막, 및 상기 데이터 저장막의 측벽을 감싸는 블로킹 절연막을 포함하는 반도체 메모리 장치.
- 제 6 항에 있어서,
상기 복수의 셀 플러그들 각각은 상기 채널막, 상기 터널 절연막, 상기 데이터 저장막, 및 상기 블로킹 절연막의 상부에 형성된 캡핑막을 더 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 드레인 셀렉트 플러그들 각각은 상기 분리 패턴과 일측벽이 맞닿는 절연 패턴;
상기 절연 패턴의 타측벽, 상부면, 및 하부면을 감싸는 채널막;
상기 채널막의 측벽을 감싸는 게이트 절연막을 포함하는 반도체 메모리 장치.
- 제 8 항에 있어서,
상기 드레인 셀렉트 플러그들 각각의 상기 채널막은 상기 복수의 셀 플러그들 각각과 맞닿는 반도체 메모리 장치.
- 복수의 제1 층간 절연막들과 복수의 제1 도전막들이 적층된 하부 적층체를 수직 방향으로 관통하는 복수의 셀 플러그들을 형성하는 단계;
상기 하부 적층체 상부에 복수의 제2 층간 절연막들과 적어도 하나의 제2 도전막이 교대로 적층된 상부 적층체를 형성하는 단계;
상기 상부 적층체를 식각하여 복수의 드레인 셀렉트 트랜지스터 패턴 홀들을 형성하되, 상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 각각은 상기 복수의 셀 플러그들 중 적어도 하나 이상의 셀 플러그의 상부를 노출시키는 단계;
상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 내부에 드레인 셀렉트 플러그를 형성하는 단계; 및
상기 상부 적층체를 라인 형태로 관통하되, 상기 드레인 셀렉트 플러그를 양단부로 분리하는 분리 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 10 항에 있어서,
상기 드레인 셀렉트 플러그를 형성하는 단계는 상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 측벽에 게이트 절연막을 형성하는 단계;
상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들의 저면 및 상기 게이트 절연막 측벽에 제1 채널막을 형성하는 단계;
상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들의 내부를 절연 패턴으로 채우는 단계; 및
상기 절연 패턴의 상부를 덮으며 상기 제1 채널막과 연결되는 제2 채널막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 11 항에 있어서,
상기 드레인 셀렉트 플러그는 타원형의 원통 구조로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 12 항에 있어서,
상기 분리 패턴을 형성하는 단계는 상기 드레인 셀렉트 플러그를 양단부로 분리하는 라인 형태의 트렌치를 형성하는 단계;
상기 트렌치를 절연 물질로 채워 상기 분리 패턴을 형성하는 단계를 포함하며,
상기 트렌치에 의해 노출되는 상기 절연 패턴의 일측벽과 상기 분리 패턴이 서로 접촉하는 반도체 메모리 장치의 제조 방법.
- 제 13 항에 있어서,
상기 분리 패턴에 의해 상기 양단부로 분리된 상기 드레인 셀렉트 플러그는 곡면 측벽의 제1 측벽과 평면 측벽의 제2 측벽을 가지는 반도체 메모리 장치의 제조 방법.
- 제 14 항에 있어서,
상기 제2 도전막은 상기 드레인 셀렉트 플러그의 제1 측벽과 접촉하며, 상기 분리 패턴은 상기 드레인 셀렉트 플러그의 상기 제2 측벽과 접촉하는 반도체 메모리 장치의 제조 방법.
- 복수의 제1 층간 절연막들과 복수의 제1 희생막들이 적층된 하부 적층체를 수직 방향으로 관통하는 복수의 셀 플러그들을 형성하는 단계;
상기 하부 적층체 상부에 복수의 제2 층간 절연막들과 복수의 제2 희생막이 교대로 적층된 상부 적층체를 형성하는 단계;
상기 상부 적층체를 식각하여 복수의 드레인 셀렉트 트랜지스터 패턴 홀들을 형성하되, 상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 각각은 상기 복수의 셀 플러그들 중 적어도 하나 이상의 셀 플러그의 상부를 노출시키는 단계;
상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 내부에 드레인 셀렉트 플러그를 형성하는 단계;
상기 상부 적층체를 라인 형태로 관통하되, 상기 드레인 셀렉트 플러그를 양단부로 분리하는 분리 패턴을 형성하는 단계;
상기 상부 적층체 및 상기 하부 적층체를 관통하는 슬릿을 형성하여 상기 제1 희생막들 및 상기 제2 희생막들을 노출시키고, 노출된 상기 제1 희생막들 및 상기 제2 희생막들을 제거하는 단계; 및
상기 제1 희생막들 및 상기 제2 희생막들이 제거된 공간에 도전 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 16 항에 있어서,
상기 드레인 셀렉트 플러그를 형성하는 단계는 상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들 측벽에 게이트 절연막을 형성하는 단계;
상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들의 저면 및 상기 게이트 절연막 측벽에 제1 채널막을 형성하는 단계;
상기 복수의 드레인 셀렉트 트랜지스터 패턴 홀들의 내부를 절연 패턴으로 채우는 단계; 및
상기 절연 패턴의 상부를 덮으며 상기 제1 채널막과 연결되는 제2 채널막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 17 항에 있어서,
상기 드레인 셀렉트 플러그는 타원형의 원통 구조로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 18 항에 있어서,
상기 분리 패턴을 형성하는 단계는 상기 드레인 셀렉트 플러그를 양단부로 분리하는 라인 형태의 트렌치를 형성하는 단계;
상기 트렌치를 절연 물질로 채워 상기 분리 패턴을 형성하는 단계를 포함하며,
상기 트렌치에 의해 노출되는 상기 절연 패턴의 일측벽과 상기 분리 패턴이 서로 접촉하는 반도체 메모리 장치의 제조 방법.
- 제 19 항에 있어서,
상기 분리 패턴에 의해 상기 양단부로 분리된 상기 드레인 셀렉트 플러그는 곡면 측벽의 제1 측벽과 평면 측벽의 제2 측벽을 가지는 반도체 메모리 장치의 제조 방법.
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