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KR102559229B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR102559229B1
KR102559229B1 KR1020160026537A KR20160026537A KR102559229B1 KR 102559229 B1 KR102559229 B1 KR 102559229B1 KR 1020160026537 A KR1020160026537 A KR 1020160026537A KR 20160026537 A KR20160026537 A KR 20160026537A KR 102559229 B1 KR102559229 B1 KR 102559229B1
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pipe
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윤명성
서일석
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에스케이하이닉스 주식회사
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Abstract

본 발명의 실시 예에 따른 반도체 장치는 파이프 게이트 상에 교대로 적층된 층간 절연막들 및 도전 패턴들; 상기 층간 절연막들 및 상기 도전 패턴들을 관통하고, 서로 교차하는 제1 슬릿 및 제2 슬릿; 상기 제1 슬릿과 상기 제2 슬릿의 교차부에 중첩되고, 상기 파이프 게이트 내부에 배치되고, 상기 제1 슬릿 또는 상기 제2 슬릿에 연결된 식각 정지 패드홈; 상기 제1 슬릿과 상기 식각 정지 패드홈 사이에서 상기 파이프 게이트를 관통하는 더미홀; 및 상기 제1 슬릿, 상기 제2 슬릿, 상기 더미홀 및 상기 식각 정지 패드홈을 채우는 슬릿 절연막들을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함할 수 있다. 메모리 소자는 메모리 셀들을 포함할 수 있다. 반도체 장치의 고집적화를 위해, 메모리 셀들은 3차원으로 배열될 수 있다. 3차원으로 배열된 메모리 셀들은 서로 다른 높이에 배치된 도전 패턴들에 연결될 수 있다. 도전 패턴들은 다양한 형태로 형성된 슬릿들에 의해 관통될 수 있다.
상술한 슬릿들은 서로 중첩될 수 있다. 슬릿들이 중첩되는 영역에서 과도한 식각으로 인해 기판이 손상되거나, 슬릿의 깊이가 기판에 너무 가깝게 형성될 수 있다. 이 경우, 슬릿 저면에 잔류될 수 있는 도전물을 통해 기판으로 누설 전류가 발생하여 반도체 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시 예는 반도체 장치의 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 파이프 게이트 상에 교대로 적층된 층간 절연막들 및 도전 패턴들; 상기 층간 절연막들 및 상기 도전 패턴들을 관통하고, 서로 교차하는 제1 슬릿 및 제2 슬릿; 상기 제1 슬릿과 상기 제2 슬릿의 교차부에 중첩되고, 상기 파이프 게이트 내부에 배치되고, 상기 제1 슬릿 또는 상기 제2 슬릿에 연결된 식각 정지 패드홈; 상기 제1 슬릿과 상기 식각 정지 패드홈 사이에서 상기 파이프 게이트를 관통하는 더미홀; 및 상기 제1 슬릿, 상기 제2 슬릿, 상기 더미홀 및 상기 식각 정지 패드홈을 채우는 슬릿 절연막들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 식각 정지 패턴으로 채워진 식각 정지 패드홈을 포함하는 파이프 게이트를 형성하는 단계; 상기 파이프 게이트 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 식각 정지 패턴에 중첩된 부분을 포함하는 제1 슬릿을 형성하는 단계; 상기 제1 슬릿을 통해 상기 식각 정지 패턴을 제거하여 상기 식각 정지 패드홈을 개구하는 단계; 상기 제1 슬릿 내부를 채우고, 상기 식각 정지 패드홈 내부로 연장된 제1 슬릿 절연막을 형성하는 단계; 및 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 슬릿과 상기 식각 정지 패드홈의 중첩부에서 상기 제1 슬릿에 교차되고, 제1 방향을 따라 연장된 제2 슬릿을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 식각 정지 패턴으로 채워진 식각 정지 패드홈을 포함하는 파이프 게이트를 형성하는 단계; 상기 파이프 게이트 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 식각 정지 패턴에 중첩된 부분을 포함하는 제1 슬릿을 형성하는 단계; 상기 제1 슬릿 내부에 제1 슬릿 절연막을 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 슬릿과 상기 식각 정지 패드홈의 중첩부에서 상기 제1 슬릿에 교차되고, 제1 방향을 따라 연장된 제2 슬릿을 형성하는 단계; 상기 제2 슬릿을 통해 상기 식각 정지 패턴을 제거하는 단계; 및 상기 제2 슬릿 내부를 채우고, 상기 식각 정지 패드홈 내부로 연장된 제2 슬릿 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예는 제1 슬릿과 제2 슬릿의 중첩부에 식각 정지 패드홈을 형성함으로써, 식각 정지 패턴이 형성될 수 있는 공간을 제공한다. 이로써, 본 발명의 실시 예는 식각 정지 패턴을 통해 제1 슬릿과 제2 슬릿의 중첩부에서의 과도 식각을 방지할 수 있다. 그 결과, 본 발명의 실시 예는 제1 슬릿과 제2 슬릿의 중첩부에서 누설 전류를 줄여 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 셀 영역 및 콘택 영역을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 셀 어레이를 설명하기 위한 사시도이다.
도 3a는 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 평면도이다.
도 3b 및 도 3c는 도 3a에 도시된 선 A-A'를 따라 절취한 단면도들이다.
도 4a는 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 평면도이다.
도 4b 및 도 4c는 도 4a에 도시된 선 B-B'를 따라 절취한 단면도들이다.
도 5a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 9 내지 도 10c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 셀 영역 및 콘택 영역을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 셀 영역(CA) 및 셀 영역(CA)으로부터 제1 방향(I)을 따라 연장된 콘택 영역들(CTA1, CTA2)을 포함하는 기판 상에 형성될 수 있다.
셀 영역(CA) 상에 셀 어레이가 배치될 수 있다. 셀 어레이는 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 메모리 셀들을 포함할 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트를 저장할 수 있다. 메모리 셀들은 메모리 스트링을 형성할 수 있도록 채널막을 통해 직렬로 연결될 수 있다. 채널막의 일단은 비트 라인에 연결되고, 채널막의 타단은 공통 소스 라인에 연결될 수 있다. 채널막은 기판 상에 서로 이격되어 적층된 도전 패턴들로 둘러싸일 수 있다. 도전 패턴들은 메모리 셀들의 게이트들에 연결된다. 도전 패턴들은 셀 영역(CA) 상부에서부터 콘택 영역들(CTA1, CTA2) 상부를 향해 제1 방향(I)을 따라 연장될 수 있다. 도전 패턴들은 콘택 영역들(CTA1, CTA2) 상부에서 계단 구조를 이룰 수 있다.
셀 영역(CA) 상에 형성되는 메모리 스트링은 다양한 구조로 형성될 수 있다. 예를 들어, 메모리 스트링은 U타입 또는 W타입으로 형성될 수 있다. 메모리 스트링의 구조는 도 2를 참조하여 보다 구체적으로 후술한다.
콘택 영역들(CTA1, CTA2) 상에 셀 영역(CA)으로부터 연장된 도전 패턴들의 단부가 배치될 수 있다. 콘택 영역들은 셀 영역(CA)을 사이에 두고 마주하는 제1 콘택 영역(CTA1) 및 제2 콘택 영역(CTA2)을 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 셀 어레이를 설명하기 위한 사시도이다. 설명의 편의를 위해, 터널 절연막, 데이터 저장막, 블로킹 절연막과, 층간 절연막들을 포함하는 다수의 절연막들은 도 2에 도시하지 않았다.
도 2를 참조하면, 본 발명의 실시 예에 따른 셀 어레이는 채널막들(CH1, CH2) 각각의 연장 방향을 따라 적층된 메모리 셀들을 포함할 수 있다. 채널막들(CH1, CH2)은 하부 채널막(CH1) 및 상부 채널막(CH2)을 포함할 수 있다.
하부 채널막(CH1)은 하부 파이프 채널막(P_CH1) 및 하부 파이프 채널막(P_CH1)으로부터 연장된 적어도 한 쌍의 하부 채널기둥들(S_CH1, D_CH1)을 포함할 수 있다. 하부 채널기둥들은 하부 파이프 채널막(P_CH1)의 양단으로부터 연장된 소스측 하부 채널기둥(S_CH1) 및 드레인측 하부 채널기둥(D_CH1)을 포함할 수 있다.
상부 채널막(CH2)은 상부 파이프 채널막(P_CH2) 및 상부 파이프 채널막(P_CH2)으로부터 연장된 적어도 한 쌍의 상부 채널기둥들(S_CH2, D_CH2)을 포함할 수 있다. 상부 채널기둥들은 상부 파이프 채널막(P_CH2)의 양단으로부터 연장된 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2)을 포함할 수 있다.
하부 채널막(CH1) 및 상부 채널막(CH2) 각각은 절연물로 채워진 중심 영역을 감싸는 튜브형 반도체막으로 형성될 수 있다. 또는 하부 채널막(CH1) 및 상부 채널막(CH2) 각각은 하부 채널막(CH1) 및 상부 채널막(CH2)이 배치되는 영역을 정의하는 홀의 표면으로부터 홀의 중심영역까지 완전히 채우는 매립형 반도체막으로 형성될 수 있다. 하부 채널막(CH1) 및 상부 채널막(CH2) 각각은 매립형과 튜브형이 혼합된 구조로 형성될 수 있다. 도면에 도시되진 않았으나, 하부 채널막(CH1) 및 상부 채널막(CH2) 각각의 외벽은 터널 절연막, 메모리막, 및 전하 차단막을 포함하는 3중층 이상의 다층막으로 둘러싸일 수 있다.
하부 파이프 채널막(P_CH1) 및 상부 파이프 채널막(P_CH2)은 파이프 게이트(PG)로 둘러싸일 수 있다. 파이프 게이트(PG)는 제1 파이프 도전막(PG1), 제2 파이프 도전막(PG2) 및 제3 파이프 도전막(PG3)의 적층구조로 형성될 수 있다.
하부 파이프 채널막(P_CH1) 및 상부 파이프 채널막(P_CH2)은 파이프 게이트(PG) 내부에 배치될 수 있다. 보다 구체적으로, 하부 파이프 채널막(P_CH1)은 제1 파이프 도전막(PG1) 내부에 배치될 수 있다. 하부 파이프 채널막(P_CH1)은 제1 파이프 도전막(PG1)의 내부에 형성된 하부 파이프 홈(PA1) 내부에 배치될 수 있다. 하부 파이프 채널막(P_CH1)은 제1 파이프 도전막(PG1) 상에 배치된 제2 파이프 도전막(PG2)으로 덮일 수 있다. 상부 파이프 채널막(P_CH2)은 제2 파이프 도전막(PG2) 내부에 배치될 수 있다. 상부 파이프 채널막(P_CH2)은 제2 파이프 도전막(PG2)의 내부에 형성된 상부 파이프 홈(PA2) 내부에 배치될 수 있다. 상부 파이프 채널막(P_CH2)은 제2 파이프 도전막(PG2) 상에 배치된 제3 파이프 도전막(PG3)으로 덮일 수 있다.
제2 파이프 도전막(PG2) 및 제3 파이프 도전막(PG3)은 소스측 하부 채널기둥(S_CH1) 및 드레인측 하부 채널기둥(D_CH1)에 의해 관통될 수 있다. 제3 파이프 도전막(PG3)은 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2)에 의해 관통될 수 있다.
상술한 구조에 따르면, 하부 파이프 홈(PA1) 및 하부 파이프 채널막(P_CH1)은 상부 파이프 홈(PA2) 및 상부 파이프 채널막(P_CH2)보다 낮은 높이에 배치된다. 또한, 하부 파이프 홈(PA1) 및 하부 파이프 채널막(P_CH1)은 상부 파이프 홈(PA2) 및 상부 파이프 채널막(P_CH2)으로부터 이격되어 배치된다.
상부 파이프 채널막(P_CH2)은 하부 파이프 채널막(P_CH1)보다 짧게 형성되고, 하부 파이프 채널막(P_CH1) 보다 높은 위치에 배치될 수 있다. 본 발명의 실시 예에 따라 서로 다른 높이에 서로 다른 수평 길이로 형성된 상부 파이프 채널막(P_CH2) 및 하부 파이프 채널막(P_CH1)은 동일한 높이에 동일한 수평 길이로 형성된 파이프 채널막들보다 조밀하게 배치될 수 있다. 이에 따라, 본 발명의 실시 예는 메모리 소자의 집적도를 향상시킬 수 있다.
파이프 게이트(PG)는 서로 교차하는 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장될 수 있다. 소스측 하부 채널기둥(S_CH1), 드레인측 하부 채널기둥(D_CH1), 소스측 상부 채널기둥(S_CH2), 및 드레인측 상부 채널기둥(D_CH2) 각각은 파이프 게이트(PG)의 표면에 대해 수직 교차하는 제3 방향(Ⅲ)을 따라 연장될 수 있다.
소스측 하부 채널기둥(S_CH1)의 상단 및 소스측 상부 채널기둥(S_CH2)의 상단은 공통 소스 라인(SL)에 연결될 수 있다. 드레인측 하부 채널기둥(D_CH1)의 상단 및 드레인측 상부 채널기둥(D_CH2)의 상단은 각각 그에 대응하는 비트 라인(BL)에 연결될 수 있다.
비트 라인(BL) 및 공통 소스 라인(SL)은 파이프 게이트(PG)보다 상부에 배치될 수 있다. 비트 라인(BL)은 공통 소스 라인(SL)과 다른 층에 배치될 수 있다. 예를 들어, 비트 라인(BL)은 공통 소스 라인(SL)보다 높은 위치에 배치될 수 있다. 공통 소스 라인(SL)은 제1 방향(I)을 따라 연장되고, 비트 라인(BL)은 제2 방향(Ⅱ)을 따라 연장될 수 있다.
공통 소스 라인(SL)과 파이프 게이트(PG) 사이에 도전 패턴들(S_CP, D_CP)이 제3 방향(Ⅲ)을 따라 이격되어 적층될 수 있다. 도전 패턴들(S_CP)은 슬릿에 의해 드레인측 도전 패턴들(D_CP)과 소스측 도전 패턴들(S_CP)로 분리될 수 있다. 드레인측 도전 패턴들(D_CP)과 소스측 도전 패턴들(S_CP)은 제1 방향(I)을 따라 연장될 수 있다.
소스측 하부 채널기둥(S_CH1) 및 소스측 상부 채널기둥(S_CH2)은 소스측 도전 패턴들(S_CP)을 관통할 수 있다. 소스측 도전 패턴들(S_CP)은 파이프 게이트(PG)와 공통 소스 라인(SL) 사이에 배치되고, 제3 방향(Ⅲ)을 따라 이격되어 적층될 수 있다. 소스측 도전 패턴들(S_CP)은 소스측 워드 라인들(S_WL)과, 소스측 워드 라인들(S_WL) 상부에 적층된 적어도 한층의 소스 셀렉트 라인(SSL)을 포함한다.
드레인측 하부 채널기둥(D_CH1) 및 드레인측 상부 채널기둥(D_CH2) 드레인측 도전 패턴들(D_CP)을 관통할 수 있다. 드레인측 도전 패턴들(D_CP)은 파이프 게이트(PG)와 비트 라인(BL) 사이에 배치되고, 제3 방향(Ⅲ)을 따라 이격되어 적층될 수 있다. 드레인측 도전 패턴들(D_CP)은 드레인측 워드 라인들(D_WL)과, 드레인측 워드 라인들(D_WL) 상부에 적층된 적어도 한 층의 드레인 셀렉트 라인(DSL)을 포함한다. 드레인 셀렉트 라인 (DSL)은 드레인측 워드 라인들(D_WL)로부터 이격된다.
상술한 구조에 따르면, 파이프 게이트(PG)과 하부 채널막(CH1)의 교차부 또는 파이프 게이트(PG)와 상부 채널막(CH2)의 교차부에 파이프 트랜지스터가 형성된다. 워드 라인들(D_WL, S_WL)과 하부 채널막(CH1)의 교차부들 또는 워드 라인들(D_WL, S_WL)과 상부 채널막(CH2)의 교차부들에 메모리 셀들이 형성된다. 소스 셀렉트 라인(SSL)과 하부 채널막(CH1)의 교차부 또는 소스 셀렉트 라인(SSL)과 상부 채널막(CH2)의 교차부에 소스 셀렉트 트랜지스터가 형성된다. 드레인 셀렉트 라인(DSL)과 하부 채널막(CH1)의 교차부 또는 드레인 셀렉트 라인(DSL)과 상부 채널막(CH2)의 교차부에 드레인 셀렉트 트랜지스터가 형성된다. 이로써, 하부 채널막(CH1)에 의해 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들, 파이프 트랜지스터 및 소스 셀렉트 트랜지스터를 포함하는 제1 메모리 스트링이 그에 대응하는 하나의 비트 라인(BL)과 공통 소스 라인(SL) 사이에 연결된다. 또한, 상부 채널막(CH2)에 의해 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들, 파이프 트랜지스터 및 소스 셀렉트 트랜지스터를 포함하는 제2 메모리 스트링이 그에 대응하는 하나의 비트 라인(BL)과 공통 소스 라인(SL) 사이에 연결된다. 제1 메모리 스트링과 제2 메모리 스트링은 하부 파이프 채널막(P_CH1) 및 상부 파이프 채널막(P_CH2)의 조밀한 배치에 따라 조밀하게 배치될 수 있으므로 본 발명의 실시 예는 한정된 공간에서 메모리 소자의 집적도를 향상시킬 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 평면도이다. 도 3a는 셀 영역(CA) 및 셀 영역(CA)의 일단에 연결된 콘택 영역(CTA) 위주로 도시하였다.
도 3a를 참조하면, 반도체 장치는 셀 영역(CA) 및 셀 영역(CA)의 적어도 일측으로부터 제1 방향(I)으로 연장된 콘택 영역(CTA)을 포함하는 메모리 블록 적층체들(MB1, MB2)을 포함할 수 있다.
메모리 블록 적층체들(MB1, MB2) 각각은 파이프 게이트(미도시) 상부에 교대로 배치된 층간 절연막들 및 도전 패턴들을 포함할 수 있다. 층간 절연막들 및 도전 패턴들의 적층 구조는 도 3b 및 도 3c를 참조하여 후술한다. 메모리 블록 적층체들(MB1, MB2)은 콘택 영역(CTA)에서 계단 구조로 형성될 수 있다.
메모리 블록 적층체들(MB1, MB2) 각각은 셀 영역(CA)에 배치된 소스측 하부 채널기둥(S_CH1), 드레인측 하부 채널기둥(D_CH1), 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2)에 의해 관통될 수 있다. 소스측 하부 채널기둥(S_CH1) 및 드레인측 하부 채널기둥(D_CH1)은 하부 파이프 채널막(P_CH1)으로부터 연장된다. 하부 파이프 채널막(P_CH1)은 메모리 블록 적층체들(MB1, MB2) 하부에 배치된 파이프 게이트(미도시)의 하부 파이프 홈(PA1) 내부에 배치된다. 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2)은 상부 파이프 채널막(P_CH2)으로부터 연장된다. 상부 파이프 채널막(P_CH2)은 메모리 블록 적층체들(MB1, MB2) 하부에 배치된 파이프 게이트의 상부 파이프 홈(PA2) 내부에 배치된다.
상부 파이프 채널막(P_CH2) 및 하부 파이프 채널막(P_CH1)은 서로 교차하는 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 교대로 배치될 수 있다. 상부 파이프 채널막(P_CH2) 및 하부 파이프 채널막(P_CH1) 각각은 제2 방향(Ⅱ)을 따라 연장된 바 타입으로 형성될 수 있다. 하부 파이프 채널막(P_CH1)은 상부 파이프 채널막(P_CH2)보다 제2 방향(Ⅱ)을 따라 길게 연장될 수 있다. 하부 파이프 채널막(P_CH1)의 양단은 상부 파이프 채널막(P_CH2)에 중첩되지 않도록 제2 방향(Ⅱ)을 따라 연장될 수 있다. 소스측 하부 채널기둥(S_CH1) 및 드레인측 하부 채널기둥(D_CH1)은 제2 방향(Ⅱ)으로 서로 이웃하게 배치될 수 있다. 소스측 하부 채널기둥(S_CH1) 및 드레인측 하부 채널기둥(D_CH1)은 상부 파이프 채널막(P_CH2)에 중첩되지 않은 하부 파이프 채널막(P_CH1)의 양단으로부터 연장될 수 있다. 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2)은 제2 방향(Ⅱ)으로 서로 이웃하게 배치될 수 있다. 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2)은 소스측 하부 채널기둥(S_CH1) 및 드레인측 하부 채널기둥(D_CH1)보다 좁은 간격으로 배치될 수 있다. 조밀한 배치를 위해, 제1 방향(I)을 따라 서로 이웃한 상부 파이프 채널막(P_CH2) 및 하부 파이프 채널막(P_CH1)이 일부 중첩될 수 있다.
메모리 블록 적층체들(MB1, MB2)은 제1 슬릿들(SI1A, SI1B, SI1C, SI1D) 및 제2 슬릿들(SI2A, SI2B)에 의해 관통될 수 있다.
제1 슬릿들은 제1 서브 패턴(SI1A), 제2 서브 패턴들(SI1B), 제3 서브 패턴들(SI1C), 및 제4 서브 패턴들(SI1D)을 포함할 수 있다. 제1 서브 패턴(SI1A)은 메모리 블록 적층체들(MB1, MB2) 사이에 배치되고, 제1 방향(I)을 따라 연장될 수 있다. 제2 서브 패턴들(SI1B)은 콘택 영역(CTA)과 셀 영역(CA) 사이의 경계를 따라 이격되어 배치되고, 각각 제2 방향(Ⅱ)을 따라 연장될 수 있다. 제2 서브 패턴들(SI1B) 중 일부는 제1 서브 패턴(SI1A)과 연결될 수 있다. 제3 서브 패턴들(SI1C)은 콘택 영역(CTA)에 인접한 셀 영역(CA)의 일측에 서로 이격되어 배치될 수 있다. 제4 서브 패턴들(SI1D)은 콘택 영역(CTA)에 서로 이격되어 배치될 수 있다.
제2 슬릿들(SI2A, SI2B)은 제1 방향(I)을 따라 연장될 수 있다. 제2 슬릿들은 셀 영역 패턴들(SI2A) 및 콘택 영역 패턴들(SI2B)을 포함할 수 있다. 셀 영역 패턴들(SI2A)은 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2) 사이에 배치될 수 있다. 셀 영역 패턴들(SI2A)은 제1 슬릿들의 제2 서브 패턴들(SI1B)을 향해 연장되어 제2 서브 패턴들(SI1B)에 교차될 수 있다. 이로 인해, 셀 영역 패턴들(SI2A) 및 제2 서브 패턴들(SI1B)이 중첩된 중첩 영역이 정의될 수 있다. 셀 영역 패턴들(SI2A)은 메모리 블록 적층체들(MB1, MB2) 각각을 소스측 적층체 및 드레인측 적층체로 분리할 수 있다. 소스측 적층체는 서로 이웃한 소스측 하부 채널기둥(S_CH1) 및 소스측 상부 채널기둥(S_CH2)을 감싸는 패턴이다. 드레인측 적층체는 서로 이웃한 드레인측 하부 채널기둥(D_CH1) 및 드레인측 상부 채널기둥(D_CH2)을 감싸는 패턴이다. 콘택 영역 패턴들(SI2B)은 콘택 영역(CTA)에서 메모리 블록 적층체들(MB1, MB2)을 관통할 수 있다.
제1 슬릿의 제2 서브 패턴(SI1B) 및 제2 슬릿의 셀 영역 패턴(SI2A)의 교차부에 식각 정지 패드홈(SPA)이 중첩될 수 있다. 식각 정지 패드홈(SPA)은 파이프 게이트 내부에 배치되고, 제1 슬릿의 제2 서브 패턴(SI1B)을 따라 연장될 수 있다. 제2 서브 패턴(SI1B)은 식각 정지 패드홈(SPA)과 직접 연결될 수 있다. 또는, 제2 서브 패턴(SI1B)은 제2 서브 패턴(SI1B)과 식각 정지 패드홈(SPA) 사이의 파이프 게이트 일부를 관통하는 적어도 하나의 더미홀(DH)을 통해 식각 정지 패드홈(SPA)에 연결될 수 있다.
식각 정지 패드홈(SPA) 및 더미홀(DH)은 다양한 형태로 형성될 수 있다. 예를 들어, 식각 정지 패드홈(SPA) 및 더미홀(DH)은 직사각형, 정사각형, 타원형, 원형 등 다양한 형태로 형성될 수 있다.
식각 정지 패드홈(SPA)은 상부 파이프 홈(PA2)과 동일한 높이에 배치될 수 있다. 하부 파이프 홈(PA1)은 식각 정지 패드홈(SPA) 및 상부 파이프 홈(PA2)보다 낮은 높이에 배치될 수 있다. 식각 정지 패드홈(SPA), 상부 파이프 홈(PA2), 및 하부 파이프 홈(PA1)의 수직 관계는 도 3b 및 도 3c를 참조한다.
도 3b 및 도 3c는 도 3a에 도시된 선 A-A'를 따라 절취한 단면도들이다. 도 3b는 제1 슬릿들 및 제2 슬릿들이 식각 정지 패드홈으로부터 이격되어 배치된 경우를 예시한 단면도이다. 도 3c는 제1 슬릿들 및 제2 슬릿들이 식각 정지 패드홈에 직접 연결된 경우를 예시한 단면도이다.
도 3b 및 도 3c를 참조하면, 메모리 블록 적층체(MB2)는 파이프 게이트(PG) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다.
파이프 게이트(PG)는 도 2에서 상술한 바와 같이 제1 내지 제3 파이프 도전막들(PG1 내지 PG3)의 적층 구조로 형성될 수 있다. 제2 파이프 도전막(PG2) 내부에 식각 정지 패드홈(SPA)이 배치될 수 있다.
층간 절연막들(ILD) 및 도전 패턴들(CP)은 제1 슬릿들(SI1A, SI1B) 및 제2 슬릿(SI2A)에 의해 관통된다. 도면에 도시된 제1 슬릿들(SI1A, SI1B)은 제1 서브 패턴(SI1A) 및 제2 서브 패턴(SI1B)이다. 도면에 도시된 제2 슬릿(SI2A)은 제1 슬릿들(SI1A, SI1B) 중 제2 서브 패턴(SI1B)에 교차되는 셀 영역 패턴이다. 이하, 제2 서브 패턴(SI1B)과 셀 영역 패턴(SI2A)이 중첩되는 영역을 슬릿 중첩 영역(OLA)으로 지칭한다.
식각 정지 패드홈(SPA)은 슬릿 중첩 영역(OLA)에 중첩되도록 배치될 수 있다. 식각 정지 패드홈(SPA)은 제1 슬릿들(SI1A, SI1B)에 연결될 수 있다. 보다 구체적으로, 식각 정지 패드홈(SPA)은 제1 서브 패턴(SI1A) 및 제2 서브 패턴(SI1B) 중 적어도 어느 하나에 연결될 수 있다.
도 3b에 도시된 바와 같이, 제1 슬릿들(SI1A, SI1B)은 제3 파이프 도전막(PG3)의 상면까지 연장될 수 있다. 이 경우, 제1 슬릿들(SI1A, SI1B)과 식각 정지 패드홈(SPA) 사이의 제3 파이프 도전막(PG3)은 더미홀들(DH)에 의해 관통될 수 있다. 더미홀들(DH)은 식각 정지 패드홈(SPA)과 제1 서브 패턴(SI1A) 사이, 식각 정지 패드홈(SPA)과 제2 서브 패턴(SI1B) 사이 중 적어도 어느 한 곳에 배치될 수 있다. 식각 정지 패드홈(SPA)은 더미홀들(DH)을 통해 제1 슬릿들(SI1A, SI1B)에 연결될 수 있다.
또는 도 3c에 도시된 바와 같이, 제1 슬릿들(SI1A, SI1B)은 제2 파이프 도전막(PG2)의 상면까지 연장되어 식각 정지 패드홈(SPA)에 직접 연결될 수 있다. 이 경우, 제1 슬릿들(SI1A, SI1B)과 식각 정지 패드홈(SPA) 사이의 제3 파이프 게이트(PG3)를 관통하는 더미홀들(DH)의 깊이까지 제1 슬릿들(SI1A, SI1B)이 연장될 수 있다.
도 3b 및 도 3c를 참조하면, 제1 슬릿들(SI1A, SI1B), 식각 정지 패드홈(SPA), 더미홀들(DH), 셀 영역 패턴(SI2A)은 슬릿 절연막들(SIL1, SIL2)로 채워질 수 있다. 슬릿 절연막들은 제1 슬릿 절연막(SIL1) 및 제2 슬릿 절연막(SIL2)을 포함할 수 있다.
제1 슬릿 절연막(SIL1)은 제1 슬릿들(SI1A, SI1B), 식각 정지 패드홈(SPA), 및 더미홀들(SPA) 각각의 내부를 채울수 있다. 제2 슬릿 절연막(SIL2)은 셀 영역 패턴(SI2A)을 채울 수 있다. 특히, 제2 슬릿 절연막(SIL2)은 슬릿 중첩 영역(OLA)에서 제1 슬릿 절연막(SIL1)의 내부에 형성될 수 있다. 셀 영역 패턴(SI2A) 및 제2 슬릿 절연막(SIL2)의 깊이는 제1 슬릿들(SI1A, SI1B)의 깊이와 동일할 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 평면도이다. 도 4a는 셀 영역(CA) 및 셀 영역(CA)의 일단에 연결된 콘택 영역(CTA) 위주로 도시하였다. 도 4a는 도 3a에 도시된 식각 정지 패드홈 및 더미홀들의 레이아웃을 변형한 예이다.
도 4a를 참조하면, 반도체 장치는 셀 영역(CA) 및 셀 영역(CA)의 적어도 일측으로부터 제1 방향(I)으로 연장된 콘택 영역(CTA)을 포함하는 메모리 블록 적층체들(MB1, MB2)을 포함할 수 있다. 메모리 블록 적층체들(MB1, MB2)은 도 3a에서 상술한 바와 동일한 레이아웃으로 형성될 수 있다.
메모리 블록 적층체들(MB1, MB2) 각각은 도 3a에서 상술한 바와 동일하게 소스측 하부 채널기둥(S_CH1), 드레인측 하부 채널기둥(D_CH1), 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2)에 의해 관통될 수 있다. 소스측 하부 채널기둥(S_CH1) 및 드레인측 하부 채널기둥(D_CH1)은 도 3a에서 상술한 바와 동일하게 하부 파이프 홈(PA1) 내부에 배치된 하부 파이프 채널막(P_CH1)으로부터 연장된다. 소스측 상부 채널기둥(S_CH2) 및 드레인측 상부 채널기둥(D_CH2)은 도 3a에서 상술한 바와 동일하게 상부 파이프 홈(PA2) 내부에 배치된 상부 파이프 채널막(P_CH2)으로부터 연장된다. 소스측 하부 채널기둥(S_CH1), 드레인측 하부 채널기둥(D_CH1), 소스측 상부 채널기둥(S_CH2), 드레인측 상부 채널기둥(D_CH2), 하부 파이프 채널막(P_CH1) 및 상부 파이프 채널막(P_CH2)은 도 3a에서 상술한 레이아웃과 동일한 레이아웃으로 형성될 수 있다.
메모리 블록 적층체들(MB1, MB2)은 제1 슬릿들(SI1A, SI1B, SI1C, SI1D) 및 제2 슬릿들(SI2A, SI2B)에 의해 관통될 수 있다. 제1 슬릿들은 도 3a에서 상술한 바와 동일한 레이아웃으로 배치된 제1 내지 제4 서브 패턴들(SI1A, SI1B, SI1C, SI1D)을 포함할 수 있다. 제2 슬릿들은 도 3a에서 상술한 바와 동일한 레이아웃으로 배치된 셀 영역 패턴들(SI2A) 및 콘택 영역 패턴들(SI2B)을 포함할 수 있다.
제1 슬릿의 제2 서브 패턴(SI1B) 및 제2 슬릿의 셀 영역 패턴(SI2A)의 교차부에 식각 정지 패드홈(SPA)이 중첩될 수 있다. 식각 정지 패드홈(SPA)은 파이프 게이트 내부에 배치되고, 셀 영역 패턴(SI2A)을 따라 연장될 수 있다. 셀 영역 패턴(SI2A)은 식각 정지 패드홈(SPA)과 직접 연결될 수 있다. 또는, 셀 영역 패턴(SI2A)은 셀 영역 패턴(SI2A)과 식각 정지 패드홈(SPA) 사이의 파이프 게이트 일부를 관통하는 적어도 하나의 더미홀(DH)을 통해 식각 정지 패드홈(SPA)에 연결될 수 있다.
도 4b 및 도 4c는 도 4a에 도시된 선 B-B'를 따라 절취한 단면도들이다. 도 4b는 제1 슬릿들 및 제2 슬릿들이 식각 정지 패드홈으로부터 이격되어 배치된 경우를 예시한 단면도이다. 도 4c는 제1 슬릿들 및 제2 슬릿들이 식각 정지 패드홈에 직접 연결된 경우를 예시한 단면도이다.
도 4b 및 도 4c를 참조하면, 메모리 블록 적층체들(MB1, MB2)은 파이프 게이트(PG) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다.
파이프 게이트(PG)는 도 2에서 상술한 바와 같이 제1 내지 제3 파이프 도전막들(PG1 내지 PG3)의 적층 구조로 형성될 수 있다. 제2 파이프 도전막(PG2) 내부에 식각 정지 패드홈(SPA)이 배치될 수 있다.
층간 절연막들(ILD) 및 도전 패턴들(CP)은 제1 슬릿(SI1B) 및 제2 슬릿(SI2A)에 의해 관통된다. 도면에 도시된 제1 슬릿(SI1B)은 제2 서브 패턴(SI1B)이다. 도면에 도시된 제2 슬릿(SI2A)은 제2 서브 패턴(SI1B)에 교차되는 셀 영역 패턴이다. 이하, 제2 서브 패턴(SI1B)과 셀 영역 패턴(SI2A)이 중첩되는 영역을 슬릿 중첩 영역(OLA)으로 지칭한다.
식각 정지 패드홈(SPA)은 슬릿 중첩 영역(OLA)에 중첩되도록 배치될 수 있다. 식각 정지 패드홈(SPA)은 셀 영역 패턴(SI2A)에 연결될 수 있다.
도 4b에 도시된 바와 같이, 셀 영역 패턴(SI2A)은 제3 파이프 도전막(PG3)의 상면까지 연장될 수 있다. 이 경우, 셀 영역 패턴(SI2A)과 식각 정지 패드홈(SPA) 사이의 제3 파이프 도전막(PG3)은 더미홀(DH)에 의해 관통될 수 있다. 더미홀(DH)은 셀 영역 패턴(SI2A)과 식각 정지 패드홈(SPA)사이에 배치될 수 있다. 식각 정지 패드홈(SPA)은 더미홀(DH)을 통해 셀 영역 패턴(SI2A)에 연결될 수 있다. 제2 서브 패턴(SI1B)을 포함하는 제1 슬릿들은 제3 파이프 도전막(PG3)의 상면까지 연장될 수 있다.
또는 도 4c에 도시된 바와 같이, 셀 영역 패턴(SI2A)은 제2 파이프 도전막(PG2)의 상면까지 연장되어 식각 정지 패드홈(SPA)에 직접 연결될 수 있다. 이 경우, 셀 영역 패턴(SI2A)과 식각 정지 패드홈(SPA) 사이의 제3 파이프 게이트(PG3)를 관통하는 더미홀(DH)의 깊이까지 셀 영역 패턴(SI2A)이 연장될 수 있다. 제2 서브 패턴(SI1B)을 포함하는 제1 슬릿들은 제2 파이프 도전막(PG2)의 상면까지 연장될 수 있다.
도 4b 및 도 4c를 참조하면, 제1 슬릿의 제2 서브 패턴(SI1B), 식각 정지 패드홈(SPA), 더미홀(DH), 셀 영역 패턴(SI2A)은 슬릿 절연막들(SIL1, SIL2)로 채워질 수 있다. 슬릿 절연막들은 제1 슬릿 절연막(SIL1) 및 제2 슬릿 절연막(SIL2)을 포함할 수 있다.
제1 슬릿 절연막(SIL1)은 제2 서브 패턴(SI1B)의 내부를 채울 수 있다. 제2 슬릿 절연막(SIL2)은 셀 영역 패턴(SI2A), 식각 정지 패드홈(SPA) 및 더미홀(DH)을 채울 수 있다. 특히, 제2 슬릿 절연막(SIL2)은 슬릿 중첩 영역(OLA)에서 제1 슬릿 절연막(SIL1)의 내부에 형성될 수 있다. 제2 서브 패턴(SI1B)을 포함하는 제1 슬릿들의 깊이와, 제1 슬릿 절연막(SIL1)의 깊이는 셀 영역 패턴(SI2A)의 깊이와 동일할 수 있다.
상술한 바와 같이, 본 발명의 실시 예들은 식각 정지 패드홈(SPA)을 슬릿 중첩 영역(OLA)에 중첩시킨다. 식각 정지 패드홈(SPA)은 3차원 반도체 메모리 소자의 제조 공정을 진행하는 동안 식각 정지 패턴으로 채워질 수 있다. 이에 따라, 제1 슬릿 또는 제2 슬릿을 형성하는 공정을 진행하는 과정에서 슬릿 중첩 영역(OLA) 하부의 도전막(예를 들어, 파이프 게이트(PG) 또는 기판)이 손상되는 것을 식각 정지 패드홈(SPA) 내부의 식각 정지 패턴을 통해 방지할 수 있다.
이하, 도 5a 내지 도 10c를 참조하여 본 발명의 실시 예들에 따른 반도체 장치의 제조방법에 대해 보다 구체적으로 설명한다.
도 5a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 8c는 도 3a에 도시된 선 A-A', C-C' 및 D-D'를 따라 절취한 단면도들이다.
도 5a 내지 도 5c는 식각 정지 패턴을 형성하는 공정을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 희생막들(107A, 103, 107B)이 내부에 매립된 파이프 게이트(PG)를 형성한다. 희생막들(107A, 103, 107B)은 식각 정지 패드홈(SPA)을 채우는 패드 희생막(107A), 하부 파이프 홈(PA1)을 채우는 하부 파이프 희생막(103), 및 상부 파이프 홈(PA2)을 채우는 상부 파이프 희생막(107B)을 포함할 수 있다.
희생막들(107A, 103, 107B)은 파이프 게이트(PG)에 대한 식각 선택비를 갖도록 파이프 게이트(PG)와 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(107A, 103, 107B)은 질화막으로 형성될 수 있다.
희생막들(107A, 103, 107B)이 내부에 매립된 파이프 게이트(PG)의 형성 공정을 일례를 보다 구체적으로 설명하면 이하와 같다.
먼저, 제1 파이프 도전막(101)을 기판(미도시) 상에 형성한다. 이 후, 하부 파이프 홈(PA1)이 형성될 수 있도록 제1 파이프 도전막(101)을 식각한다. 제1 파이프 도전막(101)은 폴리 실리콘 등의 도전물로 형성될 수 있다. 이어서, 제1 파이프 홈(PA1) 내부를 하부 파이프 희생막(103)으로 채울 수 있다. 이를 위해, 제1 파이프 홈(PA1)을 갖는 제1 파이프 도전막(101)의 전면 상에 제1 파이프 홈(PA1)을 완전히 채울 수 있는 두께의 제1 희생막을 형성하는 공정, 제1 파이프 도전막(101)의 표면이 노출되도록 제1 희생막의 표면을 평탄화하는 공정이 순차로 실시될 수 있다. 제1 희생막을 형성하기 전, 제1 파이프 홈(PA1)의 표면 상에 버퍼막(미도시)이 더 형성될 수 있다. 버퍼막은 산화막일 수 있다.
이어서, 하부 파이프 희생막(103)을 덮도록 제1 파이프 도전막(101) 상에 제2 파이프 도전막(105)을 형성할 수 있다. 제2 파이프 도전막(105)은 폴리 실리콘 등의 도전물로 형성된다. 이 후, 제2 파이프 도전막(105)의 일부를 식각하여, 식각 정지 패드홈(SPA) 및 상부 파이프 홈(PA2)을 동시에 형성할 수 있다. 연이어, 식각 정지 패드홈(SPA) 내부를 채우는 패드 희생막(107A) 및 상부 파이프 홈(PA2) 내부를 채우는 상부 파이프 희생막(107B)을 동시에 형성할 수 있다. 패드 희생막(107A) 및 상부 파이프 희생막(107B)은 식각 정지 패드홈(SPA) 및 상부 파이프 홈(PA2)을 완전히 채울 수 있는 두께의 제2 희생막을 제2 파이프 도전막(105) 상에 형성하는 공정, 및 제2 파이프 도전막(105)의 표면이 노출되도록 제2 희생막의 표면을 평탄화하는 공정을 순차로 실시함으로써 형성될 수 있다. 제2 희생막은 제1 희생막과 동일한 물질로 형성될 수 있다. 보다 구체적으로, 제2 희생막은 질화막으로 형성될 수 있다. 제2 희생막을 형성하기 전, 식각 정지 패드홈(SPA) 및 상부 파이프 홈(PA2)의 표면 상에 버퍼막(미도시)이 더 형성될 수 있다. 버퍼막은 산화막일 수 있다.
이어서, 패드 희생막(107A) 및 상부 파이프 희생막(107B)을 덮도록 제2 파이프 도전막(105) 상에 제3 파이프 도전막(109)을 형성할 수 있다. 제3 파이프 도전막(109)은 폴리 실리콘 등의 도전물로 형성된다.
상술한 공정을 통해 희생막들(107A, 103, 107B)이 내부에 매립된 파이프 게이트(PG)가 형성될 수 있다.
이어서, 제1 층간 절연막(111)을 파이프 게이트(PG) 상에 형성할 수 있다. 제1 층간 절연막(111)은 후속에서 형성되는 제2 물질막들과 동일한 물질막일 수 있으며, 보다 구체적으로 산화막일 수 있다.
이 후, 제1 층간 절연막(111) 및 파이프 게이트(PG)의 일부를 식각하여 희생막들(107A, 103, 107B)을 노출하는 홀들(DH, HA1, HA2)을 형성한다. 홀들은 더미홀(DH), 하부 파이프 개구홀들(HA1) 및 상부 파이프 개구홀들(HA2)을 포함할 수 있다. 더미홀(DH)은 패드 희생막(107A)을 노출하도록 제3 파이프 도전막(109)을 관통한다. 하부 파이프 개구홀들(HA1)은 하부 파이프 희생막(103)을 노출하도록 제3 파이프 도전막(109) 및 제2 파이프 도전막(105)을 관통한다. 하부 파이프 희생막(103)은 적어도 한 쌍의 하부 파이프 개구홀들(HA1)에 의해 노출될 수 있다. 상부 파이프 개구홀들(HA2)은 상부 파이프 희생막(107B)을 노출하도록 제3 파이프 도전막(109)을 관통한다. 상부 파이프 희생막(107B)은 적어도 한 쌍의 상부 파이프 개구홀들(HA2)에 의해 노출될 수 있다. 더미홀(DH)은 상부 파이프 개구홀들(HA2)과 동시에 형성될 수 있다.
도 5b를 참조하면, 홀들(DH, HA1, HA2)을 통해 희생막들(107A, 103, 107B)을 제거한다. 이로써, 식각 정지 패드홈(SPA), 하부 파이프 홈(PA1), 및 상부 파이프 홈(PA2)이 개구될 수 있다.
도 5c를 참조하면, 식각 정지 패드홈(SPA), 하부 파이프 홈(PA1), 상부 파이프 홈(PA2), 더미홀(DH), 하부 파이프 개구홀들(HA1) 및 상부 파이프 개구홀들(HA2)을 완전히 채울 수 있는 두께의 식각 베리어 물질막을 제1 층간 절연막(111) 및 파이프 게이트(PG)상에 형성한다. 이 후, 제1 층간 절연막(111)이 노출되도록 식각 베리어 물질막을 표면을 평탄화할 수 있다. 이로써, 식각 정지 패드홈(SPA) 및 더미홀(DH)을 채우는 식각 정지 패턴(113A), 하부 파이프 홈(PA1) 및 이에 연결된 하부 파이프 개구홀들(HA1)을 채우는 하부 보호막(113B), 그리고 상부 파이프 홈(PA2) 및 이에 연결된 상부 파이프 개구홀들(HA2)을 채우는 상부 보호막(113C)이 동시에 형성될 수 있다.
식각 베리어 물질막은 후속 공정에서 형성되는 제1 물질막들 및 제2 물질막들과 다른 물질로 형성될 수 있다. 보다 구체적으로, 식각 베리어 물질막은 후속 공정에서 형성되는 제1 물질막들 및 제2 물질막들에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 식각 베리어 물질막은 티타늄 질화막(TiN), 텅스텐(W), 텅스텐 실리사이드, 코발트 실리사이드, 및 니켈 실리사이드 중 적어도 어느 하나를 포함할 수 있다.
도 5a 내지 도 5c에서 상술한 바와 같이, 본 발명의 실시 예는 식각 정지 패드홈(SPA)을 상부 파이프 홈(PA2)과 동시에 형성하고, 더미홀(DH)을 하부 파이프 개구홀(HA1) 및 상부 파이프 개구홀(HA2)과 동시에 형성하고, 식각 정지 패턴(113A)을 하부 보호막(113B) 및 상부 보호막(113C)과 동시에 형성한다. 이로써, 본 발명의 실시 예는 식각 정지 패드홈(SPA), 더미홀(DH), 및 식각 정지 패턴(113A)을 형성하기 위한 공정을 별도로 실시함으로써 발생할 수 있는 공정 비용을 절감할 수 있고, 반도체 장치를 제조하는 공정들을 단순화할 수 있다.
도 6a 및 도 6b는 채널막들 형성 공정을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 식각 정지 패턴(113A), 하부 보호막(113B), 및 상부 보호막(113C)을 덮도록 제1 층간 절연막(111) 상에 제1 물질막들(121) 및 제2 물질막들(123)을 교대로 적층한다. 제1 물질막들(121)은 희생막들로서, 제2 물질막들(123)과 다른 물질로 형성된다. 보다 구체적으로, 제1 물질막들(121)은 제2 물질막들(123)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 제2 물질막들(123)은 제2 층간 절연막들로서 실리콘 산화막으로 형성될 수 있다. 제1 물질막들(121)은 질화막을 포함할 수 있다.
이어서, 제1 물질막들(121)과 제2 물질막들(123)을 식각하여, 하부 보호막(113B), 및 상부 보호막(113C)을 노출하는 채널홀들(HB1, HB2)을 형성한다. 채널홀들은 제1 채널홀들(HB1) 및 제2 채널홀들(HB2)을 포함할 수 있다. 제1 채널홀들(HB1)은 제1 물질막들(121)과 제2 물질막들(123)을 관통하여 하부 보호막(113B)을 노출하고, 하부 파이프 개구홀들(HA1)에 연결된다. 제2 채널홀들(HB2)은 제1 물질막들(121)과 제2 물질막들(123)을 관통하여 상부 보호막(113C)을 노출하고, 상부 파이프 개구홀들(HA2)에 연결된다.
도 6b를 참조하면, 채널홀들(HB1, HB2)을 통해 하부 보호막(113B) 및 상부 보호막(113C)을 제거한다. 이로써, 하부 파이프 홈(PA1) 및 이에 연결된 하부 파이프 개구홀들(HA1)이 개구되고, 상부 파이프 홈(PA2) 및 이에 연결된 상부 파이프 개구홀들(HA2)이 개구된다. 서로 연결된 하부 파이프 홈(PA1), 하부 파이프 개구홀들(HA1), 및 제1 채널홀들(HB1)은 제1 스트링 홀 구조를 정의하고, 서로 연결된 상부 파이프 홈(PA2), 상부 파이프 개구홀들(HA2), 및 제2 채널홀들(HB2)은 제2 스트링 홀 구조를 정의할 수 있다.
이어서, 제1 스트링 홀 구조 및 제2 스트링 홀 구조의 표면 상에 다층막을 형성할 수 있다. 다층막의 표면은 평탄화될 수 있다. 이로써, 다층막은 제1 스트링 홀 구조 내부의 제1 다층 패턴(131A) 및 제2 스트링 홀 구조 내부의 제2 다층 패턴(131B)으로 분리될 수 있다. 제1 다층 패턴(131A) 및 제2 다층 패턴(131B) 각각은 블로킹 절연막, 데이터 저장막 및 터널 절연막의 적층 구조로 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
이 후, 제1 다층 패턴(131A) 및 제2 다층 패턴(131B) 상에 채널막을 형성할 수 있다. 채널막은 실리콘 등의 반도체막으로 형성될 수 있다. 채널막은 제1 스트링 홀 구조 및 제2 스트링 홀 구조의 내벽 형상을 따라 튜브형으로 형성되거나, 제1 스트링 홀 구조 및 제2 스트링 홀 구조를 완전히 채우는 매립형으로 형성될 수 있다. 채널막의 표면은 평탄화될 수 있다. 이로써, 채널막은 제1 스트링 홀 구조 내부의 하부 채널막(133A) 및 제2 스트링 홀 구조 내부의 상부 채널막(133B)으로 분리될 수 있다.
하부 채널막(133A)은 제1 채널홀들(HB1), 하부 파이프 개구홀들(HA1), 및 하부 파이프 홈(PA1)을 따라 연장될 수 있다. 하부 채널막(133A)은 하부 파이프 채널막(P_CH1) 및 하부 파이프 채널막(P_CH1)으로부터 연장된 드레인측 하부 채널기둥(D_CH1) 및 소스측 하부 채널기둥(S_CH1)을 포함할 수 있다. 하부 파이프 채널막(P_CH1)은 하부 파이프 홈(PA1) 내부에 배치되는 부분이다. 드레인측 하부 채널 기둥(D_CH1)은 제1 채널홀들(HB1) 중 어느 하나와 이에 연결된 하부 파이프 개구홀(HA1) 내부에 배치되는 부분이다. 소스측 하부 채널기둥(S_CH1)은 제1 채널홀들(HB1) 중 어느 하나와 이에 연결된 하부 파이프 개구홀(HA1) 내부에 배치되는 부분이다.
상부 채널막(133B)은 제2 채널홀들(HB2), 상부 파이프 개구홀들(HA2), 및 상부 파이프 홈(PA2)을 따라 연장될 수 있다. 상부 채널막(133B)은 상부 파이프 채널막(P_CH2) 및 상부 파이프 채널막(P_CH2)으로부터 연장된 드레인측 상부 채널기둥(D_CH2) 및 소스측 상부 채널기둥(S_CH2)을 포함할 수 있다. 상부 파이프 채널막(P_CH2)은 상부 파이프 홈(PA2) 내부에 배치되는 부분이다. 드레인측 상부 채널 기둥(D_CH2)은 제2 채널홀들(HB2) 중 어느 하나와 이에 연결된 상부 파이프 개구홀(HA2) 내부에 배치되는 부분이다. 소스측 상부 채널기둥(S_CH2)은 제2 채널홀들(HB2) 중 어느 하나와 이에 연결된 상부 파이프 개구홀(HA2) 내부에 배치되는 부분이다.
하부 채널막(133A) 및 상부 채널막(133B)이 튜브형으로 형성된 경우, 하부 채널막(133A)의 중심 영역을 채우는 제1 코어 절연막(135A) 및 상부 채널막(133B)의 중심 영역을 채우는 제2 코어 절연막(135B)을 더 형성할 수 있다. 제1 코어 절연막(135A)의 양단과 제2 코어 절연막(135B)의 양단은 하부 채널막(133A) 및 상부 채널막(133B)의 양단보다 낮은 높이로 형성될 수 있다. 이 경우, 제1 코어 절연막(135A) 양단 상에 하부 채널막(133A)의 양단에 접촉된 제1 도프트 패턴들(137A)이 형성될 수 있다. 또한, 제2 코어 절연막(135B) 양단 상에 상부 채널막(133B)의 양단에 접촉된 제2 도프트 패턴들(137B)이 형성될 수 있다. 제1 도프트 패턴들(137A) 및 제2 도프트 패턴들(137B)은 정션으로 이용될 수 있으며, 도프트 폴리 실리콘으로 형성될 수 있다.
도 7a 내지 도 7c는 제1 슬릿 절연막 형성 공정을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 제1 물질막들(121) 및 제2 물질막들(123)을 식각하여, 이들을 관통하는 제1 슬릿(SI1)을 형성한다. 제1 슬릿(SI1)은 도 3a에 도시된 제1 서브 패턴 및 제2 서브 패턴에 대응될 수 있다. 제1 슬릿(SI1)의 적어도 일부는 식각 정지 패턴(113A)에 중첩된다.
제1 슬릿(SI1)은 파이프 게이트(PG) 상면까지 연장되어 더미홀(DH)에 연결되거나, 점선으로 표시된 바와 같이, 더미홀(DH) 하부의 식각 정지 패드홈(SPA)에 직접 연결되도록 연장될 수 있다.
식각 정지 패턴(113A)은 제1 물질막들(121) 및 제2 물질막들(123)에 대한 식각 선택비를 갖는 물질로 형성된다. 특히, 제1 식각 정지 패턴(113A)은 파이프 게이트(PG)에 비해 제1 물질막들(121) 및 제2 물질막들(123)에 대한 식각 선택비가 높은 물질(예를 들어, TiN)로 형성될 수 있다. 따라서, 제1 슬릿(SI1)을 형성하는 동안, 제1 슬릿(SI1)의 바닥면이 식각 정지 패턴(113A)으로 채워진 식각 정지 패드홈(SPA) 상부에 배치되도록 제어할 수 있다.
도 7b를 참조하면, 제1 슬릿(SI1)을 통해 식각 정지 패턴(113A)을 제거하여 식각 정지 패드홈(SPA) 및 더미홀(DH)을 개구한다. 식각 정지 패턴(113A)은 황산을 이용하여 제거할 수 있다.
도 7c를 참조하면, 제1 슬릿(SI1) 내부를 채우고 식각 정지 패드홈(SPA) 및 더미홀(DH) 내부로 연장된 제1 슬릿 절연막(141)을 형성한다. 제1 슬릿(SI1)의 바닥면이 식각 정지 패드홈(SPA)과 직접 접촉된 경우, 제1 슬릿 절연막(141)의 단면은 도 3c에 도시된 제1 슬릿 절연막(SIL1)과 동일한 구조로 형성될 수 있다.
도 8a 내지 도 8c는 제2 슬릿 절연막 형성 공정을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 제1 물질막들(121) 및 제2 물질막들(123)을 식각하여, 이들을 관통하는 제2 슬릿들(SI2)을 형성한다. 제2 슬릿들(SI2)은 도 3a에 도시된 셀 영역 패턴들에 대응될 수 있다. 제2 슬릿들(SI2) 각각은 제1 슬릿(SI1)과 식각 정지 패드홈(SPA)의 중첩부에서 제1 슬릿(SI1)에 교차되도록 연장될 수 있다.
제1 슬릿(SI1)과 제2 슬릿들(SI2) 각각이 중첩된 영역은 슬릿 중첩 영역(OLA)으로 정의한다. 제2 슬릿들(SI2) 각각의 일부는 슬릿 중첩 영역(OLA)에서 제1 슬릿 절연막(141) 내부로 연장될 수 있다.
도 7a에서 상술한 제1 슬릿(SI1) 형성 공정 동안 식각 정지 패드홈(SPA) 내부의 식각 정지 패턴(도 7a의 113A)을 통해 파이프 게이트(PG)가 보호되므로, 슬릿 중첩 영역(OLA)에서 파이프 게이트(PG)의 식각양은 현저히 작다. 이에 따라, 제2 슬릿들(SI2)을 형성하는 동안, 슬릿 중첩 영역(OLA)에서 파이프 게이트(PG)가 식각되더라도 파이프 게이트(PG)의 총 식각양이 과도하게 증가되지 않는다. 또한, 제2 슬릿들(SI2)을 형성하는 동안, 식각 정지 패드홈(SPA) 내부에 두꺼운 두께로 배치된 제1 슬릿 절연막(141)의 일부를 통해 슬릿 중첩 영역(OLA)에서 파이프 게이트(PG)가 식각되는 양을 줄일 수 있다.
도 8b를 참조하면, 제2 슬릿들(SI2)을 통해 제1 물질막들(121)을 도전 패턴들(143)로 대체할 수 있다. 제1 물질막들(121)을 도전 패턴들(143)로 대체하는 공정은 제2 슬릿들(SI2)을 통해 제1 물질막들(121)을 제거하여 도전 패턴 영역들을 개구하는 단계, 도전 패턴 영역들이 채워지도록 도전물을 형성하는 단계, 및 제2 슬릿들(SI2) 내부의 도전물을 제거하여 도전물을 도전 패턴들(143)로 분리하는 단계를 포함할 수 있다.
도 8c를 참조하면, 제2 슬릿들(SI2)을 제2 슬릿 절연막들(145)로 채운다.
도 9 내지 도 10c는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 9 내지 도 10c는 도 4a에 도시된 선 A-A', E-E' 및 F-F'를 따라 절취한 단면도들이다.
도 9는 제1 슬릿을 형성하는 공정을 설명하기 위한 단면도들이다.
도 9를 참조하면, 도 5a 내지 도 5c에서 상술한 바와 동일한 공정들을 이용하여 식각 정지 패턴(213A)이 내부에 매립된 파이프 게이트(PG)를 형성한다. 식각 정지 패턴(213A)은 식각 정지 패드홈(SPA)과 이에 연결된 더미홀(DH)을 채우도록 형성된다. 식각 정지 패드홈(SPA)은 파이프 게이트(PG) 내부에 형성되고, 더미홀(DH)은 식각 정지 패드홈(SPA)에 연결되어, 식각 정지 패드홈(SPA) 상부의 파이프 게이트(PG) 및 파이프 게이트(PG) 상부의 제1 층간 절연막(211)을 관통하도록 연장될 수 있다.
식각 정지 패드홈(SPA)과 동일한 높이에 상부 파이프 홈(PA2)이 배치되고, 상부 파이프 홈(PA2)과 식각 정지 패드홈(SPA)보다 낮은 높이에 하부 파이프 홈(PA1)이 배치될 수 있다.
이어서, 도 6a 및 도 6b에서 상술한 바와 동일한 공정들을 이용하여 하부 채널막(233A) 및 상부 채널막(233B)을 형성한다. 하부 채널막(233A) 및 상부 채널막을 형성하기 전, 제1 다층 패턴(231A) 및 제2 다층 패턴(231B)을 더 형성할 수 있다. 하부 채널막(233A) 및 상부 채널막(233B)을 형성한 이후, 이들의 중심 영역을 각각 채우는 제1 코어 절연막(235A) 및 제2 코어 절연막(235B)을 더 형성할 수 있다. 또한, 제1 코어 절연막(235A) 및 제2 코어 절연막(235B)을 형성한 이후, 하부 채널막(233A)의 양단에 접촉된 제1 도프트 패턴들(237A) 및 상부 채널막(233B)의 양단에 접촉된 제2 도프트 패턴들(237B)을 더 형성할 수 있다.
하부 채널막(233A)은 하부 파이프홈(PA1) 내부에 배치된 하부 파이프 채널막(P_CH1) 및 하부 파이프 채널막(P_CH1)으로부터 연장된 드레인측 하부 채널기둥(D_CH1) 및 소스측 하부 채널기둥(S_CH1)을 포함할 수 있다. 상부 채널막(233B)은 상부 파이프홈(PA2) 내부에 배치된 상부 파이프 채널막(P_CH2) 및 상부 파이프 채널막(P_CH2)으로부터 연장된 드레인측 상부 채널기둥(D_CH2) 및 소스측 상부 채널기둥(S_CH2)을 포함할 수 있다.
이어서, 제1 물질막들(221) 및 제2 물질막들(223)을 식각하여, 이들을 관통하는 제1 슬릿(SI1)을 형성한다. 제1 슬릿(SI1)은 도 4a에 도시된 제2 서브 패턴에 대응될 수 있다. 제1 슬릿(SI1)의 적어도 일부는 식각 정지 패턴(213A)에 중첩된다.
제1 슬릿(SI1)은 더미홀(DH)에 중첩되지 않도록 배치될 수 있다.
도 10a 내지 도 10c는 제2 슬릿 절연막 형성 공정을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 제1 슬릿(SI1)을 제1 슬릿 절연막(241)으로 채운 후, 제1 물질막들(221) 및 제2 물질막들(223)을 식각하여, 이들을 관통하는 제2 슬릿들(SI2)을 형성한다. 제2 슬릿들(SI2)은 도 4a에 도시된 셀 영역 패턴들에 대응될 수 있다. 제2 슬릿들(SI2) 각각은 제1 슬릿(SI1)과 식각 정지 패드홈(SPA)의 중첩부에서 제1 슬릿(SI1)에 교차되도록 연장될 수 있다.
제1 슬릿(SI1)과 제2 슬릿들(SI2)이 중첩된 슬릿 중첩 영역(OLA)에서, 제2 슬릿들(SI2)의 일부는 제1 슬릿 절연막(241) 내부로 연장될 수 있다. 제2 슬릿들(SI2) 각각은 그에 대응하는 더미홀(DH)에 중첩되어 배치될 수 있다. 제2 슬릿들(SI2)을 통해 식각 정지 패턴(213A)이 노출될 수 있다.
제2 슬릿들(SI2)을 형성하기 위한 식각 공정 동안, 식각 정지 패턴(213A)이 슬릿 중첩 영역(OLA)에서의 파이프 게이트(PG)의 과도 식각을 방지할 수 있다. 특히, 식각 정지 패턴(213A)이 파이프 게이트(PG)에 비해 제1 물질막들(221) 및 제2 물질막들(223)에 대한 식각 선택비가 높은 물질(예를 들어, TiN)로 형성되므로, 파이프 게이트(PG)를 식각 정지막으로 이용하는 경우보다 슬릿 중첩 영역(OLA)에서의 과도 식각을 보다 효율적으로 방지할 수 있다.
도 10b를 참조하면, 제2 슬릿들(SI2)을 통해 제1 물질막들(221)을 도전 패턴들(243)로 대체할 수 있다. 제1 물질막들(221)을 도전 패턴들(243)로 대체하는 공정은 도 8b에서 상술한 바와 동일하다.
도 10c를 참조하면, 제2 슬릿들(SI2) 각각을 통해 식각 정지 패턴(213A)을 제거하여 식각 정지 패드홈(SPA) 및 더미홀(DH)을 개구한다. 식각 정지 패턴(213A)은 황산을 이용하여 제거할 수 있다. 이어서, 제2 슬릿들(SI2) 각각을 채우고 식각 정지 패드홈(SPA) 및 더미홀(DH) 내부로 연장된 제2 슬릿 절연막들(245)을 형성한다. 제1 슬릿(SI1) 및 제2 슬릿들(SI2)의 바닥면이 식각 정지 패드홈(SPA)과 직접 접촉된 경우, 제1 슬릿 절연막(241) 및 제2 슬릿 절연막(245)의 단면은 도 4c에 도시된 제1 슬릿 절연막(SIL1) 및 제2 슬릿 절연막(SIL2)과 동일한 구조로 형성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2 내지 도 4c에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 파이프 게이트 상에 교대로 적층된 층간 절연막들 및 도전 패턴들; 상기 층간 절연막들 및 상기 도전 패턴들을 관통하고, 서로 교차하는 제1 슬릿 및 제2 슬릿; 상기 제1 슬릿과 상기 제2 슬릿의 교차부에 중첩되고, 상기 파이프 게이트 내부에 배치되고, 상기 제1 슬릿 또는 상기 제2 슬릿에 연결된 식각 정지 패드홈; 및 상기 제1 슬릿, 상기 제2 슬릿 및 상기 식각 정지 패드홈을 채우는 슬릿 절연막들을 포함할 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 11을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
PG: 파이프 게이트 ILD: 층간 절연막
S_CP, D_CP, CP, 143, 243도전 패턴 SI1A 내지 SI1D, SI1: 제1 슬릿
SI2A, SI2B, SI2: 제2 슬릿 SPA: 식각 정지 패드홈
SIL1, 141, 241: 제1 슬릿 절연막 SIL2, 145, 245: 제2 슬릿 절연막
P_CH1: 하부 파이프 채널막 P_CH2: 상부 파이프 채널막
D_CH1, S_CH1: 하부 채널기둥 D_CH2, S_CH2: 상부 채널기둥
133A, 233A: 하부 채널막 133B, 233B: 상부 채널막
PA1: 하부 파이프 홈 PA2: 상부 파이프 홈
DH: 더미홀 121, 221: 제1 물질막
123, 223: 제2 물질막
PG1 내지 PG3, 101, 105, 109: 제1 내지 제3 도전막
103: 하부 파이프 희생막 107A: 패드 희생막
107B: 상부 파이프 희생막 HA1: 하부 파이프 개구홀
HA2: 상부 파이프 개구홀 113A, 213A: 식각 정지 패턴
113B: 하부 보호막 113C: 상부 보호막
HB1: 제1 채널홀 HB2: 제2 채널홀

Claims (19)

  1. 파이프 게이트 상에 교대로 적층된 층간 절연막들 및 도전 패턴들;
    상기 층간 절연막들 및 상기 도전 패턴들을 관통하고, 서로 교차하는 제1 슬릿 및 제2 슬릿;
    상기 제1 슬릿과 상기 제2 슬릿의 교차부에 중첩되고, 상기 파이프 게이트 내부에 배치되고, 상기 제1 슬릿 또는 상기 제2 슬릿에 연결된 식각 정지 패드홈;
    상기 제1 슬릿과 상기 식각 정지 패드홈 사이에서 상기 파이프 게이트를 관통하는 더미홀; 및
    상기 제1 슬릿, 상기 제2 슬릿, 상기 더미홀 및 상기 식각 정지 패드홈을 채우는 슬릿 절연막들을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 파이프 게이트 내부에 배치된 상부 파이프 홈;
    상기 상부 파이프 홈 내부에 배치된 상부 파이프 채널막; 및
    상기 상부 파이프 채널막으로부터 연장되고, 상기 층간 절연막들 및 상기 도전 패턴들을 관통하는 적어도 한 쌍의 상부 채널기둥들을 더 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 식각 정지 패드홈은
    상기 상부 파이프 홈과 동일한 높이에 배치된 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제2 슬릿은 상기 상부 채널기둥들 사이에 배치되고, 제1 방향을 따라 연장된 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 파이프 게이트 내부에 배치되고, 상기 상부 파이프 홈보다 낮은 높이에 상기 상부 파이프 홈으로부터 이격되어 배치된 하부 파이프 홈;
    상기 하부 파이프 홈 내부에 배치된 하부 파이프 채널막; 및
    상기 하부 파이프 채널막으로부터 연장되고, 상기 층간 절연막들 및 상기 도전 패턴들을 관통하는 적어도 한 쌍의 하부 채널기둥들을 더 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 하부 파이프 홈은 상기 식각 정지 패드홈보다 낮은 높이에 배치된 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 슬릿 절연막들은
    상기 제1 슬릿 내부와 상기 식각 정지 패드홈 내부를 채우는 제1 슬릿 절연막; 및
    상기 제2 슬릿 내부를 채우는 제2 슬릿 절연막을 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 식각 정지 패드홈은 상기 제1 슬릿을 따라 연장되고,
    상기 더미홀은 상기 제1 슬릿 절연막으로 채워진 반도체 장치.
  9. 삭제
  10. 삭제
  11. 식각 정지 패턴으로 채워진 식각 정지 패드홈을 포함하는 파이프 게이트를 형성하는 단계;
    상기 파이프 게이트 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 식각 정지 패턴에 중첩된 부분을 포함하는 제1 슬릿을 형성하는 단계;
    상기 제1 슬릿을 통해 상기 식각 정지 패턴을 제거하여 상기 식각 정지 패드홈을 개구하는 단계;
    상기 제1 슬릿 내부를 채우고, 상기 식각 정지 패드홈 내부로 연장된 제1 슬릿 절연막을 형성하는 단계; 및
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 슬릿과 상기 식각 정지 패드홈의 중첩부에서 상기 제1 슬릿에 교차되고, 제1 방향을 따라 연장된 제2 슬릿을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  12. 식각 정지 패턴으로 채워진 식각 정지 패드홈을 포함하는 파이프 게이트를 형성하는 단계;
    상기 파이프 게이트 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 식각 정지 패턴에 중첩된 부분을 포함하는 제1 슬릿을 형성하는 단계;
    상기 제1 슬릿 내부에 제1 슬릿 절연막을 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하고, 상기 제1 슬릿과 상기 식각 정지 패드홈의 중첩부에서 상기 제1 슬릿에 교차되고, 제1 방향을 따라 연장된 제2 슬릿을 형성하는 단계;
    상기 제2 슬릿을 통해 상기 식각 정지 패턴을 제거하는 단계; 및
    상기 제2 슬릿 내부를 채우고, 상기 식각 정지 패드홈 내부로 연장된 제2 슬릿 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항 또는 제 12 항에 있어서,
    상기 식각 정지 패턴은 티타늄 질화막, 텅스텐, 텅스텐 실리사이드, 코발트 실리사이드, 및 니켈 실리사이드 중 적어도 어느 하나를 포함하는 반도체 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항 또는 제 12 항에 있어서,
    상기 식각 정지 패턴으로 채워진 상기 식각 정지 패드홈을 포함하는 상기 파이프 게이트를 형성하는 단계는,
    제1 도전막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막을 식각하여 상기 식각 정지 패드홈을 형성하는 단계;
    상기 식각 정지 패드홈을 채우는 패드 희생막을 형성하는 단계;
    상기 패드 희생막을 덮도록 상기 제2 도전막 상에 제3 도전막을 형성하는 단계;
    상기 제3 도전막을 관통하고, 상기 패드 희생막을 노출하는 더미홀을 형성하는 단계;
    상기 더미홀을 통해 상기 패드 희생막을 제거하여 상기 식각 정지 패드홈을 개구하는 단계; 및
    상기 식각 정지 패드홈 및 상기 더미홀을 상기 식각 정지 패턴으로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제2 도전막을 형성하는 단계 이전, 상기 제1 도전막을 식각하여 하부 파이프 홈을 형성하는 단계;
    상기 하부 파이프 홈을 채우는 하부 파이프 희생막을 형성하는 단계;
    상기 제2 도전막을 식각하여 상부 파이프 홈을 상기 식각 정지 패드홈과 동시에 형성하는 단계;
    상기 상부 파이프 홈을 채우는 상부 파이프 희생막을 상기 패드 희생막과 동시에 형성하는 단계;
    상기 제2 도전막 및 상기 제3 도전막 중 적어도 어느 하나를 식각하여 상기 하부 파이프 희생막을 노출하는 적어도 한 쌍의 하부 파이프 개구홀들과, 상기 상부 파이프 희생막을 노출하는 적어도 한 쌍의 상부 파이프 개구홀들을 상기 더미홀과 동시에 형성하는 단계;
    상기 하부 파이프 희생막 및 상기 상부 파이프 희생막을 상기 하부 파이프 개구홀들과 상기 상부 파이프 개구홀들을 통해 상기 패드 희생막과 동시에 제거하는 단계; 및
    상기 하부 파이프 홈 및 상기 하부 파이프 개구홀들을 채우는 하부 보호막 및 상기 상부 파이프 홈 및 상기 상부 파이프 개구홀들을 채우는 상부 보호막을 상기 식각 정지 패턴과 동시에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 상기 하부 파이프 개구홀들에 연결된 제1 채널홀들 및 상기 상부 파이프 개구홀들에 연결된 제2 채널홀들을 형성하는 단계;
    상기 제1 및 제2 채널홀들을 통해 상기 하부 보호막 및 상기 상부 보호막을 제거하는 단계; 및
    상기 제1 채널홀들, 상기 하부 파이프 개구홀들, 및 상기 하부 파이프 홈을 따라 연장된 하부 채널막과, 상기 제2 채널홀들, 상기 상부 파이프 개구홀들, 및 상기 상부 파이프 홈을 따라 연장된 상부 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 채널홀들 사이에 상기 제2 슬릿이 배치된 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항 또는 제 12 항에 있어서,
    상기 제2 슬릿을 통해 상기 제1 물질막들을 도전 패턴들로 대체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 파이프 게이트 상에 교대로 적층된 층간 절연막들 및 도전 패턴들;
    상기 층간 절연막들 및 상기 도전 패턴들을 관통하고, 서로 교차하는 제1 슬릿 및 제2 슬릿;
    상기 제1 슬릿과 상기 제2 슬릿의 교차부에 중첩되고, 상기 파이프 게이트 내부에 배치되고, 상기 제1 슬릿 또는 상기 제2 슬릿에 연결된 식각 정지 패드홈;
    상기 제1 슬릿 내부를 채우는 제1 슬릿 절연막;
    상기 제2 슬릿 내부와 상기 식각 정지 패드홈을 채우는 제2 슬릿 절연막; 및
    상기 제2 슬릿과 상기 식각 정지 패드홈 사이에서 상기 파이프 게이트를 관통하고, 상기 제2 슬릿 절연막으로 채워진 더미홀을 포함하고,
    상기 식각 정지 패드홈은 상기 제2 슬릿을 따라 연장된 반도체 장치.
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