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KR101997269B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR101997269B1
KR101997269B1 KR1020130072413A KR20130072413A KR101997269B1 KR 101997269 B1 KR101997269 B1 KR 101997269B1 KR 1020130072413 A KR1020130072413 A KR 1020130072413A KR 20130072413 A KR20130072413 A KR 20130072413A KR 101997269 B1 KR101997269 B1 KR 101997269B1
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KR
South Korea
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channel
films
memory device
film
semiconductor memory
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KR1020130072413A
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안정열
이윤경
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에스케이하이닉스 주식회사
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Publication date
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Abstract

반도체 메모리 장치는 중심이 오프셋되어 일 방향으로 배열된 복수의 제1 채널막들을 포함하는 복수의 제1 채널 열들; 상기 복수의 제1 채널 열들과 교대로 배열되며, 중심이 오프셋되어 상기 일 방향으로 배열된 복수의 제2 채널막들을 포함하는 제2 채널 열들; 상기 제1 채널막들을 감싸면서 교대로 적층된 제1 절연막들 및 제1 도전막들; 상기 제2 채널막들을 감싸면서 적층된 제2 절연막들 및 제2 도전막들; 및 상기 제1 채널 열들과 상기 제2 채널 열들 사이에 위치되며, 동일한 층의 상기 제1 도전막과 상기 제2 도전막 사이에 개재된 스페이서들을 포함한다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세히는 메모리 셀들이 3차원으로 적층된 반도체 메모리 장치에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 수직으로 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 3차원 비휘발성 메모리 소자의 제조 공정시, 복수의 산화막들과 복수의 질화막들을 교대로 적층한 후, 복수의 질화막들을 복수의 도전막들로 대체함으로써 적층된 워드라인들을 형성한다.
그러나, 복수의 질화막들을 복수의 도전막들로 대체하는 공정의 난이도가 높다는 문제점이 있다. 특히, 질화막들은 도전막들을 대체하는 과정에서 적층물이 기울어지는 등의 문제점이 유발된다.
본 발명의 실시예는 구조가 안정적인 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 중심이 오프셋되어 일 방향으로 배열된 복수의 제1 채널막들을 포함하는 복수의 제1 채널 열들; 상기 복수의 제1 채널 열들과 교대로 배열되며, 중심이 오프셋되어 상기 일 방향으로 배열된 복수의 제2 채널막들을 포함하는 제2 채널 열들; 상기 제1 채널막들을 감싸면서 교대로 적층된 제1 절연막들 및 제1 도전막들; 상기 제2 채널막들을 감싸면서 적층된 제2 절연막들 및 제2 도전막들; 및 상기 제1 채널 열들과 상기 제2 채널 열들 사이에 위치되며, 동일한 층의 상기 제1 도전막과 상기 제2 도전막 사이에 개재된 스페이서들을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 채널막, 제2 채널막 및 상기 제1 채널막과 상기 제2 채널막을 연결시키는 제3 채널막을 포함하고, 중심이 오프셋되어 제1 방향으로 배열된 복수의 채널막들을 포함하는 복수의 채널 열들; 상기 제1 채널막들을 감싸면서 적층된 제1 절연막들 및 제1 도전막들; 상기 제2 채널막들을 감싸면서 적층된 제2 절연막들 및 제2 도전막들; 및 이웃한 상기 제1 채널막들과 상기 제2 채널막들 사이에 위치되며, 동일한 층의 상기 제1 도전막과 상기 제2 도전막 사이에 개재된 스페이서들을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법은 교대로 적층된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함하고, 슬릿들에 의해 분리된 복수의 적층물들을 형성하는 단계; 상기 제1 물질막들을 일부 제거하여, 상기 복수의 적층물들의 양 측벽에 위치된 복수의 그루브들 및 상기 복수의 적층물들의 중심에 잔류하는 복수의 스페이서들을 형성하는 단계; 및 상기 복수의 그루브들 내에 도전막들을 형성하는 단계를 포함한다.
적층물의 구조를 안정화하고 제조 공정을 간소화할 수 있다. 또한, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다.
도 4a 내지 도 8a 및 도 4b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다. 도 1a는 평면도를 나타내고, 도 1b는 도 1a의 A-A' 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 교대로 배열된 복수의 제1 채널 열들(1) 및 복수의 제2 채널 열들(2)을 포함한다. 제1 채널 열들(1)은 제1 방향(I-I')으로 배열된 제1 채널막들(15)을 포함하고, 제1 채널막들(15)은 중심이 소정 간격(W) 오프셋되어 배열될 수 있다. 또한, 제2 채널 열들(2)은 제1 방향(I-I')으로 배열된 제2 채널막들(16)을 포함하고, 제2 채널막들(16)은 중심이 소정 간격(W) 오프셋되어 배열될 수 있다. 예를 들어, 제1 및 제2 채널 열들(1,2)은 지그재그 형태로 제1 방향(I-I')으로 확장된다.
참고로, 제1 채널열들(1)에 포함된 제1 채널막들(15)의 중심이 일치되어 스트레이트 형태로 배열되는 것도 가능하다. 마찬가지로, 제2 채널열들(2)에 포함된 제2 채널막들(16)의 중심이 일치되어 스트레이트 형태로 배열될 수 있다.
여기서, 제1 및 제2 채널막들(15, 16)은 중심 영역이 오픈된 튜브 형태를 갖거나, 중심 영역까지 채워진 필라 형태를 갖거나, 이들이 조합된 형태를 가질 수 있다. 제1 및 제2 채널막들(15, 16)이 튜브 형태를 갖는 경우에는 오픈된 중심 영역에는 절연막(미도시됨)이 형성될 수 있다.
반도체 메모리 장치는 제1 채널막들(15)을 감싸면서 교대로 적층된 제1 절연막들(12) 및 제1 도전막들(11), 제2 채널막들(16)을 감싸면서 교대로 적층된 제2 절연막들(18) 및 제2 도전막들(17)을 더 포함한다. 제1 및 제2 절연막들(12, 18)은 산화물, 질화물 등을 포함한다. 제1 및 제2 도전막들(11, 17)은 실리콘, 텅스텐 등을 포함한다.
여기서, 제1 및 제2 도전막들(11, 17) 중 최상부의 적어도 하나의 제1 및 제2 도전막들(11, 17)은 상부 선택 라인이고, 최하부의 적어도 하나의 제1 및 제2 도전막들(11, 17)은 하부 선택 라인이고, 나머지 제1 및 제2 도전막들(11, 17)은 워드라인일 수 있다. 이러한 경우, 스트링들은 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터를 포함하며, 기판(10) 상에 수직으로 배열된다.
반도체 메모리 장치는 제1 채널막들(15)과 제1 도전막들(11) 사이 및 제2 채널막들(16)과 제2 도전막들(17) 사이에 개재된 메모리막들(14)을 더 포함한다. 여기서, 메모리막(14)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함한다. 예를 들어, 데이터 저장막은 폴리실리콘 등을 포함하는 플로팅 게이트, 질화물 등을 포함하는 전하트랩막, 나노 닷, 상변화 물질막 등을 포함할 수 있다.
반도체 메모리 장치는 제1 채널 열들(1)과 제2 채널 열들(2) 사이에 위치되며, 동일한 층의 제1 도전막(11)과 제2 도전막(17) 사이에 개재된 스페이서들(13)을 더 포함한다. 여기서, 스페이서들(13)은 산화물, 질화물, 티타늄 등을 포함할 수 있다. 이와 같은 구조에 따르면, 동일한 층에 형성된 제1 절연막(12)과 제2 절연막(18)은 일체로 연결된 하나의 막으로 형성된다. 반면에, 동일한 층에 형성된 제1 도전막(11)과 제2 도전막(17)은 스페이서(13)에 의해 분리된 별도의 막으로 형성된다.
또한, 스페이서들(13)은 오프셋되어 배열된 제1 채널막들(15)과 제2 채널막들(16) 사이에 위치되므로, 제1 채널막(15) 또는 제2 채널막(16)에 더 가깝도록 치우쳐 위치된다. 예를 들어, n번째 제1 채널막(15)과 n번째 제2 채널막(16) 사이에 위치된 스페이서(13)는 제1 채널막(15)과 가깝게 위치되고, n+1번째 제1 채널막(15)과 n+1번째 제2 채널막(16) 사이에 위치된 스페이서(13)는 제2 채널막(16)과 가깝게 위치된다. 이와 같은 구조에 따르면, 제1 채널막(15)을 중심으로 제1 도전막(11)의 좌측과 우측이 상이한 폭을 갖게 된다. 마찬가지로, 제2 채널막(16)을 중심으로 제2 도전막(17)의 좌측과 우측이 상이한 폭을 갖게 된다.
반도체 메모리 장치는 제1 채널 열들(1)과 제2 채널 열들(2) 사이에 위치된 슬릿들(SL)을 더 포함한다. 슬릿들(SL)은 제1 도전막들(11) 및 제2 도전막들(17)을 관통하는 깊이로 형성된다. 예를 들어, 슬릿들(SL)은 제1 절연막들(12) 및 제1 도전막들(11)을 제2 절연막들(18) 및 제2 도전막들(17)로부터 분리시킨다. 여기서, 스페이서들(13)과 슬릿들(SL)은 제1 채널 열들(1)과 제2 채널 열들(2) 사이에 교대로 위치된다.
반도체 메모리 장치는 제1 및 제2 채널막들(15, 16)의 하단과 접한 기판(10) 내에 형성된 소스 영역(미도시됨)을 포함한다. 예를 들어, 기판(10) 내에 불순물을 도핑하여 소스 영역을 정의할 수 있다. 또한, 반도체 메모리 장치는 제2 방향(Ⅱ-Ⅱ')으로 확장된 배선(3)을 더 포함한다. 여기서, 배선(3)은 제1 및 제2 채널막들(15, 16)의 상단과 연결된 비트 라인일 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다. 도 2a는 평면도를 나타내고, 도 2b 및 도 2c는 도 2a의 A-A' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 방향(I-I')으로 확장된 복수의 채널 열들(1)을 포함한다. 각각의 채널 열들(1)은 제1 방향(I-I')으로 배열되고 중심이 소정 간격 오프셋된 복수의 채널막들(CH)을 포함한다.
여기서, 각각의 채널막들(CH)은 제1 채널막(25), 제2 채널막(26) 및 이들을 연결시키는 제3 채널막(30)을 포함할 수 있다. 여기서, 채널막들(CH)은 U형태, W형태 등을 가지며, 각각의 스트링들(ST)은 U형태, W형태 등으로 배열된다. 또한, 제1 채널막들(25)은 소스 사이드 채널막이고, 제2 채널막들(26)은 드레인 사이드 채널막일 수 있다. 도 2b는 제2 방향(Ⅱ-Ⅱ')으로 제1 채널막들(25)과 제2 채널막들(26)이 교대로 배열된 경우를 나타내었다. 이러한 경우, 소스 사이드와 드레인 사이드가 교대로 배열된다(소스/드레인/소스/드레인). 도 2c는 제2 방향(Ⅱ-Ⅱ')으로 제1 채널막들(25)과 제2 채널막들(26)이 교대로 배열되되, 2개 단위로 배열된 경우를 나타내었다. 이러한 경우, 이웃한 채널 열들(11)은 소스 사이드가 마주하거나 드레인 사이드가 마주하도록 미러 타입으로 배열된다(드레인/소스/소스/드레인).
반도체 메모리 장치는 제1 채널막들(25)을 감싸면서 교대로 적층된 제1 절연막들(22) 및 제1 도전막들(21), 제2 채널막들(26)을 감싸면서 교대로 적층된 제2 절연막들(27) 및 제2 도전막들(28)을 더 포함한다. 여기서, 최상부 적어도 하나의 제1 도전막(21)은 소스 선택 라인이고 나머지 제1 도전막들(21)은 소스 사이드 워드라인이고, 최상부 적어도 하나의 제2 도전막(28)은 드레인 선택 라인이고 나머지 제2 도전막들(28)은 드레인 사이드 워드라인들일 수 있다. 이러한 경우, 스트링들(ST)은 적어도 하나의 드레인 선택 트랜지스터, 복수의 드레인 사이드 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 소스 사이드 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함하며, 기판(20) 상에 U형태로 배열된다.
반도체 메모리 장치는 제1 채널막들(25)과 제1 도전막들(21) 사이 및 제2 채널막들(26)과 제2 도전막들(27) 사이에 개재된 메모리막들(24)을 더 포함한다. 여기서, 메모리막(24)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함한다. 예를 들어, 데이터 저장막은 폴리실리콘 등을 포함하는 플로팅 게이트, 질화물 등을 포함하는 전하트랩막, 나노 닷, 상변화 물질막 등을 포함할 수 있다.
반도체 메모리 장치는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 채널막(25)과 제2 채널막(26)의 사이, 특히, 이웃한 채널 열들(1) 사이에 위치된 스페이서들(23)을 더 포함한다. 각각의 스페이서들(23)은 제1 방향(I-I')으로 확장된 라인 형태를 가지며, 동일한 층의 제1 도전막(21)과 제2 도전막(27) 사이에 개재되어 제1 도전막(21)과 제2 도전막(27)을 절연시킨다. 이와 같은 구조에 따르면, 동일한 층에 형성된 제1 절연막(22)과 제2 절연막(28)은 일체로 연결된 하나의 막으로 형성된다. 반면에, 동일한 층에 형성된 제1 도전막(21)과 제2 도전막(27)은 스페이서(23)에 의해 분리된 별도의 막으로 형성된다.
또한, 스페이서들(23)은 오프셋되어 배열된 제1 채널막들(25)과 제2 채널막들(26) 사이에 위치되므로, 제1 채널막(25) 또는 제2 채널막(26)에 더 가깝도록 치우쳐 위치된다.
반도체 메모리 장치는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 채널막(25)과 제2 채널막(26)의 사이, 특히, 하나의 제3 채널막(30)으로 연결된 제1 채널막(25)과 제2 채널막(26)의 사이에 위치된 슬릿들(SL)을 더 포함한다. 여기서, 스페이서들(23)과 슬릿들(SL)은 제1 채널막들(25)과 제2 채널막들(26) 사이에 교대로 배열된다. 이와 같은 구조에 따르면, 슬릿(SL)에 의해 하나의 스트링(ST)에 연결된 제1 도전막들(21) 및 제1 절연막들(22)이 제2 도전막들(27) 및 제2 절연막들(28)로부터 분리된다. 또한, 스페이서들(23)에 의해 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST)의 제1 도전막들(21)이 제2 도전막들(27)로부터 분리되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST)의 제1 절연막들(22)과 제2 절연막들(28)은 일체로 연결된다.
반도체 메모리 장치는 제1 방향(I-I')으로 확장된 제1 배선(31) 및 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 배선(32)을 더 포함한다. 여기서, 제1 배선(31)은 제1 채널막들(25)과 연결된 소스 라인이고, 제2 배선(32)은 제2 채널막들(26)과 연결된 비트 라인일 수 있다. 도 2b는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST)에 연결된 소스 라인들이 별도의 패턴으로 분리된 경우를 나타낸다. 즉, 채널 열들(1)마다 소스 라인들이 각각 형성된다. 또한, 도 2c는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST)이 소스 라인을 공유하는 경우를 나타낸다. 즉, 이웃한 두 개의 채널 열들(1)마다 하나의 소스 라인이 형성된다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다. 도 3a는 평면도를 나타내고, 도 3b 및 도 3c는 도 3b의 A-A' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 방향(I-I')으로 확장된 복수의 채널 열들(1), 제1 채널막들(25)을 감싸면서 교대로 적층된 제1 절연막들(22) 및 제1 도전막들(21), 제2 채널막들(26)을 감싸면서 교대로 적층된 제2 절연막들(27) 및 제2 도전막들(28), 제1 방향(I-I')으로 확장된 제1 배선(31) 및 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 배선(32)을 포함한다.
반도체 메모리 장치는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 채널막(25)과 제2 채널막(26)의 사이, 특히, 하나의 제3 채널막(30)으로 연결된 제1 채널막(25)과 제2 채널막(26)의 사이에 위치된 스페이서들(23)을 더 포함한다.
또한, 반도체 메모리 장치는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 제1 채널막(25)과 제2 채널막(26)의 사이, 특히, 이웃한 채널 열들(1) 사이에 위치된 슬릿들(SL)을 더 포함한다. 이와 같은 구조에 따르면, 슬릿(SL)에 의해 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST)의 제1 도전막들(21) 및 제1 절연막들(22)이 제2 도전막들(27) 및 제2 절연막들(28)로부터 분리된다. 또한, 스페이서들(23)에 의해 하나의 스트링(ST)에 연결된 제1 도전막들(21)이 제2 도전막들(27)로부터 분리되고, 하나의 스트링(ST)에 연결된 제1 절연막들(22)과 제2 절연막들(28)은 일체로 연결된다.
도 4a 내지 도 8a 및 도 4b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 평면도이고, 각 번호의 b도는 a도의 A-A' 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이, 기판(40) 상에 절연막(41)을 형성한 후, 절연막(41) 상에 제1 도전막(42)을 형성한다. 예를 들어, 제1 도전막(42)은 파이프 게이트를 형성하기 위한 것으로, 폴리실리콘을 포함한다.
이어서, 제1 도전막(42) 내에 복수의 트렌치들(T)을 형성한다. 복수의 트렌치들(T)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 여기서, 제1 방향(I-I')으로 배열된 트렌치들(T)이 트렌치 열(4)을 형성하는데, 하나의 트렌치 열(4)에 포함된 트렌치들(T)은 중심이 오프셋되어 배열될 수 있다. 이어서, 트렌치들(T) 내에 희생막들(43)을 형성한다. 여기서, 희생막들(43)은 질화물, 티타늄 등을 포함할 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 희생막들(43)이 형성된 제1 도전막(42) 상에 복수의 제1 물질막들(44) 및 복수의 제2 물질막들(45)을 교대로 형성한다. 여기서, 제1 물질막들(44)은 제2 물질막들(45)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(44)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막들(45)은 산화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(44)은 산화물을 포함하는 희생막으로 형성되고, 제2 물질막들(45)은 질화물을 포함하는 절연막으로 형성될 수 있다. 또는, 제1 물질막들(44)은 티타늄을 포함하는 희생막으로 형성되고, 제2 물질막들(45)은 산화물을 포함하는 절연막으로 형성될 수 있다.
이어서, 복수의 제1 물질막들(44) 및 복수의 제2 물질막들(45)을 관통하는 홀들(H)을 형성한다. 여기서, 홀들(H)은 원, 타원, 다각형 등의 다양한 형태의 평면을 가질 수 있다. 또한, 하나의 트렌치(T)에 적어도 두 개의 홀들(H)이 연결될 수 있다.
이어서, 홀들(H)을 통해 희생막들(43)을 제거하여, 트렌치들(T)과 홀들(H)을 일체로 연결시킨다. 이어서, 트렌치들(T) 및 홀들(H) 내에 메모리막들(46)을 형성한다. 여기서, 각각의 메모리막들(46)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함한다. 또한, 데이터 저장막은 실리콘 등을 포함하는 플로팅 게이트, 질화물을 포함하는 전하트랩막, 나노 닷, 상변화 물질막 등을 포함한다.
이어서, 메모리막들이 형성된 홀들(H) 내에 채널막들(47)을 형성한다. 이로써, 제1 방향(I-I')으로 확장된 채널 열들(5)이 형성된다. 여기서, 하나의 트렌치(T)와 두 개의 홀들(H)이 U형태로 연결된 경우, 각각의 채널막들(47)은 트렌치(T) 내에 형성된 파이프 채널막, 홀들(H) 내에 형성된 소스 사이드 채널막 및 드레인 사이드 채널막을 포함한다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(47)은 소스 사이드 채널막과 드레인 사이드 채널막이 이웃하도록 배열되거나, 소스 사이드 채널막들(또는 드레인 사이드 채널막들)이 이웃하도록 배열될 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 제1 물질막들(44) 및 제2 물질막들(45)을 관통하는 슬릿들(SL)을 형성한다. 이로써, 적층된 제 및 제2 물질막들(44, 45)은 복수의 적층물들로 패터닝된다. 여기서, 슬릿들(SL)은 적층된 제1 물질막들(44)을 노출시키도록 제1 물질막들(44)을 모두 관통하는 깊이로 형성된다.
또한, 슬릿들은 하나의 파이프 채널막으로 연결된 소스 사이드 채널막과 드레인 사이드 채널막 사이에 위치되거나, 이웃한 채널 열들(5) 사이에 위치될 수 있다. 본 실시예에서는 하나의 파이프 채널막으로 연결된 소스 사이드 채널막과 드레인 사이드 채널막 사이에 슬릿들(SL)이 위치된 경우를 설명하도록 한다. 이러한 경우, 슬릿들(SL)은 하나의 스트링(ST)의 소스 사이드와 드레인 사이드를 분리시킨다.
도 7a 및 도 7b에 도시된 바와 같이, 슬릿들(SL)을 통해 제1 물질막들(44)을 제거하여 복수의 그루브들을 형성한다. 예를 들어, 습식 식각 공정으로 제1 물질막들(44)을 선택적으로 식각하여 복수의 그루브들을 형성한다. 이때, 적층물들 내에 제1 물질막들(44)이 일부 잔류되도록 공정 조건을 조절한다. 이러한 공정에 따르면, 적층물들의 양 측벽으로부터 제1 물질막들(44)을 식각하므로, 적층물들의 중심에는 라인 형태의 제1 물질막들(44)이 잔류된다. 이하, 잔류된 제1 물질막들(44)을 스페이서(44A)라 한다.
여기서, 그루브들은 스페이서(44A)를 중심으로 적층물들의 양 측벽에 위치되며, 스페이서(44A)에 의해 양측의 그루브들이 상호 분리된다. 특히, 본 실시예에서는 이웃한 채널 열들(5) 사이에 스페이서들(44A)이 위치된다.
이어서, 복수의 그루브들 내에 제2 도전막들(48)을 형성한다. 제2 도전막들(48)은 텅스텐, 텅스텐질화물, 티타늄, 티타늄질화물 등을 포함할 수 있다. 또한, 하나의 적층물에서, 좌측 그루브에 형성된 제2 도전막들(48)과 우측 그루브에 형성된 제2 도전막들(48)은 스페이서(44A)에 의해 분리된다.
참고로, 본 도면에는 도시되지 않았으나, 제2 도전막들(48)을 형성하기 전에 복수의 그루브들 내에 메모리막을 추가로 형성할 수 있다. 여기서, 메모리막은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함한다.
도 8a 및 도 8b에 도시된 바와 같이, 슬릿들(SL) 내에 절연막(49)을 형성한다. 이때, 증착 공정의 조건을 조절하여 슬릿들(SL) 내에 에어 갭을 형성할 수 있다.
이어서, 층간절연막(미도시됨)을 형성한 후, 층간절연막 내에 제1 배선(50) 및 제2 배선(51)을 형성한다. 여기서, 제1 배선(50)은 제1 방향(I-I')으로 확장된 소스 라인이고, 제2 배선(50)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 비트라인일 수 있다. 또한, 제1 배선(51)은 소스 사이드 채널막과 연결되고, 제2 배선(50)은 드레인 사이드 채널막과 연결될 수 있다. 특히, 본 실시예에서는 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(47)의 소스 사이드 채널막과 드레인 사이드 채널막이 이웃하도록 채널막들(47)을 배열했으므로, 채널 열들(5)마다 제1 배선들(50)을 각각 형성한다. 이로써, 앞서 도 2b를 참조하여 설명한 반도체 메모리 장치가 제조된다.
전술한 바와 같은 공정에 따르면, 제1 물질막들(44)을 일부 잔류시킴으로써 스페이서들(44A)을 형성할 수 있다. 따라서, 스트링(ST)의 소스 사이드와 드레인 사이드를 분리시키기 위한 슬릿들을 추가로 형성하지 않아도 되므로, 공정을 간소화할 수 있다. 또한, 소스 사이드와 드레인 사이드의 도전막들만 분리시키고, 절연막들은 연결된 상태를 유지하므로, 제조 공정시 적층물이 안정된 구조를 가질 수 있다. 더욱이, 슬릿의 개수를 감소시킬 수 있으므로, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
참고로, 앞서 설명한 실시예를 응용하여 도 1b, 도 2c, 도 3b 및 도 3c를 참조하여 설명된 반도체 메모리 장치들 또한 제조할 수 있다. 예를 들어, 제1 및 제2 배선들(51, 50)의 연결 방식, 채널막의 배열 방식에 따라 다양한 구조의 반도체 메모리 장치들을 제조할 수 있다.
도 1b를 참조하여 설명한 반도체 메모리 장치의 경우, 절연막(33), 제1 도전막(34) 및 희생막들(34)을 형성하는 공정을 생략하고, 소스 영역이 형성된 기판 상에 제1 물질막들(44) 및 제2 물질막들(45)을 교대로 형성한다. 그 외의 공정들은 앞서 설명한 바와 유사하게 진행된다.
도 2c를 참조하여 설명한 반도체 메모리 장치의 경우, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(47)의 소스 사이드 채널막들(또는 드레인 사이드 채널막들)이 이웃하도록 채널막들(47)을 배열한다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(47)이 제1 배선(50)을 공유하도록 제1 배선(50)을 형성한다. 그 외의 공정들은 앞서 설명한 바와 유사하게 진행된다.
도 3b를 참조하여 설명한 반도체 메모리 장치의 경우, 이웃한 채널 열들(5) 사이에 슬릿들(SL)을 형성한다. 이러한 경우, 하나의 파이프 채널막으로 연결된 소스 사이드 채널막과 드레인 사이드 채널막 사이에 스페이서들(44A)이 잔류된다. 그 외의 공정들은 앞서 설명한 바와 유사하게 진행된다.
도 3c를 참조하여 설명한 반도체 메모리 장치의 경우, 이웃한 채널 열들(5) 사이에 슬릿들(SL)을 형성한다. 이러한 경우, 하나의 파이프 채널막으로 연결된 소스 사이드 채널막과 드레인 사이드 채널막 사이에 스페이서들(44A)이 잔류된다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(47)의 소스 사이드 채널막들(또는 드레인 사이드 채널막들)이 이웃하도록 채널막들(47)을 배열하고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널막들(47)이 제1 배선(50)을 공유하도록 제1 배선(50)을 형성한다. 그 외의 공정들은 앞서 설명한 바와 유사하게 진행된다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 메모리 장치(120)와 컨트롤러(110)를 포함한다.
메모리 장치(120)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(120)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 8을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(120)는 중심이 오프셋되어 일 방향으로 배열된 복수의 제1 채널막들을 포함하는 복수의 제1 채널 열들, 복수의 제1 채널 열들과 교대로 배열되며 중심이 오프셋되어 상기 일 방향으로 배열된 복수의 제2 채널막들을 포함하는 제2 채널 열들, 제1 채널막들을 감싸면서 교대로 적층된 제1 절연막들 및 제1 도전막들, 제2 채널막들을 감싸면서 적층된 제2 절연막들 및 제2 도전막들, 및 제1 채널 열들과 제2 채널 열들 사이에 위치되며 동일한 층의 제1 도전막과 제2 도전막 사이에 개재된 스페이서들을 포함하도록 구성된다. 메모리 장치(120)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(110)는 호스트(200) 및 메모리 장치(120)에 연결되며, 호스트(200)로부터의 요청에 응답하여 메모리 장치(120)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(110)는 메모리 장치(120)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(110)는 RAM(Random Access Memory; 111), CPU(Central Processing Unit; 112), 호스트 인터페이스(Host Interface; 113), ECC 회로(Error Correction Code Circuit;114) 및 메모리 인터페이스(Memory Interface; 115) 중 적어도 일부를 포함한다.
여기서, RAM(111)은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(120) 및 호스트(200) 사이의 캐시 메모리, 그리고 메모리 장치(120) 및 호스트(200) 사이의 버퍼 메모리 중 적어도 하나로 이용된다. 참고로, RAM(11)은 SRAM(Static Random Access Memory) 또는 ROM(Read Only Memory)으로 대체될 수 있다.
CPU(112)는 컨트롤러(110)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(112)는 RAM(111)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
컨트롤러(110)는 메모리 장치(120) 및 호스트(200) 사이에 인터페이스를 제공하도록 구성된다. 예를 들어, 호스트 인터페이스(113)는 호스트(200)와 인터페이스하도록 구성되고, 메모리 인터페이스(115)는 메모리 장치(120)와 인터페이스하도록 구성된다. 컨트롤러(110)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(200)와 통신하도록 구성될 수 있다.
ECC 회로(114)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(120)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다. 또한, 메모리 인터페이스(115)는 메모리 장치(120)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(115)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(110)는 데이터를 임시 저장하기 위한 버퍼(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼는 호스트 인터페이스(113)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(115)를 통해 메모리 장치(120)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(110)는 호스트(200)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 메모리 카드 일수 있다. 여기서, 메모리 카드는 PC 카드(예를 들어, Personal Computer Memory Card International Association; PCMCIA), 컴팩트 플래시 카드(Compact Flash card), 스마트 미디어 카드(Smart Media Card), 메모리 스틱, 멀티미디어 카드(예를 들어, MMC, RS-MMC, MMCmicro), SD 카드(예를 들어, SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(Universal Flash Storage; UFS) 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 구조가 안정적이고, 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(120)를 포함하므로, 메모리 시스템(100)의 집적도 및 제조 수율을 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100')은 메모리 장치(120')와 컨트롤러(110)를 포함한다. 또한, 컨트롤러(110)는 RAM(111), CPU(112), 호스트 인터페이스(113), ECC 회로(114) 및 메모리 인터페이스(115) 중 적어도 일부를 포함한다.
메모리 장치(120')는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 8을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(120')는 중심이 오프셋되어 일 방향으로 배열된 복수의 제1 채널막들을 포함하는 복수의 제1 채널 열들, 복수의 제1 채널 열들과 교대로 배열되며 중심이 오프셋되어 상기 일 방향으로 배열된 복수의 제2 채널막들을 포함하는 제2 채널 열들, 제1 채널막들을 감싸면서 교대로 적층된 제1 절연막들 및 제1 도전막들, 제2 채널막들을 감싸면서 적층된 제2 절연막들 및 제2 도전막들, 및 제1 채널 열들과 제2 채널 열들 사이에 위치되며 동일한 층의 제1 도전막과 제2 도전막 사이에 개재된 스페이서들을 포함하도록 구성된다. 메모리 장치(120')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(120')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 각각 컨트롤러(110)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(110)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(100')이 변형되는 것도 가능하다.
이와 같은 구성을 갖는 메모리 시스템(100')은 보조기억장치, 스토리지 서버 등 일 수 있다. 예를 들어, 보조기억장치는 SSD(Solid State Drive) 등 이고, 스토리지 서버는 메일 서버일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100')은 구조가 안정적이고, 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(120')를 포함하므로, 메모리 시스템(100')의 집적도 및 제조 수율을 향상시킬 수 있다. 특히, 메모리 장치(120')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(100)의 용량을 증가시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(300)은 메모리 시스템(310), CPU(320), RAM(330), 유저 인터페이스(340), 전원(350) 및 시스템 버스(360) 중 적어도 일부를 포함한다.
여기서, 메모리 시스템(310)은 컨트롤러(311) 및 메모리 장치(312)를 포함한다. 메모리 장치(312)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 8을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(312)는 중심이 오프셋되어 일 방향으로 배열된 복수의 제1 채널막들을 포함하는 복수의 제1 채널 열들, 복수의 제1 채널 열들과 교대로 배열되며 중심이 오프셋되어 상기 일 방향으로 배열된 복수의 제2 채널막들을 포함하는 제2 채널 열들, 제1 채널막들을 감싸면서 교대로 적층된 제1 절연막들 및 제1 도전막들, 제2 채널막들을 감싸면서 적층된 제2 절연막들 및 제2 도전막들, 및 제1 채널 열들과 제2 채널 열들 사이에 위치되며 동일한 층의 제1 도전막과 제2 도전막 사이에 개재된 스페이서들을 포함하도록 구성된다. 메모리 장치(312)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 시스템(310)은 시스템 버스(360)를 통해 CPU(320), RAM(330), 유저 인터페이스(340) 및 전원(350)에 전기적으로 연결된다. 메모리 시스템(310)은 유저 인터페이스(340)를 통해 제공된 데이터, CPU(320)에 의해서 처리된 데이터 등을 저장한다.
참고로, 메모리 시스템(310)은 도 10을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 또한, 메모리 장치(312)는 컨트롤러(311)를 통해 시스템 버스(360)에 연결되거나, 시스템 버스(360)에 직접 연결될 수 있다. 또한, 메모리 장치(312)가 시스템 버스(360)에 직접 연결되는 경우, 컨트롤러(311)의 기능은 CPU(320) 및 RAM(330)에 의해 수행될 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
참고로, 컴퓨팅 시스템(300)이 모바일 장치인 경우, 전원(350)은 동작 전압을 공급하기 위한 베터리일 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘, 통신 모듈 등이 더 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(300)은 구조가 안정적이고, 제조 방법이 간소화되고, 집적도가 향상된 메모리 장치(312)를 포함하므로, 컴퓨팅 시스템(300)의 집적도 및 제조 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 제1 도전막
12: 제2 절연막 13: 스페이서
14: 메모리막 15: 제1 채널막
16: 제2 채널막 17: 제2 도전막
18: 제2 절연막 19: 절연막

Claims (20)

  1. 중심이 오프셋되어 일 방향으로 배열된 복수의 제1 채널막들을 포함하는 복수의 제1 채널 열들;
    상기 복수의 제1 채널 열들과 교대로 배열되며, 중심이 오프셋되어 상기 일 방향으로 배열된 복수의 제2 채널막들을 포함하는 제2 채널 열들;
    상기 제1 채널막들을 감싸면서 적층된 제1 도전막들;
    상기 제2 채널막들을 감싸면서 적층된 제2 도전막들;
    상기 제1 채널 열들과 상기 제2 채널 열들 사이에 위치되며, 동일한 층의 상기 제1 도전막과 상기 제2 도전막 사이에 개재된 스페이서들; 및
    상기 제1 채널막들 및 상기 제2 채널막들을 감싸면서 적층되고, 상기 제1 도전막들의 사이 및 상기 제2 도전막들의 사이에 개재된 절연막들
    을 포함하고,
    상기 스페이서들은 서로 다른 레벨의 상기 절연막들의 사이에 개재된
    반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 채널 열들과 상기 제2 채널 열들 사이에 위치되며, 상기 제1 도전막들을 상기 제2 도전막들로부터 분리시키는 슬릿들
    을 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 스페이서들과 상기 슬릿들은 상기 제1 채널 열들과 상기 제2 채널 열들 사이에 교대로 위치된
    반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 스페이서들은 상기 제1 채널막에 또는 상기 제2 채널막에 더 가깝도록 한쪽으로 치우쳐 위치되는
    반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 스페이서들은 산화물, 질화물 및 티타늄 중 적어도 하나를 포함하는
    반도체 메모리 장치.
  6. 제1 채널막, 제2 채널막 및 상기 제1 채널막과 상기 제2 채널막을 연결시키는 제3 채널막을 포함하고, 중심이 오프셋되어 제1 방향으로 배열된 복수의 채널막들을 포함하는 복수의 채널 열들;
    상기 제1 채널막들을 감싸면서 적층된 제1 도전막들;
    상기 제2 채널막들을 감싸면서 적층된 제2 도전막들;
    이웃한 상기 제1 채널막들과 상기 제2 채널막들 사이에 위치되며, 동일한 층의 상기 제1 도전막과 상기 제2 도전막 사이에 개재된 스페이서들; 및
    상기 제1 채널막들 및 상기 제2 채널막들을 감싸면서 적층되고, 상기 제1 도전막들의 사이 및 상기 제2 도전막들의 사이에 개재된 절연막들
    을 포함하고,
    상기 스페이서들은 서로 다른 레벨의 상기 절연막들의 사이에 개재된
    반도체 메모리 장치.
  7. 제6항에 있어서,
    이웃한 제1 채널막들과 제2 채널막들 사이에 위치되며, 상기 제1 도전막들을 상기 제2 도전막들로부터 분리시키는 슬릿들
    을 더 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 스페이서들은 하나의 상기 채널 열에 포함된 상기 제1 채널막들과 상기 제2 채널막들 사이에 위치되고, 상기 슬릿들은 이웃한 상기 채널 열들 사이에 위치된
    반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 스페이서들은 이웃한 상기 채널 열들 사이에 위치되고, 상기 슬릿들은 하나의 상기 채널 열에 포함된 상기 제1 채널막들과 상기 제2 채널막들 사이에 위치된
    반도체 메모리 장치.
  10. 제6항에 있어서,
    상기 스페이서들은 상기 제1 채널막에 또는 상기 제2 채널막에 더 가깝도록 한쪽으로 치우쳐 위치되는
    반도체 메모리 장치.
  11. 제6항에 있어서,
    상기 제1 채널막은 소스 사이드 채널막이고, 상기 제2 채널막은 드레인 사이드 채널막이고, 상기 제3 채널막은 파이프 채널막인
    반도체 메모리 장치.
  12. 제6항에 있어서,
    상기 채널 열들은 상기 제1 채널막들과 상기 제2 채널막들이 교대로 위치하도록 배열된
    반도체 메모리 장치.
  13. 제12항에 있어서,
    각각의 상기 채널 열들의 상기 제1 채널막들과 연결되고, 상기 제1 방향으로 확장된 제1 배선들; 및
    상기 제1 방향과 교차된 제2 방향으로 배열된 상기 제2 채널막들과 연결되며, 상기 제2 방향으로 확장된 제2 배선들
    을 더 포함하는 반도체 메모리 장치.
  14. 제6항에 있어서,
    상기 채널 열들은 상기 제1 채널막들이 이웃하고 상기 제2 채널막들이 이웃하도록 배열된
    반도체 메모리 장치.
  15. 제14항에 있어서,
    이웃한 상기 채널 열들의 상기 제1 채널막들과 공통으로 연결되고, 상기 제1 방향으로 확장된 제1 배선들; 및
    상기 제1 방향과 교차된 제2 방향으로 배열된 상기 제2 채널막들과 연결되며, 상기 제2 방향으로 확장된 제2 배선들
    을 더 포함하는 반도체 메모리 장치.
  16. 교대로 적층된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함하고, 슬릿들에 의해 분리된 복수의 적층물들을 형성하는 단계;
    상기 제1 물질막들을 일부 제거하여, 상기 복수의 적층물들의 양 측벽에 위치된 복수의 그루브들 및 상기 복수의 적층물들의 중심에 잔류하는 복수의 스페이서들을 형성하는 단계; 및
    상기 복수의 그루브들 내에 도전막들을 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 복수의 적층물들을 관통하고, 중심이 오프셋되어 일 방향으로 배열된 채널막들을 형성하는 단계
    를 더 포함하는 반도체 메모리 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 채널막들은 소스 사이드 채널막, 드레인 사이드 채널막 및 이들을 연결시키는 파이프 채널막을 포함하는
    반도체 메모리 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 스페이서들은 상기 제1 물질막들은 하나의 상기 파이프 채널막으로 연결된 상기 소스 사이드 채널막과 상기 드레인 사이드 채널막 사이에 위치되고, 상기 슬릿들은 이웃한 상기 채널막들 사이에 위치된
    반도체 메모리 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 스페이서들은 이웃한 상기 채널막들 사이에 위치되고, 상기 슬릿들은 하나의 상기 파이프 채널막으로 연결된 상기 소스 사이드 채널막과 상기 드레인 사이드 채널막 사이에 위치된
    반도체 메모리 장치의 제조 방법.
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