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KR101539697B1 - 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법 - Google Patents

수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법 Download PDF

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KR101539697B1
KR101539697B1 KR1020080054707A KR20080054707A KR101539697B1 KR 101539697 B1 KR101539697 B1 KR 101539697B1 KR 1020080054707 A KR1020080054707 A KR 1020080054707A KR 20080054707 A KR20080054707 A KR 20080054707A KR 101539697 B1 KR101539697 B1 KR 101539697B1
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KR
South Korea
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gate
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KR1020080054707A
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심재성
최정달
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삼성전자주식회사
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Publication date
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Priority to US13/892,756 priority patent/US8895393B2/en
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Abstract

수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치, 그 제조 방법 및 그 동작 방법이 제공된다. 이 장치는 웰 영역 및 소오스 영역을 포함하는 반도체기판, 반도체기판의 웰 영역으로부터 수직하게 연장된 활성기둥들 및 활성 기둥과 소오스 영역 사이의 전기적 연결을 제어하는 하부 선택 라인을 구비할 수 있다.

Description

수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치, 그 제조 방법 및 그 동작 방법{Three Dimensional Memory Device Using Vertical Pillar As Active Region And Methods Of Fabricating And Operating The Same}
본 발명은 반도체 장치, 그 제조 방법 및 그 동작 방법에 관한 것으로, 보다 구체적으로는 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치, 그 제조 방법 및 그 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 메모리 셀들을 3차원적으로 형성하 는 기술들이 제안되어 왔다. 예를 들면, "Nonvolatile semiconductor memory device and manufacturing method thereof"이라는 제목의 미국특허공개번호 US20070252201, Y. Fukuzumi 등이 쓴 "Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory"라는 제목의 논문 (Electron Devices Meeting, 2007. IEDM 2007. IEEE International, pp. 449-452), 그리고 H.　Tanaka 등이 쓴 "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory"라는 제목의 논문(VLSI Technology, 2007 IEEE Symposium on, pp. 14-15) 등은 수직형 반도체 기둥들(vertical semiconductor pillars)을 활성 영역으로 사용하는 3차원 메모리 반도체 장치를 개시하고 있다.
이러한 기술들에 따르면, 메모리 셀들이 3차원적으로 형성되기 때문에, 반도체기판의 면적을 효율적으로 활용할 수 있고, 그 결과 집적도는 종래의 2차원 메모리 반도체 장치에 비해 크게 증가될 수 있다. 또한, 이 기술은 메모리 셀들을 2차원적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 활성영역을 정의하기 위한 패터닝 공정을 이용하여 워드라인들을 형성하기 때문에, 비트당 제조 비용이 크게 절감될 수 있다.
하지만, 이 기술에 따르면, 메모리 셀 스트링을 정의하는 각각의 활성 기둥들이 반도체기판으로부터 전기적으로 분리된 구조를 갖기 때문에, 구조, 제조 방법 및 동작 방법 등에서 다양한 기술적 문제들이 나타나고 있다. 구체적으로, 이 기술에 따르면, 활성 기둥의 중앙부(이하, 몸체부)는 p형 반도체로 형성되지만, 그 상 부 및 하부에는 n+의 불순물 영역들이 형성됨으로써, 상기 몸체부는 전기적으로 고립된 구조를 갖는다. 즉, 상기 몸체부는 소오스로 사용되는 n+의 불순물 영역과 다이오드를 구성함으로써, 그 하부의 p형 반도체기판에 전기적으로 연결되지 못한다.
이에 따라, 기판에 양의 전압을 인가하는 통상적인 소거 방법이 이 기술에 기초한 낸드형 플래시 메모리에서는 적용될 수 없다. 비록, 이 기술의 제안자들이 설명하는 것처럼, 워드라인들에 음의 고전압(negative high voltage)를 인가하거나 게이트-유도-드레인-누설전류(gate induced drain Leakage; GIDL)를 이용하는 방법을 통해 정보를 소거하는 방법이 가능하지만, 이러한 변형된 동작은 다른 기술적 문제를 야기한다. 예를 들면, 상기 음의 고전압을 생성하기 위해서는, 별도의 음의 승압 회로를 형성해야 하기 때문에, 반도체기판 활용의 비효율성 및 제조 공정의 복잡성을 초래한다. 상기 GIDL을 이용하는 소거 방법의 경우에도, 여전히 몸체부는 전기적으로 고립된 상태이기 때문에 소거 동작은 적절하게 제어되기 어렵고, 소거 동작을 위해 요구되는 시간이 증가하는 문제가 있을 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 활성 기둥의 전기적 고립을 방지할 수 있는 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 활성 기둥과 공통 소오스 라인 사이의 전기적 연결을 선택적으로 제어할 수 있는 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 메모리 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 활성 기둥의 전기적 고립을 방지할 수 있는 메모리 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 활성 기둥과 공통 소오스 라인 사이의 전기적 연결을 선택적으로 제어할 수 있도록 구성되는 메모리 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 기판과 워드라인에 인가되는 전압을 이용하여 메모리 셀들을 일괄 소거할 수 있는 메모리 반도체 장치의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 읽기 단계에서 선택적으로 활성 기둥과 공통 소오스 라인을 전기적으로 연결할 수 있는 메모리 반도체 장치의 동작 방법을 제공하는 데 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 웰 영역 및 소오스 영역을 포함하는 반도체기판, 상기 반도체기판의 웰 영역으로부터 수직하게 연장된 활성기둥들 및 상기 활성 기둥과 상기 소오스 영역 사이의 전기적 연결을 제어하는 하부 선택 라인을 구비하는 메모리 반도체 장치를 제공한다.
일 실시예에 따르면, 상기 하부 선택 라인과 상기 웰 영역은 모오스 커패시터를 구성할 수 있다. 이 경우, 상기 하부 선택 라인과 상기 웰 영역 사이에는 상기 모오스 커패시터를 구성하는 유전막이 더 개재될 수 있으며, 상기 유전막은 상기 하부 선택 라인에 인가되는 전압에 의해 반전 영역(inversion layer)이 상기 웰 영역에 형성되는 것을 가능하게 하는 두께를 갖는다. 이에 더하여, 상기 하부 선택 라인과 상기 소오스 영역 사이의 거리는 상기 반전 영역의 최대 폭보다 짧은 것이 바람직하다.
일 실시예에 따르면, 상기 하부 선택 라인, 상기 웰 영역, 상기 소오스 영역 및 상기 활성 기둥은 상기 활성기둥과 상기 웰 영역 사이 및 상기 활성 기둥과 상기 소오스 영역 사이의 전기적 연결을 제어하는 하부 선택 트랜지스터를 구성할 수 있다. 이 경우, 상기 하부 선택 라인은 상기 하부 선택 트랜지스터의 게이트 전극으로 사용되고, 상기 하부 선택 라인 아래의 상기 웰 영역 및 상기 하부 선택 라인에 인접하는 상기 활성 기둥의 일부 영역은 상기 하부 선택 트랜지스터의 채널 영역으로 사용되고, 상기 소오스 영역은 상기 하부 선택 트랜지스터의 소오스 전극으로 사용되고, 상기 하부 선택 라인 상부에 위치하는 상기 활성 기둥의 일부 영역은 상기 하부 선택 트랜지스터의 드레인 전극으로 사용될 수 있다. 이때, 상기 하부 선택 라인 상부에 위치하는 상기 활성 기둥의 일부 영역은 상기 하부 선택 라인에 인가되는 전압에 의해 반전됨으로써 상기 하부 선택 트랜지스터의 드레인 전극으로 사용될 수 있다.
본 발명의 실시예들에 따르면, 상기 활성 기둥은 단결정 실리콘 또는 쉘(shell) 모양의 다결정 실리콘일 수 있다. 상기 쉘 모양의 활성 기둥의 내부는 절연성 물질로 채워질 수 있으며, 상기 쉘의 두께(shell thickness)는 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다.
본 발명의 실시예들에 따르면, 상기 활성 기둥은 상기 웰 영역과 같은 도전형을 갖는 몸체부 및 상기 웰 영역과 다른 도전형을 갖는 드레인 영역을 포함하고, 상기 웰 영역 및 상기 소오스 영역은 서로 다른 도전형을 갖는다. 이때, 상기 몸체부는 상기 웰 영역과 같은 도전형을 가지면서 상기 웰 영역에 직접 연결됨으로써, 상기 웰 영역과 상기 몸체부는 등전위를 형성할 수 있다.
일 실시예에 따르면, 상기 활성 기둥들을 연결하는 비트라인들, 상기 비트라인과 상기 활성기둥 사이의 전기적 연결을 제어하는 상부 선택 라인들, 상기 상부 선택 라인과 상기 하부 선택 라인 사이에 배치되는 적어도 하나의 게이트 패턴 및 상기 게이트 패턴과 상기 활성 기둥 사이에 배치되는 정보 저장막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 적어도 하나의 게이트 패턴은 서로 이격되면서 차례로 적층된 복수의 게이트 패턴들을 포함하고, 상기 메모리 반도체 장치는 상기 게이트 패턴들 사이에는 배치되는 게이트 층간절연막들을 더 포함할 수 있다. 이때, 상기 게이트 패턴들 사이의 간격은 상기 게이트 패턴에 인가되는 전압에 의해 생성되는 반전 영역의 폭의 두배보다 좁을 수 있다.
일 실시예에 따르면, 상기 정보 저장막은 전하 저장막을 포함할 수 있다. 예 를 들면, 상기 정보 저장막은 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 또한, 상기 정보저장막은 상기 상부 선택 라인과 상기 활성 기둥 사이로 연장되거나 상기 하부 선택 라인과 상기 활성 기둥 사이로 연장될 수 있다. 이에 더하여, 상기 활성 기둥의 폭은 상기 비트라인으로부터 상기 웰 영역으로 갈수록 감소되거나 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 반도체기판은 메모리 셀 스트링들이 배치되는 셀 어레이 영역 및 상기 메모리 셀 스트링을 동작시키는 주변 회로가 배치되는 주변 회로 영역을 포함할 수 있다. 이때, 상기 하부 선택 라인은 상기 메모리 셀 스트링을 구성하는 하부 선택 트랜지스터의 게이트 전극으로 사용되면서, 동시에 상기 주변 회로를 구성하는 주변 트랜지스터들 중의 적어도 하나의 게이트 전극으로 사용될 수 있다.
이에 더하여, 상기 셀 어레이 영역에서 상기 하부 선택 라인과 상기 반도체기판 사이에는, 상기 하부 선택 트랜지스터의 게이트 절연막으로 사용되는 유전막이 더 배치되고, 상기 주변 회로 영역에서 상기 하부 선택 라인과 상기 반도체기판 사이에는 적어도 하나의 주변 회로 게이트 절연막을 더 배치될 수 있다. 이때, 상기 주변 회로 게이트 절연막 중의 적어도 하나와 상기 유전막은 동일한 두께 및 동일한 물질로 형성될 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 웰 영역 및 비트라인들을 수직하게 연결하는 활성 기둥들을 이용하여 구성되는 수직형 셀 스트링들을 구비하는 메모리 반도체 장치의 동작 방법을 제공한다. 이 방법은 상기 웰 영역에 양의 전압을 인가하여 상기 메모리 셀 스트링의 메모리 셀들에 저장된 정보를 소거하는 단계를 포함한다.
이에 더하여, 상기 동작 방법은 상기 웰 영역을 반전시킴으로써, 상기 활성 기둥을 상기 소오스 영역에 전기적으로 연결하는 읽기 단계를 포함할 수 있다. 일 실시예에 따르면, 상기 메모리 반도체 장치는 상기 웰 영역 및 상기 비트라인들 사이에 개재되어 상기 활성 기둥들과 대향하는 복수개의 게이트 도전막들을 더 포함할 수 있으며, 이 경우, 상기 읽기 단계는 상기 웰 영역에 가장 인접하는 게이트 도전막에 인가되는 전압을 이용하여 상기 웰 영역을 반전시키는 단계를 포함할 수 있다. 또한, 상기 동작 방법은 상기 웰 영역을 접지 상태 또는 부유 상태로 만들면서 상기 게이트 도전막들 중의 하나에 양의 전압을 인가하는 프로그램 단계를 포함할 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판 상에, 상기 반도체기판으로부터 연장된 활성 기둥들 및 상기 활성 기둥들의 측벽과 대향하는 측벽을 가지면서 차례로 적층되는 게이트 도전막들을 형성하는 단계를 포함하는 메모리 장치의 제조 방법을 제공한다. 이때, 상기 반도체기판에 가장 인접하는 게이트 도전막은 그것과 상기 반도체기판 사이의 간격이 상기 반도체기판에 반전 영역이 생성되는 것을 가능하게 하는 범위에 있도록 형성된다.
일 실시예에 따르면, 상기 반도체기판은 웰 영역을 갖고, 상기 활성 기둥들은 상기 웰 영역과 같은 도전형을 가지면서 상기 웰 영역으로부터 연장되는 몸체부를 포함할 수 있다.
일 실시예에 따르면, 상기 활성 기둥들을 형성한 후, 상기 활성 기둥들 각각의 상부 영역에 드레인 영역을 형성하는 단계 및 상기 드레인 영역들을 연결하는 비트라인들을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 드레인 영역은 상기 몸체부와 다른 도전형을 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 활성 기둥들을 형성하는 단계는 상기 반도체기판을 씨드층으로 사용하는 에피택시얼 공정을 사용하여 단결정 실리콘층을 형성하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 상기 활성 기둥들을 형성하는 단계는 화학 기상 증착 기술을 이용하여 다결정 실리콘막을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 활성기둥들 및 상기 게이트 도전막들을 형성하는 단계는 상기 반도체기판 상에, 절연막들 및 상기 게이트 도전막들을 교대로 적층하는 단계; 상기 게이트 도전막들 및 상기 절연막들을 패터닝하여 상기 반도체기판을 노출시키는 개구부들을 형성하는 단계; 및 상기 반도체기판과 직접 접촉하면서 상기 개구부들 내에 배치되는 상기 활성 기둥들을 형성하는 단계를 포함할 수 있다. 이 경우, 상기 활성 기둥들을 형성하기 전에, 상기 개구부의 측벽에 정보저장막을 형성하는 단계를 더 포함할 수 있으며, 상기 정보저장막은 상기 개구부의 측벽 전체를 덮도록 형성될 수 있다.
다른 실시예에 따르면, 상기 활성기둥들 및 상기 게이트 도전막들을 형성하는 단계는 상기 반도체기판 상에 게이트 층간절연막들 및 희생막들을 교대로 적층하는 단계; 상기 희생막들 및 상기 게이트 층간절연막들을 패터닝하여 상기 반도체기판 을 노출시키는 개구부들을 형성하는 단계; 상기 반도체기판과 직접 접촉하면서 상기 개구부들 내에 배치되는 바 모양의 반도체막들을 형성하는 단계; 상기 반도체막들 사이에서 상기 희생막들 및 상기 게이트 층간절연막들을 다시 패터닝하여 상기 희생막들의 측벽들을 노출시키는 예비 게이트 분리 영역들을 형성하는 단계; 상기 예비 게이트 분리 영역을 통해 노출된 상기 희생막들을 선택적으로 제거하여 게이트 영역들을 형성하는 단계; 상기 게이트 영역들을 채우는 게이트 도전막을 형성하는 단계; 및 상기 게이트 도전막을 다시 패터닝하여, 상기 게이트 도전막을 차례로 적층된 게이트 평판들로 분리시키는 게이트 분리 영역을 형성하는 단계를 포함할 수 있다.
이때, 상기 게이트 층간절연막들 및 희생막들을 교대로 적층하는 단계는 상기 반도체기판 상에 상기 게이트 층간절연막보다 상기 희생막을 먼저 형성하는 단계를 포함할 수 있다. 상기 게이트 평판들을 형성하는 단계는 상기 게이트 분리 영역의 바닥면이 상기 게이트 층간절연막들 중의 최하부층의 상부면 및 상기 희생막들 중의 최하부층의 하부면 사이에 위치하도록 실시될 수 있다.
일 실시예에 따르면, 상기 반도체기판은 메모리 셀 스트링들이 배치되는 셀 어레이 영역 및 상기 메모리 트랜지스터들을 동작시키는 주변 회로 트랜지스터들이 배치되는 주변 회로 영역을 포함할 수 있다. 이때, 상기 주변 회로 트랜지스터의 게이트 전극을 형성하는 단계는 상기 셀 어레이 영역에서 상기 반도체기판에 가장 인접하는 게이트 도전막을 형성하는 단계를 이용할 수 있다.
일 실시예에 따르면, 상기 셀 어레이 영역에서 상기 반도체기판에 가장 인접 하는 게이트 도전막을 형성하기 전에, 커패시터 유전막을 형성하는 단계를 더 포함하고, 상기 게이트 도전막을 형성하기 전에, 상기 반도체기판과 이에 가장 인접하는 게이트 도전막 사이에 개재되는 하부 게이트 절연막을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 커패시터 유전막을 형성하는 단계는 상기 하부 게이트 절연막을 형성하는 단계를 이용할 수 있다.
본 발명에 따르면, 웰 영역과 같은 도전형을 가지면서 연결되는 활성 기둥들을 구비하는 메모리 반도체 장치가 제공된다. 이에 따라, 활성 기둥은 전기적으로 고립되지 않기 때문에, 웰 영역에 인가되는 전압을 이용하여 메모리 셀들을 일괄적으로 소거할 수 있다.
또한, 본 발명에 따르면, 활성 기둥과 소오스 영역 사이의 전기적 연결은 하부 선택 라인에 의해 제어된다. 이에 따라, 읽기 단계와 같은 특정한 단계에서, 선택적으로 활성 기둥들과 소오스 영역을 전기적으로 연결시킬 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명에 따른 3차원 메모리 반도체 장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명에 따른 3차원 메모리 반도체 장치(1000)는 3차원적으로 배열되는 복수개의 국소 워드라인들(LWL) 및 2차원적으로 배열되는 복수개의 활성 기둥들(PL)(또는 활성 영역들)을 포함한다.
구체적으로, 상기 국소 워드라인들(LWL)은 전기적으로 분리된 복수개의 워드라인 평면들(wordline plates)(WL_PT)을 구성하고, 상기 워드라인 평면(WL_PT) 각각은, 등전위(equipotential)를 갖도록 공면(coplanar) 상에서 전기적으로 연결된, 소정의 국소 워드라인들(LWL)로 구성된다. 상기 활성 기둥들(PL)은 상기 워드 라인 평면(WL_PT)을 관통하는 방향의 장축들을 갖고, 이에 따라 상기 워드라인 평면들(WL_PT)과 상기 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포된다. 본 발명에 따른 메모리 반도체 장치(1000)의 메모리 셀들(MCs) 각각은 이러한 3차원적으로 분포된 교점들에 형성된다. 결과적으로, 하나의 메모리 셀(MC)은 하나의 활성기둥(PL)과 하나의 국소워드라인(LWL) 또는 워드라인 평면(WL_PT)에 의해 정의된다.
상기 워드라인 평면(WL_PT)과 상기 활성 기둥(PL) 사이에는 정보저장막이 배치될 수 있으며, 일 실시예에 따르면, 상기 정보저장막은 전하저장막일 수 있다. 이 경우, 본 발명에 따른 3차원 메모리 반도체 장치(1000)는, 하나의 활성 기둥(PL)에 형성되는 복수개의 메모리 셀들(MCs)이 하나의 셀 스트링(CSTR)을 구성하는, 낸드형 플래시 메모리 소자일 수 있다.
상기 활성 기둥들(PL)의 일단들은 웰 영역(Well)에 공통적으로 연결되고, 이들의 타단들은 복수개의 비트라인들(BL)에 연결된다. 하나의 비트라인(BL)은 복수개의 활성 기둥들(PL)이 연결되지만, 하나의 활성 기둥(PL)은 하나의 비트라인(BL)에 연결된다. 결과적으로 하나의 비트라인(BL)에는 복수개의 셀 스트링들(CSTR)이 연결된다.
알려진 것처럼, 하나의 메모리 셀(MC)을 선택적으로 쓰고/읽기 위해서는 하나의 셀 스트링(CSTR)(즉, 하나의 활성 기둥(PL))을 독립적으로 선택할 수 있어야 한다. 이를 위해, 상기 비트라인들(BL) 및 이에 인접하는 워드라인 평면(WL_PT) 사이에는, 상기 비트라인들(BL)을 가로지르는 상부 선택 라인들(USL)(upper selection lines)이 배치된다. 상기 상부 선택 라인들(USL) 각각은 상기 활성 기둥(PL)과 상기 비트 라인(BL) 사이의 전기적 연결을 제어하도록 구성되며, 이에 따라, 하나의 활성 기둥(PL)은 하나의 비트라인(BL)과 하나의 상부 선택 라인(USL)에 의해 독립적으로 선택될 수 있다. 후술할 것처럼, 상기 상부 선택 라인(USL)과 상기 활성 기둥(PL)은 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
상기 웰 영역(Well) 내에는, 상기 비트라인(BL)으로부터의 전류 경로 또는 상기 비트라인(BL)을 향한 전류 경로를 형성하는 소오스 영역(S)이 형성될 수 있다. 이에 더하여, 이러한 전류 경로를 제어하기 위해, 상기 웰 영역(Well) 및 이에 인접하는 워드라인 평면(WL_PT) 사이에는, 상기 활성 기둥들(PL)과 상기 웰 영역(Well) 사이의 전기적 연결을 제어하는 하부 선택 라인들(LSL)(lower selection lines)이 배치된다. 일 실시예에 따르면, 상기 하부 선택 라인들(LSL)은 도시된 것처럼 서로 전기적으로 연결되어 등전위를 갖는 하부 선택 평면(LS_PT)(lower selection plate)을 구성할 수 있다. 상기 하부 선택 라인들 또는 하부 선택 평면(LSL or LS_PT)과 상기 웰 영역(Well)은, 도시된 것처럼, 모오스 커패시터를 구성할 수 있다.
이 경우, 상기 비트라인(BL)과 상기 소오스 영역(S) 사이의 전류 경로는 두가지 방법들을 통해 제어될 수 있다. 그 하나는, 상술한 것처럼, 상기 비트라인(BL) 및 상기 상부 선택 라인(USL)에 의해 제어되고, 다른 하나는 상기 하부 선택 라인들(LSL) 또는 상기 하부 선택 평면(LS_PT)에 의해 제어될 수 있다. 본 발명에 따르면, 상기 소오스 영역(Well)과 상기 활성기둥들(PL) 사이의 전기적 연결을 제어하기 위해, 상기 하부 선택 라인들(LSL)은 상기 웰 영역(Well)의 전위를 직접 제어할 수 있도록 구성된다.
본 발명의 일 측면에 따르면, 상기 하부 선택 라인들(LSL) 또는 상기 하부 선택 평면(LS_PT)은 상기 웰 영역(Well)과 모오스 커패시터를 구성함으로써, 상기 웰 영역(Well)의 전위는 상기 하부 선택 라인들(LSL)에 인가되는 전위에 의해 제어될 수 있다. 즉, 상기 하부 선택 라인들(LSL)에 인가되는 전위에 의해, 상기 웰 영역(Well)에는 상기 소오스 영역(S)과 상기 활성기둥들(PL) 사이의 전기적 연결을 가능하게 하는 반전 영역이 형성될 수 있다. 이를 위해, 차폐층으로 기능할 수 있는 어떠한 도전성 박막도 상기 웰 영역(Well)과 상기 하부 선택 라인들(LSL) 사이에 형성되지 않고, 상기 웰 영역(Well)과 상기 하부 선택 라인들(LSL)은 그들 사이의 간격(즉, 모오스 커패시터 유전막의 두께)이 상기 반전 영역의 생성을 가능하게 하는 범위를 갖도록 형성되는 것이 바람직하다. 이에 더하여, 상기 반전 영역과 상기 소오스 영역(S)이 전기적으로 연결되도록, 도 2에 도시된 것처럼, 상기 하부 선택 라인들(LSL)과 상기 소오스 영역(S)은 그들 사이의 거리가 상기 반전 영역의 최대 폭보다 짧도록 형성된다.
본 발명의 일 측면에 따르면, 상기 활성 기둥(PL) 및 상기 웰 영역(Well)은 연속적인 단결정 구조의 반도체일 수 있다. 이에 더하여, 이들(PL 및 Well)이 연결되는 영역에서, 이들은 동일한 도전형을 갖도록 형성됨으로써 전기적으로 서로 연결될 수 있다. 즉, 이들이 연결되는 영역에서는, 정류 기능을 갖는 어떠한 소자(예를 들면, 다이오드)도 형성되지 않는다. 이에 따라, 상기 웰 영역(Well)에 인가되 는 전압은 상기 활성 기둥(PL)으로 직접 전달될 수 있다. 한편, 본 발명의 변형된 실시예에 따르면, 상기 활성 기둥(PL) 및 상기 웰 영역(Well)은 상기 연결 영역에서 같은 도전형을 갖되, 상기 활성 기둥(PL)은 다결정 또는 비정질 구조의 반도체를 포함할 수 있다.
한편, 상기 활성 기둥(PL)은, 상기 비트라인(BL)과 연결되는 영역에서, 상기 웰 영역(Well)과 다른 도전형을 갖는 불순물 영역(이하, 드레인 영역(D))을 더 포함할 수 있다. 이에 따라, 상기 비트라인(BL)에 인가되는 전압은 상기 활성 기둥(PL)에 반전 영역에 형성될 경우에만 상기 웰 영역(Well) 또는 상기 소오스 영역(S)으로 전달될 수 있다. 이때, 본 발명의 일 실시예에 따르면, 상기 하부 선택 라인(LSL)과 유사하게, 상기 국소 워드라인들(WL) 및 상기 상부 선택 라인(USL)은 상기 활성 기둥(PL)과 모오스 커패시터를 구성할 수 있다. 이에 따라, 상기 국소 워드라인들(LWL) 및 상기 상부 선택 라인(USL)에 인가되는 전압들은 상기 비트라인(BL)에 인가되는 전압이 상기 웰 영역(Well) 또는 상기 소오스 영역(S) 전달되는 과정을 제어할 수 있으며, 본 발명에 따른 메모리 장치는, 후술할 것처럼, 메모리 셀들의 프로그램 또는 읽기 동작을 위해 이러한 제어 방법을 사용한다.
도 2 및 도 3은 도 1을 참조하여 설명된 본 발명에 따른 3차원 메모리 반도체 장치를 구현하기 위한 일 실시예를 도시하는 평면도 및 사시도로서, 도 1을 참조하여 앞서 설명된 본 발명의 기술적 특징들은 설명의 간결함을 위해 아래에서 생략될 수 있다.
도 2 및 도 3을 참조하면, 반도체기판(100) 상에는 서로 이격되면서 차례로 적층된 게이트 도전막들이 배치된다. 각각의 게이트 도전막들은 2차원적으로 배열되는 개구부들(O)을 갖도록 형성된다. 이때, 상기 반도체기판(100)은 웰 영역(Well) 및 소오스 영역(S)을 포함할 수 있다. 상기 소오스 영역(S)은 상기 웰 영역(Well)과 다른 도전형을 갖도록 형성됨으로써, 상기 웰 영역(Well) 및 상기 소오스 영역(S)은 다이오드를 구성한다. 예를 들면, 상기 웰 영역(Well)은 p-형 실리콘이고, 상기 소오스 영역(S)은 n-형 실리콘일 수 있다. 일 실시예에 따르면, 상기 웰 영역(Well)은 이와 다른 도전형을 갖는 적어도 하나의 또다른 웰 영역(도시하지 않음)에 의해 둘러싸임으로써, 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)를 구성할 수 있다.
상기 반도체기판(100)에 가장 인접하는 게이트 도전막은 상기 하부 선택 라인(LSL) 또는 상기 하부 선택 평면(LS_PT)으로 사용되고, 상기 반도체기판(100)으로부터 가장 이격된 게이트 도전막은 상기 상부 선택 라인들(USL)로 사용된다. 상기 최하부 및 최상부 게이트 도전막들(LS_PT 및 USL) 사이에 배치되는 다른 게이트 도전막들은 상기 국소 워드라인들(LWL) 또는 워드라인 평면들(WL_PT)로 사용된다. 변형된 실시예에 따르면, 상기 상부 선택 라인(USL) 또는 상기 하부 선택 라인(LSL)에 더하여, 상기 최하부 및 최상부 게이트 도전막들(LS_PT 및 USL)에 인접하는 적어도 하나의 게이트 도전막들은 더미 상부 선택 라인 또는 더미 하부 선택 라인으로 사용될 수 있다.
상술한 것처럼, 상기 상부 선택 라인들(USL)은 상기 비트라인(BL)을 가로지르도록 형성되며, 이를 위해 상기 상부 선택 라인들(USL)로 사용되는 게이트 도전 막은 도시된 것처럼 라인(line) 또는 스트라이프(stripe) 모양으로 패터닝되어 전기적으로 분리된 도전선들을 형성한다. 이와 달리, 상기 국소 워드 라인들(LWL) 및 상기 하부 선택 라인들(LSL)로 사용되는 게이트 도전막들은, 상술한 것처럼 상기 워드라인 평면(WL_PT) 및 상기 하부 선택 평면(LS_PT)을 구성하도록, 도시된 것처럼 플레이트 모양일 수 있다. 이 경우, 상기 반도체기판(100)으로부터의 거리가 동일한 평면 상에 놓여지는 국소 워드라인들(LWL)은 분리되지 않고 등전위를 가질 수 있다.
상기 게이트 도전막들에 의해 정의되는 상기 개구부들(O) 내에는, 상기 반도체기판(100)으로부터 연장되는 활성 기둥들(PL)이 배치된다. 상기 활성 기둥들 각각(PL)은 상기 웰 영역(Well)에 인접하는 몸체부(B) 및 상기 상부 선택 라인(USL)에 인접하는 드레인 영역(D)을 포함할 수 있다. 이때, 상기 몸체부(B)는 상기 웰 영역(Well)과 같은 도전형이고, 상기 드레인 영역(D)은 상기 웰 영역(Well)과 다른 도전형일 수 있다. 이에 따라, 상기 몸체부(B)와 상기 드레인 영역(D)은 다이오드를 구성한다. 또한, 상기 활성 기둥(PL)은 상기 반도체기판(100)으로부터 연속적으로 성장된 단결정 구조의 반도체일 수 있다. 변형된 실시예에 따르면, 상기 활성 기둥(PL)은 증착 공정을 통해 형성됨으로써, 상기 반도체기판(100)과 불연속적인 경계면을 갖는 다결정 또는 비정질 구조의 반도체일 수 있다. 또다른 변형된 실시예에 따르면, 상기 활성 기둥(PL)은 상기 반도체기판(100)과 불연속적인 경계면을 갖는 단결정 구조의 반도체일 수도 있다.
상기 활성 기둥들(PL)과 상기 워드라인 평면들(WL_PT) 사이에는 게이트 절 연막(GI)이 배치된다. 일 실시예에 따르면, 상기 게이트 절연막(GI)은 정보 저장을 위한 박막으로 사용될 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 전하 저장막을 포함할 수 있으며, 더 구체적으로는 도 26 및 도 27에 도시된 것처럼 블록킹 절연막(231), 전하 저장막(232) 및 터널 절연막(233)을 포함할 수 있다. 이 경우, 본 발명에 따른 3차원 메모리 반도체 장치는 전하 트랩형 비휘발성 메모리 장치로 사용될 수 있다. 상기 블록킹 절연막(231), 상기 전하 저장막(232) 및 상기 터널 절연막(233)은 공지된 문헌들에 개시되는 기술적 특징들을 가질 수 있다.
이에 더하여, 본 발명의 일 실시예에 따르면, 상기 게이트 절연막들(GI)은 상기 활성 기둥들(PL)과 상기 워드라인 평면들(WL_PT) 사이로부터, 상기 하부선택 평면(LS_PT) 또는 상기 상부 선택 라인(USL)과 상기 활성 기둥(PL) 사이로 연장될 수 있다. 즉, 상기 게이트 절연막(GI)은 상기 활성 기둥들(PL)과 상기 게이트 도전막들(즉, WL_PT, LS_PT 및 USL) 사이에 형성될 수 있다.
한편, 상기 하부 선택 라인들 또는 하부 선택 평면(LSL or LS_PT)과 상기 웰 영역(Well)은, 도 1 및 도 7에 도시된 것처럼, 모오스 커패시터를 구성할 수 있다. 이러한 모오스 커패시터를 위해, 상기 하부 선택 라인(LSL)과 상기 웰 영역(Well) 사이에는 커패시터 유전막(capacitor dielectric; CD)이 개재될 수 있다. 본 발명에 따르면, 상기 웰 영역(Well)의 전위는 상기 하부 선택 라인(LSL)에 의해 직접 제어된다. 이를 위해, 상기 하부 선택 라인(LSL)과 상기 웰 영역(Well) 사이에는 차폐막으로 기능할 수 있는 도전성 박막이 개재되지 않는 것이 바람직하다. 또한, 동일한 이유에서, 상기 커패시터 유전막(CD)의 두께는 상기 하부 선택 라 인(LSL)에 인가되는 전압에 의해 상기 웰 영역(Well)이 반전되는 것을 가능하게 하는 범위에서 선택된다.
여기서, 상기 하부 선택 라인(LSL)에 인가되는 전압이 높을 경우, 상기 웰 영역(Well)은 상기 커패시터 유전막(CD)의 두께에 상관없이 반전될 수 있다. 하지만, 과도하게 높은 전압은 이를 생성하기 위한 주변 회로 및 이를 전달하기 위한 배선 회로의 구성을 과도하게 어렵게 만든다. 이런 이유에서, 상기 하부 선택 라인(LSL)에 인가되는 전압은 합리적인 수준에서 선택돼야 한다. 상기 커패시터 유전막(CD)의 두께 및 유전상수는, 상기 하부 선택 라인(LSL)의 전압에 대한 이러한 한정 및 상기 웰 영역(Well)의 전위의 제어에 대한 기술적 요구를 충족시키도록 선택되는 것이 바람직하다. 본 발명이 일 실시예에 따르면, 후술할 것처럼, 상기 커패시터 유전막(CD)은 주변회로를 구성하는 트랜지스터들의 게이트 절연막으로 형성될 수 있다.
상술한 것처럼, 상기 하부 선택 라인(LSL), 상기 국소 워드라인들(WL) 및 상기 상부 선택 라인(USL)은 상기 활성 기둥(PL)과 모오스 커패시터를 구성할 수 있다. 이 경우, 상기 하부 선택 라인(LSL), 상기 국소 워드라인들(WL) 및 상기 상부 선택 라인(USL)에 인가되는 전압에 의해, 도 4에 도시된 것처럼, 이와 마주보는 상기 활성 기둥(PL)의 표면에는 반전 영역들(I)이 형성될 수 있다. 본 발명의 일 실시예에 따르면, 이러한 반전 영역들(I)이 서로 중첩되어 전기적 연결 경로를 형성할 수 있도록, 상기 게이트 도전막들(즉, WL_PT, LS_PT 및 USL) 사이의 간격(T2)은 상기 반전 영역(I)의 최대 폭(W)보다 짧을 수 있다. 또는, 도 5에 도시된 것처 럼, 상기 게이트 도전막들(즉, WL_PT, LS_PT 및 USL) 사이의 상기 활성 기둥(PL)은 상기 게이트 도전막들(즉, WL_PT, LS_PT 및 USL)에 인가되는 전압에 의한 기생 전기장(fringe field; FF)에 의해 반전될 수 있다.
한편, 상기 게이트 도전막들(즉, WL_PT, LS_PT 및 USL) 사이에 형성되는 반전 영역들(I)은 인접하는 모오스 커패시터들을 직렬로 연결하는 전극으로 기능한다. 즉, 이 실시예에 따른 메모리 반도체 장치(1000)의 셀 스트링(CSTR)은, 도 6에 도시된 것처럼, 직렬로 연결된 메모리 셀 트랜지스터들로 구성된 것으로 이해될 수도 있다. 이때, 상기 게이트 도전막들(즉, WL_PT, LS_PT 및 USL)은 상기 메모리 셀 트랜지스터의 게이트 전극으로 기능하고, 상기 반전 영역들(I)은 소오스 및 드레인 전극으로 기능한다.
상기 비트라인들(BL)은 도 3에 도시된 것처럼, 상기 비트라인들(BL)은 상기 상부 선택 라인들(USL)과 교차하도록 배치되며, 소정의 플러그를 통해 상기 드레인 영역(D)에 전기적으로 연결될 수 있다. 또는, 상기 비트라인들(BL)은 도 4 및 도 5에 도시된 것처럼 직접 상기 드레인 영역(D)에 접촉할 수 있다. 상기 워드라인 평면들(WL_PT) 각각은 상술한 것처럼 전기적으로 분리되는 것이 요구된다. 이를 위해, 도 2 및 도 3에 도시된 것처럼, 이들 각각은 워드라인 콘택들(WL_CT)을 통해 전기적으로 분리된 전역워드라인들(global word line; GWL) 각각에 연결된다. 상기 워드라인 콘택들(WL_CT)은 메모리 셀 어레이 또는 어레이 블록들의 가장자리에 형성될 수 있으며, 그 각각이 서로 다른 워드라인 평면들(WL_PT)에 접속할 수 있도록, 상기 워드라인 평면들(WL_PT)은 서로 다른 넓이를 갖도록 형성된다. 예를 들 면, 도 2 및 도 3에 도시된 것처럼, 상기 워드라인 평면들(WL_PT)은 계단형 구조를 갖도록 형성될 수 있다.
상기 소오스 영역(S)은 공통 소오스 라인(CSL)에 전기적으로 연결된다. 이를 위해, 상기 공통 소오스 라인(CSL)과 상기 소오스 영역(S) 사이에는 상기 워드라인 평면들(WL_PT)을 관통하는 소오스 콘택 플러그(S_CT)가 개재될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 비트라인들(BL)의 상부에 배치될 수 있으며, 금속성 물질로 형성될 수 있다. 일 실시예에 따르면, 도 3에 도시된 것처럼, 상기 소오스 콘택 플러그(S_CT)는 금속성 물질로 형성될 수 있다. 이 경우, 상기 소오스 콘택 플러그(S_CT)는 상기 워드라인 콘택 플러그(WL_CT)를 형성하기 위한 공정을 이용하여 형성될 수 있으며, 그 결과 상기 소오스 콘택 플러그(S_CT)와 상기 워드라인 콘택 플러그(WL_CT)는 동일한 물질로 형성될 수 있다. 다른 실시예에 따르면, 도 12 및 도 13에 도시된 것처럼, 상기 소오스 콘택 플러그(S_CT)는 상기 활성 기둥(PL)과 동일한 반도체 물질로 형성될 수 있으며, 이 경우, 상기 소오스 콘택 플러그(S_CT)는 상기 소오스 영역(S)과 같은 도전형을 갖도록 형성될 수 있다.
이에 더하여, 상기 전역 워드라인(GWL), 상기 비트라인(BL), 상기 전역 하부 선택 라인(GLSL), 상기 상부 선택 라인(USL), 상기 웰 영역(Well), 상기 공통 소오스 라인(CSL)은 주변 회로 영역에 배치되어 기능 회로들을 구성하는 주변 트랜지스터들에 전기적으로 연결될 수 있다. 이러한 연결을 위해 요구되는 콘택 플러그들 중의 적어도 하나는 상기 워드라인 콘택 플러그(WL_CT) 형성을 위한 공정을 이용하여 형성될 수 있다.
[동작 방법]
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 동작 방법을 설명하기 위한 회로도 및 전압조건표이다. 또한, 도 9 내지 도 11은 각각 본 발명에 따른 메모리 반도체 장치의 프로그램, 소거 및 읽기 동작을 설명하기 위한 사시도들이다.
도 7 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 프로그램 동작은 상기 워드라인 평면(WL_PT)과 상기 활성 기둥(PL) 사이의 전압 차이를 이용하여 전하를 상기 전하 저장막에 주입하는 단계를 포함한다. 상기 전하는 파울러-노던하임 터널링 현상을 통해 상기 활성 기둥(PL)으로부터 상기 전하 저장막으로 주입되는 전자일 수 있다.
본 발명에 따른 메모리 반도체 장치의 메모리 셀들은 3차원적으로 배열되기 때문에, 각각의 메모리 셀들을 독립적으로 프로그램하기 위해서는, 선택된 메모리 셀에 대응되는 워드라인 평면(이하, 선택 워드라인(Sel.WL)) 및 대응되는 활성 기둥(PL)을 독립적으로 선택하는 것이 요구된다. 일 실시예에 따르면, 상기 선택 워드라인(Sel.WL)과 나머지 워드라인 평면들(이하, 비선택 워드라인(Unsel.WL))에 서로 다른 전압들을 인가하는 단계를 포함한다. 예를 들면, 상기 선택 워드라인(Sel.WL)에는 프로그램 전압(VPGM)이 인가되고, 상기 비선택 워드라인(Unsel.WL)에는 패스 전압(VPASS)이 인가된다.
이때, 상기 패스 전압(VPASS)은, 상기 비트라인(BL)에 인가되는 전압이 상기 선택 워드라인(Unsel.WL)에 대향하는 상기 활성 기둥(PL)의 표면으로 전달되도록, 상기 활성 기둥(PL)에 상기 반전 영역(I)을 형성할 수 있는 문턱 전압보다 큰 크기이다. 또한, 상기 패스 전압(VPASS)은 선택되지 않은 메모리 셀들이 프로그램되는 것을 방지할 수 있도록, 상기 FN-터널링을 유발할 수 있는 최소의 전압(이하, 터널링 전압)보다 작은 크기이다. 즉, 상기 패스 전압(VPASS)은 상기 문턱 전압과 상기 터널링 전압 사이의 크기일 수 있다. 이에 비해, 상기 프로그램 전압(VPGM)은 상기 터널링 전압보다 큰 크기이다.
상술한 것처럼, 본 발명에 따르면, 상기 비트라인들(BL)과 상기 상부 선택 라인들(USL)은 서로 교차하도록 형성되기 때문에, 상기 활성 기둥(PL)은 대응되는 비트라인(이하, 선택 비트라인(Sel.BL)) 및 대응되는 상부 선택 라인(이하, 선택된 상부선택라인(Sel.USL))에 의해 선택될 수 있다. 예를 들면, 상기 FN-터널링을 위해, 상기 선택 비트라인(Sel.BL)에는 상기 프로그램 전압(VPGM)보다 낮은 전압(예를 들면, 접지 전압(GND))이 인가되고, 상기 선택된 상부선택라인(Sel.USL)에는 상기 문턱 전압보다 높은 전압(예를 들면, 전원 전압(VCC))이 인가될 수 있다. 이 경우, 상기 선택 비트라인(Sel.BL)의 접지 전압(GND)은, 상기 패스전압(VPASS)에 의해 생성되는 상기 반전 영역들(I)을 경유하여 상기 선택 워드라인(Sel.WL)과 대향하는 상기 활성영역(PL)의 표면으로 전달됨으로써, 요구된 FN-터널링이 선택된 메모리 셀에서 발생한다.
이때, 본 발명에 따른 3차원적 메모리 반도체 장치의 경우, 선택되지 않는 활성 기둥들(PL)은 상기 선택 워드라인(Sel.WL)과 교차하기 때문에, 상기 선택 워드라인(Sel.WL)에 인가되는 상기 프로그램 전압(VPGM)은 선택되지 않은 활성 기둥들과 상기 선택 워드라인(Sel.WL)의 교점에 형성되는 복수의 메모리 셀들을 프로그램시킬 수 있다. 본 발명은 잘 알려진 셀프-부스팅(self-boosting) 기술을 사용하여 이러한 의도되지 않은 프로그램을 방지할 수 있다. 예를 들면, 상기 비선택된 상부선택라인들(Unsel.USL)에 전원 전압을 인가함으로써, 상기 비선택된 상부선택라인들(Unsel.WL)을 게이트 전극으로 갖는 선택 트랜지스터들을 턴-오프시킬 수 있다. 이 경우, 상기 비선택 활성 기둥들은 상기 비선택 비트라인(Unsel.BL)과 전기적으로 연결되지 않은 플로팅 상태가 되어, 상기 선택 워드라인(Sel.WL)에 인가되는 프로그램 전압(VPGM)에 의해 높아진 전위(elevated potential)를 갖게 된다. 상기 비선택 활성 기둥들의 이러한 높아진 전위는 상기 프로그램 전압(VPGM)과의 전위차를 감소시키기 때문에, 의도되지 않은 프로그램은 방지될 수 있다. 이때, 상기 하부 선택 라인(LSL) 및 상기 웰 영역(Well)은 접지 전압이 인가되거나 플로팅 상태에 있을 수 있다. 본 발명의 다른 실시예에 따르면, 상기 하부 선택 라인(LSL)에는 상기 활성 기둥들(PL)을 반전시킬 수 있는 전압이 인가될 수 있다.
도 7, 도 8 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 소거 동작은 상기 워드라인 평면(WL_PT)과 상기 활성 기둥(PL) 사이의 전압 차이를 이용하여 상기 전하 저장막에 저장된 전하를 상기 활성 기둥(PL)으로 방출하는 단계를 포함한 다. 상기 소거 동작 역시 상기 프로그램 동작과 동일하게 파울러-노던하임 터널링 현상을 이용하여 수행될 수 있다.
본 발명에 따르면, 복수개의 메모리 셀들을 동시에 소거(erase)한다. 이를 위해, 도시한 것처럼, 선택된 워드라인들(WL)과 웰 영역(Well)에 각각 접지 전압 및 소거 전압(VERS)을 인가한다. 본 발명의 일 실시예에 따르면, 상기 소거 전압(VERS)은 양의 크기일 수 있으며, 대략 10 V 내지 20V일 수 있다.
이때, 도 1 내지 도 7에 도시된 것처럼, 상기 활성 기둥들(PL)(특히, 상기 몸체부(B))는 상기 웰 영역(Well)과 동일한 도전형으로 연결되기 때문에, 상기 웰 영역(Well)에 인가되는 소거 전압(VERS)은 이에 연결된 상기 활성 기둥들(PL)로 전달될 수 있다. 그 결과, 상기 전하저장막(232)에 저장된 전하들은 상기 소거 전압(VERS)과 상기 접지 전압(GND) 사이의 전위차에 의해 외부로 방출된다. 예를 들면, 상기 전하저장막(232)에 저장된 전하가 전자인 경우, 이들은 상기 활성기둥(PL)으로 방출된다. 한편, 상기 비트라인들(BL), 상기 상부 선택 라인들(USL), 상기 하부 선택 라인들(LSL) 및 상기 공통 소오스 라인(CSL)은, 전류 경로가 형성되는 것을 차단하기 위해, 도시된 것처럼, 플로팅 상태일 수 있다.
이처럼, 상기 웰 영역(Well)에 인가되는 소거 전압(VERS)이 상기 활성 기둥들(PL)로 직접 전달될 수 있기 때문에, 상술한 것처럼, 상기 워드라인들(WL)에 접지전압(GND)을 인가함으로써 메모리 셀들을 소거하는 것이 가능하다. 즉, 본 발명 에 따른 소거 동작은 상기 워드라인들(WL)에 음의 전압(negative voltage)를 인가하거나 게이트-유도-드레인-누설전류(gate induced drain Leakage; GIDL)를 이용할 필요가 없고, 그 결과 통상적인 2차원 낸드형 플래시 메모리 소자의 소거 방법이 동일하게 적용될 수 있다. 하지만, 이러한 2차원 낸드형 플래시 메모리 소자의 통상적인 소거 방법이 활성 기둥들을 갖는 본 발명에 따른 3차원 낸드형 플래시 메모리 소자에 적용될 수 있는 이유는, 상기 웰 영역(Well)에 인가되는 소거 전압(VERS)이 상기 활성 기둥들(PL)로 직접 전달될 수 있도록 구성되는 본 발명에 따른 메모리 장치의 구조적 특징의 결과이다.
도 7, 도 8 및 도 11을 참조하면, 본 발명의 일 실시예에 따른 읽기 동작은 상기 소오스 영역(S) 및 상기 드레인 영역(D) 사이를 흐르는 읽기 전류를 센싱하는 단계를 포함한다. 이러한 읽기 전류는 상기 전하저장막(232)에 저장된 전하들의 수에 따라 달라지기 때문에, 상기 전류의 센싱은 상기 메모리 셀(MC)에 저장된 정보를 판단하는 것을 가능하게 한다.
보다 구체적으로, 상기 읽기 동작은 상기 선택 워드라인(Sel.WL)에는 0V를 인가하고, 상기 비선택 워드라인들(Unsel.WL), 상기 하부 선택 라인(LSL) 및 상기 선택된 상부선택라인(Sel.USL)에는 읽기 전압(VREAD)을 인가하고, 상기 선택 비트라인(Sel.BL)에는 프리차징 전압(VPCHR)을 인가한다. 이에 더하여, 상기 비선택된 상부선택라인(Unsel.USL), 상기 공통 소오스 라인(CSL) 및 상기 웰 영역(Well)은 접지 전압을 인가한다.
이때, 상기 읽기 전압(VREAD)은 상기 활성 기둥들(PL) 및 상기 웰 영역(Well)의 표면에 반전 영역(I)을 형성할 수 있도록, 문턱 전압보다 높다. 이 경우, 앞서 설명된 종래 기술과 달리, 상기 웰 영역(Well)과 상기 하부 선택 라인(LSL)은 모오스 커패시터를 구성하기 때문에, 상기 웰 영역(Well)은 상기 하부 선택 라인(LSL)에 인가되는 읽기 전압에 의해 반전된다. 그 결과, 상기 소오스 영역(S)과 상기 활성 기둥들(PL)이 전기적으로 연결될 수 있다. 또한, 상기 비선택 워드라인들(Unsel.WL)에 인가되는 읽기 전압은 상기 활성 기둥들(PL)의 대향하는 표면을 반전시키기 때문에, 상기 읽기 전류를 위한 경로가 상기 소오스 및 드레인 영역들 사이에 형성될 수 있다.
한편, 상기 비선택 워드라인(Unsel.WL)에 인가되는 읽기 전압과 상기 하부 선택 라인(LSL)에 인가되는 읽기 전압은 각각 상기 활성 기둥들(PL) 및 상기 웰 영역(Well)을 반전시키도록 선택돼야 한다. 이때, 상기 워드라인(WL)과 상기 활성 기둥(PL) 사이의 간격(즉, 게이트 절연막(GI)의 두께) 및 그 사이에 개재되는 물질은 상기 하부 선택 라인(LSL)과 상기 웰 영역(Well) 사이의 간격 및 그 사이에 개재되는 물질과 다를 수 있다.
도 7 내지 도 11을 참조하여 설명된, 본 발명에 따른 메모리 반도체 장치의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 즉, 이 분야에 종사하는 통상의 지식을 가진 자라면, 공지된 기술들에 기초하여 이러한 변형을 구현하는 것은 용이하 다는 것은 자명하므로, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있다.
[제조 방법- 제1실시예 ]
도 14a 내지 도 23a 그리고 도 14b 내지 도 23b는 본 발명의 제 1 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 구체적으로, 도 14a 내지 도 23a는 도 2의 점선 I-I'을 따라 보여지는 단면을 도시하고, 도 14b 내지 도 23b는 도 2의 점선 II-II'을 따라 보여지는 단면을 도시한다.
도 14a 및 도 14b를 참조하면, 반도체기판(100) 상에 하부 게이트 절연막(110) 및 하부 게이트막(120)을 차례로 형성한다. 상기 반도체기판(100)은 메모리 셀들이 형성되는 메모리 셀 영역(또는, 셀 어레이 영역) 및 상기 메모리 셀들을 동작시키기 위한 주변 회로들이 형성되는 주변회로 영역을 포함할 수 있다.
상기 반도체기판(100)은 제 1 도전형을 갖는 단결정 구조의 반도체(예를 들면, p형 실리콘 웨이퍼)일 수 있다. 상기 반도체기판(100)은 다른 도전형의 불순물 영역들에 의해 전기적으로 분리된 영역(즉, 웰 영역)을 구비할 수 있다. 하나의 반도체기판(100)에는 복수개의 웰 영역들이 형성될 수 있으며, 상기 웰 영역들은 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)로 형성될 수도 있다. 이에 더하여, 상기 반도체기판(100)에는 소자분리막(105)이 형성되어, 전기 소자들을 한정할 수 있다.
상기 하부 게이트 절연막(110)은 상기 주변 회로들을 구성하는 주변 트랜지 스터들의 게이트 절연막(이하, 주변 게이트 절연막)으로 사용된다. 이를 위해, 상기 하부 게이트 절연막(110)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있으며, 그 두께는 대략 40 옹스트롬 내지 300 옹스트롬일 수 있다. 한편, 알려진 것처럼, 플래시 메모리 소자는 다양한 두께 및 다양한 물질의 게이트 절연막들을 구비할 수 있으며, 이를 형성하는 방법들은 잘 확립되어 있다. 상기 하부 게이트 절연막(110)은 이러한 플래시 메모리 소자의 공지된 게이트 절연막 형성 기술들 중의 적어도 한가지를 이용하여 형성될 수 있다.
상기 하부 게이트막(120)은 상기 주변 회로들을 구성하는 주변 트랜지스터들의 게이트 전극(이하, 주변 게이트 전극)으로 사용된다. 상기 하부 게이트막(120)은 게이트 전극으로 사용될 수 있도록 도전성 물질들 중의 적어도 한가지로 형성된다. 예를 들면, 상기 하부 게이트막(120)은 도핑된 다결정 실리콘과 같은 도전성 물질로 형성될 수 있다. 한편, 다결정 실리콘은 금속성 물질들에 비해 상대적으로 높은 비저항을 갖기 때문에, 상기 주변 게이트 전극의 저항을 줄이기 위해, 상기 하부 게이트막(120)의 상부에는 낮은 비저항을 갖는 물질로 형성되는 보조 하부 게이트막(130)이 더 형성될 수 있다. 상기 보조 하부 게이트막(130)은 실리사이드막들 및 금속막들 중의 적어도 한가지일 수 있다.
도 15a 및 도 15b를 참조하면, 상기 보조 하부 게이트막(130) 및 상기 하부 게이트막(120)을 차례로 패터닝하여, 차례로 적층된 하부 게이트 패턴(125) 및 보조 하부 게이트 패턴(135)으로 구성되는 주변 게이트 패턴을 형성한다. 상기 주변 게이트 패턴은 상기 주변 회로를 구성하는 주변 트랜지스터들의 게이트 전극들로 사용될 수 있다. 이어서, 상기 주변 게이트 패턴들 양측의 반도체기판(100) 내에 상기 주변 트랜지스터들의 소오스 및 드레인 전극들로 사용되는 주변 불순물 영역들(140)을 형성한다.
한편, 본 발명의 일 실시예에 따르면, 상기 메모리 셀 영역에서, 상기 하부 게이트 패턴(125)은 및 상기 하부 게이트 절연막(110)은 각각 상기 하부 선택 라인(LSL) 및 상기 커패시터 유전막(CD)으로 사용될 수 있다. 이를 위해, 상기 메모리 셀 영역에 형성된 하부 게이트막(120) 및 상기 보조하부 게이트막(130)은 상기 패터닝 단계에서 식각되지 않는다.
도 16a 및 도 16b를 참조하면, 상기 주변 불순물 영역들(140)이 형성된 결과물 상에 제 1 층간절연막(150)을 형성한 후, 상기 메모리 셀 영역에서 상기 제 1 층간절연막(150) 및 상기 보조 하부 게이트 패턴(135)을 제거하여 상기 하부 게이트 패턴(125)의 상부면을 노출시킨다.
상기 제 1 층간절연막(150)은 실리콘 산화막일 수 있으며, 실리콘 질화막을 더 포함할 수 있다. 이에 더하여, 상기 제 1 층간절연막(150)의 상부에는 도시된 것처럼 식각 저지막(160)이 더 형성될 수 있다. 상기 식각 저지막(160)은 상기 제 1 층간절연막(150)에 대해 식각 선택성을 갖는 물질(예를 들면, 실리콘 질화막)인 것이 바람직하다.
도 17a 및 도 17b를 참조하면, 상기 하부 게이트 패턴(125)이 노출된 결과물 상에, 상부 게이트막들(201, 202, 203, 204, 205) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 형성한다. 이때, 상기 게이트 층간절연막 들(211~216)에 의해 서로 이격되면서 적층되는 상기 상부 게이트막들(201~205)은 상부 게이트 구조체(200)를 구성하고, 이들 사이에 개재되는 상기 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다.
본 발명에 따르면, 상기 상부 게이트막들(201~205)은 상기 워드라인 평면들(WL_PT) 또는 상기 상부 선택 라인들(USL)로 사용된다. 따라서, 도 4를 참조하여 설명한 것처럼, 상기 상부 게이트막들(201~205) 사이의 간격(즉, 상기 게이트 층간절연막들(211~216)의 두께)(T2)은 상기 활성 기둥(PL)에 생성되는 반전 영역(I)의 최대 폭(W)보다 작은 범위를 갖도록 형성될 수 있다. 또한, 게이트 전극으로 사용될 수 있도록, 상기 상부 게이트막들(201~205)은 도전성 물질들 중의 적어도 한가지로 형성된다. (예를 들면, 도핑된 다결정 실리콘.)
상기 상부 게이트막들(201~205)은 본 발명에 따른 메모리 셀 트랜지스터의 게이트로 사용되기 때문에, 이들의 두께(T1)는 메모리 셀 트랜지스터의 채널 길이를 결정한다. 상기 상부 게이트막들(201~205)은 증착 공정을 통해 형성되므로, 상기 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다. 또한, 메모리 셀 트랜지스터들의 채널의 길이 방향이 상기 반도체기판(100)에 수직하기 때문에, 본 발명에 따른 메모리 반도체 장치의 집적도는 상기 상부 게이트막들(201~205)의 두께에 독립적이다. 따라서, 상기 상부 게이트막들(201~205)은 단채널 효과에 따른 기술적 문제를 예방할 수 있는 범위에서 선택될 수 있다.
상기 게이트 층간절연막들(211~216)은 실리콘 산화막으로 형성될 수 있다. 도 5를 참조하여 설명한 것처럼, 상기 반전 영역(I)의 생성은 상기 게이트 도전막들에 인가되는 전압에 의한 기생 전계(fringe field; FF)에 의해 제어될 수 있다. 이러한 반전 영역(I)의 생성을 용이하게 만들기 위해, 상기 게이트 층간절연막들(211~216)은 고유전막들을 더 포함할 수 있다. 상기 고유전막은 상기 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막들 중의 한가지(예를 들면, 실리콘 질화막, 실리콘 산화질화막)일 수 있다. 이때, 상기 상부 게이트막들(201~205) 및 상기 하부 게이트 패턴(125)은 상기 게이트 도전막들을 구성한다.
한편, 상기 상부 게이트 구조체(200) 및 상기 게이트 층간절연 구조체(210)를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정(도 18a 및 도 18b 참조)에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 상부 게이트 구조체(200), 상기 게이트 층간절연 구조체(210) 및 상기 하부 게이트 패턴(125)을 패터닝하여, 상기 메모리 셀 영역에서 상기 반도체기판(100)의 상부면을 노출시키는 개구부들(220, 도 2의 O)을 형성한다.
한편, 상기 개구부들(220)의 측벽이 경사지게 형성될 경우, 상기 메모리 셀 트랜지스터들의 채널 폭이 달라지기 때문에 메모리 셀들의 전기적 특성에서의 불균일함이 나타날 수 있다. 이를 최소화하기 위해, 즉, 상기 개구부들(220)이 수직한 측벽을 가질 수 있도록, 상기 개구부 형성을 위한 패터닝 공정은 이방성 식각 기술을 사용하여 실시될 수 있다. 변형된 실시예에 따르면, 셀간 전기적 특성의 균일성 을 향상시키기 위해, 상기 상부 게이트막들(201~205)이 서로 다른 두께를 갖도록 형성할 수도 있다.
또한, 도시된 것처럼, 상기 식각저지막(160) 또는 상기 제 1 층간절연막(150)의 상부면이 노출되도록, 상기 상부 게이트 구조체(200) 및 상기 게이트 층간절연 구조체(210)은 상기 주변회로 영역에서 제거된다. 상기 식각 저지막(160)은 이러한 제거 과정에서 유발될 수 있는 주변 회로 영역의 손상을 줄일 수 있도록, 상기 하부 게이트 패턴(125) 또는 상기 하부 게이트 절연막(110)을 식각하기 위해 사용되는 식각 레서피에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 상기 개구부들(220)이 형성된 결과물 상에 게이트 절연막(230)을 콘포말하게 형성한다. 상기 게이트 절연막(230)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중의 적어도 한가지일 수 있으며, 게이트 절연막으로 사용되는 공지된 다른 절연성 물질들 중의 한가지로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연막(230)은 정보 저장을 위한 박막을 포함할 수 있다. 예를 들면, 도 26 및 도 27에 도시된 것처럼, 상기 게이트 절연막(230 또는 GI)은 차례로 적층된 블록킹 절연막(231), 전하 저장막(232) 및 터널 절연막(233)을 포함할 수 있다. 상기 전하 저장막(232)은 전하 트랩 사이트들을 갖는 실리콘 질화막 또는 실리콘 산화질화막일 수 있으며, 상기 정보 저장을 위한 박막으로 사용된다. 상기 터널 절연막(233)은 열산화막 또는 화학기상증착 실리콘 산화막일 수 있으며, 상기 블록킹 절연막(231)은 상기 터널 절연막(233)보다 높은 유전상수를 갖는 물질들 중의 적어도 한가지를 포함할 수 있다. 상기 블록 킹 절연막(231), 상기 전하저장막(232) 및 상기 터널 절연막(233)은 공지된 문헌들에 개시된 기술들을 사용하여 또는 변형하여 형성될 수 있다.
한편, 상술한 것처럼, 상기 반도체기판(100)은 상기 개구부들(220)을 채우는 상기 활성 기둥들(300, PL)과 전기적으로 연결되다. 이를 위해서는, 상기 반도체 기판(100)의 상부면을 노출시키는 것이 요구되므로, 상기 개구부(220) 내에 식각 마스크로서 스페이서들(240)을 형성한다. 상기 스페이서들(240)은, 상기 개구부(220) 내에서 상기 게이트 절연막(230)의 내측벽을 덮도록 형성되어, 상기 게이트 절연막(230)을 식각하는 후속 패터닝 공정에서 상기 게이트 절연막(230)에 대한 식각 손상을 감소시킨다.
일 실시예에 따르면, 상기 스페이서들(240)은 상기 게이트 절연막(230, GI)에 대한 식각 손상을 최소화하면서 제거될 수 있는 물질들 중의 한가지일 수 있다. 예를 들어, 상기 스페이서들(240)에 접촉하는 상기 게이트 절연막(GI)이 실리콘 산화막일 경우, 상기 스페이서들(240)은 실리콘 질화막을 형성될 수 있다. 변형된 실시예에 따르면, 상기 스페이서들(240)은 상기 활성 기둥(PL)과 같은 물질로 형성될 수 있다. 예를 들면, 상기 스페이서들(240)은 비정질 또는 다결정 실리콘으로 형성될 수 있다. 이 경우, 상기 스페이서(240)는 별도의 제거 공정 없이 상기 활성 기둥(PL)으로 사용될 수 있다.
도 20a 및 도 20b를 참조하면, 상기 스페이서들(240)을 식각 마스크로 사용하여 상기 노출된 게이트 절연막(230)을 식각한다. 이에 따라, 상기 개구부들(220)의 바닥에서 상기 반도체기판(100)의 상부면이 노출된다. 이때, 도시된 것처럼, 상 기 식각 저지막(160)은 상기 게이트 절연막(230)을 식각하는 동안 또는 그 전에 제거될 수 있다.
이어서, 상기 개구부(220)를 채우는 활성 기둥들(300)을 형성한다. 본 발명에 다르면, 상기 활성 기둥들(300)은 상기 반도체기판(100)과 같은 물질로 형성된다. 일 실시예에 따르면, 상기 활성 기둥(300) 및 상기 반도체기판(100)은 결정 결함없이 연속적으로 이어지는 단결정 구조의 실리콘일 수 있다. 이를 위해, 상기 활성 기둥들(300)은 에피택시얼 기술들 중의 한가지를 사용하여 상기 노출된 반도체기판(100)으로부터 성장될 수 있다. 이때, 상기 스페이서들(240)이 실리콘으로 형성되는 경우, 상기 에피택시얼 공정 동안 단결정화되어, 상기 활성 기둥(300)의 일부를 구성할 수 있다.
다른 실시예에 따르면, 상기 활성 기둥들(300)을 형성하기 전에, 상기 게이트 절연막(230, GI)에 대한 식각 손상을 최소화하면서, 상기 스페이서들(240)을 제거한다. 이어서, 상기 게이트 절연막들(230)을 덮으면서 상기 개구부(220)의 바닥에서 상기 반도체기판(100)과 접촉하는 반도체막을 형성한다. 상기 반도체막은 화학기상증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 상기 활성 기둥(300)으로 사용된다. 이 경우, 상기 반도체막은 다결정 또는 비정질 실리콘으로 형성될 수 있으며, 상기 반도체기판(100)과 상기 반도체막(즉, 300) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다.
이때, 상기 반도체막은 도 26에 도시된 것처럼 상기 게이트 절연막(230)이 형성된 상기 개구부(220)를 채우도록 형성될 수 있다. 하지만, 변형된 실시예에 따 르면, 도 27에 도시된 것처럼 상기 게이트 절연막(230)이 형성된 상기 개구부(220)를 콘포말하게 덮도록 형성될 수 있다. 후자의 경우, 상기 반도체막(즉, 상기 활성 기둥(300))은 원통 또는 쉘 모양으로 형성될 수 있으며, 그 내부 공간은 절연성 물질로 채워질 수 있다. 한편, 상기 반도체막의 두께(즉, 상기 쉘의 두께)는 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다.
본 발명에 따르면, 상기 활성 기둥들(300)은 그것들이 접촉하는 상기 반도체기판(100)과 동일한 도전형을 갖도록 형성된다. 그 결과, 상기 활성 기둥들(300)은 상기 반도체기판(100)과 다이오드를 구성하지 않기 때문에, 상기 활성 기둥들(300)은 상기 반도체기판(100)과 등전위를 가질 수 있다.
도 21a 및 도 21b를 참조하면, 상기 상부 게이트막들(201~205)이 계단 구조를 갖도록, 상기 상부 게이트 구조체(200), 상기 게이트 층간절연 구조체(210) 및 상기 하부 게이트 패턴(125)을 다시 패터닝한다. 이러한 패터닝의 결과로, 상기 상부 게이트막들(201~205)은, 워드라인 콘택 영역을 갖는 상기 워드라인 평면들(WL_PT)으로 사용될 수 있다. 상기 워드라인 콘택 영역은 도 2 및 도 3에 도시된 것처럼 상기 전역 워드라인들(GWL)과 연결될 수 있는 공간을 제공한다.
일 실시예에 따르면, 상기 워드라인 평면들(WL_PT)을 형성하는 공정을 이용하여, 상기 메모리 셀 영역에서 상기 반도체기판(100)의 상부면을 노출시키는 소오스 개구부를 형성할 수 있다. 이후, 그 결과물 상에 제 2 층간절연막(250)을 형성하여, 상기 소오스 개구부를 채운다. 상기 제 2 층간절연막(250)은 상기 메모리 셀 영역과 상기 주변 회로 영역 사이의 상부면들의 높이를 균일하게 만드는데 이용될 수 있다.
이어서, 상기 제 2 층간절연막(250)을 패터닝하여 상기 반도체기판(100)을 노출시키는 콘택홀들을 형성할 수 있다. 상기 콘택홀들은 상기 주변회로 트랜지스터의 주변 불순물 영역들(140) 및 상기 소오스 개구부를 관통하여 상기 메모리 셀 영역의 반도체기판(100)을 노출시킬 수 있다. 일 실시예에 따르면, 상기 콘택홀들을 통해 노출된 반도체기판(100) 내에 불순물들을 주입하는 단계가 실시될 수 있다. 이 경우, 도시된 것처럼, 상기 메모리 셀 영역의 반도체기판(100)에는 셀 스트링들의 공통 소오스 전극으로 사용되는 소오스 영역(S)이 형성되고, 상기 활성 기둥들(300, PL)의 상부 영역에는 셀 스트링들의 드레인 전극들로 사용되는 드레인 영역(D)이 형성된다.
한편, 본 발명의 변형된 실시예에 따르면, 도 24에 도시된 것처럼, 상기 소오스 영역(S)은 상기 주변 게이트 패턴 및 상기 주변 불순물 영역들(140)을 형성하는 단계를 이용하여 형성될 수 있다. 즉, 도 15a 및 도 15b를 참조하여 설명된, 상기 하부 게이트 패턴(125) 및 상기 보조 하부게이트 패턴(135)은 상기 소오스 영역(S)의 반도체기판(100)을 노출시키도록 패터닝될 수 있으며, 상기 소오스(S)은 상기 주변 불순물 영역(140)을 형성하는 동안 형성될 수 있다.
이어서, 상기 콘택홀들을 채우는 콘택 플러그들(260)을 형성한다. 한편, 이 실시예에 따르면, 상기 콘택홀들은 상기 상부 게이트막들 중의 최상부층(205) 또는 상기 워드라인 평면들(205)의 상기 워드라인 콘택 영역을 노출시키도록 형성될 수 있다. 이 경우, 상기 콘택 플러그들(260)은 상기 상부 게이트막들 중의 최상부층(205) 또는 상기 워드라인 평면들(WL_PT)의 상부에도 형성되어, 도 2에 도시된 상부 선택 플러그(USL_CT) 및 워드라인 콘택(WL_CT)으로 사용될 수 있다.
도 22a 및 도 22b를 참조하면, 상기 최상부 상부 게이트막(205)을 패터닝하여 상부 선택 라인들(USL)을 형성한다. 상기 상부 선택 라인들(USL) 각각은 상기 활성 기둥들(PL)을 일차원적으로 연결하도록 형성된다.
일 실시예에 따르면, 상기 상부 선택 라인들(USL)을 형성하는 단계는 상기 콘택 플러그들(260) 상에 제 1 도전막(270)을 형성한 후, 상기 제 1 도전막(270), 상기 최상부 게이트 층간절연막(216) 및 상기 최상부 상부 게이트막(205)을 패터닝하는 단계를 포함할 수 있다. 상기 제 1 도전막(270)은 후속 공정에서 상기 활성 기둥(PL)이 식각 손상을 입는 것을 예방하며, 상기 활성 기둥들(PL)의 상부 영역(즉, 상기 드레인 영역(D))과 직접 접촉할 수 있다. 이러한 직접적인 접촉을 고려하여, 상기 제 1 도전막(270)은 상기 활성 기둥과 오믹 접촉할 수 있는 물질들 중의 한가지로 형성되는 것이 바람직하다.
도 23a 및 도 23b를 참조하면, 상기 제 1 도전막(270)을 패터닝하여, 상기 드레인 영역들(D) 및 상기 콘택 플러그들(260)의 상부면들을 각각 덮는 패드들(276)을 형성한다. 이때, 도시된 것처럼, 상기 상부 선택 라인(USL)으로 사용되는 최상부 상부 게이트막(205) 상에 형성되는 패드들(276)은 주변회로 영역으로 연장되어 상기 주변 트랜지스터에 연결된 콘택 플러그(260)에 연결될 수 있다.
상기 패드들(276)이 형성된 결과물 상에, 제 1 상부 층간절연막(280)을 형 성하고, 상기 제 1 상부층간절연막(280)을 관통하여 상기 패드들(276)에 접속하는 제 1 비아 플러그들(285)을 형성한 후, 상기 제 1 비아플러그들(285)에 접속하는 제 2 도전막(290)을 형성한다. 이어서, 상기 제 2 도전막(290) 상에 제 2 상부 층간절연막(292)을 형성하고, 상기 제 2 상부층간절연막(292)을 관통하여 상기 제 2 도전막(290)에 접속하는 제 2 비아 플러그들(294)을 형성한 후, 상기 제 2 비아플러그들(294)에 접속하는 제 3 도전막(296)을 형성한다.
도시된 것처럼, 상기 제 2 도전막(290) 및 상기 제 3 도전막(296)은 패터닝되어 각각 상기 제 1 비아 플러그들(285) 및 상기 제 2 비아 플러그들(294)을 연결하는 배선들 또는 적층된 제 1 및 제 2 비아 플러그들(285 및 294)을 연결하는 비아 패드들로 사용될 수 있다.
상기 제 2 도전막(290)으로 형성되는 배선들은 상기 활성 기둥들(PL)의 드레인 영역들(D)에 접속하는 비트라인들(도 2의 BL)로 사용될 수 있다. 상술한 것처럼, 상기 비트라인들(BL)은 상기 상부 선택 라인들(USL)을 가로지르는 방향으로 형성된다. 상기 제 3 도전막(296)으로 형성되는 배선들은 상기 소오스 영역(S)에 접속하는 공통 소오스 라인(CSL)으로 사용될 수 있다. 상기 제 2 도전막(290) 또는 상기 제 3 도전막(296)으로 형성되는 배선들 중의 적어도 하나는 도 2에 도시된 전역 워드라인들(GWL)로 사용될 수 있다. 상기 제 2 및 제 3 도전막(290, 296) 그리고 상기 제 1 및 제 2 비아플러그들(285, 294)은 낮은 비저항을 갖는 금속성 물질로 형성될 수 있다.
도 24 및 도 25는 본 발명의 변형된 실시예들에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 24를 참조하면, 상술한 것처럼, 상기 소오스 영역(S)은 상기 주변 게이트 패턴 및 상기 주변 불순물 영역들(140)을 형성하는 단계를 이용하여 형성될 수 있다. 즉, 상기 하부 게이트 패턴(125) 및 상기 보조 하부게이트 패턴(135)을 형성하는 단계에서, 상기 소오스 영역(S)의 반도체기판(100) 역시 노출될 수 있으며, 상기 주변 불순물 영역(140)을 형성하는 단계에서 상기 소오스(S)이 함께 형성될 수 있다.
도 25를 참조하면, 상기 하부 선택 라인(LSL) 및 상기 커패시터 유전막(CD)으로 각각 사용되는 도전막 및 절연막은 상기 주변 게이트 패턴을 형성하는 공정과는 독립적으로 형성될 수 있다. 즉, 도시된 것처럼, 상기 주변 게이트 패턴을 형성한 후 또는 형성하기 전에, 상기 메모리 셀 영역에 별도로 형성된 절연막(110') 및 도전막(125')이 상기 하부 선택 라인(LSL) 및 상기 커패시터 유전막(CD)을 위해 사용될 수 있다. 이 경우, 상기 하부 선택 라인(LSL) 및 상기 커패시터 유전막(CD)은 상기 주변 게이트 패턴을 구성하는 하부 게이트 패턴(125) 및 보조 하부 게이트 패턴(135)과 다른 물질 및 다른 두께로 형성될 수 있다.
[제조 방법- 제2실시예 ]
도 28 내지 도 38은 본 발명의 제 2 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 메모리 셀 어레이들을 형성하는 방법에서의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다. 예를 들면, 주변 회로 트랜지스터들은 앞서 설명된 제 1 실시예의 제조 방법 또는 그것의 변형된 방법을 통해 제조될 수 있다.
도 28을 참조하면, 반도체기판(100) 상에 희생막들(SC1, SC2, SC3, SC4, SC5, SC6) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 형성한다. 즉, 희생막 구조체(SC)를 구성하는 상기 희생막들(SC1~SC6)은 게이트 층간절연막들(211~216)에 의해 서로 이격되면서 적층된다. 상기 희생막들(SC1~SC6) 사이에 개재되는 상기 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다.
상기 게이트 층간절연막(211~216)은 공지된 절연성 물질들 중의 적어도 한가지가 사용될 수 있다. 예를 들면, 상기 게이트 층간절연막(211~216)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 상기 희생막들(SC1~SC6)은 상기 게이트층간절연막들(211~216)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질들로 형성된다.
본 발명에 따르면, 후속 공정에서 형성될 하부 선택 라인이 상기 반도체기판(100) 또는 상기 웰 영역(Well)의 전위를 유효하게 제어할 수 있도록, 상기 반도체기판(100) 상에는 상기 게이트 층간절연막보다 상기 희생막이 먼저 형성된다. 즉, 도시된 것처럼 가장 먼저 형성되는 희생막(SC1)은 가장 먼저 형성되는 게이트 층간절연막(211)보다 상기 반도체기판(100)에 인접하게 형성된다. 이때, 상기 희생막(SC1)과 상기 반도체기판(100) 사이에는 버퍼막이 형성될 수 있다. 도시된 것처럼, 상기 버퍼막은 앞선 실시예에서의 하부 게이트 절연막(110)으로 형성될 수 있 다.
도 29을 참조하면, 상기 게이트 층간절연 구조체(210) 및 상기 희생막 구조체(SC)를 패터닝하여 상기 반도체기판(100)의 상부면을 노출시키는 개구부들(220)을 형성한다. 상기 개구부들(220)은 도 18a 및 도 18b를 참조하여 설명된 제 1 실시예의 방법을 사용하여 형성될 수 있다.
하지만, 이 실시예에 따르면, 상기 개구부들(220) 각각은 홀 형태가 아니라 라인 또는 스트라이프 형태로 형성된다. 이에 따라, 이 실시예에 따른 개구부들(220) 각각의 단면적은 앞선 실시예의 그것에 비해 상대적으로 크다. 상기 개구부들(220)의 이러한 증가된 면적 때문에, 후속 반도체막의 형성 공정은 앞선 실시예에 비해 더욱 용이하게 실시될 수 있다.
도 30을 참조하면, 상기 개구부(220)의 내측벽을 덮는 반도체막(300)을 형성한다. 상기 반도체막(300)은 이후 도 37을 참조하여 설명될 것처럼 상기 개구부들(220)을 가로지르는 방향으로 패터닝됨으로써, 메모리 셀 스트링을 구성하는 활성 영역(즉, 상기 활성 기둥)으로 사용된다. 이 실시예에 따르면, 상기 반도체막(300)은 도 20a 및 도 20b를 참조하여 설명된 활성 기둥들(PL)의 형성 방법을 이용하여 형성될 수 있다. 예를 들면, 상기 반도체막(300)은 화학적 기상 증착 기술을 사용하여 상기 개구부(220)의 내측벽을 콘포말하게 덮도록 형성될 수 있으며, 이 경우 도 27을 참조하여 설명한 것처럼, 쉘 모양으로 형성될 수 있다. 이 실시예에 따르면, 도 30에 도시된 것처럼 개구부 내부의 나머지 공간은 절연성 물질(310)(예를 들면, 실리콘 산화막, 실리콘 질화막 또는 공기)로 채워질 수 있다.
한편, 상기 반도체막(300)의 두께(즉, 상기 쉘의 두께)는, 앞선 실시예에서 설명된 것처럼, 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 또한, 상기 반도체막(300)은 그것이 접촉하는 상기 반도체기판(100)과 동일한 도전형을 갖도록 형성됨으로써, 상기 반도체막(300)과 상기 반도체기판(100)은 전기적으로 연결될 수 있다. 즉, 상기 반도체막(300)은 상기 반도체기판(100)과 등전위를 가질 수 있다.
또다른 실시예에 따르면, 상기 반도체막(300)은 도 20a 및 도 20b를 참조하여 설명된 에피택시얼 기술을 사용하여 형성됨으로써 상기 개구부들(220)을 채울 수 있다. 이 경우, 도 39에 도시된 것처럼, 상기 활성 기둥들(PL)의 최종 모양은 쉘이 아니라 원통 또는 사각기둥일 수 있다.
도 31을 참조하면, 상기 게이트 층간절연 구조체(210) 및 상기 희생막 구조체(SC)를 다시 패터닝하여, 상기 개구부들(220) 사이에서 상기 반도체기판(100) 또는 상기 버퍼막(110)의 상부면을 노출시키는 예비 게이트 분리 영역(225)을 형성한다. 즉, 상기 예비 게이트 분리 영역(225)은 상기 인접하는 반도체막들(300) 사이에 형성되며, 바람직하게는 이들의 중앙에 형성된다. 그 결과, 상기 게이트 층간절연막(211~216) 및 상기 희생막들(SC1~SC6)의 측벽들이 상기 예비 게이트 분리 영역(225)에 의해 노출된다.
상기 예비 게이트 분리 영역(225)을 형성하는 단계는 도 18a 및 도 18b를 참조하여 설명된 개구부(220) 형성 공정을 동일하게 이용할 수 있다. 이때, 상기 버퍼막(110)은 식각 정지막으로 사용되어, 상기 반도체기판(100)이 과도하게 리세 스되는 것을 방지할 수 있다.
도 32을 참조하면, 상기 예비 게이트 분리 영역(225)에 의해 노출된 상기 희생막들(SC1~SC6)을 제거한다. 그 결과, 도시된 것처럼, 상기 게이트 층간절연막들(211~216) 사이에는 상기 반도체막(300)의 측벽을 노출시키는 게이트 영역들(226)이 형성된다. 상기 희생막들(SC1~SC6)을 제거하는 동안, 도시된 것처럼 상기 버퍼막(110)이 제거됨으로써, 상기 반도체기판(100)의 상부면이 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)에서 노출될 수 있다.
상기 희생막들(SC1~SC6)을 제거하는 단계는 상기 게이트 층간절연막들(211~216), 상기 반도체기판(100), 상기 반도체막(300) 및 상기 절연성 물질(310)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 또한, 상기 희생막들(SC1~SC6)을 제거하는 단계는 건식 또는 습식의 방법으로 실시될 수 있지만, 등방성 식각의 방법을 사용하는 것이 바람직하다.
도 33을 참조하면, 상기 게이트 영역들(226)이 형성된 결과물 상에 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230)은, 도 26 및 도 27에 도시된 것처럼, 블록킹 절연막(231), 전하 저장막(232) 및 터널 절연막(233)을 포함할 수 있다. 이 실시예에 따르면, 상기 터널 절연막(231)은 적어도 상기 게이트 영역(226)을 통해 노출되는 상기 반도체막(300)의 측벽을 덮도록 형성되고, 상기 전하저장막(232) 및 상기 블록킹 절연막(233)은 상기 터널 절연막(231)이 형성된 결과물을 콘포말하게 덮도록 형성될 수 있다.
이 실시예에 따르면, 상술한 것처럼, 상기 반도체막(300)의 측벽이 상기 게 이트 영역들(226)을 통해 노출되기 때문에, 상기 반도체막(300)의 노출된 표면에 열산화막을 직접 형성할 수 있다. 이 실시예에 따른 상기 터널 절연막(231)은 이러한 방법을 통해 형성되는 열산화막일 수 있으며, 앞선 공정 단계들에 의해 초래되었을 수 있는 상기 반도체막(300)의 표면 손상은 상기 열산화막 형성 공정 동안 치유될 수 있다.
상기 전하 저장막(232) 및 상기 블록킹 절연막(231)은 우수한 단차 도포성을 제공하는 박막 형성 방법(예를 들면, 화학기상증착 또는 원자층 증착 기술들)을 사용하여 형성될 수 있으며, 이를 형성하는 방법 및 형성되는 박막의 종류는 공지된 문헌들에 개시된 기술들을 사용하여 또는 변형하여 적용될 수 있다.
도 34을 참조하면, 상기 게이트 절연막(230)이 형성된 결과물 상에, 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)을 채우는 게이트 도전막(200')을 형성한다. 상기 게이트 도전막(200')은 마찬가지로 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있으며, 다결정 실리콘막, 실리사이드막들 및 금속막들 중의 적어도 한가지일 수 있다.
한편, 도 33에 도시된 것처럼, 상기 게이트 절연막(230)은, 상기 버퍼막(110)이 제거됨으로써 노출된, 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)의 상기 반도체기판(100)의 상부면 상에도 형성된다. 그 결과, 도 34에 도시된 것처럼, 상기 게이트 도전막(200')은 상기 게이트 절연막(230)에 의해 상기 반도체기판(100)으로부터 전기적으로 분리된다.
본 발명에 따르면, 상기 게이트 절연막(230)은 상기 게이트 도전막(200')으 로부터 형성되는 하부 선택 라인(LSL)과 상기 반도체기판(100) 사이에서 커패시터 유전막으로 기능한다. 즉, 상기 게이트 도전막(200'), 상기 게이트 절연막(230) 및 상기 반도체기판(100)은 모오스 커패시터를 구성함으로써, 상기 반도체기판(100)의 전위는 상기 게이트 도전막(200')(즉, 상기 하부 선택 라인(LSL))에 인가되는 전압에 의해 제어될 수 있다.
한편, 상기 버퍼막(110)이 제거되지 않은 상태에서, 상기 게이트 절연막(230) 및 상기 게이트 도전막(200')을 차례로 형성하는 단계를 포함하는 변형된 실시예 역시 가능하다. 이러한 변형된 실시예의 경우에서도, 상기 버퍼막(110)은 상기 게이트 도전막(200')(즉, 상기 하부 선택 라인(LSL))에 인가되는 전압에 의해 상기 반도체기판(100)의 전위가 제어되는 것을 가능하게 하는 범위에서 선택될 수 있다.
도 35을 참조하면, 상기 게이트 도전막(200')을 패터닝하여, 전기적으로 분리된 상부 게이트막들(201, 202, 203, 204, 205, 206)을 정의하는 게이트 분리 영역(225')을 형성한다. 이때, 앞선 실시예에서와 동일하게, 상기 상부 게이트막들(201~206)은 상부 게이트 구조체(200)를 구성하면서, 그 각각은 상기 게이트 층간절연막들(211~216)에 의해 수직적으로 분리되어, 전기적으로 독립된 워드라인 평면들(WL_PT)으로 사용된다.
상기 게이트 분리 영역(225')을 형성하는 단계는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 게이트 도전막(200')을 이방성 식각하는 단계를 포함할 수 있다. 이 경우, 상기 상부 게이트막들(201~206)의 전기적 분리를 위해, 상기 포토레지스트 패턴은 상기 예비 게이트 분리 영역(225)보다 넓은 영역을 노출시키도록 형성될 수 있다.
다른 실시예에 따르면, 상기 상부 게이트 구조체(200)를 형성하는 단계는 상기 게이트 절연막(230) 또는 상기 게이트 층간절연 구조체(210)의 최상부층(216)을 식각 마스크로 사용하여 상기 게이트 도전막(200')을 이방성 식각하는 단계를 포함할 수 있다. 이때, 상기 상부 게이트막들(201~206)의 전기적 분리를 위해, 상기 이방성 식각의 단계 이후, 상기 게이트 분리 영역(225')에 의해 노출되는 상부 게이트막들(201~206)의 측벽을 등방성 식각하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 상기 게이트 도전막(200')을 이방성 식각하는 단계는 적어도 상기 게이트 층간절연 구조체(210)의 최하부층(211)의 상부면이 노출될 때까지 실시될 수 있다. 하지만, 상기 게이트 분리 영역(225')에서 상기 게이트 절연막(230) 또는 상기 반도체기판(100)의 상부면이 노출되지 않도록, 상기 게이트 분리 영역(225')의 바닥은 상기 게이트 층간절연 구조체(210)의 최하부층(211)의 상부면과 하부면 사이에 위치하는 것이 바람직하다. 또는, 도시된 것처럼, 상기 게이트 분리 영역(225')은 상기 상부 게이트 구조체(200)의 최하부층(201)의 상부면이 노출되도록 형성될 수 있다.
그 결과, 상기 상부 게이트 구조체(200)의 최하부층(201)은 인접하는 두 반도체막들(300)(즉, 인접하는 두 개구부들(220)) 사이의 상기 반도체기판(100) 전체와 대향하도록(즉, 마주보도록) 형성된다. 본 발명에 따르면, 상기 상부 게이트 구조체(200)의 최하부층(201)은 도 1을 참조하여 설명된 상기 하부 선택 라인(LSL)으 로 사용되기 때문에, 이러한 기술적 특징은 상기 하부 선택 라인(LSL)이 활성 기둥들(PL)로 사용되는 상기 반도체막들(300)과 소오스 영역(S) 사이의 전기적 연결을 제어하는 것을 가능하게 한다.
이어서, 도 36에 도시된 것처럼, 상기 게이트 분리 영역(225')을 채우는 갭필 절연막(gapfill insulating layer, 180)을 형성한 후, 도 37에 도시된 것처럼, 상기 반도체막들(300)을 패터닝하여, 상기 반도체막들(300)을 2차원적으로 배열되는 기둥들로 만드는 기둥 분리 영역들(227)을 형성한다. 상기 갭필 절연막(180)은 실리콘 산화막인 것이 바람직하지만, 이에 한정되는 것은 아니며, 다른 다양한 절연성 물질들 중의 적어도 한가지로 형성될 수도 있다. 상기 반도체막들(300)을 패터닝하는 단계는, 상기 개구부들(220) 또는 상기 게이트 분리 영역들(225')을 가로지른 방향에서, 상기 반도체막들(300)을 노출시키는 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체막들(300)을 이방성 식각하는 단계를 포함할 수 있다.
도 38을 참조하면, 상기 기둥 분리 영역들(227)을 절연성 물질들로 채운 후, 그 상부에 제 1 도전막들(270)을 형성하여 상기 기둥 분리 영역들(227)에 의해 분리된 상기 반도체막들(300)(즉, 활성 기둥들(PL))을 전기적으로 연결한다. 상기 활성 기둥들을 연결하는 제 1 도전막들(270)은 본 발명에 따른 메모리 반도체 장치의 비트 라인들로 사용된다. 한편, 도시된 것처럼, 상기 제 1 도전막들(270)을 형성하기 전에, 상기 반도체기판(100)과는 다른 도전형을 갖는 불순물들을 주입하여, 상기 활성 기둥들(PL)의 상부 영역에 드레인 영역들(D)을 형성할 수 있다.
한편, 본 발명의 변형된 실시예에 따르면, 도 39에 도시된 것처럼, 상기 드레인 영역들(D)은 그 상부에 형성되는 콘택 플러그들(285) 및 상기 콘택 플러그들(285)을 일 방향으로 연결하는 제 2 도전막들(290)에 의해 전기적으로 연결될 수 있다. 즉, 상기 제 2 도전막(290)이 상기 비트라인들(BL)로 사용된다. 하지만, 상기 비트라인들(BL)이 또다른 도전막들을 사용하여 형성될 수 있음은 자명하다.
도 40 및 도 41는 도 28 내지 도 39를 참조하여 설명된 제조 방법을 통해 제작된 3차원 메모리 반도체 장치를 설명하기 위한 사시도들이다.
상술한 것처럼, 상기 반도체막(300)은 상기 개구부(220) 및 상기 기둥 분리 영역(227)에 의해 정의되는 기둥 모양의 공간들에 배치된다. 그 결과, 상기 반도체막들(300)은 도 40에 도시된 것처럼 기둥 모양을 갖거나 도 38에 도시된 것처럼 쉘 모양을 갖는다. 본 발명에 따르면, 이들 반도체막들(300)은 메모리 셀 스트링(CSTR)을 위한 활성 영역으로 사용된다. 이때, 상기 반도체기판(100)과 이에 인접하는 상기 반도체막들(300)의 하부 영역(즉, 몸체부(B))은 같은 도전형의 반도체이기 때문에, 전기적으로 연결된다. 이와 달리, 상기 드레인 영역(D)과 그 하부의 반도체막(300)(즉, 상기 몸체부(B))은 서로 다른 도전형을 갖기 때문에, 정류 기능을 제공하는 다이오드를 구성한다.
상기 상부 게이트 구조체(200)를 구성하는 상부 게이트막들의 최하부막들(201)은 하부 선택 라인(LSL)으로 사용되며, 도 41에 도시된 것처럼, 이들 하부 선택 라인들(LSL)은 전기적으로 연결되어 등전위를 갖는 하부 선택 평면(LS_PT)을 구성한다. 이때, 상기 하부 선택 라인(LSL)은 상기 반도체기판(100)의 소정 영역에 형성되는 소오스 영역(S)과 상기 반도체막들(300) 사이의 전기적 연결을 제어할 수 있도록 구성된다. 즉, 상술한 것처럼, 상기 하부 선택 라인(LSL)은 인접하는 반도체막들(300) 사이에서 상기 반도체기판(100)의 상부면과 대향하도록 형성된다.
한편, 상기 상부 게이트 구조체(200)를 구성하는 상부 게이트막들의 최상부막들(206)은 상기 드레인 영역(D)과 상기 활성 기둥(PL) 사이의 전기적 연결을 제어하는 상부 선택 라인들(USL)로 사용된다. 이때, 상기 하부 선택 라인들(LSL)과 달리, 상기 상부 선택 라인들(USL)은, 서로 다른 전압들이 인가될 수 있도록, 도 41에 도시된 것처럼 전기적으로 분리된다.
상기 상부 선택 라인들(USL) 및 상기 하부 선택 라인들(LSL) 사이에 배치되는 상기 상부 게이트막들(202~205)는 상기 드레인 영역(D)과 상기 소오스 영역(S) 사이의 전기적 연결을 제어하는 국소 워드라인들(LWL)로 사용된다. 이때, 도 41에 도시된 것처럼, 상기 국소 워드라인들(LWL)은 전기적으로 연결되어 등전위를 갖는 워드라인 평면들(WL_PT)을 구성한다.
본 발명에 따르면, 상기 국소 워드라인들(LWL)과 상기 활성 기둥들(PL) 사이에는 게이트 절연막(230 또는 GI)이 개재된다. 그 결과, 하나의 워드라인 평면(WL_PT)과 하나의 활성 기둥(PL)이 교차하는 영역은 하나의 메모리 셀(MC)을 정의한다. 한편, 상기 게이트 절연막(230)은 상술한 것처럼 전하 저장막(232)을 포함할 수 있으며, 도시된 것처럼, 상기 하부 선택 라인(LSL)과 상기 반도체기판(100) 사이에도 배치될 수 있다.
변형된 실시예에 따르면, 상기 하부 선택 라인(LSL)과 상기 반도체기 판(100) 사이에는 또다른 절연막이 더 배치될 수 있다. 하지만, 상술한 상기 소오스 영역(S)과 상기 반도체막들(300) 사이의 전기적 연결을 제어하는 상기 하부 선택 라인(LSL)의 역할을 고려할 때, 상기 하부 선택 라인(LSL)과 상기 반도체기판(100) 사이의 간격은 상기 하부 선택 라인(LSL)에 인가되는 전압이 대향하는 반도체기판(100)의 전위를 유효하게 제어하는 것을 가능하게 하는 범위에서 선택되는 것이 요구된다. 또한, 이러한 유효한 제어를 위해서는, 상기 하부 선택 라인(LSL)과 상기 반도체기판(100) 사이에는 차폐막으로 기능하는 도전성 박막이 개재되지 않는 것이 요구된다.
[제조 방법- 제3실시예 ]
도 42a 내지 도 44a 그리고 도 42b 내지 도 44b는 본 발명의 다른 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 구체적으로, 도 42a 내지 도 44a는 도 2의 점선 I-I'을 따라 보여지는 단면을 도시하고, 도 42b 내지 도 44b는 도 2의 점선 II-II'을 따라 보여지는 단면을 도시한다. 이 실시예에 따르면, 활성 기둥들(PL)을 형성하기 전에, 상기 상부 선택 라인들(USL)을 먼저 형성할 수 있다. 즉, 최상부 게이트 층간절연막(216)을 형성하기 전에, 도 42a 및 도 42b에 도시된 것처럼, 상기 상부 선택 라인들(USL)로 사용되는 상기 상부 게이트막들 중의 최상부층(205)을 패터닝한 후, 도 43a 및 도 43b에 도시된 것처럼, 활성 기둥들(PL)이 형성될 영역을 정의하는 개구부(220)를 형성할 수 있다. 이 경우, 상기 드레인 영역들(D)은 상기 소오스 영역(S) 및 상기 주변 트랜지스터의 불순물 영역(140)에 접속하는 콘택 플러그(260) 및 제 1 도전막(270)을 통해 연 결될 수 있다.
한편, 상기 상부 선택 라인(USL)을 형성하는 방법에서의 차이를 제외하면 이 실시예는 앞서 설명된 제 1 실시예의 그것과 유사하다. 따라서, 여기에서 설명되지 않는 제 3 실시예를 구현하기 위한 제조 방법은 제 1 실시예의 그것과 동일하게 적용되거나, 이를 변형하여 적용될 수 있다.
도 45은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 45을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 46은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 46을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 3차원 플래시 메모리 소자를 구현하기 위해, 수직형 반도체 기둥들을 활성 영역으로 사용하는 기술들은 "반도체기억장치 및 그 제조 방법"이라는 제목의 일본 특허출원공개번호 평6-338602, "Nonvolatile semiconductor memory device and manufacturing method thereof"이라는 제목의 미국특허공개번호 US20070252201, Y. Fukuzumi 등이 쓴 "Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory"라는 제목의 논문 (Electron Devices Meeting, 2007. IEDM 2007. IEEE International, pp. 449-452), 그리고 H.　Tanaka 등이 쓴 "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory"라는 제목의 논문(VLSI Technology, 2007 IEEE Symposium on, pp. 14-15) 등에서 설명되었다. 설명의 간결함을 위해, 상기 공개 특허 및 논문들 각각에 개시된 내용들은 여기에서 중복적으로 설명하지 않는다. 하지만, 상기 공개 특허 및 논문들 각각에 개시된 내용들은 본 발명에 포함된다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치를 도시하는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치를 도시하는 사시도이다.
도 4 및 도 5는 본 발명에 따른 메모리 셀 스트링과 관련된 일 기술적 특징을 설명하기 위한 도면들이다.
도 6은 본 발명의 다른 실시예에 따른 3차원 메모리 반도체 장치를 설명하기 위한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 동작 방법을 설명하기 위한 회로도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 동작 방법을 설명하기 위한 전압조건표이다.
도 9는 본 발명에 따른 메모리 반도체 장치의 프로그램 동작을 설명하기 위한 사시도이다.
도 10은 본 발명에 따른 메모리 반도체 장치의 소거 동작을 설명하기 위한 사시도이다.
도 11은 본 발명에 따른 메모리 반도체 장치의 읽기 동작을 설명하기 위한 사시도이다.
도 12는 본 발명의 변형된 실시예에 따른 메모리 반도체 장치를 도시하는 평면도이다.
도 13은 본 발명의 변형된 실시예에 따른 메모리 반도체 장치를 도시하는 사시도이다.
도 14a 내지 도 23a는 본 발명의 제 1 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위해, 도 2의 점선 I-I'을 따라 보여지는 단면을 도시하는 공정 단면도들이다.
도 14b 내지 도 23b는 본 발명의 제 1 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위해, 도 2의 점선 II-II'을 따라 보여지는 단면을 도시하는 공정 단면도들이다.
도 24은 본 발명의 일 변형된 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 25은 본 발명의 다른 변형된 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 26 및 도 27은 본 발명의 실시예들에 따른 활성 기둥 및 게이트 절연막을 보다 구체적으로 설명하기 위한 사시도들이다.
도 28 내지 도 38은 본 발명의 제 2 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 39는 제 2 실시예의 변형예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 40 및 도 41은 제 2 실시예에 따른 메모리 반도체 장치를 설명하기 위한 사시도들이다.
도 42a 내지 도 44a은 본 발명의 제 3 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위해, 도 2의 점선 I-I'을 따라 보여지는 단면을 도시하는 공정 단면도들이다.
도 42b 내지 도 44b는 본 발명의 제 3 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위해, 도 2의 점선 II-II'을 따라 보여지는 단면을 도시하는 공정 단면도들이다.
도 45은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 46은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (40)

  1. 반도체기판;
    상기 반도체 기판 상의 하부 선택 라인;
    상기 하부 선택 라인 상에 수직적으로 번갈아 적층된 게이트 패턴들 및 절연 패턴들을 포함하는 적층 구조체;
    상기 적층 구조체 및 상기 하부 선택 라인을 관통하여 상기 반도체 기판과 접촉하는 반도체 물질로 이루어진 활성 기둥들;
    상기 적층 구조체와 상기 활성 기둥 사이에 배치되는 게이트 절연막; 및
    상기 복수 개의 활성 기둥들과 이격되어 상기 반도체 기판 내에 형성된 소오스 영역을 포함하되,
    상기 하부 선택 라인은 상기 활성 기둥과 상기 소오스 영역 사이의 전기적 연결을 제어하는 메모리 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 하부 선택 라인과 상기 반도체 기판 사이에 개재된 유전막을 더 포함하여, 상기 하부 선택 라인과 상기 반도체 기판은 모오스 커패시터를 구성하되,
    상기 유전막은 상기 하부 선택 라인에 인가되는 전압에 의해 반전 영역(inversion layer)이 상기 반도체 기판에 형성되는 것을 가능하게 하는 두께를 갖는 것을 특징으로 하는 메모리 반도체 장치.
  4. 제 3 항에 있어서,
    상기 하부 선택 라인과 상기 소오스 영역 사이의 거리는 상기 반전 영역의 최 대 폭보다 짧은 것을 특징으로 하는 메모리 반도체 장치.
  5. 제 1 항에 있어서,
    상기 하부 선택 라인, 상기 반도체 기판, 상기 소오스 영역 및 상기 활성 기둥은 상기 활성기둥과 상기 반도체 기판 사이 및 상기 활성 기둥과 상기 소오스 영역 사이의 전기적 연결을 제어하는 하부 선택 트랜지스터를 구성하되,
    상기 하부 선택 라인은 상기 하부 선택 트랜지스터의 게이트 전극으로 사용되고,
    상기 하부 선택 라인 아래의 상기 반도체 기판 및 상기 하부 선택 라인에 인접하는 상기 활성 기둥의 일부 영역은 상기 하부 선택 트랜지스터의 채널 영역으로 사용되고,
    상기 소오스 영역은 상기 하부 선택 트랜지스터의 소오스 전극으로 사용되고,
    상기 하부 선택 라인 상부에 위치하는 상기 활성 기둥의 일부 영역은 상기 하부 선택 트랜지스터의 드레인 전극으로 사용되는 것을 특징으로 하는 메모리 반도체 장치.
  6. 제 5 항에 있어서,
    상기 하부 선택 라인 상부에 위치하는 상기 활성 기둥의 일부 영역은 상기 하부 선택 라인에 인가되는 전압에 의해 반전됨으로써 상기 하부 선택 트랜지스터의 드레인 전극으로 사용되는 것을 특징으로 하는 메모리 반도체 장치.
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  12. 제 1 항에 있어서,
    상기 활성 기둥은 상기 반도체 기판과 같은 도전형을 가지며,
    상기 반도체 기판 및 상기 소오스 영역은 서로 다른 도전형을 갖는 것을 특징으로 하는 메모리 반도체 장치.
  13. 제 12 항에 있어서,
    상기 활성 기둥들과 상기 반도체 기판은 등전위를 형성하는 것을 특징으로 하는 메모리 반도체 장치.
  14. 삭제
  15. 삭제
  16. 제 1 항에 있어서,
    상기 게이트 패턴들 사이의 간격은 상기 게이트 패턴에 인가되는 전압에 의해 생성되는 반전 영역의 폭의 두배보다 좁은 것을 특징으로 하는 메모리 반도체 장치.
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  24. 웰 영역을 구비하는 반도체기판;
    상기 반도체 기판 상에 수직적으로 적층된 복수 개의 게이트 패턴들;
    상기 반도체 기판으로부터 연장되어 상기 게이트 패턴들을 관통하는 활성 기둥들; 및
    상기 게이트 패턴들 및 상기 활성 기둥들 사이에 배치되는 정보저장막들을 포함하되,
    상기 활성 기둥들 사이의 상기 웰 영역의 전위는 상기 게이트 패턴들 중에서 상기 웰 영역에 가장 인접하는 상기 게이트 패턴에 인가되는 전압에 의해 제어되는 것을 특징으로 하는 메모리 반도체 장치.
  25. 메모리 반도체 장치의 동작 방법에 있어서,
    상기 메모리 반도체 장치는 반도체 기판, 상기 반도체 기판 상에 수직적으로 적층된 복수 개의 게이트 패턴들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하여 상기 반도체 기판과 접촉하는 활성 기둥들, 상기 적층 구조체 상에서 상기 활성 기둥들과 연결되는 비트 라인을 포함하는 수직형 셀 스트링들을 포함하되,
    상기 동작 방법은 상기 반도체 기판에 양의 전압을 인가하여 상기 메모리 셀 스트링의 메모리 셀들에 저장된 정보를 소거하는 단계를 포함하는 것을 특징으로 하는 메모리 반도체 장치의 동작 방법.
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