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KR100951559B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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KR100951559B1
KR100951559B1 KR1020070000403A KR20070000403A KR100951559B1 KR 100951559 B1 KR100951559 B1 KR 100951559B1 KR 1020070000403 A KR1020070000403 A KR 1020070000403A KR 20070000403 A KR20070000403 A KR 20070000403A KR 100951559 B1 KR100951559 B1 KR 100951559B1
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주식회사 하이닉스반도체
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Abstract

본 발명은 텅스텐막 식각 후 이상산화를 방지하기 위한 보호막 형성 공정을 생략하여 공정 단순화는 물론 상기 보호막에 의한 소자 불량 문제를 해결할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 게이트 절연막이 형성된 기판 상에 게이트 전극용 제1 및 제2 도전막을 차례로 형성하는 단계와, 상기 제2 도전막 상에 하드마스크막을 형성하는 단계와, 상기 하드마스크막을 통해 상기 제2 도전막을 식각하는 단계와, 산화공정을 실시하여 노출된 상기 제2 도전막의 측벽에 산화 방지막을 형성하는 단계와, 상기 산화 방지막의 양측으로 노출된 상기 제 1 도전막을 식각하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
반도체 소자, 게이트 전극, 텅스텐, 이상 산화, 산화막, 산화공정

Description

반도체 소자의 게이트 전극 형성 방법{METHOD FOR FORMING GATE ELECTRODE OF SEMICONDUCTOR DEVICE}
도 1a는 종래기술에 따른 경우 텅스텐막 측벽에 이상 산화막이 형성되는 문제를 도시한 SEM(Scanning Electron Microscope) 사진.
도 1b는 종래기술에 따라 텅스텐막을 식각한 다음 그 측벽에 보호막을 형성한 결과물을 도시한 SEM 사진.
도 1c는 종래기술에 따라 텅스텐막의 임계 치수가 하부 폴리 실리콘막의 임계 치수보다 작게 되는 문제를 도시한 SEM 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판 20 : 소자 분리막
30 : 게이트 트렌치 40 : 게이트 절연막
50 : 제 1 도전막 60 : 제 2 도전막
70 : 하드마스크막 80, 90 : 배리어막
100 : 감광막 패턴 110 : 산화막
120 : 게이트 전극 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 텅스텐(tungsten; W)을 이용한 반도체 소자의 게이트 전극의 형성방법에 관한 것이다.
근래에는, 반도체 소자의 게이트 전극으로 텅스텐을 주로 사용하고 있다. 즉, 게이트 절연막 상에 폴리 실리콘막 및 텅스텐막 그리고 게이트 하드 마스크막이 형성된 게이트 전극을 사용하고 있다.
그러나 텅스텐막을 적용하여 게이트 전극을 형성할 시에는 산소 분위기에서 후속으로 진행되는 공정시 텅스텐막 표면이 산화되는 문제, 즉 도 1a에서와 같이 텅스텐막 측벽에 이상 산화막이 형성('K' 부위 참조)되는 문제가 발생한다.
이에 이러한 문제를 해결하기 위해 최근에는 도 1b에서와 같이 텅스텐막을 식각한 다음 그 측벽에 보호막(capping layer)을 형성('J' 부위 참조)하여 텅스텐막의 측벽이 산화되는 것을 방지하였다. 이를 통해 텅스텐막의 이상 산화를 방지하였다.
그러나, 이와 같이 게이트 전극으로 사용되는 텅스텐막의 측벽에 보호막을 형성함으로 인해 텅스텐막의 프로파일(Profile) 및 임계 치수(CD) 조절이 어려워지 는 문제가 발생하게 되었다. 즉, 도 1c에서와 같이 텅스텐막의 임계 치수('A' 부위 참조)가 하부 폴리 실리콘막의 임계 치수('B' 부위 참조)보다 작게 되는 문제가 발생하게 되었다. 즉, 텅스텐막과 폴리 실리콘막 사이에는 언더컷(Undercut)이 없어 수직(Vertical) 하지만 텅스텐 게이트의 경우 텅스텐에 언더컷이 존재하게 된다.
또한, 상술한 바와 같이 보호막을 텅스텐막의 측벽에 형성함으로 인해 텅스텐막의 저항을 증대시켜 전체 게이트 전극의 저항을 상승시키는 문제가 발생한다. 즉, 게이트 전극의 임계 치수는 하부 폴리 실리콘막의 임계 치수(도 1c의 B 참조)가 된다. 하지만, 텅스텐막의 임계 치수(도 1c의 A 참조)는 그 측벽에 마련된 보호막의 두께를 제외한 크기가 된다. 따라서, 폴리 실리콘막의 표면적에 비하여 상대적으로 텅스텐막의 표면적이 줄어들게 되어 저항측면에서 텅스텐막이 더 우수함에도 불구하고, 게이트 전극의 저항을 높이게 되는 문제가 발생한다.
그리고, 상기 보호막으로 인해 게이트 전극 사이 영역의 간격이 줄어들게 되어 후속 자기 정렬 콘택(SAC)시 공정 불량을 야기시키는 문제가 발생한다. 더욱이, 텅스텐막을 식각한 다음 보호막을 형성하고, 다시 폴리 실리콘막을 식각하여야 하기 때문에 그 공정수가 증가하여 제작 단가가 상승하는 문제가 발생한다. 상술한 문제들로 인해 소자의 수율 저하를 가져오고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 텅스텐막 식각 후 이상산화를 방지하기 위한 보호막 형성 공정을 생략하여 공정 단순화는 물론 상기 보호막에 의한 소자 불량 문제를 해결할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 게이트 절연막이 형성된 기판 상에 게이트 전극용 제1 및 제2 도전막을 차례로 형성하는 단계와, 상기 제2 도전막 상에 하드마스크막을 형성하는 단계와, 상기 하드마스크막을 통해 상기 제2 도전막을 식각하는 단계와, 산화공정을 실시하여 노출된 상기 제2 도전막의 측벽에 산화 방지막을 형성하는 단계와, 상기 산화 방지막의 양측으로 노출된 상기 제 1 도전막을 식각하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10)의 활성 영역을 정의하는 소자 분리막(20)을 형성한다. 소자 분리막은 STI(Shallow Trench Isolation) 공정을 통해 제작한다. 즉, 먼저 반도체 기판(10)에 트렌치(trench)를 형성하고, 트렌치 내부를 HDP(High Density Plasma) 산화막으로 매립하여 소자 분리막(20)을 제작한다.
이어서, 소자 분리막(20)이 형성된 반도체 기판(10) 상에 제 1 및 제 2 패드막(31, 32)을 순차적으로 형성한다. 이때, 제 1 패드막(31)은 하부 반도체 기판(10)을 보호할 수 있는 막으로 산화막 물질로 형성한다. 그리고, 제 2 패드막(32)은 반도체 기판(10)과의 높은 식각 선택비를 갖는 막으로 질화막 물질로 형성하는 것이 바람직하다. 이때, 필요에 따라서는 제 1 패드막(31)은 생략할 수도 있다.
이어서, 제 2 패드막(32) 상에 유기 ARC막(미도시)과 후속의 제 1 트렌치(33)를 정의하는 감광막 패턴(미도시)을 형성한다.
이어서, 상기 감광막 패턴을 이용하여 제 1 및 제 2 패드막(32)과 반도체 기판(10)의 일부를 식각하여 제 1 트렌치(33)를 형성한다.
이어서, 도 2b에 도시된 바와 같이, 제 1 및 제 2 패드막(31 및 32, 도 2a 참조)을 제거한다.
이어서, 제1 트렌치(33)를 포함한 반도체 기판(10) 상부면 단차를 따라 버퍼 막(34)을 형성한다. 이후, 습식식각공정을 실시하여 제 1 트렌치(33)의 저부로 노출된 반도체 기판(10)을 식각하여 원형의 단면을 가진 제 2 트렌치(35)를 형성한다.
이러한 습식식각공정시에는 SC-1(Standard Cleaning-1)을 사용할 수 있다. 이때, 제 1 및 제 2 트렌치(33, 35)는 본 실시예의 리세스 채널을 형성하기 위한 트렌치로, 이하에서는 게이트 트렌치(30)라 약칭하기로 한다. 한편, 여기서 제 1 및 제 2 패드막(31, 32)을 제거하지 않은 상태에서 제 2 트렌치(35)를 형성할 수도 있다.
이어서, 도 2c에 도시된 바와 같이, 게이트 트렌치(30) 형성 후, 잔류하는 버퍼막(34, 도 2b 참조)을 제거한다.
이어서, 게이트 트렌치(30)를 포함한 반도체 기판(10) 상부면 단차를 따라 게이트 절연막(40)을 형성한다. 이때, 게이트 절연막(40)은 800 내지 1100도의 온도에서 산소 가스를 이용한 건식 산화 또는 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl가스의 혼합 가스를 사용하는 HCL 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화 등으로 형성한다.
이어서, 도 2d에 도시된 바와 같이, 게이트 절연막(40)이 형성된 반도체 기판(10) 상에 게이트 전극용 제 1 도전막(50)을 형성한다. 즉, 게이트 트렌치(30)가 매립되도록 제 1 도전막(50)을 형성한다. 여기서, 제 1 도전막(50)은 도프된 폴리 실리콘막을 사용하는 것이 바람직하다.
이어서, 제 1 도전막(50) 상에 게이트 전극용 제 2 도전막(60)을 형성하고, 제 2 도전막(60) 상에 게이트 하드마스크막(70)을 형성한다. 여기서, 제 2 도전막(60)은 텅스텐막을 사용하는 것이 바람직하다. 물론 제 2 도전막(60)은 텅스텐막 외에도 텅스텐질화막/텅스텐실리사이드막/텅스텐막 적층막을 사용할 수도 있다.
이어서, 게이트 하드마스크막(70) 상에 제 1 및 제 2 배리어막(80, 90)을 형성한다. 여기서, 제 1 배리어막(80)으로는 비정질 카본막을 사용한다. 이는 제 1 배리어막(80) 하부의 게이트 하드마스크막(70)과의 식각 선택비를 무한대로 가져갈 수 있기 때문이다. 이를 통해, 게이트 전극 패터닝시 패턴 불량을 해소할 수 있다. 물론 제 1 배리어막(80)은 비정질 카본막(a-carbon) 대신 하부 게이트 하드마스크막(70)과 식각 선택비가 큰 물질을 사용할 수도 있다.
또한, 제 2 배리어막(90)으로는 SiON막을 사용한다. 이때, 제 1 배리어막(80)으로 비정질 카본막을 사용하는 경우, 그 상부에 마련된 감광막 패턴(100)만으로는 충분한 식각 배리어로 작용하지 못하기 때문에 제 2 배리어막(90)을 형성하여 식각 배리어로 사용한다. 물론 제 2 배리어막(90)은 필요에 따라 생략할 수 있다.
이어서, 제 2 배리어막(90) 상에 감광막을 도포한 다음 포토마스크를 이용한 노광 및 현상 공정을 실시하여 감광막 패턴(100)을 형성한다. 상기 감광막 도포 전에 제 2 배리어막(90) 상에 반사 방지막(BARC; 미도시)을 더 형성할 수도 있다.
이어서, 도 2e에 도시된 바와 같이, 감광막 패턴(100)을 식각 마스크로 하는 식각 공정을 통해 제 1 및 제 2 배리어막(80, 90)을 식각한다. 이때, 감광막 패 턴(100) 하부의 제 2 배리어막(90)을 먼저 식각한 다음 비정질 카본막으로 이루어진 제 1 배리어막(80)을 식각한다. 이때, 제 1 배리어막(80)은 비정질 카본막으로 제작되어 있기 때문에 O2 가스, N2 가스 및 Ar 가스를 이용하여 제거되는 것이 바람직하다. 또한, 제 1 배리어막(80)의 제거시 상부의 감광막 패턴(100)도 함께 제거될 수 있다.
이어서, 식각된 제 1 배리어막(80)을 식각 마스크로 하는 식각 공정을 통해 하드마스크막(70)을 식각한다. 이때, 하드마스크막(70)으로 질화막을 사용하는 경우 CF4/Ar, CHF3/Ar 등의 식각 가스를 이용하여 하드마스크막(70)을 제거하는 것이 바람직하다. 그리고, 하드마스크막(70)은 ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma), ECR(Electron Cyclotron Resonance) 타입의 플라즈마 소스를 이용하는 플라즈마 장치를 이용하여 제거하는 것이 바람직하다.
이어서, 식각된 하드마스크막(70) 상에 잔류하는 제 1 및 제 2 배리어막(80, 80) 및 감광막 패턴(100)을 제거한다. 이때, 제 1 배리어막(80)으로 비정질 카본막을 사용하기 때문에 산소 분위기에서 이의 식각을 수행한다. 이때, 제 1 배리어막(80)의 식각시에는 H2SO4/H2O2를 이용한 습식식각을 이용하는 것이 바람직하다. 물론 제 1 배리어막(80)의 식각은 이에 한정되지않고 산소 가스를 이용한 건식 식각등의 다양한 식각 방법이 사용될 수 있다. 그리고 앞서 설명한 O2 가스, N2 가스 및 Ar 가스를 이용하여 제거할 수도 있다.
이어서, 하드마스크막(70)을 식각 마스크로 하는 식각 공정을 통해 제 2 도 전막(60)을 제거한다. 이때, 제 2 도전막(60)의 제거는 SF6, NF4, C2F6, CF4 등과 같은 플루오르(fluoride) 계열의 식각 가스를 사용하는 것이 바람직하다. 이때, 도시되지는 않았지만, 제 2 도전막(60) 하부의 제 1 도전막(50)의 일부도 함께 제거될 수 있다.
이때, 제 1 및 제 2 배리어막(80, 90)과, 하드마스크막(70) 그리고, 제 2 도전막(60)의 식각은 단일 챔버 내에서 인시튜(in-situ)로 진행할 수도 있고, 서로 다른 챔버에서 익스 시튜(ex-situ)로 진행할 수도 있다. 그리고, 제 2 도전막(60)의 식각 전에 제 1 및 제 2 배리어막(80, 90)을 제거하지 않은 상태에서 이들을 식각 마스크로 함께 사용하여 제 2 도전막(60)을 식각할 수도 있다.
이어서, 게이트 하드마스크막(70) 및 그 하부의 제 2 도전막(60)을 식각한다.
이어서, 산화공정을 실시하여 식각된 제 2 도전막(60)의 측벽을 산화시켜 산화 방지막으로 산화막(110)을 형성한다. 이때, 산화 공정은 제 2 도전막(60)의 식각을 위한 챔버와 동일 챔버 내에서 인시튜로 진행하는 것이 바람직하다.
특히, 산화 공정은 소스 파워(Source Power)만을 이용하여 챔버 내에 플라즈마를 발생시키고, 이를 통해 플라즈마에 의해 활성화된 산소 가스를 이용한 산화(oxidation)를 수행하는 것이 바람직하다. 이를 위해, 산화 공정은 챔버에 100 내지 600W의 플라즈마 소스 파워를 인가하고, 40 내지 60sccm의 CF4 가스와, 20 내지 30sccm의 O2 가스 그리고, 100 내지 900sccm의 N2 가스를 주입하여 실시하는 것 이 바람직하다.
이를 통해 자연스러운 산화가 발생되도록 하여 식각된 제 2 도전막(60) 즉, 텅스텐막의 측벽에 얇은 두께의 산화막(110)을 형성할 수 있다. 이때, 산화막(110)은 텅스텐막의 측벽이 노출되지 않도록 하여 텅스텐막에 이상 산화가 발생하는 것을 방지시킨다. 이때, 산화막(110)의 두께는 40 내지 70Å 범위 이내로 조절하는 것이 바람직하다. 이는, 산화막(110)이 40Å보다 얇은 경우에는 원래의 목적인 이상산화를 방지하지 못하게 되고, 70Å보다 두꺼울 경우에는 제 2 도전막(60)의 임계 치수를 과도하게 줄이게 되는 문제가 발생한다.
도 2e에서는 상기 제 2 도전막(60)의 측벽면에 선택적으로 산화막(110)이 형성됨을 도시하였다. 하지만, 본 실시예는 이에 한정되지 않고, 플라즈마에 노출된 전체 구조물의 표면상에 산화막이 형성될 수도 있다. 즉, 하드 마스크막(70)의 상부 및 측벽, 제 2 도전막(60)의 측벽 및 노출된 제 1 도전막(50)의 상부에 산화막이 형성될 수도 있다.
이어서, 산화막(110)의 두께 관리를 위해 O3 가스를 이용한 세정 공정을 추가로 수행할 수 있다. 물론 다양한 산화막 세정 물질을 이용한 세공 공정을 수행할 수도 있다.
이어서, 도 2f에 도시된 바와 같이, 이후, 하드마스크막(70)을 식각 마스크로 하는 식각 공정을 통해 제 1 도전막(50)을 식각하여 제 1 및 제 2 도전막(50, 60), 하드마스크막(70) 및 산화막(110)을 포함하는 게이트 전극 패턴(120)을 형성 한다.
이후, 게이트 전극 패턴(120) 양측 영역에 불순물 이온을 주입하여 소스 및 드레인 접합영역을 형성할 수 있다.
지금까지 본 발명은 실시예를 통해 채널의 길이를 증대시킨 리세스형 게이트 전극에 관해 설명하였다. 하지만, 이에 한정되지 않고, 텅스텐막과 폴리 실리콘막의 이중막을 포함하는 게이트 전극을 갖는 모든 반도체 소자의 제조공정에 적용할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 텅스텐을 포함하는 제 2 도전막을 패터닝한 다음 텅스텐막을 보호하기 위한 별도의 보호막을 형성하지 않고, 플라즈마를 이용한 산화공정을 통해 그 측벽에 산화 방지막을 형성함으로써, 제 2 도전막으로 사용하는 텅스텐막의 이상산화를 방지할 수 있고, 공정 단순화를 통해 소자의 제작 수율을 향상시킬 수 있다.

Claims (9)

  1. 게이트 절연막이 형성된 기판 상에 게이트 전극용 제1 도전막과 금속이 함유된 제2 도전막을 차례로 형성하는 단계;
    상기 제2 도전막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 통해 상기 제2 도전막을 식각하는 단계;
    노출된 상기 제2 도전막의 측벽을 산화시키는 산화공정을 실시하여 상기 제2 도전막 측벽에 산화 방지막을 형성하는 단계; 및
    상기 산화 방지막의 양측으로 노출된 상기 제1 도전막을 식각하는 단계를 포함하고,
    상기 제2 도전막의 식각 및 상기 산화 방지막의 형성은 동일 챔버 내에서 인시튜로 진행하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 도전막은 텅스텐 단일막 또는 텅스텐질화막/텅스텐실리사이드막/텅스텐막 적층막으로 형성하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화 방지막은 플라즈마를 이용한 산화공정을 통해 산화막으로 형성하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 산화공정은 40 내지 60sccm의 CF4 가스, 20 내지 30sccm의 O2 가스 및 100 내지 900sccm의 N2 가스를 공급하여 실시하는 반도체 소자의 게이트 전극 형성 방법.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 산화막은 40 내지 70Å의 두께로 형성하는 반도체 소자의 게이트 전극 형성 방법.
  7. 게이트 절연막이 형성된 기판 상에 게이트 전극용 제1 도전막과 금속이 함유된 제2 도전막을 차례로 형성하는 단계;
    상기 제2 도전막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 통해 상기 제2 도전막을 식각하는 단계;
    노출된 상기 제2 도전막의 측벽을 산화시키는 산화공정을 실시하여 상기 제2 도전막 측벽에 산화 방지막을 형성하는 단계;
    O3 가스를 이용한 세정 공정을 실시하는 단계; 및
    상기 산화 방지막의 양측으로 노출된 상기 제 1 도전막을 식각하는 단계
    를 포함하는 반도체 소자의 게이트 전극 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 2 도전막의 식각 및 상기 산화 방지막의 형성은 동일 챔버 내에서 인시튜로 진행하는 반도체 소자의 게이트 전극 형성 방법.
  9. 제 1 항에 있어서,
    상기 하드마스크 패턴 형성, 상기 제 2 도전막의 식각, 상기 산화 방지막의 형성 및 상기 제 1 도전막의 식각은 모두 동일 챔버 내에서 인시튜로 진행하거나 다른 챔버 내에서 익스 시튜로 진행하는 반도체 소자의 게이트 전극 형성 방법.
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