KR20070036203A - 반도체소자의 리세스게이트 제조 방법 - Google Patents
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Abstract
본 발명은 활성영역의 탑코너 에지와 게이트산화막간 계면에서 게이트산화막 두께가 취약해지는 것을 방지할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 리세스게이트 제조 방법은 반도체기판 상에 패드산화막과 유기반사방지막을 형성하는 단계; 상기 유기반사방지막 상에 감광막을 이용한 리세스마스크를 형성하는 단계; 상기 리세스마스크를 식각배리어로 상기 유기반사방지막과 패드산화막을 식각하는 단계; 상기 리세스마스크를 식각배리어로 패드산화막 식각후 노출된 상기 반도체기판의 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계; 후처리식각을 진행하여 상기 리세스마스크, 유기반사방지막 및 패드산화막을 제거하면서 상기 리세스패턴의 탑코너를 라운딩처리하는 단계; 상기 라운딩처리된 리세스패턴을 포함한 활성영역 상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함한다.
리세스게이트, 탑코너, 후처리식각, PET
Description
도 1a는 종래기술에 따른 반도체소자의 리세스게이트 구조를 도시한 도면,
도 1b는 도 1a의 활성영역의 에지를 확대한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 리세스 게이트 제조 방법을 도시한 공정 단면도,
도 2d는 도 2c에 따른 활성영역의 에지를 상세히 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 21a : 활성영역
22 : 패드산화막 24 : 유기반사방지막
25 : 리세스마스크 26 : 리세스패턴
27 : 게이트산화막 28 : 게이트폴리실리콘
29 : 게이트금속 30 : 게이트하드마스크질화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 리세스게이트 제조 방법에 관한 것이다.
0.10㎛ 미만의 반도체장치의 DRAM 공정 진행시 소자의 전기적특성 관점에서의 채널길이 증가와 문턱전압 험프(Vt hump) 특성 개선을 위하여 리세스게이트 공정(Recess gate process)을 적용하고 있다.
도 1a는 종래기술에 따른 반도체소자의 리세스게이트 구조를 도시한 도면이고, 도 1b는 도 1a의 활성영역의 에지를 확대한 도면이다.
도 1a를 참조하면, 반도체 기판(11)의 소정영역에 트렌치 구조의 소자분리막(12)을 형성한다. 이와 같은 일련의 공정에 의해 소자분리막(12)을 제외한 나머지 지역은 활성영역(11a)으로 정의된다.
이어서, 반도체기판(11)의 활성영역(11a)을 소정깊이로 식각하는 리세스게이트 식각공정을 진행하여 리세스패턴(13)을 형성한다.
이어서, 리세스패턴(13)을 포함한 전면에 게이트산화막(14)을 형성한 후, 게이트산화막(14) 상에 리세스패턴(13)을 매립할 때까지 게이트폴리실리콘(15)을 증착한다. 이어서, 게이트폴리실리콘(15) 상에 게이트금속(16)과 게이트하드마스크질화막(17)을 증착한다.
이어서, 게이트패터닝 공정을 진행하여 리세스 게이트(100)를 완성한다.
그러나, 종래기술은 리세스게이트식각 및 이후 후속 열공정에서 형성된 활성 영역(11a)의 탑코너 에지 모양을 살펴보면(도 1b 참조), 활성영역의 탑코너 에지의 프로파일이 매우 샤프(Sharp)하며, 이러한 샤프한 모양으로 인해 활성영역(11a)의 에지에서 형성되는 게이트산화막의 두께(14a)가 활성영역(11a)의 표면 및 리세스패턴(13)의 측벽에 비해 매우 얇아져 취약함을 알 수 있다.
이렇게 취약한 활성영역과 게이트산화막의 계면으로 인해 GOI(Gate Oxide Intergrity) 페일이 발생하며, 이는 소자의 신뢰성에 치명적인 결함을 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 활성영역의 탑코너 에지와 게이트산화막간 계면에서 게이트산화막 두께가 취약해지는 것을 방지할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 리세스게이트 제조 방법은 반도체기판 상에 패드산화막과 유기반사방지막을 형성하는 단계; 상기 유기반사방지막 상에 감광막을 이용한 리세스마스크를 형성하는 단계; 상기 리세스마스크를 식각배리어로 상기 유기반사방지막과 패드산화막을 식각하는 단계; 상기 리세스마스크를 식각배리어로 패드산화막 식각후 노출된 상기 반도체기판의 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계; 후처리식각을 진행하여 상기 리 세스마스크, 유기반사방지막 및 패드산화막을 제거하면서 상기 리세스패턴의 탑코너를 라운딩처리하는 단계; 상기 라운딩처리된 리세스패턴을 포함한 활성영역 상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 후처리식각은 산소성분과 스퍼터링성분을 포함하는 조건으로 진행하는 것을 특징으로 하며, 상기 후처리 식각은 O2와 아르곤의 혼합플라즈마를 사용하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예에서는 리세스게이트 식각후 형성되는 리세스패턴의 탑코너를 라운딩처리하여 소자의 신뢰성을 향상시키고자 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 리세스 게이트 제조 방법을 도시한 공정 단면도이고, 도 2d는 도 2c에 따른 활성영역의 에지를 상세히 보여주는 도면이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 소자분리예정지역에 트렌치구조의 소자분리막(23)을 형성한다. 이때, 소자분리막(23)은 잘 알려진 바와 같이 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다.
위와 같은 소자분리막(22)에 의해 소자분리막(23)을 제외한 나머지 반도체기 판(21)은 활성영역(21a)으로 정의되고, 소자분리막(23) 공정시 사용된 패드산화막(22)은 잔류시킨다.
다음으로, 소자분리막(22)이 형성된 반도체기판(21)의 패드산화막(22) 상에 유기반사방지막(Organic Bottom Anti Reflective Coating layer, 24)을 형성하고, 유기반사방지막(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스마스크(25)를 형성한다.
이어서, 리세스마스크(25)를 식각배리어로 하여 유기반사방지막(24)을 식각하고, 연속해서 패드산화막(22)을 식각하여 리세스게이트로 예정된 반도체기판(21)의 활성영역(21a) 표면을 노출시킨다.
이어서, 리세스마스크(25)을 식각배리어로하여 노출된 활성영역(21a)을 소정 깊이로 식각하는 리세스게이트 식각 공정을 진행하여 리세스패턴(26)을 형성하는데, 이때 활성영역(21a)의 식각은 HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.
도 2b에 도시된 바와 같이, 아르곤스퍼터링(산소를 혼합한 Ar/O2 plasma 이용)를 이용한 후처리식각(Post Etch Treatment; PET) 공정을 진행한다. 여기서, 후처리식각 공정은 하이파워(High power)를 사용하지 않고 1000W보다 낮은 파워(Low power)를 사용하여 과도한 스퍼터링에 의한 리세스패턴(26)의 탑코너에서의 실리콘격자결함 및 산화막(소자분리막) 손실을 최소화한다.
후처리식각의 메카니즘을 살펴보면, 아르곤과 산소의 혼합플라즈마에 노출된 리세스마스크(25), 유기반사방지막(24) 및 패드산화막(22)이 제거되고, 패드산화막 (22)까지 노출된 상태에서 계속해서 아르곤과 산소의 혼합플라즈마에 노출되는 리세스패턴(26)의 탑코너(Top corner)가 아르곤의 스퍼터링에 의해 식각되어 슬로프(Slope, S)를 가지게 된다. 이로써 리세스패턴(26)의 탑코너의 라운딩처리가 진행된 것이다.
상술한 바에 의하면, 감광막으로 형성한 리세스마스크(25)를 식각배리어로 진행하므로 아르곤 스퍼터링(Ar sputtering)에 의한 리세스패턴(26)의 탑코너 라운딩이 가능하다. 즉, 후처리 식각 공정시 산소성분은 리세스마스크(25), 유기반사방지막(24) 및 패드산화막(22)을 제거하는 역할을 하며, 아르곤과 같은 스퍼터링 성분은 리세스패턴의 탑코너를 스퍼터링하여 라운딩처리하는 것이다.
한편, 하드마스크를 도입하여 리세스패턴을 형성하는 경우에는, 아르곤과 산소의 혼합플라즈마에 의해 하드마스크가 제거되지 않으므로, 리세스패턴(26)의 탑코너의 슬로프(S) 구조를 얻기 어렵다.
따라서, 본 발명은 리세스패턴(26) 형성을 위한 식각공정시, 식각배리어로 감광막을 이용한 리세스마스크(25)를 사용해야 하며, 이로써 리세스패턴(26)의 탑코너의 라운딩 처리가 가능하다.
그리고, 유기반사방지막 식각, 리세스패턴을 형성하는 리세스게이트 식각 및 후처리식각 공정은 동일 챔버에서 진행하며, 여기서, 챔버는 ICP(Inductive Coupled Plasma) 방식의 플라즈마를 소스로 사용한다.
도 2c에 도시된 바와 같이, 리세스패턴(26)을 포함한 전면에 게이트산화막 (27)을 형성한 후, 게이트산화막(27) 상에 리세스패턴(26)을 매립할 때까지 게이트폴리실리콘(28)을 증착한다.
이어서, 게이트폴리실리콘(28) 상에 게이트금속(29)과 게이트하드마스크질화막(30)을 증착한다.
이어서, 게이트패터닝 공정을 진행하여 리세스 게이트(200)를 완성한다. 여기서, 리세스게이트(200)는 리세스패턴(26)에 하부가 매립되고 상부가 반도체 기판의(21) 표면 위로 돌출되는 형태를 갖는다.
도 2d는 도 2c에 따른 활성영역의 에지를 상세히 보여주는 도면으로서, 리세스패턴(26)의 탑코너가 아르곤스퍼터링에 의해 라우딩처리된 상태이므로, 리세스패턴 상에 형성되는 게이트산화막(27)의 두께가 모든 영역에서 균일하다.
즉, 활성영역(21a)의 표면에서의 두께(d1), 리세스패턴(26)의 측벽에서의 두께(d3) 및 리세스패턴의 에지 탑코너에서의 두께(d2)가 모두 동일하여 균일한 두께를 갖는다.
이처럼, 게이트산화막의 두께가 균일하면 소자의 신뢰성이 향상된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스게이트 공정시 리세스패턴의 탑코너를 샤프한 모양에서 라운딩모양으로 바꾸어주므로써 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 반도체기판 상에 패드산화막과 유기반사방지막을 형성하는 단계상기 유기반사방지막 상에 감광막을 이용한 리세스마스크를 형성하는 단계;상기 리세스마스크를 식각배리어로 상기 유기반사방지막과 패드산화막을 식각하는 단계;상기 리세스마스크를 식각배리어로 패드산화막 식각후 노출된 상기 반도체기판의 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;후처리식각을 진행하여 상기 리세스마스크, 유기반사방지막 및 패드산화막을 제거하면서 상기 리세스패턴의 탑코너를 라운딩처리하는 단계;상기 라운딩처리된 리세스패턴을 포함한 활성영역 상에 게이트산화막을 형성하는 단계; 및상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 반도체소자의 리세스게이트 제조 방법.
- 제1항에 있어서,상기 후처리식각은,산소성분과 스퍼터링성분을 포함하는 조건으로 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
- 제2항에 있어서,상기 후처리 식각은,O2와 아르곤의 혼합플라즈마를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
- 제3항에 있어서,상기 후처리식각은,1000W보다 낮은 파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 유기반사방지막과 패드산화막을 식각하는 단계, 리세스패턴을 형성하는 단계 및 상기 후처리식각은,동일 챔버에서 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제 조 방법.
- 제5항에 있어서,상기 챔버는 ICP 방식의 플라즈마를 소스로 사용하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
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|---|---|---|---|---|
| CN111708249A (zh) * | 2020-05-29 | 2020-09-25 | 长江存储科技有限责任公司 | 光掩膜、三维存储器及其制备方法 |
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2005
- 2005-09-29 KR KR1020050090897A patent/KR20070036203A/ko not_active Application Discontinuation
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| CN111708249A (zh) * | 2020-05-29 | 2020-09-25 | 长江存储科技有限责任公司 | 光掩膜、三维存储器及其制备方法 |
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