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JP2008028398A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

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Abstract

【課題】パンチスルー現象を防止するためのＯＮＯ（酸化膜‐窒化膜‐酸化膜）で形成されたスペーサを有する半導体素子及びその製造方法を提供する。
【解決手段】半導体基板１１０に素子分離膜１５０を形成するステップと、前記半導体基板１１０にゲート絶縁膜２１０及びゲート電極２５０を形成するステップと、前記ゲート電極２５０、ゲート絶縁膜２１０を含む半導体基板１１０の全面に、下部酸化膜３１５‐窒化膜３２５‐上部酸化膜３３５の三重層を蒸着するステップと、前記下部酸化膜３１５‐窒化膜３２５‐上部酸化膜３３５の三重層をエッチングして、スペーサを形成するステップと、を含む。
【選択図】図４

Description

本発明は、半導体素子及びその製造方法に関し、特に、ＯＮＯ（酸化膜‐窒化膜‐酸化膜）で形成されたスペーサを有する半導体素子及びその製造方法に関する。
半導体素子の高集積化に伴って、チャネルの長さが減少し、それによって短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）が発生する。また、短チャネル効果によりパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）現象が発生する。
半導体素子におけるスペーサは、パンチスルー現象を防止するための低濃度接合領域の形成に用いられ、隣接するゲート電極間の電気的遮断手段として使用される。
スペーサを形成するために、半導体基板に素子分離膜を形成し、ゲート絶縁膜とゲート電極を形成する。続いて、ゲート電極と半導体基板を覆うように絶縁膜を蒸着し、ドライエッチング工程を用いてスペーサを形成する。
前記スペーサを形成するためにエッチング工程を行う場合、半導体基板の表面に形成された絶縁膜と素子分離膜内の酸化膜が共にエッチングされてしまって、素子の電気的特性が低下するという問題点がある。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、ＯＮＯ（酸化膜‐窒化膜‐酸化膜）の三重層を蒸着及びエッチングしてスペーサを形成することで、素子分離膜内の酸化膜を消失させないようにする半導体素子の製造方法を提供することにある。
実施例に係る半導体素子の製造方法は、半導体基板に素子分離膜を形成するステップと、前記半導体基板にゲート絶縁膜及びゲート電極を形成するステップと、前記ゲート電極、ゲート絶縁膜を含む半導体基板の全面に、下部酸化膜‐窒化膜‐上部酸化膜の三重層を蒸着するステップと、前記下部酸化膜‐窒化膜‐上部酸化膜の三重層をエッチングして、スペーサを形成するステップと、を含む。
また、実施例に係る半導体素子は、半導体基板と、前記半導体基板にトレンチが形成され、前記トレンチが酸化膜で埋め込まれることで形成された素子分離膜と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極及びゲート絶縁膜の側面に形成され、下部酸化膜‐窒化膜‐上部酸化膜の三重層で形成されたスペーサと、を含み、前記ゲート電極と接する前記下部酸化膜は、前記素子分離膜に形成されたことを特徴とする。
本発明に係る半導体素子及びその製造方法によれば、酸化膜‐窒化膜‐酸化膜（ＯＮＯ）を蒸着及びエッチングしてスペーサを形成することで、素子分離膜内の酸化膜がエッチングされることを防止することができる。したがって、半導体素子間のショート現象が発生せず、素子分離膜の電気的特性が向上することができる。
以下、添付図面に基づき、実施例に係る半導体素子及びその製造方法を詳細に説明する。
実施例において、層、膜、領域、基板などの部分が他の部分の「上に」あると記載されるとき、これは他の部分の「すぐ上に」ある場合だけでなく、その間に他の部分がある場合も含める。一方、ある部分が他の部分の「すぐ上に」あると記載されるときは、その間に他の部分がないことを意味する。
図１は、実施例に係る半導体素子の製造方法により、素子分離膜１５０が形成された素子の形態を示す側断面図である。
図１に示すように、半導体基板１１０の素子分離膜を形成する位置にトレンチを形成し、トレンチを酸化膜で埋め込んで、素子分離膜１５０を形成する。
素子分離膜１５０は、隣接する半導体素子を互いに電気的に分離する。
図２は、実施例に係る半導体素子の製造方法により、ゲート電極２５０が形成された素子の形態を示す側断面図である。
前記素子分離膜１５０が形成された半導体基板１１０にゲート絶縁膜用絶縁膜蒸着し、その上にゲート電極用ポリシリコンを蒸着する。その後、絶縁膜及びポリシリコンの上にマスク（図示せず）を形成し、これをエッチングして、ゲート絶縁膜２１０及びゲート電極２５０を形成する。ゲート絶縁膜２１０及びゲート電極２５０は、素子分離膜１５０が形成されていない領域に位置する。
図３は、実施例に係る半導体素子の製造方法により、酸化膜‐窒化膜‐酸化膜（ＯＮＯ）の三重層が形成された素子の形態を示す側断面図である。
図３に示すように、ゲート絶縁膜２１０とゲート電極２５０が形成された半導体基板１１０の全面に、下部酸化膜３１０‐窒化膜３２０‐上部酸化膜３３０（ＯＮＯ）の三重層を形成する。半導体基板１１０に下部酸化膜３１０‐窒化膜３２０‐上部酸化膜３３０（ＯＮＯ）の三重層を形成する前に、イオン注入工程を行うこともできるが、このとき、イオン注入濃度は低濃度であり得る。
下部酸化膜３１０と上部酸化膜３３０は、互いに同一な物質または異なる物質で形成されることができる。また、下部酸化膜３１０及び上部酸化膜３３０は、素子分離膜１５０内の酸化膜と同一な物質または異なる物質で形成されることができる。
図４は、実施例に係る半導体素子の製造方法により、エッチング工程を用いてスペーサが形成された形態を示す側断面図である。
図４に示すように、下部酸化膜３１０‐窒化膜３２０‐上部酸化膜３３０（ＯＮＯ）の三重層が形成された半導体基板１１０を、別途のマスクを形成せずエッチングすることで、酸化膜３１５‐窒化膜３２５‐酸化膜３３５（ＯＮＯ）からなるスペーサが形成される。
下部酸化膜３１０‐窒化膜３２０‐上部酸化膜３３０（ＯＮＯ）の三重層は、２段階の工程でエッチングされる。
第１エッチング工程は、上部酸化膜３３０と窒化膜３２０をエッチングする工程であって、ドライエッチング工程を用いることができる。
第１エッチング工程には、次のような工程条件が適用されることができる。
まず、エッチング装置の上部電極と下部電極、すなわち、半導体基板が在値される電極間の間隔は、２０〜４０ｍｍで維持される。そして、反応管内の圧力は、１００〜１５０ｍＴで維持される。
エッチング装置に印加される電力は、２００〜５００Ｗであって、８０〜１５０ｓｃｃｍのＣｌ２、１０〜５０ｓｃｃｍのＨＢｒ及び０〜２０ｓｃｃｍのＯ２がエッチング装置に注入される。
前記第１エッチング工程で、窒化膜３２０をエッチングする時に発生するＣＮ化合物の波長を用いて、エッチング停止点を見つけることができる。
一方、第２エッチング工程は、第１エッチング工程の後にも残っている窒化膜３２０を完全に除去し、下部酸化膜３１０を露出させる工程である。
第２エッチング工程には、次のような工程条件が適用されることができる。
まず、エッチング装置の上部電極と下部電極間の間隔は、１０〜３０ｍｍで維持される。そして、反応管内の圧力は１００〜１５０ｍＴで維持される。
エッチング装置に印加される電力は、２００〜５００Ｗであって、８０〜１５０ｓｃｃｍのＣｌ２、０〜５０ｓｃｃｍのＨＢｒ及び０〜２０ｓｃｃｍのＯ２がエッチング装置に注入されて、エッチング工程が行われる。
このような、２段階のエッチング工程を経て、図４に示すように、スペーサ及び下部に露出された下部酸化膜３１５が形成される。下部酸化膜３１５により素子分離膜１５０内の酸化膜がエッチングされることを防止することができる。
また、エッチング工程が長時間にわたって行われても、下部酸化膜３１５が完全にエッチングされるまでは、素子分離膜１５０の酸化膜が保護される。実施例によって、スペーサ以外の領域に形成された下部酸化膜３１５がエッチングされて除去され得る。
その後、イオン注入工程、シリサイド形成工程など、半導体素子を形成するための他の工程が行われ得る。
以上のような半導体素子の製造工程は、ＣＣＰ（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）方式のプラズマを用いる装置で行われることが良い。
以下、図４を参照して、実施例に係る半導体素子の構造について説明する。
前記半導体基板１１０の上部に、半導体素子間の分離のための素子分離膜１５０が形成される。素子分離膜１５０は、半導体基板１１０にトレンチを形成し、トレンチが酸化膜で埋め込まれることにより形成できる。
素子分離膜１５０が形成されていない領域には、半導体素子が形成される。半導体基板１１０上にゲート絶縁膜２１０が形成され、その上にゲート電極２５０が形成される。
ゲート電極２５０の両側面にはスペーサが形成されるが、スペーサは、下部酸化膜３１５‐窒化膜３２５‐上部酸化膜３３５の三重層で形成されている。
特に、下部酸化膜３１５は、ゲート電極２５０の側面及びゲート絶縁膜２１０の側面と接している。また、下部酸化膜３１５は、ゲート絶縁膜２１０が形成された領域を除いて、半導体基板１１０の全領域に形成されている。特に、素子分離膜１５０が形成されている領域の上部にも下部酸化膜３１５が形成されている。
実施例に係る半導体素子の製造方法により、素子分離膜が形成された素子の形態を示す側断面図である。 実施例に係る半導体素子の製造方法により、ゲート電極が形成された素子の形態を示す側断面図である。 実施例に係る半導体素子の製造方法により、酸化膜‐窒化膜‐酸化膜（ＯＮＯ）の三重層が形成された素子の形態を示す側断面図である。 実施例に係る半導体素子の製造方法により、エッチング工程を用いてスペーサが形成された形態を示す側断面図である。
符号の説明
１１０ 半導体基板、 １５０ 素子分離膜、 ２１０ ゲート絶縁膜、 ２５０ ゲート電極、 ３１５ 下部酸化膜、 ３２５ 窒化膜、 ３３５ 上部酸化膜。

Claims (14)

  1. 半導体基板に素子分離膜を形成するステップと、
    前記半導体基板にゲート絶縁膜及びゲート電極を形成するステップと、
    前記ゲート電極、ゲート絶縁膜を含む半導体基板の全面に、下部酸化膜‐窒化膜‐上部酸化膜の三重層を蒸着するステップと、
    前記下部酸化膜‐窒化膜‐上部酸化膜の三重層をエッチングして、スペーサを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
  2. 前記素子分離膜を形成するステップは、
    前記半導体基板にトレンチを形成するステップと、
    前記トレンチを酸化膜で埋め込むステップと、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記下部酸化膜‐窒化膜‐上部酸化膜の三重層は、２段階のエッチング工程を用いてエッチングされることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記スペーサを形成するステップは、
    前記上部酸化膜と前記窒化膜をエッチングする第１エッチング工程と、
    前記第１エッチング工程の後、残留する窒化膜を除去し、前記下部酸化膜を露出する第２エッチング工程と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記第１エッチング工程は、
    エッチング装置の上部電極及び下部電極間の間隔が２０〜４０ｍｍである条件、反応管内圧力が１００〜１５０ｍＴである条件、エッチング装置に印加される電力が２００〜５００Ｗである条件、８０〜１５０ｓｃｃｍのＣｌ２、１０〜５０ｓｃｃｍのＨＢｒ及び０〜２０ｓｃｃｍのＯ２が注入される条件のうち一つ以上の条件を充足して行われることを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記第１エッチング工程は、前記窒化膜がエッチングされる時に発生するＣＮ化合物の波長を用いてエッチング停止点を把握することを特徴とする請求項４に記載の半導体素子の製造方法。
  7. 前記第２エッチング工程は、
    エッチング装置の上部電極と下部電極間の間隔が１０〜３０ｍｍである条件、反応管内圧力が１００〜１５０ｍＴである条件、エッチング装置に印加される電力が２００〜５００Ｗである条件、８０〜１５０ｓｃｃｍのＣｌ２、０〜５０ｓｃｃｍのＨＢｒ及び０〜２０ｓｃｃｍのＯ２が注入される条件のうち一つ以上の条件を充足して行われることを特徴とする請求項４に記載の半導体素子の製造方法。
  8. 前記素子分離膜を形成するステップ乃至前記スペーサを形成するステップは、
    ＣＣＰ（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）方式のプラズマを用いる装置で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 半導体基板と、
    前記半導体基板にトレンチが形成され、前記トレンチが酸化膜で埋め込まれることで形成された素子分離膜と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極及びゲート絶縁膜の側面に形成され、下部酸化膜‐窒化膜‐上部酸化膜の三重層で形成されたスペーサと、を含み、
    前記ゲート電極と接する前記下部酸化膜は、前記素子分離膜に形成されたことを特徴とする半導体素子。
  10. 前記ゲート電極と接する前記下部酸化膜は、ゲート絶縁膜が形成されていない前記半導体基板の全ての領域に形成されることを特徴とする請求項９に記載の半導体素子。
  11. 前記上部酸化膜、前記下部酸化膜、前記素子分離膜の酸化膜は、同一な物質からなることを特徴とする請求項９に記載の半導体素子。
  12. 前記上部酸化膜、前記下部酸化膜は、互いに同一な物質からなり、前記素子分離膜の酸化膜とは相違する物質からなることを特徴とする請求項９に記載の半導体素子。
  13. 前記上部酸化膜、前記下部酸化膜は互いに異なる物質からなり、前記上部酸化膜、前記下部酸化膜のうち何れか一つの酸化膜は、前記素子分離膜の酸化膜と同一な物質からなることを特徴とする請求項９に記載の半導体素子の製造方法。
  14. 前記上部酸化膜、前記下部酸化膜、前記素子分離膜の酸化膜は、相違する物質からなることを特徴とする請求項９に記載の半導体素子の製造方法。
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