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KR20070002993A - 폴리실리콘 공핍 현상을 방지한 듀얼 폴리실리콘 게이트를구비하는 반도체장치 및 그의 제조 방법 - Google Patents

폴리실리콘 공핍 현상을 방지한 듀얼 폴리실리콘 게이트를구비하는 반도체장치 및 그의 제조 방법 Download PDF

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KR20070002993A
KR20070002993A KR1020050058710A KR20050058710A KR20070002993A KR 20070002993 A KR20070002993 A KR 20070002993A KR 1020050058710 A KR1020050058710 A KR 1020050058710A KR 20050058710 A KR20050058710 A KR 20050058710A KR 20070002993 A KR20070002993 A KR 20070002993A
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metal electrode
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성민규
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Abstract

후속 게이트재산화 공정시에 게이트전극으로 사용되는 폴리실리콘에 도핑된 도펀트가 외확산하는 것을 방지할 수 있는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치는 NMOSFET 영역과 PMOSFET 영역이 구분된 반도체기판, 상기 반도체기판 상의 게이트산화막, 상기 게이트산화막 상의 상기 NMOSFET 영역에 형성된 n+ 폴리실리콘전극과 상기 PMOSFET 영역에 형성된 p+ 폴리실리콘전극, 상기 n+ 폴리실리콘전극과 상기 p+ 폴리실리콘전극 상에 각각 적층된 메탈전극과 게이트하드마스크, 상기 메탈전극의 노출된 측벽에 형성된 질화층, 및 상기 상기 n+ 폴리실리콘전극과 상기 p+ 폴리실리콘전극의 노출된 측벽에 형성된 산화층을 포함하고, 이와 같은 본 발명은 질화층에 의해 게이트재산화공정시 메탈전극이 산화되는 것을 방지할 수 있다.
게이트재산화, 메탈전극, 질화층, 폴리실리콘전극

Description

폴리실리콘 공핍 현상을 방지한 듀얼 폴리실리콘 게이트를 구비하는 반도체장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH DUAL POLYSILICON GATE TO PREVENT POLYSILICON DEPLETION EFFECT AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 PMOSFET의 C-V 커브(Capacitance-Voltage Curve)를 도시한 도면,
도 2는 보론(Boron)이 도핑된 폴리실리콘 상부에 텅스텐실리사이드(WSix) 증착유무에 따른 보론의 프로파일을 도시한 도면,
도 3은 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 구조 단면도이다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트산화막 34a : p+ 폴리실리콘전극
34b : n+ 폴리실리콘전극 37 : 메탈전극
38 : 게이트하드마스크 40 : 질화층
41 : 산화층 42 : 게이트버즈빅
본 발명은 반도체 제조 기술에 관한 것으로, 특히 PDE(Poly silicon Depletion Effect)를 방지할 수 있는 반도체소자의 제조 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이도 동시에 매우 짧아지고 있다. 채널길이가 F아짐에 따라 일반적인 트랜지스터 구조에서는 트랜지스터의 문턱전압이 급격히 낮아지는 이른바 숏채널효과(Short Channel Effect; SCE)가 심해지는 문제점이 있다. 특히, n+ 폴리실리콘게이트를 갖는 PMOSFET에서는 배리드채널(Buried channel)이 형성되기 때문에 숏채널효과가 더욱 심하게 발생하게 된다.
이를 극복하기 위해서 NMOSFET에서는 낮은 일함수(4.14eV)를 갖는 n+ 폴리실리콘을, PMOSFET에서는 높은 일함수(∼5.3eV)를 갖는 p+ 폴리실리콘으로 각각 형성한 듀얼 폴리실리콘 게이트(Dual polysilicon gate)가 연구중에 있다. 즉, 폴리실리콘의 일함수를 조절하여 NMOSFET/PMOSFET 모두 표면채널(Surface channel)을 구성하는 것이다.
폴리실리콘의 일함수를 조절하기 위해 폴리실리콘 내에 일정 도펀트를 이온 주입하게 되는데, n+ 폴리실리콘을 형성하기 위해서는 Ph 또는 As를 이온주입하고, p+ 폴리실리콘을 형성하기 위해서는 B 또는 BF2를 이온주입한다.
그러나, 일반적인 듀얼 폴리실리콘 게이트는 여러가지 단점들이 있는데, 그중 한가지가 폴리실리콘에 도핑된 도펀트들이 후속 공정에서 외확산(Out-diffusion)되어 폴리실리콘공핍현상, 즉 PDE(Poly silicon Depletion Effect) 현상을 유발한다는 것이다.
도 1은 종래기술에 따른 PMOSFET의 C-V 커브(Capacitance-Voltage Curve)를 도시한 도면이다.
도펀트가 폴리실리콘으로부터 외확산되면 도 1과 같이 C-V 커브에서 축적(Accumulation) 대비 인버전(Inversion) 영역의 캐패시턴스값이 65% 수준으로 낮아지는 현상이 발생된다. 즉, 트랜지스터가 작동되는 인버전 영역에서의 동작속도가 급격히 감소되는 문제점이 발생되기 때문에 소자의 신뢰성이 열화되는 문제가 발생한다.
상기와 같은 도펀트의 외확산을 일으키는 원인 중에서 가장 큰 것은 게이트재산화(Gate-reoxidation) 공정에서 폴리실리콘 상부에 증착된 전극물질이 산화되면서 산화막을 형성시키기 때문이다. 고온 산화 분위기에서 산화막이 형성될 때, 도펀트들이 전극물질/폴리실리콘의 계면 또는 전극물질의 그레인바운더리(Grain boundary)를 통하여 산화막에 쉽게 파일업(file-up)되기 때문이다.
도 2는 보론(Boron)이 도핑된 폴리실리콘 상부에 텅스텐실리사이드(WSix) 증 착유무에 따른 보론의 프로파일을 도시한 도면이다.
WSix/ 폴리실리콘 구조에서 WSix 상부에 SiO2가 형성되면서 도펀트들이 WSix를 통하여 외확산됨으로써 폴리실리콘 내부에서의 보론 농도가 낮아지는 현상을 보여주고 있다. 도 2에서 폴리실리콘게이트만을 사용하는 경우('X')에 비해 WSix를 사용하는 경우('Y')가 보론 농도가 현저히 낮아지고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 후속 게이트재산화 공정시에 게이트전극으로 사용되는 폴리실리콘에 도핑된 도펀트가 외확산하여 초래되는 PDE 현상을 방지할 수 있는 반도체장치 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 반도체기판, 상기 반도체기판 상의 게이트산화막, 상기 게이트산화막 상의 도펀트가 주입된 실리콘전극, 상기 실리콘전극 상에 적층된 메탈전극과 게이트하드마스크, 상기 메탈전극의 노출된 측벽에 형성된 산화방지층, 및 상기 실리콘전극의 노출된 측벽에 형성된 산화층을 포함하는 것을 특징으로 하고, 상기 산화방지층은 상기 메탈전극의 노출된 측벽을 질화시킨 것임을 특징으로 한다.
또한, 본 발명의 반도체장치는 NMOSFET 영역과 PMOSFET 영역이 구분된 반도체기판, 상기 반도체기판 상의 게이트산화막, 상기 게이트산화막 상의 상기 NMOSFET 영역에 형성된 n+ 폴리실리콘전극과 상기 PMOSFET 영역에 형성된 p+ 폴리실리콘전극, 상기 n+ 폴리실리콘전극과 상기 p+ 폴리실리콘전극 상에 각각 적층된 메탈전극과 게이트하드마스크, 상기 메탈전극의 노출된 측벽에 형성된 질화층, 및 상기 상기 n+ 폴리실리콘전극과 상기 p+ 폴리실리콘전극의 노출된 측벽에 형성된 산화층을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치의 제조 방법은 NMOSFET 영역과 PMOSFET 영역이 구분된 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 도펀트가 주입된 실리콘전극을 형성하는 단계, 상기 실리콘전극 상에 메탈전극을 형성하는 단계, 상기 메탈전극 상에 게이트하드마스크를 형성하는 단계, 상기 게이트하드마스크와 상기 메탈전극을 패터닝하는 1차 게이트패터닝 단계, 상기 1차 패터닝된 메탈전극의 노출된 측벽에 산화방지층을 형성하는 단계, 상기 1차 패터닝에 의해 패터닝된 게이트하드마스크를 식각배리어로 상기 실리콘전극을 패터닝하는 2차 게이트패터닝을 진행하여, 상기 NMOSFET 영역과 상기 PMOSFET 영역에 각각 게이트 구조를 형성하는 단계, 및 게이트재산화 공정을 진행하여 상기 실리콘전극의 노출된 측벽을 선택적으로 산화시키는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 구조 단면도이다.
도 3에 도시된 바와 같이, 필드산화막(32)에 의해 NMOSFET 영역과 PMOSFET 영역이 구분된 반도체기판(31), 반도체기판(31) 상의 게이트산화막(33), 게이트산화막(33) 상의 NMOSFET 영역 상에 형성된 n+ 폴리실리콘전극(34b), 게이트산화막(33) 상의 PMOSFET 영역 상에 형성된 p+ 폴리실리콘전극(34a), n+ 폴리실리콘전극(34b)과 p+ 폴리실리콘전극(34a) 상에 각각 형성된 메탈전극(37), 메탈전극(37) 상의 게이트하드마스크(38), 메탈전극(37)의 노출된 측벽에 형성된 질화층(40), 및 n+ 폴리실리콘전극(34b)과 p+ 폴리실리콘전극(34a)의 노출된 측벽에 형성된 산화층(41)을 포함한다.
위와 같은 구조를 갖는 반도체장치에서, NMOSFET 영역에 형성된 n+ 폴리실리콘전극(34b), 메탈전극(37) 및 게이트하드마스크(38)의 순서로 적층된 구조는 제1게이트(100)를 구성하고, PMOSFET 영역에 형성된 p+ 폴리실리콘전극(34a), 메탈전극(37) 및 게이트하드마스크(38)의 순서로 적층된 구조는 제2게이트(200)를 형성한다. 그리고, 제1게이트(100)와 제2게이트(200)의 하단 모서리에 게이트버즈빅(Gate bird's beak, 42)이 형성된다.
도 3에서, 메탈전극(37)의 노출된 측벽에 형성된 질화층(40)은 게이트버즈빅(42)과 산화층(41)을 형성하기 위한 게이트재산화공정시 메탈전극(37)이 산화되는 것을 방지하기 위한 것이다.
이처럼, 메탈전극(37)의 노출된 측벽에 질화층(40)이 형성되어 있으므로, 게이트재산화공정시 n+ 폴리실리콘전극(34b)과 p+ 폴리실리콘전극(34a)에 주입되어 있는 도펀트의 외확산을 방지한다. 예컨대, n+ 폴리실리콘전극(34b)에는 인 또는 비소가 주입되어 있고, p+ 폴리실리콘전극(34a)에는 보론(B), 불화보론(BF) 또는 이불화보론(BF2) 중에서 선택되는 도펀트가 주입되어 있으며, 이러한 도펀트들은 질화층(40)에 의해 메탈전극(37)의 산화가 방지되므로 게이트재산화공정시 외확산이 억제된다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(31)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 통해 필드산화막(32)을 형성한다. 이러한 필드산화막(32)은 NMOSFET와 PMOSFET를 분리시킨다. 이하, 실리콘 기판(31)은 설명의 편의상 NMOSFET 영역과 PMOSFET 영역으로 구분된 것이라고 가정한다.
이어서, 필드산화막(32)이 형성된 실리콘 기판(31)의 표면 상에 게이트산화 공정을 통해 게이트산화막(33)을 5Å∼100Å 두께로 형성한다.
다음으로, 게이트산화막(33) 상에 폴리실리콘층(34)을 증착한 후, 폴리실리콘층(34) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 PMOSFET 영역은 오픈시키고 NMOSFET 영역은 덮는 제1마스크패턴(35)을 형성한다.
다음으로, 제1마스크패턴(35)을 이온주입배리어로 이용하여 3족 원소의 도펀트(또는 p형 도펀트)를 이온주입한다. 이때, 3족 원소의 도펀트는 보론(B), 불화보론(BF) 또는 이불화보론(BF2) 중에서 선택되며, 이온주입시 에너지는 2keV∼30keV, 도즈량은 1E15∼1E16/cm2이다.
상기한 3족 원소의 도펀트의 이온주입은 PMOSFET 영역의 폴리실리콘층(34)에 진행하는 것으로, PMOSFET 영역의 폴리실리콘층(34)은 3족 원소의 도펀트(p형 도펀트)가 도핑된 p+ 폴리실리콘전극(34a)으로 바뀐다. 따라서, 제1마스크패턴(35)에 의해 덮혀 있던 NMOSFET 영역의 폴리실리콘층(34)은 여전히 어떠한 도펀트도 주입되어 있지 않은 상태로 남는다.
도 4b에 도시된 바와 같이, 제1마스크패턴(35)을 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 PMOSFET 영역은 덮고 나머지 NMOSFET 영역을 오픈시키는 제2마스크패턴(36)을 형성한다.
다음으로, 제2마스크패턴(36)에 의해 오픈된 NMOSFET 영역의 폴리실리콘층(34)에 5족 원소의 도펀트(또는 n형 도펀트)를 이온주입한다. 이때, 5족 원소의 도펀트는 인(Ph) 또는 비소(As) 중에서 선택되며, 이온주입시 에너지는 3keV∼50keV, 도즈량은 1E15∼1E16/cm2이다.
상기한 5족 원소의 도펀트의 이온주입은 PMOSFET 영역을 제외한 NMOSFET 영역 상부의 폴리실리콘층(34)에 진행하는 것으로, NMOSFET 영역의 폴리실리콘층(34) 은 5족 원소의 도펀트(n형 도펀트)가 이온주입된 n+ 폴리실리콘전극(34b)으로 바뀐다.
위와 같이 p+ 폴리실리콘전극(34a) 및 n+ 폴리실리콘전극(34b)을 형성하기 위한 도펀트 이온주입후에는 도펀트의 균일한 분포를 위해 열공정을 진행할 수 있다.
도 4c에 도시된 바와 같이, 제2감광막패턴(36)을 제거한 후, 전면에 메탈전극(37)과 게이트하드마스크(38)를 차례로 형성한다. 이때, 메탈전극(37)은 게이트의 저항을 낮추기 위한 것으로 텅스텐과 같은 메탈 또는 텅스텐실리사이드와 같은 금속실리사이드로 형성하고, 게이트하드마스크(38)는 실리콘질화막으로 형성한다.
다음으로, 게이트하드마스크(38) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제3감광막패턴(39)을 형성한다. 이때, 제3감광막패턴(39)은 게이트패터닝을 위한 게이트마스크 역할을 한다.
이어서, 제3감광막패턴(39)를 식각배리어로 하여 게이트하드마스크(38)와 메탈전극(37)을 식각하는 1차 게이트패터닝을 진행한다.
도 4d에 도시된 바와 같이, 제3감광막패턴(39)을 제거한 후에, 질화공정을 진행한다.
이때, 질화 공정은 저온의 질화처리가 가능한 플라즈마질화(Plasma nitridation) 공정 또는 고온 질화처리가 가능한 열질화(Thermal nitridation) 공정을 적용한다.
먼저, 플라즈마질화 공정은 마이크로웨이브 또는 고주파의 플라즈마를 이용하고, 소스가스로는 N2, NH3, N2O 또는 NO 중에서 선택되며, 이들 소스가스들의 혼합기체를 주입하거나 플라즈마 효능을 증가시키기 위해 Ar, Kr 또는 Xe 중에서 선택되는 래어가스(rare gas)를 첨가할 수도 있다. 그리고, 플라즈마를 형성시키기 위한 파워는 100W∼5kW, 공정 압력은 1torr∼100torr로 한다.
다음으로, 열질화 공정은 퍼니스에서 질화공정을 진행하는 것으로서, 600℃∼1300℃의 고온에서 N2, NH3, N2O 또는 NO 중에서 선택된 가스를 분위기가스로 이용하여 진행한다.
상기한 바와 같은 질화 공정은 절연물질인 게이트하드마스크(38)는 질화시키지 못하고 선택적으로 메탈전극(37)의 드러난 측벽부분만을 질화시키는데, 이러한 질화 공정에 의해 메탈전극(37)의 드러난 측벽부분이 질화되어 메탈전극(37)의 드러난 측벽에 질화층(40)이 형성된다.
예컨대, 메탈전극(37)이 텅스텐인 경우에는 질화층(40)은 텅스텐질화막이 될 것이고, 메탈전극(37)이 텅스텐실리사이드인 경우에는 질화층(40)은 WSiN이 될 것이다.
도 4e에 도시된 바와 같이, 게이트하드마스크(38)를 식각배리어로 하여 메탈전극(37) 아래의 n+ 폴리실리콘전극(34b)과 p+ 폴리실리콘전극(34a)을 식각하는 2차 게이트패터닝을 진행하므로써 NMOSFET 영역과 PMOSFET 영역 상부에 각각 제1,2게이트(100, 200)를 완성한다. 즉, NMOSFET 영역에는 제1게이트(100)를 형성하고, PMOSFET 영역에는 제2게이트(200)를 형성한다.
위와 같은 제1게이트(100)와 제2게이트(100, 200)의 구조를 자세히 살펴보면, NMOSFET 영역에 형성된 제1게이트(100)는 n+ 폴리실리콘전극(34b), 메탈전극(37) 및 게이트하드마스크(38)의 순서로 적층된 구조를 갖고, PMOSFET 영역에 형성된 제2게이트(200)는 p+ 폴리실리콘전극(34a), 메탈전극(37) 및 게이트하드마스크(38)의 순서로 적층된 구조를 갖는다.
그리고, 제1게이트(100)와 제2게이트(200) 모두 메탈전극(37)의 양측면에 질화층(40)이 형성되어 있다.
도 4f에 도시된 바와 같이, 게이트재산화(Gate re-oxidation) 공정을 진행한다. 여기서, 게이트재산화 공정은 n+/p+ 폴리실리콘전극(34b/34a)만을 선택적으로 산화시키기 위한 것으로, 이러한 게이트재산화 공정에 의해 n+/p+ 폴리실리콘전극(34b/34a)의 노출된 측면이 산화되어 산화층(41)이 형성되고, 아울러 제1게이트(100)와 제2게이트(200) 하단 모서리에 게이트버즈빅(Gate bird's beak, 42)이 형성된다. 게이트버즈빅(42)은 제1,2게이트(100, 200)의 하단 모서리에서 전계가 집중되는 것을 방지하는 역할을 한다.
위와 같은 게이트재산화 공정시에 메탈전극(37)은 측벽에 질화층(40)이 미리 형성되어 있으므로, 이 질화층(40)에 의해 메탈전극(37)은 산화되지 않는다.
이어서, 도시되지 않았지만, 후속 공정으로 제1게이트(100)와 제2게이트(200)의 양측벽에 접하는 게이트스페이서를 형성하고, 도펀트의 이온주입을 통해 소스/드레인영역을 형성하여 NMOSFET와 PMOSFET를 완성한다.
상술한 실시예에 따르면, n+/p+ 폴리실리콘전극(34b/34a)의 패터닝전에 메탈전극(37)의 측면에 질화층(40)을 형성하는 질화공정을 미리 진행하므로써 게이트재산화 공정시 게이트버즈빅(42) 형성 및 n+/p+ 폴리실리콘전극(34b/34a) 측면의 산화층(42) 형성을 종래와 같이 진행하면서도 메탈전극(37)의 측벽에 산화층이 형성되는 것을 방지할 수 있다.
결국, 질화공정을 통해 메탈전극(37) 표면에 질화층(40)을 형성하므로써 게이트재산화 공정시 메탈전극(37)이 산화되면서 n+/p+ 폴리실리콘전극(34b/34a)에 주입된 도펀트들이 외확산됨으로써 발생하는 n+/p+ 폴리실리콘전극(34b/34a) 내부의 도펀트 농도 감소를 억제할 수 있다.
상기한 실시예에서, n+/p+ 폴리실리콘전극(34b/34a)으로 도펀트가 주입되지 않은 폴리실리콘층을 형성한 후 후속공정으로 도펀트를 주입하였으나, 실리콘전극은 도펀트가 주입되지 않은 비정질실리콘을 형성한 후 도펀트를 주입하거나, 도펀트가 인시튜로 도핑된 폴리실리콘층 또는 도펀트가 인시튜로 도핑된 비정질실리콘층도 적용 가능하다. 여기서, 인시튜로 도핑된 폴리실리콘층 또는 비정질실리콘층은 후속 도펀트의 주입이 필요없고, 필요에 따라 추가로 도펀트를 주입할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 실리콘전극을 패터닝하기 전에 메탈전극의 노출된 측벽에 질화공정을 통해 질화층을 형성하므로써 후속 게이트재산화공정시 실리콘전극에 주입되어 있는 도펀트의 외확산을 방지하여 반도체장치의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (26)

  1. 반도체기판;
    상기 반도체기판 상의 게이트산화막;
    상기 게이트산화막 상의 도펀트가 주입된 실리콘전극;
    상기 실리콘전극 상에 적층된 메탈전극과 게이트하드마스크;
    상기 메탈전극의 노출된 측벽에 형성된 산화방지층; 및
    상기 실리콘전극의 노출된 측벽에 형성된 산화층
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 산화방지층은,
    상기 메탈전극의 노출된 측벽을 질화시킨 것임을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서,
    상기 메탈전극은 텅스텐이고, 상기 산화방지층은 텅스텐질화막인 것을 특징으로 하는 반도체장치.
  4. 제1항 또는 제2항에 있어서,
    상기 메탈전극은 텅스텐실리사이드이고, 상기 산화방지층은 WSiN인 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서,
    상기 실리콘전극은 p형 도펀트가 주입된 p+ 실리콘전극인 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서,
    상기 p형 도펀트는 B, BF2 또는 BF 중에서 선택되는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서,
    상기 실리콘전극은 n형 도펀트가 주입된 n+ 실리콘전극인 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서,
    상기 n형 도펀트는 Ph 또는 As인 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서,
    상기 실리콘전극은, 폴리실리콘층 또는 비정질실리콘층인 것을 특징으로 하는 반도체장치.
  10. NMOSFET 영역과 PMOSFET 영역이 구분된 반도체기판;
    상기 반도체기판 상의 게이트산화막;
    상기 게이트산화막 상의 상기 NMOSFET 영역에 형성된 n+ 폴리실리콘전극과 상기 PMOSFET 영역에 형성된 p+ 폴리실리콘전극;
    상기 n+ 폴리실리콘전극과 상기 p+ 폴리실리콘전극 상에 각각 적층된 메탈전극과 게이트하드마스크;
    상기 메탈전극의 노출된 측벽에 형성된 질화층; 및
    상기 상기 n+ 폴리실리콘전극과 상기 p+ 폴리실리콘전극의 노출된 측벽에 형성된 산화층
    을 포함하는 반도체장치.
  11. 제10항에 있어서,
    상기 메탈전극은 텅스텐이고, 상기 질화층은 텅스텐질화막인 것을 특징으로 하는 반도체장치.
  12. 제10항에 있어서,
    상기 메탈전극은 텅스텐실리사이드이고, 상기 질화층은 WSiN인 것을 특징으로 하는 반도체장치.
  13. 제10항에 있어서,
    상기 p+ 폴리실리콘전극은, B, BF2 또는 BF 중에서 선택되는 어느 하나의 도펀트가 주입된 것을 특징으로 하는 반도체장치.
  14. 제10항에 있어서,
    상기 n+ 폴리실리콘전극은 Ph 또는 As 중에서 선택되는 어느 하나의 도펀트가 주입된 것을 특징으로 하는 반도체장치.
  15. NMOSFET 영역과 PMOSFET 영역이 구분된 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 도펀트가 주입된 실리콘전극을 형성하는 단계;
    상기 실리콘전극 상에 메탈전극을 형성하는 단계;
    상기 메탈전극 상에 게이트하드마스크를 형성하는 단계;
    상기 게이트하드마스크와 상기 메탈전극을 패터닝하는 1차 게이트패터닝 단계;
    상기 1차 패터닝된 메탈전극의 노출된 측벽에 산화방지층을 형성하는 단계;
    상기 1차 패터닝에 의해 패터닝된 게이트하드마스크를 식각배리어로 상기 실리콘전극을 패터닝하는 2차 게이트패터닝을 진행하여, 상기 NMOSFET 영역과 상기 PMOSFET 영역에 각각 게이트 구조를 형성하는 단계; 및
    게이트재산화 공정을 진행하여 상기 실리콘전극의 노출된 측벽을 선택적으로 산화시키는 단계
    를 포함하는 반도체장치의 제조 방법.
  16. 제15항에 있어서,
    상기 산화방지층을 형성하는 단계는,
    질화공정을 통해 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  17. 제16항에 있어서,
    상기 질화 공정은,
    플라즈마질화로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  18. 제17항에 있어서,
    상기 플라즈마질화는,
    마이크로웨이브 또는 고주파의 플라즈마를 이용하고, 소스가스로는 N2, NH3, N2O 또는 NO 중에서 선택되는 단독기체 또는 혼합기체를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  19. 제18항에 있어서,
    상기 플라즈마의 효능을 증가시키기 위해 Ar, Kr 또는 Xe 중에서 선택되는 래어가스를 첨가하는 것을 특징으로 하는 반도체장치의 제조 방법.
  20. 제18항에 있어서,
    상기 플라즈마질화에서,
    플라즈마를 형성시키기 위한 파워는 100W∼5kW, 압력은 1torr∼100torr로 하는 것을 특징으로 하는 반도체장치의 제조 방법.
  21. 제16항에 있어서,
    상기 질화 공정은,
    열질화로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  22. 제21항에 있어서,
    상기 열질화는,
    600℃∼1300℃의 고온에서 N2, NH3, N2O 또는 NO 중에서 선택된 가스를 분위기가스로 이용하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  23. 제15항에 있어서,
    상기 PMOSFET 영역에 형성되는 실리콘전극은
    B, BF2 또는 BF 중에서 선택되는 p형 도펀트가 주입된 p+ 폴리실리콘전극으로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  24. 제15항에 있어서,
    상기 PMOSFET 영역에 형성되는 실리콘전극은,
    Ph 또는 As 중에서 선택되는 n형 도펀트가 주입된 폴리실리콘전극으로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  25. 제15항에 있어서,
    상기 메탈전극은 텅스텐으로 형성하고, 상기 산화방지층은 텅스텐질화막으로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  26. 제15항에 있어서,
    상기 메탈전극은 텅스텐실리사이드로 형성하고, 상기 산화방지층은 WSiN로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
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