KR100807497B1

KR100807497B1 - 반도체 소자의 스페이서 제조 방법

Info

Publication number: KR100807497B1
Application number: KR1020060079154A
Authority: KR
Inventors: 임현주
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-08-22
Filing date: 2006-08-22
Publication date: 2008-02-25

Abstract

본 발명은 반도체 소자의 스페이서 제조 방법에 관한 것으로, 더욱 상세하게는 MOSFET 반도체 소자의 LDD 구조를 구현하기 위한 반도체 소자의 스페이서 제조 방법에 관한 것이다.

본 발명의 반도체 소자의 스페이서 제조 방법은 분리영역과 게이트 전극이 형성된 반도체 기판상에 제1 실리콘산화막, 실리콘질화막, 제2 실리콘산화막을 순차적으로 증착하는 스페이서 증착 단계; 상기 제2 실리콘산화막, 실리콘질화막, 제1 실리콘산화막을 순차로 플라즈마를 사용하여 식각을 진행하는 에치백 식각단계;로 이루어진 반도체 소자의 스페이서 제조 방법에 있어서, 상기 에치백 식각단계의 식각 공정 조건은 Cl₂ 가스와 HBr가스의 혼합가스를 사용하여 식각하는 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 스페이서 제조 방법에 의하면 스페이서 에치백 공정에서 식각 속도를 제어할 수 있는 공정 조건을 사용함으로써 소자 분리막의 손실을 방지하고 MOSFET 트랜지스터반도체 소자의 누설 전류 불량 특성의 열화를 방지하여 신뢰성을 향상시킬 수 있는 효과가 있다.

MOSFET, LDD, 스페이서, 에치백, 소자 분리막 손실

Description

반도체 소자의 스페이서 제조 방법{Spacer forming method for semiconductor manufacturing}

도 1a 내지 도 1b는 종래의 실리콘질화막을 스페이서로 사용한 MOSFET 트랜지스터의 구조를 보여주는 단면도,

도 2는 종래의 기술로 형성된 실리콘질화막을 스페이서로 사용한 MOSFET 트랜지스터의 구조의 단면을 보여주는 단면도,

도 3은 본 발명의 일실시예에 따른 반도체 소자의 스페이서 제조 방법을 설명하기 위한 공정순서도,

도 4a는 본 발명에 따른 에치백 공정 후의 반도체 기판의 단면 SEM 사진,

도 4b는 종래의 기술 따른 에치백 공정 후의 반도체 기판의 단면 SEM 사진.

*도면의 주요부분에 대한 부호의 설명*

10 : 반도체 기판 20 : 소자 분리막

30 : 게이트 산화막 40 : 게이트 전극

50 : 제1 실리콘산화막 60 : 실리콘질화막

70 : 제2 실리콘산화막 80 : 스페이서

본 발명은 반도체 소자의 스페이서 제조 방법에 관한 것으로, 더욱 상세하게는 MOSFET(metal oxide semiconductor field effect transitor) 반도체 소자의 LDD 구조를 구현하기 위한 반도체 소자의 스페이서 제조 방법에 관한 것이다.

일반적으로 반도체 소자의 고집적화에 따른 패턴의 미세화는 반도체 공정에 전반적으로 적용된다. 능동 소자를 분리시키는 소자 분리막은 종래의 로코스(LOCOS ; local oxidation of silicon) 방식에 의하여 수행되어 왔으나, 최근에는 점유면적을 상대적으로 작게 유지할 수 있는 셀로우 트랜치 아이솔래이션(shallow trench isolation, 이하 'STI'라 한다) 방식이 도입되어 적용범위가 확대되고 있다.

한편, 종래에 LDD(lightly doped drain) 구조를 형성하기 위해 스페이서의 막질로 실리콘 산화막(SiO₂)를 사용하였는데, 후속 공정에서 실리사이드 재료로서 TiSi_x를 사용할 경우 Ti가 SiO₂와 반응하여 게이트와 소스/드레인 사이에 쇼트(short)가 발생하는 것을 방지하기 위해 최근에는 Ti와 반응하지 않는 실리콘질화막을 스페이서의 막질로 많이 사용한다.

실리콘질화막을 스페이서로 사용하는 경우에는 실리콘질화막과 반도체 기판이 접촉하는 표면에서 후속 열처리시 막질간 스트레스에 인한 결함을 발생하므로 이를 완화시키기 위해 얇은 두께의 버퍼 산화막(buffer oxide)을 함께 사용한다.

도 1a는 종래의 실리콘질화막 스페이서 형성 전의 상태를 보여주는 단면도이고, 도 1b는 종래의 실리콘질화막 스페이서 형성 후의 상태를 보여주는 단면도이다.

첨부된 도 1a에 도시한 바와 같이, 활성소자 간 분리영역을 정의하는 소자 분리막(20), 게이트 산화막(30) 및 게이트 전극(40)이 형성된 반도체 기판(10)에 스페이서를 형성하기 위하여 제1 실리콘산화막(50), 실리콘질화막(60), 제2 실리콘산화막(70)을 순차적으로 증착한 상태를 보여준다. 이후 상기 제2 실리콘산화막(70), 실리콘질화막(60), 제1 실리콘산화막(50)을 에치백(etch back) 함으로써 게이트 전극(40) 측벽에 스페이서(80)를 형성한다.

그러나 종래의 스페이서 에치백 공정은 스페이서 제일 하부층의 제1 실리콘산화막(50)의 식각 속도를 제어하기가 어려워 첨부된 도 2에 도시한 바와 같이 스페이서 에치백 공정후 소자 분리막의 손실을 유발하여 소자의 누설 전류 불량(leakage fail)을 초래하는 문제점이 있다.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 스페이서 에치백 공정에서 소자 분리막의 손실을 방지함으로써 MOSFET 반도체 소자의 누설 전류 불량 특성의 열화를 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자의 스페이서 제조 방법을 제공함에 그 목적이 있다.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 스페이서 제조 방법은 분리영역과 게이트 전극이 형성된 반도체 기판상에 제1 실리콘산화막, 실리콘질화막, 제2 실리콘산화막을 순차적으로 증착하는 스페이서 증착 단계; 상기 제2 실리콘산화막, 실리콘질화막, 제1 실리콘산화막을 순차로 플라즈마를 사용하여 식각을 진행하는 에치백 식각단계;로 이루어진 반도체 소자의 스페이서 제조 방법에 있어서, 상기 에치백 식각단계의 식각 공정 조건은 Cl₂ 가스와 HBr가스의 혼합가스를 사용하여 식각하는 것을 특징으로 한다.

또한, 상기 에치백 식각단계의 식각 공정 조건은 O₂ 가스의 첨가가스로 사용하여 식각하는 것을 특징으로 한다.

또한, 상기 에치백 식각단계의 식각 공정 조건은 100 ~ 130 mTorr의 압력, 200 ~ 300 W의 RF 전원, 100 ~ 150 SCCM의 Cl₂ 유량, 10 ~ 50 SCCM의 HBr 유량, 5 ~ 10 SCCM의 O₂ 유량의 공정 조건으로 진행하는 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.

도 3은 본 발명의 일실시예에 따른 반도체 소자의 스페이서 제조 방법을 설명하기 위한 공정순서도이다.

첨부된 도 3에 도시한 바와 같이 본 발명의 일실시예에 따른 반도체 소자의 스페이서 제조 방법은 스페이서 증착 단계와 에치백 식각단계를 포함하여 이루어져 있으며, 스페이서 증착 단계의 작용설명은 종래의 기술과 동일하므로 설명의 중복을 피하기 위하여 상세한 설명은 생략하고, 새로이 부가되는 단계들의 작용을 중심으로 하여 상세히 설명한다.

본 발명의 일실시예에 따른 반도체 소자의 스페이서 제조 방법에서 상기 에치백 식각단계의 식각 공정 조건은 Cl₂ 가스와 HBr가스의 혼합가스를 사용하여 식각하는 것으로 이루어진 것이다.

상기 에치백 식각단계는 상기 게이트 전극, 활성영역, 소자 분리막의 상부에 제1 실리콘산화막, 제2 실리콘질화막, 제3 실리콘산화막을 순차적으로 증착한 후 블랭킷 식각(blanket etch)을 진행하는 단계로서, 상기 게이트 전극의 측벽에 스페이서를 형성하는 것이다.

이때 상기 에치백 식각단계의 식각 공정 조건은 Cl₂ 가스와 HBr가스의 혼합가스를 사용하여 식각한다. 상기 Cl₂ 가스와 HBr가스의 혼합가스를 사용하여 식각함으로써 실리콘산화막에 대한 식각율(etch rate)이 1 ~ 2 Å/min 정도를 유지하여 상기 제1 실리콘산화막(50)의 식각 제어가 용이하게 됨에 따라 소자 분리막이 손실되는 것을 방지할 수 있는 것이다.

도 4a는 본 발명에 따른 에치백 공정 후의 반도체 기판의 단면 SEM 사진이고, 도 4b는 종래의 기술 따른 에치백 공정 후의 반도체 기판의 단면 SEM 사진이 다.

첨부된 도 4a 또는 도 4b에서 알 수 있는 바와 같이, 본 발명에 따른 에치백 공정에 의하여 소자 분리막의 손실은 현저하게 방지될 수 있는 것이다.

본 발명의 다른 일실시예에 따른 반도체 소자의 스페이서 제조 방법에서 상기 에치백 식각단계의 식각 공정 조건은 O₂ 가스의 첨가가스로 사용하여 식각하는 것이 바람직하다. 상기 첨가 가스로 사용되는 O₂ 가스는 에천트(etchant)의 농도를 높이고 폴리머(polymer) 형성을 억제하기 위한 목적으로 주로 사용되는 가스이다.

본 발명의 또 다른 일실시예에 따른 반도체 소자의 스페이서 제조 방법에서 상기 에치백 식각단계의 식각 공정 조건은 100 ~ 130 mTorr의 압력, 200 ~ 300 W의 RF 전원, 100 ~ 150 SCCM의 Cl₂ 유량, 10 ~ 50 SCCM의 HBr 유량, 5 ~ 10 SCCM의 O₂ 유량의 공정 조건으로 진행하는 것이 바람직하다.

예를 들어, 자기 강화 반응성 이온 식각(MERIE; magnetically enhanced reactive ion etch) 방식으로 플라즈마를 형성하는 DRM(dipole ring magnetron) 장비에서 상기 에치백 식각단계의 식각 공정조건은 다음과 같다.

실리콘산화막의 식각 속도를 제어하기 위해 종래의 CHF₃, O₂ 가스 대신에 HBr 및 Cl₂의 혼합가스를 사용하고 첨가 가스로 O₂를 사용한다. 즉 10 ~ 30 mm 의 갭(gap) 간격, 100 ~ 130 mTorr의 압력, 200 ~ 300 W의 RF 전원, 100 ~ 150 SCCM의 Cl₂ 유량, 10 ~ 50 SCCM의 HBr 유량, 5 ~ 10 SCCM의 O₂ 유량, 10 ~ 50 sec의 공정 시간으로 진행한다. 이때 상기 HBr 및 Cl₂의 혼합가스에 SF₆ 가스를 첨가하여 사용하는 것도 가능하다.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 스페이서 제조 방법에 의하면 스페이서 에치백 공정에서 식각 속도를 제어할 수 있는 공정 조건을 사용함으로써 소자 분리막의 손실을 방지하고 MOSFET 트랜지스터반도체 소자의 누설 전류 불량 특성의 열화를 방지하여 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims

분리영역과 게이트 전극이 형성된 반도체 기판상에 제1 실리콘산화막, 실리콘질화막, 제2 실리콘산화막을 순차적으로 증착하는 스페이서 증착 단계; 상기 제2 실리콘산화막, 실리콘질화막, 제1 실리콘산화막을 순차로 플라즈마를 사용하여 식각을 진행하는 에치백 식각단계;로 이루어진 반도체 소자의 스페이서 제조 방법에 있어서, 상기 에치백 식각단계의 식각 공정 조건은 100 ~ 130 mTorr의 압력, 200 ~ 300 W의 RF 전원, 100 ~ 150 SCCM의 Cl₂ 유량, 10 ~ 50 SCCM의 HBr 유량, 5 ~ 10 SCCM의 O₂ 유량의 공정 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 스페이서 제조 방법.
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