KR20050037657A

KR20050037657A - 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치

Info

Publication number: KR20050037657A
Application number: KR1020030072889A
Authority: KR
Inventors: 문승환
Original assignee: 삼성전자주식회사
Priority date: 2003-10-20
Filing date: 2003-10-20
Publication date: 2005-04-25
Also published as: KR100970269B1

Abstract

쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치가 개시된다. 쉬프트 레지스터의 홀수측 스테이지들에는 제1 클럭이 제공되고, 짝수측 스테이지들에는 제1 클럭과 위상이 다른 제2 클럭이 제공된다. 각 스테이지에 구비되는 구동부는 스캔개시신호 또는 전단 스테이지의 출력신호의 충전에 따라 제1 클럭 또는 제2 클럭에 응답하여 출력신호를 출력하고, 방전부는 다음 스테이지들 중 한 스테이지의 출력신호에 응답하여 충전부에 충전된 전하를 방전하며, 홀딩부는 제1 클럭 또는 제2 클럭이 하이 레벨일 때, 출력신호를 제1 전원전압으로 홀드하여 구동부의 플로팅을 방지한다. 이에 따라, 스캔 신호를 출력하는 풀-업 트랜지스터의 게이트-드레인간의 기생 캐패시터에 의해 풀-업 트랜지스터의 게이트가 플로팅되는 것을 방지할 수 있다.

Description

쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치{SHIFT REGISTER, AND SCAN DRIVE CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치에 관한 것으로, 보다 상세하게는 출력신호를 출력하는 풀-업 트랜지스터의 소오스 또는 게이트의 플로팅 방지를 위한 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치에 관한 것이다.

일반적으로 원가 절감 요구와 내로우 베젤(Narrow Bezel)의 시장 요구에 부응하기 위해 데이터 드라이버 IC나 게이트 드라이버 IC를 액정 패널에 집적화하려는 노력이 이루어지고 있다. 상기한 집적화를 구현하기 위해서는 아몰퍼스-실리콘 박막 트랜지스터(이하, a-Si TFT)로 이루어지는 스캔 구동 회로를 회로적으로 단순화할 필요가 있다.

도 1은 일반적인 쉬프트 레지스터 회로를 설명하기 위한 도면으로, 특히 스캔 구동 회로를 설명하기 위한 도면이다.

도 1에 도시한 바와 같이, 액정 패널의 게이트 라인을 활성화하기 위한 게이트 펄스를 발생시키는 스캔 구동 회로는 하나의 쉬프트 레지스터로 이루어지고, 상기 쉬프트 레지스터의 단위 스테이지는 등가 로직적으로 하나의 S-R 래치와 하나의 앤드 게이트로 구성될 수 있다.

동작시, 상기 S-R 래치는 이전 스테이지의 출력신호인 제1 입력신호(IN1)에 의해 활성화되고, 다음 스테이지의 출력신호인 제2 입력신호(IN2)에 의해 비활성화되며, 앤드 게이트는 상기 S-R 래치가 활성화 상태이고, 제1 클럭(CK1)이 하이 레벨일 때 게이트 펄스(또는 스캔 신호)를 발생시킨다.

특히, 홀수번째 게이트 라인을 구동하기 위한 쉬프트 레지스터의 단위 스테이지에 인가되는 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대 위상의 클럭이고, 짝수번째 게이트 라인을 구동하기 위한 쉬프트 레지스터의 단위 스테이지에 인가되는 제1 클럭(CKV)과 제2 클럭(CKVB) 역시 서로 반대 위상의 클럭이다.

상기한 쉬프트 레지스터의 단위 스테이지를 a-Si TFT로 구현하는 방법은 다양하고, 가장 간단한 구성은 하기하는 도 2와 같다.

도 2는 상기한 도 1의 단위 스테이지를 설명하기 위한 도면이다. 도 1 및 도 2를 참조하면, 일반적인 쉬프트 레지스터의 단위 스테이지는 버퍼부(10), 충전부(20), 구동부(30) 및 방전부(40)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호를 근거로 게이트 신호(또는 스캔 신호)를 출력한다.

구체적으로, 버퍼부(10)는 드레인과 게이트가 공통되어, 제1 입력신호(IN1)를 공급받고, 소오스가 충전부(20)의 일단에 연결된 트랜지스터(Q1)로 이루어진다. 충전부(20)는 일단이 상기 트랜지스터(Q1)의 소오스와 방전부(40)에 연결되고, 타단이 구동부(30)에 연결된 캐패시터(C)로 이루어진다.

구동부(30)는 드레인이 클럭단자(CK)에 연결되고, 게이트가 제1 노드(N1)를 경유하여 캐패시터(C)의 일단에 연결되며, 소오스가 캐패시터(C)의 타단 및 출력단자(OUT)에 연결된 트랜지스터(Q2)와, 드레인이 트랜지스터(Q2)의 소오스 및 캐패시터(C)의 타단에 연결되고, 소오스가 제1 전원전압(VOFF)에 연결된 트랜지스터(Q3)로 이루어진다. 상기 클럭단자(CK)에는 제1 클럭(CKV) 또는 상기 제1 클럭(CK)과 위상이 반대인 제2 클럭(CKVB)이 인가된다.

방전부(40)는 드레인이 캐패시터(C)의 일단에 연결되고, 게이트가 트랜지스터(Q3)의 게이트와 공통되어 제2 입력신호(IN2)에 연결되며, 소오스가 상기 제1 전원전압(VOFF)에 연결된 트랜지스터(Q4)로 이루어진다.

동작시, 제1 입력신호(IN1)가 하이 레벨이면 캐패시터(C)에 전하가 충전되고, 상기 제2 입력신호(IN2)가 하이 레벨이면 충전된 전하가 방전되어 S-R 래치 동작을 수행한다.

캐패시터(C)에 전하가 충전되어 있을 때, 상기 클럭단자(CK)에 인가되는 제1 클럭(CKV) 또는 제2 클럭(CKVB)은 턴-온된 트랜지스터(Q2)를 통해 출력되므로 출력단자(OUT)와 연결된 액정 패널의 게이트 라인에 연결된 모든 스위칭 소자인 a-Si TFT를 턴-온시킬 수 있고, 상기 제2 입력신호(IN2)에 의해 트랜지스터(Q2)가 턴-온되어 제1 전원전압(VOFF) 레벨로 풀-다운되므로 앤드 게이트 동작을 수행한다.

따라서, 제1 클럭(CKV) 또는 제2 클럭(CKVB)은 표시영역에 형성되고, 상기 게이트 라인에 연결된 스위칭 소자로서 동작하는 a-Si TFT를 충분히 턴-온시킬 수 있는 15V 이상의 하이 레벨을 갖는 것이 바람직하고, 상기 제1 전원전압(VOFF)은 상기 스위칭 소자로서 동작하는 a-Si TFT를 충분히 턴-오프시킬 수 있는 -7V 이하의 레벨을 갖는 것이 바람직하다.

하지만, 상기 a-Si TFT의 전류 구동 능력은 작으므로 상기 전류 구동 능력을 크게 하기 위해서는 상기 등가 회로의 출력과 연결되는 트랜지스터의 채널폭(W)을 충분히 크게 해야 가능하다.

이에 상기와 같이 a-Si TFT로 이루어지는 스캔 구동 회로의 단위 레지스터를 구성하면 a-Si TFT의 전류 구동 능력의 한계로 트랜지스터(Q2)의 채널폭(W)을 증가시킬 수밖에 없다. 예를들어, 출력단자(OUT)와 연결되는 게이트 라인의 용량이 250pF라고 할 때, 트랜지스터(Q2)의 채널폭(W)은 7000um, 채널길이(L)는 4.5um 정도는 되어야 한다. 따라서 트랜지스터(Q2)의 게이트-드레인간 기생 캐패시턴스(Cgd)가 매우 커지게 된다.

제1 입력신호(IN1)와 제2 입력신호(IN2)가 모두 로우 레벨인 대부분의 시간 즉, 트랜지스터(Q3)와 트랜지스터(Q4)가 모두 하이 임피던스 상태에서 상기 기생 캐패시턴스(Cgd)는 항상 하이 레벨과 로우 레벨을 반복하게 되는 제1 클럭(CKV) 또는 제2 클럭(CKVB)과 트랜지스터(Q2)의 게이트 사이의 커플링 캐패시터로 동작하게 되어 트랜지스터(Q2)의 게이트에는 제1 클럭(CKV) 또는 제2 클럭(CKVB)과 동기되는 전압이 유도된다.

따라서, a-Si TFT로 스캔 구동 회로를 구성하였을 때 트랜지스터(Q2)의 게이트-드레인간 기생 캐패시터(Cgd)의 존재로 상기 제1 노드(N1)가 플로팅되어 정상적으로 스캔 구동 회로가 동작하지 않는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 스캔 신호를 출력하는 풀-업 트랜지스터의 게이트-드레인간 기생 캐패시터에 의해 상기 풀-업 트랜지스터의 게이트가 플로팅되는 것을 방지하기 위한 쉬프트 레지스터를 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위해 표시 장치는 기판 상에 형성된 표시 셀 어레이 회로와 스캔 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 스캔 라인들을 포함하며, 각 표시 셀 회로는 대응하는 데이터 및 스캔 라인 쌍에 연결된다.

제1 스캔 구동회로는 복수의 스테이지들이 연결되고, 출력단이 상기 스캔 라인의 일단에 연결되며, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되고, 각 스테이지들의 출력신호에 의해 상기 복수의 스캔 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성된다. 제2 스탠 구동회로는 상기 스캔 라인의 타단에 연결되어, 상기 스캔 라인을 통해 전달되는 스캔 신호의 방전 경로를 제공한다.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 3은 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다. 특히 a-Si TFT로 스캔 구동 회로를 구성하였을 때 제2 트랜지스터(Q2)의 게이트가 플로팅되는 것을 방지하기 위한 단위 스테이지를 도시한다.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지(100)는 버퍼부(110), 충전부(120), 구동부(130), 방전부(140) 및 홀딩부(150)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호를 근거로 게이트 신호(또는 주사 신호, 스캔 신호)를 출력한다.

버퍼부(110)는 드레인(또는 제1 전류 전극)과 게이트(또는 제어 전극)가 공통되어, 제1 입력신호(IN1)를 공급받고, 소오스(또는 제2 전류 전극)가 충전부(120)의 일단에 연결된 트랜지스터(Q1)로 이루어져, 이전 스테이지의 출력단자(OUT)로부터 제공되는 제1 입력신호(IN1)에 응답하여 소오스에 연결된 충전부(120), 구동부(130), 방전부(150) 및 홀딩부(160)에 게이트 온 전압(VON)을 공급한다. 만일, 상기 단위 스테이지가 첫 번째 스테이지라면 상기 제1 입력신호(IN1)는 스캔개시신호(STV)이다.

충전부(120)는 일단이 상기 트랜지스터(Q1)의 소오스와 방전부(40)에 연결되고, 타단이 구동부(30)의 출력단자(OUT)에 연결된 캐패시터(C)로 이루어진다.

구동부(130)는 드레인이 클럭단자(CK)에 연결되고, 게이트가 제1 노드(N1)를 경유하여 캐패시터(C)의 일단에 연결되며, 소오스가 캐패시터(C)의 타단 및 출력단자(OUT)에 연결된 트랜지스터(Q2)와, 드레인이 트랜지스터(Q2)의 소오스 및 캐패시터(C)의 타단에 연결되고, 소오스가 제1 전원전압(VOFF)에 연결된 트랜지스터(Q3)로 이루어진다. 이때 트랜지스터(Q2)의 드레인에는 단위 스테이지가 홀수번째 스테이지라면 클럭단자(CK)에는 제1 클럭(CKV)이 입력되고, 짝수번째 스테이지라면 클럭단자(CK)에는 제1 클럭(CKV)과는 위상이 반대인 제2 클럭(CKVB)이 입력된다. 상기 트랜지스터(Q2)는 풀-업 기능을 수행하고, 트랜지스터(Q3)는 풀-다운 기능을 수행한다.

방전부(140)는 드레인이 캐패시터(C)의 일단에 연결되고, 게이트가 트랜지스터(Q3)의 게이트와 공통되어 제2 입력신호(IN2)에 연결되며, 소오스가 상기 제1 전원전압(VOFF)에 연결된 트랜지스터(Q4)로 이루어져, 제2 입력신호(IN2)에 응답하여 캐패시터(C)에 충전된 전하를 소오스를 통해 제1 전원전압(VOFF) 단으로 방전한다.

홀딩부(150)는 드레인이 제1 노드(N1)를 경유하여 캐패시터(C)의 일단에 연결되고, 게이트가 제1 클럭(CKV) 또는 제2 클럭(CKVB)이 인가되는 클럭단자(CK)에 연결되며, 소오스가 캐패시터(C)의 타단에 연결된 트랜지스터(Q5)로 이루어져, 제1 노드(N1), 즉 캐패시터(C)나 트랜지스터(Q2)의 게이트가 플로팅되는 것을 방지한다.

구체적으로, 클럭단자(CK)에 인가되는 제1 클럭(CKV) 또는 제2 클럭(CKVB)에 의해 제어되는 트랜지스터(Q5)의 소오스가 출력단자(OUT)와 연결되고, 드레인이 제1 입력신호(IN1)와 연결되므로 트랜지스터(Q5)는 제1 입력신호(IN1)가 하이 레벨이거나, 출력단자(OUT)가 하이 레벨일 때 오프 상태를 유지할 수 있다.

이상에서 설명한 본 발명의 제1 실시예에 따르면, 제1 클럭(CKV)과 제2 클럭(CKVB)이 항상 반대 위상이므로 제1 입력신호(IN1) 또는 출력단자(OUT)가 하이 레벨인 시간을 제외하고는 제1 클럭(CKV)이 하이 레벨일 때는 제1 노드(N1)는 트랜지스터(Q5)에 의해 제1 전원전압(VOFF)으로 유지된다. 이에 따라, 트랜지스터(Q2)의 게이트가 플로팅되는 것을 방지할 수 있다.

도 4는 상기한 도 3의 단위 스테이지를 채용한 스캔 구동 회로를 설명하기 위한 블록도로서, 특히 액정 표시 장치(Liquid Crystal Display, 이하 LCD)에 채용되는 스캔 구동 회로의 쉬프트 레지스터의 블럭도이다.

도 4를 참조하면, 본 발명에 따른 스캔 구동 회로는 하나의 쉬프트 레지스터로 구성되고, 상기한 쉬프트 레지스터는 복수의 스테이지들(SRC11, SRC12, ..., SRC1N 및 SRC1D)이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN1)에 연결된다. 스테이지들은 게이트 라인들에 대응하는 N개의 스테이지들(SRC11, SRC12, ..., 및 SRC1N)과 하나의 더미 스테이지(SRC1D)로 구성된다. 각 스테이지들은 제1 및 제2 입력단자(IN1, IN2), 출력단자(OUT), 클럭단자(CK) 및 제1 전원전압단자(VOFF)를 갖는다.

첫 번째 스테이지(SRC11)의 제1 입력단자(IN1)에는 스캔개시신호(STV)가 입력된다. 여기서 스캔개시신호(STV)는 외부의 그래픽 콘트롤러와 같은 호스트로부터 출력되어 상기 LCD에 인가되는 수직동기신호(Vsync)에 동기된 펄스이다.

각 스테이지(SRC11, SRC12, ..., 및 SRC1N)의 출력신호는 상기 LCD의 액정 패널, 바람직하게는 다수의 TFT가 배열된 어레이 기판에 구비되는 각 게이트 라인에 연결된다. 홀수번째 스테이지들(SRC11, SRC13, ..., 및 SRC1N-1)에는 상기 클럭단자(CK)를 통해 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지들(SRC12, SRC14, ..., 및 SRC1N)에는 상기 클럭단자(CK)를 통해 제2 클럭(CKVB)이 제공된다. 여기서, 상기 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. 또한 상기 제1 클럭(CKV)과 제2 클럭(CKVB)의 듀티 기간은 16.6/N[ms]의 기간이 될 것이다.

각 스테이지(SRC11, SRC12, SRC13, ...및 SRC1N)의 제2 입력단자(IN2)에는 다음 스테이지(SRC12, SRC13, SRC14, ...및 SRC1D)의 출력신호가 제어신호로서 입력된다. 즉, 제2 입력단자(IN2)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.

따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이 상태)을 가지고 발생되므로, 각 출력신호의 액티브 구간에서 대응되는 수평라인이 선택되게 된다.

한편, 마지막 스테이지(SRC1N)의 제2 입력단자(IN2)에 입력되는 제어신호가 필요하므로 별도의 더미 스테이지(SRC1D)를 구비하여 출력되는 더미 신호(GD)를 마지막 스테이지(SRC1N)의 제2 입력단자(IN2)에 공급하는 것이 바람직하다.

이상에서는 하나의 단위 스테이지에 180도와 같이 서로 반대 위상을 갖는 제1 클럭(CKV) 또는 제2 클럭(CKVB)이 제공되는 것을 설명하였으나, 서로 다른 위상을 갖는 제1 클럭(CKV) 또는 제2 클럭(CKVB)이 제공될 수도 있다.

또한, 2개의 스테이지를 하나의 유니트로하여 홀수번째 스테이지와 짝수번째 스테이지에 제1 및 제2 클럭이 제공되는 것을 설명하였으나, 3개 이상의 스테이지를 하나의 유니트로하여 서로 다른 위상을 갖는 다수의 클럭들이 제공될 수도 있다.

또한, 하나의 단위 스테이지에 하나의 클럭이 제공되는 것을 설명하였으나, 하나의 단위 스테이지에 2개 이상의 클럭이 제공될 수도 있다.

도 5는 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다. 특히 a-Si TFT로 스캔 구동 회로를 구성하였을 때 제2 트랜지스터(Q2)의 게이트가 플로팅되는 것을 방지하기 위한 단위 스테이지를 도시한다.

도 5를 참조하면, 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지(200)는 버퍼부(110), 충전부(120), 구동부(130), 방전부(140) 및 홀딩부(250)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호를 근거로 스캔 신호를 출력한다. 상기한 도 3과 비교할 때 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 그 설명은 생략한다.

홀딩부(250)는 트랜지스터(Q5)와 트랜지스터(Q6)로 이루어져, 제1 노드(N1), 즉 캐패시터(C)나 트랜지스터(Q2)의 게이트가 플로팅되는 것을 방지한다.

구체적으로, 트랜지스터(Q5)는 드레인이 제1 노드(N1)를 경유하여 캐패시터(C)의 일단에 연결되고, 게이트가 제1 클럭단자(CK1)에 연결되며, 소오스가 캐패시터(C)의 타단에 연결된다. 트랜지스터(Q6)는 드레인이 캐리 입력단인 제1 입력신호(IN1)와 연결되고, 게이트가 제2 클럭단자(CK2)에 연결되며, 소오스가 트랜지스터(Q5)의 드레인에 연결된다. 만일 제1 클럭단자(CK1)에 제1 클럭(CKV)이 인가되면 제2 클럭단자(CK2)에는 제2 클럭(CKVB)이 인가되는 것이 바람직하고, 제1 클럭단자(CK2)에 제2 클럭(CKVB)이 인가되면 제2 클럭단자(CK2)에는 제1 클럭(CKV)이 인가되는 것이 바람직하다.

동작시, 트랜지스터(Q5)는 제1 클럭(CK1)이 하이 레벨일 때 동작하고, 트랜지스터(Q6)는 제2 클럭(CK2)이 하이 레벨일 때 동작한다. 제1 클럭(CK1)에 의해 제어되는 트랜지스터(Q5)의 소오스가 출력단자(OUT)와 연결되고, 제2 클럭(CK2)에 의해 제어되는 트랜지스터(Q6)의 소오스가 제1 입력신호(IN1)와 연결되므로 트랜지스터(Q5)는 제1 입력신호(IN1)가 하이 레벨이거나, 출력단자(OUT)가 하이 레벨일 때 오프 상태를 유지할 수 있다.

이상에서 설명한 본 발명의 제2 실시예에 따르면, 제1 클럭(CK1)과 제2 클럭(CK2)이 항상 반대 위상이므로 제1 입력신호(IN1) 또는 출력단자(OUT)가 하이 레벨인 시간을 제외하고는 제1 클럭(CK1)이 하이 레벨일 때 제1 노드(N1)는 트랜지스터(Q5)에 의해 제1 전원전압(VOFF)으로 유지되고, 제2 클럭(CK2)이 하이 레벨일 때 제1 노드(N1)는 트랜지스터(Q6)에 의해 제1 전원전압(VOFF)으로 유지된다. 이에 따라, 트랜지스터(Q2)의 게이트가 플로팅되는 것을 방지할 수 있다.

도 6은 상기한 도 5의 단위 스테이지를 채용한 스캔 구동 회로를 설명하기 위한 블록도로서, 특히 LCD에 채용되는 스캔 구동 회로의 쉬프트 레지스터의 블럭도이다.

도 6을 참조하면, 본 발명에 따른 스캔 구동 회로는 하나의 쉬프트 레지스터로 구성되고, 상기한 쉬프트 레지스터는 복수의 스테이지들(SRC21, SRC22, ..., SRC2N, SRC2D)이 종속 연결된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 제1 입력단자(IN1)에 연결된다. 스테이지들은 게이트 라인들에 대응하는 N개의 스테이지들(SRC21, SRC22, ..., 및 SRC2N)과 하나의 더미 스테이지(SRC2D)로 구성된다. 각 스테이지들은 제1 및 제2 입력단자(IN1, IN2), 출력단자(OUT), 제1 및 제2 클럭 입력단자(CK1, CK2) 및 제1 전원전압단자(VOFF)를 갖는다.

첫 번째 스테이지(SRC21)의 제1 입력단자(IN1)에는 스캔개시신호(STV)가 입력된다. 여기서 스캔개시신호(STV)는 외부의 그래픽 콘트롤러와 같은 호스트로부터 출력되어 상기 LCD에 인가되는 수직동기신호(Vsync)에 동기된 펄스이다.

각 스테이지(SRC21, SRC22, ..., 및 SRC2N)의 출력신호는 상기 LCD의 액정 패널, 바람직하게는 다수의 TFT가 배열된 어레이 기판에 구비되는 각 게이트 라인에 연결된다.

홀수번째 스테이지들(SRC21, SRC23, ..., 및 SRC2N-1)의 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 제2 클럭단자(CK2)에는 제2 클럭(CKVB)이 제공된다. 짝수번째 스테이지들(SRC22, SRC24, ..., 및 SRC2N)의 제1 클럭단자(CK1)에는 제2 클럭(CKVB)이 제공되고, 제2 클럭단자(CK2)에는 제1 클럭(CKV)이 제공된다. 여기서, 제1 클럭(CKV)과 제2 클럭(CKVB)은 서로 반대되는 위상을 가진다. 또한 제1 클럭(CKV)과 제2 클럭(CKVB)의 듀티 기간은 16.6/N[ms]의 기간이 될 것이다.

각 스테이지(SRC21, SRC22, SRC23, ..., 및 SRC2N)의 제2 입력단자(IN2)에는 다음 스테이지(SRC22, SRC23, SRC24, ..., 및 SRC2D)의 출력신호(G2, G3, ..., GN 및 GD)가 제어신호로서 입력된다. 즉, 제2 입력단자(IN2)에 입력되는 제어신호는 자신의 출력신호의 듀티 기간만큼 지연된 신호가 된다.

한편, 마지막 스테이지(SRC2N)의 제2 입력단자(IN2)에 입력되는 제어신호가 필요하므로 별도의 더미 스테이지(SRC2D)를 구비하여 출력되는 더미 신호(GD)를 마지막 스테이지(SRC2N)의 제2 입력단자(IN2)에 공급하는 것이 바람직하다.

이상에서는 하나의 단위 스테이지에 180도와 같이 서로 반대 위상을 갖는 제1 클럭(CKV) 및 제2 클럭(CKVB)이 제공되는 것을 설명하였으나, 이는 하나의 일례일 뿐 90도나 270도와 같이 서로 다른 위상을 갖는 제1 클럭(CKV) 또는 제2 클럭(CKVB)이 제공될 수도 있다.

또한, 2개의 스테이지를 하나의 유니트로하여 제1 및 제2 클럭이 제공되는 것을 설명하였으나, 3개 이상의 스테이지를 하나의 유니트로하여 서로 다른 위상을 갖는 다수의 클럭들이 제공될 수도 있다. 예를들어, 3개의 스테이지를 하나의 유니트로하여 서로 다른 위상을 갖는 제1 내지 제3 클럭이 제공될 수도 있다.

도 7은 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도로서, 특히 a-Si TFT로 스캔 구동 회로를 구성하였을 때 스캔 신호를 출력하는 출력단자(OUT), 즉 트랜지스터(Q2)의 소오스가 플로팅되는 것을 방지하기 위한 단위 스테이지를 도시한다.

도 7을 참조하면, 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지(300)는 버퍼부(110), 충전부(120), 구동부(130), 방전부(140), 제1 홀딩부(350) 및 제2 홀딩부(360)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호를 근거로 스캔 신호(또는 주사 신호)를 출력한다. 상기한 도 3과 비교할 때 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 그 설명은 생략한다.

제1 홀딩부(350)는 다수의 트랜지스터들(Q31, Q32, Q33 및 Q34)로 이루어져, 제2 홀딩부(360)의 동작을 온/오프 제어한다.

구체적으로, 트랜지스터(Q31)는 드레인과 게이트가 공통되어, 클럭단자(CK)에 연결된다. 트랜지스터(Q32)는 드레인이 클럭단자(CK)에 연결되고, 게이트가 트랜지스터(Q31)의 소오스에 연결되며, 소오스가 제2 홀딩부(360)에 연결된다. 트랜지스터(Q33)는 드레인이 트랜지스터(Q31)의 소오스 및 트랜지스터(Q32)의 게이트에 연결되고, 게이트가 출력단자(OUT)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다. 트랜지스터(Q34)는 드레인이 트랜지스터(Q32)의 소오스 및 제2 홀딩부(360)에 연결되고, 게이트가 출력단자(OUT)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다.

제2 홀딩부(350)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 제1 홀딩부(350)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된 트랜지스터(Q35)로 이루어져, 제1 홀딩부(350)의 제어에 의해 출력단자(OUT)가 플로팅되는 것을 방지한다. 즉, 제2 홀딩부(360)는 출력단자(OUT)가 하이 레벨일 때 오프 상태를 유지하여 홀드 동작을 수행한다. 트랜지스터(Q35)에 연결된 클럭단자(CK)에는 서로 반대 위상을 갖는 제1 클럭(CKV)과 제2 클럭(CKVB)이 인가된다.

트랜지스터(Q32, Q34)는 출력단자(OUT)를 통해 출력되는 출력신호가 하이 레벨일 때 턴-온되어 트랜지스터(Q35)의 게이트를 제1 전원전압(VOFF)으로 풀-다운하는 동작을 수행한다.

한편, 출력단자(OUT)를 통해 출력되는 출력신호가 로우 레벨일 때, 클럭단자(CK)에 인가되는 클럭과 동기되는 컨트롤 전압이 트랜지스터(Q32)를 경유하여 트랜지스터(Q35)의 게이트에 전달된다. 이때 트랜지스터(Q32)의 게이트 전압은 출력단자(OUT)를 통해 출력되는 출력신호가 하이 레벨일 때를 제외하고는 클럭의 하이 레벨에서 트랜지스터(Q31)의 문턱 전압만큼 작은 전압이다.

즉, 트랜지스터(Q32)는 상기 출력신호가 하이 레벨일 때만 제외하고, 클럭과 동기되는 컨트롤 전압을 트랜지스터(Q35)의 게이트에 전달한다.

이상에서 설명한 본 발명의 제3 실시예에 의하면, 클럭단자(CK)를 통해 하이 레벨과 로우 레벨을 반복하는 클럭이 인가되므로 출력단자(OUT)가 하이 레벨인 시간을 제외한 나머지 시간에서, 하이 레벨의 클럭이 입력되면 트랜지스터(Q35)에 의해 출력단자(OUT)는 제1 전원전압(VOFF)으로 유지된다. 이에 따라, 출력단자(OUT), 즉 트랜지스터(Q2)의 소오스나 캐패시터(C)의 일단이 플로팅되는 것을 방지할 수 있다.

도 8은 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다. 특히 a-Si TFT로 스캔 구동 회로를 구성하였을 때 스캔 신호를 출력하는 출력단자(OUT), 즉 트랜지스터(Q2)의 소오스가 플로팅되는 것을 방지하기 위한 단위 스테이지를 도시한다.

도 8을 참조하면, 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지(400)는 버퍼부(110), 충전부(120), 구동부(130), 방전부(140), 제1 홀딩부(350) 및 제2 홀딩부(460)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호를 근거로 스캔 신호(또는 주사 신호)를 출력한다. 상기한 도 3 및 도 7과 비교할 때 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 그 설명은 생략한다.

제2 홀딩부(460)는 트랜지스터(Q45)와 트랜지스터(Q46)로 이루어져, 출력단자(OUT)가 플로팅되는 것을 방지한다. 즉, 제2 홀딩부(460)는 출력단자(OUT)가 하이 레벨일 때 오프 상태를 유지하여 홀드 동작을 수행한다. 구체적으로, 트랜지스터(Q45)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 제1 홀딩부(350)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다. 트랜지스터(Q46)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 제2 클럭단자(CK2)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다. 트랜지스터(Q45)에 연결된 제1 클럭단자(CK1)에 인가되는 제1 클럭(CKV)과 트랜지스터(Q46)에 연결된 제2 클럭단자(CK2)에 인가되는 제2 클럭(CKVB)은 서로 반대 위상을 갖는다.

트랜지스터(Q32, Q34)는 출력단자(OUT)가 하이 레벨일 때만 트랜지스터(Q45)의 게이트를 제1 전원전압(VOFF)으로 풀-다운하는 동작을 수행한다.

출력신호가 로우일 때, 제1 클럭(CKV)과 동기되는 컨트롤 전압이 트랜지스터(Q32)를 통해 트랜지스터(Q45)의 게이트에 전달된다. 트랜지스터(Q32)의 게이트 전압은 출력단자(OUT)가 하이 레벨일 때만 제외하고 제1 클럭(CKV)의 하이 레벨 전압에서 트랜지스터(Q31)의 문턱 전압만큼 작은 전압이 된다.

즉, 트랜지스터(Q32)는 출력단자(OUT)가 하이 레벨일 때만 제외하고 제1 클럭(CKV)과 동기되는 컨트롤 전압을 트랜지스터(Q45)의 게이트로 전달할 수 있게 된다.

그리고 제2 클럭(CKVB)이 하이 레벨일 때 상기 레지스터 출력단자(OUT)는 로우 레벨이므로 트랜지스터(Q46)는 제2 클럭(CK2)에 의해 출력단자(OUT)를 제1 전원전압(VOFF)으로 홀딩하는 동작을 수행한다.

이상에서 설명한 제4 실시예에 의하면, 제1 클럭단자(CK1)에 인가되는 제1 클럭(CKV)과 제2 클럭단자(CK2)에 인가되는 제2 클럭(CKVB)은 항상 반대 위상이므로 출력단자(OUT)가 하이 레벨인 시간을 제외한 나머지 시간에서, 제1 클럭(CK1)이 하이 레벨일 때 트랜지스터(Q45)에 의해 출력단자(OUT)는 제1 전원전압(VOFF)으로 유지되고, 제2 클럭(CKVB)이 하이 레벨일 때 트랜지스터(Q46)에 의해 출력단자(OUT)는 제1 전원전압(VOFF)으로 유지된다. 이에 따라, 출력단자(OUT), 즉 트랜지스터(Q2)의 소오스나 캐패시터(C)의 일단이 플로팅되는 것을 방지할 수 있다.

도 9는 본 발명의 제5 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다. 특히 a-Si TFT로 스캔 구동 회로를 구성하였을 때 스캔 신호를 출력하는 출력단자(OUT), 즉 트랜지스터(Q2)의 소오스가 플로팅되는 것을 방지하기 위한 단위 스테이지를 도시한다.

도 9를 참조하면, 본 발명의 제5 실시예에 따른 쉬프트 레지스터의 단위 스테이지(500)는 버퍼부(110), 충전부(120), 구동부(130), 방전부(540), 제1 홀딩부(350) 및 제2 홀딩부(560)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력신호를 근거로 스캔 신호(또는 주사 신호)를 출력한다. 상기한 도 3 및 도 7과 비교할 때 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 그 설명은 생략한다.

방전부(540)는 트랜지스터(Q51)와 트랜지스터(Q52)로 이루어져, 제2 입력신호(IN2)에 응답하여 캐패시터(C)에 충전된 전하를 소오스를 통해 제1 전원전압(VOFF) 단으로 제1 방전하고, 마지막 스캔 신호(GOUT_LAST)에 응답하여 캐패시터(C)에 충전된 전하를 소오스를 통해 제1 전원전압(VOFF) 단으로 제2 방전한다.

구체적으로, 트랜지스터(Q51)는 드레인이 캐패시터(C)의 일단에 연결되고, 게이트가 제2 입력신호(IN2)에 연결되며, 소오스가 상기 제1 전원전압(VOFF)에 연결된다. 트랜지스터(Q52)는 드레인이 캐패시터(C)의 일단에 연결되고, 게이트가 마지막 스캔 신호(GOUT_LAST)에 연결되며, 소오스가 상기 제1 전원전압(VOFF)에 연결된다.

제2 홀딩부(560)는 트랜지스터(Q53), 트랜지스터(Q54), 트랜지스터(Q55) 및 트랜지스터(Q56)로 이루어져, 출력단자(OUT)가 플로팅되는 것을 방지한다. 즉, 제2 홀딩부(560)는 출력단자(OUT)가 하이 레벨일 때 오프 상태를 유지하여 홀드 동작을 수행한다.

구체적으로, 트랜지스터(Q53)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 제1 홀딩부(350)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다.

트랜지스터(Q54)는 드레인이 제1 입력신호(IN1)에 연결되고, 게이트가 제2 클럭단자(CK2)에 연결되며, 소오스가 캐패시터(C)의 일단에 연결된다.

트랜지스터(Q55)는 드레인이 트랜지스터(Q54)의 소오스 및 캐패시터(C)의 일단에 연결되고, 게이트가 제1 클럭단자(CK1)에 연결되며, 소오스가 출력단자(OUT)에 연결된다.

트랜지스터(Q56)는 드레인이 출력단자(OUT)에 연결되고, 게이트가 트랜지스터(Q54)의 게이트와 공통하여 제2 클럭단자(CK2)에 연결되며, 소오스가 제1 전원전압(VOFF)에 연결된다. 제1 클럭단자(CK1)에 인가되는 제1 클럭(CKV)과 제2 클럭단자(CK2)에 인가되는 제2 클럭(CKVB)은 서로 반대 위상을 갖는다.

트랜지스터(Q32, Q34)는 출력단자(OUT)가 하이 레벨일 때만 트랜지스터(Q53)의 게이트를 제1 전원전압(VOFF)으로 풀-다운하는 동작을 수행한다.

출력신호가 로우일 때, 제1 클럭(CKV)과 동기되는 컨트롤 전압이 트랜지스터(Q32)를 통해 트랜지스터(Q53)의 게이트에 전달된다. 트랜지스터(Q32)의 게이트 전압은 출력단자(OUT)가 하이 레벨일 때만 제외하고 제1 클럭(CKV)의 하이 레벨 전압에서 트랜지스터(Q31)의 문턱 전압만큼 작은 전압이 된다.

즉, 트랜지스터(Q32)는 출력단자(OUT)가 하이 레벨일 때만 제외하고 제1 클럭(CKV)과 동기되는 컨트롤 전압을 트랜지스터(Q53)의 게이트로 전달할 수 있게 된다.

그리고 제2 클럭(CKVB)이 하이 레벨일 때 상기 레지스터 출력단자(OUT)는 로우 레벨이므로 트랜지스터(Q56)는 제2 클럭(CK2)에 의해 출력단자(OUT)를 제1 전원전압(VOFF)으로 홀딩하는 동작을 수행한다.

도 10은 상기한 도 9의 스캔 구동 회로를 갖는 액정 패널을 설명하기 위한 도면이다.

도 10에 도시한 바와 같이, 데이터 라인과 스캔 라인에 의해 정의되는 셀 어레이 회로(600)의 일측 영역에는 도 9에 도시한 쉬프트 레지스터를 갖는 제1 스캔 구동 회로(610)가 구비되고, 타측 영역에는 제2 스캔 구동 회로(620)가 구비된다. 상기 제1 및 제2 스캔 구동 회로(610, 620)는 셀 어레이 회로(600)가 형성되는 기판과 동일한 기판에 형성된다.

제1 스캔 구동 회로(610)는 상기한 도 6에서 설명한 바와 같이, 제1 클럭(CKV)과 제2 클럭(CKVB)이 제공되는 다수의 스테이지들이 서로 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들은 셀 어레이 회로(600)에 형성된 스캔 라인의 일단에 연결되어 출력신호들(G1, G2, ..., GN, GD)을 출력한다.

제2 스캔 구동 회로(620)는 셀 어레이 회로(600)에 형성된 스캔 라인의 타단에 각각 연결된 다수의 트랜지스터(QE1, QE2, ..., QEN)로 이루어져, 상기 스캔 라인을 통해 전달되는 스캔 신호의 방전 경로를 제공한다.

예를들어, 트랜지스터(QE1)는 소오스가 첫 번째 스캔 라인의 타단에 연결되고, 드레인이 제3 전원전압(VOFF2)에 연결되며, 게이트가 두 번째 스캔 라인의 타단에 연결된다. 동작시, 상기 두 번째 스캔 라인을 통해 전달되는 스캔 신호(G2)에 턴-온되어 첫 번째 스캔 라인을 통해 전달되는 첫 번째 스캔 신호(G1)를 제3 전원전압(VOFF2)으로 방전시킨다. 상기 제3 전원전압(VOFF2)은 상기 제1 전원전압(VOFF1)보다 작거나 동일할 수도 있으나, 큰 것이 바람직하다.

이처럼, 매 스캔 라인의 종단에 별도의 방전 경로 형성을 위한 트랜지스터를 구비하므로써, 스캔 라인을 통해 전달되는 스캔 신호의 지연에 의해 다음 스테이지에 미치는 악영향을 해결할 수 있다.

또한, 구동부(130)에 구비되어 풀-다운 기능을 수행하는 트랜지스터(Q3)의 용량이 부족한 것을 보상할 수 있다. 상기한 트랜지스터(Q3)의 용량을 보상하기 위해서는 제2 스캔 구동 회로(620)에 구비되는 트랜지스터(QE1, QE2, ..., QEN) 각각의 사이즈는 5배 정도인 것이 바람직하다.

이상에서 설명한 본 발명의 다양한 실시예들에 따르면, 일종의 교류 파형인 제1 클럭(CKV) 또는 제2 클럭(CKVB)을 이용하여 a-Si TFT LCD에 구비되는 스캔 구동 회로의 내부 노드와 출력 노드의 플로팅 상태를 방지할 수 있다.

이에 따라, 고전압에 의해 발생될 수 있는 트랜지스터의 열화를 방지할 수 있어 신뢰성을 높일 수 있고, a-Si TFT로 이루어지는 스캔 구동 회로가 집적된 액정 패널이나 상기 액정 패널을 갖는 LCD의 신뢰성을 높일 수 있다.

그러면, 상기한 a-Si TFT로 이루어지는 스캔 구동 회로가 집적된 액정 패널을 첨부하는 도면을 참조하여 간략히 설명한다.

도 11은 본 발명의 실시예에 따른 액정 표시 장치를 설명하기 위한 도면으로, 특히 a-Si TFT LCD의 어레이 기판의 구성을 도시한다.

도 11을 참조하면, 본 발명에 따른 액정 패널의 어레이 기판(700) 위에는 표시 셀 어레이 회로(710), 데이터 구동 회로(720), 데이터 구동 회로 외부연결단자(722, 724), 스캔 구동 회로(730), 스캔 구동 회로 외부 연결단자부(732)가 TFT 공정시 함께 형성된다. 여기서, 스캔 구동 회로(730)는 도 4 또는 도 6에서 설명한 쉬프트 레지스터이고, 상기 쉬프트 레지스터를 구성하는 단위 스테이지들은 상기한 도 3, 도 5, 도 7, 도 8 및 도 9에서 설명한 바와 같다.

연성 인쇄회로기판(816)에 설치된 통합 제어 및 데이터 구동칩(818)과 TFT 기판(700)의 회로들은 연성인쇄회로기판(816)에 의해 전기적으로 연결된다. 연성 인쇄회로기판(816)은 데이터신호, 데이터 타이밍신호, 게이트 타이밍신호 및 게이트 구동전압들을 어레이 기판(700)의 데이터 구동 회로(720) 및 스캔 구동 회로(730)에 제공한다.

표시 셀 어레이 회로(710)는 컬럼 방향으로 연장된 m 개의 데이터 라인들(DL1~DLm)과 로우 방향으로 연장된 n 개의 게이트 라인들(GL1~GLn)을 포함한다.

데이터 라인들과 게이트 라인들의 각 교차점들에는 스위칭 트랜지스터(ST)가 형성된다. 스위칭 트랜지스터(STi)의 드레인은 데이터 라인(DLi)에 연결되고, 게이트는 게이트 라인(GLi)에 연결된다. 스위칭 트랜지스터(STi)의 소오스는 화소전극(PE)에 연결된다. 화소 전극(PE)과 칼라 필터 기판(112b)에 형성된 공통 전극(CE)의 사이에 액정(LC)이 위치하게 된다.

그러므로, 화소 전극(PE)과 공통 전극(CE) 사이에 인가된 전압에 의해 액정배열이 제어되어 통과되는 광량을 제어하여 각 픽셀의 계조 표시를 하게 된다.

데이터 구동 회로(720)는 쉬프트 레지스터(726)와 N개의 스위칭 트랜지스터들(SWT)을 포함한다. N개의 스위칭 트랜지스터들(SWT)은 N/8개씩 묶어 8개의 데이터 라인블록(BL1~BL8)을 형성한다.

각 데이터 라인블록(BLi)은 N/8개의 데이터 입력단자로 구성된 외부 입력단자(724)에 N/8개의 입력단자들이 공통으로 연결되고, 대응하는 N/8개의 데이터 라인들에 N/8개의 출력단자들이 연결된다. 또한, 쉬프트 레지스터(726)의 8개의 출력단자들 중 대응하는 하나의 출력단자에 블록 선택단자가 연결된다.

N개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터 라인에 소오스가 연결되고, N/8개의 데이터 입력단자들 중 대응하는 입력단자에 드레인이 연결되고, 게이트에 블록 선택단자에 연결된 a-Si TFT MOS 트랜지스터로 구성된다.

따라서, N개의 데이터 라인들은 N/8개씩 8개의 블록으로 분할되고, 쉬프트 레지스터(726)의 8개의 블록 선택신호에 의해 순차적으로 각 블록들이 선택된다.

쉬프트 레지스터(726)는 3단자의 외부 연결단자(722)를 통하여 제1 클럭(CKH), 제2 클럭(CKHB), 블럭선택 개시신호(STH)를 제공받는다. 쉬프트 레지스터(726)의 출력단자들은 각각 대응하는 라인 블록들의 블록 선택단자에 연결된다.

이상에서는 셀 어레이 회로의 일측에만 스캔 구동 회로가 집적된 것을 설명하였으나, 상기한 도 10에서 설명한 바와 같이, 셀 어레이 회로의 일측 영역에는 제1 스캔 구동 회로를 집적하고, 타측 영역에는 제2 스캔 구동 회로를 집적할 수도 있다.

이상에서는 a-Si TFT로 이루어지는 스캔 구동 회로가 집적된 액정 패널을 하나의 실시예로 설명하였으나, 다른 평판 표시 패널에도 적용할 수 있을 것이다. 예를들어, 유기전계발광 소자를 이용한 유기전계발광 표시장치의 경우 단위 픽셀에 구비되는 스위칭 트랜지스터와 드라이브 트랜지스터를 a-Si TFT로 구현한다면 상기 스위칭 트랜지스터를 활성화시키는 스캔 드라이버를 상기 단위 픽셀에 형성되는 기판위에 형성할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따르면 스캔 신호를 출력하는 풀-업 트랜지스터의 게이트에 홀드 기능을 수행하는 홀딩 트랜지스터를 구비하므로써 상기 풀-업 트랜지스터의 게이트-드레인간 기생 캐패시터에 의해 풀-업 트랜지스터의 게이트 또는 상기 스캔 신호를 출력하는 출력단자가 플로팅되는 것을 방지할 수 있다.

또한, 서로 위상이 반대인 제1 및 제2 클럭을 이용하여 a-Si TFT LCD에 구비되는 스캔 구동 회로의 내부 노드와 출력 노드의 플로팅 상태를 방지할 수 있으므로 고전압에 의해 발생될 수 있는 a-Si 트랜지스터의 열화를 방지할 수 있고, 신뢰성을 높일 수 있다. 또한, a-Si TFT로 이루어지는 스캔 구동 회로가 집적된 액정 패널이나 상기 액정 패널을 갖는 LCD의 신뢰성을 높일 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 일반적인 쉬프트 레지스터 회로를 설명하기 위한 도면이다.

도 2는 상기한 도 1의 단위 스테이지를 설명하기 위한 도면이다.

도 3은 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 4는 상기한 도 3의 단위 스테이지를 채용한 스캔 구동 회로를 설명하기 위한 블럭도이다.

도 5는 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 6은 상기한 도 5의 단위 스테이지를 채용한 스캔 구동 회로를 설명하기 위한 블럭도이다.

도 7은 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 8은 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 9는 본 발명의 제5 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다.

도 11은 본 발명의 실시예에 따른 액정 표시 장치를 설명하기 위한 도면이다.

<도면의 주요부분에 대한 부호의 설명>

10, 110 : 버퍼부 20, 120 : 충전부

30, 130 : 구동부 40, 140, 540 : 방전부

150, 250, 350, 360, 460, 560 : 홀딩부 600 : 셀 어레이 회로

610 : 제1 스캔 구동 회로 620 : 제2 스캔 구동 회로

700 : 어레이 기판 710 : 표시 셀 어레이 회로

720 : 데이터 구동 회로 730 : 스캔 구동 회로

722, 724 : 데이터 구동 회로 외부연결단자

732 : 스캔 구동 회로 외부 연결단자부

Claims

기판 상에 형성된 표시 셀 어레이 회로와 스캔 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 스캔 라인들을 포함하며, 각 표시 셀 회로는 대응하는 데이터 및 스캔 라인 쌍에 연결된 표시 장치에서,

복수의 스테이지들이 연결되고, 출력단이 상기 스캔 라인의 일단에 연결되며, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되고, 각 스테이지들의 출력신호에 의해 상기 복수의 스캔 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성된 제1 스캔 구동회로; 및

상기 스캔 라인의 타단에 연결되어, 상기 스캔 라인을 통해 전달되는 스캔 신호의 방전 경로를 제공하는 제2 스캔 구동회로를 포함하는 표시 장치.
제1항에 있어서, 상기 제1 스캔 구동회로의 스테이지들에는 제1 클럭 및/또는 제2 클럭이 제공되며,

상기 각 스테이지는,

상기 스캔개시신호 또는 전단 스테이지들 중 하나의 스테이지의 출력신호의 충전에 따라 상기 제1 클럭 또는 제2 클럭에 응답하여 출력신호를 출력하는 구동부;

다음 스테이지들 중 한 스테이지의 출력신호에 응답하여 충전된 전하를 방전하는 방전부; 및

상기 출력신호를 제1 전원전압으로 홀드하는 홀딩부를 포함하는 표시 장치.
제2항에 있어서, 상기 각 스테이지는 상기 스캔개시신호 또는 전단 스테이지들 중 하나의 스테이지의 출력신호가 제공되는 버퍼부와, 상기 버퍼부를 경유하는 스캔개시신호 또는 전단 스테이지들 중 하나의 스테이지의 출력신호를 충전하는 충전부를 더 포함하고,

상기 방전부는,

다음 스테이지의 출력신호에 응답하여 상기 충전부에 충전된 전하를 소오스를 통해 상기 제1 전원전압으로 제1 방전하는 트랜지스터; 및

마지막 스테이지의 출력신호에 응답하여 상기 충전부에 충전된 전하를 소오스를 통해 상기 제1 전원전압으로 제2 방전하는 트랜지스터를 포함하는 표시 장치.
제2항에 있어서, 상기 각 스테이지는 상기 스캔개시신호 또는 전단 스테이지들 중 하나의 스테이지의 출력신호가 제공되는 버퍼부와, 상기 버퍼부를 경유하는 스캔개시신호 또는 전단 스테이지들 중 하나의 스테이지의 출력신호를 충전하는 충전부를 더 포함하고,

상기 홀딩부는 상기 제1 클럭 또는 제2 클럭이 액티브 상태일 때, 홀드 제어신호를 출력하는 제1 홀딩부와, 상기 제1 홀딩부의 온/오프 제어에 응답하여, 상기 출력신호를 제1 전원전압으로 홀드하는 제2 홀딩부를 포함하며,

상기 제2 홀딩부는

제1 전류전극이 출력단에 연결되고, 제어전극이 상기 제1 홀딩부에 연결되며, 제2 전류전극이 제1 전원전압에 연결된 제1 트랜지스터;

제1 전류전극이 상기 스캔개시신호 또는 전단 스테이지의 출력신호에 연결되고, 제어전극이 제2 클럭에 연결되며, 제2 전류전극이 상기 충전부의 일단에 연결된 제2 트랜지스터;

제1 전류전극이 상기 충전부의 일단에 연결되고, 제어전극이 제1 클럭에 연결되며, 제2 전류전극이 출력단자에 연결된 제3 트랜지스터; 및

제1 전류전극이 출력단자에 연결되고, 제어전극이 상기 제2 클럭에 연결되며, 제2 전류전극이 제1 전원전압에 연결된 제4 트랜지스터를 포함하는 표시 장치.
제2항에 있어서, 상기 제2 스캔 구동회로는 제1 전류 전극이 현재 스캔 라인의 타단에 연결되고, 제2 전류 전극이 제2 전원전압에 연결되며, 제어 전극이 다음 스캔 라인의 타단에 연결된 제1 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제5항에 있어서, 상기 구동부는 제1 전류 전극이 상기 제1 클럭 또는 제2 클럭에 연결되고, 제2 전류 전극을 통해 상기 출력신호를 풀-업 출력하는 제2 트랜지스터를 포함하고,

상기 제1 트랜지스터는 상기 제2 트랜지스터의 용량을 보상하는 것을 특징으로 하는 표시 장치.
제6항에 있어서, 상기 제1 트랜지스터는 상기 제2 트랜지스터보다 5배 큰 것을 특징으로 하는 표시 장치.
제5항에 있어서, 상기 제1 트랜지스터는 상기 제어 전극에 의해 턴-온되어, 상기 현재 스캔 라인을 통해 전달되는 스캔 신호를 상기 제1 전류 전극을 경유하여 제공받아, 상기 제2 전류 전극을 통해 상기 제2 전원전압으로 방전하는 것을 특징으로 하는 표시 장치.
제8항에 있어서, 상기 제2 전원전압은 상기 제1 전원전압보다 큰 것을 특징으로 하는 표시 장치.