KR100816111B1 - 집적 회로 장치 및 전자 기기 - Google Patents

Abstract

슬림한 가늘고 긴 집적 회로 장치 및 이것을 포함하는 전자 기기를 제공한다. 집적 회로 장치(10)는, 제1 및 제2 전원선 사이에 푸시풀 접속되고, 차지 펌프 동작에 의해 그 접속 노드 ND에 제1 및 제2 전원선 중 어느 하나의 전압을 출력하기 위한 제1 및 제2 트랜지스터 NTr1, PTr1과, 접속 노드 ND와 전기적으로 접속됨과 함께, 그 일단에 주어진 전압이 인가되는 플라잉 컨덴서의 타단과 전기적으로 접속되는 패드 PD를 포함한다. 제1 및 제2 트랜지스터 NTr1, PTr1 중 적어도 한쪽의 일부 또는 전부와 겹치도록, 그 제1 및 제2 트랜지스터 NTr1, PTr1 중 적어도 한쪽의 상층에 패드 PD가 배치된다.

트랜지스터, 정전기 보호 소자, 패드, 인터페이스 영역, 회로 블록, 메모리 블록

Description

집적 회로 장치 및 전자 기기{INTEGRATED CIRCUIT DEVICE AND ELECTRONIC INSTRUMENT}

도 1의 (A)(B)(C)는 본 실시예의 비교예의 설명도.

도 2의 (A)(B)는 집적 회로 장치의 실장에 대한 설명도.

도 3은 본 실시예의 집적 회로 장치의 구성예.

도 4는 다양한 타입의 표시 드라이버와 그것이 내장하는 회로 블록의 예.

도 5의 (A)(B)는 본 실시예의 집적 회로 장치의 평면 레이아웃예.

도 6의 (A) (B)는 집적 회로 장치의 단면도의 예.

도 7은 집적 회로 장치의 회로 구성예.

도 8의 (A)(B)(C)는 데이터 드라이버, 주사 드라이버의 구성예.

도 9의 (A)(B)는 전원 회로, 계조 전압 생성 회로의 구성예.

도 10의 (A)(B)(C)는 D/A 변환 회로, 출력 회로의 구성예.

도 11의 (A)(B)는 도 9의 (A)의 승압 회로의 구성예의 블록도, 각종 전원 전압의 전위 관계의 일례를 도시하는 도면.

도 12의 (A)(B)는 1차 승압 회로의 설명도.

도 13은 본 실시예의 패드 아래에 배치되는 트랜지스터를 포함하는 회로의 설명도.

도 14의 (A)(B)는 패드 아래에 배치되는 트랜지스터의 설명도.

도 15의 (A)는 정전기 보호 소자의 설명도, 도 15의 (B)는 정전기 보호 소자가 생략된 경우의 구성예.

도 16은 정전기 보호 소자의 레이아웃 평면도의 일례.

도 17은 도 16의 단면 구조의 일례.

도 18은 패드의 하층에 형성되는 트랜지스터의 단면 구조의 일례.

도 19는 정전기 보호 소자의 레이아웃 평면도의 다른 예.

도 20은 도 19의 단면 구조의 일례.

도 21은 패드의 하층에 형성되는 트랜지스터의 단면 구조의 일례.

도 22의 (A)(B)는 본 실시예의 설명도.

도 23의 (A)(B)는 집적 회로 장치의 폭에 대한 설명도.

도 24의 (A)∼(E)는 데이터 드라이버 블록의 폭에 대한 설명도.

도 25의 (A)(B)는 메모리 블록의 폭에 대한 설명도.

도 26의 (A)(B)는 비교예의 설명도.

도 27의 (A)(B)는 메모리 블록의 구성예.

도 28은 W1, W2, WB의 관계에 대한 설명도.

도 29의 (A)(B)는 메모리 블록, 데이터 드라이버 블록의 배치의 설명도.

도 30은 1 수평 주사 기간에 화상 데이터를 복수회 판독하는 방법의 설명도.

도 31은 데이터 드라이버, 드라이버 셀의 배치예.

도 32의 (A)(B)(C)는 메모리 셀의 구성예.

도 33은 횡형 셀의 경우의 메모리 블록, 드라이버 셀의 배치예.

도 34는 종형 셀의 경우의 메모리 블록, 드라이버 셀의 배치예.

도 35의 (A)(B)는 전자 기기의 구성예.

<도면의 주요 부분에 대한 부호의 설명>

CB1∼CBN : 제1∼제N 회로 블록

ESD1 : 정전기 보호 소자

GCDTr, PTr1, NTr1 : 트랜지스터

ND : 접속 노드

PD : 패드

PH1, PH2 : 승압 클럭

10 : 집적 회로 장치

12 : 출력측 I/F 영역

14 : 입력측 I/F 영역

20 : 메모리

22 : 메모리 셀 어레이

24 : 로우 어드레스 디코더

26 : 컬럼 어드레스 디코더

28 : 라이트/리드 회로

40 : 로직 회로

42 : 제어 회로

44 : 표시 타이밍 제어 회로

46 : 호스트 인터페이스 회로

48 : RGB 인터페이스 회로

50 : 데이터 드라이버

52 : 데이터 래치 회로

54 : D/A 변환 회로

56 : 출력 회로

70 : 주사 드라이버

72 : 시프트 레지스터

73 : 주사 어드레스 생성 회로

74 : 어드레스 디코더

76 : 레벨 시프터

78 : 출력 회로

90 : 전원 회로

92 : 승압 회로

94 : 레귤레이터 회로

96 : VCOM 생성 회로

98 : 제어 회로

110 : 계조 전압 생성 회로

112 : 선택용 전압 생성 회로

114 : 계조 전압 선택 회로

116 : 조정 레지스터

[특허 문헌 1] 일본 특개2001-222249호 공보

본 발명은, 집적 회로 장치 및 전자 기기에 관한 것이다.

액정 패널 등의 표시 패널을 구동하는 집적 회로 장치로서 표시 드라이버(LCD 드라이버)가 있다. 이 표시 드라이버에서는, 저코스트화를 위해 칩 사이즈의 축소가 요구된다.

그러나, 휴대 전화기 등에 내장되는 표시 패널의 크기는 거의 일정하다. 따라서, 미세 프로세스를 채용하여, 표시 드라이버의 집적 회로 장치를 단순하게 쉬링크하여 칩 사이즈를 축소하려고 하면, 실장이 곤란하게 되는 등의 문제를 초래한다.

본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로서, 그 목적으로 하는 바는, 슬림한 가늘고 긴 집적 회로 장치 및 이것을 포함하는 전자 기기를 제공하는 것에 있다.

본 발명은, 제1 및 제2 전원선 사이에 푸시풀 접속되고, 차지 펌프 동작에 의해 그 접속 노드에 상기 제1 및 제2 전원선 중 어느 하나의 전압을 출력하기 위한 제1 및 제2 트랜지스터와, 상기 제1 전원선과 상기 접속 노드 사이에 접속된 정전기 보호 소자와, 상기 접속 노드와 전기적으로 접속됨과 함께, 그 일단에 주어진 전압이 인가되는 플라잉 컨덴서의 타단과 전기적으로 접속되는 패드를 포함하고, 상기 정전기 보호 소자, 제1 및 제2 트랜지스터 중 적어도 1개의 일부 또는 전부와 겹치도록, 그 정전기 보호 소자, 제1 및 제2 트랜지스터 중 적어도 1개의 상층에 상기 패드가 배치되어 있는 집적 회로 장치에 관계된다.

이렇게 함으로써, 차지 펌프 동작에 의해 생성되는 전원을 공급하기 위해 폭이 굵은 신호선을 배선시키지 않고, 제1 및 제2 트랜지스터의 게이트 제어를 행하는 신호선만을 패드 부근까지 배선하면 완료되게 된다. 그 때문에, 패드 부근의 영역의 배선 효율을 향상시켜, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있게 된다. 또한, 정전기 보호 소자, 제1 및 제2 트랜지스터의 일부 또는 전부를 패드 아래에 배치함으로써, 집적 회로 장치의 제2 방향에서의 폭을 보다 한층 더 작게 할 수 있게 된다. 또한 패드 아래에 정전기 보호 소자를 배치함으로써, 정전기에 대한 내성도 강화할 수 있다.

또한 본 발명은, 제1 및 제2 전원선 사이에 푸시풀 접속되고, 차지 펌프 동작에 의해 그 접속 노드에 상기 제1 및 제2 전원선 중 어느 하나의 전압을 출력하기 위한 제1 및 제2 트랜지스터와, 상기 접속 노드와 전기적으로 접속됨과 함께, 그 일단에 주어진 전압이 인가되는 플라잉 컨덴서의 타단과 전기적으로 접속되는 패드를 포함하고, 상기 제1 및 제2 트랜지스터 중 적어도 한쪽의 일부 또는 전부와 겹치도록, 그 제1 및 제2 트랜지스터 중 적어도 한쪽의 상층에 상기 패드가 배치되어 있는 집적 회로 장치에 관계된다.

이렇게 함으로써, 차지 펌프 동작에 의해 생성되는 전원을 공급하기 위해 폭이 굵은 신호선을 배선시키지 않고, 제1 및 제2 트랜지스터의 게이트 제어를 행하는 신호선만을 패드 부근까지 배선하면 완료되게 된다. 그 때문에, 패드 부근의 영역의 배선 효율을 향상시켜, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있게 된다. 또한, 제1 및 제2 트랜지스터의 일부 또는 전부를 패드 아래에 배치함으로써, 집적 회로 장치의 제2 방향에서의 폭을 보다 한층 더 작게 할 수 있게 된다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 제1 트랜지스터가, 정전기 보호 소자를 겸할 수 있다.

이렇게 함으로써, 보다 한층 더 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 집적 회로 장치의 짧은 변인 제1 변으로부터 대향하는 제3 변으로 향하는 방향을 제1 방향으로 하고, 집적 회로 장치의 긴 변인 제2 변으로부터 대향하는 제4 변으로 향하는 방향을 제2 방향으로 한 경우에, 상기 제1 방향을 따라 배치되는 제1∼제N 회로 블록(N은 2 이상의 정수)과, 상기 제1∼제N 회로 블록의 상기 제2 방향측으로 상기 제4 변을 따라 형성되는 제1 인터페이스 영역과, 상기 제1∼제N 회로 블록의 상기 제2 방향과 반대 의 제4 방향측으로 상기 제2 변을 따라 형성되는 제2 인터페이스 영역을 포함하고, 상기 제2 전원선의 전압 또는 그 전압에 기초하여 생성된 전압이, 상기 제1∼제N 회로 블록 중 적어도 1개의 전원 전압으로서 공급되어도 된다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 제2 인터페이스 영역에, 상기 패드, 상기 제1 및 제2 트랜지스터가 배치되어도 된다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 제1∼제N 회로 블록 중 1개가, 상기 제1 및 제2 트랜지스터의 게이트 제어를 행하기 위한 전원 회로 블록이고, 상기 전원 회로 블록의 상기 제4 방향측으로, 상기 패드, 상기 제1 및 제2 트랜지스터가 배치되어도 된다.

이들 중 어느 하나의 발명에 따르면, 보다 한층 더 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 제1∼제N 회로 블록은, 데이터선을 구동하기 위한 적어도 1개의 데이터 드라이버 블록과, 상기 데이터 드라이버 블록 이외의 회로 블록을 포함하고, 상기 제1 인터페이스 영역, 상기 제1∼제N 회로 블록, 상기 제2 인터페이스 영역의 상기 제2 방향에서의 폭을, 각각, W1, WB, W2로 한 경우에, 집적 회로 장치의 상기 제2 방향에서의 폭 W는, W1＋WB＋W2≤W＜W1＋2×WB＋W2이어도 된다.

본 발명에서는, 제1∼제N 회로 블록이, 데이터 드라이버 블록과 데이터 드라이버 블록 이외의 회로 블록을 포함한다. 그리고, 제1 인터페이스 영역, 제1∼제N 회로 블록, 제2 인터페이스 영역의 폭 W1, WB, W2에 대하여, W1＋WB＋W2≤W＜W1＋2 ×WB＋W2가 성립한다. 이러한 관계식이 성립하는 집적 회로 장치에 따르면, 제2 방향에서의 회로 블록의 폭을 확보하면서(과도한 평편 레이아웃으로 하지 않고), 제2 방향에서의 폭을 작게 할 수 있어, 슬림한 가늘고 긴 집적 회로 장치를 제공할 수 있다. 이에 의해 실장의 용이화와 장치의 저코스트화를 양립할 수 있다. 또한, 회로 블록이 과도하게 편평하지 않기 때문에, 레이아웃 설계가 용이하게 되어, 장치의 개발 기간을 단축할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 집적 회로 장치의 상기 제2 방향에서의 폭 W는, W＜2×WB이어도 된다.

이와 같이 하면, 제1∼제N 회로 블록의 제2 방향에서의 폭을 크게 확보하면서도, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다. 그 때문에, 용이하게 W＜2×WB를 성립시킬 수 있게 되어, 보다 한층 더 슬림한 집적 회로 장치를 제공할 수 있게 된다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 제1 인터페이스 영역은, 상기 데이터 드라이버 블록의 상기 제2 방향측으로, 다른 회로 블록을 개재하지 않고서 배치되고, 상기 제2 인터페이스 영역은, 상기 데이터 드라이버 블록의 상기 제4 방향측으로, 다른 회로 블록을 개재하지 않고서 배치되어도 된다.

이와 같이 하면, 데이터 드라이버 블록의 제2 방향에서의 폭을 기준으로 제1∼제N 회로 블록의 제2 방향에서의 폭을 설정할 수 있다. 그리고, 적어도 데이터 드라이버 블록이 존재하는 부분에서, 제2 방향에서 1개의 회로 블록(데이터 드라이버 블록)만이 존재하게 되기 때문에, 데이터 드라이버 블록의 레이아웃을 과도하게 편평하게 하지 않고, 가늘고 긴 집적 회로 장치를 실현할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 데이터 드라이버 블록이 포함하는 데이터 드라이버는, 그 각각이 1 화소분의 화상 데이터에 대응하는 데이터 신호를 출력하고, 상기 제2 방향을 따라 나열되는 Q개의 드라이버 셀을 포함하고, 상기 드라이버 셀의 상기 제2 방향에서의 폭을 WD로 한 경우에, 상기 제1∼제N 회로 블록의 상기 제2 방향에서의 폭 WB는, Q×WD≤WB<(Q＋1)×WD이어도 된다.

이와 같이 제2 방향을 따라 복수의 드라이버 셀을 배치하면, 제1 방향을 따라 배치되는 다른 회로 블록으로부터의 화상 데이터의 신호를, 이들 드라이버 셀에 효율적으로 입력할 수 있다. 그리고 데이터 드라이버 블록의 제2 방향에서의 폭을 최소한으로 억제하여, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 표시 패널의 수평 주사 방향의 화소 수를 HPN으로 하고, 데이터 드라이버 블록의 블록 수를 DBN으로 하고, 상기 드라이버 셀에 대하여 1 수평 주사 기간에 입력되는 화상 데이터의 입력 횟수를 IN으로 한 경우에, 상기 제2 방향을 따라 나열되는 상기 드라이버 셀의 개수 Q는, Q=HPN/(DBN×IN)이어도 된다.

이와 같이 하면, 제1∼제N 회로 블록의 제2 방향에서의 폭을, 데이터 드라이버 블록의 블록 수나 화상 데이터의 입력 횟수에 따른 최적의 폭으로 설정할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 제1∼제N 회로 블록은, 화상 데이터를 기억하는 적어도 1개의 메모리 블록을 포함할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 데이터 드라이버 블록이 포함하는 데이터 드라이버는, 그 각각이 1 화소분의 화상 데이터에 대응하는 데이터 신호를 출력하고, 상기 제2 방향을 따라 나열되는 Q개의 드라이버 셀을 포함하고, 상기 드라이버 셀의 상기 제2 방향에서의 폭을 WD로 하고, 상기 메모리 블록이 포함하는 주변 회로 부분의 상기 제2 방향에서의 폭을 WPC로 한 경우에, Q×WD≤WB＜(Q＋1)×WD＋WPC이어도 된다.

이와 같이 하면, 데이터 드라이버 블록의 제2 방향에서의 폭을 최소한으로 억제하여, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 표시 패널의 수평 주사 방향의 화소 수를 HPN으로 하고, 데이터 드라이버 블록의 블록 수를 DBN으로 하고, 상기 드라이버 셀에 대하여 1 수평 주사 기간에 입력되는 화상 데이터의 입력 횟수를 IN으로 한 경우에, 상기 제2 방향을 따라 배열되는 상기 드라이버 셀의 개수 Q는, Q=HPN/(DBN×IN)이어도 된다.

이와 같이 하면, 메모리 블록의 제2 방향에서의 폭을 최소한으로 억제하여, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 메모리 블록과 상기 데이터 드라이버 블록은 상기 제1 방향을 따라 인접하여 배치되어도 된다.

이와 같이 하면, 메모리 블록과 데이터 드라이버 블록을 제2 방향을 따라 배치하는 방법에 비하여, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다. 또한 메모리 블록이나 데이터 드라이버 블록의 구성 등이 바뀐 경우에, 다른 회로 블록에 미치는 영향을 최소한으로 억제할 수 있어, 설계의 효율화를 도모할 수 있다.

또한 본 발명에 따른 집적 회로 장치에서는, 상기 메모리 블록으로부터 인접하는 데이터 드라이버 블록에 대하여, 상기 메모리 블록에 기억되는 화상 데이터가, 1 수평 주사 기간에서 복수회 판독되어도 된다.

이와 같이 하면, 메모리 블록의 제2 방향에서의 메모리 셀 수가 감소하기 때문에, 메모리 블록의 제2 방향에서의 폭을 작게 할 수 있어, 집적 회로 장치의 제2 방향에서의 폭도 작게 하는 것이 가능하게 된다.

또한 본 발명은, 상기의 어느 하나에 기재된 집적 회로 장치와, 상기 집적 회로 장치에 의해 구동되는 표시 패널을 포함하는 전자 기기에 관계된다.

<실시예>

이하, 본 발명의 바람직한 실시예에 대하여 상세히 설명한다. 또한 이하에 설명하는 본 실시예는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니며, 본 실시예에서 설명되는 구성의 전부가 본 발명의 해결 수단으로서 필수적이라고는 할 수 없다.

1. 비교예

도 1의 (A)에 본 실시예의 비교예로 되는 집적 회로 장치(500)를 도시한다. 도 1의 (A)의 집적 회로 장치(500)는 메모리 블록 MB(표시 데이터 RAM)와 데이터 드라이버 블록 DB를 포함한다. 그리고 메모리 블록 MB와 데이터 드라이버 블록 DB는 D2 방향을 따라 배치되어 있다. 또한 메모리 블록 MB, 데이터 드라이버 블록 DB는, D1 방향을 따른 길이가 D2 방향에서의 폭에 비하여 긴 초편평한 블록으로 되어 있다.

호스트측으로부터의 화상 데이터는 메모리 블록 MB에 기입된다. 그리고 데이터 드라이버 블록 DB는, 메모리 블록 MB에 기입된 디지털의 화상 데이터를 아날로그의 데이터 전압으로 변환하여, 표시 패널의 데이터선을 구동한다. 이와 같이 도 1의 (A)에서 화상 데이터의 신호의 흐름은 D2 방향이다. 이 때문에, 도 1의 (A)의 비교예에서는, 이 신호의 흐름에 맞춰서, 메모리 블록 MB와 데이터 드라이버 블록 DB를 D2 방향을 따라 배치하고 있다. 이와 같이 함으로써, 입력과 출력 사이가 쇼트 패스로 되어, 신호 지연을 최적화할 수 있어, 효율적인 신호 전달이 가능하게 된다.

그런데 도 1의 (A)의 비교예에서는 이하와 같은 과제가 있다.

첫째, 표시 드라이버 등의 집적 회로 장치에서는, 저코스트화를 위해 칩 사이즈의 축소가 요구된다. 그런데, 미세 프로세스를 채용하여, 집적 회로 장치(500)를 단순하게 쉬링크하여 칩 사이즈를 축소하면, 짧은 변 방향뿐만 아니라 긴 변 방향도 축소되게 된다. 따라서 도 2의 (A)에 도시한 바와 같이 실장의 곤란화의 문제를 초래한다. 즉 출력 피치는, 예를 들면 22㎛ 이상인 것이 바람직하지만, 도 2의 (A)와 같은 단순 쉬링크에서는 예를 들면 17㎛ 피치로 되게 되어, 협피치 때문에 실장이 곤란하게 된다. 또한 표시 패널의 글래스의 액연이 넓어져, 글래스를 취할 수 있는 수가 감소하여, 코스트 증가를 초래한다.

둘째, 표시 드라이버에서는, 표시 패널의 종류(아몰퍼스 TFT, 저온 폴리실리 콘 TFT)나 화소 수(QCIF, QVGA, VGA)나 제품의 사양 등에 따라, 메모리나 데이터 드라이버의 구성이 변화된다. 따라서 도 1의 (A)의 비교예에서는, 임의의 제품에서는 도 1의 (B)와 같이, 패드 피치와 메모리의 셀 피치와 데이터 드라이버의 셀 피치가 일치하고 있었다고 해도, 메모리나 데이터 드라이버의 구성이 변화되면, 도 1의 (C)에 도시한 바와 같이 이들 피치가 일치하지 않게 된다. 그리고 도 1의 (C)와 같이 피치가 일치하지 않게 되면, 회로 블록 사이에, 피치의 불일치를 흡수하기 위한 쓸데없는 배선 영역을 형성해야만 하게 된다. 특히 D1 방향으로 블록이 편평한 도 1의 (A)의 비교예에서는, 피치의 불일치를 흡수하기 위한 쓸데없는 배선 영역이 커진다. 이 결과, 집적 회로 장치(500)의 D2 방향에서의 폭 W가 커지게 되어, 칩 면적이 증가하여, 코스트 증가를 초래한다.

한편, 이러한 사태를 피하기 위해서, 패드 피치와 셀 피치가 일치하도록 메모리나 데이터 드라이버의 레이아웃을 변경하면, 개발 기간이 장기화되어, 결국, 코스트 증가를 초래한다. 즉 도 1의 (A)의 비교예에서는, 각 회로 블록의 회로 구성이나 레이아웃을 개별 설계하고, 그 후에 피치 등을 맞추는 작업을 행하기 때문에, 쓸데없는 빈 영역이 발생하거나, 설계가 비효율화되는 등의 문제가 발생한다.

2. 집적 회로 장치의 구성

이상과 같은 문제를 해결할 수 있는 본 실시예의 집적 회로 장치(10)의 구성예를 도 3에 도시한다. 본 실시예에서는, 집적 회로 장치(10)의 짧은 변인 제1 변 SD1로부터 대향하는 제3 변 SD3으로 향하는 방향을 제1 방향 D1로 하고, D1의 반대 방향을 제3 방향 D3으로 하고 있다. 또한 집적 회로 장치(10)의 긴 변인 제2 변 SD2로부터 대향하는 제4 변 SD4로 향하는 방향을 제2 방향 D2로 하고, D2의 반대 방향을 제4 방향 D4로 하고 있다. 또한, 도 3에서는 집적 회로 장치(10)의 좌변이 제1 변 SD1이고, 우변이 제3 변 SD3으로 되어 있지만, 좌변이 제3 변 SD3이고, 우변이 제1 변 SD1이어도 된다.

도 3에 도시한 바와 같이 본 실시예의 집적 회로 장치(10)는, D1 방향을 따라 배치되는 제1∼제N 회로 블록 CB1∼CBN(N은 2 이상의 정수)을 포함한다. 즉, 도 1의 (A)의 비교예에서는 회로 블록이 D2 방향으로 나열되어 있지만, 본 실시예에서는 회로 블록 CB1∼CBN이 D1 방향으로 나열되어 있다. 또한 각 회로 블록은, 도 1의 (A)의 비교예와 같은 초편평한 블록으로 되어 있지 않고, 비교적 스퀘어한 블록으로 되어 있다.

또한 집적 회로 장치(10)는, 제1∼제N 회로 블록 CB1∼CBN의 D2 방향측으로 변 SD4를 따라 형성되는 출력측 I/F 영역(12)(광의로는 제1 인터페이스 영역)을 포함한다. 또한 제1∼제N 회로 블록 CB1∼CBN의 D4 방향측으로 변 SD2를 따라 형성되는 입력측 I/F 영역(14)(광의로는 제2 인터페이스 영역)을 포함한다. 보다 구체적으로는, 출력측 I/F 영역(12)(제1 I/O 영역)은, 회로 블록 CB1∼CBN의 D2 방향측ㅇ으로 예를 들면 다른 회로 블록 등을 개재하지 않고서 배치된다. 또한 입력측 I/F 영역(14)(제2 I/O 영역)은, 회로 블록 CB1∼CBN의 D4 방향측으로, 예를 들면 다른 회로 블록 등을 개재하지 않고서 배치된다. 즉 적어도 데이터 드라이버 블록이 존재하는 부분에서, D2 방향에서 1개의 회로 블록(데이터 드라이버 블록)만이 존재한다. 또한 집적 회로 장치(10)를 IP(Intellectual Property) 코어로서 이용 하여 다른 집적 회로 장치에 내장하는 경우 등에는, I/F 영역(12, 14) 중 적어도 한쪽을 형성하지 않는 구성으로 할 수도 있다.

출력측(표시 패널측) I/F 영역(12)은, 표시 패널과의 인터페이스로 되는 영역으로서, 패드나, 패드에 접속되는 출력용 트랜지스터, 보호 소자 등의 다양한 소자를 포함한다. 구체적으로는, 데이터선에의 데이터 신호나 주사선에의 주사 신호를 출력하기 위한 출력용 트랜지스터 등을 포함한다. 또한 표시 패널이 터치 패널인 경우 등에는, 입력용 트랜지스터를 포함해도 된다.

입력측(호스트측) I/F 영역(14)은, 호스트(MPU, 화상 처리 컨트롤러, 베이스 밴드 엔진)와의 인터페이스로 되는 영역으로서, 패드나, 패드에 접속되는 입력용(입출력용) 트랜지스터, 출력용 트랜지스터, 보호 소자 등의 다양한 소자를 포함할 수 있다. 구체적으로는, 호스트로부터의 신호(디지털 신호)를 입력하기 위한 입력용 트랜지스터나 호스트에의 신호를 출력하기 위한 출력용 트랜지스터 등을 포함한다.

또한, 짧은 변인 변 SD1, SD3을 따른 출력측 또는 입력측 I/F 영역을 형성하도록 하여도 된다. 또한 외부 접속 단자로 되는 범프 등은, I/F(인터페이스) 영역(12, 14)에 설치하여도 되고, 그 이외의 영역(제1∼제N 회로 블록 CB1∼CBN)에 설치하여도 된다. I/F 영역(12, 14) 이외의 영역에 설치하는 경우에는, 금 범프 이외의 소형 범프 기술(수지를 코어로 하는 범프 기술 등)을 이용함으로써 실현된다.

또한 제1∼제N 회로 블록 CB1∼CBN은, 적어도 2개(혹은 3개)의 서로 다른 회 로 블록(서로 다른 기능을 갖는 회로 블록)을 포함할 수 있다. 집적 회로 장치(10)가 표시 드라이버인 경우를 예로 들면, 회로 블록 CB1∼CBN은, 데이터 드라이버, 메모리, 주사 드라이버, 로직 회로, 계조 전압 생성 회로, 전원 회로의 블록 중 적어도 2개를 포함할 수 있다. 더 구체적으로는 회로 블록 CB1∼CBN은, 적어도 데이터 드라이버, 로직 회로의 블록을 포함할 수 있고, 또한 계조 전압 생성 회로의 블록을 포함할 수 있다. 또한 메모리 내장 타입의 경우에는 또한 메모리의 블록을 포함할 수 있다.

예를 들면 도 4에 다양한 타입의 표시 드라이버와 그것이 내장하는 회로 블록의 예를 도시한다. 메모리(RAM) 내장의 아몰퍼스 TFT(Thin Film Transistor) 패널용 표시 드라이버에서는, 회로 블록 CB1∼CBN은, 메모리, 데이터 드라이버(소스 드라이버), 주사 드라이버(게이트 드라이버), 로직 회로(게이트 어레이 회로), 계조 전압 생성 회로(γ 보정 회로), 전원 회로의 블록을 포함한다. 한편, 메모리 내장의 저온 폴리실리콘(LTPS) TFT 패널용 표시 드라이버에서는, 주사 드라이버를 글래스 기판에 형성할 수 있기 때문에, 주사 드라이버의 블록을 생략할 수 있다. 또한 메모리 비내장의 아몰퍼스 TFT 패널용에서는, 메모리의 블록을 생략할 수 있고, 메모리 비내장의 저온 폴리실리콘 TFT 패널용에서는, 메모리 및 주사 드라이버의 블록을 생략할 수 있다. 또한 CSTN(Collar Super Twisted Nematic) 패널, TFD(Thin Film Diode) 패널용에서는, 계조 전압 생성 회로의 블록을 생략할 수 있다.

도 5의 (A)(B)에 본 실시예의 표시 드라이버의 집적 회로 장치(10)의 평면 레이아웃의 예를 도시한다. 도 5의 (A)(B)는, 메모리 내장의 아몰퍼스 TFT 패널용의 예로서, 도 5의 (A)는 예를 들면 QCIF, 32 계조용의 표시 드라이버를 타깃으로 하고, 도 5의 (B)는 QVGA, 64 계조용의 표시 드라이버를 타깃으로 하고 있다.

도 5의 (A)(B)에서는, 제1∼제N 회로 블록 CB1∼CBN은, 제1∼제4 메모리 블록 MB1∼MB4(광의로는 제1∼제I 메모리 블록. I는 2 이상의 정수)를 포함한다. 또한 제1∼제4 메모리 블록 MB1∼MB4의 각각에 대하여, D1 방향을 따라 그 각각이 인접하여 배치되는 제1∼제4 데이터 드라이버 블록 DB1∼DB4(광의로는 제1∼제I 데이터 드라이버 블록)를 포함한다. 구체적으로는 메모리 블록 MB1과 데이터 드라이버 블록 DB1이 D1 방향을 따라 인접하여 배치되고, 메모리 블록 MB2와 데이터 드라이버 블록 DB2가 D1 방향을 따라 인접하여 배치된다. 그리고 데이터 드라이버 블록 DB1이 데이터선을 구동하기 위해서 이용하는 화상 데이터(표시 데이터)는, 인접하는 메모리 블록 MB1이 기억하고, 데이터 드라이버 블록 DB2가 데이터선을 구동하기 위해서 이용하는 화상 데이터는, 인접하는 메모리 블록 MB2가 기억한다.

또한 도 5의 (A)에서는, 메모리 블록 MB1∼MB4 중의 MB1(광의로는 제J 메모리 블록. 1≤J＜I)의 D3 방향측으로, 데이터 드라이버 블록 DB1∼DB4 중의 DB1(광의로는 제J 데이터 드라이버 블록)이 인접하여 배치된다. 또한 메모리 블록 MB1의 D1 방향측으로, 메모리 블록 MB2(광의로는 제J+1 메모리 블록)가 인접하여 배치된다. 그리고 메모리 블록 MB2의 D1 방향측으로, 데이터 드라이버 블록 DB2(광의로는 제J＋1 데이터 드라이버 블록)가 인접하여 배치된다. 메모리 블록 MB3, MB4, 데이터 드라이버 블록 DB3, DB4의 배치도 마찬가지이다. 이와 같이 도 5의 (A)에 서는, MB1, MB2의 경계선에 대하여 선대칭으로 MB1, DB1과 MB2, DB2가 배치되고, MB3, MB4의 경계선에 대하여 선대칭으로 MB3, DB3과 MB4, DB4가 배치된다. 또한 도 5의 (A)에서는, DB2와 DB3이 인접하여 배치되어 있지만, 이들을 인접시키지 않고서, 그 사이에 다른 회로 블록을 배치하여도 된다.

한편, 도 5의 (B)에서는, 메모리 블록 MB1∼MB4 중의 MB1(제J 메모리 블록)의 D3 방향측으로, 데이터 드라이버 블록 DB1∼DB4 중의 DB1(제J 데이터 드라이버 블록)이 인접하여 배치된다. 또한 MB1의 D1 방향측으로 DB2(제J＋1 데이터 드라이버 블록)가 배치된다. 또한 DB2의 D1 방향측으로 MB2(제J＋1 메모리 블록)가 배치된다. DB3, MB3, DB4, MB4도 마찬가지로 배치된다. 또한 도 5의 (B)에서는, MB1과 DB2, MB2와 DB3, MB3과 DB4가, 각각, 인접하여 배치되어 있지만, 이들을 인접시키지 않고서, 그 사이에 다른 회로 블록을 배치하여도 된다.

도 5의 (A)의 레이아웃 배치에 따르면, 메모리 블록 MB1과 MB2나, 메모리 블록 MB3과 MB4 사이에서(제J, 제J＋1 메모리 블록 사이에서), 컬럼 어드레스 디코더를 공용할 수 있다고 하는 이점이 있다. 한편, 도 5의 (B)의 레이아웃 배치에 따르면, 데이터 드라이버 블록 DB1∼DB4로부터 출력측 I/F 영역(12)에의 데이터 신호 출력선의 배선 피치를 균등화할 수 있어, 배선 효율을 향상시킬 수 있다고 하는 이점이 있다.

또한 본 실시예의 집적 회로 장치(10)의 레이아웃 배치는 도 5의 (A)(B)에 한정되지 않는다. 예를 들면 메모리 블록이나 데이터 드라이버 블록의 블록 수를 2, 3 혹은 5 이상으로 해도 되고, 메모리 블록이나 데이터 드라이버 블록을 블록 분할하지 않는 구성으로 하여도 된다. 또한 메모리 블록과 데이터 드라이버 블록이 인접하지 않도록 하는 변형 실시도 가능하다. 또한 메모리 블록, 주사 드라이버 블록, 전원 회로 블록 또는 계조 전압 생성 회로 블록 등을 설치하지 않는 구성으로 하여도 된다. 또한 회로 블록 CB1∼CBN과 출력측 I/F 영역(12)이나 입력측 I/F 영역(14) 사이에, D2 방향에서의 폭이 매우 좁은 회로 블록(WB 이하의 가늘고 긴 회로 블록)을 설치하여도 된다. 또한 회로 블록 CB1∼CBN이, 서로 다른 회로 블록이 D2 방향으로 다단으로 나열된 회로 블록을 포함해도 된다. 예를 들면 주사 드라이버 회로와 전원 회로를 1개의 회로 블록으로 한 구성으로 하여도 된다.

도 6의 (A)는 본 실시예의 집적 회로 장치의 D2 방향을 따른 단면도의 예이고, 도 6의 (B)는 비교예의 단면도의 예이다. 도 1의 (A)의 비교예에서는, 도 6의 (B)에 도시한 바와 같이 2 이상의 복수의 회로 블록이 D2 방향을 따라 배치된다. 또한 D2 방향에서, 회로 블록 사이나, 회로 블록과 I/F 영역 사이에 배선 영역이 형성된다. 따라서 집적 회로 장치(500)의 D2 방향(짧은 변 방향)에서의 폭 W가 커지게 되어, 슬림한 가늘고 긴 칩을 실현할 수 없다. 따라서 미세 프로세스를 이용하여 칩을 쉬링크해도, 도 2의 (A)에 도시한 바와 같이 D1 방향(긴 변 방향)에서의 길이 LD도 짧아지게 되어, 출력 피치가 협피치로 되기 때문에, 실장의 곤란화를 초래한다.

이에 대하여 본 실시예에서는 도 3, 도 5의 (A)(B)에 도시한 바와 같이 복수의 회로 블록 CB1∼CBN이 D1 방향을 따라 배치된다. 또한 도 6의 (A)에 도시한 바와 같이, 패드(범프) 아래에 트랜지스터(회로 소자)를 배치할 수 있다(능동면 범 프). 또한 회로 블록 내의 배선인 로컬 배선보다도 상층(패드보다 하층)에서 형성되는 글로벌 배선에 의해, 회로 블록 사이나, 회로 블록과 I/F 영역 사이 등에서의 신호선을 형성할 수 있다. 따라서 도 2의 (B)에 도시한 바와 같이, 집적 회로 장치(10)의 D1 방향에서의 길이 LD를 유지한 상태 그대로, D2 방향에서의 폭 W를 좁게 할 있어, 초슬림한 가늘고 긴 칩을 실현할 수 있다. 이 결과, 출력 피치를 예를 들면 22㎛ 이상으로 유지할 수 있어, 실장을 용이화할 수 있다.

또한 본 실시예에서는 복수의 회로 블록 CB1∼CBN이 D1 방향을 따라 배치되기 때문에, 제품의 사양 변경 등에 용이하게 대응할 수 있다. 즉 공통의 플랫폼을 이용하여 다양한 사양의 제품을 설계할 수 있기 때문에, 설계 효율을 향상시킬 수 있다. 예를 들면 도 5의 (A)(B)에서, 표시 패널의 화소 수나 계조 수가 증감한 경우에도, 메모리 블록이나 데이터 드라이버 블록의 블록 수나, 1 수평 주사 기간에서의 화상 데이터의 판독 횟수 등을 증감하는 것만으로 대응할 수 있다. 또한 도 5의 (A)(B)는 메모리 내장의 아몰퍼스 TFT 패널용의 예이지만, 메모리 내장의 저온 폴리실리콘 TFT 패널용의 제품을 개발하는 경우에는, 회로 블록 CB1∼CBN 중으로부터 주사 드라이버 블록을 제거하는 것만으로 완료된다. 또한 메모리 비내장의 제품을 개발하는 경우에는, 메모리 블록을 제거하면 완료된다. 그리고 이와 같이 사양에 맞춰 회로 블록을 제거하더라도, 본 실시예에서는, 그것이 다른 회로 블록에 미치는 영향이 최소한으로 억제되기 때문에, 설계 효율을 향상시킬 수 있다.

또한 본 실시예에서는, 각 회로 블록 CB1∼CBN의 D2 방향에서의 폭(높이)을, 예를 들면 데이터 드라이버 블록이나 메모리 블록의 폭(높이)으로 통일할 수 있다. 그리고 각 회로 블록의 트랜지스터 수가 증감한 경우에는, 각 회로 블록의 D1 방향에서의 길이를 증감함으로써 조정할 수 있기 때문에, 설계를 더욱 효율화할 수 있다. 예를 들면 도 5의 (A)(B)에서, 계조 전압 생성 회로 블록이나 전원 회로 블록의 구성이 변경되어, 트랜지스터 수가 증감한 경우에도, 계조 전압 생성 회로 블록이나 전원 회로 블록의 D1 방향에서의 길이를 증감함으로써 대응할 수 있다.

또한 제2 비교예로서, 예를 들면 데이터 드라이버 블록을 D1 방향으로 가늘고 길게 배치하고, 데이터 드라이버 블록의 D4 방향측으로, 메모리 블록 등의 다른 복수의 회로 블록을 D1 방향을 따라 배치하는 방법도 생각된다. 그러나 이 제2 비교예에서는, 메모리 블록 등의 다른 회로 블록과 출력측 I/F 영역 사이에, 폭이 큰 데이터 드라이버 블록이 개재되게 되기 때문에, 집적 회로 장치의 D2 방향에서의 폭 W가 커지게 되어, 슬림한 가늘고 긴 칩의 실현이 곤란하게 된다. 또한 데이터 드라이버 블록과 메모리 블록 사이에 쓸데없는 배선 영역이 발생하게 되어, 폭 W가 더욱 커지게 된다. 또한 데이터 드라이버 블록이나 메모리 블록의 구성이 변화된 경우에는, 도 1의 (B)(C)에서 설명한 피치의 불일치의 문제가 발생하여, 설계 효율을 향상시킬 수 없다.

또한 본 실시예의 제3 비교예로서, 동일 기능의 회로 블록(예를 들면 데이터 드라이버 블록)만을 블록 분할하여, D1 방향으로 나열하여 배치하는 방법도 고려된다. 그러나, 이 제3 비교예에서는, 집적 회로 장치에 동일 기능(예를 들면 데이터 드라이버의 기능)만 갖게 할 수 있기 때문에, 다양한 제품 전개를 실현할 수 없다. 이에 대하여 본 실시예에서는, 회로 블록 CB1∼CBN은, 적어도 2개의 서로 다른 기 능을 갖는 회로 블록을 포함한다. 따라서 도 4, 도 5의 (A)(B)에 도시한 바와 같이, 다양한 타입의 표시 패널에 대응한 다양한 기종의 집적 회로 장치를 제공할 수 있다고 하는 이점이 있다.

3. 회로 구성

도 7에 집적 회로 장치(10)의 회로 구성예를 도시한다. 또한 집적 회로 장치(10)의 회로 구성은 도 7에 한정되는 것이 아니라, 다양한 변형 실시가 가능하다. 메모리(20)(표시 데이터 RAM)는 화상 데이터를 기억한다. 메모리 셀 어레이(22)는 복수의 메모리 셀을 포함하고, 적어도 1 프레임(1 화면)분의 화상 데이터(표시 데이터)를 기억한다. 이 경우, 1 화소는 예를 들면 R, G, B의 3 서브 픽셀(3도트)로 구성되고, 각 서브 픽셀에 대하여 예를 들면 6비트(k비트)의 화상 데이터가 기억된다. 로우 어드레스 디코더(24)(MPU/LCD 로우 어드레스 디코더)는 로우 어드레스에 대한 디코드 처리를 행하여, 메모리 셀 어레이(22)의 워드선의 선택 처리를 행한다. 컬럼 어드레스 디코더(26)(MPU 컬럼 어드레스 디코더)는 컬럼 어드레스에 대한 디코드 처리를 행하여, 메모리 셀 어레이(22)의 비트선의 선택 처리를 행한다. 라이트/리드 회로(28)(MPU 라이트/리드 회로)는 메모리 셀 어레이(22)에의 화상 데이터의 라이트 처리나, 메모리 셀 어레이(22)로부터의 화상 데이터의 리드 처리를 행한다. 또한 메모리 셀 어레이(22)의 액세스 영역은, 예를 들면 스타트 어드레스와 엔드 어드레스를 쌍정점으로 하는 사각형으로 정의된다. 즉 스타트 어드레스의 컬럼 어드레스 및 로우 어드레스와, 엔드 어드레스의 컬럼 어드레스 및 로우 어드레스로 액세스 영역이 정의되어, 메모리 액세스가 행해진다.

로직 회로(40)(예를 들면 자동 배치 배선 회로)는, 표시 타이밍을 제어하기 위한 제어 신호나 데이터 처리 타이밍을 제어하기 위한 제어 신호 등을 생성한다. 이 로직 회로(40)는 예를 들면 게이트 어레이(G/A) 등의 자동 배치 배선에 의해 형성할 수 있다. 제어 회로(42)는 각종 제어 신호를 생성하거나, 장치 전체의 제어를 행한다. 구체적으로는 계조 전압 생성 회로(110)에 계조 특성(γ 특성)의 조정 데이터(γ 보정 데이터)를 출력하거나, 전원 회로(90)의 전압 생성을 제어한다. 또한 로우 어드레스 디코더(24), 컬럼 어드레스 디코더(26), 라이트/리드 회로(28)를 이용한 메모리에의 라이트/리드 처리를 제어한다. 표시 타이밍 제어 회로(44)는 표시 타이밍을 제어하기 위한 각종 제어 신호를 생성하여, 메모리로부터 표시 패널측에의 화상 데이터의 판독을 제어한다. 호스트(MPU) 인터페이스 회로(46)는, 호스트로부터의 액세스마다 내부 펄스를 발생하여 메모리에 액세스하는 호스트 인터페이스를 실현한다. RGB 인터페이스 회로(48)는, 도트 클럭에 의해 동화상의 RGB 데이터를 메모리에 기입하는 RGB 인터페이스를 실현한다. 또한 호스트 인터페이스 회로(46), RGB 인터페이스 회로(48) 중 어느 한쪽만을 설치하는 구성으로 하여도 된다.

도 7에서, 호스트 인터페이스 회로(46), RGB 인터페이스 회로(48)로부터는 1 화소 단위로 메모리(20)에의 액세스가 행하여진다. 한편, 데이터 드라이버(50)에는, 호스트 인터페이스 회로(46), RGB 인터페이스 회로(48)와는 독립된 내부 표시 타이밍에 의해, 라인 주기마다, 라인 어드레스로 지정되어 라인 단위로 판독된 화상 데이터가 보내어진다.

데이터 드라이버(50)는 표시 패널의 데이터선을 구동하기 위한 회로로서, 도 8의 (A)에 그 구성예를 도시한다. 데이터 래치 회로(52)는, 메모리(20)로부터의 디지털의 화상 데이터를 래치한다. D/A 변환 회로(54)(전압 선택 회로)는, 데이터 래치 회로(52)에 래치된 디지털의 화상 데이터의 D/A 변환을 행하여, 아날로그의 데이터 전압을 생성한다. 구체적으로는 계조 전압 생성 회로(110)로부터 복수(예를 들면 64단계)의 계조 전압(기준 전압)을 받아, 이들 복수의 계조 전압 중으로부터, 디지털의 화상 데이터에 대응하는 전압을 선택하여, 데이터 전압으로서 출력한다. 출력 회로(56)(구동 회로, 버퍼 회로)는, D/A 변환 회로(54)로부터의 데이터 전압을 버퍼링하여 표시 패널의 데이터선에 출력하여, 데이터선을 구동한다. 또한, 출력 회로(56)의 일부(예를 들면 연산 증폭기의 출력단)를 데이터 드라이버(50)에는 포함시키지 않고, 다른 영역에 배치하는 구성으로 하여도 된다.

주사 드라이버(70)는 표시 패널의 주사선을 구동하기 위한 회로로서, 도 8의 (B)에 그 구성예를 도시한다. 시프트 레지스터(72)는 순차적으로 접속된 복수의 플립플롭을 포함하고, 시프트 클럭 신호 SCK에 동기하여 인에이블 입출력 신호 EIO를 순차적으로 시프트한다. 레벨 시프터(76)는, 시프트 레지스터(72)로부터의 신호의 전압 레벨을, 주사선 선택을 위한 고전압 레벨로 변환한다. 출력 회로(78)는, 레벨 시프터(76)에 의해 변환되어 출력된 주사 전압을 버퍼링하여 표시 패널의 주사선에 출력하여, 주사선을 선택 구동한다. 또한 주사 드라이버(70)는 도 8의 (C)에 도시하는 구성이어도 된다. 도 8의 (C)에서는, 주사 어드레스 생성 회로(73)가 주사 어드레스를 생성하여 출력하고, 어드레스 디코더가 주사 어드레스의 디코드 처리를 행한다. 그리고 이 디코드 처리에 의해 특정된 주사선에 대하여, 레벨 시프터(76), 출력 회로(78)를 통하여 주사 전압이 출력된다.

전원 회로(90)는 각종 전원 전압을 생성하는 회로로서, 도 9의 (A)에 그 구성예를 도시한다. 승압 회로(92)는, 입력 전원 전압이나 내부 전원 전압을, 승압용 캐패시터나 승압용 트랜지스터를 이용하여 차지 펌프 방식으로 승압하여, 승압 전압을 생성하는 회로로서, 1차∼4차 승압 회로 등을 포함할 수 있다. 이 승압 회로(92)에 의해, 주사 드라이버(70)나 계조 전압 생성 회로(110)가 사용하는 고전압을 생성할 수 있다. 레귤레이터 회로(94)는, 승압 회로(92)에 의해 생성된 승압 전압의 레벨 조정을 행한다. VCOM 생성 회로(96)는, 표시 패널의 대향 전극에 공급하는 VCOM 전압을 생성하여 출력한다. 제어 회로(98)는 전원 회로(90)의 제어를 행하는 것으로서, 각종 제어 레지스터 등을 포함한다.

계조 전압 생성 회로(γ 보정 회로)(110)는 계조 전압을 생성하는 회로로서, 도 9의 (B)에 그 구성예를 도시한다. 선택용 전압 생성 회로(112)(전압 분할 회로)는, 전원 회로(90)에서 생성된 고전압의 전원 전압(VDDH, VSSH)에 기초하여, 선택용 전압 VS0∼VS255(광의로는 R개의 선택용 전압)를 출력한다. 구체적으로는 선택용 전압 생성 회로(112)는, 직렬로 접속된 복수의 저항 소자를 갖는 래더 저항 회로를 포함한다. 그리고 VDDH, VSSH를, 이 래더 저항 회로에 의해 분할한 전압을, 선택용 전압 VS0∼VS255로서 출력한다. 계조 전압 선택 회로(114)는, 로직 회로(40)에 의해 조정 레지스터(116)에 설정된 계조 특성의 조정 데이터에 기초하여, 선택용 전압 VS0∼VS255 중으로부터, 예를 들면 64계조의 경우에는 64개(광의로는 S개. R＞S)의 전압을 선택하여, 계조 전압 V0∼V63으로서 출력한다. 이와 같이 하면 표시 패널에 따른 최적의 계조 특성(γ 보정 특성)의 계조 전압을 생성할 수 있다. 또한 극성 반전 구동의 경우에는, 정극성용의 래더 저항 회로와 부극성용의 래더 저항 회로를 선택용 전압 생성 회로(112)에 설치하여도 된다. 또한 래더 저항 회로의 각 저항 소자의 저항값을, 조정 레지스터(116)에 설정된 조정 데이터에 기초하여 변경할 수 있도록 하여도 된다. 또한 선택용 전압 생성 회로(112)나 계조 전압 선택 회로(114)에, 임피던스 변환 회로(볼티지 팔로워 접속의 연산 증폭기)를 설치하는 구성으로 하여도 된다.

도 10의 (A)에, 도 8의 (A)의 D/A 변환 회로(54)가 포함하는 각 DAC(Digital Analog Converter)의 구성예를 도시한다. 도 10의 (A)의 각 DAC는, 예를 들면 서브 픽셀마다(혹은 화소마다) 설치할 수 있고, ROM 디코더 등에 의해 구성된다. 그리고 메모리(20)로부터의 6비트의 디지털의 화상 데이터 D0∼D5와 그 반전 데이터 XD0∼XD5에 기초하여, 계조 전압 생성 회로(110)로부터의 계조 전압 V0∼V63 중 어느 하나를 선택함으로써, 화상 데이터 D0∼D5를 아날로그 전압으로 변환한다. 그리고 얻어진 아날로그 전압의 신호 DAQ(DAQR, DAQG, DAQB)를 출력 회로(56)에 출력한다.

또한 저온 폴리실리콘 TFT용의 표시 드라이버 등에서, R용, G용, B용의 데이터 신호를 멀티플렉스하여 표시 드라이버에 보내는 경우(도 10의 (C)의 경우)에는, R용, G용, B용의 화상 데이터를, 1개의 공용의 DAC를 이용하여 D/A 변환할 수도 있다. 이 경우에는 도 10의 (A)의 각 DAC는 화소마다 설치된다.

도 10의 (B)에, 도 8의 (A)의 출력 회로(56)가 포함하는 각 출력부 SQ의 구성예를 도시한다. 도 10의 (B)의 각 출력부 SQ는 화소마다 설치할 수 있다. 각 출력부 SQ는, R(적)용, G(녹)용, B(청)용의 임피던스 변환 회로 OPR, OPG, OPB(볼티지 팔로워 접속의 연산 증폭기)를 포함하고, DAC로부터의 신호 DAQR, DAQG, DAQB의 임피던스 변환을 행하여, 데이터 신호 DATAR, DATAG, DATAB를 R, G, B용의 데이터 신호 출력선에 출력한다. 또한 예를 들면 저온 폴리실리콘 TFT 패널의 경우에는, 도 10의 (C)에 도시한 바와 같은 스위치 소자(스위치용 트랜지스터) SWR, SWG, SWB를 설치하여, R용, G용, B용의 데이터 신호가 다중화된 데이터 신호 DATA를, 임피던스 변환 회로 OP가 출력하도록 하여도 된다. 또한 데이터 신호의 다중화를 복수 화소에 걸쳐 행하도록 하여도 된다. 또한 출력부 SQ에, 도 10의 (B)(C)와 같은 임피던스 변환 회로를 설치하지 않고, 스위치 소자 등만을 설치하는 구성으로 하여도 된다.

4. 집적 회로 장치의 폭

4.1 승압 트랜지스터

본 실시예에서는, 집적 회로 장치의 각 회로 블록의 전원 전압이, 승압 회로(92)에서 행해지는 차지 펌프 방식으로 생성된다. 승압 회로(92)는, 플라잉 컨덴서로서의 승압용 캐패시터나 승압용 트랜지스터를 이용한 차지 펌프 동작에 의해 승압한 전압을 생성한다.

도 11의 (A)에 도 9의 (A)의 승압 회로(92)의 구성예의 블록도를 도시한다. 도 11의 (B)에 본 실시예의 집적 회로 장치의 각 회로 블록의 전원 전압의 전위 관 계의 일례를 도시한다. 도 11의 (A)에 도시한 바와 같이 승압 회로(92)는, 1차 승압 회로(92-1), 2차 승압 회로(92-2), 3차 승압 회로(92-3), 4차 승압 회로(92-4)를 포함할 수 있다. 1차 승압 회로(92-1)∼4차 승압 회로(92-4)의 각 회로는, 집적 회로 장치(10)의 외부에 설치되는 플라잉 컨덴서 접속용의 1 또는 복수의 단자(패드)를 갖는다. 1차 승압 회로(92-1)에서 승압된 1차 승압 전압은, 3차 승압 회로(92-3)에 공급된다. 2차 승압 회로(92-2)는, 1차 승압 회로(92-1)와 달리, 마이너스 방향으로 승압한 2차 승압 전압을 생성한다. 3차 승압 회로(92-3)는, 1차 승압 회로(92-1)로부터의 1차 승압 전압을 승압하여 3차 승압 전압을 생성한다. 3차 승압 전압은, 4차 승압 회로(92-4)에 공급된다. 4차 승압 회로(92-4)는, 3차 승압 회로(92-3)로부터의 3차 승압 전압을 승압하여 4차 승압 전압을 생성한다.

예를 들면 도 11의 (B)에 도시한 바와 같이, 1차 승압 회로(92-1)는 시스템 전원 전압 VDD와 시스템 접지 전원 전압 VSS 사이의 전압을 승압하여, 1차 승압 전압으로서 전원 전압 VOUT를 생성한다. 2차 승압 회로(92-2)는 시스템 전원 전압 VDD 및 시스템 접지 전원 전압 VSS 사이의 전압을 마이너스 방향으로 승압하여, 시스템 접지 전원 전압 VSS보다 저전위의 전압 VOUTM을 생성한다. 3차 승압 회로(92-3)는 시스템 전원 전압 VDD 또는 소정의 내부 전압 VDC와 시스템 접지 전원 전압 VSS 사이의 전압을 플러스 방향으로 승압하여 고전위측 전원 전압 VDDHG를 생성한다. 4차 승압 회로(92-4)는, 주어진 전압을 기준으로 그 전압과 고전위측 전원 전압 VDDHG 사이의 전압을 마이너스 방향으로 승압하여 저전위측 전원 전압 VEE를 생성한다.

레귤레이터 회로(94)는 전원 전압 VOUT의 전위를 조정하여 VCOM 전압의 고전위측 전압 VCOMH를 생성한다. 또한 레귤레이터 회로(94)는 전압 VOUTM의 전위를 조정하여 VCOM 전압의 저전위측 전압 VCOML을 생성한다. 또한 레귤레이터 회로(94)는, 시스템 전원 전압 VDD의 전위를 낮게 하여 도시하지 않은 전원 전압 VCORE를 생성할 수 있다.

여기서 전압 VOUT는, 데이터 드라이버 블록 DB1∼DB4, 계조 전압 생성 회로 블록 GB의 전원 전압으로서 공급된다. 전원 전압 VCORE는, 로직 회로 블록 LB(메모리를 내장하는 경우에는 메모리 블록 MB)의 전원 전압으로서 공급된다. VCOM 전압의 고전위측 전압 VCOMH, 저전위측 전압 VCOML은, VCOM 전압으로서 표시 패널의 커먼 전압으로서 공급된다. 고전위측 전원 전압 VDDHG, 저전위측 전원 전압 VEE는, 주사 드라이버 블록의 전원 전압으로서 공급된다.

도 12의 (A)(B)에 1차 승압 회로(92-1)의 구성예와 제어 타이밍예를 도시한다. 도 12의 (A)에서는 1차 승압 회로(92-1)가, 2개의 전원선 사이의 전압을 2배로 승압한 전원 전압 VOUT를 생성하는 것으로 한다. 2개의 전원선의 한쪽에는, 시스템 접지 전원 전압 VSS가 공급되고, 다른쪽에는 주어진 내부의 전원 전압 VDC가 공급된다. 도 12의 (A)에 도시한 바와 같이 1차 승압 회로(92-1)는, 2개의 전원선과의 사이에, 소위 푸시풀 접속된 N형 금속 산화막 반도체(Metal Oxide Semiconductor : MOS) 트랜지스터 NBTr1과 P형 MOS 트랜지스터 PBTr1을 포함한다. 보다 구체적으로는, 시스템 접지 전원 전압 VSS가 공급되는 한쪽의 전원선에 소스가 접속되는 트랜지스터 NBTr1의 드레인이, 트랜지스터 PBTr1의 드레인에 접속된 다. 트랜지스터 PBTr1의 소스는, 다른쪽의 전원선에 접속된다. 트랜지스터 NBTr1, PBTr1의 접속 노드는, 집적 회로 장치(10)의 외부에 설치된 플라잉 컨덴서 FC의 일단과 전기적으로 접속하기 위한 패드(접속 단자) PAD11에 전기적으로 접속된다. 그리고, 차지 펌프 동작을 행하기 위해 트랜지스터 NBTr1, PBTr1이 게이트 제어되고, 그 접속 노드에 2개의 전원선 중 어느 하나의 전압이 출력된다.

또한 1차 승압 회로(92-1)는, 전원 전압 VDC가 공급되는 전원선과 전원 전압 VOUT를 출력하기 위한 전원선 사이에도, 소위 푸시풀 접속된 P형 MOS 트랜지스터 PBTr2, PBTr3을 포함한다. 트랜지스터 PBTr2, PBTr3의 접속 노드는, 집적 회로 장치(10)의 외부에 설치된 플라잉 컨덴서 FC의 타단과 전기적으로 접속하기 위한 패드 PAD12에 전기적으로 접속된다. 그리고, 차지 펌프 동작을 행하기 위해 트랜지스터 PBTr2, PBTr3이 게이트 제어되고, 그 접속 노드의 전압이 2개의 전원선 중 어느 하나와 동 전위로 되도록 설정된다.

이러한 1차 승압 회로(92-1)는, 승압 클럭 생성부(93-1)를 포함한다. 승압 클럭 생성부(93-1)는, 트랜지스터 NBTr1, PBTr1, PBTr2, PBTr3의 게이트 제어를 행하는 승압 클럭 PH1∼PH4를 생성한다. 승압 클럭 PH1∼PH4는, 도 12의 (B)에 도시한 타이밍으로 변화된다. 이들 승압 클럭 PH1∼PH4에 의해, 차지 펌프 동작의 제어가 행하여진다. 또한 실제로는, 푸시풀 접속되는(직렬로 접속되는) 2개의 트랜지스터(트랜지스터 NBTr1, PBTr1, 또는 트랜지스터 PBTr2, PBTr3)의 드레인 전류의 관통을 방지하기 위해서, 게이트 신호의 상승 타이밍 및 하강 타이밍이 중복되지 않도록 각 게이트 신호가 생성된다.

1차 승압 회로(92-1)에서는, 승압 클럭 PH1이 H 레벨인 페이즈 Phs1에서, 트랜지스터 NBTr1, PBTr2가 온, 트랜지스터 PBTr1, PBTr3이 오프로 된다. 그 때문에, 플라잉 컨덴서 FC의 일단에는 시스템 접지 전원 전압 VSS가 공급되고, 플라잉 컨덴서 FC의 타단에는 전원 전압 VDC가 공급된다. 따라서, 페이즈 Phs1에서는, 전원 전압 VDC 및 시스템 접지 전원 전압 VSS 사이의 전압에 대응한 전하가, 플라잉 컨덴서 FC에 축적된다. 다음으로, 승압 클럭 PH1이 L 레벨인 페이즈 Phs2에서, 트랜지스터 NBTr1, PBTr2가 오프, 트랜지스터 PBTr1, PBTr3이 온으로 된다. 그 때문에, 플라잉 컨덴서 FC의 일단에는 전원 전압 VDC가 공급된다. 따라서, 플라잉 컨덴서 FC의 타단은, 전원 전압 VDC를 기준으로 전원 전압 VDC 및 시스템 접지 전원 전압 VSS 사이의 전압만 고전위의 전압으로 된다. 플라잉 컨덴서 FC의 타단의 전압은, 트랜지스터 PBTr3을 통하여 전원 전압 VOUT로서 출력된다. 이 결과, 전원 전압 VOUT는, 전원 전압 VDC 및 시스템 접지 전원 전압 VSS 사이의 전압의 2배의 전압으로 된다.

또한 도 12의 (A)(B)의 전원 전압 VOUT는 회로 블록 CB1∼CBN 중 적어도 1개의 전원 전압으로서 공급된다. 전원 전압 VDC가 공급되는 전원선을 제1 전원선, 트랜지스터 PBTr2, PBTr3을 제1 및 제2 트랜지스터라고 생각하면, 전원 전압 VOUT가 출력되는 전원선(제2 전원선)의 전압 또는 그 전압에 기초하여 생성된 전압이, 회로 블록 CB1∼CBN 중 적어도 1개의 전원 전압으로서 공급되게 된다. 또한 도 12의 (A)(B)에서는, 1차 승압 회로(92-1)의 구성예 및 동작에 대하여 설명했지만, 2차 승압 회로(92-2), 3차 승압 회로(92-3), 4차 승압 회로(92-4)도 공지의 구성으 로 실현할 수 있다.

그런데, 본 실시예에서는 도 12의 (A)에 도시한 승압 회로(1차 승압 회로(92-1)) 중 승압 클럭 생성부를 전원 회로 블록 PB에 남기고, 승압 트랜지스터(제1 및 제2 트랜지스터) 등을 패드가 나열되는 입력측 I/F 영역(14)에 배치시킨다. 이 때 입력측 I/F 영역(14)에서 전원 회로 블록 PB의 D4 방향측에서 전원 회로 블록 PB의 근방 영역에, 승압 트랜지스터 및 패드를 배치시키는 것이 바람직하다. 그리고, 상기한 바와 같이 푸시풀 접속된 제1 및 제2 트랜지스터의 접속 노드와 전기적으로 접속되는 패드의 하층에, 그 제1 및 제2 트랜지스터 중 적어도 한쪽이 배치된다. 패드의 하층에 트랜지스터를 배치하는 경우, 본딩 와이어 등의 접착 시에 패드에 가해진 응력에 기인하여, 그 트랜지스터의 임계값 전압이 변동되게 될 가능성이 있다. 또한 그 트랜지스터의 층간막의 용량도 설계 시의 용량에 비하여 변동될 가능성도 있다. 이 때문에 웨이퍼 상에서의 트랜지스터의 특성이, 실장 시의 특성과 다른 것으로 되게 된다고 하는 문제점이 발생하는 경우도 있다. 그러나, 푸시풀 접속된 제1 및 제2 트랜지스터에 대해서는, 그 동작상, 임계값 전압의 변동 등의 영향이 없기 때문에 패드의 하층에 배치해도 상기한 문제가 발생하는 경우가 없다. 이에 의해 패드의 주변의 회로의 레이아웃 면적의 삭감을 도모하여, 슬림하고 가늘고 긴 집적 회로 장치의 제공에 기여할 수 있게 된다.

도 13에 본 실시예의 패드 아래에 배치되는 트랜지스터를 포함하는 회로의 설명도를 도시한다. 도 13은 예를 들면 도 12의 (A)의 트랜지스터 NBTr1, PBTr1의 부분을 보다 구체적으로 도시한 것이다. 즉 집적 회로 장치(10)는, 제1 및 제2 트 랜지스터 NTr1, PTr1(도 12의 (A)에서는 트랜지스터 NBTr1, PBTr1)과, 정전기 보호 소자 ESD1과, 패드 PD를 포함한다. 제1 및 제2 트랜지스터 NTr1, PTr1는, 시스템 접지 전원 전압 VSS가 공급되는 전원선(제1 전원선)과 전원 전압 VDC가 공급되는 전원선(제2 전원선) 사이에 푸시풀 접속되며, 차지 펌프 동작에 의해 그 접속 노드 ND에 제1 및 제2 전원선 중 어느 하나의 전압을 출력한다. 정전기 보호 소자 ESD1은, 시스템 접지 전원 전압 VSS가 공급되는 전원선(제1 전원선)과 접속 노드 ND 사이에 접속된다. 패드 PD는, 접속 노드 ND와 전기적으로 접속됨과 함께, 그 일단에 주어진 전압이 인가되는 플라잉 컨덴서(도 12의 (A)의 플라잉 컨덴서 FC)의 타단과 전기적으로 접속된다. 그리고, 정전기 보호 소자 ESD1, 제1 및 제2 트랜지스터 NTr1, PTr1 중 적어도 1개의 일부 또는 전부와(평면에서 볼 때) 겹치도록, 그 정전기 보호 소자 ESD1, 제1 및 제2 트랜지스터 NTr1, PTr1 중 적어도 1개의 상층에 패드 PD가 배치된다. 여기서 상층이란, 트랜지스터의 액티브 영역보다 위의 층이다.

또한 정전기 보호 소자 ESD1은, N형 MOS 트랜지스터 GCDTr에 의해 구성된다. 트랜지스터 GCDTr의 게이트는 그 소스에 접속된다. 트랜지스터 GCDTr은, 트랜지스터 NTr1의 드레인, 소스 사이에 해당 트랜지스터 NTr1과 병렬로 설치된다. 트랜지스터 GCDTr의 드레인에 고전압이 인가되었을 때, 트랜지스터 NTr1의 파괴를 방지하기 위해 전류를 시스템 접지 전원 전압 VSS가 공급되는 전원선으로 흐르게 할 수 있다.

도 14의 (A)(B)에 패드 아래의 트랜지스터 등의 배치 영역의 일례를 도시한다. 본 실시예에서는, 집적 회로 장치(10)의 제2 변 SD2를 따라 배치되는 패드 중 패드 PD의 하층에, 평면에서 볼 때 그 패드 PD와 겹치도록 트랜지스터 NTr1, PTr1 및 정전기 보호 소자 ESD1 중 적어도 1개가 파선부의 위치에 배치된다. 또한 정전기 보호 소자 ESD1만을, 패드 PD의 하층에, 평면에서 볼 때 그 패드 PD와 겹치도록도 14의 (B)의 파선부의 위치에 배치하는 것도 가능하다. 이 결과, 도 14의 (A)(B)에 도시한 바와 같이 집적 회로 장치(10)의 입력측 I/F 영역(14)에서, D2 방향(D4 방향)에서의 폭을 작게 할 수 있게 된다. 또한 출력측 I/F 영역(12)에는, 데이터 드라이버 및 주사 드라이버의 출력용의 패드가 수100개 배열되기 때문에, 출력측 I/F 영역(12)의 배선 효율을 저하시키는 경우가 일절 없어져, 결과적으로 집적 회로 장치(10) 전체의 D2 방향에서의 폭 W를 대폭 축소할 수 있게 된다.

그런데 정전기 보호 소자 ESD1에 정전기가 인가되었을 때의 내압은, 트랜지스터 GCDTr의 구조에 의존한다.

도 15의 (A)에 트랜지스터 GCDTr의 평면 레이아웃의 일례를 도시한다. 도 15의 (A)에서, 2개의 소스 영역 SA1, SA2, 1개의 드레인 영역 DA1이 형성된다. 소스 영역 SA1, 드레인 영역 DA1 사이의 채널 영역의 상층에 게이트 절연막을 개재하여 게이트 전극 GA1이 배치되고, 소스 영역 SA2, 드레인 영역 DA1 사이의 채널 영역의 상층에 게이트 절연막을 개재하여 게이트 전극 GA2가 배치된다. 소스 영역 SA1, SA2에는, 복수의 컨택트를 통하여 시스템 접지 전원 전압 VSS가 공급된다. 드레인 영역 DA1은, 복수의 컨택트를 통하여 패드 PD와 전기적으로 접속된다. 이와 같이 트랜지스터 GCDTr의 평면 구조는, 트랜지스터 NTr1과 마찬가지이다.

정전기에 의해 패드에 고전압이 인가되었을 때, 드레인 영역 DA1로부터 소스 영역 SA1, SA2에 균등하게 전류 경로가 형성될 필요가 있다. 그 때문에, 드레인 영역 DA1의 각 컨택트와 게이트 전극 GA1, GA2까지의 거리 d가 중요한 요소로 된다고 생각된다. 이들 거리 d가 충분치 않으면 내압이 낮아져, 소자가 파괴되기 쉬워진다. 또한 이들 거리 d가 균등하지 않은 경우, 1점에 집중적으로 전류가 흘러들어, 소자가 파괴되기 쉬워진다. 따라서, 드레인 영역 DA1의 각 컨택트와 게이트 전극 GA1, GA2까지의 거리를 정전기 보호용으로 충분히 유지하고, 또한 균등하게 컨택트를 배치시킨 후에, 전류 구동 능력을 조정해 주면, 트랜지스터 NTr1에 트랜지스터 GCDTr의 기능을 겸용시키는 것이 가능하게 된다. 이 경우, 도 15의 (B)에 도시한 바와 같이 정전기 보호 소자 ESD1을 생략한 구성을 채용할 수 있기 때문에, 레이아웃 면적을 보다 한층 더 작게 할 수 있게 된다.

또한 도 13, 도 15의 (A)(B)에서는, 푸시풀 접속되는 트랜지스터가 P형과 N형의 것으로서 설명했지만, 본 실시예는 이것에 한정되는 것은 아니다. 예를 들면 도 12의 (A)와 같이, 패드 PAD12에 접속되는 트랜지스터가 양방 모두 P형이더라도 도 13, 도 15의 (A)(B)와 마찬가지로 패드 아래에 배치할 수 있다. 또한 시스템 접지 전원 전압 VSS보다 저전위의 마이너스 전위의 전압에 대하여 차지 펌프 동작을 행하는 경우, 푸시풀 접속되는 2개의 트랜지스터로서, 각각, 공지의 트리플 웰 구조를 갖는 N형 트랜지스터를 채용할 수 있고, 이 경우에도 도 13, 도 15의 (A)(B)와 마찬가지로 패드 아래에 배치할 수 있다.

도 16에 정전기 보호 소자 ESD1로서 형성된 트랜지스터 GCDTr의 레이아웃 평면도의 일례를 도시한다. 도 17에 도 16의 A-A선에서의 단면 구조의 일례를 모식 적으로 도시한다.

도 16에서는 도 17에 도시한 바와 같이 P형 반도체 기판 PSUB에 P형 웰 영역 PWE가 형성된다. P형 웰 영역 PWE 내에는, P형 불순물 확산 영역 PF가 주회하도록 형성된 2개의 영역의 각 영역 내에, N형 불순물 확산 영역 NF가 형성되어 있다. 이들 N형 불순물 확산 영역 NF 사이에는, 게이트 전극 GM이 설치되고, 3개의 N형 불순물 확산 영역 NF가, 2개의 소스 영역과 1개의 드레인 영역으로 된다. P형 불순물 확산 영역 PF, N형 불순물 확산 영역 NF 및 게이트 전극 GM에는, 컨택트 CNT를 통하여 저전위측의 전원 전압 VSS가 공급되어 있다. 그리고 도 17에 도시한 바와 같이, P형 불순물 확산 영역 PF 및 N형 불순물 확산 영역 NF는 소자 분리가 행하여진다.

이러한 트랜지스터 GCDTr 중 드레인 영역으로서 형성되는 N형 불순물 확산 영역 NF는, 1 또는 복수의 쓰루홀 및 배선층 MTL을 개재하여, 예를 들면 도 13의 패드 PD에 전기적으로 접속된다.

도 17에서는, 패드 PD의 바로 아래에 트랜지스터 GCDTr의 드레인 영역이 형성되고, 패드 PD에 인가된 전압이, 거의 동일한 임피던스를 갖는 복수의 경로를 통하여 최단 거리로 그 드레인 영역에 인가되도록 되어 있다. 이렇게 함으로써, 정전기 보호 내성을 강화할 수 있다.

또한 도 17에서는, 패드의 하층에 트랜지스터 GCDTr이 형성되는 경우의 구조에 대하여 설명했지만, 패드의 하층에 트랜지스터 NTr1, PTr1도 마찬가지로 형성할 수 있다.

도 18에, 패드 PD의 하층에 형성되는 트랜지스터 NTr1의 단면 구조의 일례를 도시한다. 도 18에서는, 도 17의 구조에 대하여, 게이트 전극에 승압 클럭 PH1이 공급되는 점이 상이하다. 또한, 도 마찬가지로 패드 PD의 하층에 형성할 수 있다.

도 19에 정전기 보호 소자 ESD1로서 형성된 트랜지스터 GCDTr의 레이아웃 평면도의 다른 예를 도시한다. 도 20에 도 19의 B-B선에서의 단면 구조의 일례를 모식적으로 도시한다. 또 도 19, 도 20의 정전기 보호 소자는, 트리플 웰 구조를 갖고, 예를 들면 저전위측 전원 전압 VEE를 취급하는 승압 트랜지스터에 접속된다.

도 19에서는 P형 반도체 기판 PSUB에 형성된 N형 웰 영역 NWL 내에 P형 웰 영역 PWE가 형성된다. P형 웰 영역 PWE 내에는, P형 불순물 확산 영역 PF가 주회하도록 형성된 2개의 영역 내에, 각각 전기적으로 분리된 3개의 N형 불순물 확산 영역 NF가 형성되어 있다. 이들 N형 불순물 확산 영역 NF 사이에는, 게이트 전극 GM이 설치되고, 3개의 N형 불순물 확산 영역 NF가, 2개의 소스 영역과 1개의 드레인 영역으로 된다. P형 불순물 확산 영역 PF, N형 불순물 확산 영역 NF 및 게이트 전극 GM에는, 컨택트 CNT를 통하여 저전위측 전원 전압 VEE가 공급되어 있다.

그리고 도 20에 도시한 바와 같이, 게이트 전극 GM의 하부의 채널 영역에는, LOCOS 산화막, LOCOS 산화막의 하층에는 오프셋층 OFT가 형성된다. 이러한 트랜지스터 GCDTr 중 드레인 영역으로서 형성되는 N형 불순물 확산 영역 NF는, 1 또는 복수의 쓰루홀 및 배선층 MTL을 개재하여, 예를 들면 도 13의 패드 PD에 전기적으로 접속된다.

도 20에서는, 패드 PD의 바로 아래에 트랜지스터 GCDTr의 드레인 영역이 형 성되고, 패드 PD에 인가된 전압이, 거의 동일한 임피던스를 갖는 복수의 경로를 통하여 최단 거리로 그 드레인 영역에 인가되도록 되어 있다. 이렇게 함으로써, 정전기 보호 내성을 강화할 수 있다.

또한 도 20에서는, 패드의 하층에 트랜지스터 GCDTr이 형성되는 경우의 구조에 대하여 설명했지만, 패드의 하층에 트랜지스터 NTr1, PTr1도 마찬가지로 형성할 수 있다.

도 21에, 패드 PD의 하층에 형성되는 트랜지스터 NTr1의 단면 구조의 일례를 도시한다. 도 21에서는, 도 20의 구조에 대하여, 게이트 전극에 승압 클럭 PHx가 공급되는 점이 다르다. 또한, 트랜지스터 PTr1도 마찬가지로 패드 PD의 하층에 형성할 수 있다.

그런데 차지 펌프 방식으로 승압을 행하는 경우, 상술한 바와 같이 플라잉 컨덴서 FC에 전하를 축적시킬 필요가 있다. 그 때문에, 푸시풀 접속되는 트랜지스터의 온 저항, 그 드레인에 접속되는 신호선의 저항값을, 각각 가능한 한 낮게 할 필요가 있다. 저항값이 높아지면, 플라잉 컨덴서 FC에 축적되는 전하량이 적어져, 승압 동작의 효율이 나빠지기 때문이다. 이상과 같은 이유로부터, 푸시풀 접속되는 트랜지스터의 사이즈를 충분히 크게 하고, 또한 그 드레인에 접속되는 신호선의 폭을 충분히 굵고, 두껍게 하는 등의 대책이 필요해진다. 그 때문에 도 22의 (A)에 도시한 바와 같이 입력측 I/F 영역(14)에 배치된 패드 PD와 전원 회로 블록 PB로부터의 신호선 PL을 전기적으로 접속하는 경우, 입력측 I/F 영역(12)에 복수의 신호선 PL이 배치된다. 신호선 PL의 배선 폭은 굵고, 또한 막 두께가 두껍기 때문 에, 입력측 I/F 영역(12)에서의 배선 효율을 저하시켜, 집적 회로 장치(10)의 D2 방향에서의 폭을 작게 하는 것이 곤란해진다.

이에 대하여, 본 실시예와 같이 승압 회로의 승압 클럭 생성부만을 전원 회로 블록 PB에 남기고, 패드가 배치되는 입력측 I/F 영역(14)에 승압 트랜지스터를 배치함으로써, 전원 회로 블록 PB와 승압 트랜지스터의 게이트 제어를 행하는 예를 들면 승압 클럭 PH1∼PH4의 신호선만을 입력측 I/F 영역(14)에 배선할 수 있다. 이들 신호선은, 게이트 제어를 행하는 신호만이 전송되기 때문에 저항값을 그다지 걱정할 필요도 없어, 신호선의 배선 폭을 가늘게 할 수 있다. 따라서, 입력측 I/F 영역(12)에서의 배선 효율을 향상시켜, 집적 회로 장치(10)의 D2 방향에서의 폭을 보다 한층 더 작게 할 수 있게 된다.

또한, 승압 트랜지스터의 일부 또는 전부를 출력 패드 아래에 형성함으로써, 집적 회로 장치(10)의 D2 방향에서의 폭 W를 더욱 작게 할 수 있어, 슬림한 가늘고 긴 집적 회로 장치(10)를 실현할 수 있다. 그리고, 승압용 트랜지스터에 정전기 보호 소자의 기능을 겸용시킴으로써, 또한 D2 방향에서의 폭 W를 더욱 작게 할 수 있다. 또한 정전기 보호의 관점으로부터도 내성을 강화할 수 있다.

4.2 가늘고 긴 집적 회로 장치

본 실시예에서는 도 23의 (A)에 도시한 바와 같이, 제1∼제N 회로 블록 CB1∼CBN은, 데이터선을 구동하기 위한 적어도 1개의 데이터 드라이버 블록 DB를 포함한다. 또한 CB1∼CBN은 데이터 드라이버 블록 DB 이외의 회로 블록(DB와는 다른 기능을 실현하는 회로 블록)을 포함한다. 여기서 데이터 드라이버 블록 DB 이외의 회로 블록이란, 예를 들면 로직 회로 블록(도 7의 참조 부호 40)이다. 혹은 계조 전압 생성 회로 블록(도 7의 참조 부호 110)이나 전원 회로 블록(도 7의 참조 부호 90)이다. 혹은 메모리 내장의 경우에는 메모리 블록(도 7의 참조 부호 20)이고, 아몰퍼스 TFT용의 경우에는 주사 드라이버 블록(도 7의 참조 부호 70)이다.

또한 도 23의 (A)에서, W1, WB, W2는, 각각, 출력측 I/F 영역(12)(제1 인터페이스 영역), 제1∼제N 회로 블록 CB1∼CBN, 입력측 I/F 영역(14)(제2 인터페이스 영역)의 D2 방향에서의 폭이다.

그리고 본 실시예에서는 도 23의 (A)에 도시한 바와 같이, 집적 회로 장치(10)의 D2 방향에서의 폭을 W로 한 경우에, W1＋WB＋W2≤W＜W1＋2×WB＋W2가 성립한다. 즉 도 6의 (B)의 비교예에서는, 2 이상의 복수의 회로 블록이 D2 방향을 따라 배치된다. 따라서 D2 방향에서의 폭 W는, W≥W1＋2×WB＋W2로 되게 된다. 이에 대하여 본 실시예에서는, 출력측 I/F 영역(12)이, 데이터 드라이버 블록 DB(혹은 메모리 블록)의 D2 방향측으로, 다른 회로 블록을 개재하지 않고서 배치된다. 즉 데이터 드라이버 블록 DB와 출력측 I/F 영역(12)은 인접하여 배치된다. 또한 입력측 I/F 영역(14)은, 데이터 드라이버 블록 DB(혹은 메모리 블록)의 D4 방향측으로, 다른 회로 블록을 개재하지 않고서 배치된다. 즉 데이터 드라이버 블록 DB와 입력측 I/F 영역(14)은 인접하여 배치된다. 또한, 이 경우의 다른 회로 블록이란, 예를 들면 표시 드라이버를 구성하는 주요한 매크로 회로 블록(계조 전압 생성 회로, 전원 회로, 메모리, 혹은 로직 회로의 블록 등)이다.

도 1의 (A), 도 6의 (B)의 비교예에서는, W≥W1＋2×WB＋W2로 되기 때문에, 집적 회로 장치(500)의 D2 방향(짧은 변 방향)에서의 폭 W가 커져, 슬림한 가늘고 긴 칩을 실현할 수 없다. 따라서 미세 프로세스를 이용하여 칩을 쉬링크하여도, 도 2의 (A)에 도시한 바와 같이 D1 방향(긴 변 방향)에서의 길이 LD도 짧아지게 되어, 출력 피치가 협피치로 되기 때문에, 실장의 곤란화를 초래한다.

이에 대하여 본 실시예에서는, 데이터 드라이버 블록 DB와 I/F 영역(12, 14) 사이에, 다른 회로 블록이 개재되지 않기 때문에, W＜W1＋2×WB＋W2가 성립한다. 따라서, D2 방향에서의 집적 회로 장치의 폭 W를 작게 할 수 있어, 도 2의 (B)에 도시한 바와 같은 슬림한 가늘고 긴 칩을 실현할 수 있다. 구체적으로는, 짧은 변 방향인 D2 방향에서의 폭 W는, W＜2㎜로 할 수 있고, 더욱 구체적으로는 W＜1.5㎜로 할 수 있다. 또한 칩의 검사나 마운팅을 고려하면, W＞0.9㎜인 것이 바람직하다. 또한 긴 변 방향에서의 길이 LD는, 15㎜＜LD＜27㎜로 할 수 있다. 또한 칩 형상비 SP=LD/W는, SP＞10으로 할 수 있고, 더욱 구체적으로는 SP＞12로 할 수 있다. 이와 같이 하면, 핀 수 등의 사양에 따라, 예를 들면 W=1.3㎜, LD=22㎜, SP=16.9나, W=1.35㎜, LD=17㎜, SP=12.6으로 되는 가늘고 긴 집적 회로 장치를 실현할 수 있다. 이에 의해 도 2의 (B)에 도시한 바와 같이 실장을 용이화할 수 있다. 또한 칩 면적이 감소하기 때문에, 저코스트화를 도모할 수 있다. 즉 실장의 용이화와 저코스트화를 양립할 수 있다.

또한 도 1의 (A)의 비교예의 배치 방법도, 화상 데이터의 신호의 흐름의 방향을 고려하면 합리적이다. 이 점, 본 실시예에서는 도 23의 (B)에 도시한 바와 같이, 데이터 드라이버 블록 DB로부터의 데이터 신호의 출력선 DQL을, DB 내에서는 D2 방향을 따라 배선하고 있다. 한편, 데이터 신호 출력선 DQL을, 출력측 I/F 영역(12)(제1 인터페이스 영역) 내에서는 D1(D3) 방향을 따라 배선하고 있다. 구체적으로는, 출력측 I/F 영역(12)에서, 패드보다 하층이고 영역 내의 로컬 배선(트랜지스터 배선)보다 상층인 글로벌 배선을 이용하여, 데이터 신호 출력선 DQL을 D1 방향을 따라 배선하고 있다. 이와 같이 하면, 도 23의 (A)와 같이 데이터 드라이버 블록 DB와 I/F 영역(12, 14) 사이에 다른 회로 블록이 개재하지 않는 배치 방법을 채용하였다 하더라도, DB로부터의 데이터 신호를, 패드를 통하여 표시 패널에 적정하게 출력할 수 있게 된다. 또한 데이터 신호 출력선 DQL을 도 23의 (B)와 같이 배선하면, 데이터 신호 출력선 DQL을, 출력측 I/F 영역(12)을 이용하여 패드 등에 접속하는 것이 가능해져서, 집적 회로 장치의 D2 방향에서의 폭 W의 증가를 방지할 수 있다.

또한 도 23의 (A)의 폭 W1, WB, W2는, 각각, 출력측 I/F 영역(12), 회로 블록 CB1∼CBN, 입력측 I/F 영역(14)의 트랜지스터 형성 영역(벌크 영역, 액티브 영역)의 폭이다. 즉 I/F 영역(12, 14)에는, 출력용 트랜지스터, 입력용 트랜지스터, 입출력용 트랜지스터, 정전기 보호 소자의 트랜지스터 등이 형성된다. 또한 회로 블록 CB1∼CBN에는, 회로를 구성하는 트랜지스터가 형성된다. 그리고 W1, WB, W2는, 이러한 트랜지스터가 형성되는 웰 영역이나 확산 영역 등을 기준으로 결정된다. 예를 들면, 보다 슬림한 가늘고 긴 집적 회로 장치를 실현하기 위해서는, 회로 블록 CB1∼CBN의 트랜지스터 상에도 범프(능동면 범프)를 형성하는 것이 바람직하다. 구체적으로는, 그 코어가 수지로 형성되고, 수지의 표면에 금속층이 형성된 수지 코어 범프 등을 트랜지스터(액티브 영역) 상에 형성한다. 그리고 이 범프(외부 접속 단자)는, I/F 영역(12, 14)에 배치되는 패드에, 금속 배선에 의해 접속된다. 본 실시예의 W1, WB, W2는, 이와 같은 범프의 형성 영역의 폭이 아니라, 범프의 아래에 형성되는 트랜지스터 형성 영역의 폭이다.

또한 회로 블록 CB1∼CBN의 각각의 D2 방향에서의 폭은, 예를 들면 동일한 폭으로 통일할 수 있다. 이 경우, 각 회로 블록의 폭은, 실질적으로 동일하면 되고, 예를 들면 수㎛∼20㎛(수십㎛) 정도의 차이는 허용 범위 내이다. 또한 회로 블록 CB1∼CBN 중에, 폭이 서로 다른 회로 블록이 존재하는 경우에는, 폭 WB는, 회로 블록 CB1∼CBN의 폭 중의 최대 폭으로 할 수 있다. 이 경우의 최대 폭은, 예를 들면 데이터 드라이버 블록의 D2 방향에서의 폭으로 할 수 있다. 혹은 메모리 내장의 집적 회로 장치인 경우에는 메모리 블록의 D2 방향에서의 폭으로 할 수 있다. 또한 회로 블록 CB1∼CBN과 I/F 영역(12, 14) 사이에는, 예를 들면 20∼30㎛ 정도의 폭의 빈 영역을 형성할 수 있다.

또한 전원 회로 블록 PB와 로직 회로 LB 사이에 데이터 드라이버 블록 DB1∼DB4가 배치되는 것이 바람직하다. 이렇게 함으로써, 데이터 드라이버 블록 DB1∼DB4의 데이터선을 구동하기 위한 많은 패드를 출력측 I/F 영역(12)에 배열시킬 수 있다. 이 때 로직 회로 LB에의 입출력용 패드를, 입력측 I/F 영역(14)에서 로직 회로 LB의 D4 방향측으로 제2 변 SD2를 따라 배열시키는 것이 바람직하다. 또한 전원 회로 블록 PB의 패드를, 입력측 I/F 영역(14)에서 전원 회로 블록 PB의 D4 방향측으로 제2 변 SD2를 따라 배열시키는 것이 바람직하다. 이 결과, 출력측 I/F 영역(12), 입력측 I/F 영역(14)의 배선 효율을 향상시킬 수 있어, 집적 회로 장치(10)의 D2 방향의 폭을 작게 할 수 있게 된다.

4.3 데이터 드라이버 블록의 폭

본 실시예에서는 도 24의 (A)에 도시한 바와 같이, 데이터 드라이버 블록 DB가 포함하는 데이터 드라이버 DR이, D2 방향을 따라 나열되어 배치되는 Q개의 드라이버 셀 DRC1∼DRCQ를 포함할 수 있다. 여기서 드라이버 셀 DRC1∼DRCQ의 각각은, 1 화소분의 화상 데이터를 받는다. 그리고 1 화소분의 화상 데이터의 D/A 변환을 행하여, 1 화소분의 화상 데이터에 대응하는 데이터 신호를 출력한다. 이 드라이버 셀 DRC1∼DRCQ의 각각은, 데이터 래치 회로나, 도 10의 (A)의 DAC(1 화소분의 DAC)나, 도 10의 (B)(C)의 출력부 SQ를 포함할 수 있다.

그리고 드라이버 셀 DRC1∼DRCQ의 D2 방향에서의 폭(피치)을 WD로 한 경우에, 회로 블록 CB1∼CBN의 D2 방향에서의 폭 WB(최대 폭)는, 도 24의 (A)에 도시한 바와 같이 Q×WD≤WB＜(Q＋1)×WD로 할 수 있다.

즉 본 실시예에서는, 회로 블록 CB1∼CBN이 D1 방향을 따라 배치된다. 따라서, 회로 블록 CB1∼CBN 중의 다른 회로 블록(예를 들면 로직 회로 블록, 메모리 블록)으로부터 데이터 드라이버 블록 DB에 대하여 입력되는 화상 데이터의 신호선은, D1 방향을 따른 배선으로 된다. 그리고 드라이버 셀 DRC1∼DRCQ는, D1 방향을 따른 화상 데이터의 신호선에 접속하기 때문에, 도 24의 (A)에 도시한 바와 같이 D2 방향을 따라 배선되고, DRC1∼DRCQ의 각각은, 1 화소분의 화상 데이터의 신호선에 접속된다.

그리고 회로 블록 CB1∼CBN의 폭 WB는, 메모리 비내장의 집적 회로 장치 등에서는, 예를 들면 데이터 드라이버 DB의 D2 방향에서의 폭을 기준으로 정할 수 있다. 따라서, 데이터 드라이버 블록 DB의 D2 방향에서의 폭을 작게 하여 회로 블록 CB1∼CBN의 폭 WB를 작게 하기 위해서는, 폭 WB는, 드라이버 셀 DRC1∼DRCQ를 나열한 폭인 Q×WD 정도로 하는 것이 바람직하다. 그리고, 배선 영역 등을 위한 마진을 고려하면, 폭 WB는, Q×WD≤WB＜(Q＋1)×WD로 된다. 이렇게 하면, 데이터 드라이버 블록 DB의 2방향에서의 값을 최소한으로 억제하여, 회로 블록 CB1∼CBN의 폭 WB도 작게 할 수 있기 때문에, 도 2의 (B)와 같은 가늘고 긴 집적 회로 장치를 제공할 수 있다.

또한, 표시 패널의 수평 주사 방향의 화소 수(복수의 집적 회로 장치에 의해 분담하여 표시 패널의 데이터선을 구동하는 경우에는, 각 집적 회로 장치가 담당하는 수평 주사 방향의 화소 수)를 HPN으로 하고, 데이터 드라이버 블록의 블록 수(블록 분할 수)를 DBN으로 하고, 드라이버 셀에 대하여 1 수평 주사 기간에 입력되는 화상 데이터의 입력 횟수를 IN으로 한 것으로 한다. 또한 IN은, 후술하는 1 수평 주사 기간에서의 화상 데이터의 판독 횟수 RN과 동일하게 된다. 이 경우에, D2 방향을 따라 나열되는 드라이버 셀 DRC1∼DRCQ의 개수 Q는, Q=HPN/(DBN×IN)으로 나타낼 수 있다. 예를 들면 HPN=240, DBN=4, IN=2인 경우에는, Q=240/(4×2)=30개로 된다.

또한 도 24의 (B)에 도시한 바와 같이, 데이터 드라이버 블록 DB가, D1 방향을 따라서 나열되어 배치되는 복수의 데이터 드라이버 DRa, DRb(제1∼제m 데이터 드라이버)를 포함하도록 하여도 된다. 이와 같이 복수의 데이터 드라이버 DRa, DRb를 D1 방향을 따라 배치(스택)하면, 데이터 드라이버의 규모의 크기가 원인으로 되어 집적 회로 장치의 D2 방향에서의 폭 W가 커지게 되는 사태를 방지할 수 있다. 또한 데이터 드라이버는, 표시 패널의 타입에 따라 다양한 구성이 채용된다. 이 경우에도, 복수의 데이터 드라이버를 D1 방향을 따라 배치하는 방법에 따르면, 다양한 구성의 데이터 드라이버를 효율적으로 레이아웃하는 것이 가능하게 된다. 또한 도 24의 (B)에서는 D1 방향에서의 데이터 드라이버의 배치 수가 2개인 경우를 도시하고 있으나, 배치 수는 3개 이상이어도 된다.

도 24의 (C)에, 드라이버 셀 DRC의 구성, 배치의 예를 도시한다. 1 화소분의 화상 데이터를 받는 드라이버 셀 DRC는, R(적)용, G(녹)용, B(청)용의 데이터 래치 회로 DLATR, DLATG, DLATB를 포함한다. 각 데이터 래치 회로 DLATR, DLATG, DLATB는 래치 신호가 액티브로 되면 화상 데이터를 래치한다. 또한 드라이버 셀 DRC는, 도 10의 (A)에서 설명한 R용, G용, B용의 DACR, DACG, DACB를 포함한다. 도 10의 (B)(C)에서 설명한 출력부 SQ를 포함한다.

또한 드라이버 셀 DRC의 구성, 배치는 도 24의 (C)에 한정되지 않고, 다양한 변형 실시가 가능하다. 예를 들면 저온 폴리실리콘 TFT용의 표시 드라이버 등에서, 도 10의 (C)와 같이 R용, G용, B용의 데이터 신호를 멀티플렉스하여 표시 패널에 보내는 경우에는, 1개의 공용의 DAC를 이용하여, R용, G용, B용의 화상 데이터(1 화소분의 화상 데이터)의 D/A 변환을 행할 수 있다. 따라서 이 경우에는, 도 24의 (D)에 도시한 바와 같이 드라이버 셀 DRC는, 도 10의 (A)의 구성의 공용의 DAC를 1개 포함하면 된다. 또한 도 24의 (C)(D)에서는, R용의 회로 DLATR, DACR, G용의 회로 DLATG, DACG, B용의 회로 DLATB, DACB가, D2(D4) 방향을 따라 배치되어 있다. 그러나 도 24의 (E)에 도시한 바와 같이, R용, G용, B용의 회로를, D1(D3) 방향을 따라 배치하도록 하여도 된다.

4.4 메모리 블록의 폭

메모리 내장의 집적 회로 장치에서는, 도 25의 (A)에 도시한 바와 같이 데이터 드라이버 블록 DB와 메모리 블록 MB를 D1 방향으로 인접하여 배치할 수 있다.

이 점, 도 1의 (A)의 비교예에서는 도 26의 (A)에 도시한 바와 같이, 메모리 블록 MB와 데이터 드라이버 블록 DB는, 신호의 흐름에 맞춰서, 짧은 변 방향인 D2방향을 따라 배치된다. 이 때문에 D2 방향에서의 집적 회로 장치의 폭이 커져, 슬림한 가늘고 긴 칩을 실현하는 것이 어렵다. 또한 표시 패널의 화소 수, 표시 드라이버의 사양, 메모리 셀의 구성 등이 변화되어, 메모리 블록 MB나 데이터 드라이버 블록 DB의 D2 방향에서의 폭이나 D1 방향에서의 길이가 변화되면, 그 영향이 다른 회로 블록에도 미쳐, 설계가 비효율화된다.

이에 대하여 도 25의 (A)에서는, 데이터 드라이버 블록 DB와 메모리 블록 MB가 D1 방향을 따라 배치되기 때문에, D2 방향에서의 집적 회로 장치의 폭 W를 작게 할 수 있다. 또한 표시 패널의 화소 수 등이 변화된 경우에는, 메모리 블록을 분할하는 것 등으로, 이에 대응할 수 있기 때문에, 설계를 효율화할 수 있다.

또한 도 26의 (A)의 비교예에서는, 워드선 WL이 긴 변 방향인 D1 방향을 따라 배치되기 때문에, 워드선 WL에서의 신호 지연이 커져, 화상 데이터의 판독 속도 가 느려진다. 특히 메모리 셀에 접속되는 워드선 WL은 폴리실리콘층에 의해 형성되기 때문에, 이 신호 지연의 문제는 심각하다. 이 경우, 이 신호 지연을 저감하기 위해서, 도 26의 (B)에 도시한 바와 같은 버퍼 회로(520, 522)를 설치하는 방법도 있다. 그러나, 이 방법을 채용하면 그 만큼 회로 규모가 커져, 코스트 증가를 초래한다.

이에 대하여 도 25의 (A)에서는, 메모리 블록 MB 내에서, 워드선 WL은 짧은 변 방향인 D2 방향을 따라 배선되고, 비트선 BL은 긴 변 방향인 D1 방향을 따라 배치된다. 또한 본 실시예에서는, D2 방향에서의 집적 회로 장치의 폭 W는 짧다. 따라서 메모리 블록 MB 내에서의 워드선 WL의 길이를 짧게 할 수 있어, WL에서의 신호 지연을 도 26의 (A)의 비교예에 비하여 매우 작게 할 수 있다. 또한 도 26의 (B)에 도시한 바와 같은 버퍼 회로(520, 522)를 설치하지 않아도 되기 때문에, 회로 면적도 작게 할 수 있다. 또한 도 26의 (A)의 비교예에서는, 호스트로부터 메모리의 일부의 액세스 영역에 액세스되었을 때에도, D1 방향으로 길어 기생 용량이 큰 워드선 WL이 선택되게 되기 때문에, 소비 전력이 커진다. 이에 대하여 본 실시예와 같이 D1 방향으로 메모리를 블록 분할하는 방법에서는, 호스트 액세스 시에, 액세스 영역에 대응하는 메모리 블록의 워드선 WL만이 선택되도록 되기 때문에, 저소비 전력화를 실현할 수 있다.

그리고 본 실시예에서는 도 25의 (A)에 도시한 바와 같이, 메모리 블록 MB가 포함하는 주변 회로 부분의 D2 방향에서의 폭을 WPC로 한 경우에, Q×WD≤WB＜(Q＋1)×WD＋WPC로 할 수 있다. 여기서 주변 회로 부분이란, 메모리 셀 어레이(MA)의 D2나 D4 방향측으로 배치되거나, 분할된 메모리 셀 어레이 사이에 배치되는 주변 회로(로우 어드레스 디코더, 제어 회로 등)나 배선 영역 등이다.

도 25의 (A)의 배치에서는, 드라이버 셀 DRC1∼DRCQ의 폭 Q×WD와, 센스 앰프 블록 SAB의 폭을 일치시키는 것이 바람직하다. 이들 폭이 일치하지 않으면, 센스 앰프 블록 SAB로부터의 화상 데이터의 신호선을, 드라이버 셀 DRC1∼DRCQ에 접속할 때에, 이들 신호선의 배선 피치를 변경해야만 하여, 그를 위한 쓸데없는 배선 영역이 발생하게 된다.

또한 메모리 블록 MB는 메모리 셀 어레이 MA 외에, 로우 어드레스 디코더 RD 등의 주변 회로 부분을 갖고 있다. 따라서 도 25의 (A)에서 메모리 블록 MB의 폭은, 드라이버 셀 DRC1∼DRCQ의 폭 Q×WD에 대하여, 주변 회로 부분의 폭 WPC의 분만큼 커진다.

그리고 회로 블록 CB1∼CBN의 폭 WB는, 메모리 내장의 집적 회로 장치 등에서는, 메모리 블록 MB의 D2 방향에서의 폭을 기준으로 결정할 수 있다. 따라서, 메모리 블록 MB의 D2 방향에서의 폭을 작게 하여 회로 블록 CB1∼CBN의 폭 WB를 작게 하기 위해서는, 폭 WB는, Q×WD≤WB＜(Q＋1)×WD＋WPC로 하는 것이 바람직하다. 이렇게 하면, 메모리 블록 MB의 D2 방향에서의 폭을 최소한으로 억제하여, 폭 WB를 작게 할 수 있기 때문에, 도 2의 (B)와 같은 가늘고 긴 집적 회로 장치를 제공할 수 있다.

도 25의 (B)는, 드라이버 셀 DRC1∼DRCQ와 센스 앰프 블록 SAB의 배치 관계를 도시하고 있다. 도 25의 (B)에 도시한 바와 같이, 1 화소분의 화상 데이터를 받는 드라이버 셀 DRC1에 대하여, 이에 대응하는 1 화소분의 센스 앰프(R용의 센스 앰프 SAR10∼SAR15, G용의 센스 앰프 SAG10∼SAG15, B용의 센스 앰프 SAB10∼SAB15)가 접속된다. 다른 드라이버 셀 DRC2∼DRCQ와 센스 앰프의 접속에 대해서도 마찬가지이다.

그리고 도 25의 (B)에 도시한 바와 같이, 회로 블록 CB1∼CBN의 D2 방향에서의 폭 WB(최대 폭)는, 메모리 블록이 포함하는 주변 회로 부분(로우 어드레스 디코더 RD)의 D2 방향에서의 폭을 WPC로 하고, 1 화소분의 화상 데이터의 비트 수를 PDB로 한 경우에는, P×WS≤WB＜(P＋PDB)×WS＋WPC로 나타낼 수 있다. 여기서, R, G, B의 각각이 6비트인 경우에는, PDB=18로 된다.

또한 표시 패널의 수평 주사 방향의 화소 수를 HPN으로 하고, 1 화소분의 화상 데이터의 비트 수를 PDB로 하고, 메모리 블록의 블록 수를 MBN(=DBN)으로 하고, 1 수평 주사 기간에서 메모리 블록으로부터 판독되는 화상 데이터의 판독 횟수를 RN으로 한 것으로 한다. 이 경우에, 센스 앰프 블록 SAB에서 D2 방향을 따라 나열되는 센스 앰프의 개수 P는, P=(HPN×PDB)/(MBN×RN)으로 나타낼 수 있다.

또한 개수 P는, 유효 메모리 셀 수에 대응하는 유효 센스 앰프 수로서, 더미 메모리 셀용의 센스 앰프 등의 유효하지 않은 센스 앰프의 개수는 포함하지 않는다. 또한 개수 P는, 1 비트분의 화상 데이터를 출력하는 센스 앰프의 개수이다. 예를 들면, 제1, 제2 센스 앰프와, 그 출력에 접속되는 셀렉터에 의해, 1 비트분의 화상 데이터를 절환하여 출력하는 경우에는, 이들 제1, 제2 센스 앰프와 셀렉터를 합한 것이, 1 비트분의 화상 데이터를 출력하는 센스 앰프에 상당한다.

도 27의 (A)(B)에 메모리 블록 MB의 상세한 레이아웃 배치예를 도시한다. 도 27의 (A)는, 후술하는 횡형 셀의 경우의 배치예이다. MPU/LCD 로우 어드레스 디코더 RD는, 호스트 액세스 시의 워드선 선택 제어와, 데이터 드라이버 블록(LCD)에의 출력시의 워드선 선택 제어를 행한다. 센스 앰프 블록 SAB는 데이터 드라이버 블록에의 출력 시에, 메모리 셀 어레이 MA로부터 판독된 화상 데이터의 신호의 증폭을 행하여, 화상 데이터를 데이터 드라이버 블록에 출력한다. MPU 라이트/리드 회로 WR은, 호스트 액세스 시에, 메모리 셀 어레이 MA 중의 액세스 대상으로 되는 메모리 셀(액세스 영역)에 화상 데이터를 기입하거나, 화상 데이터를 판독하는 제어를 행한다. 이 MPU 라이트/리드 회로 WR은 화상 데이터의 판독을 위한 센스 앰프를 포함할 수 있다. MPU 컬럼 어드레스 디코더 CD는, 호스트 액세스 시에, 액세스 대상으로 되는 메모리 셀에 대응하는 비트선의 선택 제어를 행한다. 제어 회로 CC는 메모리 블록 MB 내의 각 회로 블록의 제어를 행한다.

도 27의 (B)는, 후술하는 종형 셀인 경우의 배치예이다. 도 27의 (B)에서는, 메모리 셀 어레이가 제1 메모리 셀 어레이 MA1과 제2 메모리 셀 어레이 MA2를 포함한다. 그리고 메모리 셀 어레이 MA1과 MA2 사이에 MPU/LCD 로우 어드레스 디코더 RD가 설치되어 있다. 또한 MPU/LCD 로우 어드레스 디코더 RD는, 호스트측으로부터의 액세스 시에는, 메모리 셀 어레이 MA1, MA2 중 어느 한쪽의 워드선의 선택을 행한다. 또한 데이터 드라이버 블록에의 화상 데이터의 출력 시에는, 메모리 셀 어레이 MA1, MA2의 양방의 워드선의 선택을 행한다. 이와 같이 하면, 호스트 액세스 시에, 액세스 대상으로 되는 메모리 셀 어레이의 워드선만을 선택할 수 있 게 되기 때문에, 항상 양방의 메모리 셀 어레이의 워드선을 선택하는 방법에 비하여, 워드선에서의 신호 지연이나 소비 전력을 저감할 수 있다.

그리고 도 27의 (A)의 경우에는 메모리 셀 어레이 MA의 D2(또는 D4) 방향측으로 설치되고, 도 27의 (B)의 경우에는 메모리 셀 어레이 MA1과 MA2 사이에 설치되는 MPU/LCD 로우 어드레스 디코더 RD나 제어 회로 CC나 그 배선 영역이, 주변 회로 부분으로 되고, 그 폭이 WPC로 된다.

또한 본 실시예에서는 드라이버 셀이나 센스 앰프의 배치에 대하여, 화소마다의 배치를 전제로 하여 설명했지만, 서브 픽셀마다의 배치로 하는 변형 실시도 가능하다. 또한 서브 픽셀도, R, G, B의 3 서브 픽셀 구성으로는 한정되지 않고, RGB＋1(예를 들면 백)의 4 서브 픽셀 구성이어도 된다.

4.5 WB와 W1, W2의 관계

본 실시예에서는 도 28에 도시한 바와 같이, 출력측 I/F 영역(12)의 D2 방향에서의 폭 W1은, 0.13㎜≤W1≤0.4㎜로 할 수 있다. 또한 회로 블록 CB1∼CBN의 폭 WB는, 0.65㎜≤WB≤1.2㎜로 할 수 있다. 또한 입력측 I/F 영역(14)의 폭 W2는, 0.1㎜≤W2≤0.2㎜로 할 수 있다.

예를 들면 출력측 I/F 영역(12)에는, D2 방향에서의 단 수가 1단 또는 복수단으로 되는 패드가 배치된다. 그리고 도 6의 (A)에 도시한 바와 같이, 패드의 아래에 출력용 트랜지스터, 정전기 보호 소자용 트랜지스터 등을 배치함으로써, 출력측 I/F 영역(12)의 폭 W1이 최소한으로 되도록 하고 있다. 따라서, 패드 폭(예를 들면 0.1㎜)이나 패드 피치를 고려하면, 0.13㎜≤W1≤0.4㎜로 된다.

한편, 입력측 I/F 영역(14)에서는, D2 방향에서의 단 수가 1단으로 되는 패드가 배치된다. 그리고 도 6의 (A)에 도시한 바와 같이, 패드의 아래에 입력용 트랜지스터, 정전기 보호 소자용 트랜지스터 등을 배치함으로써, 입력측 I/F 영역(14)의 폭 W2가 최소한으로 되도록 하고 있다. 따라서, 패드 폭이나 패드 피치를 고려하면, 0.1㎜≤W2≤0.2㎜로 된다. 또한 출력측 I/F 영역(12)에서, D2 방향에서의 패드의 단 수를 복수단으로 하는 것은, 패드의 아래에 배치하여야 할 트랜지스터의 수(혹은 크기)가, 입력측 I/F 영역(14)에 비하여 출력측 I/F 영역(12)쪽이 많기 때문이다.

또한 회로 블록 CB1∼CBN의 폭 WB는, 도 24의 (A), 도 25의 (A)에서 설명한 바와 같이 데이터 드라이버 블록 DB나 메모리 블록 MB의 D2 방향에서의 폭을 기준으로 결정된다. 또한, 가늘고 긴 집적 회로 장치를 실현하기 위해서는, 회로 블록 CB1∼CBN 상에, 로직 회로 블록으로부터의 로직 신호나, 계조 전압 생성 회로 블록으로부터의 계조 전압 신호나, 전원 배선을, 글로벌 배선에 의해 형성할 필요가 있다. 그리고, 이들 배선 폭은 합계로 예를 들면 0.8∼0.9㎜ 정도로 된다. 따라서, 이들을 고려하면, 회로 블록 CB1∼CBN의 폭 WB는, 0.65㎜≤WB≤1.2㎜로 된다.

그리고 W1=0.4㎜, W2=0.2㎜이었다고 하더라도, 0.65㎜≤WB≤1.2㎜이기 때문에, WB＞W1＋W2가 성립한다. 또한 W1, WB, W2가 가장 작은 값인 경우에는, W1=0.13㎜, WB=0.65㎜, W2=0.1㎜로 되어, 집적 회로 장치의 폭은 W=0.88㎜ 정도로 된다. 따라서, W=0.88㎜＜2×WB=1.3㎜가 성립한다. 또한 W1, WB, W2가 가장 큰 값인 경우에는, W1=0.4㎜, WB=1.2㎜, W2=0.2㎜로 되어, 집적 회로 장치의 폭은 W=1.8㎜ 정도로 된다. 따라서, W=1.8㎜＜2×WB=2.4㎜가 성립한다. 즉, W＜2×WB가 성립하게 된다. 그리고 이와 같이 W＜2×WB가 성립하면, 도 2의 (B)와 같은 가늘고 긴 집적 회로 장치를 실현할 수 있게 된다.

본 실시예와 같이 패드의 하층에 승압용 트랜지스터 및 정전기 보호 소자 중 적어도 1개를 배치함으로써, 집적 회로 장치(10)의 W1의 폭을 대폭 축소시킬 수 있다. 그 때문에, 용이하게 W＜2×WB를 성립시킬 수 있게 된다. 그 결과, 보다 한층 더 슬림한 집적 회로 장치를 제공할 수 있게 된다.

5. 메모리 블록, 데이터 드라이버 블록의 상세

5.1 블록 분할

도 29의 (A)에 도시한 바와 같이 표시 패널이, 수직 주사 방향(데이터선 방향)에서의 화소 수가 VPN=320이고, 수평 주사 방향(주사선 방향)에서의 화소 수가 HPN=240인 QVGA의 패널이었던 것으로 한다. 또한 1 화소분의 화상(표시) 데이터의 비트 수 PDB가, R, G, B의 각각이 6 비트로, PDB=18비트이었던 것으로 한다. 이 경우에는, 표시 패널의 1 프레임분의 표시에 필요한 화상 데이터의 비트 수는, VPN×HPN×PDB=320×240×18비트로 된다. 따라서 집적 회로 장치의 메모리는, 적어도 320×240×18비트분의 화상 데이터를 기억하게 된다. 또한 데이터 드라이버는, 1 수평 주사 기간마다(1개의 주사선이 주사되는 기간마다), HPN=240개분의 데이터 신호(240×18비트분의 화상 데이터에 대응하는 데이터 신호)를 표시 패널에 대하여 출력한다.

그리고 도 29의 (B)에서는, 데이터 드라이버는, DBN=4개의 데이터 드라이버 블록 DB1∼DB4로 분할된다. 또한 메모리도, MBN=DBN=4개의 메모리 블록 MB1∼MB4로 분할된다. 따라서, 각 데이터 드라이버 블록 DB1∼DB4는, 1 수평 주사 기간마다 HPN/DBN=240/4=60개분의 데이터 신호를 표시 패널에 출력한다. 또한 각 메모리 블록 MB1∼MB4는, (VPN×HPN×PDB)/MBN=(320×240×18)/4비트분의 화상 데이터를 기억한다. 또한 도 29의 (B)에서는, 메모리 블록 MB1과 MB2에서 컬럼 어드레스 디코더 CD12를 공용하고, 메모리 블록 MB3과 MB4에서 컬럼 어드레스 디코더 CD34를 공용하고 있다.

5.2 1 수평 주사 기간에 복수회 판독

도 29의 (B)에서는, 각 데이터 드라이버 블록 DB1∼DB4는, 1 수평 주사 기간에 60개분의 데이터 신호를 출력한다. 따라서 DB1∼DB4에 대응하는 메모리 블록 MB1∼MB4로부터는, 1 수평 주사 기간마다 240개분의 데이터 신호에 대응하는 화상 데이터를 판독할 필요가 있다.

그러나, 1 수평 주사 기간마다 판독하는 화상 데이터의 비트 수가 증가하면, D2 방향으로 나열되는 메모리 셀(센스 앰프)의 개수를 많게 할 필요가 발생한다. 이 결과, 집적 회로 장치의 D2 방향에서의 폭 W가 커져, 칩의 슬림화가 방해된다. 또한 워드선 WL이 길어져, WL의 신호 지연의 문제도 초래한다.

따라서 본 실시예에서는, 각 메모리 블록 MB1∼MB4로부터 각 데이터 드라이버 블록 DB1∼DB4에 대하여, 각 메모리 블록 MB1∼MB4에 기억되는 화상 데이터를 1 수평 주사 기간에서 복수회(RN회) 판독하는 방법을 채용하고 있다.

예를 들면 도 30에서는 A1, A2로 나타낸 바와 같이, 1 수평 주사 기간에서 RN=2회만 메모리 액세스 신호 MACS(워드선택 신호)가 액티브(하이 레벨)로 된다. 이에 의해 각 메모리 블록으로부터 각 데이터 드라이버 블록에 대하여 화상 데이터가 1 수평 주사 기간에서 RN=2회 판독된다. 그렇게 하면, 데이터 드라이버 블록 내에 설치된 도 31의 데이터 드라이버 DRa, DRb가 포함하는 데이터 래치 회로가, A3, A4로 나타내는 래치 신호 LATa, LATb에 기초하여, 판독된 화상 데이터를 래치한다. 그리고 DRa, DRb가 포함하는 D/A 변환 회로가, 래치된 화상 데이터의 D/A 변환을 행하고, DRa, DRb가 포함하는 출력 회로가, D/A 변환에 의해 얻어진 데이터 신호 DATAa, DATAb를 A5, A6로 나타낸 바와 같이 데이터 신호 출력선에 출력한다. 그 후, A7로 나타낸 바와 같이 표시 패널의 각 화소의 TFT의 게이트에 입력되는 주사 신호 SCSEL이 액티브로 되어, 데이터 신호가 표시 패널의 각 화소에 입력되어 유지된다.

또한 도 30에서는 제1 수평 주사 기간에서 화상 데이터를 2회 판독하여, 동일한 제1 수평 주사 기간에서 데이터 신호 DATAa, DATAb를 데이터 신호 출력선에 출력하고 있다. 그러나, 제1 수평 주사 기간에서 화상 데이터를 2회 판독하여 래치해 두고, 다음의 제2 수평 주사 기간에서, 래치된 화상 데이터에 대응하는 데이터 신호 DATAa, DATAb를 데이터 신호 출력선에 출력하여도 된다. 또한 도 30에서는, 판독 횟수 RN=2인 경우를 나타내고 있지만, RN≥3이어도 된다.

도 30의 방법에 따르면, 도 31에 도시한 바와 같이, 각 메모리 블록으로부터 30개분의 데이터 신호에 대응하는 화상 데이터가 판독되고, 각 데이터 드라이버 DRa, DRb가 30개분의 데이터 신호를 출력한다. 이에 의해 각 데이터 드라이버 블 록으로부터는 60개분의 데이터 신호가 출력된다. 이와 같이 도 30에서는, 각 메모리 블록으로부터는, 1회의 판독에서 30개분의 데이터 신호에 대응하는 화상 데이터를 판독하면 완료하게 된다. 따라서 1 수평 주사 기간에 1회만 판독하는 방법에 비하여, 도 31의 D2 방향에서의 메모리 셀, 센스 앰프의 개수를 적게 할 수 있게 된다. 이 결과, 집적 회로 장치의 D2 방향에서의 폭을 작게 할 수 있어, 도 2의 (B)에 도시한 바와 같은 초슬림한 가늘고 긴 칩의 실현이 가능하게 된다. 특히 1 수평 주사 기간의 길이는, QVGA의 경우는 52μsec 정도이다. 한편, 메모리의 판독 시간은 예를 들면 40nsec 정도로, 52μsec에 비하여 충분히 짧다. 따라서, 1 수평 주사 기간에서의 판독 횟수를 1회로부터 복수회로 늘렸다고 해도, 표시 특성에 미치는 영향은 그다지 크지 않다.

또한 도 29의 (A)는 QVGA(320×240)의 표시 패널이지만, 1 수평 주사 기간에서의 판독 횟수를 예를 들면 RN=4로 하면, VGA(640×480)의 표시 패널에 대응하는 것도 가능하게 되어, 설계의 자유도를 증가시킬 수 있다.

또한 1 수평 주사 기간에서의 복수회 판독은, 각 메모리 블록 내에서 서로 다른 복수의 워드선을 로우 어드레스 디코더(워드선 선택 회로)가 1 수평 주사 기간에서 선택하는 제1 방법으로 실현해도 되고, 각 메모리 블록 내에서 동일한 워드선을 로우 어드레스 디코더(워드선 선택 회로)가 1 수평 주사 기간에서 복수회 선택하는 제2 방법으로 실현하여도 된다. 혹은 제1, 제2 방법의 양방의 조합에 의해 실현하여도 된다.

5.3 데이터 드라이버, 드라이버 셀의 배치

도 31에 데이터 드라이버와, 데이터 드라이버가 포함하는 드라이버 셀의 배치예를 도시한다. 도 31에 도시한 바와 같이, 데이터 드라이버 블록은, D1 방향을 따라 나열되어 배치되는 복수의 데이터 드라이버 DRa, DRb를 포함한다. 또한 각 데이터 드라이버 DRa, DRb는, 복수의 30개(광의로는 Q개)의 드라이버 셀 DRC1∼DRC30을 포함한다.

데이터 드라이버 DRa는, 메모리 블록의 워드선 WL1a가 선택되어, 도 30의 A1로 나타낸 바와 같이 1회째의 화상 데이터가 메모리 블록으로부터 판독되면, A3으로 나타낸 래치 신호 LATa에 기초하여, 판독된 화상 데이터를 래치한다. 그리고 래치된 화상 데이터의 D/A 변환을 행하여, 1회째의 판독 화상 데이터에 대응하는 데이터 신호 DATAa를, A5로 나타낸 바와 같이 데이터 신호 출력선에 출력한다.

한편, 데이터 드라이버 DRb는, 메모리 블록의 워드선 WL1b가 선택되어, 도 30의 A2로 나타낸 바와 같이 2회째의 화상 데이터가 메모리 블록으로부터 판독되면, A4로 나타낸 래치 신호 LATb에 기초하여, 판독된 화상 데이터를 래치한다. 그리고 래치된 화상 데이터의 D/A 변환을 행하여, 2회째의 판독 화상 데이터에 대응하는 데이터 신호 DATAb를, A6으로 나타낸 바와 같이 데이터 신호 출력선에 출력한다.

이와 같이 하여, 각 데이터 드라이버 DRa, DRb가 30개의 화소에 대응하는 30개분의 데이터 신호를 출력함으로써, 합계로 60개의 화소에 대응하는 60개분의 데이터 신호가 출력되게 된다.

또한 상술한 바와 같이, D2 방향을 따라 나열되는 드라이버 셀 DRC1∼DRC30 의 개수 Q는, Q=HPN/(DBN×IN)으로 나타낼 수 있다. 도 31의 경우에는, HPN=240, DBN=4, IN=2이기 때문에, Q=240/(4×2)=30개로 된다. 또한 상술한 바와 같이, 센스 앰프 블록 SAB에서 D2 방향을 따라 나열되는 센스 앰프의 개수 P는, P=(HPN×PDB)/(MBN×RN)으로 나타낼 수 있다. 도 31의 경우에는, HPN=240, PDB=18, MBN=4, RN=2이기 때문에, P=(240×18)/(4×2)=540개로 된다.

5.4 메모리 셀

도 32의 (A)에 메모리 블록이 포함하는 메모리 셀(SRAM)의 구성예를 도시한다. 이 메모리 셀은, 전송 트랜지스터 TRA1, TRA2와, 부하 트랜지스터터 TRA3, TRA4와, 구동 트랜지스터 TRA5, TRA6을 포함한다. 워드선 WL이 액티브로 되면, 전송 트랜지스터 TRA1, TRA2가 온으로 되어, 노드 NA1, NA2에의 화상 데이터의 기입이나, 노드 NA1, NA2로부터의 화상 데이터의 판독이 가능하게 된다. 또한 기입된 화상 데이터는, 트랜지스터 TRA3∼TRA6에 의해 구성되는 플립플롭 회로에 의해 노드 NA1, NA2에 보유된다. 또한 본 실시예의 메모리 셀은 도 32의 (A)의 구성에 한정되지 않고, 예를 들면 부하 트랜지스터터 TRA3, TRA4로서 저항 소자를 사용하거나, 다른 트랜지스터를 추가하는 등의 변형 실시가 가능하다.

도 32의 (B)(C)에 메모리 셀의 레이아웃예를 도시한다. 도 32의 (B)는 횡형 셀의 레이아웃예이고, 도 32의 (C)는 종형 셀의 레이아웃예이다. 여기서 횡형 셀은 도 32의 (B)에 도시한 바와 같이, 각 메모리 셀 내에서 워드선 WL쪽이 비트선 BL, XBL보다 긴 셀이다. 한편, 종형 셀은 도 32의 (C)에 도시한 바와 같이, 각 메모리 셀 내에서 비트선 BL, XBL쪽이 워드선 WL보다 긴 셀이다. 또한 도 32의 (C) 의 WL은, 폴리실리콘층으로 형성되어 전송 트랜지스터 TRA1, TRA2에 접속되는 로컬한 워드선이지만, WL의 신호 지연 방지, 전위 안정화를 위한 메탈층의 워드선을 더 설치하여도 된다.

도 33에, 메모리 셀로서 도 32의 (B)에 도시한 횡형 셀을 이용한 경우의 메모리 블록, 드라이버 셀의 배치예를 도시한다. 또한 도 33은, 드라이버 셀, 메모리 블록 중 1 화소에 대응하는 부분을 상세하게 도시하고 있다.

도 33에 도시한 바와 같이 1 화소분의 화상 데이터를 받는 드라이버 셀 DRC는, R용, G용, B용의 데이터 래치 회로 DLATR, DLATG, DLATB를 포함한다. 각 데이터 래치 회로 DLATR, DLATG, DLATB는 래치 신호 LAT(LATa, LATb)가 액티브로 되면 화상 데이터를 래치한다. 또한 드라이버 셀 DRC는, 도 10의 (A)에서 설명한 R용, G용, B용의 DACR, DACG, DACB를 포함한다. 또한 도 10의 (B)(C)에서 설명한 출력부 SQ를 포함한다.

센스 앰프 블록 SAB 중 1 화소에 대응하는 부분은, R용의 센스 앰프 SAR0∼SAR5와, G용의 센스 앰프 SAG0∼SAG5와, B용의 센스 앰프 SAB0∼SAB5를 포함한다. 그리고 센스 앰프 SAR0의 D1 방향측으로 D1 방향을 따라 나열되는 메모리 셀 MC의 비트선 BL, XBL은, SAR0에 접속된다. 또한 센스 앰프 SAR1의 D1 방향측으로 D1 방향을 따라 나열되는 메모리 셀 MC의 비트선 BL, XBL은, SAR1에 접속된다. 다른 센스 앰프와 메모리 셀의 관계에 대해서도 마찬가지이다.

워드선 WL1a가 선택되면, WL1a에 전송 트랜지스터의 게이트가 접속되는 메모리 셀 MC로부터 비트선 BL, XBL에 대하여, 화상 데이터가 판독되고, 센스 앰프 SAR0∼SAR5, SAG0∼SAG5, SAB0∼SAB5가 신호의 증폭 동작을 행한다. 그리고 DLATR이, SAR0∼SAR5로부터의 6비트의 R용의 화상 데이터 D0R∼D5R를 래치하고, DACR이, 래치된 화상 데이터의 D/A 변환을 행하며, 출력부 SQ가 데이터 신호 DATAR을 출력한다. 또한 DLATG가, SAG0∼SAG5로부터의 6비트의 G용의 화상 데이터 D0G∼D5G를 래치하고, DACG가, 래치된 화상 데이터의 D/A 변환을 행하며, 출력부 SQ가 데이터 신호 DATAG를 출력한다. 또한 DLATB가, SAB0∼SAB5로부터의 6비트의 B용의 화상 데이터 D0B∼D5B를 래치하고, DACB가, 래치된 화상 데이터의 D/A 변환을 행하며, 출력부 SQ가 데이터 신호 DATAB를 출력한다.

그리고 도 33의 구성의 경우에는, 도 30에 도시한 1 수평 주사 기간에서의 화상 데이터의 복수회 판독은, 다음과 같이 하여 실현할 수 있다. 즉 제1 수평 주사 기간(제1 주사선의 선택 기간)에서는, 우선 워드선 WL1a를 선택하여 화상 데이터의 1회째의 판독을 행하여, 도 30의 A5로 나타낸 바와 같이 1회째의 데이터 신호 DATAa를 출력한다. 다음으로, 동일한 제1 수평 주사 기간에서 워드선 WL1b를 선택하여 화상 데이터의 2회째의 판독을 행하여, 도 30의 A6으로 나타낸 바와 같이 2회째의 데이터 신호 DATAb를 출력한다. 또한 다음 제2 수평 주사 기간(제2 주사선의 선택 기간)에서는, 우선 워드선 WL2a를 선택하여 화상 데이터의 1회째의 판독을 행하여, 1회째의 데이터 신호 DATAa를 출력한다. 다음으로, 동일한 제2 수평 주사 기간에서 워드선 WL2b를 선택하여 화상 데이터의 2회째의 판독을 행하여, 2회째의 데이터 신호 DATAb를 출력한다. 이와 같이 횡형 셀을 이용하는 경우에는, 메모리 블록 내에서 서로 다른 복수의 워드선 WL1a, WL1b를 1 수평 주사 기간에서 선택함 으로써, 1 수평 주사 기간에서의 복수회 판독을 실현할 수 있다.

도 34에, 메모리 셀로서 도 32의 (C)에 도시한 종형 셀을 이용한 경우의 메모리 블록, 드라이버 셀의 배치예를 도시한다. 종형 셀에서는, D2방향에서의 폭을 횡형 셀에 비하여 짧게 할 수 있다. 따라서 D2 방향에서의 메모리 셀의 개수를 횡형 셀에 비하여 2배로 할 수 있다. 그리고 종형 셀에서는, 컬럼 선택 신호 COLa, COLb를 이용하여, 각 센스 앰프에 접속하는 메모리 셀의 열을 절환한다.

예를 들면 도 34에서, 컬럼 선택 신호 COLa가 액티브로 되면, 센스 앰프 SAR0∼SAR5의 D1 방향측에 있는 메모리 셀 MC 중, 컬럼 Ca측의 메모리 셀 MC가 선택되어, 센스 앰프 SAR0∼SAR5에 접속된다. 그리고 이들의 선택된 메모리 셀 MC에 기억된 화상 데이터의 신호가 증폭되어, D0R∼D5R로서 출력된다. 한편, 컬럼 선택 신호 COLb가 액티브로 되면, 센스 앰프 SAR0∼SAR5의 D1 방향측에 있는 메모리 셀 MC 중, 컬럼 Cb측의 메모리 셀 MC가 선택되어, 센스 앰프 SAR0∼SAR5에 접속된다. 그리고 이들 선택된 메모리 셀 MC에 기억된 화상 데이터의 신호가 증폭되어, D0R∼D5R로서 출력된다. 다른 센스 앰프에 접속되는 메모리 셀의 화상 데이터의 판독도 마찬가지이다.

그리고 도 34의 구성의 경우에는, 도 30에 도시한 1 수평 주사 기간에서의 화상 데이터의 복수회 판독은, 다음과 같이 하여 실현할 수 있다. 즉 제1 수평 주사 기간에서는, 우선 워드선 WL1을 선택하고, 컬럼 선택 신호 COLa를 액티브로 하여, 화상 데이터의 1회째의 판독을 행하여, 도 30의 A5로 나타낸 바와 같이 1회째의 데이터 신호 DATAa를 출력한다. 다음으로, 동일한 제1 수평 주사 기간에서 동 일한 워드선 WL1을 선택하고, 컬럼 선택 신호 COLb를 액티브로 하여, 화상 데이터의 2회째의 판독을 행하여, 도 30의 A6으로 나타낸 바와 같이 2회째의 데이터 신호 DATAb를 출력한다. 또한 다음 제2 수평 주사 기간에서는, 워드선 WL2를 선택하고, 컬럼 선택 신호 COLa를 액티브로 하여, 화상 데이터의 1회째의 판독을 행하여, 1회째의 데이터 신호 DATAa를 출력한다. 다음으로, 동일한 제2 수평 주사 기간에서 동일한 워드선 WL2를 선택하고, 컬럼 선택 신호 COLb를 액티브로 하여, 화상 데이터의 2회째의 판독을 행하여, 2회째의 데이터 신호 DATAb를 출력한다. 이와 같이 종형 셀의 경우에는, 메모리 블록 내에서 동일한 워드선을 1 수평 주사 기간에서 복수회 선택함으로써, 1수평 주사 기간에서의 복수회 판독을 실현할 수 있다.

6. 전자 기기

도 35의 (A)(B)에 본 실시예의 집적 회로 장치(10)를 포함하는 전자 기기(전기 광학 장치)의 예를 도시한다. 또한 전자 기기는 도 35의 (A)(B)에 도시된 것 이외의 구성 요소(예를 들면 카메라, 조작부 또는 전원 등)를 포함해도 된다. 또한 본 실시예의 전자 기기는 휴대 전화기로는 한정되지 않고, 디지털 카메라, PDA, 전자 수첩, 전자 사전, 프로젝터, 리어 프로젝션 텔레비전, 혹은 휴대형 정보 단말기 등이어도 된다.

도 35의 (A)(B)에서 호스트 디바이스(410)는, 예를 들면 MPU(Micro Processor Unit), 베이스 밴드 엔진(베이스 밴드 프로세서) 등이다. 이 호스트 디바이스(410)는, 표시 드라이버인 집적 회로 장치(10)의 제어를 행한다. 혹은 어플리케이션 엔진이나 베이스 밴드 엔진으로서의 처리나, 압축, 신장, 사이징 등의 그 래픽 엔진으로서의 처리를 행할 수도 있다. 또한 도 35의 (B)의 화상 처리 컨트롤러(표시 컨트롤러)(420)는, 호스트 디바이스(410)에 대행하여, 압축, 신장, 사이징 등의 그래픽 엔진으로서의 처리를 행한다.

표시 패널(400)은, 복수의 데이터선(소스선)과, 복수의 주사선(게이트선)과, 데이터선 및 주사선에 의해 특정되는 복수의 화소를 갖는다. 그리고, 각 화소 영역에서의 전기 광학 소자(협의로는, 액정 소자)의 광학 특성을 변화시킴으로써, 표시 동작을 실현한다. 이 표시 패널(400)은, TFT, TFD 등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 패널에 의해 구성할 수 있다. 또한 표시 패널(400)은, 액티브 매트릭스 방식 이외의 패널이어도 되고, 액정 패널 이외의 패널이어도 된다.

도 35의 (A)의 경우에는, 집적 회로 장치(10)로서 메모리 내장의 것을 이용할 수 있다. 즉 이 경우에는 집적 회로 장치(10)는, 호스트 디바이스(410)로부터의 화상 데이터를, 일단 내장 메모리에 기입하고, 기입된 화상 데이터를 내장 메모리로부터 판독하여, 표시 패널을 구동한다. 한편, 도 35의 (B)의 경우에는, 집적 회로 장치(10)로서 메모리 비내장의 것을 이용할 수 있다. 즉 이 경우에는, 호스트 디바이스(410)로부터의 화상 데이터는, 화상 처리 컨트롤러(420)의 내장 메모리에 기입된다. 그리고 집적 회로 장치(10)는, 화상 처리 컨트롤러(420)의 제어 하에, 표시 패널(400)을 구동한다.

또한, 상기한 바와 같이 본 실시예에 대하여 상세히 설명했지만, 본 발명의 신규 사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자에게는 용이하게 이해할 수 있을 것이다. 따라서, 이러한 변형예는 전부 본 발 명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에서, 적어도 한번, 보다 광의 또는 동의의 서로 다른 용어(제1 인터페이스 영역, 제2 인터페이스 영역 등)와 함께 기재된 용어(출력측 I/F 영역, 입력측 I/F 영역 등)는, 명세서 또는 도면의 어떠한 개소에서도, 그 서로 다른 용어로 치환할 수 있다. 또한 집적 회로 장치나 전자 기기의 구성, 배치, 동작도 본 실시예에서 설명한 것에 한정되지 않고, 다양한 변형 실시가 가능하다.

본 발명에 따르면, 슬림한 가늘고 긴 집적 회로 장치 및 이것을 포함하는 전자 기기를 제공할 수 있다.

Claims (23)

1. 제1 및 제2 전원선 사이에 푸시풀 접속되고, 차지 펌프 동작에 의해 그 접속 노드에 상기 제1 및 제2 전원선 중 어느 하나의 전압을 출력하기 위한 제1 및 제2 트랜지스터와,

   상기 제1 전원선과 상기 접속 노드 사이에 접속된 정전기 보호 소자와,

   일단에 주어진 전압이 인가되는 플라잉 컨덴서의 타단을 상기 접속 노드와 전기적으로 접속시키는 패드를 포함하고,

   상기 정전기 보호 소자, 제1 및 제2 트랜지스터 중 적어도 1개의 일부 또는 전부와 겹치도록, 그 정전기 보호 소자, 제1 및 제2 트랜지스터 중 적어도 1개의 상층에 상기 패드가 배치되어 있는 것을 특징으로 하는 집적 회로 장치.
2. 제1 및 제2 전원선 사이에 푸시풀 접속되고, 차지 펌프 동작에 의해 그 접속 노드에 상기 제1 및 제2 전원선 중 어느 하나의 전압을 출력하기 위한 제1 및 제2 트랜지스터와,

   일단에 주어진 전압이 인가되는 플라잉 컨덴서의 타단을 상기 접속 노드와 전기적으로 접속시키는 패드를 포함하고,

   상기 제1 및 제2 트랜지스터 중 적어도 한쪽의 일부 또는 전부와 겹치도록, 그 제1 및 제2 트랜지스터 중 적어도 한쪽의 상층에 상기 패드가 배치되어 있는 것을 특징으로 하는 집적 회로 장치.
3. 제2항에 있어서,

   상기 제1 트랜지스터가,

   정전기 보호 소자를 겸하는 것을 특징으로 하는 집적 회로 장치.
4. 제1항에 있어서,

   상기 집적 회로 장치의 짧은 변인 제1 변으로부터 대향하는 제3 변으로 향하는 방향을 제1 방향으로 하고, 집적 회로 장치의 긴 변인 제2 변으로부터 대향하는 제4 변으로 향하는 방향을 제2 방향으로 한 경우에,

   상기 제1 방향을 따라 배치되는 제1∼제N 회로 블록(N은 2 이상의 정수)과,

   상기 제1∼제N 회로 블록의 상기 제2 방향측으로 상기 제4 변을 따라 형성되는 제1 인터페이스 영역과,

   상기 제1∼제N 회로 블록의 상기 제2 방향과 반대의 제4 방향측으로 상기 제2 변을 따라 형성되는 제2 인터페이스 영역을 포함하고,

   상기 제2 전원선의 전압 또는 그 전압에 기초하여 생성된 전압이, 상기 제1∼제N 회로 블록 중 적어도 1개의 전원 전압으로서 공급되는 것을 특징으로 하는 집적 회로 장치.
5. 제2항에 있어서,

   상기 집적 회로 장치의 짧은 변인 제1 변으로부터 대향하는 제3 변으로 향하 는 방향을 제1 방향으로 하고, 집적 회로 장치의 긴 변인 제2 변으로부터 대향하는 제4 변으로 향하는 방향을 제2 방향으로 한 경우에,

   상기 제1 방향을 따라 배치되는 제1∼제N 회로 블록(N은 2 이상의 정수)과,

   상기 제1∼제N 회로 블록의 상기 제2 방향측으로 상기 제4 변을 따라 형성되는 제1 인터페이스 영역과,

   상기 제1∼제N 회로 블록의 상기 제2 방향과 반대의 제4 방향측으로 상기 제2 변을 따라 형성되는 제2 인터페이스 영역을 포함하고,

   상기 제2 전원선의 전압 또는 그 전압에 기초하여 생성된 전압이, 상기 제1∼제N 회로 블록 중 적어도 1개의 전원 전압으로서 공급되는 것을 특징으로 하는 집적 회로 장치.
6. 제4항 또는 제5항에 있어서,

   상기 제2 인터페이스 영역에,

   상기 패드, 상기 제1 및 제2 트랜지스터가 배치되는 것을 특징으로 하는 집적 회로 장치.
7. 제6항에 있어서,

   상기 제1∼제N 회로 블록 중 1개가,

   상기 제1 및 제2 트랜지스터의 게이트 제어를 행하기 위한 전원 회로 블록이고,

   상기 전원 회로 블록의 상기 제4 방향측으로, 상기 패드, 상기 제1 및 제2 트랜지스터가 배치되는 것을 특징으로 하는 집적 회로 장치.
8. 제4항 또는 제5항에 있어서,

   상기 제1∼제N 회로 블록은,

   데이터선을 구동하기 위한 적어도 1개의 데이터 드라이버 블록과, 상기 데이터 드라이버 블록 이외의 회로 블록을 포함하고,

   상기 제1 인터페이스 영역, 상기 제1∼제N 회로 블록, 상기 제2 인터페이스 영역의 상기 제2 방향에서의 폭을, 각각, W1, WB, W2로 한 경우에, 집적 회로 장치의 상기 제2 방향에서의 폭 W는, W1＋WB＋W2≤W＜W1＋2×WB＋W2인 것을 특징으로 하는 집적 회로 장치.
9. 제8항에 있어서,

   집적 회로 장치의 상기 제2 방향에서의 폭 W는, W＜2×WB인 것을 특징으로 하는 집적 회로 장치.
10. 제8항에 있어서,

    상기 제1 인터페이스 영역과 상기 데이터 드라이버 블록의 상기 제2 방향측의 한 변 사이에는 다른 회로 블록이 배치되지 않고,

    상기 제2 인터페이스 영역과 상기 데이터 드라이버 블록의 상기 제4 방향측의 한 변 사이에는 다른 회로 블록이 배치되지 않는 것을 특징으로 하는 집적 회로 장치.
11. 제8항에 있어서,

    상기 데이터 드라이버 블록이 포함하는 데이터 드라이버는,

    그 각각이 1 화소분의 화상 데이터에 대응하는 데이터 신호를 출력하고, 상기 제2 방향을 따라 나열되는 Q개의 드라이버 셀을 포함하고,

    상기 드라이버 셀의 상기 제2 방향에서의 폭을 WD로 한 경우에, 상기 제1∼제N 회로 블록의 상기 제2 방향에서의 폭 WB는, Q×WD≤WB<(Q＋1)×WD인 것을 특징으로 하는 집적 회로 장치.
12. 제11항에 있어서,

    표시 패널의 수평 주사 방향의 화소 수를 HPN으로 하고, 데이터 드라이버 블록의 블록 수를 DBN으로 하고, 상기 드라이버 셀에 대하여 1 수평 주사 기간에 입력되는 화상 데이터의 입력 횟수를 IN으로 한 경우에,

    상기 제2 방향을 따라 배열되는 상기 드라이버 셀의 개수 Q는, Q=HPN/(DBN×IN)인 것을 특징으로 하는 집적 회로 장치.
13. 제8항에 있어서,

    상기 제1∼제N 회로 블록은,

    화상 데이터를 기억하는 적어도 1개의 메모리 블록을 포함하는 것을 특징으로 하는 집적 회로 장치.
14. 제13항에 있어서,

    상기 데이터 드라이버 블록이 포함하는 데이터 드라이버는,

    그 각각이 1 화소분의 화상 데이터에 대응하는 데이터 신호를 출력하고, 상기 제2 방향을 따라 배열되는 Q개의 드라이버 셀을 포함하고,

    상기 드라이버 셀의 상기 제2 방향에서의 폭을 WD로 하고, 상기 메모리 블록이 포함하는 주변 회로 부분의 상기 제2 방향에서의 폭을 WPC로 한 경우에, Q×WD≤WB＜(Q＋1)×WD＋WPC인 것을 특징으로 하는 집적 회로 장치.
15. 제14항에 있어서,

    표시 패널의 수평 주사 방향의 화소 수를 HPN으로 하고, 데이터 드라이버 블록의 블록 수를 DBN으로 하고, 상기 드라이버 셀에 대하여 1 수평 주사 기간에 입력되는 화상 데이터의 입력 횟수를 IN으로 한 경우에,

    상기 제2 방향을 따라 나열되는 상기 드라이버 셀의 개수 Q는, Q=HPN/(DBN×IN)인 것을 특징으로 하는 집적 회로 장치.
16. 제12항에 있어서,

    상기 메모리 블록과 상기 데이터 드라이버 블록은 상기 제1 방향을 따라 인 접하여 배치되는 것을 특징으로 하는 집적 회로 장치.
17. 제12항에 있어서,

    상기 메모리 블록으로부터 인접하는 데이터 드라이버 블록에 대하여, 상기 메모리 블록에 기억되는 화상 데이터가, 1 수평 주사 기간에서 복수회 판독되는 것을 특징으로 하는 집적 회로 장치.
18. 제1항의 집적 회로 장치와,

    상기 집적 회로 장치에 의해 구동되는 표시 패널

    을 포함하는 것을 특징으로 하는 전자 기기.
19. 제2항의 집적 회로 장치와,

    상기 집적 회로 장치에 의해 구동되는 표시 패널

    을 포함하는 것을 특징으로 하는 전자 기기.
20. 제1 및 제2 전원선 사이의 접속 노드에 상기 제1 및 제2 전원선 중 어느 하나의 전압을 출력하기 위한 제1 및 제2 트랜지스터와,

    상기 제1 전원선과 상기 접속 노드 사이에 접속된 정전기 보호 소자와,

    일단에 주어진 전압이 인가되는 플라잉 컨덴서의 타단을 상기 접속 노드와 전기적으로 접속되는 패드를 포함하고,

    상기 정전기 보호 소자, 제1 및 제2 트랜지스터 중 적어도 1개의 일부 또는 전부와 겹치도록, 그 정전기 보호 소자, 제1 및 제2 트랜지스터 중 적어도 1개의 상층에 상기 패드가 배치되어 있는 것을 특징으로 하는 집적 회로 장치.
21. 제1 및 제2 전원선 사이의 접속 노드에 상기 제1 및 제2 전원선 중 어느 하나의 전압을 출력하기 위한 제1 및 제2 트랜지스터와,

    일단에 주어진 전압이 인가되는 플라잉 컨덴서의 타단을 상기 접속 노드와 전기적으로 접속되는 패드를 포함하고,

    상기 제1 및 제2 트랜지스터 중 적어도 한쪽의 일부 또는 전부와 겹치도록, 그 제1 및 제2 트랜지스터 중 적어도 한쪽의 상층에 상기 패드가 배치되어 있는 것을 특징으로 하는 집적 회로 장치.
22. 제20항의 집적 회로 장치와,

    상기 집적 회로 장치에 의해 구동되는 표시 패널

    을 포함하는 것을 특징으로 하는 전자 기기.
23. 제21항의 집적 회로 장치와,

    상기 집적 회로 장치에 의해 구동되는 표시 패널

    을 포함하는 것을 특징으로 하는 전자 기기.

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