JP3977027B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置のチップサイズの小型化に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含むメモリセルアレイを備えているとともに、リフレッシュ制御部（リフレッシュコントローラ）を内蔵しており、リフレッシュ動作を内部で実行している。このため、擬似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに擬似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。
【０００４】
【発明が解決しようとする課題】
ところで、擬似ＳＲＡＭの記憶容量は、さらに大容量化が進められており、これに伴って半導体チップのサイズも大型化している。チップサイズが大型化すると、内部の配線長がより長くなる傾向にあり、このため、信号遅延による動作速度の低下等のように動作性能の劣化を招く場合がある。このため、記憶容量が大容量化しても、チップサイズは小型であることが望まれている。
【０００５】
なお、チップサイズの小型化の問題は、擬似ＳＲＡＭだけでなく、ＤＲＡＭやＳＲＡＭ等の種々の半導体メモリ装置において共通する問題である。
【０００６】
この発明は、上述した従来の課題を解決するためになされたものであり、擬似ＳＲＡＭのような半導体メモリ装置のチップサイズを小型化することのできる技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明の半導体メモリ装置は、
メモリセルがマトリクス状に配列された第１と第２のメモリセルブロックと、
前記第１と第２のメモリセルブロックで共用される共通プリアンプ／ライトドライバと、
前記第１と第２のメモリセルブロックで共用され、列選択信号および列ドライブイネーブル信号を第１と第２の列ドライバに供給するとともに、プリアンプイネーブル信号およびライトバッファイネーブル信号を前記共通プリアンプ／ライトドライバに供給する共通列アドレスデコーダと、を備え、
前記第１と第２のメモリセルブロックは、前記メモリセルの列と平行な方向に沿って配列されており、
前記共通プリアンプ／ライトドライバは、前記第１と第２のメモリセルブロックの間に配置されており、
前記共通列アドレスデコーダは、前記共通プリアンプ／ライトドライバに隣接して、前記第１と第２のメモリセルブロックの間に配置されており、
前記半導体メモリ装置は、さらに、
前記第１と第２のメモリセルブロックの間を結ぶビット線対を複数備え、
前記共通プリアンプ／ライトドライバは、
前記ビット線対に接続される共通プリアンプ／ライトドライバ回路を複数備え、
前記共通プリアンプ／ライトドライバ回路の各々は、
前記ビット線対の一方および前記ビット線対の他方に接続されたプリアンプ回路と、
前記ビット線対の一方および前記ビット線対の他方に、前記プリアンプ回路と並列に接続されたライトドライバ回路と、
前記プリアンプ回路およびライトドライバ回路の前記ビット線対上の接点と、前記第１のメモリセルブロックと、の間に配置され、前記プリアンプ回路およびライトドライバ回路を前記第１のメモリセルブロック側に接続する第１のスイッチと、
前記接点と、前記第２のメモリセルブロックと、の間に配置され、前記プリアンプ回路およびライトドライバ回路を前記第２のメモリセルブロック側に接続する第２のスイッチと、を備え、
前記第１と第２のスイッチは、前記第１と第２のメモリセルブロックに対応する第１と第２のブロック選択信号に応じて、制御されることを特徴とする。
【０００８】
この半導体メモリ装置は、第１と第２のメモリセルブロックに対して１つの共通プリアンプ／ライトドライバと共通列アドレスデコーダとを共用している。そして、第１と第２のメモリセルブロックと、共通プリアンプ／ライトドライバと、共通列アドレスデコーダとをメモリセルの列に平行な方向に沿って配置している。ここで、プリアンプ／ライトドライバおよび列アドレスデコーダを共用しない場合には、通常、メモリセルの列に平行な方向に沿って２つのプリアンプ／ライトドライバおよび列アドレスデコーダが配置される。従って、本発明の第１の半導体メモリ装置においては、メモリセルの列に平行な方向の半導体チップのサイズを小型化することが可能である。
【０００９】
また、例えば、共通プリアンプ／ライトドライバが第１と第２のメモリセルブロックの間ではなく、どちらか一方のメモリセルブロックのメモリセルの列に平行な方向の外側の端部に配置されている場合には、共通プリアンプ／ライトドライバと２つのメモリセルブロックとを結ぶそれぞれの接続線の長さが、一方は長く他方は短いことになる。しかしながら、上記半導体メモリ装置では、共通プリアンプ／ライトドライバが２つのメモリセルブロックの間に配置されているので、共通プリアンプ／ライトドライバを、上記のようにどちらか一方のメモリセルブロックの外側の端部に配置されている場合に比べて、共通プリアンプ／ライトドライバと２つのメモリセルブロックとを結ぶそれぞれの接続線の長さの差が小さくなるように短くすることができる。これにより、配線長に応じて発生する信号遅延による動作性能の劣化を抑制することが可能である。また、共通列アドレスデコーダが第１と第２のメモリセルブロックの間ではなく、どちらか一方のメモリセルブロックのメモリセルの列に平行な方向の外側の端部に配置されている場合に比べて、共通列アドレスデコーダと第１と第２のメモリセルブロックとを結ぶそれぞれの接続線の長さの差が小さくなるように短くすることができる。これにより、配線長に応じて発生する信号遅延による動作性能の劣化を抑制することができる。
【００１１】
また、共通プリアンプ／ライトドライバを、上記のようにすれば、共通プリアンプ／ライトバルブを容易に実現することが可能である。
【００１８】
なお、上記半導体メモリ装置において、
前記第１の列ドライバは前記第１のメモリセルブロックの前記共通列アドレスデコーダ側の端部に備えられ、前記第２の列ドライバは前記第２のメモリセルブロックの前記共通列アドレスデコーダ側の端部に備えられており、
前記共通列アドレスデコーダは、
入力される列アドレスに応じて変換される１組の列選択信号を前記第１と第２の列ドライバに共通に供給する列アドレスデコード部と、
前記第１と第２の列ドライバの動作をイネーブルするための第１と第２の列ドライブイネーブル信号を前記第１と第２の列ドライバに供給する列ドライブイネーブル信号生成部と、を備えることが好ましい。
【００１９】
こうすれば、共通列デコーダを容易に実現することが可能である。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．メモリチップの端子構成と動作状態の概要：
Ｂ．メモリチップ内部の全体構成：
Ｃ．メモリチップ内部の全体配置：
Ｄ．共通列デコーダの構成：
Ｅ．共通プリアンプ／ライトドライバの構成：
Ｆ．変形例：
【００２１】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、本発明の実施例としてのメモリチップ２００の端子の構成を示す説明図である。メモリチップ２００は、以下のような端子を有している。
【００２２】
ＣＬＫ：クロック入力端子，
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
ＺＺ：スヌーズ入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子（出力許可信号入力端子），
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２３】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。
【００２４】
このメモリチップ２００は、ＳＲＡＭとほぼ同じ手順でアクセスすることが可能な擬似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられたＤＲＡＭを利用して構成されているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ２００には、リフレッシュコントローラ９０が内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュ（ＲＦ）コントローラ９０によるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２５】
クロック信号ＣＬＫは、外部アクセスの開始と、内部リフレッシュの開始との同期を取るための同期信号として使用される。すなわち、アドレスＡ０〜Ａ１９やチップセレクト信号＃ＣＳは、クロック信号ＣＬＫに同期して外部装置から入力される。また、内部リフレッシュも、通常はこのクロック信号ＣＬＫに同期して行われる。内蔵されたリフレッシュコントローラ９０は、このクロック信号ＣＬＫに同期して外部アクセスと内部リフレッシュとの調停を行っている。
【００２６】
なお、本明細書において、「ある信号がクロック信号ＣＬＫに同期する」という文言は、その信号がクロック信号ＣＬＫのエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、クロック信号ＣＬＫのエッジと一定の時間的な関係を保って発生することを意味している。
【００２７】
図１に示すチップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、メモリチップ２００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ２００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２８】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）でスヌーズ信号ＺＺがＨレベルのときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２９】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺが共にＨレベルのときには、スタンバイサイクルが行われる。スタンバイサイクルでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００３０】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときにスヌーズ信号ＺＺがＬレベルになると、メモリチップ２００はスヌーズ状態（「パワーダウン状態」とも呼ぶ）に移行する。スヌーズ状態では、リフレッシュ動作に必要な回路以外は停止している。スヌーズ状態での消費電力は極めて少ないので、メモリ内のデータのバックアップに適している。
【００３１】
なお、リフレッシュ動作は、オペレーションサイクルとスタンバイサイクルでは第１のリフレッシュモードに従って実行され、スヌーズ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイミング信号を発生した後に、クロック信号ＣＬＫに同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はクロック信号ＣＬＫと非同期に行われるので、クロック信号ＣＬＫは不要である。このように、このメモリチップ２００は、３つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【００３２】
上述した３つの信号ＣＬＫ，＃ＣＳ，ＺＺ以外の信号は、通常のメモリチップに使用されるものとほぼ同じものである。図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３３】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して読み出しや書き込みを行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブル信号＃ＵＢをＨレベルに設定すると、１ワードの下位８ビットのみに関して読み出しや書き込みが行われる。なお、図１では、電源端子は省略されている。
【００３４】
図３は、メモリチップ２００の動作の概要を示すタイミングチャートである。図２に示した３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの変化に応じて、随時判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ２００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３５】
図３の４番目のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、スタンバイサイクルが開始される。５番目のサイクルでは、さらに、スヌーズ信号ＺＺがＬレベルに下がっているので、メモリチップ２００はスヌーズ状態となる。
【００３６】
なお、図３に示した信号の中で、チップセレクト信号＃ＣＳとアドレスＡ０〜Ａ１９は、クロック信号ＣＬＫに同期して外部装置（例えばＣＰＵ）から入力される。具体的には、チップセレクト信号＃ＣＳとアドレスＡ０〜Ａ１９は、クロック信号ＣＬＫの立ち上がりエッジよりも所定の時間（セットアップ時間）だけ早くメモリチップ２００に入力される。この理由は、クロック信号ＣＬＫの立ち上がりエッジにおいて、これらの信号＃ＣＳ，Ａ０〜Ａ１９の値が確定しているようにするためである。
【００３７】
Ｂ．メモリチップ内部の全体構成：
図４は、メモリチップ２００の内部構成を示すブロック図である。このメモリチップ２００は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０とを備えている。
【００３８】
メモリセルアレイ２０は、４つのブロック２０Ａ〜２０Ｄに区分されている。ブロックの参照符号２０Ａ〜２０Ｄの最後の文字Ａ〜Ｄは、後述するブロックアドレスＡ６，Ａ７の値によって選択されるブロックの番号０〜３に対応する。第１のブロック２０Ａは、メモリセルサブアレイ２２Ａと、行ドライバ２４Ａと、列ドライバ２６Ａとを備えている。他のブロック２０Ｂ〜２０Ｄも同様である。
【００３９】
第１の共通プリアンプ／ライトドライバ（ＣＰＡ／ＣＷＤ）２８ＡＣは、第１のブロック２０Ａのサブアレイ２２Ａおよび第３のブロック２０Ｃのサブアレイ２２Ｃと、データ入出力バッファ１０との間のデータのやり取りを可能とする。第２の共通プリアンプ／ライトドライバ２８ＢＤは、第２のブロック２０Ｂのサブアレイ２２Ｂおよび第４のブロック２０Ｄのサブアレイ２２Ｄと、データ入出力バッファ１０との間のデータのやり取りを可能とする。なお、サブアレイ２２Ａ〜２２Ｄには、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００４０】
なお、各ブロック２０Ａ〜２０Ｄの構成はほぼ同じなので、以下では主に第１のブロック２０Ａと、これに関連する他の回路について説明する。
【００４１】
１つのブロック２０Ａの構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、サブアレイ２２Ａは、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。行ドライバ２４Ａは、行デコーダ３０Ａから供給されるワード線選択信号に従ってサブアレイ２２Ａ内の複数本のワード線のうちの１本を選択して活性化する。列ドライバ２６Ａは、後述する共通列デコーダ５０ＡＣから供給されるビット線選択信号に従ってサブアレイ２２Ａ内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。従って、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、１つのブロック内の１６ビット（１ワード）のデータに同時にアクセスすることが可能である。
【００４２】
図４の左下側に示すアドレスバッファ６０には、２０ビットのアドレスＡ０〜Ａ１９が入力される。アドレスＡ０〜Ａ１９は、クロック信号ＣＬＫに同期してアドレスバッファ６０内でラッチされ、他の回路に供給される。最も下位の６ビットのアドレスＡ０〜Ａ５は列アドレスとして用いられ、最も上位の１２ビットのアドレスＡ８〜Ａ１９は行アドレスとして用いられる。また、行アドレスと列アドレスの間の２ビットのアドレスＡ６，Ａ７は、４つのブロック２０Ａ〜２０Ｄのうちのいずれか１つを選択するためのブロックアドレスとして用いられる。従って、ブロックアドレスＡ６，Ａ７によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ０〜Ａ５と行アドレスＡ８〜Ａ１９によって１ワード分（１６ビット）のデータが選択される。選択された１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。なお、行アドレスと列アドレスとブロックアドレスとは、上記のように限定される必要はなく、２０ビットの入力アドレスＡ０〜Ａ１９のうち、１２ビットを行アドレスとし、残りの８ビットの入力アドレスのうち６ビットを列アドレスとするとともに、２ビットをブロックアドレスと設定するようにしてもよい。
【００４３】
ブロックアドレスＡ６，Ａ７は、ブロックデコーダ７０に入力され、これに応じてブロック選択信号ＢＫ０〜ＢＫ３が出力される。例えば。１つのブロック選択信号ＢＫ０がアクティブ（Ｈレベル）に設定されている場合には、対応するブロック２０Ａに外部アクセスが要求されていることを示している。従って、ブロックアドレスＡ６，Ａ７によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ０〜Ａ５と行アドレスＡ８〜Ａ１９によって１ワード分（１６ビット）のデータが選択される。選択された１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。
【００４４】
各ブロック２０Ａ〜２０Ｄには、それぞれ、行デコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄとがこの順に接続されている。また、第１のブロック２０Ａおよび第３のブロック２０Ｃには、第１の共通列デコーダ５０ＡＣが接続されており、第２のブロック２０Ｂおよび第４のブロック２０Ｄには、第２の共通列デコーダ５０ＢＤが接続されている。２つの共通列デコーダ５０ＡＣ，５０ＢＤには、列コントローラ８０が接続されている。
【００４５】
メモリチップ２００内には、さらに、リフレッシュコントローラ９０と、クロックコントローラ１００とが設けられている。
【００４６】
図４のリフレッシュコントローラ９０は、内蔵するリフレッシュタイマによって生成されるリフレッシュタイミング信号に応じて、各ブロック２０Ａ〜２０Ｄのリフレッシュを制御する。
【００４７】
ブロックコントローラ４０Ａ〜４０Ｄには、ブロック選択信号ＢＫ０〜ＢＫ３とともに、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が供給されている。リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２０Ｄにおいてリフレッシュ動作を開始すべきことを意味している。ブロックコントローラ４０Ａ〜４０Ｄは、これらの信号ＢＫ０〜ＢＫ３，ＲＦＲＥＱ０〜ＲＦＲＥＱ３に応じて、４つのブロック２０Ａ〜２０Ｄに対する外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３と、リフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３との出力レベルをそれぞれ設定することによって行われる。また、ブロックコントローラ４０Ａ〜４０Ｄは、ブロック選択信号ＢＫ０〜ＢＫ３に応じて列アクセスイネーブル信号ＣＥ０〜ＣＥ３を出力する。なお、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３は、行アクセスイネーブル信号でもある。
【００４８】
行デコーダ３０Ａ〜３０Ｄは、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置から与えられた行アドレスＡ８〜Ａ１９と、リフレッシュコントローラ９０から与えられたリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、選択されたアドレスに対応するワード線選択信号を行ドライバ２４Ａ〜２４Ｄに供給する。
【００４９】
列コントローラ８０は、列アクセスイネーブル信号ＣＥ０〜ＣＥ３と、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，＃ＵＢとに従って、列デコードイネーブル信号ＣＤＥとプリアンプイネーブル信号ＰＡＥとライトバッファイネーブル信号ＷＢＥとを共通列デコーダ５０ＡＣ，５０ＢＤにそれぞれ供給する。列デコードイネーブル信号ＣＤＥは、ビット線対の選択動作の許可タイミングを示す信号である。プリアンプイネーブル信号ＰＡＥは、プリアンプによる読出し動作の許可タイミングを示す信号である。ライトバッファイネーブル信号ＷＢＥは、ライトドライバによる書き込み動作の許可タイミングを示す信号である。
【００５０】
第１の共通列デコーダ５０ＡＣは、列アドレスＡ０〜Ａ５に対応するビット線選択信号（列選択信号）を、第１および第３のブロック２０Ａ，２０Ｃの列ドライバ２６Ａ，２６Ｃに供給する。また、第１の共通列デコーダ５０ＡＣは、第１および第３の列ドライバ２６Ａ，２６Ｄに、それぞれ列ドライブイネーブル信号ＣＤＥ０，ＣＤＥ２を供給するとともに、第１の共通プリアンプ／ライトドライバ２８ＡＣに、プリアンプイネーブル信号ＥＰＡＥおよびライトバッファイネーブル信号ＥＷＢＥを供給する。
【００５１】
同様に、第２の共通列デコーダ５０ＢＤは、列アドレスＡ０〜Ａ５をデコードして対応するビット線選択信号を第２および第４のブロック２０Ｂ，２０Ｄの列ドライバ２６Ｂ，２６Ｄに供給する。また、第２および第４の列ドライバ２６Ｂ，２６Ｄに、それぞれ列ドライブイネーブル信号ＣＤＥ１，ＣＤＥ３を供給するとともに、第２の共通プリアンプ／ライトドライバ２８ＢＤにプリアンプイネーブル信号ＯＰＡＥおよびライトバッファイネーブル信号ＯＷＢＥを供給する。
【００５２】
第１ないし第４の列ドライバ２６Ａ〜２６Ｄは、供給される列ドライブイネーブル信号ＣＤＥ０〜ＣＤＥ３に従って、供給されるビット線選択信号に対応するビット線対を選択する。なお、共通列デコーダおよび列ドライバについてはさらに後述する。
【００５３】
選択されたブロックの行ドライバによって活性化されたワード線と、列ドライバによって選択されたビット線対とによって決定されるメモリセルのデータは、共通プリアンプ／ライトドライバ２８ＡＣ，２８ＢＤおよびデータ入出力バッファ１０を介して読み出され、あるいは、メモリセルに対してデータが書き込まれる。
【００５４】
なお、共通列デコーダおよび共通プリアンプ／ライトドライバの詳細は後述する。
【００５５】
Ｃ．メモリチップ内部の全体配置：
図５は、メモリチップ２００の複数の回路領域の概略配置図である。このメモリチップ２００は、４つのブロック２０Ａ〜２０Ｄのうち、第１のブロック２０Ａと第３のブロック２０Ｃを左側領域に配置し、第２のブロック２０Ｂと第４のブロック２０Ｄを右側領域に配置している。
【００５６】
また、左側領域に配置された第１および第３のブロック２０Ａ，２０Ｃのうち第１のブロック２０Ａを上側領域に配置し、第３のブロック２０Ｃを下側領域に配置している。第１のブロック２０Ａの下端部に第１の列ドライバ２４Ａを配置し、その上部に第１のサブアレイ２２Ａを配置している。また、第１のサブアレイ２２Ａの右側に行ドライバ２６Ａを配置している。なお、第１のサブアレイ２２Ａは、行の並ぶ方向（列に平行な方向）が図の上下方向で、列の並ぶ方向（行に平行な方向）が図の左右方向となるように配置されている。
【００５７】
第３のブロック２０Ｃは、第１のブロックと上下対称に配置されている。すなわち、第３のブロック２０Ｃの上端部に第３の列ドライバ２４Ｃを配置し、その下部に第３のサブアレイ２２Ｃを配置している。また、第３のサブアレイ２２Ｃの右側に行ドライバ２６Ｃを配置している。
【００５８】
そして、第１のブロック２０Ａと第３のブロック２０Ｃとの間の中間領域に、第１の共通列デコーダ５０ＡＣと共通プリアンプ／ライトドライバ２８ＡＣとを上下方向に隣接して配置している。
【００５９】
右側領域も左側領域と同様に、第２のブロック２０Ｂを上側領域に配置し、第４のブロック２０Ｄを下側領域に配置している。そして、第２のブロック２０Ｂと第４のブロック２０Ｄとの間の中間領域に、第２の共通列デコーダ５０ＢＤと共通プリアンプ／ライトドライバ２８ＢＤとを上下方向に隣接して配置している。
【００６０】
その他の種々の回路は中央のロジック領域に配置されている。
【００６１】
なお、図５では、共通列デコーダ５０ＡＣ，５０ＢＤを上側に配置し、共通プリアンプ／ライトドライバ２８ＡＣ，２８ＢＤを下側に配置しているが、それぞれ上下逆であってもよい。
【００６２】
図６は、比較例としての概略配置図である。この比較例は、列デコーダおよびプリアンプ／ライトドライバを共通化しない場合、具体的には、４つのブロック２０Ａ〜２０Ｄのそれぞれに列デコーダ５０Ａ〜５０Ｄおよびプリアンプ／ライトドライバ２８Ａ〜２８Ｄを有している場合の配置例を示している。図６の比較例では、上下方向に配置された２つのブロックの間に、それぞれのブロックの列ドライバおよびプリアンプ／ライトドライバが上下方向に隣接して配置されている。
【００６３】
図５の実施例の配置では、上下方向に配置された２つのブロックの間に、１組の共通列デコーダおよび共通プリアンプ／ライトドライバが配置されているの対して、図６の比較例の配置では、上下方向に配置された２つのブロックの間に、２組の列デコーダおよびプリアンプ／ライトドライバが配置されている。従って、実施例の上下方向のチップサイズＬは、比較例の上下方向のチップサイズＬ’に比べて小さくなる。従って、実施例のメモリチップ２００では、チップサイズを小型にすることが可能である。
【００６４】
また、第１の共通列デコーダ５０ＡＣおよび共通プリアンプ／ライトドライバ２８ＡＣを２つのブロック２０Ａ，２０Ｃの間ではなく上下方向の外側のどちらか一方の端部に配置した場合には、共通列デコーダ５０ＡＣおよび共通プリアンプ／ライトドライバ２８ＡＣとそれぞれのブロック２０Ａ，２０Ｃとを結ぶ接続線の長さが、一方は長く他方は短いことになる。しかしながら、本実施例においては、第１の共通列デコーダ５０ＡＣおよび共通プリアンプ／ライトドライバ２８ＡＣを２つのブロック２０Ａ，２０Ｃの間に配置している。また、第１のブロック２０Ａの列ドライバ２６Ａおよび第３のブロック２０Ｃの列ドライバ２６Ｃは、それぞれ共通列デコーダ５０ＡＣに近い上下方向の隅に配置されている。したがって、２つのメモリセルブロック２０Ａ，２０Ｃの外側のどちらか一方の端部に配置する場合に比べて、共通列デコーダ５０ＡＣおよび共通プリアンプ／ライトドライバ２８ＡＣとそれぞれのブロック２０Ａ，２０Ｃの列ドライバ２６Ａ，２６Ｃとを結ぶ接続線を上下方向に沿って配線して、配線長の差が小さくなるように短くすることができる。
【００６５】
同様に、第２の共通列デコーダ５０ＢＤおよび共通プリアンプ／ライトドライバ２８ＢＤを２つのブロック２０Ｂ，２０Ｄの間に配置しているので、２つのメモリセルブロック２０Ｂ，２０Ｄの上下方向の外側のどちらか一方の端部に配置する場合に比べて、共通列デコーダ５０ＢＤおよび共通プリアンプ／ライトドライバ２８ＢＤとそれぞれのブロック２０Ｂ，２０Ｄの列ドライバ２６Ｂ，２６Ｄとを結ぶ接続線の配線長の差が小さくなるように短くすることができる。従って、配線長に応じて発生する遅延による動作性能の劣化を抑制することが可能である。
【００６６】
Ｄ．共通列デコーダの構成：
図７は、第１の共通列デコーダ５０ＡＣの構成を示すブロック図である。この共通列デコーダ５０ＡＣは、列アドレスデコード回路（列アドレスデコード部）５２と、列ドライブイネーブル信号生成回路（列ドライブイネーブル信号生成部）５４と、プリアンプ／ライトドライバ制御回路５６とを備えている。
【００６７】
列アドレスデコード回路５２は、列アドレスＡ０〜Ａ５に応じて変換されるビット線選択信号ＣＬ０〜ＣＬ６３を第１の列ドライバ２６Ａおよび第３の列ドライバ２６Ｃに供給する。
【００６８】
列ドライブイネーブル信号生成回路５４は、２つのＡＮＤゲート５４Ａ，５４Ｂを備えている。第１のＡＮＤゲート５４Ａには、列コントローラ８０から供給される列デコードイネーブル信号ＣＤＥと、第１のブロックコントローラ４０Ａから供給される第１の列アクセスイネーブル信号ＣＥ０とが入力されている。第１のＡＮＤゲート５４Ａの出力である第１の列ドライブイネーブル信号ＣＤＥ０は、第１の列アクセスイネーブル信号ＣＥ０がＬレベル（非アクティブ）の場合にはＬレベル（非アクティブ）に設定され、Ｈレベル（アクティブ）の場合には列デコードイネーブル信号ＣＤＥと同じレベルに設定される。すなわち、第１の列アクセスイネーブル信号ＣＥ０がＨレベル（アクティブ）の場合には、列デコードイネーブル信号ＣＤＥが第１の列ドライブイネーブル信号ＣＤＥ０として出力される。この第１の列ドライブイネーブル信号ＣＤＥ０は、第１の列ドライバ２６Ａをイネーブルするための信号である。すなわち、第１の列アクセスイネーブル信号ＣＥ０によって第１のブロック２０Ａの列アクセスが許可され、さらに、列デコードイネーブル信号ＣＤＥによって列デコードが許可されると、第１の列ドライバ２６Ａの動作がイネーブルされる。
【００６９】
第２のＡＮＤゲート５４Ｂには、列デコードイネーブル信号ＣＤＥと第３のブロックコントローラ４０Ｃから供給される第３の列アクセスイネーブル信号ＣＥ２とが入力されている。第３の列ドライブイネーブル信号ＣＤＥ２は、第１の列ドライブイネーブル信号ＣＤＥ０と同様に、第３の列アクセスイネーブル信号ＣＥ２に応じて制御される。この第３の列ドライブイネーブル信号ＣＤＥ２は、第３の列ドライバ２６Ｃをイネーブルするための信号である。
【００７０】
第１の列ドライバ２６Ａは、サブアレイ２２Ａ内に備えられている複数組のビット線対に対応する複数のドライブ回路を有している。各ドライブ回路はＡＮＤゲートで構成されており、それぞれに対応するビット線対を示すビット線選択信号ＣＬ０〜ＣＬ６３の１つと、列ドライブイネーブル信号ＣＤＥ０とが入力されている。各ドライブ回路は、第１の列ドライブイネーブル信号ＣＤＥ０に応じて制御される。すなわち、第１の列ドライブイネーブル信号ＣＤＥ０がＬレベル（非アクティブ）の場合には、入力されるビット線選択信号ＣＬ０〜ＣＬ６３のレベルに関わらず、各ドライブ回路の出力は非アクティブ（Ｌレベル）に設定され、Ｈレベル（アクティブ）の場合には入力されるビット線選択信号ＣＬ０〜ＣＬ６３と同じレベルに設定される。
【００７１】
第３の列ドライバ２６Ｃも第１の列ドライバ２６Ａと同様の構成を有しており、第３の列ドライブイネーブル信号ＣＤＥ２に応じて制御される。
【００７２】
プリアンプ／ライトドライバ制御回路５６は、２つのＡＮＤゲート５６Ａ，５６Ｂと１つのＯＲゲート５６Ｃとを備えている。第１のＡＮＤゲート５４Ａには、ＯＲゲート５６Ｃによる２つの列アクセスイネーブル信号ＣＥ０，ＣＥ２のＯＲ信号Ｑ５６Ｃと、プリアンプイネーブル信号ＰＡＥとが入力されている。第２のＡＮＤゲート５４Ａには、ＯＲ信号Ｑ５６Ｃと、ライトバッファイネーブル信号ＷＢＥとが入力されている。第１のＡＮＤゲート５６Ａは、第１の共通プリアンプ／ライトドライバ２８ＡＣに供給する第１の共通プリアンプイネーブル信号ＥＰＡＥを出力する。また、第２のＡＮＤゲート５６Ｂは、第１の共通プリアンプ／ライトドライバ２８ＡＣに供給する第１の共通ライトバッファイネーブル信号ＥＷＢＥを出力する。従って、２つの列アクセスイネーブル信号ＣＥ０，ＣＥ２がいずれもＬレベル（非アクティブ）の場合には、第１の共通プリアンプイネーブル信号ＥＰＡＥおよび共通ライトバッファイネーブル信号ＥＷＢＥは、それぞれＬレベル（非アクティブ）に設定される。また、２つの列アクセスイネーブル信号ＣＥ０，ＣＥ２のうちの一方がＨレベル（アクティブ）の場合には、プリアンプイネーブル信号ＰＡＥおよびライトバッファイネーブル信号ＷＢＥが、それぞれ第１の共通プリアンプイネーブル信号ＥＰＡＥおよび共通ライトバッファイネーブル信号ＥＷＢＥとしてそれぞれ出力される。
【００７３】
なお、後述する第１の共通プリアンプ／ライトドライバ２８ＡＣに内蔵されるプリアンプの動作は、第１の共通プリアンプイネーブル信号ＥＰＡＥに従って制御される。また、第１の共通プリアンプ／ライトドライバ２８ＡＣに内蔵されるライトドライバの動作は、第１の共通ライトバッファイネーブル信号ＥＷＢＥに従って制御される。
【００７４】
以上説明したように、第１の共通列デコーダ５０ＡＣは、第１のブロック２０Ａの列ドライバ２６Ａおよび第３のブロック２０Ｃの列ドライバ２６Ｃの動作を、それぞれの列ドライブイネーブル信号ＣＤＥ０，ＣＤＥ２に応じて制御する構成を有しており、これによって、列アドレスＡ０〜Ａ５に応じてビット線選択信号ＣＬ０〜ＣＬ６３を生成する列アドレスデコード回路５２を、第１と第３のブロック２０Ａ，２０Ｃに対して共通化している。
【００７５】
なお、第２と第４のブロック２０Ｂ，２０Ｄの列ドライバ２６Ｂ，２６Ｄと、これに接続される第２の共通列デコーダ５０ＢＤの構成も、第１と第３のブロック２０Ａ，２０Ｃの列ドライバ２６Ａ，２６Ｃと、これに接続される第１の共通列デコーダ５０ＡＣの構成と同様である。
【００７６】
Ｅ．共通プリアンプ／ライトドライバの構成：
図８は、第１の共通プリアンプ／ライトドライバ２８ＡＣの構成を示すブロック図である。この共通プリアンプ／ライトドライバ２８ＡＣは、１６個の共通プリアンプ／ドライバ回路２８ＡＣ０〜２８ＡＣ１５を有している。これらの共通プリアンプ／ドライバ回路２８ＡＣ０〜２８ＡＣ１５は、１６組のビット線対ＤＬ０［Ｂ０］〜ＤＬ１５［Ｂ０］を介して第１のブロック２０Ａのサブアレイ２２Ａと接続されている。また、共通プリアンプ／ドライバ回路２８ＡＣ０〜２８ＡＣ１５は、１６組のビット線対ＤＬ０［Ｂ２］〜ＤＬ１５［Ｂ２］を介して第３のブロック２０Ｃのサブアレイ２２Ｃにも接続されている。第１群のビット線対ＤＬ０［Ｂ０］〜ＤＬ１５［Ｂ０］には、第１のサブアレイ２２Ａの複数組のビット線対の中から第１のドライバ２６Ａによって選択された１６組のビット線対が接続される。また、第２群のビット線対ＤＬ０［Ｂ２］〜ＤＬ１５［Ｂ２］には、第３のサブアレイ２２Ｃの複数組のビット線対の中から第３のドライバ２６Ｃによって選択された１６組のビット線対が接続される。１６個の共通プリアンプ／ライトドライバ回路２８ＡＣ０〜２８ＡＣ１５は同じ構成を有している。
【００７７】
第１の共通プリアンプ／ライトドライバ回路２８ＡＣ０は、プリアンプ回路ＰＡおよびライトドライバ回路ＷＤを備えている。プリアンプ回路ＰＡおよびライトドライバ回路ＷＤの入力は互いに並列に接続されており、第１の分離スイッチＳＷ１を介して第１のブロック２０Ａの第１のビット線対ＤＬ０［Ｂ０］に接続されるとともに、第２の分離スイッチＳＷ２を介して第３のブロック２０Ｃの第１のデータ線対ＤＬ０［Ｂ２］に接続される。
【００７８】
第１の分離スイッチＳＷ１は第１の列アクセスイネーブル信号ＣＥ０に応じて開閉し、第３の分離スイッチＳＷ２は第３の列アクセスイネーブル信号ＣＥ２に応じて開閉する。第１の列アクセスイネーブル信号ＣＥ０は、ブロックアドレスＡ６，Ａ７の値が”０”で第１のブロック２０Ａの外部アクセスが要求されている場合にアクティブとなる。また、第３の列アクセスイネーブル信号ＣＥ２は、ブロックアドレスＡ６，Ａ７の値が”２”で第３のブロック２０Ａの外部アクセスが要求されている場合にアクティブとなる。したがって、第１の列アクセスイネーブル信号ＣＥ０がアクティブで第３の列アクセスイネーブル信号ＣＥ２が非アクティブならば、第１の分離スイッチＳＷ１はオンとなり第２の分離スイッチＳＷ２がオフとなって、ブロック０である第１のブロック２０Ａのビット線対ＤＬ０［Ｂ０］がプリアンプＰＡおよびライトドライバＷＤに接続される。
【００７９】
第１の列アクセスイネーブル信号ＣＥ０が非アクティブで第３の列アクセスイネーブル信号ＣＥ２がアクティブならば、第１の分離スイッチＳＷ１はオフとなり第２の分離スイッチＳＷ２がオンとなって、第３のブロック２０Ｃのビット線対ＤＬ０［Ｂ２］がプリアンプＰＡおよびライトドライバＷＤに接続される。
【００８０】
第１の列アクセスイネーブル信号ＣＥ０および第３の列アクセスイネーブル信号ＣＥ２が非アクティブならば、第１の分離スイッチＳＷ１および第２の分離スイッチＳＷ２はオフとなって、ビット線対ＤＬ０［Ｂ０］もビット線対ＤＬ０［Ｂ２］もプリアンプＰＡおよびライトドライバＷＤから分離される。
【００８１】
以上説明したように、第１の共通プリアンプ／ライトドライバ回路２８ＡＣは、第１のブロック２０Ａと第３のブロック２０Ｃとで共用されている。
【００８２】
第２の共通プリアンプ／ライトドライバ２８ＢＤも、第１の共通プリアンプ／ライトドライバ２８ＡＣと同様に、第２のブロック２０Ｂと第４のブロック２０Ｄとで共用されている。なお、共通プリアンプ／ライトドライバ２８ＢＤに接続されるブロックは、第２の列アクセスイネーブルＣＥ１および第４の列アクセスイネーブル信号ＣＥ３によって選択される。第２の列アクセスイネーブル信号ＣＥ１は、ブロックアドレスＡ６，Ａ７の値が”１”で第２のブロック２０Ｂの外部アクセスが要求されている場合にアクティブとなる信号である。また、第４の列アクセスイネーブル信号ＣＥ３は、ブロックアドレスＡ６，Ａ７の値が”３”で第４のブロック２０Ｄの外部アクセスが要求されている場合にアクティブとなる信号である。
【００８３】
Ｆ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００８４】
（１）上記実施例のメモリチップ２００は、列デコーダおよびプリアンプ／ライトドライバの両方を２つのブロックに対して共用する場合を示しているが、いずれか一方のみを共用するようにしてもよい。この場合においても、半導体チップのサイズを小型化することが可能である。
【００８５】
（２）上記実施例のメモリチップ２００は、４つのブロック２０Ａ〜２０Ｄに区分されたメモリセルアレイ２０を有する擬似ＳＲＡＭを例に説明しているが、これに限定されるものではなく、複数のブロックに区分されたメモリセルアレイを有する半導体メモリ装置であってもよい。この場合、複数のブロックを２つのブロックを１組として組み分けし、それぞれの組ごとに列デコーダおよびプリアンプ／ライトドライバを共通化して、列デコーダおよびプリアンプ／ライトドライバを挟んで２つのブロックを配置することにより、半導体メモリ装置のチップサイズを小型化することができる。
【００８６】
なお、ブロックの数は、奇数であってもよい。ただし、奇数の場合には、１つのブロックは列デコーダおよびプリアンプ／ライトドライバを共通化することができないので、偶数であることが好ましい。
【００８７】
また、上記実施例のメモリチップ２００は、本発明を適用した擬似ＳＲＡＭを例に説明しているが、これに限定されるものではなく、複数ブロックに区分されたメモリセルアレイにより構成されるＤＲＡＭやＳＲＡＭ等の各種の半導体メモリ装置において適用可能である。
【図面の簡単な説明】
【図１】本発明の実施例としてのメモリチップ２００の端子の構成を示す説明図である。
【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ２００の動作状態の区分を示す説明図である。
【図３】メモリチップ２００の動作の概要を示すタイミングチャートである。
【図４】メモリチップ２００の内部構成を示すブロック図である。
【図５】メモリチップ２００の複数の回路領域の概略配置図である。
【図６】比較例としての概略配置図である。
【図７】第１の共通列デコーダ５０ＡＣの構成を示すブロック図である。
【図８】第１の共通プリアンプ／ライトドライバ２８ＡＣの構成を示すブロック図である。
【符号の説明】
１０…データ入出力バッファ
２０Ａ〜２０Ｄ…ブロック
２２Ａ〜２２Ｄ…メモリサブアレイ
２４Ａ〜２４Ｄ…行ドライバ
２６Ａ〜２６Ｄ…列ドライバ
２８ＡＣ，２８ＢＤ…共通プリアンプ／ライトドライバ
２８ＡＣ０〜２８ＡＣ１５…共通プリアンプ／ライトドライバ回路
ＰＡ…プリアンプ回路
ＷＤ…ライトドライバ回路
ＳＷ１，ＳＷ２…分離スイッチ
２８Ａ〜２８Ｄ…プリアンプ／ライトドライバ
３０Ａ〜３０Ｄ…行デコーダ
４０Ａ〜４０Ｄ…ブロックコントローラ
５０ＡＣ，５０ＢＤ…共通列デコーダ
５２…列アドレスデコード回路
５４…列ドライブイネーブル信号生成回路
５４Ａ，５４Ｂ…ＡＮＤゲート
５６…プリアンプ／ライトドライバ制御回路
５６Ａ，５６Ｂ…ＡＮＤゲート
５６Ｃ…ＯＲゲート
６０…アドレスバッファ
７０…ブロックデコーダ
８０…列コントローラ
９０…リフレッシュコントローラ
１００…クロックコントローラ
２００…メモリチップ
【発明の属する技術分野】
この発明は、半導体メモリ装置のチップサイズの小型化に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含むメモリセルアレイを備えているとともに、リフレッシュ制御部（リフレッシュコントローラ）を内蔵しており、リフレッシュ動作を内部で実行している。このため、擬似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに擬似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。
【０００４】
【発明が解決しようとする課題】
ところで、擬似ＳＲＡＭの記憶容量は、さらに大容量化が進められており、これに伴って半導体チップのサイズも大型化している。チップサイズが大型化すると、内部の配線長がより長くなる傾向にあり、このため、信号遅延による動作速度の低下等のように動作性能の劣化を招く場合がある。このため、記憶容量が大容量化しても、チップサイズは小型であることが望まれている。
【０００５】
なお、チップサイズの小型化の問題は、擬似ＳＲＡＭだけでなく、ＤＲＡＭやＳＲＡＭ等の種々の半導体メモリ装置において共通する問題である。
【０００６】
この発明は、上述した従来の課題を解決するためになされたものであり、擬似ＳＲＡＭのような半導体メモリ装置のチップサイズを小型化することのできる技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明の半導体メモリ装置は、
メモリセルがマトリクス状に配列された第１と第２のメモリセルブロックと、
前記第１と第２のメモリセルブロックで共用される共通プリアンプ／ライトドライバと、
前記第１と第２のメモリセルブロックで共用され、列選択信号および列ドライブイネーブル信号を第１と第２の列ドライバに供給するとともに、プリアンプイネーブル信号およびライトバッファイネーブル信号を前記共通プリアンプ／ライトドライバに供給する共通列アドレスデコーダと、を備え、
前記第１と第２のメモリセルブロックは、前記メモリセルの列と平行な方向に沿って配列されており、
前記共通プリアンプ／ライトドライバは、前記第１と第２のメモリセルブロックの間に配置されており、
前記共通列アドレスデコーダは、前記共通プリアンプ／ライトドライバに隣接して、前記第１と第２のメモリセルブロックの間に配置されており、
前記半導体メモリ装置は、さらに、
前記第１と第２のメモリセルブロックの間を結ぶビット線対を複数備え、
前記共通プリアンプ／ライトドライバは、
前記ビット線対に接続される共通プリアンプ／ライトドライバ回路を複数備え、
前記共通プリアンプ／ライトドライバ回路の各々は、
前記ビット線対の一方および前記ビット線対の他方に接続されたプリアンプ回路と、
前記ビット線対の一方および前記ビット線対の他方に、前記プリアンプ回路と並列に接続されたライトドライバ回路と、
前記プリアンプ回路およびライトドライバ回路の前記ビット線対上の接点と、前記第１のメモリセルブロックと、の間に配置され、前記プリアンプ回路およびライトドライバ回路を前記第１のメモリセルブロック側に接続する第１のスイッチと、
前記接点と、前記第２のメモリセルブロックと、の間に配置され、前記プリアンプ回路およびライトドライバ回路を前記第２のメモリセルブロック側に接続する第２のスイッチと、を備え、
前記第１と第２のスイッチは、前記第１と第２のメモリセルブロックに対応する第１と第２のブロック選択信号に応じて、制御されることを特徴とする。
【０００８】
この半導体メモリ装置は、第１と第２のメモリセルブロックに対して１つの共通プリアンプ／ライトドライバと共通列アドレスデコーダとを共用している。そして、第１と第２のメモリセルブロックと、共通プリアンプ／ライトドライバと、共通列アドレスデコーダとをメモリセルの列に平行な方向に沿って配置している。ここで、プリアンプ／ライトドライバおよび列アドレスデコーダを共用しない場合には、通常、メモリセルの列に平行な方向に沿って２つのプリアンプ／ライトドライバおよび列アドレスデコーダが配置される。従って、本発明の第１の半導体メモリ装置においては、メモリセルの列に平行な方向の半導体チップのサイズを小型化することが可能である。
【０００９】
また、例えば、共通プリアンプ／ライトドライバが第１と第２のメモリセルブロックの間ではなく、どちらか一方のメモリセルブロックのメモリセルの列に平行な方向の外側の端部に配置されている場合には、共通プリアンプ／ライトドライバと２つのメモリセルブロックとを結ぶそれぞれの接続線の長さが、一方は長く他方は短いことになる。しかしながら、上記半導体メモリ装置では、共通プリアンプ／ライトドライバが２つのメモリセルブロックの間に配置されているので、共通プリアンプ／ライトドライバを、上記のようにどちらか一方のメモリセルブロックの外側の端部に配置されている場合に比べて、共通プリアンプ／ライトドライバと２つのメモリセルブロックとを結ぶそれぞれの接続線の長さの差が小さくなるように短くすることができる。これにより、配線長に応じて発生する信号遅延による動作性能の劣化を抑制することが可能である。また、共通列アドレスデコーダが第１と第２のメモリセルブロックの間ではなく、どちらか一方のメモリセルブロックのメモリセルの列に平行な方向の外側の端部に配置されている場合に比べて、共通列アドレスデコーダと第１と第２のメモリセルブロックとを結ぶそれぞれの接続線の長さの差が小さくなるように短くすることができる。これにより、配線長に応じて発生する信号遅延による動作性能の劣化を抑制することができる。
【００１１】
また、共通プリアンプ／ライトドライバを、上記のようにすれば、共通プリアンプ／ライトバルブを容易に実現することが可能である。
【００１８】
なお、上記半導体メモリ装置において、
前記第１の列ドライバは前記第１のメモリセルブロックの前記共通列アドレスデコーダ側の端部に備えられ、前記第２の列ドライバは前記第２のメモリセルブロックの前記共通列アドレスデコーダ側の端部に備えられており、
前記共通列アドレスデコーダは、
入力される列アドレスに応じて変換される１組の列選択信号を前記第１と第２の列ドライバに共通に供給する列アドレスデコード部と、
前記第１と第２の列ドライバの動作をイネーブルするための第１と第２の列ドライブイネーブル信号を前記第１と第２の列ドライバに供給する列ドライブイネーブル信号生成部と、を備えることが好ましい。
【００１９】
こうすれば、共通列デコーダを容易に実現することが可能である。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．メモリチップの端子構成と動作状態の概要：
Ｂ．メモリチップ内部の全体構成：
Ｃ．メモリチップ内部の全体配置：
Ｄ．共通列デコーダの構成：
Ｅ．共通プリアンプ／ライトドライバの構成：
Ｆ．変形例：
【００２１】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、本発明の実施例としてのメモリチップ２００の端子の構成を示す説明図である。メモリチップ２００は、以下のような端子を有している。
【００２２】
ＣＬＫ：クロック入力端子，
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
ＺＺ：スヌーズ入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子（出力許可信号入力端子），
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２３】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。
【００２４】
このメモリチップ２００は、ＳＲＡＭとほぼ同じ手順でアクセスすることが可能な擬似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられたＤＲＡＭを利用して構成されているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ２００には、リフレッシュコントローラ９０が内蔵されている。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュ（ＲＦ）コントローラ９０によるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２５】
クロック信号ＣＬＫは、外部アクセスの開始と、内部リフレッシュの開始との同期を取るための同期信号として使用される。すなわち、アドレスＡ０〜Ａ１９やチップセレクト信号＃ＣＳは、クロック信号ＣＬＫに同期して外部装置から入力される。また、内部リフレッシュも、通常はこのクロック信号ＣＬＫに同期して行われる。内蔵されたリフレッシュコントローラ９０は、このクロック信号ＣＬＫに同期して外部アクセスと内部リフレッシュとの調停を行っている。
【００２６】
なお、本明細書において、「ある信号がクロック信号ＣＬＫに同期する」という文言は、その信号がクロック信号ＣＬＫのエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、クロック信号ＣＬＫのエッジと一定の時間的な関係を保って発生することを意味している。
【００２７】
図１に示すチップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、メモリチップ２００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ２００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２８】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）でスヌーズ信号ＺＺがＨレベルのときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２９】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺが共にＨレベルのときには、スタンバイサイクルが行われる。スタンバイサイクルでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００３０】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときにスヌーズ信号ＺＺがＬレベルになると、メモリチップ２００はスヌーズ状態（「パワーダウン状態」とも呼ぶ）に移行する。スヌーズ状態では、リフレッシュ動作に必要な回路以外は停止している。スヌーズ状態での消費電力は極めて少ないので、メモリ内のデータのバックアップに適している。
【００３１】
なお、リフレッシュ動作は、オペレーションサイクルとスタンバイサイクルでは第１のリフレッシュモードに従って実行され、スヌーズ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイミング信号を発生した後に、クロック信号ＣＬＫに同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はクロック信号ＣＬＫと非同期に行われるので、クロック信号ＣＬＫは不要である。このように、このメモリチップ２００は、３つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【００３２】
上述した３つの信号ＣＬＫ，＃ＣＳ，ＺＺ以外の信号は、通常のメモリチップに使用されるものとほぼ同じものである。図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３３】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して読み出しや書き込みを行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブル信号＃ＵＢをＨレベルに設定すると、１ワードの下位８ビットのみに関して読み出しや書き込みが行われる。なお、図１では、電源端子は省略されている。
【００３４】
図３は、メモリチップ２００の動作の概要を示すタイミングチャートである。図２に示した３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの変化に応じて、随時判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ２００のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３５】
図３の４番目のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、スタンバイサイクルが開始される。５番目のサイクルでは、さらに、スヌーズ信号ＺＺがＬレベルに下がっているので、メモリチップ２００はスヌーズ状態となる。
【００３６】
なお、図３に示した信号の中で、チップセレクト信号＃ＣＳとアドレスＡ０〜Ａ１９は、クロック信号ＣＬＫに同期して外部装置（例えばＣＰＵ）から入力される。具体的には、チップセレクト信号＃ＣＳとアドレスＡ０〜Ａ１９は、クロック信号ＣＬＫの立ち上がりエッジよりも所定の時間（セットアップ時間）だけ早くメモリチップ２００に入力される。この理由は、クロック信号ＣＬＫの立ち上がりエッジにおいて、これらの信号＃ＣＳ，Ａ０〜Ａ１９の値が確定しているようにするためである。
【００３７】
Ｂ．メモリチップ内部の全体構成：
図４は、メモリチップ２００の内部構成を示すブロック図である。このメモリチップ２００は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０とを備えている。
【００３８】
メモリセルアレイ２０は、４つのブロック２０Ａ〜２０Ｄに区分されている。ブロックの参照符号２０Ａ〜２０Ｄの最後の文字Ａ〜Ｄは、後述するブロックアドレスＡ６，Ａ７の値によって選択されるブロックの番号０〜３に対応する。第１のブロック２０Ａは、メモリセルサブアレイ２２Ａと、行ドライバ２４Ａと、列ドライバ２６Ａとを備えている。他のブロック２０Ｂ〜２０Ｄも同様である。
【００３９】
第１の共通プリアンプ／ライトドライバ（ＣＰＡ／ＣＷＤ）２８ＡＣは、第１のブロック２０Ａのサブアレイ２２Ａおよび第３のブロック２０Ｃのサブアレイ２２Ｃと、データ入出力バッファ１０との間のデータのやり取りを可能とする。第２の共通プリアンプ／ライトドライバ２８ＢＤは、第２のブロック２０Ｂのサブアレイ２２Ｂおよび第４のブロック２０Ｄのサブアレイ２２Ｄと、データ入出力バッファ１０との間のデータのやり取りを可能とする。なお、サブアレイ２２Ａ〜２２Ｄには、図示しないプリチャージ回路やセンスアンプなども設けられている。
【００４０】
なお、各ブロック２０Ａ〜２０Ｄの構成はほぼ同じなので、以下では主に第１のブロック２０Ａと、これに関連する他の回路について説明する。
【００４１】
１つのブロック２０Ａの構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、サブアレイ２２Ａは、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。行ドライバ２４Ａは、行デコーダ３０Ａから供給されるワード線選択信号に従ってサブアレイ２２Ａ内の複数本のワード線のうちの１本を選択して活性化する。列ドライバ２６Ａは、後述する共通列デコーダ５０ＡＣから供給されるビット線選択信号に従ってサブアレイ２２Ａ内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。従って、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、１つのブロック内の１６ビット（１ワード）のデータに同時にアクセスすることが可能である。
【００４２】
図４の左下側に示すアドレスバッファ６０には、２０ビットのアドレスＡ０〜Ａ１９が入力される。アドレスＡ０〜Ａ１９は、クロック信号ＣＬＫに同期してアドレスバッファ６０内でラッチされ、他の回路に供給される。最も下位の６ビットのアドレスＡ０〜Ａ５は列アドレスとして用いられ、最も上位の１２ビットのアドレスＡ８〜Ａ１９は行アドレスとして用いられる。また、行アドレスと列アドレスの間の２ビットのアドレスＡ６，Ａ７は、４つのブロック２０Ａ〜２０Ｄのうちのいずれか１つを選択するためのブロックアドレスとして用いられる。従って、ブロックアドレスＡ６，Ａ７によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ０〜Ａ５と行アドレスＡ８〜Ａ１９によって１ワード分（１６ビット）のデータが選択される。選択された１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。なお、行アドレスと列アドレスとブロックアドレスとは、上記のように限定される必要はなく、２０ビットの入力アドレスＡ０〜Ａ１９のうち、１２ビットを行アドレスとし、残りの８ビットの入力アドレスのうち６ビットを列アドレスとするとともに、２ビットをブロックアドレスと設定するようにしてもよい。
【００４３】
ブロックアドレスＡ６，Ａ７は、ブロックデコーダ７０に入力され、これに応じてブロック選択信号ＢＫ０〜ＢＫ３が出力される。例えば。１つのブロック選択信号ＢＫ０がアクティブ（Ｈレベル）に設定されている場合には、対応するブロック２０Ａに外部アクセスが要求されていることを示している。従って、ブロックアドレスＡ６，Ａ７によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ０〜Ａ５と行アドレスＡ８〜Ａ１９によって１ワード分（１６ビット）のデータが選択される。選択された１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。
【００４４】
各ブロック２０Ａ〜２０Ｄには、それぞれ、行デコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄとがこの順に接続されている。また、第１のブロック２０Ａおよび第３のブロック２０Ｃには、第１の共通列デコーダ５０ＡＣが接続されており、第２のブロック２０Ｂおよび第４のブロック２０Ｄには、第２の共通列デコーダ５０ＢＤが接続されている。２つの共通列デコーダ５０ＡＣ，５０ＢＤには、列コントローラ８０が接続されている。
【００４５】
メモリチップ２００内には、さらに、リフレッシュコントローラ９０と、クロックコントローラ１００とが設けられている。
【００４６】
図４のリフレッシュコントローラ９０は、内蔵するリフレッシュタイマによって生成されるリフレッシュタイミング信号に応じて、各ブロック２０Ａ〜２０Ｄのリフレッシュを制御する。
【００４７】
ブロックコントローラ４０Ａ〜４０Ｄには、ブロック選択信号ＢＫ０〜ＢＫ３とともに、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が供給されている。リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２０Ｄにおいてリフレッシュ動作を開始すべきことを意味している。ブロックコントローラ４０Ａ〜４０Ｄは、これらの信号ＢＫ０〜ＢＫ３，ＲＦＲＥＱ０〜ＲＦＲＥＱ３に応じて、４つのブロック２０Ａ〜２０Ｄに対する外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３と、リフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３との出力レベルをそれぞれ設定することによって行われる。また、ブロックコントローラ４０Ａ〜４０Ｄは、ブロック選択信号ＢＫ０〜ＢＫ３に応じて列アクセスイネーブル信号ＣＥ０〜ＣＥ３を出力する。なお、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３は、行アクセスイネーブル信号でもある。
【００４８】
行デコーダ３０Ａ〜３０Ｄは、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置から与えられた行アドレスＡ８〜Ａ１９と、リフレッシュコントローラ９０から与えられたリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、選択されたアドレスに対応するワード線選択信号を行ドライバ２４Ａ〜２４Ｄに供給する。
【００４９】
列コントローラ８０は、列アクセスイネーブル信号ＣＥ０〜ＣＥ３と、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，＃ＵＢとに従って、列デコードイネーブル信号ＣＤＥとプリアンプイネーブル信号ＰＡＥとライトバッファイネーブル信号ＷＢＥとを共通列デコーダ５０ＡＣ，５０ＢＤにそれぞれ供給する。列デコードイネーブル信号ＣＤＥは、ビット線対の選択動作の許可タイミングを示す信号である。プリアンプイネーブル信号ＰＡＥは、プリアンプによる読出し動作の許可タイミングを示す信号である。ライトバッファイネーブル信号ＷＢＥは、ライトドライバによる書き込み動作の許可タイミングを示す信号である。
【００５０】
第１の共通列デコーダ５０ＡＣは、列アドレスＡ０〜Ａ５に対応するビット線選択信号（列選択信号）を、第１および第３のブロック２０Ａ，２０Ｃの列ドライバ２６Ａ，２６Ｃに供給する。また、第１の共通列デコーダ５０ＡＣは、第１および第３の列ドライバ２６Ａ，２６Ｄに、それぞれ列ドライブイネーブル信号ＣＤＥ０，ＣＤＥ２を供給するとともに、第１の共通プリアンプ／ライトドライバ２８ＡＣに、プリアンプイネーブル信号ＥＰＡＥおよびライトバッファイネーブル信号ＥＷＢＥを供給する。
【００５１】
同様に、第２の共通列デコーダ５０ＢＤは、列アドレスＡ０〜Ａ５をデコードして対応するビット線選択信号を第２および第４のブロック２０Ｂ，２０Ｄの列ドライバ２６Ｂ，２６Ｄに供給する。また、第２および第４の列ドライバ２６Ｂ，２６Ｄに、それぞれ列ドライブイネーブル信号ＣＤＥ１，ＣＤＥ３を供給するとともに、第２の共通プリアンプ／ライトドライバ２８ＢＤにプリアンプイネーブル信号ＯＰＡＥおよびライトバッファイネーブル信号ＯＷＢＥを供給する。
【００５２】
第１ないし第４の列ドライバ２６Ａ〜２６Ｄは、供給される列ドライブイネーブル信号ＣＤＥ０〜ＣＤＥ３に従って、供給されるビット線選択信号に対応するビット線対を選択する。なお、共通列デコーダおよび列ドライバについてはさらに後述する。
【００５３】
選択されたブロックの行ドライバによって活性化されたワード線と、列ドライバによって選択されたビット線対とによって決定されるメモリセルのデータは、共通プリアンプ／ライトドライバ２８ＡＣ，２８ＢＤおよびデータ入出力バッファ１０を介して読み出され、あるいは、メモリセルに対してデータが書き込まれる。
【００５４】
なお、共通列デコーダおよび共通プリアンプ／ライトドライバの詳細は後述する。
【００５５】
Ｃ．メモリチップ内部の全体配置：
図５は、メモリチップ２００の複数の回路領域の概略配置図である。このメモリチップ２００は、４つのブロック２０Ａ〜２０Ｄのうち、第１のブロック２０Ａと第３のブロック２０Ｃを左側領域に配置し、第２のブロック２０Ｂと第４のブロック２０Ｄを右側領域に配置している。
【００５６】
また、左側領域に配置された第１および第３のブロック２０Ａ，２０Ｃのうち第１のブロック２０Ａを上側領域に配置し、第３のブロック２０Ｃを下側領域に配置している。第１のブロック２０Ａの下端部に第１の列ドライバ２４Ａを配置し、その上部に第１のサブアレイ２２Ａを配置している。また、第１のサブアレイ２２Ａの右側に行ドライバ２６Ａを配置している。なお、第１のサブアレイ２２Ａは、行の並ぶ方向（列に平行な方向）が図の上下方向で、列の並ぶ方向（行に平行な方向）が図の左右方向となるように配置されている。
【００５７】
第３のブロック２０Ｃは、第１のブロックと上下対称に配置されている。すなわち、第３のブロック２０Ｃの上端部に第３の列ドライバ２４Ｃを配置し、その下部に第３のサブアレイ２２Ｃを配置している。また、第３のサブアレイ２２Ｃの右側に行ドライバ２６Ｃを配置している。
【００５８】
そして、第１のブロック２０Ａと第３のブロック２０Ｃとの間の中間領域に、第１の共通列デコーダ５０ＡＣと共通プリアンプ／ライトドライバ２８ＡＣとを上下方向に隣接して配置している。
【００５９】
右側領域も左側領域と同様に、第２のブロック２０Ｂを上側領域に配置し、第４のブロック２０Ｄを下側領域に配置している。そして、第２のブロック２０Ｂと第４のブロック２０Ｄとの間の中間領域に、第２の共通列デコーダ５０ＢＤと共通プリアンプ／ライトドライバ２８ＢＤとを上下方向に隣接して配置している。
【００６０】
その他の種々の回路は中央のロジック領域に配置されている。
【００６１】
なお、図５では、共通列デコーダ５０ＡＣ，５０ＢＤを上側に配置し、共通プリアンプ／ライトドライバ２８ＡＣ，２８ＢＤを下側に配置しているが、それぞれ上下逆であってもよい。
【００６２】
図６は、比較例としての概略配置図である。この比較例は、列デコーダおよびプリアンプ／ライトドライバを共通化しない場合、具体的には、４つのブロック２０Ａ〜２０Ｄのそれぞれに列デコーダ５０Ａ〜５０Ｄおよびプリアンプ／ライトドライバ２８Ａ〜２８Ｄを有している場合の配置例を示している。図６の比較例では、上下方向に配置された２つのブロックの間に、それぞれのブロックの列ドライバおよびプリアンプ／ライトドライバが上下方向に隣接して配置されている。
【００６３】
図５の実施例の配置では、上下方向に配置された２つのブロックの間に、１組の共通列デコーダおよび共通プリアンプ／ライトドライバが配置されているの対して、図６の比較例の配置では、上下方向に配置された２つのブロックの間に、２組の列デコーダおよびプリアンプ／ライトドライバが配置されている。従って、実施例の上下方向のチップサイズＬは、比較例の上下方向のチップサイズＬ’に比べて小さくなる。従って、実施例のメモリチップ２００では、チップサイズを小型にすることが可能である。
【００６４】
また、第１の共通列デコーダ５０ＡＣおよび共通プリアンプ／ライトドライバ２８ＡＣを２つのブロック２０Ａ，２０Ｃの間ではなく上下方向の外側のどちらか一方の端部に配置した場合には、共通列デコーダ５０ＡＣおよび共通プリアンプ／ライトドライバ２８ＡＣとそれぞれのブロック２０Ａ，２０Ｃとを結ぶ接続線の長さが、一方は長く他方は短いことになる。しかしながら、本実施例においては、第１の共通列デコーダ５０ＡＣおよび共通プリアンプ／ライトドライバ２８ＡＣを２つのブロック２０Ａ，２０Ｃの間に配置している。また、第１のブロック２０Ａの列ドライバ２６Ａおよび第３のブロック２０Ｃの列ドライバ２６Ｃは、それぞれ共通列デコーダ５０ＡＣに近い上下方向の隅に配置されている。したがって、２つのメモリセルブロック２０Ａ，２０Ｃの外側のどちらか一方の端部に配置する場合に比べて、共通列デコーダ５０ＡＣおよび共通プリアンプ／ライトドライバ２８ＡＣとそれぞれのブロック２０Ａ，２０Ｃの列ドライバ２６Ａ，２６Ｃとを結ぶ接続線を上下方向に沿って配線して、配線長の差が小さくなるように短くすることができる。
【００６５】
同様に、第２の共通列デコーダ５０ＢＤおよび共通プリアンプ／ライトドライバ２８ＢＤを２つのブロック２０Ｂ，２０Ｄの間に配置しているので、２つのメモリセルブロック２０Ｂ，２０Ｄの上下方向の外側のどちらか一方の端部に配置する場合に比べて、共通列デコーダ５０ＢＤおよび共通プリアンプ／ライトドライバ２８ＢＤとそれぞれのブロック２０Ｂ，２０Ｄの列ドライバ２６Ｂ，２６Ｄとを結ぶ接続線の配線長の差が小さくなるように短くすることができる。従って、配線長に応じて発生する遅延による動作性能の劣化を抑制することが可能である。
【００６６】
Ｄ．共通列デコーダの構成：
図７は、第１の共通列デコーダ５０ＡＣの構成を示すブロック図である。この共通列デコーダ５０ＡＣは、列アドレスデコード回路（列アドレスデコード部）５２と、列ドライブイネーブル信号生成回路（列ドライブイネーブル信号生成部）５４と、プリアンプ／ライトドライバ制御回路５６とを備えている。
【００６７】
列アドレスデコード回路５２は、列アドレスＡ０〜Ａ５に応じて変換されるビット線選択信号ＣＬ０〜ＣＬ６３を第１の列ドライバ２６Ａおよび第３の列ドライバ２６Ｃに供給する。
【００６８】
列ドライブイネーブル信号生成回路５４は、２つのＡＮＤゲート５４Ａ，５４Ｂを備えている。第１のＡＮＤゲート５４Ａには、列コントローラ８０から供給される列デコードイネーブル信号ＣＤＥと、第１のブロックコントローラ４０Ａから供給される第１の列アクセスイネーブル信号ＣＥ０とが入力されている。第１のＡＮＤゲート５４Ａの出力である第１の列ドライブイネーブル信号ＣＤＥ０は、第１の列アクセスイネーブル信号ＣＥ０がＬレベル（非アクティブ）の場合にはＬレベル（非アクティブ）に設定され、Ｈレベル（アクティブ）の場合には列デコードイネーブル信号ＣＤＥと同じレベルに設定される。すなわち、第１の列アクセスイネーブル信号ＣＥ０がＨレベル（アクティブ）の場合には、列デコードイネーブル信号ＣＤＥが第１の列ドライブイネーブル信号ＣＤＥ０として出力される。この第１の列ドライブイネーブル信号ＣＤＥ０は、第１の列ドライバ２６Ａをイネーブルするための信号である。すなわち、第１の列アクセスイネーブル信号ＣＥ０によって第１のブロック２０Ａの列アクセスが許可され、さらに、列デコードイネーブル信号ＣＤＥによって列デコードが許可されると、第１の列ドライバ２６Ａの動作がイネーブルされる。
【００６９】
第２のＡＮＤゲート５４Ｂには、列デコードイネーブル信号ＣＤＥと第３のブロックコントローラ４０Ｃから供給される第３の列アクセスイネーブル信号ＣＥ２とが入力されている。第３の列ドライブイネーブル信号ＣＤＥ２は、第１の列ドライブイネーブル信号ＣＤＥ０と同様に、第３の列アクセスイネーブル信号ＣＥ２に応じて制御される。この第３の列ドライブイネーブル信号ＣＤＥ２は、第３の列ドライバ２６Ｃをイネーブルするための信号である。
【００７０】
第１の列ドライバ２６Ａは、サブアレイ２２Ａ内に備えられている複数組のビット線対に対応する複数のドライブ回路を有している。各ドライブ回路はＡＮＤゲートで構成されており、それぞれに対応するビット線対を示すビット線選択信号ＣＬ０〜ＣＬ６３の１つと、列ドライブイネーブル信号ＣＤＥ０とが入力されている。各ドライブ回路は、第１の列ドライブイネーブル信号ＣＤＥ０に応じて制御される。すなわち、第１の列ドライブイネーブル信号ＣＤＥ０がＬレベル（非アクティブ）の場合には、入力されるビット線選択信号ＣＬ０〜ＣＬ６３のレベルに関わらず、各ドライブ回路の出力は非アクティブ（Ｌレベル）に設定され、Ｈレベル（アクティブ）の場合には入力されるビット線選択信号ＣＬ０〜ＣＬ６３と同じレベルに設定される。
【００７１】
第３の列ドライバ２６Ｃも第１の列ドライバ２６Ａと同様の構成を有しており、第３の列ドライブイネーブル信号ＣＤＥ２に応じて制御される。
【００７２】
プリアンプ／ライトドライバ制御回路５６は、２つのＡＮＤゲート５６Ａ，５６Ｂと１つのＯＲゲート５６Ｃとを備えている。第１のＡＮＤゲート５４Ａには、ＯＲゲート５６Ｃによる２つの列アクセスイネーブル信号ＣＥ０，ＣＥ２のＯＲ信号Ｑ５６Ｃと、プリアンプイネーブル信号ＰＡＥとが入力されている。第２のＡＮＤゲート５４Ａには、ＯＲ信号Ｑ５６Ｃと、ライトバッファイネーブル信号ＷＢＥとが入力されている。第１のＡＮＤゲート５６Ａは、第１の共通プリアンプ／ライトドライバ２８ＡＣに供給する第１の共通プリアンプイネーブル信号ＥＰＡＥを出力する。また、第２のＡＮＤゲート５６Ｂは、第１の共通プリアンプ／ライトドライバ２８ＡＣに供給する第１の共通ライトバッファイネーブル信号ＥＷＢＥを出力する。従って、２つの列アクセスイネーブル信号ＣＥ０，ＣＥ２がいずれもＬレベル（非アクティブ）の場合には、第１の共通プリアンプイネーブル信号ＥＰＡＥおよび共通ライトバッファイネーブル信号ＥＷＢＥは、それぞれＬレベル（非アクティブ）に設定される。また、２つの列アクセスイネーブル信号ＣＥ０，ＣＥ２のうちの一方がＨレベル（アクティブ）の場合には、プリアンプイネーブル信号ＰＡＥおよびライトバッファイネーブル信号ＷＢＥが、それぞれ第１の共通プリアンプイネーブル信号ＥＰＡＥおよび共通ライトバッファイネーブル信号ＥＷＢＥとしてそれぞれ出力される。
【００７３】
なお、後述する第１の共通プリアンプ／ライトドライバ２８ＡＣに内蔵されるプリアンプの動作は、第１の共通プリアンプイネーブル信号ＥＰＡＥに従って制御される。また、第１の共通プリアンプ／ライトドライバ２８ＡＣに内蔵されるライトドライバの動作は、第１の共通ライトバッファイネーブル信号ＥＷＢＥに従って制御される。
【００７４】
以上説明したように、第１の共通列デコーダ５０ＡＣは、第１のブロック２０Ａの列ドライバ２６Ａおよび第３のブロック２０Ｃの列ドライバ２６Ｃの動作を、それぞれの列ドライブイネーブル信号ＣＤＥ０，ＣＤＥ２に応じて制御する構成を有しており、これによって、列アドレスＡ０〜Ａ５に応じてビット線選択信号ＣＬ０〜ＣＬ６３を生成する列アドレスデコード回路５２を、第１と第３のブロック２０Ａ，２０Ｃに対して共通化している。
【００７５】
なお、第２と第４のブロック２０Ｂ，２０Ｄの列ドライバ２６Ｂ，２６Ｄと、これに接続される第２の共通列デコーダ５０ＢＤの構成も、第１と第３のブロック２０Ａ，２０Ｃの列ドライバ２６Ａ，２６Ｃと、これに接続される第１の共通列デコーダ５０ＡＣの構成と同様である。
【００７６】
Ｅ．共通プリアンプ／ライトドライバの構成：
図８は、第１の共通プリアンプ／ライトドライバ２８ＡＣの構成を示すブロック図である。この共通プリアンプ／ライトドライバ２８ＡＣは、１６個の共通プリアンプ／ドライバ回路２８ＡＣ０〜２８ＡＣ１５を有している。これらの共通プリアンプ／ドライバ回路２８ＡＣ０〜２８ＡＣ１５は、１６組のビット線対ＤＬ０［Ｂ０］〜ＤＬ１５［Ｂ０］を介して第１のブロック２０Ａのサブアレイ２２Ａと接続されている。また、共通プリアンプ／ドライバ回路２８ＡＣ０〜２８ＡＣ１５は、１６組のビット線対ＤＬ０［Ｂ２］〜ＤＬ１５［Ｂ２］を介して第３のブロック２０Ｃのサブアレイ２２Ｃにも接続されている。第１群のビット線対ＤＬ０［Ｂ０］〜ＤＬ１５［Ｂ０］には、第１のサブアレイ２２Ａの複数組のビット線対の中から第１のドライバ２６Ａによって選択された１６組のビット線対が接続される。また、第２群のビット線対ＤＬ０［Ｂ２］〜ＤＬ１５［Ｂ２］には、第３のサブアレイ２２Ｃの複数組のビット線対の中から第３のドライバ２６Ｃによって選択された１６組のビット線対が接続される。１６個の共通プリアンプ／ライトドライバ回路２８ＡＣ０〜２８ＡＣ１５は同じ構成を有している。
【００７７】
第１の共通プリアンプ／ライトドライバ回路２８ＡＣ０は、プリアンプ回路ＰＡおよびライトドライバ回路ＷＤを備えている。プリアンプ回路ＰＡおよびライトドライバ回路ＷＤの入力は互いに並列に接続されており、第１の分離スイッチＳＷ１を介して第１のブロック２０Ａの第１のビット線対ＤＬ０［Ｂ０］に接続されるとともに、第２の分離スイッチＳＷ２を介して第３のブロック２０Ｃの第１のデータ線対ＤＬ０［Ｂ２］に接続される。
【００７８】
第１の分離スイッチＳＷ１は第１の列アクセスイネーブル信号ＣＥ０に応じて開閉し、第３の分離スイッチＳＷ２は第３の列アクセスイネーブル信号ＣＥ２に応じて開閉する。第１の列アクセスイネーブル信号ＣＥ０は、ブロックアドレスＡ６，Ａ７の値が”０”で第１のブロック２０Ａの外部アクセスが要求されている場合にアクティブとなる。また、第３の列アクセスイネーブル信号ＣＥ２は、ブロックアドレスＡ６，Ａ７の値が”２”で第３のブロック２０Ａの外部アクセスが要求されている場合にアクティブとなる。したがって、第１の列アクセスイネーブル信号ＣＥ０がアクティブで第３の列アクセスイネーブル信号ＣＥ２が非アクティブならば、第１の分離スイッチＳＷ１はオンとなり第２の分離スイッチＳＷ２がオフとなって、ブロック０である第１のブロック２０Ａのビット線対ＤＬ０［Ｂ０］がプリアンプＰＡおよびライトドライバＷＤに接続される。
【００７９】
第１の列アクセスイネーブル信号ＣＥ０が非アクティブで第３の列アクセスイネーブル信号ＣＥ２がアクティブならば、第１の分離スイッチＳＷ１はオフとなり第２の分離スイッチＳＷ２がオンとなって、第３のブロック２０Ｃのビット線対ＤＬ０［Ｂ２］がプリアンプＰＡおよびライトドライバＷＤに接続される。
【００８０】
第１の列アクセスイネーブル信号ＣＥ０および第３の列アクセスイネーブル信号ＣＥ２が非アクティブならば、第１の分離スイッチＳＷ１および第２の分離スイッチＳＷ２はオフとなって、ビット線対ＤＬ０［Ｂ０］もビット線対ＤＬ０［Ｂ２］もプリアンプＰＡおよびライトドライバＷＤから分離される。
【００８１】
以上説明したように、第１の共通プリアンプ／ライトドライバ回路２８ＡＣは、第１のブロック２０Ａと第３のブロック２０Ｃとで共用されている。
【００８２】
第２の共通プリアンプ／ライトドライバ２８ＢＤも、第１の共通プリアンプ／ライトドライバ２８ＡＣと同様に、第２のブロック２０Ｂと第４のブロック２０Ｄとで共用されている。なお、共通プリアンプ／ライトドライバ２８ＢＤに接続されるブロックは、第２の列アクセスイネーブルＣＥ１および第４の列アクセスイネーブル信号ＣＥ３によって選択される。第２の列アクセスイネーブル信号ＣＥ１は、ブロックアドレスＡ６，Ａ７の値が”１”で第２のブロック２０Ｂの外部アクセスが要求されている場合にアクティブとなる信号である。また、第４の列アクセスイネーブル信号ＣＥ３は、ブロックアドレスＡ６，Ａ７の値が”３”で第４のブロック２０Ｄの外部アクセスが要求されている場合にアクティブとなる信号である。
【００８３】
Ｆ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００８４】
（１）上記実施例のメモリチップ２００は、列デコーダおよびプリアンプ／ライトドライバの両方を２つのブロックに対して共用する場合を示しているが、いずれか一方のみを共用するようにしてもよい。この場合においても、半導体チップのサイズを小型化することが可能である。
【００８５】
（２）上記実施例のメモリチップ２００は、４つのブロック２０Ａ〜２０Ｄに区分されたメモリセルアレイ２０を有する擬似ＳＲＡＭを例に説明しているが、これに限定されるものではなく、複数のブロックに区分されたメモリセルアレイを有する半導体メモリ装置であってもよい。この場合、複数のブロックを２つのブロックを１組として組み分けし、それぞれの組ごとに列デコーダおよびプリアンプ／ライトドライバを共通化して、列デコーダおよびプリアンプ／ライトドライバを挟んで２つのブロックを配置することにより、半導体メモリ装置のチップサイズを小型化することができる。
【００８６】
なお、ブロックの数は、奇数であってもよい。ただし、奇数の場合には、１つのブロックは列デコーダおよびプリアンプ／ライトドライバを共通化することができないので、偶数であることが好ましい。
【００８７】
また、上記実施例のメモリチップ２００は、本発明を適用した擬似ＳＲＡＭを例に説明しているが、これに限定されるものではなく、複数ブロックに区分されたメモリセルアレイにより構成されるＤＲＡＭやＳＲＡＭ等の各種の半導体メモリ装置において適用可能である。
【図面の簡単な説明】
【図１】本発明の実施例としてのメモリチップ２００の端子の構成を示す説明図である。
【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ２００の動作状態の区分を示す説明図である。
【図３】メモリチップ２００の動作の概要を示すタイミングチャートである。
【図４】メモリチップ２００の内部構成を示すブロック図である。
【図５】メモリチップ２００の複数の回路領域の概略配置図である。
【図６】比較例としての概略配置図である。
【図７】第１の共通列デコーダ５０ＡＣの構成を示すブロック図である。
【図８】第１の共通プリアンプ／ライトドライバ２８ＡＣの構成を示すブロック図である。
【符号の説明】
１０…データ入出力バッファ
２０Ａ〜２０Ｄ…ブロック
２２Ａ〜２２Ｄ…メモリサブアレイ
２４Ａ〜２４Ｄ…行ドライバ
２６Ａ〜２６Ｄ…列ドライバ
２８ＡＣ，２８ＢＤ…共通プリアンプ／ライトドライバ
２８ＡＣ０〜２８ＡＣ１５…共通プリアンプ／ライトドライバ回路
ＰＡ…プリアンプ回路
ＷＤ…ライトドライバ回路
ＳＷ１，ＳＷ２…分離スイッチ
２８Ａ〜２８Ｄ…プリアンプ／ライトドライバ
３０Ａ〜３０Ｄ…行デコーダ
４０Ａ〜４０Ｄ…ブロックコントローラ
５０ＡＣ，５０ＢＤ…共通列デコーダ
５２…列アドレスデコード回路
５４…列ドライブイネーブル信号生成回路
５４Ａ，５４Ｂ…ＡＮＤゲート
５６…プリアンプ／ライトドライバ制御回路
５６Ａ，５６Ｂ…ＡＮＤゲート
５６Ｃ…ＯＲゲート
６０…アドレスバッファ
７０…ブロックデコーダ
８０…列コントローラ
９０…リフレッシュコントローラ
１００…クロックコントローラ
２００…メモリチップ
Claims (2)
- 半導体メモリ装置であって、
メモリセルがマトリクス状に配列された第１と第２のメモリセルブロックと、
前記第１と第２のメモリセルブロックで共用される共通プリアンプ／ライトドライバと、
前記第１と第２のメモリセルブロックで共用され、列選択信号および列ドライブイネーブル信号を第１と第２の列ドライバに供給するとともに、プリアンプイネーブル信号およびライトバッファイネーブル信号を前記共通プリアンプ／ライトドライバに供給する共通列アドレスデコーダと、を備え、
前記第１と第２のメモリセルブロックは、前記メモリセルの列と平行な方向に沿って配列されており、
前記共通プリアンプ／ライトドライバは、前記第１と第２のメモリセルブロックの間に配置されており、
前記共通列アドレスデコーダは、前記共通プリアンプ／ライトドライバに隣接して、前記第１と第２のメモリセルブロックの間に配置されており、
前記半導体メモリ装置は、さらに、
前記第１と第２のメモリセルブロックの間を結ぶビット線対を複数備え、
前記共通プリアンプ／ライトドライバは、
前記ビット線対に接続される共通プリアンプ／ライトドライバ回路を複数備え、
前記共通プリアンプ／ライトドライバ回路の各々は、
前記ビット線対の一方および前記ビット線対の他方に接続されたプリアンプ回路と、
前記ビット線対の一方および前記ビット線対の他方に、前記プリアンプ回路と並列に接続されたライトドライバ回路と、
前記プリアンプ回路およびライトドライバ回路の前記ビット線対上の接点と、前記第１のメモリセルブロックと、の間に配置され、前記プリアンプ回路およびライトドライバ回路を前記第１のメモリセルブロック側に接続する第１のスイッチと、
前記接点と、前記第２のメモリセルブロックと、の間に配置され、前記プリアンプ回路およびライトドライバ回路を前記第２のメモリセルブロック側に接続する第２のスイッチと、を備え、
前記第１と第２のスイッチは、前記第１と第２のメモリセルブロックに対応する第１と第２のブロック選択信号に応じて、制御されることを特徴とする、
半導体メモリ装置。 - 請求項１記載の半導体メモリ装置であって、
前記第１の列ドライバは前記第１のメモリセルブロックの前記共通列アドレスデコーダ側の端部に備えられ、前記第２の列ドライバは前記第２のメモリセルブロックの前記共通列アドレスデコーダ側の端部に備えられており、
前記共通列アドレスデコーダは、
入力される列アドレスに応じて変換される１組の列選択信号を前記第１と第２の列ドライバに共通に供給する列アドレスデコード部と、
前記第１と第２の列ドライバの動作をイネーブルするための第１と第２の列ドライブイネーブル信号を前記第１と第２の列ドライバに供給する列ドライブイネーブル信号生成部と、を備える半導体メモリ装置。
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