KR100826696B1 - 집적 회로 장치 및 전자 기기 - Google Patents

Abstract

회로 면적의 축소를 실현할 수 있는 집적 회로 장치, 전자 기기를 제공한다. 집적 회로 장치는, 복수의 회로 블록이 매크로 셀화된 드라이버 매크로 셀을 포함한다. 드라이버 매크로 셀은, 데이터선을 구동하기 위한 데이터 드라이버 블록 DB와, 화상 데이터를 기억하는 메모리 블록 MB와, 데이터 드라이버 블록 DB의 출력선과 데이터선을 전기적으로 접속하기 위한 패드가 배치되는 패드 블록 PDB를 포함한다. 데이터 드라이버 블록 DB와 메모리 블록 MB는 D1 방향을 따라 배치되고, 패드 블록 PDB는, 데이터 드라이버 블록 DB 및 메모리 블록 MB의 D2 방향측으로 배치된다.

회로 블록, 매크로 셀, 데이터 드라이버 블록, 데이터선, 메모리 블록, D1 방향, D2 방향

Description

집적 회로 장치 및 전자 기기{INTEGRATED CIRCUIT DEVICE AND ELECTRONIC INSTRUMENT}

도 1의 (A)(B)(C)는 본 실시예의 비교예의 설명도.

도 2의 (A)(B)는 집적 회로 장치의 실장에 대한 설명도.

도 3은 본 실시예의 집적 회로 장치의 구성예.

도 4는 다양한 타입의 표시 드라이버와 그것이 내장하는 회로 블록의 예.

도 5의 (A)(B)는 본 실시예의 집적 회로 장치의 평면 레이아웃예.

도 6의 (A)(B)는 집적 회로 장치의 단면도의 예.

도 7은 집적 회로 장치의 회로 구성예.

도 8의 (A)(B)(C)는 데이터 드라이버, 주사 드라이버의 구성예.

도 9의 (A)(B)는 전원 회로, 계조 전압 생성 회로의 구성예.

도 10의 (A)(B)(C)는 D/A 변환 회로, 출력 회로의 구성예.

도 11의 (A)(B)는 본 실시예의 매크로 셀화 방법의 설명도.

도 12의 (A)(B)도 본 실시예의 매크로 셀화 방법의 설명도.

도 13은 리피터 블록의 구성예.

도 14의 (A)(B)는 메모리나 데이터 드라이버의 블록 분할 방법의 설명도.

도 15는 1 수평 주사 기간에 화상 데이터를 복수회 판독하는 방법의 설명도.

도 16은 데이터 드라이버, 드라이버 셀의 배치예.

도 17은 서브 픽셀 드라이버 셀의 배치예.

도 18은 센스 앰프, 메모리 셀의 배치예.

도 19는 서브 픽셀 드라이버 셀의 구성예.

도 20은 D/A 변환기의 구성예.

도 21의 (A)(B)(C)는 D/A 변환기의 서브 디코더의 진리값표와, D/A 변환기의 레이아웃의 설명도.

도 22는 패드에의 배선 방법의 설명도.

도 23의 (A)(B)는 전자 기기의 구성예.

<도면의 주요부분에 대한 부호의 설명>

CB1∼CBN : 제1∼제N 회로 블록

DB : 데이터 드라이버 블록

MB : 메모리 블록

PDB : 패드 블록

DMC1∼DMC4 : 드라이버 매크로 셀

DRC1∼DRC30 : 드라이버 셀

SDC1∼SDC180 : 서브 픽셀 드라이버 셀

10 : 집적 회로 장치

12 : 출력측 I/F 영역

14 : 입력측 I/F 영역

20 : 메모리

22 : 메모리 셀 어레이

24 : 로우 어드레스 디코더

26 : 컬럼 어드레스 디코더

28 : 라이트/리드 회로

40 : 로직 회로

42 : 제어 회로

44 : 표시 타이밍 제어 회로

46 : 호스트 인터페이스 회로

48 : RGB 인터페이스 회로

50 : 데이터 드라이버

52 : 데이터 래치 회로

54 : D/A 변환 회로

56 : 출력 회로

70 : 주사 드라이버

72 : 시프트 레지스터

73 : 주사 어드레스 생성 회로

74 : 어드레스 디코더

76 : 레벨 시프터

78 : 출력 회로

90 : 전원 회로

92 : 승압 회로

94 : 레귤레이터 회로

96 : VCOM 생성 회로

98 : 제어 회로

110 : 계조 전압 생성 회로

112 : 선택용 전압 생성 회로

114 : 계조 전압 선택 회로

116 : 조정 레지스터

[특허 문헌1] 일본 특개2001-222249호 공보

본 발명은, 집적 회로 장치 및 전자 기기에 관한 것이다.

액정 패널 등의 표시 패널을 구동하는 집적 회로 장치로서 표시 드라이버(LCD 드라이버)가 있다. 이 표시 드라이버에서는, 저코스트화를 위해 칩 사이즈의 축소가 요구된다.

그러나, 휴대 전화기 등에 내장되는 표시 패널의 크기는 거의 일정하다. 따라서, 미세 프로세스를 채용하여, 표시 드라이버의 집적 회로 장치를 단순하게 쉬 링크하여 칩 사이즈를 축소하려고 하면, 실장이 곤란해지는 등의 문제를 초래한다.

본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적하는 바는, 회로 면적의 축소화를 실현할 수 있는 집적 회로 장치 및 이것을 포함하는 전자 기기를 제공하는 데에 있다.

본 발명은, 복수의 회로 블록이 매크로 셀화된 적어도 1개의 드라이버 매크로 셀을 포함하고, 상기 드라이버 매크로 셀은, 데이터선을 구동하기 위한 데이터 드라이버 블록과, 상기 데이터 드라이버 블록이 상기 데이터선을 구동하기 위해서 이용하는 화상 데이터를 기억하는 메모리 블록과, 상기 데이터 드라이버 블록의 출력선과 상기 데이터선을 전기적으로 접속하기 위한 패드가 배치되는 패드 블록을 포함하고, 상기 데이터 드라이버 블록과 상기 메모리 블록은 제1 방향을 따라 배치되고, 상기 제1 방향에 직교하는 방향을 제2 방향으로 한 경우에, 상기 패드 블록은, 상기 데이터 드라이버 블록 및 상기 메모리 블록의 상기 제2 방향측으로 배치되는 집적 회로 장치에 관계된다.

본 발명에서는, 데이터 드라이버 블록과 메모리 블록과 패드 블록이 일체화되어 드라이버 매크로 셀로서 매크로 셀화된다. 그리고 이 드라이버 매크로 셀에서는, 데이터 드라이버 블록과 메모리 블록은 제1 방향을 따라 배치되고, 패드 블록은 데이터 드라이버 블록 및 메모리 블록의 제2 방향측으로 배치된다. 이와 같이 데이터 드라이버 블록, 패드 블록 등을 매크로 셀화하면, 데이터 드라이버 블록 의 출력선을 예를 들면 수작업의 레이아웃에 의해 패드에 배선하여 완성한 것을, 드라이버 매크로 셀로서 사용할 수 있게 된다. 따라서, 출력선의 배선 영역을 작게 할 수 있어, 집적 회로 장치의 소면적화를 도모할 수 있다. 또한 데이터 드라이버 블록의 제2 방향측의 영역뿐만 아니라 메모리 블록의 제2 방향측의 영역에 대해서도, 패드 배치 영역으로서 이용할 수 있기 때문에, 패드 블록에 낭비 없이 패드를 배치할 수 있어, 레이아웃 효율을 향상시킬 수 있다. 매크로 셀화함으로써, 데이터 드라이버 블록마다 개별의 패드 블록을 작성하는 것이 불필요해져, 설계 기간의 단축을 실현할 수 있다.

또한 본 발명에서는, 상기 데이터 드라이버 블록의 상기 제1 방향에서의 폭을 WDB로 하고, 상기 메모리 블록의 상기 제1 방향에서의 폭을 WMB로 하고, 상기 패드 블록의 상기 제1 방향에서의 폭을 WPB로 한 경우에, WDB+WMB≤WPB이어도 된다.

이러한 관계가 성립되면, 패드 블록 내에 패드를 낭비 없이 배열할 수 있게 되어, 집적 회로 장치의 소면적화를 도모할 수 있다.

또한 본 발명에서는, 상기 데이터 드라이버 블록의 상기 제1 방향에서의 폭을 WDB로 하고, 상기 메모리 블록의 상기 제1 방향에서의 폭을 WMB로 하고, 상기 드라이버 매크로 셀이 부가 회로를 포함하는 경우에서의 상기 부가 회로 블록의 상기 제1 방향에서의 폭을 WAB로 하고, 상기 패드 블록에서의 상기 패드의 상기 제1 방향에서의 패드 피치를 PP로 하고, 패드의 개수를 NP로 한 경우에, (NP-1)×PP<WDB+WMB+WAB<(NP+1)×PP이어도 된다.

이러한 관계가 성립되면, 쓸데없는 빈 영역이 발생하지 않아 균일한 패드 피치로 패드를 배열할 수 있게 된다.

또한 본 발명에서는, WDB+WMB+WAB≤NP×PP이어도 된다.

또한 본 발명에서는, 상기 부가 회로 블록은, 상기 메모리 블록에의 적어도 라이트 데이터 신호를 버퍼링하여 상기 메모리 블록에 출력하는 버퍼를 포함하는 리피터 블록이어도 된다.

부가 회로 블록으로서 이러한 리피터 블록을 설치하면, 메모리 블록에의 라이트 데이터 신호의 상승 파형이나 하강 파형이 둔화되는 것을 저감할 수 있어, 메모리 블록에의 적정한 데이터 기입을 실현할 수 있다.

또한 본 발명에서는, 복수의 상기 드라이버 매크로 셀을 포함하고, 상기 복수의 드라이버 매크로 셀은, 상기 제1 방향을 따라 배치되어도 된다.

이와 같이 하면, 드라이버 매크로 셀을 제1 방향을 따라 배치하는 것만으로, 패드 블록, 데이터 드라이버 블록, 메모리 블록도 제1 방향을 따라 배치되도록 되어, 집적 회로 장치의 효율적인 레이아웃을 실현할 수 있다. 또한, 매크로 셀화함으로써 데이터 드라이버 블록마다 개별의 패드 블록을 작성하는 것이 불필요해져, 설계 기간의 단축을 실현할 수 있다.

또한 본 발명에서는, 상기 데이터 드라이버 블록은, 그 각각이 1 서브 픽셀분의 화상 데이터에 대응하는 데이터 신호를 출력하는 복수의 서브 픽셀 드라이버 셀을 포함하고, 상기 데이터 드라이버 블록에서는, 상기 제1 방향을 따라 복수의 상기 서브 픽셀 드라이버 셀이 배치됨과 함께 상기 제2 방향을 따라 복수의 상기 서브 픽셀 드라이버 셀이 배치되어도 된다.

이와 같이 서브 픽셀 드라이버 셀을 매트릭스 배치하면, 데이터 드라이버의 사양에 따른 유연한 레이아웃 설계가 가능하게 된다.

또한 본 발명은, 데이터선을 구동하기 위한 적어도 1개의 데이터 드라이버 블록을 포함하고, 상기 데이터 드라이버 블록은, 그 각각이 1 서브 픽셀분의 화상 데이터에 대응하는 데이터 신호를 출력하는 복수의 서브 픽셀 드라이버 셀을 포함하고, 상기 서브 픽셀 드라이버 셀의 긴 변을 따른 방향을 제1 방향으로 하고, 상기 제1 방향에 직교하는 방향을 제2 방향으로 한 경우에, 상기 데이터 드라이버 블록에서는, 상기 제1 방향을 따라 복수의 상기 서브 픽셀 드라이버 셀이 배치됨과 함께 상기 제2 방향을 따라 복수의 상기 서브 픽셀 드라이버 셀이 배치되고, 상기 데이터 드라이버 블록의 출력선과 상기 데이터선을 전기적으로 접속하기 위한 패드가, 상기 데이터 드라이버 블록의 상기 제2 방향측으로 배치되는 집적 회로 장치에 관계된다.

본 발명에서는, 복수의 서브 픽셀 드라이버 셀이, 그 긴 변 방향인 제1 방향을 따라 배치됨과 함께 제1 방향에 직교하는 제2 방향을 따라 배치된다. 그리고 이와 같이 매트릭스 배치된 서브 픽셀 드라이버 셀의 제2 방향측으로, 데이터 드라이버 블록(서브 픽셀 드라이버 셀)의 출력선과 데이터선을 전기적으로 접속하기 위한 패드가 배치된다. 이와 같이 하면, 서브 픽셀 드라이버 셀이 그 긴 변 방향인 제1 방향을 따라 스택 배치되기 때문에, 서브 픽셀 드라이버 셀의 짧은 변 방향인 제2 방향에서의 데이터 드라이버 블록의 폭을 작게 할 수 있다. 또한 매트릭스 배 치된 서브 픽셀 드라이버 셀의 제2 방향측의 빈 영역을 유효 활용하여 패드를 배치할 수 있다. 이에 의해 집적 회로 장치의 소면적화를 도모할 수 있다.

또한 본 발명에서는, 상기 복수의 서브 픽셀 드라이버 셀의 각 서브 픽셀 드라이버 셀은, 제1 전압 레벨의 전원으로 동작하는 회로가 배치되는 제1 회로 영역과, 상기 제1 전압 레벨보다도 높은 제2 전압 레벨의 전원으로 동작하는 회로가 배치되는 제2 회로 영역을 갖고, 상기 복수의 서브 픽셀 드라이버 셀은, 각 서브 픽셀 드라이버 셀의 상기 제2 회로 영역끼리 또는 상기 제1 회로 영역끼리가 상기 제1 방향을 따라 인접하도록 배치되어도 된다.

이와 같이 하면, 제1 회로 영역과 제2 회로 영역을 인접시키는 방법에 비하여, 데이터 드라이버 블록의 제1 방향에서의 폭을 작게 할 수 있어, 집적 회로 장치의 소면적화를 도모할 수 있다.

또한 본 발명에서는, 상기 제1 회로 영역에는, 화상 데이터를 래치하는 래치 회로가 배치되고, 상기 제2 회로 영역에는, 계조 전압을 이용하여 화상 데이터의 D/A 변환을 행하는 D/A 변환기가 배치되어도 된다.

또한 본 발명에서는, 화상 데이터를 기억하는 적어도 1개의 메모리 블록을 포함하고, 상기 메모리 블록은, 상기 서브 픽셀 드라이버 셀의 상기 제1 회로 영역에 대하여 인접하여 배치되어도 된다.

이와 같이 하면, 제1 전압 레벨의 전원으로 동작하는 메모리 블록과 서브 픽셀 드라이버 셀의 제1 회로 영역이 인접하여 배치되도록 되기 때문에, 레이아웃 효율을 향상시킬 수 있다.

또한 본 발명에서는, 상기 서브 픽셀 드라이버 셀은, 계조 전압을 이용하여 화상 데이터의 D/A 변환을 행하는 D/A 변환기를 포함하고, 상기 D/A 변환기에 상기 계조 전압을 공급하기 위한 계조 전압 공급선이, 복수의 상기 서브 픽셀 드라이버 셀에 걸쳐 상기 제2 방향을 따라 배선되어도 된다.

이와 같이 하면, 제2 방향을 따라 배치되는 복수의 서브 픽셀 드라이버 셀의 D/A 변환기에 대하여, 제2 방향을 따라 배선되는 계조 전압 공급선에 의해, 계조 전압을 효율적으로 공급할 수 있어, 레이아웃 효율을 향상시킬 수 있다.

또한 본 발명에서는, 상기 계조 전압 공급선은, 상기 D/A 변환기의 배치 영역 상에 배선되어도 된다.

또한, D/A 변환기가 예를 들면 계조 전압 셀렉터 등을 갖는 경우에는, 이 계조 전압 셀렉터의 배치 영역 상에 계조 전압 공급선을 배선하는 것이 바람직하다.

또한 본 발명에서는, 상기 서브 픽셀 드라이버 셀의 상기 D/A 변환기의 배치 영역에서는, 상기 제2 방향을 따라 N형 트랜지스터 영역, P형 트랜지스터 영역이 배치되고, 상기 서브 픽셀 드라이버 셀의 상기 D/A 변환기 이외의 회로의 배치 영역에서는, 상기 제1 방향을 따라 N형 트랜지스터 영역, P형 트랜지스터 영역이 배치되어도 된다.

이와 같이 하면, 제2 방향을 따라 배치되는 N형 트랜지스터 영역의 N형 트랜지스터와 P형 트랜지스터 영역의 P형 트랜지스터에 대하여, 계조 전압 공급선을 공통 접속할 수 있게 되어, 레이아웃 효율을 향상시킬 수 있다. 한편, D/A 변환기 이외의 회로의 N형 트랜지스터 영역, P형 트랜지스터 영역을 제1 방향을 따라 나열 하여 배치하면, 신호의 흐름에 따른 효율적인 레이아웃이 가능해진다.

또한 본 발명은, 상기의 어느 하나에 기재된 집적 회로 장치와, 상기 집적 회로 장치에 의해 구동되는 표시 패널을 포함하는 전자 기기에 관계된다.

<실시예>

이하, 본 발명의 적합한 실시예에 대하여 상세히 설명한다. 또한 이하에 설명하는 본 실시예는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니며, 본 실시예에서 설명되는 구성의 전부가 본 발명의 해결 수단으로서 필수라고 할 수는 없다.

1. 비교예

도 1의 (A)에 본 실시예의 비교예로 되는 집적 회로 장치(500)를 도시한다. 도 1의 (A)의 집적 회로 장치(500)는 메모리 블록 MB(표시 데이터 RAM)와 데이터 드라이버 블록 DB를 포함한다. 그리고 메모리 블록 MB와 데이터 드라이버 블록 DB는 D2 방향을 따라 배치되어 있다. 또한 메모리 블록 MB, 데이터 드라이버 블록 DB는, D1 방향을 따른 길이가 D2 방향에서의 폭에 비하여 긴 초편평한 블록으로 되어 있다.

호스트측으로부터의 화상 데이터는 메모리 블록 MB에 기입된다. 그리고 데이터 드라이버 블록 DB는, 메모리 블록 MB에 기입된 디지털의 화상 데이터를 아날로그의 데이터 전압으로 변환하여, 표시 패널의 데이터선을 구동한다. 이와 같이 도 1의 (A)에서 화상 데이터의 신호의 흐름은 D2 방향이다. 이 때문에, 도 1의 (A)의 비교예에서는, 이 신호의 흐름에 맞추어, 메모리 블록 MB와 데이터 드라이버 블록 DB를 D2 방향을 따라 배치하고 있다. 이와 같이 함으로써, 입력과 출력 사이의 쇼트 패스로 되어, 신호 지연을 최적화할 수 있어, 효율적인 신호 전달이 가능하게 된다.

그런데 도 1의 (A)의 비교예에서는 이하와 같은 과제가 있다.

첫째로, 표시 드라이버 등의 집적 회로 장치에서는, 저코스트화를 위해서 칩 사이즈의 축소가 요구된다. 그런데, 미세 프로세스를 채용하여, 집적 회로 장치(500)를 단순히 쉬링크하여 칩 사이즈를 축소하면, 짧은 변 방향뿐만 아니라 긴 변 방향도 축소되게 된다. 따라서 도 2의 (A)에 도시한 바와 같이 실장의 곤란화 문제를 초래한다. 즉 출력 피치는, 예를 들면 22㎛ 이상인 것이 바람직하지만, 도 2의 (A)와 같은 단순 수축에서는 예를 들면 17㎛ 피치로 되게 되어, 협피치 때문에 실장이 곤란해진다. 또한 표시 패널의 글래스의 액연이 넓어져, 글래스를 취할 수 있는 수가 감소하여, 코스트 증가를 초래한다.

둘째로, 표시 드라이버에서는, 표시 패널의 종류(아몰퍼스 TFT, 저온 폴리실리콘 TFT)나 화소 수(QCIF, QVGA, VGA)나 제품의 사양 등에 따라서, 메모리나 데이터 드라이버의 구성이 변화된다. 따라서 도 1의 (A)의 비교예에서는, 임의의 제품에서는 도 1의 (B)와 같이, 패드 피치와 메모리의 셀 피치와 데이터 드라이버의 셀 피치가 일치하고 있었다고 해도, 메모리나 데이터 드라이버의 구성이 변화되면, 도 1의 (C)에 도시한 바와 같이 이들 피치가 일치하지 않게 된다. 그리고 도 1의 (C)와 같이 피치가 일치하지 않게 되면, 회로 블록 사이에, 피치의 불일치를 흡수하기 위한 쓸데없는 배선 영역을 형성해야만 한다. 특히 D1 방향으로 블록이 편평한 도 1의 (A)의 비교예에서는, 피치의 불일치를 흡수하기 위한 쓸데없는 배선 영역이 커진다. 그 결과, 집적 회로 장치(500)의 D2 방향에서의 폭 W가 커져, 칩 면적이 증가하여, 코스트 증가를 초래한다.

한편, 이러한 사태를 피하기 위해서, 패드 피치와 셀 피치가 일치하도록 메모리나 데이터 드라이버의 레이아웃을 변경하면, 개발 기간이 장기화되어, 결국, 코스트 증가를 초래한다. 즉 도 1의 (A)의 비교예에서는, 각 회로 블록의 회로 구성이나 레이아웃을 개별 설계하고, 그 후에 피치 등을 맞춘다고 하는 작업을 행하기 때문에, 쓸데없는 빈 영역이 발생하거나, 설계가 비효율화되는 등의 문제가 발생한다.

2. 집적 회로 장치의 구성

이상과 같은 문제를 해결할 수 있는 본 실시예의 집적 회로 장치(10)의 구성예를 도 3에 도시한다. 본 실시예에서는, 집적 회로 장치(10)의 짧은 변인 제1 변 SD1로부터 대향하는 제3 변 SD3으로 향하는 방향을 제1 방향 D1로 하고, D1의 반대 방향을 제3 방향 D3으로 하고 있다. 또한 집적 회로 장치(10)의 긴 변인 제2 변 SD2로부터 대향하는 제4 변 SD4로 향하는 방향을 제2 방향 D2로 하고, D2의 반대 방향을 제4 방향 D4로 하고 있다. 또한, 도 3에서는 집적 회로 장치(10)의 좌변이 제1 변 SD1이고, 우변이 제3 변 SD3으로 되어 있지만, 좌변이 제3 변 SD3이고, 우변이 제1 변 SD1이어도 된다.

도 3에 도시한 바와 같이 본 실시예의 집적 회로 장치(10)는, D1 방향을 따라 배치되는 제1∼제N 회로 블록 CB1∼CBN(N은 2 이상의 정수)을 포함한다. 즉, 도 1의 (A)의 비교예에서는 회로 블록이 D2 방향으로 나열되어 있지만, 본 실시예에서는 회로 블록 CB1∼CBN이 D1 방향으로 나열되어 있다. 또한 각 회로 블록은, 도 1의 (A)의 비교예와 같은 초편평한 블록으로 되어 있지 않고, 비교적 스퀘어한 블록으로 되어 있다.

또한 집적 회로 장치(10)는, 제1∼제N 회로 블록 CB1∼CBN의 D2 방향측으로 변 SD4를 따라 형성되는 출력측 I/F 영역(12)(광의로는 제1 인터페이스 영역)을 포함한다. 또한 제1∼제N 회로 블록 CB1∼CBN의 D4 방향측으로 변 SD2를 따라 형성되는 입력측 I/F 영역(14)(광의로는 제2 인터페이스 영역)을 포함한다. 보다 구체적으로는, 출력측 I/F 영역(12)(제1 I/O 영역)은, 회로 블록 CB1∼CBN의 D2 방향측으로, 예를 들면 다른 회로 블록 등을 개재하지 않고서 배치된다. 또한 입력측 I/F 영역(14)(제2 I/O 영역)은, 회로 블록 CB1∼CBN의 D4 방향측으로, 예를 들면 다른 회로 블록 등을 개재하지 않고서 배치된다. 즉 적어도 데이터 드라이버 블록이 존재하는 부분에서, D2 방향에서 1개의 회로 블록(데이터 드라이버 블록)만이 존재한다. 또한 집적 회로 장치(10)를 IP(Intellectual Property) 코어로서 이용하여 다른 집적 회로 장치에 내장하는 경우 등에는, I/F 영역(12, 14) 중 적어도 한쪽을 형성하지 않는 구성으로 할 수도 있다.

출력측(표시 패널측) I/F 영역(12)은, 표시 패널과의 인터페이스로 되는 영역이며, 패드나, 패드에 접속되는 출력용 트랜지스터, 보호 소자 등의 여러 가지의 소자를 포함한다. 구체적으로는, 데이터선에의 데이터 신호나 주사선에의 주사 신호를 출력하기 위한 출력용 트랜지스터 등을 포함한다. 또한 표시 패널이 터치 패 널인 경우 등에는, 입력용 트랜지스터를 포함해도 된다.

입력측(호스트측) I/F 영역(14)은, 호스트(MPU, 화상 처리 컨트롤러, 베이스 밴드 엔진)와의 인터페이스로 되는 영역이며, 패드나, 패드에 접속되는 입력용(입출력용) 트랜지스터, 출력용 트랜지스터, 보호 소자 등의 여러 가지의 소자를 포함할 수 있다. 구체적으로는, 호스트로부터의 신호(디지털 신호)를 입력하기 위한 입력용 트랜지스터나 호스트에의 신호를 출력하기 위한 출력용 트랜지스터 등을 포함한다.

또한, 짧은 변인 변 SD1, SD3을 따른 출력측 또는 입력측 I/F 영역을 형성하도록 하여도 된다. 또한 외부 접속 단자로 되는 범프 등은, I/F(인터페이스) 영역(12, 14)에 설치하여도 되고, 그 이외의 영역(제1∼제N 회로 블록 CB1∼CBN)에 설치하여도 된다. I/F 영역(12, 14) 이외의 영역에 설치하는 경우에는, 금 범프 이외의 소형 범프 기술(수지를 코어로 하는 범프 기술 등)을 이용함으로써 실현된다.

또한 제1∼제N 회로 블록 CB1∼CBN은, 적어도 2개(혹은 3개)의 서로 다른 회로 블록(서로 다른 기능을 갖는 회로 블록)을 포함할 수 있다. 집적 회로 장치(10)가 표시 드라이버인 경우를 예로 들면, 회로 블록 CB1∼CBN은, 데이터 드라이버, 메모리, 주사 드라이버, 로직 회로, 계조 전압 생성 회로, 전원 회로의 블록 중 적어도 2개를 포함할 수 있다. 더 구체적으로는 회로 블록 CB1∼CBN은, 적어도 데이터 드라이버, 로직 회로의 블록을 포함할 수 있고, 또한 계조 전압 생성 회로의 블록을 포함할 수 있다. 또한 메모리 내장 타입의 경우에는 메모리의 블록을 더 포함할 수 있다.

예를 들면 도 4에 여러 가지 타입의 표시 드라이버와 그것이 내장하는 회로 블록의 예를 도시한다. 메모리(RAM) 내장의 아몰퍼스 TFT(Thin Film Transistor) 패널용 표시 드라이버에서는, 회로 블록 CB1∼CBN은, 메모리, 데이터 드라이버(소스 드라이버), 주사 드라이버(게이트 드라이버), 로직 회로(게이트 어레이 회로), 계조 전압 생성 회로(γ 보정 회로), 전원 회로의 블록을 포함한다. 한편, 메모리 내장의 저온 폴리실리콘(LTPS) TFT 패널용 표시 드라이버에서는, 주사 드라이버를 글래스 기판에 형성할 수 있기 때문에, 주사 드라이버의 블록을 생략할 수 있다. 또한 메모리 비내장의 아몰퍼스 TFT 패널용에서는, 메모리의 블록을 생략할 수 있으며, 메모리 비내장의 저온 폴리실리콘 TFT 패널용에서는, 메모리 및 주사 드라이버의 블록을 생략할 수 있다. 또한 CSTN(Color Super Twisted Nematic) 패널, TFD(Thin Film Diode) 패널용에서는, 계조 전압 생성 회로의 블록을 생략할 수 있다.

도 5의 (A)(B)에 본 실시예의 표시 드라이버의 집적 회로 장치(10)의 평면 레이아웃의 예를 도시한다. 도 5의 (A)(B)는, 메모리 내장의 아몰퍼스 TFT 패널용의 예이며, 도 5의 (A)는 예를 들면 QCIF, 32 계조용의 표시 드라이버를 타깃으로 하고, 도 5의 (B)는 QVGA, 64 계조용의 표시 드라이버를 타깃으로 하고 있다.

도 5의 (A)(B)에서는, 제1∼제N 회로 블록 CB1∼CBN은, 제1∼제4 메모리 블록 MB1∼MB4(광의로는 제1∼제I 메모리 블록. I는 2 이상의 정수)를 포함한다. 또한 제1∼제4 메모리 블록 MB1∼MB4의 각각에 대하여, D1 방향을 따라 그 각각이 인접하여 배치되는 제1∼제4 데이터 드라이버 블록 DB1∼DB4(광의로는 제1∼제I 데이터 드라이버 블록)를 포함한다. 구체적으로는 메모리 블록 MB1과 데이터 드라이버 블록 DB1이 D1 방향을 따라 인접하여 배치되고, 메모리 블록 MB2와 데이터 드라이버 블록 DB2가 D1 방향을 따라 인접하여 배치된다. 그리고 데이터 드라이버 블록 DB1이 데이터선을 구동하기 위해서 이용하는 화상 데이터(표시 데이터)는, 인접하는 메모리 블록 MB1이 기억하고, 데이터 드라이버 블록 DB2가 데이터선을 구동하기 위해서 이용하는 화상 데이터는, 인접하는 메모리 블록 MB2가 기억한다.

또한 도 5의 (A)에서는, 메모리 블록 MB1∼MB4 중의 MB1(광의로는 제J 메모리 블록. 1≤J<I)의 D3 방향측으로, 데이터 드라이버 블록 DB1∼DB4 중의 DB1(광의로는 제J 데이터 드라이버 블록)이 인접하여 배치된다. 또한 메모리 블록 MB1의 D1 방향측으로, 메모리 블록 MB2(광의로는 제J+1 메모리 블록)가 인접하여 배치된다. 그리고 메모리 블록 MB2의 D1 방향측으로, 데이터 드라이버 블록 DB2(광의로는 제J+1 데이터 드라이버 블록)가 인접하여 배치된다. 메모리 블록 MB3, MB4, 데이터 드라이버 블록 DB3, DB4의 배치도 마찬가지이다. 이와 같이 도 5의 (A)에서는, MB1, MB2의 경계선에 대하여 선대칭으로 MB1, DB1과 MB2, DB2가 배치되고, MB3, MB4의 경계선에 대하여 선대칭으로 MB3, DB3과 MB4, DB4가 배치된다. 또한 도 5의 (A)에서는, DB2와 DB3이 인접하여 배치되어 있지만, 이들을 인접시키지 않고서, 그 사이에 다른 회로 블록을 배치하여도 된다.

한편, 도 5의 (B)에서는, 메모리 블록 MB1∼MB4 중의 MB1(제J 메모리 블록)의 D3 방향측으로, 데이터 드라이버 블록 DB1∼DB4 중의 DB1(제J 데이터 드라이버 블록)이 인접하여 배치된다. 또한 MB1의 D1 방향측으로 DB2(제J+1 데이터 드라이버 블록)가 배치된다. 또한 DB2의 D1 방향측으로 MB2(제J+1 메모리 블록)가 배치된다. DB3, MB3, DB4, MB4도 마찬가지로 배치된다. 또한 도 5의 (B)에서는, MB1과 DB2, MB2와 DB3, MB3과 DB4가, 각각, 인접하여 배치되어 있지만, 이들을 인접시키지 않고서, 그 사이에 다른 회로 블록을 배치하여도 된다.

도 5의 (A)의 레이아웃 배치에 따르면, 메모리 블록 MB1과 MB2나, MB3과 MB4의 사이에서(제J, 제J+1 메모리 블록 사이에서), 컬럼 어드레스 디코더를 공용할 수 있다고 하는 이점이 있다. 한편, 도 5의 (B)의 레이아웃 배치에 따르면, 데이터 드라이버 블록 DB1∼DB4로부터 출력측 I/F 영역(12)으로의 데이터 신호 출력선의 배선 피치를 균일화할 수 있어, 배선 효율을 향상시킬 수 있다고 하는 이점이 있다.

또한 본 실시예의 집적 회로 장치(10)의 레이아웃 배치는 도 5의 (A)(B)에 한정되지 않는다. 예를 들면 메모리 블록이나 데이터 드라이버 블록의 블록 수를 2, 3 혹은 5 이상으로 해도 되고, 메모리 블록이나 데이터 드라이버 블록을 블록 분할하지 않은 구성으로 하여도 된다. 또한 메모리 블록과 데이터 드라이버 블록이 인접하지 않도록 하는 변형 실시도 가능하다. 또한 메모리 블록, 주사 드라이버 블록, 전원 회로 블록 또는 계조 전압 생성 회로 블록 등을 설치하지 않는 구성으로 하여도 된다. 또한 회로 블록 CB1∼CBN과 출력측 I/F 영역(12)이나 입력측 I/F 영역(14) 사이에, D2 방향에서의 폭이 매우 좁은 회로 블록(WB 이하의 가늘고 긴 회로 블록)을 설치하여도 된다. 또한 회로 블록 CB1∼CBN이, 서로 다른 회로 블록이 D2 방향으로 다단으로 나열된 회로 블록을 포함해도 된다. 예를 들면 주사 드라이버 회로와 전원 회로를 하나의 회로 블록으로 한 구성으로 하여도 된다.

도 6의 (A)에 본 실시예의 집적 회로 장치(10)의 D2 방향을 따른 단면도의 예를 도시한다. 여기서 W1, WB, W2는, 각각, 출력측 I/F 영역(12), 회로 블록 CB1∼CBN, 입력측 I/F 영역(14)의 D2 방향에서의 폭이다. 또한 W는 집적 회로 장치(10)의 D2 방향에서의 폭이다.

본 실시예에서는 도 6의 (A)에 도시한 바와 같이, D2 방향에서, 회로 블록 CB1∼CBN(데이터 드라이버 블록 DB)과 출력측, 입력측 I/F 영역(12, 14) 사이에 다른 회로 블록이 개재되지 않는 구성으로 할 수 있다. 따라서, W1+WB+W2≤W<W1+2×WB+W2로 할 수 있어, 가늘고 긴 집적 회로 장치를 실현할 수 있다. 구체적으로는, D2 방향에서의 폭 W는, W<2㎜로 할 수 있고, 더 구체적으로는 W<1.5㎜로 할 수 있다. 또한 칩의 검사나 마운팅을 고려하면, W>0.9㎜인 것이 바람직하다. 또한 긴 변 방향에서의 길이 LD는, 15㎜<LD<27㎜로 할 수 있다. 또한 칩 형상비 SP=LD/W는, SP>10으로 할 수 있고, 더 구체적으로는 SP>12로 할 수 있다.

또한 도 6의 (A)의 폭 W1, WB, W2는, 각각, 출력측 I/F 영역(12), 회로 블록 CB1∼CBN, 입력측 I/F 영역(14)의 트랜지스터 형성 영역(벌크 영역, 액티브 영역)의 폭이다. 즉 I/F 영역(12, 14)에는, 출력용 트랜지스터, 입력용 트랜지스터, 입출력용 트랜지스터, 정전 보호 소자의 트랜지스터 등이 형성된다. 또한 회로 블록 CB1∼CBN에는, 회로를 구성하는 트랜지스터가 형성된다. 그리고 W1, WB, W2는, 이러한 트랜지스터가 형성되는 웰 영역이나 확산 영역 등을 기준으로 정해진다. 예 를 들면, 보다 슬림한 가늘고 긴 집적 회로 장치를 실현하기 위해서는, 회로 블록 CB1∼CBN의 트랜지스터 상에도 범프(능동면 범프)를 형성하는 것이 바람직하다. 구체적으로는, 그 코어가 수지로 형성되고, 수지의 표면에 금속층이 형성된 수지 코어 범프 등을 트랜지스터(액티브 영역) 상에 형성한다. 그리고 이 범프(외부 접속 단자)는, I/F 영역(12, 14)에 배치되는 패드에, 금속 배선에 의해 접속된다. 본 실시예의 W1, WB, W2는, 이러한 범프의 형성 영역의 폭이 아니라, 범프의 아래에 형성되는 트랜지스터 형성 영역의 폭이다.

또한 회로 블록 CB1∼CBN의 각각의 D2 방향에서의 폭은, 예를 들면 동일한 폭으로 통일할 수 있다. 이 경우, 각 회로 블록의 폭은, 실질적으로 동일하면 되고, 예를 들면 수㎛∼20㎛(수십㎛) 정도의 차이는 허용 범위 내이다. 또한 회로 블록 CB1∼CBN 중에, 폭이 서로 다른 회로 블록이 존재하는 경우에는, 폭 WB는, 회로 블록 CB1∼CBN의 폭 중의 최대 폭으로 할 수 있다. 이 경우의 최대 폭은, 예를 들면 데이터 드라이버 블록의 D2 방향에서의 폭으로 할 수 있다. 혹은 메모리 내장의 집적 회로 장치의 경우에는 메모리 블록의 D2 방향에서의 폭으로 할 수 있다. 또한 회로 블록 CB1∼CBN과 I/F 영역(12, 14) 사이에는, 예를 들면 20∼30㎛ 정도의 폭의 빈 영역을 형성할 수 있다.

또한 본 실시예에서는, 출력측 I/F 영역(12)에는 D2 방향에서의 단 수가 1단 또는 복수 단으로 되는 패드를 배치할 수 있다. 따라서 패드 폭(예를 들면 0.1㎜)이나 패드 피치를 고려하면, 출력측 I/F 영역(12)의 D2 방향에서의 폭 W1은, 0.13㎜≤W1≤0.4㎜로 할 수 있다. 또한 입력측 I/F 영역(14)에는, D2 방향에서의 단 수가 1단으로 되는 패드를 배치할 수 있기 때문에, 입력측 I/F 영역(14)의 폭 W2는, 0.1㎜≤W2≤0.2㎜로 할 수 있다. 또한 가늘고 긴 집적 회로 장치를 실현하기 위해서는, 회로 블록 CB1∼CBN 상에, 로직 회로 블록으로부터의 로직 신호나, 계조 전압 생성 회로 블록으로부터의 계조 전압 신호나, 전원 배선을, 글로벌 배선에 의해 형성할 필요가 있어, 이들 배선 폭은 합계로 예를 들면 0.8∼0.9㎜ 정도로 된다. 따라서, 이들을 고려하면, 회로 블록 CB1∼CBN의 폭 WB는, 0.65㎜≤WB≤1.2㎜로 할 수 있다.

그리고 W1=0.4㎜, W2=0.2㎜였다고 해도, 0.65㎜≤WB≤1.2㎜이기 때문에, WB>W1+W2가 성립된다. 또한 W1, WB, W2가 가장 작은 값인 경우에는, W1=0.13㎜, WB=0.65㎜, W2=0.1㎜로 되어, 집적 회로 장치의 폭은 W=0.88㎜ 정도로 된다. 따라서, W=0.88㎜<2×WB=1.3㎜이 성립한다. 또한 W1, WB, W2가 가장 큰 값인 경우에는, W1=0.4㎜, WB=1.2㎜, W2=0.2㎜로 되어, 집적 회로 장치의 폭은 W=1.8㎜ 정도로 된다. 따라서, W=1.8㎜<2×WB=2.4㎜가 성립된다. 따라서 W<2×WB의 관계식이 성립되어, 가늘고 긴 집적 회로 장치를 실현할 수 있다.

도 1의 (A)의 비교예에서는, 도 6의 (B)에 도시한 바와 같이 2 이상의 복수의 회로 블록이 D2 방향을 따라 배치된다. 또한 D2 방향에서, 회로 블록 사이나, 회로 블록과 I/F 영역 사이에 배선 영역이 형성된다. 따라서 집적 회로 장치(500)의 D2 방향(짧은 변 방향)에서의 폭 W가 커지게 되어, 슬림한 가늘고 긴 칩을 실현할 수 없다. 따라서 미세 프로세스를 이용하여 칩을 쉬링크해도, 도 2의 (A)에 도시한 바와 같이 D1 방향(긴 변 방향)에서의 길이 LD도 짧아지게 되어, 출력 피치가 협피치로 되기 때문에, 실장의 곤란화를 초래한다.

이에 대하여 본 실시예에서는 도 3, 도 5의 (A)(B)에 도시한 바와 같이 복수의 회로 블록 CB1∼CBN이 D1 방향을 따라 배치된다. 또한 도 6의 (A)에 도시한 바와 같이, 패드(범프)의 아래에 트랜지스터(회로 소자)를 배치할 수 있다(능동면 범프). 또한 회로 블록 내의 배선인 로컬 배선보다도 상층(패드보다도 하층)에서 형성되는 글로벌 배선에 의해, 회로 블록 사이나, 회로 블록과 I/F 영역 사이 등에서의 신호선을 형성할 수 있다. 따라서 도 2의 (B)에 도시한 바와 같이, 집적 회로 장치(10)의 D1 방향에서의 길이 LD를 유지한 상태 그대로, D2 방향에서의 폭 W를 좁게 할 수 있어, 초슬림한 가늘고 긴 칩을 실현할 수 있다. 그 결과, 출력 피치를 예를 들면 22㎛ 이상으로 유지할 수 있어, 실장을 용이화할 수 있다.

또한 본 실시예에서는 복수의 회로 블록 CB1∼CBN이 D1 방향을 따라 배치되기 때문에, 제품의 사양 변경 등에 용이하게 대응할 수 있다. 즉 공통의 플랫폼을 이용하여 여러 가지 사양의 제품을 설계할 수 있기 때문에, 설계 효율을 향상시킬 수 있다. 예를 들면 도 5의 (A)(B)에서, 표시 패널의 화소 수나 계조 수가 증감한 경우에도, 메모리 블록이나 데이터 드라이버 블록의 블록 수나, 1 수평 주사 기간에서의 화상 데이터의 판독 횟수 등을 증감하는 것만으로 대응할 수 있다. 또한 도 5의 (A)(B)는 메모리 내장의 아몰퍼스 TFT 패널용의 예이지만, 메모리 내장의 저온 폴리실리콘 TFT 패널용의 제품을 개발하는 경우에는, 회로 블록 CB1∼CBN 중으로부터 주사 드라이버 블록을 제거하는 것만으로 완료된다. 또한 메모리 비내장의 제품을 개발하는 경우에는, 메모리 블록을 제거하면 완료된다. 그리고 이와 같 이 사양에 맞추어 회로 블록을 제거하더라도, 본 실시예에서는, 그것이 다른 회로 블록에 미치는 영향이 최소한으로 억제되기 때문에, 설계 효율을 향상시킬 수 있다.

또한 본 실시예에서는, 각 회로 블록 CB1∼CBN의 D2 방향에서의 폭(높이)을, 예를 들면 데이터 드라이버 블록이나 메모리 블록의 폭(높이)으로 통일할 수 있다. 그리고 각 회로 블록의 트랜지스터 수가 증감한 경우에는, 각 회로 블록의 D1 방향에서의 길이를 증감함으로써 조정할 수 있기 때문에, 설계를 더욱 효율화할 수 있다. 예를 들면 도 5의 (A)(B)에서, 계조 전압 생성 회로 블록이나 전원 회로 블록의 구성이 변경으로 되어, 트랜지스터 수가 증감한 경우에도, 계조 전압 생성 회로 블록이나 전원 회로 블록의 D1 방향에서의 길이를 증감함으로써 대응할 수 있다.

또한 제2 비교예로서, 예를 들면 데이터 드라이버 블록을 D1 방향으로 가늘고 길게 배치하고, 데이터 드라이버 블록의 D4 방향측으로, 메모리 블록 등의 다른 복수의 회로 블록을 D1 방향을 따라 배치하는 방법도 생각된다. 그러나 이 제2 비교예에서는, 메모리 블록 등의 다른 회로 블록과 출력측 I/F 영역 사이에, 폭이 큰 데이터 드라이버 블록이 개재되도록 되기 때문에, 집적 회로 장치의 D2 방향에서의 폭 W가 커지게 되어, 슬림한 가늘고 긴 칩의 실현이 곤란해진다. 또한 데이터 드라이버 블록과 메모리 블록 사이에 쓸데없는 배선 영역이 발생하게 되어, 폭 W가 더욱 커지게 된다. 또한 데이터 드라이버 블록이나 메모리 블록의 구성이 바뀐 경우에는, 도 1의 (B)(C)에서 설명한 피치의 불일치의 문제가 발생하여, 설계 효율을 향상시킬 수 없다.

또한 본 실시예의 제3 비교예로서, 동일한 기능의 회로 블록(예를 들면 데이터 드라이버 블록)만을 블록 분할하여, D1 방향으로 나열하여 배치하는 방법도 생각된다. 그러나, 이 제3 비교예에서는, 집적 회로 장치에 동일 기능(예를 들면 데이터 드라이버의 기능)밖에 갖게 할 수 없기 때문에, 다양한 제품 전개를 실현할 수 없다. 이에 대하여 본 실시예에서는, 회로 블록 CB1∼CBN은, 적어도 2개의 서로 다른 기능을 갖는 회로 블록을 포함한다. 따라서 도 4, 도 5의 (A)(B)에 도시한 바와 같이 여러 가지 타입의 표시 패널에 대응한 다양한 기종의 집적 회로 장치를 제공할 수 있다고 하는 이점이 있다.

3. 회로 구성

도 7에 집적 회로 장치(10)의 회로 구성예를 도시한다. 또한 집적 회로 장치(10)의 회로 구성은 도 7에 한정되는 것이 아니라, 다양한 변형 실시가 가능하다. 메모리(20)(표시 데이터 RAM)는 화상 데이터를 기억한다. 메모리 셀 어레이(22)는 복수의 메모리 셀을 포함하고, 적어도 1 프레임(1 화면)분의 화상 데이터(표시 데이터)를 기억한다. 이 경우, 1 화소는 예를 들면 R, G, B의 3 서브 픽셀(3 도트)로 구성되고, 각 서브 픽셀에 대하여 예를 들면 6 비트(k 비트)의 화상 데이터가 기억된다. 로우 어드레스 디코더(24)(MPU/LCD 로우 어드레스 디코더)는 로우 어드레스에 대한 디코드 처리를 행하여, 메모리 셀 어레이(22)의 워드선의 선택 처리를 행한다. 컬럼 어드레스 디코더(26)(MPU 컬럼 어드레스 디코더)는 컬럼 어드레스에 대한 디코드 처리를 행하여, 메모리 셀 어레이(22)의 비트선의 선택 처리를 행한다. 라이트/리드 회로(28)(MPU 라이트/리드 회로)는 메모리 셀 어레 이(22)에의 화상 데이터의 라이트 처리나, 메모리 셀 어레이(22)로부터의 화상 데이터의 리드 처리를 행한다. 또한 메모리 셀 어레이(22)의 액세스 영역은, 예를 들면 스타트 어드레스와 엔드 어드레스를 쌍정점으로 하는 사각형으로 정의된다. 즉 스타트 어드레스의 컬럼 어드레스 및 로우 어드레스와, 엔드 어드레스의 컬럼 어드레스 및 로우 어드레스로 액세스 영역이 정의되어, 메모리 액세스가 행해진다.

로직 회로(40)(예를 들면 자동 배치 배선 회로)는, 표시 타이밍을 제어하기 위한 제어 신호나 데이터 처리 타이밍을 제어하기 위한 제어 신호 등을 생성한다. 이 로직 회로(40)는 예를 들면 게이트 어레이(G/A) 등의 자동 배치 배선에 의해 형성할 수 있다. 제어 회로(42)는 각종 제어 신호를 생성하거나, 장치 전체의 제어를 행한다. 구체적으로는 계조 전압 생성 회로(110)에 계조 특성(γ 특성)의 조정 데이터(γ 보정 데이터)를 출력하거나, 전원 회로(90)의 전압 생성을 제어한다. 또한 로우 어드레스 디코더(24), 컬럼 어드레스 디코더(26), 라이트/리드 회로(28)를 이용한 메모리에의 라이트/리드 처리를 제어한다. 표시 타이밍 제어 회로(44)는 표시 타이밍을 제어하기 위한 각종 제어 신호를 생성하고, 메모리로부터 표시 패널측에의 화상 데이터의 판독을 제어한다. 호스트(MPU) 인터페이스 회로(46)는, 호스트로부터의 액세스마다 내부 펄스를 발생하여 메모리에 액세스하는 호스트 인터페이스를 실현한다. RGB 인터페이스 회로(48)는, 도트 클럭에 의해 동화상의 RGB 데이터를 메모리에 기입하는 RGB 인터페이스를 실현한다. 또한 호스트 인터페이스 회로(46), RGB 인터페이스 회로(48) 중 어느 한쪽만을 설치하는 구성으로 하여도 된다.

도 7에서, 호스트 인터페이스 회로(46), RGB 인터페이스 회로(48)로부터는 1 화소 단위로 메모리(20)에의 액세스가 행하여진다. 한편, 데이터 드라이버(50)에는, 호스트 인터페이스 회로(46), RGB 인터페이스 회로(48)와는 독립된 내부 표시 타이밍에 의해, 라인 주기마다, 라인 어드레스로 지정되어 라인 단위로 판독된 화상 데이터가 보내어진다.

데이터 드라이버(50)는 표시 패널의 데이터선을 구동하기 위한 회로이며, 도 8의 (A)에 그 구성예를 도시한다. 데이터 래치 회로(52)는, 메모리(20)로부터의 디지털의 화상 데이터를 래치한다. D/A 변환 회로(54)(전압 선택 회로)는, 데이터 래치 회로(52)에 래치된 디지털의 화상 데이터의 D/A 변환을 행하여, 아날로그의 데이터 전압을 생성한다. 구체적으로는 계조 전압 생성 회로(110)로부터 복수(예를 들면 64 단계)의 계조 전압(기준 전압)을 받아, 이들 복수의 계조 전압 중에서, 디지털의 화상 데이터에 대응하는 전압을 선택하여, 데이터 전압으로서 출력한다. 출력 회로(56)(구동 회로, 버퍼 회로)는, D/A 변환 회로(54)로부터의 데이터 전압을 버퍼링하여 표시 패널의 데이터선에 출력하여, 데이터선을 구동한다. 또한, 출력 회로(56)의 일부(예를 들면 연산 증폭기의 출력단)를 데이터 드라이버(50)에는 포함하지 않고, 다른 영역에 배치하는 구성으로 하여도 된다.

주사 드라이버(70)는 표시 패널의 주사선을 구동하기 위한 회로이며, 도 8의 (B)에 그 구성예를 도시한다. 시프트 레지스터(72)는 순차적으로 접속된 복수의 플립플롭을 포함하고, 시프트 클럭 신호 SCK에 동기하여 인에이블 입출력 신호 EIO를 순차적으로 시프트한다. 레벨 시프터(76)는, 시프트 레지스터(72)로부터의 신 호의 전압 레벨을, 주사선 선택을 위한 고전압 레벨로 변환한다. 출력 회로(78)는, 레벨 시프터(76)에 의해 변환되어 출력된 주사 전압을 버퍼링하여 표시 패널의 주사선에 출력하여, 주사선을 선택 구동한다. 또한 주사 드라이버(70)는 도 8의 (C)에 도시하는 구성이어도 된다. 도 8의 (C)에서는, 주사 어드레스 생성 회로(73)가 주사 어드레스를 생성하여 출력하고, 어드레스 디코더(74)가 주사 어드레스의 디코드 처리를 행한다. 그리고 이 디코드 처리에 의해 특정된 주사선에 대하여, 레벨 시프터(76), 출력 회로(78)를 통하여 주사 전압이 출력된다.

전원 회로(90)는 각종 전원 전압을 생성하는 회로이며, 도 9의 (A)에 그 구성예를 도시한다. 승압 회로(92)는, 입력 전원 전압이나 내부 전원 전압을, 승압용 캐패시터나 승압용 트랜지스터를 이용하여 차지 펌프 방식으로 승압하여, 승압 전압을 생성하는 회로이며, 1차∼4차 승압 회로 등을 포함할 수 있다. 이 승압 회로(92)에 의해, 주사 드라이버(70)나 계조 전압 생성 회로(110)가 사용하는 고전압을 생성할 수 있다. 레귤레이터 회로(94)는, 승압 회로(92)에 의해 생성된 승압 전압의 레벨 조정을 행한다. VCOM 생성 회로(96)는, 표시 패널의 대향 전극에 공급하는 VCOM 전압을 생성하여 출력한다. 제어 회로(98)는 전원 회로(90)의 제어를 행하는 것이며, 각종 제어 레지스터 등을 포함한다.

계조 전압 생성 회로(γ 보정 회로)(110)는 계조 전압을 생성하는 회로이며, 도 9의 (B)에 그 구성예를 도시한다. 선택용 전압 생성 회로(112)(전압 분할 회로)는, 전원 회로(90)에서 생성된 고전압의 전원 전압 VDDH, VSSH에 기초하여, 선택용 전압 VS0∼VS255(광의로는 R개의 선택용 전압)를 출력한다. 구체적으로는 선 택용 전압 생성 회로(112)는, 직렬로 접속된 복수의 저항 소자를 갖는 래더 저항 회로를 포함한다. 그리고 VDDH, VSSH를, 이 래더 저항 회로에 의해 분할한 전압을, 선택용 전압 VS0∼VS255로서 출력한다. 계조 전압 선택 회로(114)는, 로직 회로(40)에 의해 조정 레지스터(116)에 설정된 계조 특성의 조정 데이터에 기초하여, 선택용 전압 VS0∼VS255 중에서, 예를 들면 64 계조의 경우에는 64개(광의로는 S개. R>S)의 전압을 선택하여, 계조 전압 V0∼V63으로서 출력한다. 이와 같이 하면 표시 패널에 따른 최적의 계조 특성(γ 보정 특성)의 계조 전압을 생성할 수 있다. 또한 극성 반전 구동의 경우에는, 정극성용의 래더 저항 회로와 부극성용의 래더 저항 회로를 선택용 전압 생성 회로(112)에 설치하여도 된다. 또한 래더 저항 회로의 각 저항 소자의 저항치를, 조정 레지스터(116)에 설정된 조정 데이터에 기초하여 변경할 수 있도록 하여도 된다. 또한 선택용 전압 생성 회로(112)나 계조 전압 선택 회로(114)에, 임피던스 변환 회로(볼티지 팔로워 접속의 연산 증폭기)를 설치하는 구성으로 하여도 된다.

도 10의 (A)에, 도 8의 (A)의 D/A 변환 회로(54)가 포함하는 각 DAC(Digital Analog Converter)의 구성예를 도시한다. 도 10의 (A)의 각 DAC는, 예를 들면 서브 픽셀마다(혹은 화소마다) 설치할 수 있고, ROM 디코더 등에 의해 구성된다. 그리고 메모리(20)로부터의 6 비트의 디지털의 화상 데이터 D0∼D5와 그 반전 데이터 XD0∼XD5에 기초하여, 계조 전압 생성 회로(110)로부터의 계조 전압 V0∼V63 중 어느 하나를 선택함으로써, 화상 데이터 D0∼D5를 아날로그 전압으로 변환한다. 그리고 얻어진 아날로그 전압의 신호 DAQ(DAQR, DAQG, DAQB)를 출력 회로(56)에 출력 한다.

또한 저온 폴리실리콘 TFT용의 표시 드라이버 등으로, R용, G용, B용의 데이터 신호를 멀티플렉스하여 표시 드라이버에 보내는 경우(도 10의 (C)의 경우)에는, R용, G용, B용의 화상 데이터를, 하나의 공용의 DAC를 이용하여 D/A 변환할 수도 있다. 이 경우에는 도 10의 (A)의 각 DAC는 화소마다 설치된다.

도 10의 (B)에, 도 8의 (A)의 출력 회로(56)가 포함하는 각 출력부 SQ의 구성예를 도시한다. 도 10의 (B)의 각 출력부 SQ는 화소마다 설치할 수 있다. 각 출력부 SQ는, R(적)용, G(녹)용, B(청)용의 임피던스 변환 회로 OPR, OPG, OPB(볼티지 팔로워 접속의 연산 증폭기)를 포함하고, DAC로부터의 신호 DAQR, DAQG, DAQB의 임피던스 변환을 행하여, 데이터 신호 DATAR, DATAG, DATAB를 R, G, B용의 데이터 신호 출력선에 출력한다. 또한 예를 들면 저온 폴리실리콘 TFT 패널의 경우에는, 도 10의 (C)에 도시한 바와 같은 스위치 소자(스위치용 트랜지스터) SWR, SWG, SWB를 설치하여, R용, G용, B용의 데이터 신호가 다중화된 데이터 신호 DATA를, 임피던스 변환 회로 OP가 출력하도록 하여도 된다. 또한 데이터 신호의 다중화를 복수 화소에 걸쳐 행하도록 하여도 된다. 또한 출력부 SQ에, 도 10의 (B)(C)와 같은 임피던스 변환 회로를 설치하지 않고, 스위치 소자 등만을 설치하는 구성으로 하여도 된다.

4. 매크로 셀화

4.1 드라이버 매크로 셀

본 실시예의 집적 회로 장치는, 도 11의 (A)에 도시한 바와 같은 복수의 회 로 블록이 매크로 셀화(매크로화, 매크로 블록화)된 적어도 1개의 드라이버 매크로 셀(드라이버 매크로 블록)을 포함한다. 이 드라이버 매크로 셀은, 예를 들면 그 배선 및 회로 셀 배치가 고정화되는 하드 매크로로 되어 있다. 구체적으로는, 예를 들면, 배선이나 회로 셀 배치가 수작업의 레이아웃에 의해 행해진다. 또한 배선, 배치의 일부를 자동화하여도 된다.

도 11의 (A)의 드라이버 매크로 셀은, 데이터선(소스선)을 구동하기 위한 데이터 드라이버 블록 DB와, 화상 데이터를 기억하는 메모리 블록 MB를 포함한다. 또한 데이터 드라이버 블록 DB의 출력선과 표시 패널의 데이터선을 전기적으로 접속하기 위한 복수의 패드가 배치되는 패드 블록 PDB를 포함한다. 이 패드 블록 PDB에서는, D2 방향으로 지그재그 배치된 2행(광의로는 복수 행)의 패드 열을 포함하고, 각 패드 열에서는 D1 방향을 따라 패드(패드 메탈)가 배열되어 있다.

그리고 도 11의 (A)에서는, 데이터 드라이버 블록 DB와 메모리 블록 MB는 D1 방향을 따라 배치되고, 패드 블록 PDB는, 데이터 드라이버 블록 DB 및 메모리 블록 MB의 D2 방향측으로 배치된다. 구체적으로는 데이터 드라이버 블록 DB와 메모리 블록 MB는 D1 방향을 따라 인접하고, 데이터 드라이버 블록 DB 및 메모리 블록 MB와 패드 블록 PDB는 D2 방향을 따라 인접한다. 또한 데이터 드라이버 블록 DB와 메모리 블록 MB 사이에 다른 부가 회로를 설치하는 변형 실시나, 메모리 블록 MB를 드라이버 매크로 셀에 포함하지 않는 변형 실시도 가능하다.

일반적으로, 데이터 드라이버의 출력선이 접속되는 패드의 수는 매우 많다. 따라서, 데이터 드라이버의 출력선을 자동 배선 툴을 이용하여 데이터 드라이버용 패드에 접속하려고 하면, 출력선의 배선 영역이 증가하게 되어, D2 방향에서의 집적 회로 장치의 폭이 커져, 슬림한 가늘고 긴 칩의 실현이 어렵게 된다.

이 점, 도 11의 (A)에서는 데이터 드라이버 블록 DB와 패드 블록 PDB가 매크로 셀로서 일체화되어 있다. 이 때문에, 예를 들면 데이터 드라이버의 출력선을 수작업의 레이아웃에 의해 효율적으로 패드에 배선하여 완성한 것을, 드라이버 매크로 셀로서 등록하여 사용할 수 있게 된다. 따라서, 자동 배선 툴에 의해 데이터 드라이버의 출력선을 배선하는 방법에 비하여, 출력선의 배선 영역을 작게 할 수 있다. 그 결과, D2 방향에서의 집적 회로 장치의 폭을 작게 할 수 있어, 슬림한 가늘고 긴 칩을 실현할 수 있다.

또한 도 11의 (A)와 같이 매크로 셀화하면, 드라이버 매크로 셀을 D1 방향을 따라 나열하여 배치하는 것만으로, 도 5의 (A)(B)에 도시한 바와 같은 레이아웃의 집적 회로 장치를 실현할 수 있기 때문에, 회로 설계나 레이아웃 작업을 효율화할 수 있다. 예를 들면 표시 패널의 화소 수의 사양이 바뀐 경우에도, 배치하는 드라이버 매크로 셀의 개수를 변경하는 것만으로, 이것에 대응할 수 있어, 데이터 드라이버의 출력선을 다시 배선할 필요가 없기 때문에, 작업 효율을 향상시킬 수 있다.

또한 도 11의 (A)에서는, 데이터 드라이버 블록 DB의 D2 방향측의 영역뿐만 아니라 메모리 블록 MB의 D2 방향측의 영역도, 패드 배치 영역으로서 유효 활용할 수 있다. 즉 메모리 블록 MB의 D2 방향측의 빈 영역에도 패드를 배치할 수 있다. 따라서, 폭 WPB의 패드 블록 PDB에 대하여 낭비 없이 패드를 배치할 수 있어, 레이아웃 효율을 향상시킬 수 있다.

또한 예를 들면 도 1의 (A)의 비교예에서는, 메모리 블록 MB와 데이터 드라이버 블록 DB는, 신호의 흐름에 맞추어, 짧은 변 방향인 D2 방향을 따라 배치되기 때문에, 슬림한 가늘고 긴 칩의 실현이 어렵다. 또한 표시 패널의 화소 수, 표시 드라이버의 사양, 메모리 셀의 구성 등이 변화되어, 메모리 블록 MB나 데이터 드라이버 블록 DB의 D2 방향에서의 폭이나 D1 방향에서의 길이가 변화되면, 그 영향이 다른 회로 블록에도 미치게 되어, 설계가 비효율화된다.

이에 대하여 도 11의 (A)에서는, 데이터 드라이버 블록 DB와 메모리 블록 MB가 D1 방향을 따라 인접하여 배치되기 때문에, D2 방향에서의 집적 회로 장치의 폭을 작게 할 수 있음과 함께, 설계를 효율화할 수 있다.

또한 도 1의 (A)의 비교예에서는, 워드선 WL이 긴 변 방향인 D1 방향을 따라 배치되기 때문에, 워드선 WL에서의 신호 지연이 커져, 화상 데이터의 판독 속도가 느려진다. 특히 메모리 셀에 접속되는 워드선 WL은 폴리실리콘층에 의해 형성되기 때문에, 이 신호 지연의 문제는 심각하다.

이에 대하여 도 11의 (A)에서는, 메모리 블록 MB 내에서, 워드선 WL을 짧은 변 방향인 D2 방향을 따라 배선할 수 있고, 비트선 B1을 긴 변 방향인 D1 방향을 따라 배선할 수 있다. 또한 본 실시예에서는 D2 방향에서의 집적 회로 장치의 폭 W는 짧다. 따라서 메모리 블록 MB 내에서의 워드선 WL의 길이를 짧게 할 수 있어, WL에서의 신호 지연을 작게 할 수 있다. 또한 도 1의 (A)의 비교예에서는, 호스트로부터 메모리의 일부의 액세스 영역에 액세스되었을 때에도, D1 방향으로 길어 기생 용량이 큰 워드선 WL이 선택되게 되기 때문에, 소비 전력이 커진다. 이에 대하 여 도 11의 (A)에서는, 호스트 액세스 시에, 액세스 영역에 대응하는 메모리 블록의 워드선 WL만이 선택되도록 할 수 있기 때문에, 저소비 전력화를 실현할 수 있다.

4.2 드라이버 매크로 셀의 폭

도 11의 (A)(B)에서, 데이터 드라이버 블록 DB, 메모리 블록 MB, 패드 블록 PDB의 D1 방향에서의 폭을, 각각, WDB, WMB, WPB로 한 경우에, 예를 들면 WDB+WMB≤WPB의 관계가 성립되도록 하여도 된다.

즉 도 11의 (A)에서는, 패드 블록 PDB의 D1 방향에서의 폭 WPB는, 데이터 드라이버 블록 DB의 폭 WDB와 메모리 블록 MB의 폭 WMB를 더한 것과 거의 동일하게 되어, 예를 들면 WDB+WMB=WPB로 된다. 한편, 도 11의 (B)에서는, 부가 회로인 리피터 블록 RP가 배치되어 있다. 이 리피터 블록 RP는 메모리 블록 MB에의 적어도 라이트 데이터 신호(혹은 어드레스 신호, 메모리 제어 신호)를 버퍼링하여 메모리 블록 MB에 대하여 출력하는 버퍼를 포함하는 회로 블록이다. 그리고 도 11의 (B)의 경우에는, WDB+WMB<WPB로 된다.

WDB+WMB=WPB의 관계가 성립되면, 복수의 드라이버 매크로 셀을 D1 방향으로 나열하여 배치했을 때에, 인접하는 패드 블록 사이에 쓸데없는 빈 영역이 발생하지 않고 복수의 패드 블록이 D1 방향을 따라 나열되게 된다. 따라서, 데이터 드라이버용 패드도 D1 방향으로 낭비 없이 배열되게 되어, 집적 회로 장치의 D1 방향에서의 폭을 작게 할 수 있다.

또한 WDB+WMB<WPB의 관계가 성립되면, 도 11의 (B)에 도시한 바와 같은 부가 회로인 리피터 블록 RP를 배치할 수 있게 되어, 레이아웃 효율을 향상시킬 수 있다. 즉, 패드 피치의 제약에 의해 패드 블록 PDB의 폭 WPB가 커져, 메모리 블록 MB나 데이터 드라이버 블록 DB의 옆에 빈 영역이 발생한 경우에, 이 빈 영역에 부가적인 회로를 배치할 수 있게 된다. 또한, 이러한 빈 영역에 배치하는 부가 회로는, 리피터 블록 RP로 한정되지는 않는다. 예를 들면 계조 전압 생성 회로의 일부나, 데이터 드라이버의 출력선을 소정의 전위로 설정하는 회로나, 정전기 보호 회로 등의 부가 회로를 배치하여도 된다.

도 12의 (A)에 패드 블록 PDB에서의 패드(패드 메탈)의 배치예를 도시한다. 도 12의 (A)에서는, D1 방향으로 나열되는 1행째의 패드의 열과, D1 방향으로 나열되는 2행째의 패드의 열이, D2 방향으로 스택되어 지그재그 배치되어 있다. 즉 D1 방향을 X축, D2 방향을 Y축이라고 하면, 1행째의 패드의 중심 위치의 X 좌표와, 2행째의 패드의 중심 위치의 X 좌표가 어긋나게 배치되어 있다. 그리고 도 12의 (A)에서, 패드의 D1 방향에서의 피치 PP는, 패드의 중심 위치의 X 좌표의 차로 된다. 예를 들면 패드 Pn과 Pn+1의 중심 위치의 X 좌표의 차가, 패드 피치 PP(예를 들면 20∼22㎛)로 된다.

도 12의 (B)에서, 부가 회로 블록인 리피터 블록 RP의 D1 방향에서의 폭을 WAB로 하고, 패드 블록 PDB에서의 패드의 개수를 NP로 한다. 그렇게 하면, 예를 들면 (NP-1)×PP<WDB+WMB+WAB<(NP+1)×PP의 관계가 성립된다.

이러한 관계가 성립되면, 복수의 드라이버 매크로 셀을 D1 방향으로 나열하여 배치했을 때에, 쓸데없는 빈 영역이 발생하지 않도록 복수의 패드 블록이 D1 방 향으로 나열되게 되어, 균일한 패드 피치로 패드를 D1 방향을 따라 배열할 수 있게 된다. 그리고 균일한 패드 피치로 패드가 배열되면, 집적 회로 장치를 범프 등을 이용하여 글래스 기판에 실장한 경우에, 패드 배치 영역에 응력이 균일하게 걸리게 되어, 접촉 불량을 방지할 수 있다. 또한 패드 사이에 빈 영역이 발생하면, 그 빈 영역이 원인으로 ACF 등의 이방성 도전 재료의 접착재의 흐름이 변하여, 접착 불량 등의 사태가 발생할 가능성이 있지만, 균일한 패드 피치로 패드가 배열되면, 이러한 사태를 방지할 수 있다. 또한 WDB+WMB+WAB≤NP×PP의 관계가 성립되도록 하여도 된다. 이와 같이 하면, D1 방향에서의 패드 피치를 더욱 균일화할 수 있어, 응력의 한층 더한 균일화를 도모할 수 있다.

또한 리피터 블록 RP와 같은 부가 회로를 배치하지 않는 경우에는, WAB=0으로 할 수 있다. 또한 패드 블록 PDB에, 데이터 드라이버용 패드 이외의 더미의 패드(범프, 본딩 와이어가 접속되지 않은 패드 등)를 배치해도 되며, 이 경우에는 데이터 드라이버용 패드와 더미 패드의 개수를 합한 것을 패드의 개수 NP로 할 수도 있다.

4.3 리피터 블록

도 13에 리피터 블록의 구성예를 도시한다. 이 리피터 블록은 예를 들면 메모리 블록에 인접하여 배치할 수 있다. 예를 들면 도 5의 (B)에서는, 로직 회로 블록 LB로부터의 라이트 데이터 신호, 어드레스 신호, 메모리 제어 신호를 전달하기 위한 메모리용 글로벌선이 회로 블록 상을 D1 방향을 따라 배선되고, 이들 신호가 로직 회로 블록 LB로부터 각 메모리 블록 MB1∼MB4에 공급된다. 이 경우에, 이 들 신호를 버퍼링하지 않으면, 신호의 상승 파형이나 하강 파형이 둔화되어, 메모리 블록에의 데이터의 기입 시간이 길어지거나, 기입 에러가 발생할 우려가 있다.

이 점, 도 13과 같은 리피터 블록을 각 메모리 블록의 예를 들면 D1 방향측으로 인접하여 배치하면, 이들 라이트 데이터 신호, 어드레스 신호, 메모리 제어 신호가 리피터 블록에 의해 버퍼링되어 각 메모리 블록에 입력되게 된다. 그 결과, 신호의 상승 파형이나 하강 파형이 둔화되는 것을 저감할 수 있어, 메모리 블록에의 적정한 데이터 기입을 실현할 수 있다.

도 13에서, 로직 회로 블록 LB로부터의 라이트 데이터 신호(WD0, WD1, …)는, 2개의 인버터로 구성되는 버퍼 BFA1, BFA2, …에 의해 버퍼링되어, 차단의 리피터 블록에 출력된다. 구체적으로는 도 5의 (B)에서, 메모리 블록 MB4의 D1 방향측으로 배치되는 리피터 블록으로부터, 메모리 블록 MB3의 D1 방향측으로 배치되는 차단의 리피터 블록에 대하여, 버퍼링된 신호가 출력된다. 또한 로직 회로 블록 LB로부터의 라이트 데이터 신호는, 버퍼 BFB1, BFB2, …에 의해 버퍼링되어, 메모리 블록에 출력된다. 구체적으로는 도 5의 (B)에서, 메모리 블록 MB4의 D1 방향측으로 배치되는 리피터 블록으로부터 메모리 블록 MB4에 대하여, 버퍼링된 신호가 출력된다. 이와 같이 본 실시예에서는, 라이트 데이터 신호에 대해서는, 차단의 메모리 블록에의 출력용의 버퍼 BFA1, BFA2, …뿐만 아니라, 각 메모리 블록용의 버퍼 BFB1, BFB2, …가 설치되어 있다. 이와 같이 함으로써, 메모리 블록의 메모리 셀의 기생 용량이 원인으로 라이트 데이터 신호의 파형이 둔화되어, 기입 시간의 장기화나 기입 에러가 발생하는 것을 효과적으로 방지할 수 있다.

또한 로직 회로 블록 LB로부터의 어드레스 신호(CPU 컬럼 어드레스, CPU 로우 어드레스, LCD 로우 어드레스 등)는, 버퍼 BFC1, …에 의해 버퍼링되어, 메모리 블록 및 차단의 리피터 블록에 출력된다. 또한 로직 회로 블록 LB로부터의 메모리 제어 신호(리드/라이트 절환 신호, CPU 인에이블 신호, 뱅크 선택 신호 등)는, 버퍼 BFD1, …에 의해 버퍼링되어, 메모리 블록 및 차단의 리피터 블록에 출력된다.

또한 도 13의 리피터 블록에는, 메모리 블록으로부터의 리드 데이터 신호용의 버퍼도 설치되어 있다. 구체적으로는 뱅크 선택 신호 BANKM이 액티브(H 레벨)로 되어, 그 메모리 블록이 선택되면, 그 메모리 블록으로부터의 리드 데이터 신호가 버퍼 BFE1, BFE2, …에 의해 버퍼링되어 리드 데이터선 RD0L, RD1L, …에 출력된다. 한편, 뱅크 선택 신호 BANKM이 비액티브(L 레벨)로 되면, 버퍼 BFE1, BFE2, …의 출력 상태가 하이 임피던스 상태로 된다. 이에 의해, 뱅크 선택 신호가 액티브로 된 다른 메모리 블록으로부터의 리드 데이터 신호를, 로직 회로 블록 LB에 적정하게 출력할 수 있게 된다.

5. 데이터 드라이버 블록, 메모리 블록의 상세

5.1 블록 분할

도 14의 (A)에 도시한 바와 같이 표시 패널이, 수직 주사 방향(데이터선 방향)에서의 화소 수가 VPN=320이고, 수평 주사 방향(주사선 방향)에서의 화소 수가 HPN=240인 QVGA의 패널인 것으로 한다. 또한 1 화소분의 화상(표시) 데이터의 비트 수 PDB가, R, G, B의 각각이 6 비트로서, PDB=18 비트인 것으로 한다. 이 경우에는, 표시 패널의 1 프레임분의 표시에 필요한 화상 데이터의 비트 수는, VPN× HPN×PDB=320×240×18 비트로 된다. 따라서 집적 회로 장치의 메모리는, 적어도 320×240×18 비트분의 화상 데이터를 기억하게 된다. 또한 데이터 드라이버는, 1 수평 주사 기간마다(1개의 주사선이 주사되는 기간마다), HPN=240개분의 데이터 신호(240×18 비트분의 화상 데이터에 대응하는 데이터 신호)를 표시 패널에 대하여 출력한다.

그리고 도 14의 (B)에서는, 데이터 드라이버는, DBN=4개의 데이터 드라이버 블록 DB1∼DB4로 분할된다. 또한 메모리도, MBN=DBN=4개의 메모리 블록 MB1∼MB4로 분할된다. 즉, 예를 들면 데이터 드라이버 블록, 메모리 블록, 패드 블록을 매크로 셀화한 4개의 드라이버 매크로 셀 DMC1, DMC2, DMC3, DMC4가 D1 방향을 따라 배치된다. 따라서, 각 데이터 드라이버 블록 DB1∼DB4는, 1 수평 주사 기간마다 HPN/DBN=240/4=60개분의 데이터 신호를 표시 패널에 출력한다. 또한 각 메모리 블록 MB1∼MB4는, (VPN×HPN×PDB)/MBN=(320×240×18)/4 비트분의 화상 데이터를 기억한다.

5.2 1 수평 주사 기간에 복수회 판독

도 14의 (B)에서는, 각 데이터 드라이버 블록 DB1∼DB4는, 1 수평 주사 기간에 60개분(R, G, B를 3개라고 하면, 60×3=180개)의 데이터 신호를 출력한다. 따라서 DB1∼DB4에 대응하는 메모리 블록 MB1∼MB4로부터는, 1 수평 주사 기간마다 240개분의 데이터 신호에 대응하는 화상 데이터를 판독할 필요가 있다.

그러나, 1 수평 주사 기간마다 판독하는 화상 데이터의 비트 수가 증가하면, D2 방향으로 나열되는 메모리 셀(센스 앰프)의 개수를 많게 할 필요가 발생한다. 그 결과, 집적 회로 장치의 D2 방향에서의 폭 W가 커져, 칩의 슬림화가 방해된다. 또한 워드선 WL이 길어져, WL의 신호 지연의 문제도 초래한다.

따라서 본 실시예에서는, 각 메모리 블록 MB1∼MB4로부터 각 데이터 드라이버 블록 DB1∼DB4에 대하여, 각 메모리 블록 MB1∼MB4에 기억되는 화상 데이터를 1 수평 주사 기간에서 복수회(RN회) 판독하는 방법을 채용하고 있다.

예를 들면 도 15에서는 A1, A2로 나타내는 바와 같이, 1 수평 주사 기간에서 RN=2회만 메모리 액세스 신호 MACS(워드 선택 신호)가 액티브(하이 레벨)로 된다. 이에 의해 각 메모리 블록으로부터 각 데이터 드라이버 블록에 대하여 화상 데이터가 1 수평 주사 기간에서 RN=2회 판독된다. 그렇게 하면, 데이터 드라이버 블록 내에 설치된 도 16의 제1, 제2 데이터 드라이버 DRa, DRb가 포함하는 데이터 래치 회로가, A3, A4로 나타내는 래치 신호 LATa, LATb에 기초하여, 판독된 화상 데이터를 래치한다. 그리고 제1, 제2 데이터 드라이버 DRa, DRb가 포함하는 D/A 변환 회로가, 래치된 화상 데이터의 D/A 변환을 행하고, DRa, DRb가 포함하는 출력 회로가, D/A 변환에 의해 얻어진 데이터 신호 DATAa, DATAb를 A5, A6으로 나타내는 바와 같이 데이터 신호 출력선에 출력한다. 그 후, A7로 나타내는 바와 같이, 표시 패널의 각 화소의 TFT의 게이트에 입력되는 주사 신호 SCSEL이 액티브로 되어, 데이터 신호가 표시 패널의 각 화소에 입력되어 유지된다.

또한 도 15에서는 제1 수평 주사 기간에 화상 데이터를 2회 판독하고, 동일한 제1 수평 주사 기간에서 데이터 신호 DATAa, DATAb를 데이터 신호 출력선에 출력하고 있다. 그러나, 제1 수평 주사 기간에서 화상 데이터를 2회 판독하여 래치 해 놓고, 다음 제2 수평 주사 기간에서, 래치된 화상 데이터에 대응하는 데이터 신호 DATAa, DATAb를 데이터 신호 출력선에 출력하여도 된다. 또한 도 15에서는, 판독 횟수 RN=2의 경우를 도시하고 있지만, RN≥3이어도 된다.

도 15의 방법에 따르면, 도 16에 도시한 바와 같이, 각 메모리 블록으로부터 30개분의 데이터 신호에 대응하는 화상 데이터가 판독되고, 각 데이터 드라이버 DRa, DRb가 30개분의 데이터 신호를 출력한다. 이에 의해 각 데이터 드라이버 블록으로부터는 60개분의 데이터 신호가 출력된다. 이와 같이 도 15에서는, 각 메모리 블록으로부터는, 1회의 판독에서 30개분의 데이터 신호에 대응하는 화상 데이터를 판독하면 완료되게 된다. 따라서 1 수평 주사 기간에 1회만 판독하는 방법에 비하여, 도 16의 D2 방향에서의 메모리 셀, 센스 앰프의 개수를 적게 할 수 있게 된다. 그 결과, 집적 회로 장치의 D2 방향에서의 폭을 작게 할 수 있어, 초슬림한 가늘고 긴 칩을 실현할 수 있다. 특히 1 수평 주사 기간의 길이는, QVGA의 경우에는 52μsec 정도이다. 한편, 메모리의 판독 시간은 예를 들면 40nsec 정도로, 52μsec에 비하여 충분히 짧다. 따라서, 1 수평 주사 기간에서의 판독 횟수를 1회로부터 복수회로 늘렸다고 해도, 표시 특성에 미치는 영향은 그다지 크지 않다.

또한 도 14의 (A)는 QVGA(320×240)의 표시 패널이지만, 1 수평 주사 기간에서의 판독 횟수를 예를 들면 RN=4로 하면, VGA(640×480)의 표시 패널에 대응하는 것도 가능하게 되어, 설계의 자유도를 증가시킬 수 있다.

또한 1 수평 주사 기간에서의 복수회 판독은, 각 메모리 블록 내에서 서로 다른 복수의 워드선을 로우 어드레스 디코더(워드선 선택 회로)가 1 수평 주사 기 간에서 선택하는 제1 방법으로 실현해도 되고, 각 메모리 블록 내에서 동일한 워드선을 로우 어드레스 디코더(워드선 선택 회로)가 1 수평 주사 기간에서 복수회 선택하는 제2 방법으로 실현하여도 된다. 혹은 제1, 제2 방법의 양방의 조합에 의해 실현하여도 된다.

5.3 데이터 드라이버, 드라이버 셀의 배치

도 16에 데이터 드라이버와, 데이터 드라이버가 포함하는 드라이버 셀의 배치예를 도시한다. 도 16에 도시한 바와 같이, 데이터 드라이버 블록은, D1 방향을 따라 스택 배치되는 복수의 데이터 드라이버 DRa, DRb(제1∼제m 데이터 드라이버)를 포함한다. 또한 각 데이터 드라이버 DRa, DRb는, 복수의 30개(광의로는 Q개)의 드라이버 셀 DRC1∼DRC30을 포함한다.

제1 데이터 드라이버 DRa는, 메모리 블록의 워드선 WL1a가 선택되어, 도 15의 A1로 나타내는 바와 같이 1회째의 화상 데이터가 메모리 블록으로부터 판독되면, A3으로 나타내는 래치 신호 LATa에 기초하여, 판독된 화상 데이터를 래치한다. 그리고 래치된 화상 데이터의 D/A 변환을 행하여, 1회째의 판독 화상 데이터에 대응하는 데이터 신호 DATAa를, A5로 나타내는 바와 같이 데이터 신호 출력선에 출력한다.

한편, 제2 데이터 드라이버 DRb는, 메모리 블록의 워드선 WL1b가 선택되어, 도 15의 A2로 나타내는 바와 같이 2회째의 화상 데이터가 메모리 블록으로부터 판독되면, A4로 나타내는 래치 신호 LATb에 기초하여, 판독된 화상 데이터를 래치한다. 그리고 래치된 화상 데이터의 D/A 변환을 행하여, 2회째의 판독 화상 데이터 에 대응하는 데이터 신호 DATAb를, A6으로 나타내는 바와 같이 데이터 신호 출력선에 출력한다.

이와 같이 하여, 각 데이터 드라이버 DRa, DRb가 30개의 화소에 대응하는 30개분의 데이터 신호를 출력함으로써, 합계로 60개의 화소에 대응하는 60개분의 데이터 신호가 출력되게 된다.

도 16과 같이, 복수의 데이터 드라이버 DRa, DRb를 D1 방향을 따라 배치(스택)하도록 하면, 데이터 드라이버의 규모의 크기가 원인으로 되어 집적 회로 장치의 D2 방향에서의 폭 W가 커지게 되는 사태를 방지할 수 있다. 또한 데이터 드라이버는, 표시 패널의 타입에 따라서 다양한 구성이 채용된다. 이 경우에도, 복수의 데이터 드라이버를 D1 방향을 따라 배치하는 방법에 따르면, 다양한 구성의 데이터 드라이버를 효율적으로 레이아웃하는 것이 가능해진다. 또한 도 16에서는 D1 방향에서의 데이터 드라이버의 배치 수가 2개인 경우를 나타내고 있지만, 배치 수는 3개 이상이어도 된다.

또한 도 16에서는, 각 데이터 드라이버 DRa, DRb는, D2 방향을 따라 나열하여 배치되는 30개(Q개)의 드라이버 셀 DRC1∼DRC30을 포함한다. 여기서 드라이버 셀 DRC1∼DRC30의 각각은, 1 화소분의 화상 데이터를 받는다. 그리고 1 화소분의 화상 데이터의 D/A 변환을 행하여, 1 화소분의 화상 데이터에 대응하는 데이터 신호를 출력한다. 이 드라이버 셀 DRC1∼DRC30의 각각은, 데이터의 래치 회로나, 도 10의 (A)의 DAC(1 화소분의 DAC)나, 도 10의 (B)(C)의 출력부 SQ를 포함할 수 있다.

그리고 도 16에서, 표시 패널의 수평 주사 방향의 화소 수(복수의 집적 회로 장치에 의해 분담하여 표시 패널의 데이터선을 구동하는 경우에는, 각 집적 회로 장치가 담당하는 수평 주사 방향의 화소 수)를 HPN으로 하고, 데이터 드라이버 블록의 블록 수(블록 분할 수)를 DBN으로 하고, 드라이버 셀에 대하여 1 수평 주사 기간에 입력되는 화상 데이터의 입력 횟수를 IN으로 한 것으로 한다. 또한 IN은, 도 15에서 설명한 1 수평 주사 기간에서의 화상 데이터의 판독 횟수 RN과 동일하게 된다. 이 경우에, D2 방향을 따라 나열되는 드라이버 셀 DRC1∼DRC30의 개수 Q는, Q=HPN/(DBN×IN)으로 나타낼 수 있다. 도 16의 경우에는, HPN=240, DBN=4, IN=2이기 때문에, Q=240/(4×2)=30개로 된다.

또한 드라이버 셀 DRC1∼DRC30의 D2 방향에서의 폭(피치)을 WD로 하고, 데이터 드라이버 블록이 포함하는 주변 회로 부분(버퍼 회로, 배선 영역 등)의 D2 방향에서의 폭을 WPCB로 한 경우에는, 제1∼제N 회로 블록 CB1∼CBN의 D2 방향에서의 폭 WB(최대 폭)는, Q×WD≤WB<(Q+1)×WD+WPCB로 나타낼 수 있다. 또한 메모리 블록이 포함하는 주변 회로 부분(로우 어드레스 디코더 RD, 배선 영역 등)의 D2 방향에서의 폭을 WPC로 한 경우에는, Q×WD≤WB<(Q+1)×WD+WPC로 나타낼 수 있다.

또한 표시 패널의 수평 주사 방향의 화소 수를 HPN으로 하고, 1 화소분의 화상 데이터의 비트 수를 PDB로 하고, 메모리 블록의 블록 수를 MBN(=DBN)으로 하고, 1 수평 주사 기간에서 메모리 블록으로부터 판독되는 화상 데이터의 판독 횟수를 RN으로 한 것으로 한다. 이 경우에, 센스 앰프 블록 SAB에서 D2 방향을 따라 나열되는 센스 앰프(1 비트분의 화상 데이터를 출력하는 센스 앰프)의 개수 P는, P=(HPN×PDB)/(MBN×RN)으로 나타낼 수 있다. 도 16의 경우에는, HPN=240, PDB=18, MBN=4, RN=2이기 때문에, P=(240×18)/(4×2)=540개로 된다. 또한 개수 P는, 유효 메모리 셀 수에 대응하는 유효 센스 앰프 수이며, 더미 메모리 셀용의 센스 앰프 등의 유효하지 않은 센스 앰프의 개수는 포함하지 않는다.

또한 센스 앰프 블록 SAB가 포함하는 각 센스 앰프의 D2 방향에서의 폭(피치)을 WS로 한 경우에는, 센스 앰프 블록 SAB(메모리 블록)의 D2 방향에서의 폭 WSAB는, WSAB=P×WS로 나타낼 수 있다. 그리고, 회로 블록 CB1∼CBN의 D2 방향에서의 폭 WB(최대 폭)는, 메모리 블록이 포함하는 주변 회로 부분의 D2 방향에서의 폭을 WPC로 한 경우에는, P×WS≤WB<(P+PDB)×WS+WPC로 나타낼 수도 있다.

5.4 데이터 드라이버 블록의 레이아웃

도 17에 데이터 드라이버 블록의 더욱 상세한 레이아웃예를 도시한다. 도 17에서는, 데이터 드라이버 블록은, 그 각각이 1 서브 픽셀분의 화상 데이터에 대응하는 데이터 신호를 출력하는 복수의 서브 픽셀 드라이버 셀 SDC1∼SDC180을 포함한다. 그리고 이 데이터 드라이버 블록에서는, D1 방향(서브 픽셀 드라이버 셀의 긴 변을 따른 방향)을 따라 복수의 서브 픽셀 드라이버 셀이 배치됨과 함께 D1 방향에 직교하는 D2 방향을 따라 복수의 서브 픽셀 드라이버 셀이 배치된다. 즉 서브 픽셀 드라이버 셀 SDC1∼SDC180이 매트릭스 배치된다. 그리고 데이터 드라이버 블록의 출력선과 표시 패널의 데이터선을 전기적으로 접속하기 위한 패드(패드 블록)가, 데이터 드라이버 블록의 D2 방향측으로 배치된다.

예를 들면 도 16의 데이터 드라이버 DRa의 드라이버 셀 DRC1은, 도 17의 서 브 픽셀 드라이버 셀 SDC1, SDC2, SDC3에 의해 구성된다. 여기서 SDC1, SDC2, SDC3은, 각각, R(적)용, G(녹)용, B(청)용의 서브 픽셀 드라이버 셀이며, 1개째의 데이터 신호에 대응하는 R, G, B의 화상 데이터 (R1, G1, B1)이 메모리 블록으로부터 입력된다. 그리고 서브 픽셀 드라이버 셀 SDC1, SDC2, SDC3은, 이들 화상 데이터 (R1, G1, B1)의 D/A 변환을 행하여, 1개째의 R, G, B의 데이터 신호(데이터 전압)를, 1개째의 데이터선에 대응하는 R, G, B용의 패드에 출력한다.

마찬가지로 드라이버 셀 DRC2는, R용, G용, B용의 서브 픽셀 드라이버 셀 SDC4, SDC5, SDC6에 의해 구성되며, 2개째의 데이터 신호에 대응하는 R, G, B의 화상 데이터 (R2, G2, B2)가 메모리 블록으로부터 입력된다. 그리고 서브 픽셀 드라이버 셀 SDC4, SDC5, SDC6은, 이들 화상 데이터 (R2, G2, B2)의 D/A 변환을 행하여, 2개째의 R, G, B의 데이터 신호(데이터 전압)를, 2개째의 데이터선에 대응하는 R, G, B용의 패드에 출력한다. 다른 서브 픽셀 드라이버 셀도 마찬가지이다.

또한 서브 픽셀의 수는 3개로 한정되지 않고, 4개 이상이어도 된다. 또한 서브 픽셀 드라이버 셀의 배치도 도 17에 한정되지 않고, R용, G용, B용의 서브 픽셀 드라이버 셀을 예를 들면 D2 방향을 따라 스택 배치하여도 된다.

5.5 메모리 블록의 레이아웃

도 18에 메모리 블록의 레이아웃예를 도시한다. 도 18은, 메모리 블록 중의 1 화소(R, G, B가 각각 6 비트로 합계 18 비트)에 대응하는 부분을 상세하게 도시하고 있다.

센스 앰프 블록 중 1 화소에 대응하는 부분은, R용의 센스 앰프 SAR0∼SAR5 와, G용의 센스 앰프 SAG0∼SAG5와, B용의 센스 앰프 SAB0∼SAB5를 포함한다. 또한 도 18에서는, 2개(광의로는 복수)의 센스 앰프(및 버퍼)가 D1 방향으로 스택 배치된다. 그리고 스택 배치된 센스 앰프 SAR0, SAR1의 D1 방향측으로 D1 방향을 따라 나열되는 2행의 메모리 셀 열 중, 상측의 행의 메모리 셀 열의 비트선은 예를 들면 SAR0에 접속되고, 하측의 행의 메모리 셀 열의 비트선은 예를 들면 SAR1에 접속된다. 그리고 SAR0, SAR1은, 메모리 셀로부터 판독된 화상 데이터의 신호 증폭을 행하고, 이에 의해 SAR0, SAR1로부터 2 비트의 화상 데이터가 출력되게 된다. 다른 센스 앰프와 메모리 셀의 관계에 대해서도 마찬가지이다.

도 18의 구성의 경우에는, 도 15에 도시하는 1 수평 주사 기간에서의 화상 데이터의 복수회 판독은, 다음과 같이 하여 실현할 수 있다. 즉 제1 수평 주사 기간(제1 주사선의 선택 기간)에서는, 우선 워드선 WL1a를 선택하여 화상 데이터의 1회째의 판독을 행하여, 도 15의 A5로 나타내는 바와 같이 1회째의 데이터 신호 DATAa를 출력한다. 이 경우에는 센스 앰프 SAR0∼SAR5, SAG0∼SAG5, SAB0∼SAB5로부터의 R, G, B의 화상 데이터는, 각각, 서브 픽셀 드라이버 셀 SDC1, SDC2, SDC3에 입력된다. 다음으로, 동일한 제1 수평 주사 기간에서 워드선 WL1b를 선택하여 화상 데이터의 2회째의 판독을 행하여, 도 15의 A6으로 나타내는 바와 같이 2회째의 데이터 신호 DATAb를 출력한다. 이 경우에는 센스 앰프 SAR0∼SAR5, SAG0∼SAG5, SAB0∼SAB5로부터의 R, G, B의 화상 데이터는, 각각, 도 17의 서브 픽셀 드라이버 셀 SDC91, SDC92, SDC93에 입력된다. 또한 다음 제2 수평 주사 기간(제2 주사선의 선택 기간)에서는, 우선 워드선 WL2a를 선택하여 화상 데이터의 1회째의 판독을 행하여, 1회째의 데이터 신호 DATAa를 출력한다. 다음으로, 동일한 제2 수평 주사 기간에서 워드선 WL2b를 선택하여 화상 데이터의 2회째의 판독을 행하여, 2회째의 데이터 신호 DATAb를 출력한다.

또한 센스 앰프를 D1 방향으로 스택 배치하지 않은 변형 실시도 가능하다. 또한 컬럼 선택 신호를 이용하여, 각 센스 앰프에 접속하는 메모리 셀의 열을 절환하도록 하여도 된다. 이 경우에는, 메모리 블록 내에서 동일한 워드선을 1 수평 주사 기간에서 복수회 선택함으로써, 1 수평 주사 기간에서의 복수회 판독을 실현할 수 있다.

5.6 서브 픽셀 드라이버 셀의 레이아웃

도 19에 서브 픽셀 드라이버 셀의 상세한 레이아웃예를 도시한다. 도 19에 도시한 바와 같이 각 서브 픽셀 드라이버 셀 SDC1∼SDC180은, 래치 회로 LAT, 레벨 시프터 L/S, D/A 변환기 DAC, 출력부 SSQ를 포함한다. 또한 래치 회로 LAT와 레벨 시프터 L/S 사이에, 계조 제어를 위한 FRC(Frame Rate Control) 회로 등의 다른 로직 회로를 설치하여도 된다.

각 서브 픽셀 드라이버 셀이 포함하는 래치 회로 LAT는, 메모리 블록 MB1로부터의 1 서브 픽셀분인 6 비트의 화상 데이터를 래치한다. 레벨 시프터 L/S는, 래치 회로 LAT로부터의 6 비트의 화상 데이터 신호의 전압 레벨을 변환한다. D/A 변환기 DAC는, 계조 전압을 이용하여, 6 비트의 화상 데이터의 D/A 변환을 행한다. 출력부 SSQ는, D/A 변환기 DAC의 출력 신호의 임피던스 변환을 행하는 연산 증폭기 OP(볼티지 팔로워 접속)를 갖고, 1 서브 픽셀에 대응하는 1개의 데이터선을 구동한 다. 또한 출력부 SSQ는, 연산 증폭기 OP 이외에도, 디스차지용, 8색 표시용, DAC 구동용의 트랜지스터(스위치 소자)를 포함할 수 있다.

그리고 도 19에 도시한 바와 같이 각 서브 픽셀 드라이버 셀은, LV(Low Voltage)의 전압 레벨(광의로는 제1 전압 레벨)의 전원으로 동작하는 회로가 배치되는 LV 영역(광의로는 제1 회로 영역)과, LV보다도 높은 MV(Middle Voltage)의 전압 레벨(광의로는 제2 전압 레벨)의 전원으로 동작하는 회로가 배치되는 MV 영역(광의로는 제2 회로 영역)을 갖는다. 여기서 LV는, 로직 회로 블록 LB, 메모리 블록 MB 등의 동작 전압이다. 또한 MV는, D/A 변환기, 연산 증폭기, 전원 회로 등의 동작 전압이다. 또한 주사 드라이버의 출력 트랜지스터는, HV(High Voltage)의 전압 레벨(광의로는 제3 전압 레벨)의 전원이 공급되어 주사선을 구동한다.

예를 들면 서브 픽셀 드라이버 셀의 LV 영역(제1 회로 영역)에는, 래치 회로 LAT(혹은 그 밖의 로직 회로)가 배치된다. 또한 MV 영역(제2 회로 영역)에는 D/A 변환기 DAC나, 연산 증폭기 OP를 갖는 출력부 SSQ가 배치된다. 그리고 레벨 시프터 L/S가, LV의 전압 레벨의 신호를 MV의 전압 레벨의 신호로 변환한다.

또한 도 19에서는 서브 픽셀 드라이버 셀 SDC1∼SDC180의 D4 방향측으로 버퍼 회로 BF1이 설치되어 있다. 이 버퍼 회로 BF1은, 로직 회로 블록 LB로부터의 드라이버 제어 신호를 버퍼링하여, 서브 픽셀 드라이버 셀 SDC1∼SDC180에 출력한다. 다시 말하면, 드라이버 제어 신호의 리피터 블록으로서 기능한다.

구체적으로는 버퍼 회로 BF1은, LV 영역에 배치되는 LV 버퍼와, MV 영역에 배치되는 MV 버퍼를 포함한다. 그리고 LV 버퍼는, 로직 회로 블록 LB로부터의 LV 의 전압 레벨의 드라이버 제어 신호(래치 신호 등)를 받아 버퍼링하여, 그 D2 방향측으로 배치되는 서브 픽셀 드라이버 셀의 LV 영역의 회로(LAT)에 대하여 출력한다. 또한 MV 버퍼는, 로직 회로 블록 LB로부터의 LV의 전압 레벨의 드라이버 제어 신호(DAC 제어 신호, 출력 제어 신호 등)를 받아, 레벨 시프터에 의해 MV의 전압 레벨로 변환하여 버퍼링하여, 그 D2 방향측으로 배치되는 서브 픽셀 드라이버 셀의 MV 영역의 회로(DAC, SSQ)에 대하여 출력한다.

그리고 본 실시예에서는 도 19에 도시한 바와 같이, 각 서브 픽셀 드라이버 셀의 MV 영역끼리(또는 LV 영역끼리)가 D1 방향을 따라 인접하도록 서브 픽셀 드라이버 셀 SDC1∼SDC180이 배치된다. 즉 인접하는 서브 픽셀 드라이버 셀이 D2 방향을 따른 인접 경계를 사이에 두고 미러 배치된다. 예를 들면 서브 픽셀 드라이버 셀 SDC1과 SDC2는 MV 영역이 인접하도록 배치된다. 또한 서브 픽셀 드라이버 셀 SDC3과 SDC91도 MV 영역이 인접하도록 배치된다. 또한 서브 픽셀 드라이버 셀 SDC2와 SDC3은 LV 영역끼리가 인접하도록 배치된다.

도 19와 같이 MV 영역이 인접하도록 배치하면, 서브 픽셀 드라이버 셀 사이에 가드 링 등을 설치할 필요가 없어진다. 따라서 MV 영역과 LV 영역을 인접시키는 방법에 비하여, 데이터 드라이버 블록의 D1 방향에서의 폭을 작게 할 수 있어, 집적 회로 장치의 소면적화를 도모할 수 있다.

또한 도 19의 배치 방법에 따르면, 후술하는 바와 같이, 인접하는 서브 픽셀 드라이버 셀의 MV 영역을, 서브 픽셀 드라이버 셀의 출력 신호의 취출선의 배선 영역으로서 유효 이용할 수 있어, 레이아웃 효율을 향상시킬 수 있다.

또한 도 19의 배치 방법에 따르면, 메모리 블록을, 서브 픽셀 드라이버 셀의 LV 영역(제1 회로 영역)에 대하여 인접하여 배치할 수 있게 된다. 예를 들면 도 19에서, 메모리 블록 MB1은, 서브 픽셀 드라이버 셀 SDC1이나 SDC88의 LV 영역에 인접하여 배치된다. 또한 메모리 블록 MB2는, 서브 픽셀 드라이버 셀 SDC93이나 SDC180의 LV 영역에 인접하여 배치된다. 그리고 메모리 블록 MB1, MB2는 LV의 전압 레벨의 전원으로 동작한다. 따라서, 이와 같이 서브 픽셀 드라이버 셀의 LV 영역을 메모리 블록에 인접하여 배치하면, 데이터 드라이버 블록 및 메모리 블록에 의해 구성되는 드라이버 매크로 셀의 D1 방향에서의 폭을 작게 할 수 있어, 집적 회로 장치의 소면적화를 도모할 수 있다.

또한 집적 회로 장치가 메모리 블록을 포함하지 않는 경우에도, 도 19의 방법에 따르면, 도 13에서 설명한 리피터 블록을, 인접하는 서브 픽셀 드라이버 셀의 LV 영역 사이의 영역에 배치할 수 있다. 이에 의해, 로직 회로 블록 LB로부터의 LV의 전압 레벨의 신호(화상 데이터 신호)를 리피터 블록에 의해 버퍼링하여, 서브 픽셀 드라이버 셀에 입력하는 것이 가능하게 된다.

5.7 D/A 변환기

도 20에 서브 픽셀 드라이버 셀이 포함하는 D/A 변환기(DAC)의 상세한 구성예를 도시한다. 이 D/A 변환기는 소위 토너먼트 방식의 D/A 변환을 행하는 회로이며, 계조 전압 셀렉터 SLN1∼SLN11, SLP1∼SLP11과 프리디코더(120)를 포함한다.

여기서 계조 전압 셀렉터 SLN1∼SLN11은 N형(광의로는 제1 도전형)의 트랜지스터로 구성되는 셀렉터이고, 계조 전압 셀렉터 SLP1∼SLP11은 P형(광의로는 제2 도전형)의 트랜지스터로 구성되는 셀렉터이며, 이들 N형, P형의 트랜지스터가 페어로 되어 트랜스퍼 게이트가 구성된다. 예를 들면 SLN1을 구성하는 N형 트랜지스터와 SLP1을 구성하는 P형 트랜지스터가 페어로 되어, 트랜스퍼 게이트가 구성된다.

계조 전압 셀렉터 SLN1∼SLN8, SLP1∼SLP8의 입력 단자에는, 각각, V0∼V3, V4∼V7, V8∼V11, V12∼V15, V16∼V19, V20∼V23, V24∼V27, V28∼V31의 계조 전압 공급선이 접속된다. 그리고 프리디코더(120)는, 화상 데이터 D0∼D5가 입력되어, 도 21의 (A)의 진리값표에 나타내는 바와 같은 디코드 처리를 행한다. 그리고 선택 신호 S1∼S4, XS1∼XS4를, 각각, 계조 전압 셀렉터 SLN1∼SLN8, SLP1∼SLP8에 출력한다. 또한 선택 신호 S5∼S8, XS5∼XS8을, 각각, SLN9 및 SLN10, SLP9 및 SLP10에 출력하고, S9∼S12, XS9∼XS12를, 각각, SLN11, SLP11에 출력한다.

예를 들면 화상 데이터 D0∼D5가 (100000)인 경우에는, 도 21의 (A)의 진리값표에 나타내는 바와 같이, 선택 신호 S2, S5, S9(XS2, XS5, XS9)가 액티브로 된다. 이에 의해 계조 전압 셀렉터 SLN1, SLP1이 계조 전압 V1을 선택하고, SLN9, SLP9가 SLN1, SLP1의 출력을 선택하고, SLN11, SLP11이 SLN9, SLP9의 출력을 선택한다. 따라서 출력부 SSQ에는 계조 전압 V1이 출력된다. 마찬가지로 화상 데이터 D0∼D5가 (010000)인 경우에는, 선택 신호 S3(XS3)이 액티브로 되기 때문에, 계조 전압 셀렉터 SLN1, SLP1이 계조 전압 V2를 선택하여, 출력부 SSQ에는 계조 전압 V2가 출력된다. 또한 화상 데이터 D0∼D5가 (001000)인 경우에는, 선택 신호 S1, S6, S9(XS1, XS6, XS9)가 액티브로 된다. 따라서 계조 전압 셀렉터 SLN2, SLP2가 계조 전압 V4를 선택하고, SLN9, SLP9가 SLN2, SLP2의 출력을 선택하고, SLN11, SLP11이 SLN9, SLP9의 출력을 선택한다. 따라서 출력부 SSQ에는 계조 전압 V4가 출력된다.

그리고 본 실시예에서는 도 21의 (B)(C)에 도시한 바와 같이, 도 20의 D/A 변환기에 계조 전압 V0∼V31을 공급하기 위한 계조 전압 공급선이, 복수의 서브 픽셀 드라이버 셀에 걸쳐 D2(D4) 방향을 따라 배선된다. 예를 들면 도 21의 (B)에서는, D2 방향을 따라 나열되는 서브 픽셀 드라이버 셀 SDC1, SDC4, SDC7에 걸쳐서, 계조 전압 공급선이 D2 방향으로 배선된다. 또한 이들 계조 전압 공급선은, 도 21의 (B)(C)에 도시한 바와 같이 D/A 변환기(계조 전압 셀렉터)의 배치 영역 상에 배선된다.

더 구체적으로는 도 21의 (B)에 도시한 바와 같이, 서브 픽셀 드라이버 셀의 D/A 변환기의 배치 영역에서는, D2 방향을 따라 N형 트랜지스터 영역(P형 웰), P형 트랜지스터 영역(N형 웰)이 배치된다. 한편, 서브 픽셀 드라이버 셀의 D/A 변환기 이외의 회로(출력부, 레벨 시프터, 래치 회로)의 배치 영역에서는, D2 방향에 직교하는 D1 방향을 따라 N형 트랜지스터 영역(P형 웰), P형 트랜지스터 영역(N형 웰)이 배치된다. 다시 말하면, D2 방향을 따라 인접하는 서브 픽셀 드라이버 셀은, D1 방향을 따른 인접 경계를 사이에 두고 미러 배치된다. 예를 들면 드라이버 셀 SDC1과 SDC4는, 그 인접 경계를 사이에 두고 미러 배치되고, SDC4와 SDC7은, 그 인접 경계를 사이에 두고 미러 배치된다.

예를 들면 서브 픽셀 드라이버 셀 SDC1의 D/A 변환기의 계조 전압 셀렉터 SLN1∼SLN11을 구성하는 N형 트랜지스터는, 도 21의 (B)에 도시하는 서브 픽셀 드 라이버 셀의 N형 트랜지스터 영역 NTR1에 형성되고, 계조 전압 셀렉터 SLP1∼SLP11을 구성하는 P형 트랜지스터는 P형 트랜지스터 영역 PTR1에 형성된다. 구체적으로는 도 21의 (C)에 도시한 바와 같이, 계조 전압 셀렉터 SLN11을 구성하는 N형 트랜지스터 TRF1, TRF2나, 계조 전압 셀렉터 SLN9, SLN10을 구성하는 N형 트랜지스터 TRF3, TRF4는, N형 트랜지스터 영역 NTR1에 형성된다. 한편, 계조 전압 셀렉터 SLP11을 구성하는 P형 트랜지스터 TRF5, TRF6이나, 계조 전압 셀렉터 SLP9, SLP10을 구성하는 P형 트랜지스터 TRF7, TRF8은, P형 트랜지스터 영역 PTR1에 형성된다. 그리고, 서브 픽셀 드라이버 셀의 다른 회로의 N형 트랜지스터 영역, P형 트랜지스터 영역은 D1 방향을 따라 배치되는 데 대하여, N형 트랜지스터 영역 NTR1, P형 트랜지스터 영역 PTR1은 D2 방향을 따라 배치된다.

도 20의 D/A 변환기에서는, 예를 들면 계조 전압 셀렉터 SLN1을 구성하는 N형 트랜지스터와, 계조 전압 셀렉터 SLP1을 구성하는 P형 트랜지스터는, 페어로 되어 트랜스퍼 게이트를 구성한다. 따라서, 계조 전압 공급선을 D2 방향을 따라 배선하면, 이들 P형, N형 트랜지스터에 대하여 계조 전압 공급선을 공통 접속할 수 있어, 트랜스퍼 게이트를 용이하게 구성할 수 있게 되어, 레이아웃 효율을 향상시킬 수 있다.

한편, D/A 변환기 이외의 회로, 예를 들면 래치 회로에 대해서는, 메모리 블록으로부터의 화상 데이터를 입력할 필요가 있다. 그리고 도 21의 (B)에 도시한 바와 같이, 이 화상 데이터는 D1 방향을 따라 배선된 화상 데이터 공급선에 의해 공급된다. 또한 도 19의 레이아웃으로부터 분명해지는 바와 같이, 서브 픽셀 드라 이버 셀 내에서의 신호의 흐름의 방향은 D1 방향이다. 따라서 D/A 변환기 이외의 회로의 N형 트랜지스터 영역, P형 트랜지스터 영역을 도 21의 (B)와 같이 D1 방향을 따라 나열하여 배치하면, 신호의 흐름을 따른 효율적인 레이아웃이 가능하게 된다. 따라서, 도 21의 (B)와 같은 트랜지스터 영역의 배열은, 도 19와 같이 배치되는 서브 픽셀 드라이버 셀에 최적의 레이아웃으로 된다.

5.8 재배열 배선 영역

도 22는, 패드에의 배선 방법을 설명하는 도면이다. 도 22의 F1, F2에 도시한 바와 같이, 서브 픽셀 드라이버 셀의 출력 신호(데이터 신호)의 취출선은, D2 방향(세로 방향)을 따라 배선된다. 이들 취출선은, 서브 픽셀 드라이버 셀(드라이버 셀)의 출력 신호를 데이터 드라이버 블록으로부터 취출하기 위한 선이며, 예를 들면 제4 층의 알루미늄 배선층 ALD에 의해 형성된다. 그리고 도 22에서는, 이들 취출선의 배열 순서를 재배열하기 위한 재배열 배선 영역(제1, 제2 재배열 배선 영역)이, 서브 픽셀 드라이버 셀(드라이버 셀)의 배치 영역에 설치되어 있다. 구체적으로는 재배열 배선 영역이, 서브 픽셀 드라이버 셀 내의 로컬선인 제1, 제2 층의 알루미늄 배선층 ALA, ALB보다도 상층에 형성된다. 그리고, 이 재배열 배선 영역에서는, 패드의 배열 순서에 따른 순서로, 취출선의 배열 순서가 재배열된다.

즉 제1 그룹에 속하는 서브 픽셀 드라이버 셀 SDC1, SDC2, SDC4, SDC5, SDC7, SDC8, …의 출력 신호의 취출선인 F1로 나타내는 제1 그룹의 취출선은, 제1 재배열 배선 영역에서 배열 순서가 재배열된다. 구체적으로는 제1 재배열 배선 영역에서는, 패드 P1, P2, P4, P5, P7, P8, …의 순서로 취출선의 배열 순서가 재배 열된다. 한편, 제2 그룹에 속하는 서브 픽셀 드라이버 셀 SDC3, SDC6, SDC9, …의 출력 신호의 취출선인 F2에 도시하는 제2 그룹의 취출선은, 제2 재배열 배선 영역에서 배열 순서가 재배열된다. 구체적으로는, 제2 재배열 배선 영역에서는, 패드 P3, P6, P9, …의 순서로 취출선의 배열 순서가 재배열된다.

이와 같이 서브 픽셀 드라이버 내에 재배열 배선 영역을 형성하여 배선을 재배열하면, 패드 배치 영역과 데이터 드라이버 블록 사이의 배선 영역인 F3으로 나타내는 영역에서의 배선의 재배열을, 최소한으로 억제할 수 있다. 그 결과, F3으로 나타내는 배선 영역의 D2 방향에서의 폭을 작게 할 수 있어, 슬림한 가늘고 긴 칩을 실현할 수 있다.

또한 F3으로 나타내는 배선 영역에서는, F1로 나타내는 제1 그룹의 취출선과 패드 P1, P2, P4, P5, P7, P8, …을 접속하기 위한 접속선이, 제3 층의 알루미늄 배선층 ALC(광의로는 소여의 층의 선)로 배선된다. 한편, F2로 나타내는 제2 그룹의 취출선과 패드 P3, P6, P9, …를 접속하기 위한 접속선은, 제4 층의 알루미늄 배선층 ALD(광의로는 소여의 층과는 다른 층의 선)로 배선된다.

또한 도 22에서는, 재배열 배선 영역에, 취출선의 취출 위치를 변경하기 위한 취출 위치 변경선이 배선된다. 예를 들면 F4에서는, 서브 픽셀 드라이버 셀 SDC1, SDC2의 출력 신호의 취출 위치를 변경하기 위한 취출 위치 변경선 QCL1, QCL2가 배선된다. 구체적으로는, 취출 위치 변경선 QCL1, QCL2는, D1 방향을 따라 배치되는 복수의 서브 픽셀 드라이버 셀 SDC1, SDC2에 걸쳐, D1 방향(가로 방향)으로 배선된다. 또한, 이들 취출 위치 변경선 QCL1, QCL2는, 제3 층의 알루미늄 배 선층 ALC로 배선된다. 또한 이 경우에, 서브 픽셀 드라이버 셀 SDC1, SC2에 화상 데이터를 공급하기 위한 화상 데이터 공급선도, 취출 위치 변경선 QCL1, QCL2와 동일 층의 알루미늄 배선층 ALC로, D1 방향을 따라 서브 픽셀 드라이버 셀에 배선된다. 한편, F1, F2로 나타내는 취출선은, 취출 위치 변경선 QCL1, QCL2와는 다른 층의 알루미늄 배선층 ALD로 배선된다.

또한 도 22에서는, 서브 픽셀 드라이버 셀의 D/A 변환기에 계조 전압을 공급하기 위한 계조 전압 공급선이, F5, F6으로 나타내는 바와 같이 복수의 서브 픽셀 드라이버 셀에 걸쳐 D2 방향을 따라 배선된다. 구체적으로는, 계조 전압 공급선은, 취출선과 동일 층의 알루미늄 배선층 ALD로 배선된다.

이상의 도 22의 배선 방법에 따르면, 2층의 알루미늄 배선층 ALC, ALD를 이용하여, 취출 위치 변경선, 화상 데이터 공급선, 취출선, 계조 전압 공급선을 효율적으로 배선할 수 있어, 레이아웃 효율을 향상시킬 수 있다. 그리고 데이터 드라이버 블록의 D1, D2 방향에서의 폭의 증가를 최소한으로 억제할 수 있기 때문에, 슬림한 가늘고 긴 칩을 실현할 수 있음과 함께 집적 회로 장치의 소면적화를 도모할 수 있다.

6. 전자 기기

도 23의 (A)(B)에 본 실시예의 집적 회로 장치(10)를 포함하는 전자 기기(전기 광학 장치)의 예를 도시한다. 또한 전자 기기는 도 23의 (A)(B)에 도시되는 것 이외의 구성 요소(예를 들면 카메라, 조작부 또는 전원 등)를 포함해도 된다. 또한 본 실시예의 전자 기기는 휴대 전화기에는 한정되지 않고, 디지털 카메라, PDA, 전자 수첩, 전자 사전, 프로젝터, 리어 프로젝션 텔레비전, 혹은 휴대형 정보 단말기 등이어도 된다.

도 23의 (A)(B)에서 호스트 디바이스(410)는, 예를 들면 MPU(Micro Processor Unit), 베이스 밴드 엔진(베이스 밴드 프로세서) 등이다. 이 호스트 디바이스(410)는, 표시 드라이버인 집적 회로 장치(10)의 제어를 행한다. 혹은 어플리케이션 엔진이나 베이스 밴드 엔진으로서의 처리나, 압축, 신장, 사이징 등의 그래픽 엔진으로서의 처리를 행할 수도 있다. 또한 도 23의 (B)의 화상 처리 컨트롤러(표시 컨트롤러)(420)는, 호스트 디바이스(410)에 대행하여, 압축, 신장, 사이징 등의 그래픽 엔진으로서의 처리를 행한다.

표시 패널(400)은, 복수의 데이터선(소스선)과, 복수의 주사선(게이트선)과, 데이터선 및 주사선에 의해 특정되는 복수의 화소를 갖는다. 그리고, 각 화소 영역에서의 전기 광학 소자(협의로는, 액정 소자)의 광학 특성을 변화시킴으로써, 표시 동작을 실현한다. 이 표시 패널(400)은, TFT, TFD 등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 패널에 의해 구성할 수 있다. 또한 표시 패널(400)은, 액티브 매트릭스 방식 이외의 패널이어도 되고, 액정 패널 이외의 패널이어도 된다.

도 23의 (A)의 경우에는, 집적 회로 장치(10)로서 메모리 내장의 것을 이용할 수 있다. 즉 이 경우에는 집적 회로 장치(10)는, 호스트 디바이스(410)로부터의 화상 데이터를, 일단 내장 메모리에 기입하고, 기입된 화상 데이터를 내장 메모리로부터 판독하여, 표시 패널을 구동한다. 한편, 도 23의 (B)의 경우에는, 집적 회로 장치(10)로서 메모리 비내장의 것을 이용할 수 있다. 즉 이 경우에는, 호스 트 디바이스(410)로부터의 화상 데이터는, 화상 처리 컨트롤러(420)의 내장 메모리에 기입된다. 그리고 집적 회로 장치(10)는, 화상 처리 컨트롤러(420)의 제어 하에서, 표시 패널(400)을 구동한다.

또한, 상기와 같이 본 실시예에 대하여 상세히 설명했지만, 본 발명의 신규 사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능하다는 것은 당업자에게는 용이하게 이해될 수 있을 것이다. 따라서, 이러한 변형예는 전부 본 발명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에서, 적어도 한번, 보다 광의 또는 동의의 서로 다른 용어(제1 인터페이스 영역, 제2 인터페이스 영역, 제1 회로 영역, 제2 회로 영역 등)와 함께 기재된 용어(출력측 I/F 영역, 입력측 I/F 영역, LV 영역, MV 영역 등)는, 명세서 또는 도면의 어떠한 개소에서도, 그 서로 다른 용어로 치환할 수 있다. 또한 데이터 드라이버 블록, 메모리 블록, 패드 블록을 매크로 셀화하는 등의 본 실시예의 방법은, 도 3과는 다른 배치·구성의 집적 회로 장치에도 적용할 수 있다. 또한 집적 회로 장치의 제1, 제2 방향과, 드라이버 매크로 셀이나 서브 픽셀 드라이버 셀의 제1, 제2 방향과는, 반드시 일치할 필요는 없다.

본 발명에 따르면, 회로 면적의 축소화를 실현할 수 있는 집적 회로 장치 및 이것을 포함하는 전자 기기를 제공할 수 있다.

Claims (16)

1. 복수의 회로 블록이 매크로 셀화된 적어도 1개의 드라이버 매크로 셀을 포함하고,

   상기 드라이버 매크로 셀은,

   데이터선을 구동하기 위한 데이터 드라이버 블록과,

   상기 데이터 드라이버 블록이 상기 데이터선을 구동하기 위해서 이용하는 화상 데이터를 기억하는 메모리 블록과,

   상기 데이터 드라이버 블록의 출력선과 상기 데이터선을 전기적으로 접속하기 위한 패드가 배치되는 패드 블록을 포함하고,

   상기 데이터 드라이버 블록과 상기 메모리 블록은 제1 방향을 따라 배치되고,

   상기 제1 방향에 직교하는 방향을 제2 방향으로 한 경우에, 상기 패드 블록은, 상기 데이터 드라이버 블록 및 상기 메모리 블록의 상기 제2 방향측으로 배치되는 것을 특징으로 하는 집적 회로 장치.
2. 제1항에 있어서,

   상기 데이터 드라이버 블록의 상기 제1 방향에서의 폭을 WDB로 하고, 상기 메모리 블록의 상기 제1 방향에서의 폭을 WMB로 하고, 상기 패드 블록의 상기 제1 방향에서의 폭을 WPB로 한 경우에, WDB+WMB≤WPB인 것을 특징으로 하는 집적 회로 장치.
3. 제1항에 있어서,

   상기 데이터 드라이버 블록의 상기 제1 방향에서의 폭을 WDB로 하고, 상기 메모리 블록의 상기 제1 방향에서의 폭을 WMB로 하고, 상기 드라이버 매크로 셀이 부가 회로 블록을 포함하는 경우에서의 상기 부가 회로 블록의 상기 제1 방향에서의 폭을 WAB로 하고, 상기 패드 블록에서의 상기 패드의 상기 제1 방향에서의 패드 피치를 PP로 하고, 패드의 개수를 NP로 한 경우에, (NP-1)×PP<WDB+WMB+WAB<(NP+1)×PP인 것을 특징으로 하는 집적 회로 장치.
4. 제3항에 있어서,

   WDB+WMB+WAB≤NP×PP인 것을 특징으로 하는 집적 회로 장치.
5. 제3항에 있어서,

   상기 부가 회로 블록은,

   상기 메모리 블록에의 적어도 라이트 데이터 신호를 버퍼링하여 상기 메모리 블록에 출력하는 버퍼를 포함하는 리피터 블록인 것을 특징으로 하는 집적 회로 장치.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,

   복수의 상기 드라이버 매크로 셀을 포함하고,

   상기 복수의 드라이버 매크로 셀은, 상기 제1 방향을 따라 배치되는 것을 특징으로 하는 집적 회로 장치.
7. 제1항에 있어서,

   상기 데이터 드라이버 블록은,

   그 각각이 1 서브 픽셀분의 화상 데이터에 대응하는 데이터 신호를 출력하는 복수의 서브 픽셀 드라이버 셀을 포함하고,

   상기 데이터 드라이버 블록에서는, 상기 제1 방향을 따라 복수의 상기 서브 픽셀 드라이버 셀이 배치됨과 함께 상기 제2 방향을 따라 복수의 상기 서브 픽셀 드라이버 셀이 배치되는 것을 특징으로 하는 집적 회로 장치.
8. 데이터선을 구동하기 위한 적어도 1개의 데이터 드라이버 블록을 포함하고,

   상기 데이터 드라이버 블록은,

   그 각각이 1 서브 픽셀분의 화상 데이터에 대응하는 데이터 신호를 출력하는 복수의 서브 픽셀 드라이버 셀을 포함하고,

   상기 서브 픽셀 드라이버 셀의 긴 변을 따른 방향을 제1 방향으로 하고, 상기 제1 방향에 직교하는 방향을 제2 방향으로 한 경우에,

   상기 데이터 드라이버 블록에서는, 상기 제1 방향을 따라 복수의 상기 서브 픽셀 드라이버 셀이 배치됨과 함께 상기 제2 방향을 따라 복수의 상기 서브 픽셀 드라이버 셀이 배치되고,

   상기 데이터 드라이버 블록의 출력선과 상기 데이터선을 전기적으로 접속하기 위한 패드가, 상기 데이터 드라이버 블록의 상기 제2 방향측으로 배치되는 것을 특징으로 하는 집적 회로 장치.
9. 제7항 또는 제8항에 있어서,

   상기 복수의 서브 픽셀 드라이버 셀의 각 서브 픽셀 드라이버 셀은,

   제1 전압 레벨의 전원으로 동작하는 회로가 배치되는 제1 회로 영역과,

   상기 제1 전압 레벨보다도 높은 제2 전압 레벨의 전원으로 동작하는 회로가 배치되는 제2 회로 영역을 갖고,

   상기 복수의 서브 픽셀 드라이버 셀은,

   각 서브 픽셀 드라이버 셀의 상기 제2 회로 영역끼리 또는 상기 제1 회로 영역끼리가 상기 제1 방향을 따라 다른 회로 영역을 그 사이에 두지 않고 서로 인접하도록 배치되는 것을 특징으로 하는 집적 회로 장치.
10. 제9항에 있어서,

    상기 제1 회로 영역에는, 화상 데이터를 래치하는 래치 회로가 배치되고,

    상기 제2 회로 영역에는, 계조 전압을 이용하여 화상 데이터의 D/A 변환을 행하는 D/A 변환기가 배치되는 것을 특징으로 하는 집적 회로 장치.
11. 제9항에 있어서,

    화상 데이터를 기억하는 적어도 1개의 메모리 블록을 포함하고,

    상기 메모리 블록은,

    상기 서브 픽셀 드라이버 셀의 상기 제1 회로 영역에 대하여 다른 회로 영역을 그 사이에 두지 않고 서로 인접하여 배치되는 것을 특징으로 하는 집적 회로 장치.
12. 제7항 또는 제8항에 있어서,

    상기 서브 픽셀 드라이버 셀은,

    계조 전압을 이용하여 화상 데이터의 D/A 변환을 행하는 D/A 변환기를 포함하고,

    상기 D/A 변환기에 상기 계조 전압을 공급하기 위한 계조 전압 공급선이, 복수의 상기 서브 픽셀 드라이버 셀에 걸쳐 상기 제2 방향을 따라 배선되는 것을 특징으로 하는 집적 회로 장치.
13. 제12항에 있어서,

    상기 계조 전압 공급선은,

    상기 D/A 변환기의 배치 영역 상에 배선되는 것을 특징으로 하는 집적 회로 장치.
14. 제12항에 있어서,

    상기 서브 픽셀 드라이버 셀의 상기 D/A 변환기의 배치 영역에서는, 상기 제2 방향을 따라 N형 트랜지스터 영역, P형 트랜지스터 영역이 배치되고,

    상기 서브 픽셀 드라이버 셀의 상기 D/A 변환기 이외의 회로의 배치 영역에서는, 상기 제1 방향을 따라 N형 트랜지스터 영역, P형 트랜지스터 영역이 배치되는 것을 특징으로 하는 집적 회로 장치.
15. 제1항 또는 제8항의 집적 회로 장치와,

    상기 집적 회로 장치에 의해 구동되는 표시 패널

    을 포함하는 것을 특징으로 하는 전자 기기.
16. 제2항에 있어서,

    상기 드라이버 매크로 셀이 부가 회로 블록을 포함하는 경우에 상기 부가 회로 블록의 상기 제1 방향에서의 폭을 WAB로 하고, 상기 패드 블록에서의 상기 패드의 상기 제1 방향에서의 패드 피치를 PP로 하고, 패드의 개수를 NP로 한 경우에, WDB+WMB+WAB<(NP+1)×PP인 것을 특징으로 하는 집적 회로 장치.

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