JP3280867B2

JP3280867B2 - 半導体記憶装置

Info

Publication number: JP3280867B2
Application number: JP26331696A
Authority: JP
Inventors: 嗣彦田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-10-03
Filing date: 1996-10-03
Publication date: 2002-05-13
Anticipated expiration: 2016-10-03
Also published as: JPH10112179A; US5917770A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル画像デ
ータを一時的に格納するための半導体記憶装置に関す
る。

【０００２】

【従来の技術】近年のコンピュータのマルチメディア化
やテレビジョンシステムのディジタル化に伴い、高画質
のディジタル画像データを高速に処理するシステムへの
要求が高まっている。ディジタル画像データを高速に処
理するためには、高速高機能の処理装置を用いると共
に、この画像データを一時的に格納するための半導体記
憶装置にもアクセス速度の高速化が求められる。

【０００３】ところで、画像データの処理には、画像の
２次元空間的な依存性（相関性）を利用して演算処理を
行うものが多い。例えばＭＰＥＧ[Moving Picture Expe
rtsGroup]では、画像データを８×８画素の矩形領域の
単位でＤＣＴ[Discrete Cosine Transform]処理するこ
とにより圧縮符号化を行う。また、マルチウインドウシ
ステムでは、画面に表示される個々のウインドウの初期
表示時やクリア時に、このウインドウ内の種々の大きさ
の矩形領域を背景色で塗りつぶさなければならない。即
ち、これらの処理では、矩形領域内の画像データに順次
連続的にアクセスが行われるので、画像データの列方向
へのアクセス速度だけでなく、行方向へのアクセス速度
も高速化する必要が生じる。

【０００４】画像データを格納するための半導体記憶装
置として使用されることの多い従来のＤＲＡＭ[Dynamic
Random Access Memory]の構成を図１２に示す。このＤ
ＲＡＭは、外部からアドレスＡｄｄｒと行アドレススト
ローブ信号ＲＡＳバーと列アドレスストローブ信号ＣＡ
Ｓバーとを入力し、この外部との間でデータＤＱの入出
力を行うようになっている。アドレスＡｄｄｒは、行ア
ドレスラッチ１と列アドレスラッチ２に送られる。ま
た、行アドレスストローブ信号ＲＡＳバーと列アドレス
ストローブ信号ＣＡＳバーは、クロックジェネレータ３
に送られる。クロックジェネレータ３は、これらの制御
信号に基づいて、行デコード制御信号ＲＡと列デコード
制御信号ＣＡとセンスアンプ駆動信号ＳＡを発生する回
路である。行アドレスラッチ１は、この行デコード制御
信号ＲＡを受けて行アドレスＲをラッチし行デコーダ２
１に送る。列アドレスラッチ２は、この列デコード制御
信号ＣＡを受けて列アドレスＣをラッチし列デコーダ５
に送る。

【０００５】行デコーダ２１は、行アドレスＲをデコー
ドして、メモリセルアレイ６のいずれかのワード線ＷＬ
(R)をアクティブにしメモリ行を選択する回路である。
メモリセルアレイ６には、センスアンプ６ａと列セレク
タ６ｂが接続されている。センスアンプ６ａは、メモリ
列ごとにメモリセルからビット線上に読み出されたデー
タをそれぞれ増幅する回路であり、上記センスアンプ駆
動信号ＳＡがアクティブになることにより駆動される。
列セレクタ６ｂは、列デコーダ５の出力に応じてメモリ
セルアレイ６のメモリ列を選択し、そのメモリ列のビッ
ト線をデータ線ＤＩＯに接続する回路である。列デコー
ダ５は、列アドレスＣをデコードし、このデコード結果
を列セレクタ６ｂに送るようになっている。この列セレ
クタ６ｂは、１本のデータ線ＤＩＯを介して入出力バッ
ファ２２に接続されている。入出力バッファ２２は、デ
ータ線ＤＩＯを外部のデータバス等にバス接続するため
の双方向３状態バッファであり、これを介して外部とデ
ータの入出力が行われる。

【０００６】上記メモリセルアレイ６の内部構成を図１
３に基づいて説明する。このメモリセルアレイ６には、
データを記憶するための多数のメモリセルＭＣがマトリ
クス状に配列されている。また、このメモリセルアレイ
６には、縦横に多数本のワード線ＷＬとビット線ＢＬ，
ＢＬバーが配設されている。そして、各ワード線ＷＬに
は、同一行（メモリ行）の多数のメモリセルＭＣが接続
され、各ビット線ＢＬ，ＢＬバーには、同一列（メモリ
列）の多数のメモリセルＭＣが接続されている。ただ
し、ビット線ＢＬと相補ビット線ＢＬバーには、同一列
のメモリセルＭＣがメモリ行ごとに交互に接続される。
また、多数本のワード線ＷＬは、上記行デコーダ２１に
接続され、多数本のビット線ＢＬ，ＢＬバーは、上記セ
ンスアンプ６ａに接続されている。従って、行デコーダ
２１によっていずれかのワード線ＷＬがアクティブにな
ると、そのメモリ行の全てのメモリセルＭＣからデータ
が各ビット線ＢＬ又は相補ビット線ＢＬバーに読み出さ
れセンスアンプ６ａによって増幅される。そして、図１
２に示した列セレクタ６ｂがいずれかのビット線ＢＬ又
は相補ビット線ＢＬバーをデータ線ＤＩＯに接続すれ
ば、このデータを外部に読み出し、又は、外部からのデ
ータをビット線ＢＬ，ＢＬバーを介してメモリセルＭＣ
に書き込むことができる。

【０００７】上記構成の従来のＤＲＡＭを用いて画像デ
ータにおける矩形領域内のデータを順次連続的にアクセ
スする場合の動作を図１４に基づいて説明する。このア
クセスは、行アドレスＲと列アドレスＣに対応する画素
を起点（左上隅）とする８×８画素の矩形領域内の全デ
ータをＤＲＡＭに書き込む場合を示す。また、このアク
セスには、列方向のアクセス速度を高速化したページモ
ードライトサイクルを用いる。

【０００８】待機状態にあるＤＲＡＭに、まず外部から
アドレスＡｄｄｒとして行アドレスＲを送り、時刻ｔ11
に行アドレスストローブ信号ＲＡＳバーを立ち下げる
と、クロックジェネレータ３が行デコード制御信号ＲＡ
とセンスアンプ駆動信号ＳＡを立ち上げ、行アドレスラ
ッチ１がこの行アドレスＲをラッチする。また、行デコ
ーダ２１がこの行アドレスＲをデコードして、メモリセ
ルアレイ６のワード線ＷＬ(R)を立ち上げる。すると、
メモリセルアレイ６では、選択されたメモリ行の全メモ
リセルＭＣ(R,0)〜ＭＣ(R,N)のデータがビット線ＢＬ，
ＢＬバーに読み出されて、センスアンプ駆動信号ＳＡの
立ち上がりにより駆動されたセンスアンプ６ａによって
これら１行分のデータが増幅される。次に、アドレスＡ
ｄｄｒとして列アドレスＣを送り、時刻ｔ12に列アドレ
スストローブ信号ＣＡＳバーを立ち下げると、クロック
ジェネレータ３が列デコード制御信号ＣＡを立ち上げる
ことにより、列アドレスラッチ２がこの列アドレスＣを
ラッチする。そして、列デコーダ５がこの列アドレスＣ
をデコードして、デコード出力ＹＳ(C)のみを立ち上げ
る。すると、メモリセルアレイ６では、列アドレスＣに
対応するメモリ列の１本のビット線ＢＬ，ＢＬバーとデ
ータ線ＤＩＯが列セレクタ６ｂを介して接続され、外部
から入力されたデータがメモリセルＭＣ(R,C)に書き込
まれる。

【０００９】上記書き込みが完了すると、列アドレスス
トローブ信号ＣＡＳバーを一旦立ち上げる。すると、図
示しない制御信号によりデータ線ＤＩＯがプリチャージ
されて待機状態になる。そして、アドレスＡｄｄｒとし
て列アドレスＣ＋１を送り、時刻ｔ13に再び列アドレス
ストローブ信号ＣＡＳバーを立ち下げると、列アドレス
ラッチ２がこの列アドレスＣ＋１をラッチして、列デコ
ーダ５がデコード出力ＹＳ(C+1)のみを立ち上げる。す
ると、メモリセルアレイ６では、先と同じメモリ行にお
ける列アドレスＣ＋１に対応するメモリ列の１本のビッ
ト線ＢＬ，ＢＬバーとデータ線ＤＩＯが列セレクタ６ｂ
を介して接続され、外部から入力されたデータがこの１
本のビット線ＢＬ，ＢＬバーを介してメモリセルＭＣ
(R,C+1)に書き込まれる。そして、以降同様にして列ア
ドレスＣを順に増分しながら列アドレスストローブ信号
ＣＡＳバーを立ち下げることにより、メモリセルアレイ
６の先と同じメモリ行における複数のメモリ列のメモリ
セルＭＣ(R,C+2)〜ＭＣ(R,C+6)に外部からのデータが書
き込まれる。

【００１０】最後に、アドレスＡｄｄｒとして列アドレ
スＣ＋７を送り、時刻ｔ14に列アドレスストローブ信号
ＣＡＳバーを立ち下げると、列デコーダ５がデコード出
力ＹＳ(C+7)のみを立ち上げる。すると、メモリセルア
レイ６では、先と同じメモリ行における列アドレスＣ＋
７に対応するメモリ列のメモリセルＭＣ(R,C+7)に外部
からのデータが書き込まれる。そして、時刻ｔ15に列ア
ドレスストローブ信号ＣＡＳバーと行アドレスストロー
ブ信号ＲＡＳバーを立ち上げることによりＤＲＡＭを待
機状態に戻す。なお、この行アドレスストローブ信号Ｒ
ＡＳバーが立ち上がると、全てのビット線ＢＬ，ＢＬバ
ーがプリチャージされる。

【００１１】また、アドレスＡｄｄｒとして送る行アド
レスＲを行アドレスＲ＋１に更新し、時刻ｔ16に行アド
レスストローブ信号ＲＡＳバーを立ち下げると、行デコ
ーダ２１がこの行アドレスＲ＋１をデコードして、メモ
リセルアレイ６のワード線ＷＬ(R+1)を立ち上げる。す
ると、メモリセルアレイ６では、選択されたメモリ行の
全メモリセルＭＣ(R+1,0)〜ＭＣ(R+1,N)からデータがビ
ット線ＢＬ，ＢＬバーに読み出されてセンスアンプ６ａ
によりそれぞれ増幅される。次に、アドレスＡｄｄｒと
して列アドレスＣを送り、時刻ｔ17に列アドレスストロ
ーブ信号ＣＡＳバーを立ち下げると、列デコーダ５がこ
の列アドレスＣをデコードして、デコード出力ＹＳ(C)
のみを立ち上げる。すると、メモリセルアレイ６では、
メモリセルＭＣ(R+1,C)に外部から入力されたデータが
書き込まれる。

【００１２】上記書き込みの完了後に、列アドレススト
ローブ信号ＣＡＳバーを一旦立ち上げて、アドレスＡｄ
ｄｒとして列アドレスＣ＋１を送り、時刻ｔ18に再び列
アドレスストローブ信号ＣＡＳバーを立ち下げると、列
デコーダ５がデコード出力ＹＳ(C+1)のみを立ち上げ
る。すると、メモリセルアレイ６では、メモリセルＭＣ
(R+1,C+1)に外部からのデータが書き込まれる。そし
て、以降同様にして列アドレスＣを順に増分しながら列
アドレスストローブ信号ＣＡＳバーを立ち下げることに
より、メモリセルアレイ６の先と同じメモリ行における
残りのメモリセルＭＣ(R,C+2)〜ＭＣ(R,C+7)に外部から
のデータが書き込まれる。そして、時刻ｔ19に列アドレ
スストローブ信号ＣＡＳバーと行アドレスストローブ信
号ＲＡＳバーを立ち上げることによりＤＲＡＭを待機状
態に戻す。

【００１３】さらに、以降も行アドレスＲを順に増分し
ながら同様の動作を繰り返すと、各行の８個のメモリセ
ルＭＣに順次外部からのデータが書き込まれる。そし
て、時刻ｔ20に最後のメモリセルＭＣ(R+7,C+7)に外部
からのデータが書き込まれると、時刻ｔ21に列アドレス
ストローブ信号ＣＡＳバーと行アドレスストローブ信号
ＲＡＳバーを立ち上げることにより矩形領域のアクセス
を完了する。

【００１４】

【発明が解決しようとする課題】上記従来のＤＲＡＭ
は、ページモードによって列アドレスストローブ信号Ｃ
ＡＳバーを繰り返し立ち下げることにより、同一列のメ
モリセルＭＣには高速に連続してアクセスすることがで
きる。ところが、異なる行のメモリセルＭＣにアクセス
する場合には、一旦行アドレスストローブ信号ＲＡＳバ
ーを立ち上げてＤＲＡＭを待機状態に戻す必要があり、
列方向に比べて行方向のアクセス速度が遅くなる。即
ち、ＤＲＡＭが一旦待機状態に戻ると、再度アクセスを
行うまでに、行デコーダ２１がワード線ＷＬを非アクテ
ィブに戻し、メモリセルＭＣをビット線ＢＬ，ＢＬバー
から切り離すための時間と、これらのビット線ＢＬ，Ｂ
Ｌバーをプリチャージするための時間と、新たな行アド
レスＲを入力し行デコーダ２１が別のワード線ＷＬをア
クティブにする時間と、これによって新たなメモリ行の
メモリセルＭＣから各ビット線ＢＬ，ＢＬバーに読み出
されたデータをセンスアンプ６ａが増幅するまでの時間
とが必要となる。

【００１５】このため、従来の画像データを一時的に格
納するためのＤＲＡＭは、ＭＰＥＧの符号復号化処理や
マルチウインドウシステム等において比較的小さい矩形
領域内の画像データへのアクセス頻度が高くなるにもか
かわらず、行方向のアクセスが遅いために、画像データ
を処理するシステムの高速化を阻害するという問題があ
った。

【００１６】本発明は、上記のような問題点を解決する
ためになされたもので、メモリセルアレイを複数のサブ
アレイに分割すると共に矩形領域内のデータが同じサブ
アレイの異なる行に配置されることがないようにして、
この矩形領域内のデータへのアクセス速度を高速化する
ことができる半導体記憶装置を提供することを目的とし
ている。

【００１７】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、多数のメモリセルをＭ／ｍ行（ｍは２以上の整
数、Ｍ／ｍも２以上の整数）のメモリ行とＮ列（Ｎは２
以上の整数）のメモリ列からなるマトリクス状に配列さ
せたサブアレイをｍ個備えたメモリセルアレイと、Ｍ行
の画素行とＮ列の画素列からなるマトリクス状の画像空
間において、画素行をＭ／ｍ個のブロックに分割し、該
各ブロック内のｍ行の画素行をそれぞれｍ個のサブアレ
イに１対１で対応させると共に、Ｍ／ｍ個のブロックを
それぞれ各サブアレイにおけるＭ／ｍ行のメモリ行に１
対１で対応させておき、該画面空間上のデータの画素ア
ドレスが入力された場合に、少なくとも当該データが所
属するブロックの画素行に対応するサブアレイにおけ
る、当該データが所属するブロックに対応するメモリ行
を選択して該メモリセルアレイにアクセスを行う行アド
レス制御手段とを備え、そのことにより上記目的が達成
される。

【００１８】好ましくは、前記行アドレス制御手段が、
前記画面空間上のデータの画素アドレスが入力された場
合に、当該データが所属するブロックの画素行に対応す
るサブアレイについては、当該サブアレイにおける当該
データが所属するブロックに対応するメモリ行を選択
し、他のサブアレイについては、当該データが所属する
ブロックに対応するメモリ行または当該データが所属す
るブロックに隣接するブロックに対応するメモリ行を選
択する。

【００１９】好ましくは、前記各サブアレイでは、前記
行アドレス制御手段によって選択されたメモリ行におけ
るｎ列（ｎはＮ未満の２以上の整数）のメモリ列のメモ
リセルにｎ個のデータが並列に書き込まれ、かつ、該ｎ
列のメモリ列のメモリセルからｎ個のデータが並列に読
み出すことによりアクセスが行われる。

【００２０】或いは、好ましくは、前記各サブアレイ
が、各メモリ列ごとに当該メモリ列のいずれか１つのメ
モリセルからビット線上に読み出されたデータを増幅す
るセンスアンプと、該全メモリ列中からｎ列のメモリ列
を選択し、該選択されたメモリ列のビット線上に読み出
され増幅されたデータをデータ線に転送し、かつ、デー
タ線上のデータを該選択されたメモリ列のビット線に転
送する列セレクタとを備える。

【００２１】このとき、ある実施形態では、前記各サブ
アレイが、それぞれｎ本のデータ線に接続され、前記列
セレクタが、選択されたｎ列のメモリ列のビット線と当
該ｎ本のデータ線との間で同時にデータを転送する。好
ましくは、前記ｍ個のサブアレイにそれぞれ接続される
ｎ本のデータ線が並列してｍ×ｎ本の共通データ線が構
成され、該共通データ線を介して前記メモリセルアレイ
が外部と接続される。或いは、好ましくは、前記ｍ個の
各サブアレイが、それぞれ少なくともｎ本のデータ線を
介してｎビットのレジスタに接続されると共に、該ｍ個
のレジスタと外部との間でデータの演算処理を行う演算
手段を備える。或いは、好ましくは、前記ｍ個のサブア
レイごとのｎ本のデータ線が、それぞれｎビットのレジ
スタを介してｍ×ｎ本の共通データ線に接続され、該ｍ
個のレジスタと外部との間でデータの演算処理を行うプ
ロセッサが該共通データ線にバス接続される。

【００２２】或いは、他の実施形態では、前記各サブア
レイが、それぞれ１本ずつのデータ線に接続され、前記
列セレクタが、選択されたｎ列のメモリ列のビット線と
当該１本のデータ線との間で時間をずらして順にデータ
を転送する。好ましくは、前記ｍ個のサブアレイにそれ
ぞれ接続される１本ずつのデータ線が並列してｍ本の共
通データ線が構成され、該共通データ線を介して前記メ
モリセルアレイが外部と接続される。或いは、好ましく
は、前記ｍ個の各サブアレイが、それぞれ少なくとも１
本のデータ線を介してｎビットのレジスタに接続される
と共に、該ｍ個のレジスタと外部との間でデータの演算
処理を行う演算手段を備える。或いは、好ましくは、前
記ｍ個のサブアレイごとの１本ずつのデータ線が、それ
ぞれｎビットのレジスタを介してｍ×ｎ本の共通データ
線に接続され、該ｍ個のレジスタと外部との間でデータ
の演算処理を行うプロセッサが該共通データ線にバス接
続される。

【００２３】好ましくは、上記の半導体記憶装置におい
て、前記Ｍが２^M、前記ｍが２^m、前記Ｎが２^N、前記ｎ
が２ⁿであるとし、前記画像空間が、画素アドレス中の
Ｍビットの行アドレスにより画素行を指定し、Ｎビット
の列アドレスにより画素列を指定するものであり、前記
行アドレス制御手段が、該画面空間上のデータの画素ア
ドレスが入力された場合に、各サブアレイについて、行
アドレス中のＭ−ｍビットのアドレスにより指定される
メモリ行、または該メモリ行に隣接するメモリ行を選択
すると共に、Ｎビットの列アドレスにより指定されるメ
モリ列を含む２ⁿ列のメモリ列を選択して前記メモリセ
ルアレイにアクセスを行う。さらに好ましくは、前記行
アドレス制御手段が、Ｎビットの列アドレスを列デコー
ダによってデコードすることにより各サブアレイのメモ
リ列を指定する。

【００２４】或いは、好ましくは、上記の半導体記憶装
置において、前記行アドレス制御手段が、該画面空間上
のデータの画素アドレスが入力された場合に、当該デー
タが所属するブロックの画素行および該画素行以降の各
画素行に対応するサブアレイについては、当該サブアレ
イにおける当該データが所属するブロックに対応するメ
モリ行を選択し、他のサブアレイについては、当該デー
タが所属するブロックの次に隣接するブロックに対応す
るメモリ行を選択すると共に、各サブアレイについて、
当該データが所属する画素列以降の複数の画素列に対応
する複数のメモリ列を選択して前記メモリセルアレイに
アクセスを行う。

【００２５】好ましくは、上記の半導体記憶装置におい
て、前記画像空間が、画素アドレス中の行アドレスによ
り画素行を指定するものであり、前記行アドレス制御手
段が、行アドレス中のｐビットのアドレスをフルデコー
ドして２^p本の出力のいずれか１本のみをアクティブに
する行サブデコーダと、該行サブデコーダの各隣接する
出力同士のＯＲ演算を行って２本の出力をアクティブに
する論理回路と、該論理回路がアクティブにした２本の
出力のうちのいずれかを各サブアレイごとに選ぶことに
より該各サブアレイのメモリ行の選択を行う隣接行選択
手段と、を備えている。さらに好ましくは、前記隣接行
選択手段が、行アドレス中のｐビット以外のアドレスを
論理演算することにより、各サブアレイごとに前記論理
回路のいずれの出力を選ぶかを決定する。

【００２６】以下、本発明の作用について説明する。

【００２７】この発明においては、メモリセルアレイを
複数のサブアレイに分割すると共に、画像空間上に任意
に設定した比較的小さい矩形領域内のデータが同一のサ
ブアレイ内の異なるメモリ行上に配置されるのを避ける
ことができるので、複数のサブアレイを同時にアクセス
し、又は、順次異なるサブアレイに切り替えて連続的に
アクセスすることにより、この矩形領域内のデータを行
方向にも高速にアクセスすることができるようになる。

【００２８】この発明においては、任意の画素アドレス
を指定するだけで、この画素アドレスを起点とする矩形
領域内の複数行のデータに同時に又は時分割により順次
アクセスすることができる。また、矩形領域の行の区切
りが画像空間をブロックに分割した際の境界に一致する
とは限らないので、この場合の各サブアレイの選択行を
調整できる。

【００２９】この発明においては、任意の画素アドレス
を指定するだけで、この画素アドレスを起点とする矩形
領域内の複数列のデータに同時にアクセスすることがで
きる。また、複数行のデータにも同時にアクセスできる
場合には、矩形領域内の全データに同時にアクセス可能
となる。

【００３０】この発明においては、ｎ本のデータ線を用
いてｎ列のデータに同時にアクセスすることができる。

【００３１】この発明においては、１本のデータ線を用
いてｎ列のデータに時分割により順次アクセスすること
ができる。

【００３２】この発明においては、ｍ×ｎ本の共通デー
タ線を用いてｍ行×ｎ列のデータに同時にアクセスする
ことができる。

【００３３】この発明においては、ｍ本の共通データ線
を用いてｍ行×ｎ列のデータにｍ行ずつ時分割により順
次アクセスすることができる。

【００３４】この発明においては、ｍ行×ｎ列のデータ
をレジスタに記憶し外部から任意の画像処理を実行する
ことができるようになる。

【００３５】この発明においては、ｍ行ずつのデータを
レジスタに記憶し外部から任意の画像処理を実行するこ
とができるようになる。

【００３６】この発明においては、半導体記憶装置内部
で矩形領域内のｍ行×ｎ列のデータに対する任意の画像
処理を高速で実行することができる。

【００３７】この発明においては、半導体記憶装置内部
で矩形領域内のｍ行ずつのデータに対する任意の画像処
理を高速で実行することができる。

【００３８】この発明においては、行アドレス制御手段
が行アドレス中のＭ−ｍビットを用いて容易に各サブア
レイのメモリ行を選択できるようになる。

【００３９】この発明においては、矩形領域が２個のブ
ロックにまたがる場合にも、それぞれブロックに応じた
各サブアレイのメモリ行を選択でき、任意の位置の矩形
領域に対してアクセスできる。

【００４０】この発明においては、列アドレスをデコー
ドすることにより容易に各サブアレイのメモリ列を選択
することができる。

【００４１】この発明においては、２行のメモリ行を選
択可能な行サブデコーダを用いることにより、各サブア
レイごとに隣接する異なるメモリ行が容易に選択できる
ようになる。

【００４２】この発明においては、行アドレスの一部の
ビットを用いて２行のメモリ行のいずれかを選ぶ隣接行
選択手段を用いることにより、各サブアレイごとに隣接
する異なるメモリ行が容易に選択できるようになる。

【００４３】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００４４】（実施形態１）図１〜図１１は本発明の実
施形態１による半導体記憶装置を説明するための図であ
る。なお、図１２〜図１４に示した従来例と同様の機能
を有する構成部材には同じ符号を付記する。また、本実
施形態１では、６４０×４８０画素のディスプレイ（Ｖ
ＧＡ（Video Graphics Array）規格等）に表示するデー
タを一時的に格納するための半導体記憶装置について説
明する。ただし、本発明は、このように実際のディスプ
レイに表示するためのデータに限らず、アプリケーショ
ン等が想定する仮想の画像空間上のデータを格納するた
めに用いることもでき、画素構成も任意である。なお、
通常の画像データは、１画素ごとにカラーや階調を指定
するために複数ビットのデータで構成されるが、本実施
形態では、簡単のために１画素が１ビットのデータで構
成されるものとして説明する。また、本実施形態１の半
導体記憶装置は、ＤＲＡＭを用いた場合について説明す
る。ただし、本発明は、このＤＲＡＭに限らずＳＲＡＭ
[Static Random Access Memory]等のランダムアクセス
が可能な全ての半導体記憶装置に実施可能である。

【００４５】図１は本実施形態１の半導体記憶装置の全
体構成を示し、図において、１０１は本実施形態１の半
導体記憶装置で、この半導体記憶装置１０１は、外部の
プロセッサ等からアドレスバス等を介してアドレスＡｄ
ｄｒを入力とするとともに、コントロールバス等を介し
て行アドレスストローブ信号ＲＡＳバーと列アドレスス
トローブ信号ＣＡＳバーを入力とし、データバス等を介
してデータＤＱの入出力を行う構成となっている。

【００４６】アドレスＡｄｄｒは、行アドレスラッチ１
と列アドレスラッチ２に送られる。また、行アドレスス
トローブ信号ＲＡＳバーと列アドレスストローブ信号Ｃ
ＡＳバーは、クロックジェネレータ３に送られる。クロ
ックジェネレータ３は、これらの制御信号に基づいて、
アクセス動作のタイミングを制御するための内部制御信
号である行デコード制御信号ＲＡと列デコード制御信号
ＣＡとセンスアンプ駆動信号ＳＡを発生する回路であ
る。行デコード制御信号ＲＡは、アドレスＡｄｄｒとし
て行アドレスＲが入力されるタイミングを行アドレスラ
ッチ１に通知する信号であり、行アドレスラッチ１は、
この信号を受けて行アドレスＲをラッチすると共に、ラ
ッチ保持した行アドレスＲを行アドレス制御回路４に送
る。列デコード制御信号ＣＡは、アドレスＡｄｄｒとし
て列アドレスＣが入力されるタイミングを列アドレスラ
ッチ２に通知する信号であり、列アドレスラッチ２は、
この信号を受けて列アドレスＣをラッチすると共に、ラ
ッチ保持した列アドレスＣを列デコーダ５に送る。

【００４７】ここで、行アドレスＲは、６４０×４８０
画素のディスプレイにおける４８０行の画素行のいずれ
かを指定するための画素アドレスであり、１０ビットの
アドレス信号からなるものとする。また、列アドレスＣ
は、このディスプレイにおける６４０列の画素列のいず
れかを指定するための画素アドレスであり、１０ビット
のアドレス信号からなるものとする。なお、１０ビット
ずつの行アドレスＲと列アドレスＣを用いる場合、画像
空間は、最大で１０２４（＝２¹⁰）行の画素行と１０２
４列の画素列が構成可能となるが、ここではその一部の
領域のみを使用する。また、一般的なＤＲＡＭは、画素
アドレスをこのように行アドレスＲと列アドレスＣに分
離して入力するが、これらの行アドレスＲと列アドレス
Ｃを一括して入力する場合もあり得る。

【００４８】行アドレス制御回路４は、行アドレスＲに
応じてメモリセルアレイ６のメモリ行を選択する回路で
ある。ただし、本実施形態のメモリセルアレイ６は、行
方向に８（＝２³）個のサブアレイ６−０〜６−７に分
割されている。各サブアレイ６−ｉ（ｉは０≦ｉ≦７の
整数）は、それぞれ１２８行のメモリ行と１０２４列の
メモリ列とからなるマトリクス状に配列されたメモリセ
ルを備えている。従って、メモリセルアレイ６全体で１
０２４行（１２８行×８個）のメモリ行と１０２４列の
メモリ列を有し、上記１０２４行の画素行と１０２４列
の画素列からなる最大の画像空間に対応する。ただし、
本実施形態のディスプレイは、この最大の画像空間の一
部しか使用しないので、各サブアレイ６−ｉも、１２８
行と１０２４列の全てに実際にメモリセルを配列する必
要はなく、ディスプレイの６４０×４８０画素に対応す
る領域にのみメモリセルを配列すればよい。

【００４９】ここで、６４０×４８０画素のディスプレ
イにおける画素アドレスと各サブアレイ６−ｉのメモリ
行およびメモリ列との対応関係を説明する。６４０×４
８０画素のディスプレイ上の各画素の座標は、図２に示
すように、左上隅を第０行第０列として、第０行〜第４
７９行の画素行と第０列〜第６３９列の画素列とによっ
て表すことができる。例えば、図２に示す８×８画素の
矩形の領域Ｓの左上隅の画素は、第９１行の画素行と第
６９列の画素列に属するので、座標（９１，６９）によ
って表すことができる。なお、この図２では、四方を線
で囲まれた桝目状の最小の領域が各画素を表すものとす
る。

【００５０】本実施形態の半導体記憶装置では、これら
の各画素上のデータを書き込んだり読み出すアクセス時
に、画素アドレスの１０ビットずつの行アドレスＲと列
アドレスＣをアドレスＡｄｄｒとして入力する。１０ビ
ットの列アドレスＣは、その画素が第何列の画素列に所
属するかを指定するものであり、ここでは単純にこの列
アドレスＣが示す０〜１０２４（実際には６３９まで）
の十進数値がそのまま画素列の第何列かを表すものとす
る。また、この列アドレスＣは、各サブアレイ６−ｉに
おいても、０列目から数えて何列目のメモリ列であるか
をそのまま表すものとする。

【００５１】１０ビットの行アドレスＲも、その画素が
第何行の画素行に所属するかを指定するものである。し
かし、この行アドレスＲは、そのまま画素行の第何行か
を表すものではなく、Ａ9〜Ａ0からなる１０ビットの行
アドレスＲを上位３ビットのＡ9〜Ａ7と下位７ビットの
Ａ6〜Ａ0に分けて指定する。即ち、図２に示したディス
プレイの６４０×４８０画素の領域は、８×８画素の矩
形領域に分割して考える。ただし、行アドレスＲに関係
するのは、行方向の分割のみであるため、ここでは４８
０行の画素行を８行ずつ６０（＝４８０／８）個のブロ
ックに分割するものと考える。各ブロックは、画素行の
第０行〜第７行を第０ブロックとし、第８行〜第１５行
を第１ブロックとするというよう、順次第４７２行〜第
４７９行の第５９ブロックまで定める。そして、行アド
レスＲは、下位７ビットのＡ6〜Ａ0の０〜１２７（実際
には５９まで）の十進数値によって第何ブロックかを示
す。また、各ブロック内では、図３に示すように（図３
では８×８画素の矩形領域のみを示す）、上位３ビット
のＡ9〜Ａ7の０〜７の十進数値がそのブロック内で０行
目から数えて何行目の画素行かを示す。例えば、上記８
×８画素の矩形の領域Ｓの左上隅にある座標（９１，６
９）の画素は、第１１ブロック（第８８行〜第９５行）
における０行から数えて３行目（８８＋３＝９１）の画
素行に属するので、そのデータの行アドレスＲは、下位
７ビットのＡ6〜Ａ0が２進表記で「０００１０１１
(2)」（(2)は２進表記を示し、十進表記では１１）とな
り、上位３ビットのＡ9〜Ａ7が「０１１(2)」（十進表
記では３）となって、全体で「０１１０００１０１１
(2)」（これの十進表記は特に意味を持たない）とな
る。なお、行アドレスＲや列アドレスＣのビット構成
は、このような構成に限らず任意である。また、他の形
式の画素アドレスを入力して、内部的にこのような行ア
ドレスＲや列アドレスＣ等に変換するようにしてもよ
い。例えば、全画素が１次元的に連続したアドレスとな
るような画素アドレスが送られて来る場合には、この画
素アドレスから画像空間の起点アドレス（第０行第０列
の画素アドレス）を減算して総画素列数で除算すれば、
その商が画素列を示し、その余り（剰余）が画素行を示
すことになるので、これに基づいて行アドレスＲや列ア
ドレスＣ等に変換することができる。

【００５２】上記ブロック内の各画素行は、図３に示し
たように、それぞれ異なるサブアレイ６−ｉに対応付け
られている。即ち、各ブロックの０行目の画素行に属す
る画素上のデータは最初のサブアレイ６−０に格納さ
れ、１行目の画素上のデータは次のサブアレイ６−１に
格納され、２行目の画素上のデータはその次のサブアレ
イ６−２に格納され、以降同様にして、７行目の画素上
のデータは最後のサブアレイ６−７に格納されるという
ように対応付けられる。従って、半導体記憶装置に入力
された行アドレスＲは、その上位３ビットのＡ9〜Ａ7に
よってサブアレイ６−ｉを指定することになる。また、
この行アドレスＲは、図４に示すように、その下位７ビ
ットのＡ6〜Ａ0によってサブアレイ６−ｉ内のメモリ行
を指定する。そして、各サブアレイ６−ｉ内の１２８行
（実際には６０行のみ使用する）の各メモリ行は、それ
ぞれ６０個の各ブロックに対応する。従って、同一のサ
ブアレイ６−ｉ内で異なるメモリ行に格納されたデータ
は、ディスプレイ上では少なくとも１ブロック以上離れ
た画素行上のデータとなり、逆にディスプレイ上で８行
未満の隣接画素行上にあるデータは、必ず異なるサブア
レイ６−ｉに格納されることになる。

【００５３】上記各サブアレイ６−ｉには、センスアン
プ６ａと列セレクタ６ｂが接続されている。センスアン
プ６ａは、メモリ列ごとにいずれかのメモリ行のメモリ
セルからビット線上に読み出されたデータをそれぞれ増
幅する回路であり、上記センスアンプ駆動信号ＳＡがア
クティブになることにより駆動されて、この増幅動作を
実行するようになっている。従って、各サブアレイ６−
ｉでは、行アドレス制御回路４によって１行のメモリ行
が選択されると、このメモリ行上の全てのメモリ列のメ
モリセルからビット線上にデータが読み出されて増幅さ
れるので、この同一のメモリ行上の複数のメモリ列に同
時にアクセスすることが可能となる。ＤＲＡＭでは、読
み出しアクセスだけでなく、書き込みアクセスの場合に
も、同一のメモリ行上の全メモリ列のメモリセルから一
旦データが読み出されて再書き込みされる（新たに書き
込まれたデータ以外はリフレッシュされる）ので、この
センスアンプ６ａの動作が必要となる。また、このセン
スアンプ６ａが動作する前には、ビット線の電位を一定
にするためのビット線プリチャージの動作が行われる。
各サブアレイ６−ｉは、このように同時に複数のメモリ
列にアクセスできるが、同時に複数行のメモリ行を選択
することはできない。即ち、サブアレイ６−ｉとは、同
時に複数行のメモリ行を選択することができない最大の
メモリセルの集まりをいう。従って、同一のサブアレイ
６−ｉの異なるメモリ行にあるデータに連続してアクセ
スを行う場合には、先のデータのアクセス終了後に、一
旦ビット線プリチャージを行って新たなメモリ行を選択
し、センスアンプ６ａによる増幅動作を完了させてから
でないと、新たなデータのアクセスを行うことができな
い。そして、本発明は、メモリセルアレイをこのように
複数のサブアレイ６−ｉに分割すると共に、画像空間上
に任意に設定した所定の大きさの矩形領域内のデータが
同一のサブアレイ６−ｉ内の異なるメモリ行上に配置さ
れるのを避けることにより、この矩形領域内のデータの
アクセスを高速化することにある。

【００５４】列セレクタ６ｂは、上記列デコーダ５の出
力に応じて、サブアレイ６−ｉのメモリ列を選択し、そ
のメモリ列のビット線をデータ線ＤＩＯに接続する回路
である。列デコーダ５は、列アドレスＣをデコードし、
このデコード結果を各サブアレイ６−ｉの列セレクタ６
ｂに送るようになっている。従って、全てのサブアレイ
６−ｉは、それぞれの列セレクタ６ｂによって同一のメ
モリ列が選択される。行アドレス制御回路４は、行アド
レスＲに応じて各サブアレイ６−ｉのメモリ行を選択す
る回路である。従って、本実施形態の半導体記憶装置で
は、１個の画素アドレスを入力することにより、８個の
サブアレイ６−ｉに対して同時にアクセスを行うことが
できる。ただし、この行アドレス制御回路４は、全ての
サブアレイ６−ｉで同一のメモリ行を選択するとは限ら
ず、後に詳しく説明するように、一部のサブアレイ６−
ｉについては隣接するメモリ列を選択するようになって
いる。

【００５５】本実施形態では、各サブアレイ６−ｉにそ
れぞれ８本ずつのデータ線ＤＩＯが接続されているもの
とする。そして、列セレクタ６ｂは、列アドレスＣに対
応するメモリ列以降に連続する８列のメモリ列を同時に
選択し、これらのメモリ列の８本のビット線をデータ線
ＤＩＯにそれぞれ接続することにより、８ビットのデー
タが同時に転送されるものとする。ただし、データ線Ｄ
ＩＯの本数や列セレクタ６ｂが同時に選択する列数は、
これに限定されるものではない。即ち、各サブアレイ６
−ｉにデータ線ＤＩＯを１本ずつ接続し、各列セレクタ
６ｂも、メモリ列を１列だけ選択して１ビットのデータ
を転送するだけでもよい。また、データ線ＤＩＯは、同
じく１本ずつ接続するが、各列セレクタ６ｂは、複数列
のメモリ列の各ビット線を時間をずらして順にこの１本
のデータ線ＤＩＯに接続することにより、複数ビットの
データを順次時分割で転送することもできる。この際、
各列セレクタ６ｂは、自動的に複数列のメモリ列を選択
してもよいし、従来例で示したページモード等のよう
に、外部からの制御信号によって順に任意の複数列のメ
モリ列の選択するようにしてもよい。

【００５６】本実施形態の各サブアレイ６−ｉに接続さ
れた８本ずつのデータ線ＤＩＯは、６４本の共通データ
線ＣＩＯとして入出力制御回路７に接続されている。入
出力制御回路７は、ここでは共通データ線ＣＩＯを外部
のデータバス等にバス接続するための入出力バッファで
あり、６４ビットのデータＤＱをパラレルに入出力する
ようになっている。従って、書き込みアクセス時には、
６４ビットのデータＤＱが入出力制御回路７を介して共
通データ線ＣＩＯに入力され、８ビットずつ８本のデー
タ線ＤＩＯを介して８個のサブアレイ６−ｉに同時に送
られることになり、読み出しアクセス時には、８個のサ
ブアレイ６−ｉから８ビットずつ読み出されたデータが
データ線ＤＩＯと共通データ線ＣＩＯを介して入出力制
御回路７に送られ、６４ビットのデータＤＱとして同時
に出力される。ただし、この入出力制御回路７は、共通
データ線ＣＩＯ上の６４ビットのデータを例えば行また
は列方向に８ビット単位で分割し８ビットのデータＤＱ
として順次外部と入出力してもよいし、各サブアレイ６
−ｉにデータ線ＤＩＯが１本ずつ接続され共通データ線
ＣＩＯが８本となる場合には、これら共通データ線ＣＩ
Ｏ上の８ビットずつのデータをデータＤＱとしてそのま
ま外部と入出力する他、列方向にまとめ６４ビットのデ
ータＤＱとして入出力する等、任意のビット数で任意の
方式により入出力を行うことができる。

【００５７】行アドレス制御回路４は、図５および図６
に示すように、行サブデコーダ８と隣接行選択回路９と
複数のインバータ１０…と複数のＡＮＤゲート１１…と
からなる。行サブデコーダ８は、行アドレスＲにおける
下位７ビットのＡ6〜Ａ0を入力し、１２８本の出力線か
ら行サブデコード信号ＤＸ0〜ＤＸ127を出力するもので
ある。即ち、図７に示すように、この行サブデコーダ８
は、デコーダ１２と複数のＯＲゲート１３…とからな
る。デコーダ１２は、下位７ビットのＡ6〜Ａ0をフルデ
コードして１２８本の出力線からいずれか１の信号のみ
がアクティブとなるデコード信号Ｘ0〜Ｘ127を出力する
ものである。そして、デコード信号Ｘ0以外のデコード
信号Ｘ1〜Ｘ127は、各ＯＲゲート１３によって前方に隣
接する出力線のデコード信号Ｘ0〜Ｘ125とのＯＲ演算を
行うことにより行サブデコード信号ＤＸ1〜ＤＸ127に変
換される。また、デコード信号Ｘ0は、そのまま行サブ
デコード信号ＤＸ0となる。従って、この行サブデコー
ダ８は、行アドレスＲの下位７ビットのＡ6〜Ａ0をフル
デコードした場合にアクティブとなる本来の行サブデコ
ード信号ＤＸj（ｊは０≦ｊ≦１２６の整数）とこれに
後方に隣接する出力線の行サブデコード信号ＤＸj+1を
同時にアクティブにすることになる。ただし、図７に示
す行サブデコーダ８は、最後のブロックに続くブロック
がないため、最後の行サブデコード信号ＤＸ127のみは
単独でアクティブにする場合がある。なお、図５および
図６に示す各サブアレイ６−ｉは、１２８行のメモリ行
が全て有効であるものとして示しているので、行サブデ
コーダ８も最後の行サブデコード信号ＤＸ127まで出力
しているが、メモリ行が６０行までしか有効でない場合
には、この行サブデコーダ８も行サブデコード信号ＤＸ
59までを出力すれば足りる。

【００５８】図５および図６に示したように、上記行サ
ブデコーダ８が出力する行サブデコード信号ＤＸ0〜Ｄ
Ｘ127は、それぞれＡＮＤゲート１１を介して各サブア
レイ６−ｉのワード線ＷＬ0〜ＷＬ127に送られる。各サ
ブアレイ６−ｉのワード線ＷＬ0〜ＷＬ127は、そのいず
れか１本をアクティブにすることにより、対応するメモ
リ行を選択するものである。各サブアレイ６−ｉにおけ
る偶数行目に対応するワード線ＷＬ0…ＷＬ12…ＷＬ126
に接続されるＡＮＤゲート１１…の他方の入力には、そ
れぞれ隣接行選択回路９が出力する選択信号Ｂiがその
まま入力され、奇数行目に対応するワード線ＷＬ1…Ｗ
Ｌ11…ＷＬ127に接続されるＡＮＤゲート１１…の他方
の入力には、それぞれ隣接行選択回路９が出力する選択
信号Ｂiがインバータ１０を介して入力されるようにな
っている。隣接行選択回路９は、図８に示すように、複
数ずつのインバータ１４…とＡＮＤゲート１５…とＯＲ
ゲート１６…からなる論理回路であり、行アドレスＲの
上位３ビットのＡ9〜Ａ7を入力して表１に示す真理値表
に従い８本の出力線から選択信号Ｂ0〜Ｂ7を出力するも
のである。

【００５９】

【表１】

【００６０】即ち、この隣接行選択回路９は、入力され
る上位３ビットのＡ9〜Ａ7が示す十進数値をｉとする
と、選択信号Ｂi〜Ｂ7のみを「１」（アクティブ）とす
る。そして、これらの選択信号Ｂ0〜Ｂ7は、それぞれ各
サブアレイ６−０〜６−７に対応する。なお、選択信号
Ｂ7は、常に「１」（アクティブ）に固定されるので、
図８では図示を省略している。

【００６１】従って、図５および図６に示した行アドレ
ス制御回路４は、行アドレスＲの上位３ビットのＡ9〜
Ａ7が示す十進数値をｉとすると、サブアレイ６−ｉ以
降の各サブアレイ６−ｉ〜６−７については、偶数行目
に対応する前方側のワード線ＷＬのみをアクティブに
し、サブアレイ６−ｉまでの各サブアレイ６−０〜６−
（ｉ−１）については、奇数行目に対応する後方側のワ
ード線ＷＬのみをアクティブにする。例えば、図２に示
した座標（９１，６９）を左上隅を起点とする８×８画
素の矩形の領域Ｓ内のデータにアクセスする場合、この
起点の画素上にあるデータの画素アドレス（領域Ｓの起
点アドレス）を入力する。そして、この場合の行アドレ
スＲは、起点の画素が第１１ブロックにあるので、下位
７ビットのＡ6〜Ａ0の十進数値が１１となり、起点の画
素がこの第１１ブロック内の０行から数えて３行目にあ
るので、上位３ビットのＡ9〜Ａ7の十進数値が３とな
る。すると、サブアレイ６−３〜６−７は、ワード線Ｗ
Ｌ11(3)，ＷＬ11(4)，ＷＬ11(5)，ＷＬ11(6)，ＷＬ11
(7)がアクティブ（図６に「１」で示す）となり、それ
ぞれ１１行目のメモリ行が選択される。また、サブアレ
イ６−０〜６−２は、ワード線ＷＬ12(0)，ＷＬ12(1)，
ＷＬ12(2)がアクティブ（図５に「１」で示す）とな
り、それぞれ１２行目のメモリ行が選択される。

【００６２】即ち、図９に示すように、領域Ｓ内の０行
目（画素行の第９１行）〜４行目（画素行の第９５行）
は、第１１ブロックにあるので、各画素行が対応するサ
ブアレイ６−３〜６−７の１１行目のメモリ行にデータ
が格納される。また、領域Ｓ内の５行目（画素行の第９
６行）〜７行目（画素行の第９８行）は、第１２ブロッ
クに食み出すので、各画素行が対応するサブアレイ６−
０〜６−２の１２行目のメモリ行にデータが格納され
る。そして、このように起点アドレスがブロック内の０
行目にない場合には、８×８画素の矩形の領域Ｓが２個
のブロックにまたがるので、行アドレス制御回路４によ
って各サブアレイ６−ｉごとに選択するメモリ行を調整
する。

【００６３】また、８×８画素の矩形の領域Ｓの起点ア
ドレスを入力すると、行アドレス制御回路４が８個のサ
ブアレイ６−０〜６−７における起点アドレス以降の８
行に対応する各メモリ行を同時に選択すると共に、列セ
レクタ６ｂが、起点アドレス以降の８列のメモリ列を同
時に選択するので、この領域Ｓ内の６４ビットの全デー
タを一括して書き込み、また、一括して読み出すことが
できる。

【００６４】上記構成の半導体記憶装置の動作を図１０
のタイムチャートに基づいて説明する。ただし、ここで
は、各サブアレイ６−ｉにデータ線ＤＩＯが１本ずつ接
続されていて、列セレクタ６ｂがページモードにより各
メモリ列に１ビットずつデータを転送する場合の動作に
ついて説明する。また、上記図２に示した８×８画素の
矩形の領域Ｓ内の全データにアクセスするために、この
領域Ｓの起点アドレスの行アドレスＲと列アドレスＣを
送る場合について例示する。

【００６５】待機状態にある半導体記憶装置に、まず外
部からアドレスＡｄｄｒとして行アドレスＲを送り、時
刻ｔ1に行アドレスストローブ信号ＲＡＳバーを立ち下
げると、行アドレスラッチ１がこの行アドレスＲをラッ
チし、行アドレス制御回路４によって、サブアレイ６−
０〜６−２のワード線ＷＬ12(0)，ＷＬ12(1)，ＷＬ12
(2)を立ち上げると共に、サブアレイ６−３〜６−７の
ワード線ＷＬ11(3)，ＷＬ11(4)，ＷＬ11(5)，ＷＬ11
(6)，ＷＬ11(7)を立ち上げる。すると、各サブアレイ６
−ｉでは、選択されたメモリ行の全メモリセルからデー
タがビット線に読み出されてセンスアンプ６ａにより増
幅され、ただちにアクセス可能な状態となる。

【００６６】次に、アドレスＡｄｄｒとして列アドレス
Ｃを送り、時刻ｔ2に列アドレスストローブ信号ＣＡＳ
バーを立ち下げると、列アドレスラッチ２がこの列アド
レスＣをラッチして、列デコーダ５がデコード出力ＹＳ
(C)のみを立ち上げる。すると、各サブアレイ６−ｉで
は、列セレクタ６ｂにより、それぞれ選択されたメモリ
行における列アドレスＣに対応する１列のメモリ列と１
本ずつのデータ線ＤＩＯとの間でデータの転送が行われ
る。また、列アドレスストローブ信号ＣＡＳバーを一旦
立ち上げてアドレスＡｄｄｒとして列アドレスＣ＋１を
送り、時刻ｔ3に再び列アドレスストローブ信号ＣＡＳ
バーを立ち下げると、列アドレスラッチ２がこの列アド
レスＣ＋１をラッチして、列デコーダ５がデコード出力
ＹＳ(C+1)のみを立ち上げる。すると、各サブアレイ６
−ｉでは、先と同じメモリ行における列アドレスＣ＋１
に対応する１列のメモリ列と１本ずつのデータ線ＤＩＯ
との間でデータの転送が行われる。そして、以降同様に
して列アドレスＣを順に増分しながら列アドレスストロ
ーブ信号ＣＡＳバーを立ち下げることにより、各サブア
レイ６−ｉの先と同じメモリ行における複数のメモリ列
で順次データの転送が行われる。

【００６７】最後に、アドレスＡｄｄｒとして列アドレ
スＣ＋７を送り、時刻ｔ4に列アドレスストローブ信号
ＣＡＳバーを立ち下げると、列アドレスラッチ２がこの
列アドレスＣ＋７をラッチして、列デコーダ５がデコー
ド出力ＹＳ(C+7)のみを立ち上げる。すると、各サブア
レイ６−ｉでは、先と同じメモリ行における列アドレス
Ｃ＋７に対応する１列のメモリ列と１本ずつのデータ線
ＤＩＯとの間でデータの転送が行われ、時刻ｔ5に列ア
ドレスストローブ信号ＣＡＳバーと行アドレスストロー
ブ信号ＲＡＳバーを立ち上げることによりアクセスを終
了する。従って、ここでは、列アドレスストローブ信号
ＣＡＳバーを立ち下げるたびに、各サブアレイ６−ｉで
１ビットずつ合計８ビットのデータが同時に転送され、
アクセスの終了までに、８×８画素の矩形の領域Ｓ内の
合計６４ビットの全データにアクセスすることができ
る。また、この場合には、８個のサブアレイ６−ｉにお
いて、同一メモリ列上の８ビットのデータが同時に転送
されるので、８行分のデータを高速でアクセスすること
ができる。また、これら８行分のデータを８列分アクセ
スする際にも、ページモードによる高速アクセスが可能
となる。

【００６８】なお、各サブアレイ６−ｉにデータ線ＤＩ
Ｏが８本ずつ接続されていて、各列セレクタ６ｂが同時
に８ビットのデータ転送を行う場合には、起点アドレス
の行アドレスＲと列アドレスＣを送るだけで、領域Ｓ内
の合計６４ビットの全データにさらに高速にアクセスす
ることができる。

【００６９】なお、上記実施形態１の半導体記憶装置で
は、図１に示したように、各サブアレイ６−ｉをデータ
線ＤＩＯと共通データ線ＣＩＯと入出力制御回路７とを
介して外部のデータバス等に接続しただけであったが、
本発明はこのような構成に限るものではない。

【００７０】（実施形態２）図１１は、本発明の実施形
態２による半導体記憶装置を説明するための図であり、
図において、１０２はこの実施形態２の半導体記憶装置
で、この半導体記憶装置１０２では、各８ビットのデー
タ線ＤＩＯをそれぞれ８ビットのレジスタ１７を介して
６４ビットの共通データ線ＣＩＯに接続すると共に、こ
の共通データ線ＣＩＯに演算回路１８をバス接続してい
る。その他の構成は上記実施形態１のものと同一であ
る。

【００７１】この実施形態２では、この演算回路１８
は、任意の画像処理に利用することができる。例えば、
この演算回路１８によってＭＰＥＧ等の符号化や復号化
の処理を行えば、この演算を高速で行うことができるよ
うになる。また、各種の演算を外部で実行するために、
これらのレジスタ１７と外部との間でデータを転送する
ことも可能である。

【００７２】なお、上記各実施形態では、行アドレス制
御回路４が全てのサブアレイ６−ｉのメモリ行を選択す
る場合を示したが、行アドレスＲの上位３ビットのＡ9
〜Ａ7によって指定された１個のサブアレイ６−ｉのメ
モリ行のみを指定することも可能である。この場合、８
×８画素の矩形領域内の他のデータにアクセスするため
に、行アドレスＲの下位７ビットのＡ6〜Ａ0のみを変更
すると、必ず別の１個のサブアレイ６−ｉのメモリ行が
指定されるので、前のサブアレイ６−ｉのビット線のプ
リチャージ等を待つことなく、ただちにアクセスを開始
でき、この矩形領域内の連続アクセスを高速で行うこと
ができる。

【００７３】また、上記各実施形態では、行アドレス制
御回路４は、全てのサブアレイ６−ｉのメモリ行を選択
するが、行アドレスＲの上位３ビットのＡ9〜Ａ7によっ
て指定された１個のサブアレイ６−ｉの列セレクタ６ｂ
のみがデータ線ＤＩＯとの間でデータの転送を行うよう
にすることもできる。この場合、行アドレスＲの下位７
ビットのＡ6〜Ａ0のみを変更して再度アクセスを行う
と、必ず別の１個のサブアレイ６−ｉのメモリ行が指定
され、このサブアレイ６−ｉでは既にビット線上にデー
タが読み出され増幅された状態にあるので、ただちにア
クセスすることができ、矩形領域内の連続アクセスをさ
らに高速化することができる。

【００７４】

【発明の効果】以上のように本発明に係る半導体記憶装
置によれば、複数行と複数列からなる任意の位置の矩形
領域内のデータを列方向だけでなく行方向にも高速にア
クセスすることができるようになるので、ＭＰＥＧ等の
符号復号化処理やマルチウインドウシステムにおけるウ
インドウ内の塗りつぶし処理等を高速化することができ
る。また、１つの起点アドレスを指定するだけで、この
矩形領域内の全データに同時に又は時分割により順次連
続的にアクセスできるので、処理操作が効率的となる。
さらに、この矩形領域内の全データを一旦レジスタに転
送して、ここから内部の演算回路や外部のプロセッサ等
がランダムにデータを取得できるので、ＭＰＥＧ等の処
理のスループットを向上させることができる。しかも、
内部の演算回路等を１チップ化すれば、さらに処理速度
を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１を示すものであって、半導
体記憶装置の全体構成を示すブロック図である。

【図２】本発明の実施形態１を示すものであって、ディ
スプレイの６４０×４８０画素の全領域を示す図であ
る。

【図３】本発明の実施形態１を示すものであって、ディ
スプレイ上の各ブロックと各サブアレイとの関係を示す
図である。

【図４】本発明の実施形態１を示すものであって、各サ
ブアレイとディスプレイ上の各ブロックとの関係を示す
図である。

【図５】本発明の実施形態１を示すものであって、行ア
ドレス制御回路の構成の一部を示すブロック図である。

【図６】本発明の実施形態１を示すものであって、行ア
ドレス制御回路の構成の他の一部を示すブロック図であ
る。

【図７】本発明の実施形態１を示すものであって、行サ
ブデコーダの構成を示すブロック図である。

【図８】本発明の実施形態１を示すものであって、隣接
行選択回路の構成を示すブロック図である。

【図９】本発明の実施形態１を示すものであって、８×
８画素の矩形の領域と各サブアレイとの関係を示す図で
ある。

【図１０】本発明の実施形態１を示すものであって、半
導体記憶装置のページモードにおける動作を示すタイム
チャートである。

【図１１】本発明の実施形態２を示すものであって、半
導体記憶装置の全体構成を示すブロック図である。

【図１２】従来例を示すものであって、ＤＲＡＭの全体
構成を示すブロック図である。

【図１３】従来例を示すものであって、メモリセルアレ
イの構成を示すブロック図である。

【図１４】従来例を示すものであって、ＤＲＡＭのペー
ジモードにおける動作を示すタイムチャートである。

【符号の説明】

４行アドレス制御回路６メモリセルアレイ６−１〜６−７サブアレイ６ａセンスアンプ６ｂ列セレクタ８行サブデコーダ９隣接行選択回路１０１，１０２半導体記憶装置

Claims

(57)【特許請求の範囲】

【請求項１】多数のメモリセルをＭ／ｍ行（ｍは２以
上の整数、Ｍ／ｍも２以上の整数）のメモリ行とＮ列
（Ｎは２以上の整数）のメモリ列からなるマトリクス状
に配列させたサブアレイをｍ個備えたメモリセルアレイ
と、Ｍ行の画素行とＮ列の画素列からなるマトリクス状の画
像空間において、画素行をＭ／ｍ個のブロックに分割
し、該各ブロック内のｍ行の画素行をそれぞれｍ個のサ
ブアレイに１対１で対応させると共に、Ｍ／ｍ個のブロ
ックをそれぞれ各サブアレイにおけるＭ／ｍ行のメモリ
行に１対１で対応させておき、該画面空間上のデータの画素アドレスが入力された場合
に、少なくとも当該データが所属するブロックの画素行
に対応するサブアレイにおける、当該データが所属する
ブロックに対応するメモリ行を選択して該メモリセルア
レイにアクセスを行う行アドレス制御手段とを備え、前記画像空間が、画素アドレス中の行アドレスにより画
素行を指定するためのものであり、前記行アドレス制御手段が、行アドレス中のｐビットの
アドレスをフルデコードして２ ^p 本の出力のいずれか１
本のみをアクティブにする行サブデコーダと、該行サブデコーダの各隣接する出力同士のＯＲ演算を行
って２本の出力をアクティブにする論理回路と、該論理
回路がアクティブにした２本の出力のうちのいずれかを
各サブアレイごとに選ぶことにより該各サブアレイのメ
モリ行の選択を行う隣接行選択手段とを備えた、半導体
記憶装置。
【請求項２】前記行アドレス制御手段が、前記画面空
間上のデータの画素アドレスが入力された場合に、当該
データが所属するブロックの画素行に対応するサブアレ
イについては、当該サブアレイにおける当該データが所
属するブロッ.クに対応するメモリ行を選択し、他のサ
ブアレイについては、当該データが所属するブロックに
対応するメモリ行または当該データが所属するブロック
に隣接するブロックに対応するメモリ行を選択するもの
である請求項１記載の半導体記憶装置。
【請求項３】前記各サブアレイでは、前記行アドレス
制御手段によって選択されたメモリ行におけるｎ列（ｎ
はＮ未満の２以上の整数）のメモリ列のメモリセルにｎ
個のデータが並列に書き込まれ、かつ、該ｎ列のメモリ
列のメモリセルからｎ個のデータが並列に読み出される
ことによりアクセスが行われる請求項１または２記載の
半導体記憶装置。
【請求項４】前記各サブアレイが、各メモリ列ごとに
当該メモリ列のいずれか１つのメモリセルからビット線
上に読み出されたデータを増幅するセンスアンプと、該
全メモリ列中からｎ列のメモリ列を選択し、該選択され
たメモリ列のビット線上に読み出され増幅されたデータ
をデータ線に転送し、かつ、データ線上のデータを該選
択されたメモリ列のビット線に転送する列セレクタとを
備えたものである請求項１または２記載の半導体記憶装
置。
【請求項５】前記Ｍが２^M、前記ｍが２^m、前記Ｎが２
^N、前記ｎが２ⁿであるとし、前記画像空間が、画素アドレス中のＭビットの行アドレ
スにより画素行を指定し、Ｎビットの列アドレスにより
画素列を指定するものであり、前記行アドレス制御手段が、該画面空間上のデータの画
素アドレスが入力された場合に、各サブアレイについ
て、行アドレス中のＭ−ｍビットのアドレスにより指定
されるメモリ行、または該メモリ行に隣接するメモリ行
を選択すると共に、Ｎビットの列アドレスにより指定さ
れるメモリ列を含む２ⁿ列のメモリ列を選択して前記メ
モリセルアレイにアクセスを行うものである請求項１乃
至４のいずれかに記載の半導体記憶装置。
【請求項６】前記行アドレス制御手段が、該画面空間
上のデータの画素アドレスが入力された場合に、当該デ
ータが所属するブロックの画素行および該画素行以降の
各画素行に対応するサブアレイについては、当該サブア
レイにおける当該データが所属するブロックに対応する
メモリ行を選択し、他のサブアレイについては、当該デ
ータが所属するブロックの次に隣接するブロックに対応
するメモリ行を選択すると共に、各サブアレイについ
て、当該データが所属する画素列以降の複数の画素列に
対応する複数のメモリ列を選択して前記メモリセルアレ
イにアクセスを行うものである請求項１乃至４のいずれ
かに記載の半導体記憶装置。