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KR100696360B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR100696360B1
KR100696360B1 KR1020020013125A KR20020013125A KR100696360B1 KR 100696360 B1 KR100696360 B1 KR 100696360B1 KR 1020020013125 A KR1020020013125 A KR 1020020013125A KR 20020013125 A KR20020013125 A KR 20020013125A KR 100696360 B1 KR100696360 B1 KR 100696360B1
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KR
South Korea
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insulating film
film
interlayer insulating
semiconductor device
cavity
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KR1020020013125A
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Inventor
나까무라순지
요시다에이지
Original Assignee
후지쯔 가부시끼가이샤
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Publication date
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Abstract

반도체 장치의 구조 및 그 제조 방법에 관한 것으로, 전극 혹은 배선층 간의 기생 용량을 저감할 수 있는 반도체 장치의 구조 및 그 제조 방법을 제공한다.
실리콘 기판(10) 상에 형성된 절연막(72)과, 절연막(72) 상에 형성되며, 개구부(82)를 갖는 절연막(78)과, 적어도 개구부(82) 내에 형성된 도전체(84)를 갖고, 절연막(72)에, 개구부의 형상에 따르는 주연부의 형상을 갖는 공동(88)이 형성된다. 전극 혹은 배선층 사이의 영역에 공동(88)을 형성하여 이들 전극 혹은 배선층 사이의 유전률을 저감함으로써, 전극 혹은 배선층 사이의 영역의 기생 용량을 대폭 저감할 수 있고, 나아가서는 반도체 장치의 고속화에 공헌한다.
기생 용량, 전극 플러그, 공동, 사이드월 절연막, 축적 전극

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 평면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도.
도 4는 반도체 칩 상에서의 셀 어레이 배치의 일례를 나타내는 평면도.
도 5는 단위 셀 어레이 사이에서의 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5).
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6).
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 7).
도 13은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 8).
도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 9).
도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 10).
도 16은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 11).
도 17은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 12).
도 18은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 13).
도 19는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 14).
도 20은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 15).
도 21은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 16).
도 22는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 있어서의 층간 절연막의 에칭 과정을 설명하는 도면.
도 23은 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 24는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 메모리 셀 영역의 확대 단면도.
도 25는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 26은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 27은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 28은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 29는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5).
도 30은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6).
도 31은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 7).
도 32는 본 발명의 제2 실시예에 따른 반도체 장치의 단면 구조를 주사형 전자 현미경에 의해 관찰한 결과를 나타내는 도면.
도 33은 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 34는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 35는 본 발명의 제4 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 36은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 37은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 38은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 39는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 40은 본 발명의 제4 실시예의 변형예에 따른 반도체 장치 및 그 제조 방법을 나타내는 개략적인 단면도.
도 41은 본 발명의 제5 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 42는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 43은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 44는 본 발명의 제6 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 45는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 46은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 47은 본 발명의 제7 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 48은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 49는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 50은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 51은 본 발명의 제8 실시예에 따른 반도체 장치의 구조를 나타내는 평면도.
도 52는 본 발명의 제8 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 53은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 54는 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 55는 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 56은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 57은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법에 있어서의 층간 절연막의 에칭 과정을 설명하는 도면.
도 58은 본 발명의 제9 실시예에 따른 반도체 장치의 구조를 나타내는 평면도.
도 59는 본 발명의 제9 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 60은 본 발명의 제9 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 61은 본 발명의 제9 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 62는 본 발명의 제9 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 63은 본 발명의 제9 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 64는 본 발명의 제9 실시예의 변형예에 따른 반도체 장치 및 그 제조 방법을 나타내는 평면도 및 개략적인 단면도.
도 65는 본 발명의 제1 변형 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 66은 본 발명의 제2 변형 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 67은 본 발명의 제3 변형 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 68은 종래의 반도체 장치의 구조를 나타내는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판
12 : 소자 분리막
14, 16 : 게이트 절연막
18, 32, 62 : 실리콘 질화막
20, 22, 24 : 게이트 전극
26, 28, 36 : 소스/드레인 확산층
30 : 불순물 확산 영역
34, 70 : 사이드월 절연막
38, 48, 72, 78, 80, 94, 108 : 층간 절연막
40, 42, 50, 52, 54, 74, 96, 98 : 컨택트홀
44, 46, 56, 58, 60, 76, 100, 102, 110 : 플러그
64 : 비트선
66, 68, 104, 106, 112 : 배선층
82 : 개구부
84 : 축적 전극
86 : 내측 보호막
88 : 공동
90 : 캐패시터 유전체막
92 : 플레이트 전극
114, 116, 118 : 사이드월 절연막
120 : 에칭 스토퍼막
122 : 사이드월 절연막
124 : 선택 제거막
126 : 간극
128 : 밀착층
200 : 실리콘 기판
202 : 소자 분리막
204 : 게이트 절연막
206, 214 : 실리콘 질화막
208 : 게이트 전극
210 : 불순물 확산 영역
216 : 사이드월 절연막
218 : 소스/드레인 확산층
220, 222, 234, 236, 248, 250 : 층간 절연막
224, 238 : 컨택트홀
226, 240, 252 : 플러그
228, 242, 254 : 공동
230, 244, 256 : 배선층
232, 246 : 보호막
302 : 소자 영역
304 : 워드선
306, 314 : 사이드월 절연막
308, 310 : 플러그
312 : 비트선
본 발명은 전극 혹은 배선층 사이의 기생 용량을 저감할 수 있는 반도체 장치의 구조 및 그 제조 방법에 관한 것이다.
반도체 장치의 대규모 고집적화에 따라, 최소 가공 치수는 0.1㎛에 이르고 있지만, 노광 기술에 의한 최소 패턴 형성은 점점 더 곤란해지고 있다. 이 때문에, 패턴 형성의 곤란성을 감안하여, 종래부터 이용되어 온 경사 패턴이나 복잡한 형상의 패턴을 사용하지 않고서 간단한 구(矩)형 패턴만으로 소자를 형성하는 기술이 모색되고 있다.
간단한 구형 패턴에 의해 형성할 수 있는 종래의 반도체 장치에 대하여 도 68의 (a)를 이용하여 설명한다. 도 68의 (a)는 종래의 반도체 장치의 구조를 나타내는 대표적인 층의 평면 레이아웃도이다.
실리콘 기판의 주 표면 상에는, 소자 분리막에 의해 획정된 장방형의 소자 영역(302)이 지그재그 격자 형상으로 배치된다(도 68에서, 일점쇄선 영역). 소자 분리막이 형성된 실리콘 기판 상에는, 지면의 세로 방향으로 연장되는 복수의 워드선(304)이 형성된다. 소자 영역(302)에는 각각 2개씩의 워드선(304)이 연장된다. 또한, 워드선(304)의 양측의 소자 영역에는 소스/드레인 확산층이 각각 형성된다. 워드선(304)의 측벽에는 사이드월 절연막(306)이 형성된다. 워드선(304) 사이의 영역에는 소스/드레인 확산층에 접속되는 컨택트 플러그(308, 310)가 매립된다. 각 소자 영역(302)의 중앙 부분에 매립된 컨택트 플러그(308)는, 워드선(304)이 연장되는 방향으로 연장되고, 소자 분리막 상에 얹혀진 것처럼 형성된다.
각 소자 영역(302)의 양단 부분에 매립된 컨택트 플러그(310)는, 소자 영역(302) 상에만 형성된다. 워드선(304) 및 컨택트 플러그(308, 310)가 형성된 실리콘 기판 상에는, 이들을 피복하는 절연막을 통해 컨택트 플러그(308)에 접속되는 비트선(312)과, 이들을 피복하는 절연막을 통해 컨택트 플러그(310)에 접속되는 캐패시터 (도시하지 않음)가 형성된다.
따라서, 구형 패턴에 의해서만, 1트랜지스터, 1캐패시터로 이루어지는 DRAM형의 반도체 장치가 구성된다.
그러나, 도 68의 (a)에 도시한 종래의 반도체 장치에서는, 소자 영역(302), 워드선(304), 비트선(312) 등을 단순한 구형 패턴으로 나타내는 관계상, 비트선(312)과 소스/드레인 확산층을, 워드선이 연장되는 방향으로 연장하여 형성된 컨택트 플러그(308)를 통해 접속한다. 또한, 컨택트 플러그(308, 310)를 매립하는 컨택트홀을 워드선(304)에 자기 정합으로 형성하는 것 등의 목적으로부터 워드선(304)의 측벽에는 실리콘 질화막 등으로 이루어지는 사이드월 절연막(306)을 형성한다. 이 때문에, 워드선(304)이 연장되는 방향으로 연장되는 긴 컨택트 플러그(308)와 워드선(304)이 사이드월 절연막(306)을 통해 용량 결합되고(도 68에서, 사선 부분), 그 결과, 워드선(304)과 비트선(312) 사이의 기생 용량이 증가된다.
또한, 축적 전극용의 컨택트홀을 비트선(312)에 자기 정합으로 형성하는 경우에 있어서는, 비트선(312)의 측벽에도 실리콘 질화막 등의 사이드월 절연막(314)이 형성되기 때문에, 비트선(312)과 축적 전극 사이의 기생 용량이 증가된다.
이 때문에, 종래의 반도체 장치에서는, 도 68의 (b)에 도시한 바와 같이, 워드선(304) 사이의 기생 용량, 비트선(312) 사이의 기생 용량, 워드선(304)과 비트선(312) 사이의 기생 용량, 워드선(304)과 플러그(308, 310) 사이의 기생 용량, 비트선(312)과 축적 전극 사이의 기생 용량을 저감하는 것이 기대되고 있었다.
또한, 구형 패턴만으로 나타낸 패턴을 갖는 DRAM뿐만 아니라, 다른 패턴을 이용한 DRAM, SRAM, 그 밖의 다른 메모리 디바이스, 논리 디바이스 등의 다른 디바이스에서도, 배선층 간의 기생 용량을 저감하는 것이 기대되고 있다.
본 발명의 목적은, 전극 혹은 배선층 간의 기생 용량을 저감할 수 있는 반도체 장치의 구조 및 그 제조 방법을 제공하는 것에 있다.
상기 목적은, 반도체 기판 상에 형성되는 제1 절연막과, 상기 제1 절연막 상에 형성되며, 개구부를 갖는 제2 절연막과, 적어도 상기 개구부 내에 형성되는 도전체를 갖고, 상기 제1 절연막에, 주연(周緣) 부분의 형상이 상기 개구부의 형상을 따르는 공동이 형성되는 것을 특징으로 하는 반도체 장치에 의해 달성된다.
또한, 상기 목적은, 반도체 기판 상에, 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에, 상기 제1 절연막과는 다른 에칭 특성을 갖는 제2 절연막을 형성하는 공정과, 상기 제2 절연막에, 적어도 상기 제1 절연막에 도달하는 개구부를 형성하는 공정과, 적어도 상기 개구부 내에, 상기 제2 절연막에 접하는 도전체를 형성하는 공정과, 상기 제2 절연막과 상기 도전체의 계면으로부터 에칭액을 스며들게 하여 상기 제1 절연막을 에칭하고, 상기 제2 절연막의 하부에 공동을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해서도 달성된다.
[제1 실시예]
본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 1 내지 도 22를 이용하여 설명한다.
도 1은 본 실시예에 따른 반도체 장치의 구조를 나타내는 평면도, 도 2는 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 3은 본 실시예에 따른 반도체 장치의 구조를 나타내는 사시도, 도 4는 반도체 칩 상에 있어서의 셀 어레이 배치의 일례를 나타내는 평면도, 도 5는 단위 셀 어레이 사이에서의 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 6 내지 도 21은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도, 도 22는 본 실시예에 따른 반도체 장치의 제조 방법에 있어서의 층간 절연막의 에칭 과정을 설명하는 도면이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 1 내지 도 3을 이용하여 설명한다. 또한, 도 2는 도 1의 A-A'선 단면을 따른 개략적인 단면도를 나 타낸다. 또한, 도 1 및 도 2에서, 좌측은 메모리 셀 영역을, 우측은 주변 회로 영역을, 각각 나타낸다.
실리콘 기판(10) 상에는 소자 영역을 획정하는 소자 분리막(12)이 형성된다. 소자 분리막(12)이 형성된 실리콘 기판(10) 상에는, 상면이 실리콘 질화막(18)으로 피복된 게이트 전극(20, 22, 24)이 게이트 절연막(14, 16)을 통해 형성된다. 게이트 전극(20)의 양측의 실리콘 기판(10) 내에는 소스/드레인 확산층(26, 28)이 형성된다. 이렇게 해서, 게이트 전극(20)과, 소스/드레인 확산층(26, 28)을 갖는 메모리 셀 트랜지스터가 구성된다. 게이트 전극(20)은, 도 1에 도시한 바와 같이 워드선을 겸하는 도전막으로서도 기능한다. 또한, 게이트 전극(24)의 양측의 실리콘 기판(10) 내에는 소스/드레인 확산층(36)이 형성된다. 이렇게 해서, 게이트 전극(24)과, 소스/드레인 확산층(36)을 갖는 주변 회로용 트랜지스터가 구성된다.
메모리 셀 트랜지스터 및 주변 회로용 트랜지스터가 형성된 실리콘 기판(10) 상에는 층간 절연막(38, 48)이 형성된다. 층간 절연막(48) 상에는, 플러그(56, 44)를 통해 소스/드레인 확산층(26)에 접속되는 비트선(64)과, 플러그(58)를 통해 게이트 전극(22)에 접속되는 배선층(66)과, 플러그(60)를 통해 소스/드레인 확산층(36)에 접속되는 배선층(68)이 형성된다. 비트선(64) 상 및 배선층(66, 68) 상에는 실리콘 질화막(62)이 형성된다. 비트선(64)은, 도 1에 도시한 바와 같이, 워드선과 교차하는 방향으로 연장되어 복수 형성된다.
비트선(64) 및 배선층(66, 68)이 형성된 층간 절연막(48) 상에는 층간 절연막(72)이 형성된다. 층간 절연막(72, 48)에는 플러그(46)에 접속되는 플러그(76) 가 매립된다. 플러그(76) 상에는, 플러그(76, 46)를 통해 소스/드레인 확산층(28)에 접속되는 실린더 형상의 축적 전극(84)이 형성된다. 축적 전극(84)이 형성되지 않은 영역의 층간 절연막(72) 상에는 층간 절연막(78)이 형성된다. 축적 전극(84) 상에는 캐패시터 유전체막(90)을 통해 플레이트 전극(92)이 형성된다. 이렇게 해서, 축적 전극(84), 캐패시터 유전체막(90), 플레이트 전극(92)에 의해 캐패시터가 구성된다.
캐패시터가 형성된 층간 절연막(78) 상에는 층간 절연막(94)이 형성된다. 층간 절연막(94) 상에는, 플러그(100)를 통해 플레이트 전극(92)에 접속되는 배선층(104)과, 플러그(102)를 통해 배선층(68)에 접속되는 배선층(106)이 형성된다. 배선층(104, 106)이 형성된 층간 절연막(94) 상에는 층간 절연막(108)이 형성된다. 층간 절연막(108) 상에는 플러그(110)를 통해 배선층(104)에 접속되는 배선층(112)이 형성된다.
따라서, 1트랜지스터, 1캐패시터로 이루어지는 메모리 셀을 갖는 DRAM이 구성된다.
여기서, 본 실시예에 따른 반도체 장치는, 워드선(게이트 전극(20)) 사이의 영역, 비트선(64) 사이의 영역 및 워드선(20)과 비트선(64) 사이의 영역의 층간 절연막(38, 48, 72), 사이드월 절연막(34)이 제거되고, 이 영역에 공동(88)이 형성되는 것에 주된 특징이 있다. 이와 같이 하여 반도체 장치를 구성함으로써, 워드선(20) 사이의 영역, 비트선(64) 사이의 영역 및 워드선(20)과 비트선(64) 사이의 영역에는, 실리콘 산화막(유전률: 약 4)이나 실리콘 질화막(유전률: 약 7.5)보다 유전률이 작은 공동(88)(유전률: 약 1)이 형성되기 때문에, 워드선(20) 사이의 기생 용량, 비트선(64) 사이의 기생 용량 및 워드선(20)과 비트선(64) 사이의 기생 용량을 대폭 저감할 수 있다.
또한, 워드선(20) 사이의 영역, 비트선(64) 사이의 영역 및 워드선(20)과 비트선(64) 사이의 영역에 공동(88)을 형성하는 경우, 제조 과정에서 공동(88)의 천장 부분을 구성하는 층간 절연막(78)이 붕괴되는 것을 방지할 필요가 있다. 그러나, 본 실시예에 따른 반도체 장치에서는, 도 3에 도시한 바와 같이, 층간 절연막(78)이 비트선(64) 상에 형성된 실리콘 질화막(62)에 의해 지지되고, 비트선(64)이 플러그(44, 56)에 의해 지지되기 때문에, 층간 절연막(78)이 붕락(崩落)되지 않는다. 또한, 도 2에 도시된 바와 같이, 공동(88)은 주변 회로 영역에는 형성되지 않는다. 따라서, 주변 회로 영역에서 층간 절연막(78)이 붕락되지 않는다.
통상, 반도체 칩 상에는, 예를 들면 도 4에 도시한 바와 같이, 복수의 단위 셀 어레이가 복수 배열되고, 이들 주변에는 주변 논리 회로가 배치된다. 이러한 반도체 칩 상에서는, 공동(88)은 각 단위 셀 어레이마다 형성된다(도 5 참조).
또한, 공동(88)이 스크라이브 라인 상에까지 도달하면 다이싱한 후에 내습성 등이 열화될 우려가 있다. 따라서, 공동(88)은 스크라이브 라인에 도달하지 않도록 제어된다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 6 내지 도 21을 이용하여 설명한다. 또한, 도 6 내지 도 12는 도 1의 A-A'선 단면을 따른 공정 단면도를, 도 13 내지 도 17은 도 1의 B-B'선 단면을 따른 공정 단면도를, 도 18 내지 도 21은 도 1의 C-C'선 단면을 따른 공정 단면도를 각각 나타낸다.
우선, 반도체 기판(10)의 주 표면 상에, 예를 들면 STI(Shallow Trench Isolation)법에 의해, 소자 분리막(12)을 형성한다(도 6의 (a), 도 13의 (a), 도 18의 (a)).
계속해서, 소자 분리막(12)에 의해 획정된 복수의 소자 영역 상에, 예를 들면 열 산화법에 의해, 실리콘 산화막으로 이루어지는 게이트 절연막(14, 16)을 형성한다. 여기서, 게이트 절연막(14)은 메모리 셀 트랜지스터의 게이트 절연막이고, 게이트 절연막(16)은 주변 회로용 트랜지스터의 게이트 절연막이다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 도핑된 다결정 실리콘막과 실리콘 질화막을 순차적으로 퇴적한 후, 이 적층막을 패터닝하고, 상면이 실리콘 질화막(18)으로 피복된 다결정 실리콘막으로 이루어지는 게이트 전극(20, 22, 24)을 형성한다(도 6의 (b)). 여기서, 게이트 전극(20)은 메모리 셀 트랜지스터의 게이트 전극(워드선)이고, 게이트 전극(22, 24)은 주변 회로용 트랜지스터의 게이트 전극이다. 또한, 게이트 전극(22)은 상층 배선과의 컨택트 부분을 나타낸 것이다. 또한, 게이트 전극(20, 22, 24)은 다결정 실리콘막의 단층 구조에 한정되는 것이 아니라, 폴리사이드 구조, 폴리메탈 구조, 혹은, 금속막 등을 적용해도 된다.
계속해서, 게이트 전극(20, 24)을 마스크로 하여 이온 주입을 행하여, 게이트 전극(20)의 양측의 실리콘 기판(10) 중에 소스/드레인 확산층(26, 28)을 형성하고, 게이트 전극(24)의 양측의 실리콘 기판(10) 중에 LDD 영역 혹은 확장 영역이 되는 불순물 확산 영역(30)을 형성한다(도 6의 (c), 도 13의 (b), 도 18의 (b)).
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 5∼20㎚인 실리콘 질화막(32)과, 예를 들면 막 두께 70㎚인 실리콘 산화막을 순차적으로 퇴적한다.
계속해서, 실리콘 질화막(32)을 스토퍼로 하여 실리콘 산화막을 에치백한다. 이렇게 해서, 실리콘 질화막(32)이 형성된 게이트 전극(20, 22, 24) 및 실리콘 질화막(18)의 측벽에, 실리콘 산화막으로 이루어지는 사이드월 절연막(34)을 형성한다. 또한, 메모리 셀 영역에서는 게이트 전극(20) 간의 간극이 좁기 때문에, 그 게이트 전극(20) 간의 영역은 사이드월 절연막(34)으로 매립된다.
또한, 실리콘 질화막(32)은 후 공정에서 사이드월 절연막(34) 등을 제거할 때에 소자 분리막(12)이 에칭되는 것을 방지하기 위한 것이다. 소자 분리막(12)을 사이드월 절연막(34)과는 에칭 특성이 다른 막(예를 들면 실리콘 질화막)으로 형성하는 경우에는 반드시 필요한 것은 아니다.
계속해서, 게이트 전극(24) 및 사이드월 절연막(34)을 마스크로 하여 이온 주입을 행하여, 고농도 불순물 영역을 형성한다. 이에 따라, 게이트 전극(24)의 양측의 실리콘 기판(10) 내에, LDD 구조 혹은 확장 구조의 소스/드레인 확산층(36)을 형성한다.
이렇게 해서, 메모리 셀 영역에, 게이트 전극(20)과, 그 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 확산층(26, 28)을 갖는 메모리 셀 트랜지스터를 형성하고, 주변 회로 영역에, 게이트 전극(24)과, 그 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 확산층(36)을 갖는 주변 회로 트랜지스터를 형성한다(도 7의 (a), 도 13의 (c), 도 18의 (c)).
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 500㎚인 실리콘 산화막을 퇴적한 후, CMP(화학적 기계적 연마: Chemical Mechanical Polishing)법 등에 의해 실리콘 질화막(18)이 노출될 때까지 그 표면을 연마하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(38)을 형성한다(도 7의 (b), 도 13의 (d), 도 18의 (d)).
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 소스/드레인 확산층(26, 28) 상의 사이드월 절연막(34)을, 게이트 전극(20) 및 실리콘 질화막(32)에 대하여 자기 정합적으로 패터닝하고, 소스/드레인 확산층(26) 상의 실리콘 질화막(32)에 도달하는 컨택트홀(40)과, 소스/드레인 확산층(28) 상의 실리콘 질화막(32)에 도달하는 컨택트홀(42)을 형성한다.
계속해서, 드라이 에칭에 의해, 컨택트홀(40, 42) 바닥의 실리콘 질화막(32)을 선택적으로 제거하고, 컨택트홀(40, 42) 내에 소스/드레인 확산층(26, 28)을 각각 노출시킨다.
계속해서, 컨택트홀(40, 42) 내에 플러그(44, 46)를 각각 매립한다(도 7의 (c), 도 14의 (a), 도 19의 (a)). 예를 들면, CVD법에 의해 도핑된 다결정 실리콘막을 퇴적하여 에치백함으로써, 컨택트홀(40, 42) 내에만 도핑된 다결정 실리콘막을 잔존시키고, 도핑된 다결정 실리콘막으로 이루어지는 플러그(44, 46)를 형성한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 100㎚인 실리콘 산 화막을 퇴적하고, 실리콘 산화막으로 이루어지는 층간 절연막(48)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(48, 38), 실리콘 질화막(18, 32)을 패터닝하고, 플러그(44)에 도달하는 컨택트홀(50)과, 게이트 전극(22)에 도달하는 컨택트홀(52)과, 소스/드레인 확산층(36)에 도달하는 컨택트홀(54)을, 각각 형성한다.
계속해서, 전면에, CVD법 등에 의해, Ti(티탄)막과, TiN(질화 티탄)막과, W(텅스텐)막을 순차적으로 퇴적한 후, 층간 절연막(48)의 표면이 노출될 때까지 W막, TiN막 및 Ti막을 평탄하게 연마한다. 이렇게 해서, W막, TiN막 및 Ti막으로 이루어지고, 컨택트홀(50, 52, 54) 내에 매립되는 플러그(56, 58, 60)를 형성한다(도 8의 (a), 도 14의 (b), 도 19의 (b)). 또한, 도 8의 (a)에 도시한 단면에, 플러그(56)는 나타내지 않지만, 다른 구성 요소와의 위치 관계를 명확하게 하기 위해 점선으로 나타낸다.
계속해서, 전면에, CVD법 등에 의해, 막 두께 50㎚인 W막과, 막 두께 200㎚인 실리콘 질화막을 순차적으로 퇴적하여 패터닝하고, 상면이 실리콘 질화막(62)으로 피복되며 플러그(56, 44)를 통해 소스/드레인 확산층(26)에 접속되는 비트선(64)과, 상면이 실리콘 질화막(62)으로 피복되며 플러그(58)를 통해 게이트 전극(22)에 접속되는 배선층(66)과, 상면이 실리콘 질화막(62)으로 피복되며 플러그(60)를 통해 소스/드레인 확산층(36)에 접속되는 배선층(68)을 형성한다.
계속해서, 전면에 CVD법 등에 의해, 예를 들면 막 두께 5∼20㎚인 실리콘 질화막을 퇴적한 후에 에치백하고, 비트선(64), 배선층(66, 68) 및 실리콘 질화막(62)의 측벽에 사이드월 절연막(70)을 형성한다(도 8의 (b), 도 14의 (c), 도 19의 (c)). 또한, 도 8의 (b)에 도시한 단면에 비트선(64)은 나타내지 않지만, 다른 구성 요소와의 위치 관계를 명확하게 하기 위해 점선으로 나타낸다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 500㎚인 실리콘 산화막을 퇴적하고, CMP법에 의해 실리콘 질화막(62)이 노출될 때까지 그 표면을 연마하여, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(72)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 플러그(46)에 도달하는 컨택트홀(74)을 층간 절연막(72, 48)에 형성한다. 컨택트홀(74)은 비트선(64) 상에 형성된 실리콘 질화막(62) 및 사이드월 절연막(70)에 대하여 자기 정합적으로 개구할 수 있다.
계속해서, 층간 절연막(72, 48)에 개구된 컨택트홀(74) 내에, 플러그(76)를 매립한다(도 8의 (c), 도 15의 (a), 도 20의 (a)). 예를 들면, CVD법에 의해, 예를 들면 Ti막과 TiN막과 W막을 순차적으로 퇴적한 후, CMP법 혹은 에치백법에 의해 컨택트홀(74) 내에 W막, TiN막 및 Ti막을 선택적으로 잔존시킴으로써, W막, TiN막 및 Ti막으로 이루어지는 플러그(76)를 형성한다.
또한, 플러그(76)를 구성하는 재료는 W막, TiN막 및 Ti막에 한정되는 것은 아니다. 예를 들면, 컨택트 메탈로서, Ti막 대신에 Ru막 등을 이용할 수 있고, 배리어 메탈로서, TiN막 대신에 WN막이나 NbN막 등을 이용할 수 있으며, W막 대신에 Ru막, Pt막, TiN막 등을 이용할 수 있다. 이들 재료는 내산화성이 우수하고, 축적 전극(84)과 플러그(76) 사이의 컨택트 특성의 열화를 방지하는 효과를 얻을 수 있다. 즉, 캐패시터 유전체막(90)을 형성할 때에, 축적 전극(84)을 통해 플러그(76)가 산화되고, 축적 전극(84)과 플러그(76) 사이의 컨택트 특성이 열화되는 경우가 있다. 그러나, 내산화성이 우수한 이들 재료로 플러그(76)를 구성함으로써, 플러그(76)의 산화를 방지하고, 축적 전극(84)과 플러그(76)의 컨택트 특성의 열화를 방지할 수 있다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 40∼80㎚인 실리콘 질화막과, 예를 들면 막 두께 900㎚인 실리콘 산화막을 퇴적하고, 실리콘 질화막으로 이루어지는 층간 절연막(78)과, 실리콘 산화막으로 이루어지는 층간 절연막(80)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(80, 78)을 패터닝하고, 플러그(76)에 도달하는 개구부(82)를 형성한다(도 9의 (a), 도 15의 (b), 도 20의 (b)). 개구부(82)는 축적 전극의 형성 예정 영역에 개구된다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 30㎚인 Ru막을 퇴적한다. 이 Ru막은 축적 전극이 되는 막이다.
또한, 축적 전극을 구성하기 위한 도전막으로서는, 캐패시터 유전체막과 잘 어울리는 성질이 유사한 재료이며, 적어도 층간 절연막(78)에 대한 밀착성이 뒤떨어지는 재료를 선택한다. 캐패시터 유전체막으로서 강유전체막이나 고유전률막을 이용하여, 층간 절연막(78)으로서 실리콘 질화막을 이용하는 경우에는, 예를 들면 Ru(루테늄), Pt(플라튬) 등의 귀금속 재료를 적용할 수 있다. 또한, 본 명세서에 서, 층간 절연막에 대한 밀착성이 뒤떨어진다고 하는 것은, 불산계 수용액에 의한 웨트 처리를 행했을 때에 축적 전극과 층간 절연막 사이에 용액이 스며드는 상태를 나타낸다.
본 실시예에 따른 반도체 장치에서는, 층간 절연막(80)을 실리콘 산화막으로 형성하며, 축적 전극을 구성하기 위한 도전막과 층간 절연막(80) 사이의 밀착성도 뒤떨어진다. 그러나, 본 실시예에 따른 반도체 장치의 제조 방법과 같이 후 공정에서 층간 절연막(80)을 전부 에칭하는 경우에는, 축적 전극을 구성하기 위한 도전막과 층간 절연막(80) 사이의 밀착성이 우수해도, 본 발명의 효과를 발휘하는 데 있어서 어떠한 장해도 되지 않는다.
계속해서, 전면에, 스핀 코팅법 등에 의해, SOG막 등을 퇴적한다. SOG막은, 후 공정에서 연마에 의해 축적 전극을 형성할 때에 축적 전극의 내측의 영역을 보호하는 내측 보호막으로서 기능하는 것으로, SOG막 대신에 예를 들면 포토레지스트막을 적용해도 된다.
계속해서, CMP법 등에 의해, 층간 절연막(80)이 표면에 노출될 때까지 SOG막 및 Ru막을 평탄하게 제거하고, 개구부(82) 내에 형성되는 Ru막으로 이루어지는 축적 전극(84)과, 축적 전극(84)이 형성된 개구부(82) 내에 매립된 SOG막으로 이루어지는 내측 보호막(86)을 형성한다(도 9의 (b), 도 16의 (a)).
계속해서, 불산계 수용액 등을 이용한 웨트 에칭에 의해, 층간 절연막(80) 및 내측 보호막(86)을 에칭하고, 축적 전극(84)의 외측면을 노출시킨다. 이 때, 축적 전극(84)은 층간 절연막(78)과의 밀착성이 뒤떨어지기 때문에, 에칭액은 축적 전극(84)과 층간 절연막(78)의 계면으로부터 스며들어, 층간 절연막(78)보다 하층에 있는 층간 절연막(72, 48, 38), 사이드월 절연막(34)도 에칭된다. 이에 따라, 워드선(게이트 전극(20)) 사이의 영역, 비트선(64) 간의 영역, 워드선과 비트선(64) 간의 영역에는 공동(88)이 형성된다(도 10의 (a), 도 16의 (b), 도 21의 (a)).
또한, 폴리실리콘막으로 이루어지는 플러그(44, 46), W막/TiN막/Ti막으로 이루어지는 플러그(56, 76), W막으로 이루어지는 비트선(64), 실리콘 질화막으로 이루어지는 사이드월 절연막(70), 실리콘 질화막(18, 32, 62)은 불산 수용액에 대한 에칭 내성을 갖고 있고, 불산계 수용액에 의해 에칭되지 않는다. 또한, 게이트 전극(20)의 측벽 부분 및 소자 분리막(12) 상에는 에칭 내성을 갖는 실리콘 질화막(32)이 형성되어 있기 때문에, 게이트 절연막(14)이나 소자 분리막(12)은 에칭되지 않는다.
또한, 층간 절연막(78)의 하부에 공동(88)이 형성됨으로써 층간 절연막(78)이 붕락되는 경우도 생각되지만, 층간 절연막(78)은 실리콘 질화막(62)에 의해 충분히 지지되어 있기 때문에 붕락될 걱정은 없다. 또한, 에칭 시간을 적절하게 제어함으로써, 주변 회로 영역의 층간 절연막(72, 48, 38), 사이드월 절연막(34)이 제거되는 것을 방지할 수 있다.
이러한 에칭은, 축적 전극(84)과 층간 절연막(78)의 계면을 기점으로 하여 등방적으로, 즉 대략 구면 형상으로 진행된다. 따라서, 이 에칭에 의해 형성되는 층간 절연막(72, 48, 38), 사이드월 절연막(34)의 에칭면은 축적 전극(84)의 저면 형상을 반영한 것이 된다. 단, 실제로는, 비트선(64) 상에는 층간 절연막(78)에 접하는 실리콘 질화막(62)이 형성되고, 워드선(게이트 전극(20))이 연장되는 방향으로의 에칭은 제한된다. 즉, 비트선(64)이 연장되는 방향으로의 에칭은, 축적 전극(84)과 층간 절연막(78)의 계면을 기점으로 하여 등방적으로 진행된다. 한편, 워드선이 연장되는 방향으로의 에칭에서는, 비트선(64) 간의 층간 절연막(72)이 아래까지 에칭된 후, 워드선 상의 층간 절연막(48) 등의 에칭이 워드선이 연장되는 방향으로 진행되기 때문에, 평면적으로 본 외관상의 에칭 거리는 비트선(64)의 높이에 상당하는 양만큼 적어진다(도 22 참조). 즉, 층간 절연막(72, 48, 38), 사이드월 절연막(34)의 에칭면은, 기본적으로는 축적 전극(84)의 저면 형상에 따른 형상으로 되지만, 비트선(64)이나 워드선의 배치에 의해 일정한 제한을 받게 된다.
또한, 공동(88)을 형성함으로써, 축적 전극(84)과 층간 절연막(72) 등이 접하는 영역이 대폭 저감된다. 따라서, 실리콘 산화막 중의 확산 계수가 크고 중금속 오염의 우려가 있는 Ru와 같은 재료로 축적 전극(84)을 형성하는 경우라도, 공동(88)에 의해 Ru가 확산되어 실리콘 기판(10)에 도달하는 패스를 차단할 수 있다. 따라서, 공동(88)을 형성하기에는 누설 전류를 줄이고, 보유 특성을 향상시키는 효과도 있다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 10∼30㎚인 Ta2O5막, BST막, TiO막, ON막, Al2O3막, SBT막 혹은 STO막 등의 유전체막을 퇴적하고, 이들 유전체막으로 이루어지는 캐패시터 유전체막(90)을 형성한다(도 10의 (b), 도 17의 (a)).
또한, 공동(88)을 형성할 때의 에칭은 축적 전극(84)과 층간 절연막(78)의 계면의 간극으로부터 에칭액이 스며드는 것에 의해 진행되지만, 그 간극은 충분히 좁고, 축적 전극(84)은 층간 절연막(78)으로 충분하게 지지할 수 있다. 따라서, 에칭 과정에서 축적 전극이 도괴되는 경우는 없다. 또한, 그 간극은 캐패시터 유전체막(90)으로 메워지기 때문에, 캐패시터 유전체막(90) 형성 후에는, 층간 절연막(78) 및 축적 전극(84)은 구조적으로 보다 안정된다.
개구부를 별도로 형성한 후, 이 개구부를 통해 하층의 절연막을 에칭함으로써 공동을 형성하는 프로세스를 고려한 경우, 에칭 후에 이 개구부를 막기 위한 공정을 추가할 필요가 있다. 그러나, 본 실시예에 따른 반도체 장치의 제조 방법에서는, 캐패시터 유전체막(90)을 형성함으로써 마찬가지의 효과를 얻을 수 있기 때문에, 제조 공정 수가 증가되지는 않는다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 50∼300㎚인 Ru막을 퇴적한 후, 리소그래피 기술 및 에칭 기술에 의해 이 Ru막을 패터닝하고, Ru막으로 이루어지는 플레이트 전극(92)을 형성한다(도 11의 (a), 도 17의 (b), 도 21의 (b)). 또한, 플레이트 전극(92)을 구성하는 재료는, 축적 전극(84)과 마찬가지로, 캐패시터 유전체막(90)과의 적합성에 따라 적절하게 선택한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 1500㎚인 실리콘 산화막을 퇴적한 후, 그 표면을 CMP법 등에 의해 평탄화하고, 실리콘 산화막으로 이루어져 표면이 평탄화되는 층간 절연막(94)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(94, 78) 및 실리콘 질화막(62)을 패터닝하고, 플레이트 전극(92)에 도달하는 컨택트홀(96) 및 배선층(68)에 도달하는 컨택트홀(98)을 형성한다.
계속해서, 전면에, CVD법 등에 의해, Ti막과, TiN막과, W막을 순차적으로 퇴적한 후, 층간 절연막(94)의 표면이 노출될 때까지 W막, TiN막 및 Ti막을 평탄하게 연마한다. 이렇게 해서, W막, TiN막 및 Ti막으로 이루어지고, 컨택트홀(96, 98) 내에 매립된 플러그(100, 102)를 형성한다(도 11의 (b)).
계속해서, 필요에 따라, 층간 절연막(94) 상에, 플러그(100)를 통해 플레이트 전극(92)에 접속되는 배선층(104), 플러그(102)를 통해 배선층(68)에 접속되는 배선층(106), 배선층(104, 106) 상을 피복하는 층간 절연막(108), 층간 절연막(108)에 매립되어 배선층(104)에 접속되는 플러그(110), 층간 절연막(108) 상에 형성되며 플러그(110)를 통해 배선층(104)에 접속되는 배선층(112) 등을 형성한다(도 12).
따라서, 1트랜지스터, 1캐패시터로 이루어지는 DRAM을 제조할 수 있다.
이와 같이, 본 실시예에 따르면, 워드선 간의 영역, 비트선 간의 영역 및 워드선과 비트선 간의 영역에 공동을 형성하기 때문에, 워드선 간의 기생 용량, 비트선 간의 기생 용량 및 워드선과 비트선 간의 기생 용량을 대폭 저감할 수 있다.
또한, 공동을 형성할 때에는 축적 전극과 층간 절연막의 계면으로부터 에칭액이 스며드는 것을 이용하기 때문에, 별도로 리소그래피 공정이나 에칭 공정을 실시하여 공동을 형성하기 위한 개구부를 형성할 필요는 없다. 또한, 공동을 형성할 때의 에칭 공정에는, 실린더 형상의 축적 전극의 외측면을 노출시키기 위한 에칭 공정을 이용할 수 있다. 또한, 에칭에 이용하는 개구부는 작은 슬릿으로, 기존의 캐패시터 유전체막의 형성 시에 용이하게 막을 수 있기 때문에, 이 개구부를 막기 위한 추가 공정도 필요없다. 따라서, 제조 공정을 복잡하게 하지 않고, 기생 용량을 저감하는 소기의 목적을 달성할 수 있다.
[제2 실시예]
본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 23 내지 도 32를 이용하여 설명한다. 또한, 도 1 내지 도 22에 도시한 제1 실시예에 따른 반도체 장치와 동일한 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다.
도 23은 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 24는 본 실시예에 따른 반도체 장치의 구조를 나타내는 확대 단면도, 도 25 내지 도 31은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도, 도 32는 본 실시예에 따른 반도체 장치의 단면 구조를 주사형 전자 현미경에 의해 관찰한 결과를 나타내는 도면이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 23 및 도 24를 이용하여 설명한다. 또한, 도 23은 도 1의 A-A'선 단면을 따른 개략적인 단면도, 도 24의 (a)는 도 1의 A-A'선 단면을 따른 메모리 셀 영역의 확대 단면도, 도 24의 (b)는 도 1의 B-B'선 단면을 따른 메모리 셀 영역의 확대 단면도이다.
본 실시예에 따른 반도체 장치는, 도 23에 도시한 바와 같이, 기본적으로는 제1 실시예에 따른 반도체 장치와 마찬가지이다. 본 실시예에 따른 반도체 장치의 주된 특징은, 도 24에 도시한 바와 같이, 워드선(게이트 전극(20))과 플러그(44, 46) 사이(도 24의 (a) 참조), 비트선(64)과 플러그(76) 사이(도 24의 (b) 참조)에도 공동(88)이 형성되는 것에 있다. 이와 같이 하여 반도체 장치를 구성함으로써, 워드선(20)과 플러그(44) 사이의 기생 용량, 워드선(20)과 플러그(46) 사이의 기생 용량 및 비트선(64)과 플러그(76) 사이의 기생 용량도 대폭 저감할 수 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 25 내지 도 31을 이용하여 설명한다. 또한, 도 25 내지 도 28은 도 1의 A-A'선 단면을 따른 공정 단면도이고, 도 29 내지 도 31은 도 1의 B-B'선 단면을 따른 공정 단면도이다.
우선, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 소자 분리막(12), 메모리 셀 트랜지스터, 주변 회로용 트랜지스터, 실리콘 질화막(32), 사이드월 절연막(34), 층간 절연막(38) 등을 형성한다. 또한, 본 실시예에서는, 실리콘 질화막(32)의 막 두께를 예를 들면 10㎚로 한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 소스/드레인 확산층(26, 28) 상의 사이드월 절연막(34)을, 게이트 전극(20) 및 실리콘 질화막(32)에 대하여 자기 정합적으로 패터닝하고, 소스/드레인 확산층(26) 상의 실리콘 질화막(32)에 도달하는 컨택트홀(40)과, 소스/드레인 확산층(28) 상의 실리콘 질화막(32)에 도달하는 컨택트홀(42)을 형성한다(도 25의 (a)).
계속해서, 전면에, CVD법 등에 의해, 막 두께 20㎚인 실리콘 산화막을 퇴적한다.
계속해서, 드라이 에칭에 의해, 이 실리콘 산화막을 이방성 에칭하고, 컨택트홀(40, 42)의 측벽에 실리콘 산화막으로 이루어지는 사이드월 절연막(114)을 선택적으로 잔존시킨다.
계속해서, 드라이 에칭에 의해, 컨택트홀(40, 42) 바닥의 실리콘 질화막(32)을 선택적으로 제거하여, 컨택트홀(40, 42) 내에 소스/드레인 확산층(26, 28)을 각각 노출시킨다(도 25의 (b)).
계속해서, 컨택트홀(40, 42) 내에 플러그(44, 46)를 각각 매립한다(도 25의 (c)). 예를 들면, CVD법에 의해 도핑된 다결정 실리콘막을 퇴적하여 에치백함으로써, 컨택트홀(40, 42) 내에만 도핑된 다결정 실리콘막을 잔존시켜, 도핑된 다결정 실리콘막으로 이루어지는 플러그(44, 46)를 형성한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 100㎚인 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어지는 층간 절연막(48)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(48, 38), 실리콘 질화막(18, 32)을 패터닝하고, 플러그(44)에 도달하는 컨택트홀(50)과, 게이트 전극(22)에 도달하는 컨택트홀(52)과, 소스/드레인 확산층(36)에 도달하는 컨택트홀(54)을 각각 형성한다.
계속해서, 전면에, CVD법 등에 의해, Ti막과, TiN막과, W막을 순차적으로 퇴적한 후, 층간 절연막(48)의 표면이 노출될 때까지 W막, TiN막 및 Ti막을 평탄하게 연마한다. 이렇게 해서, W막, TiN막 및 Ti막으로 이루어지고, 컨택트홀(50, 52, 54) 내에 매립된 플러그(56, 58, 60)를 형성한다(도 26의 (a)).
계속해서, 전면에, CVD법 등에 의해, 막 두께 50㎚인 W막과, 막 두께 200㎚인 실리콘 질화막을 순차적으로 퇴적하고 패터닝하여, 상면이 실리콘 질화막(62)으로 피복되며, 플러그(56, 44)를 통해 소스/드레인 확산층(26)에 접속되는 비트선(64)과, 상면이 실리콘 질화막(62)으로 피복되며 플러그(58)를 통해 게이트 전극(22)에 접속되는 배선층(66)과, 상면이 실리콘 질화막(62)으로 피복되며 플러그(60)를 통해 소스/드레인 확산층(36)에 접속되는 배선층(68)을 형성한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 10㎚인 실리콘 질화막을 퇴적한 후, 이 실리콘 질화막을 에치백하고, 비트선(64) 및 배선층(66, 68)의 측벽에 실리콘 질화막으로 이루어지는 사이드월 절연막(116)을 형성한다(도 26의 (b), 도 29의 (a)). 또한, 사이드월 절연막(116)은 반드시 형성할 필요는 없다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 500㎚인 실리콘 산화막을 퇴적하고, CMP법에 의해 실리콘 질화막(62)이 노출될 때까지 그 표면을 연마하며, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(72)을 형성한다(도 26의 (c), 도 29의 (b)).
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(72, 48)에 플러그(46)에 도달하는 컨택트홀(74)을 형성한다(도 27의 (a), 도 29의 (c)). 컨택트홀(74)은 비트선(64) 상에 형성된 실리콘 질화막(62) 및 사이드월 절연막(116)에 대하여 자기 정합적으로 개구할 수 있다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 20㎚인 실리콘 산화막을 퇴적한 후, 이 실리콘 산화막을 에치백하고, 컨택트홀(74) 내벽에 실리콘 산화막으로 이루어지는 사이드월 절연막(118)을 형성한다(도 27의 (b), 도 30의 (a)).
계속해서, 사이드월 절연막(118)이 형성된 컨택트홀(74) 내에 플러그(76)를 매립한다(도 27의 (c), 도 30의 (b)). CVD법 등에 의해, 예를 들면 Ti막과 TiN막과 W막을 순차적으로 퇴적한 후, CMP법 혹은 에치백법에 의해 컨택트홀(74) 내에 W막, TiN막 및 Ti막을 선택적으로 잔존시킴으로써, 플러그(76)를 형성한다.
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로 하여, 층간 절연막(78, 80), 축적 전극(84), 내측 보호막(86)을 형성한다(도 28의 (a), 도 31의 (a)).
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭에 의해, 층간 절연막(80) 및 내측 보호막(86)을 에칭하여 축적 전극(84)의 외측면을 노출시킴과 함께, 층간 절연막(78)보다 하층에 있는 층간 절연막(72, 48, 38), 사이드월 절연막(34, 114, 118)을 에칭하고, 워드선(게이트 전극(20)) 간의 영역, 비트선(64) 간의 영역, 워드선과 비트선(64) 간의 영역, 워드선(20)과 플러그(44, 46) 간의 영역, 비트선(64)과 플러그(76) 간의 영역에, 공동(88)을 형성한다(도 28의 (b), 도 31의 (b)).
또한, 사이드월 절연막(114)의 저부는 실리콘 질화막(32) 및 플러그(44, 46)로 메워진다(도 24의 (a) 참조). 실리콘 질화막(32)과 폴리실리콘막으로 이루어지는 플러그(44, 46)와는 밀착성이 우수하기 때문에, 실리콘 질화막(32)과 플러그(44, 46)의 계면으로부터 에칭액이 스며들어 소자 분리막(12)이나 게이트 절연막(14)이 에칭되지 않는다.
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로 하여, 캐패시터 유전체막(90), 플레이트 전극(92), 배선층(104, 106, 112) 등을 형성한다.
따라서, 1트랜지스터, 1캐패시터로 이루어지는 DRAM을 제조할 수 있다.
도 32는 상기 제조 방법에 의해 제조한 반도체 장치의 단면 구조를 주사형 전자 현미경에 의해 관찰한 결과를 나타내는 도면이다. 도 32의 (a)는 메모리 셀 트랜지스터 및 캐패시터를 포함하는 영역의 단면을, 도 32의 (b)는 게이트 전극 간의 영역을 확대한 단면을, 각각 나타낸다.
도 32의 (a)에 도시한 바와 같이, 플러그 사이에는 공동이 형성되어 있고, 플러그 속에 위치하는 비트선을 확인할 수 있다. 또한, 도 32의 (b)에 도시한 바와 같이, 게이트 전극의 측벽이 일부 제거되어, 여기에 공동이 형성되어 있다. 이와 같이, 비트선 간 및 워드선 간에, 도 23에 도시한 바와 마찬가지의 공동을 갖는 구조를 실현할 수 있다.
공동을 형성하지 않은 종래의 반도체 장치와 공동을 형성한 본 실시예에 따른 반도체 장치에서 비트선당 기생 용량을 측정한 결과, 종래의 반도체 장치에서는 132.3fF/BL이였지만, 본 실시예에 따른 반도체 장치에서는 74.9fF/BL로, 기생 용량을 약 57% 저감할 수 있어, 종래의 약 43%로 저감할 수 있다. 또한, 비트 선의 기생 용량이 저감된 결과로서, 필요로되는 1 셀당의 축적 커패시터의 용량은, 30fF/셀에서 21 fF/셀까지로 저감될 수 있다. 이를 총합하면, 전체 소비 전력은 약 26.4% 저감할 수 있다.
이와 같이, 본 실시예에 따르면, 워드선 간 영역, 비트선 간 영역, 워드선과 비트선 사이의 영역, 워드선과 플러그 사이의 영역, 비트선과 플러그 사이의 영역에, 공동을 형성하기 때문에, 워드선 간의 기생 용량, 비트선 간의 기생 용량, 워드선과 비트선 사이의 기생 용량, 워드선과 플러그 사이의 기생 용량, 비트선과 플러그 사이의 기생 용량을 대폭 저감할 수 있다.
또한, 상기 실시예에서는, 비트선(64)의 측벽 부분에 실리콘 질화막으로 이루어지는 사이드월 절연막(70)을 잔존시키고 있지만, 이 사이드월 절연막(70)을 형성하지 않아도 구조 및 제조 공정상 어떠한 문제도 없다.
또한, 상기 실시예에서는, 플러그(46)에 도달하는 컨택트홀(74) 내에 실리콘 산화막으로 이루어지는 사이드월 절연막(118)을 형성하고, 그 후, 이 사이드월 절연막(118)을 제거하여 공동(88)을 형성하지만, 후술하는 제4 실시예와 같이 하여 비트선(64)의 측벽 부분에 공동(88)을 형성해도 된다.
[제3 실시예]
본 발명의 제3 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 33 및 도 34를 이용하여 설명한다. 또한, 도 1 내지 도 31에 도시한 제1 및 제2 실시예에 따른 반도체 장치와 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다.
도 33은 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 34는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 33 및 도 34를 이 용하여 설명한다. 또한, 도 33은 도 1의 A-A'선 단면을 따른 개략적인 단면도가다.
본 실시예에 따른 반도체 장치는, 도 33에 도시한 바와 같이, 기본적으로는 제2 실시예에 따른 반도체 장치와 마찬가지이다. 본 실시예에 따른 반도체 장치의 주된 특징은, 실린더 형상의 축적 전극(84)을 형성할 때에 이용한 층간 절연막(80)의 일부가 주변 회로 영역에 잔존하는 것에 있다.
이러한 반도체 장치의 구조는, 층간 절연막(78)보다 하층의 절연막의 에칭량을 적절하게 제어하는 것에 기초하는 형태이다. 이하, 층간 절연막(78)보다 하층의 절연막의 에칭량을 제어하는 것의 의의 및 그 효과에 대하여, 도 34에 도시한 본 실시예에 따른 반도체 장치의 제조 방법에 따라 상세하게 설명한다. 또한, 도 34는 도 1의 A-A'선 단면을 따른 공정 단면도이다.
우선, 예를 들면 제2 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 메모리 셀 트랜지스터, 주변 회로 트랜지스터, 축적 전극(84) 등을 형성한다(도 34(a)).
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭에 의해, 층간 절연막(80) 및 내측 보호막(86)을 에칭하여 축적 전극(84)의 외측면을 노출시킴과 함께, 층간 절연막(78)보다 하층의 층간 절연막(72, 48, 38), 사이드월 절연막(34, 114, 118)을 에칭하여 공동(88)을 형성한다(도 34의 (b)).
이 때, 층간 절연막(78) 아래의 층간 절연막(72, 48, 38) 등의 에칭이 주변 회로 영역 방향으로 지나치게 진행되어, 층간 절연막(78)을 지지하기 위한 구조체( 예를 들면 비트선 등)가 존재하지 않는 영역에도 공동(88)이 형성되므로, 층간 절연막(78)이 붕락되지 않도록, 에칭 시간을 제어한다.
층간 절연막(78, 80)을 구성하는 재료로서, 축적 전극(84)을 구성하는 재료에 대하여 밀착성이 뒤떨어지는 재료를 적용한 경우, 축적 전극(84)과 층간 절연막(78, 80)의 계면으로부터 에칭액이 스며드는 것은, 에칭의 초기 단계에서 이미 진행되고 있다. 따라서, 층간 절연막(80)의 에칭은 층간 절연막(80)의 상면으로부터 하층 방향으로 진행됨과 함께, 축적 전극(84)과 층간 절연막(80)의 계면으로부터 수평 방향으로도 진행된다. 또한, 층간 절연막(80)이 완전하게 제거되지 않은 단계에서도, 층간 절연막(78)의 하층에 존재하는 층간 절연막(72, 48, 38) 등의 에칭이 진행된다.
한편, 축적 용량을 충분하게 확보하는 등의 목적으로, 층간 절연막(80)은 매우 두껍게 형성되는 경우가 있다. 따라서, 이러한 경우에 축적 전극(84) 형성 후에 층간 절연막(80)을 전부 제거하고자 하면, 층간 절연막(78) 아래의 층간 절연막(72, 48, 38) 등의 에칭이 주변 회로 영역 방향으로 지나치게 진행되어, 층간 절연막(78)을 지지하기 위한 구조체(예를 들면 비트선 등)가 존재하지 않는 영역에도 공동이 형성된다.
본 실시예에 따른 반도체 장치의 제조 방법과 같이 에칭 시간을 제어함으로써, 층간 절연막(78) 아래의 층간 절연막(72, 48, 38) 등의 에칭이 주변 회로 영역 방향으로 지나치게 진행되고, 층간 절연막(78)이 붕괴되는 등의 문제를 피할 수 있다.
또한, 이와 같이 에칭 시간을 제어함으로써, 도 34의 (b)에 도시한 바와 같이 주변 회로 영역에 층간 절연막(80)이 잔존하는 경우도 상정된다. 그러나, 잔존한 층간 절연막(80)은 어떠한 영향도 미치지 않는다. 그 반대로, 메모리 셀 영역과 주변 회로 영역 사이의 글로벌 단차를 경감하는 부차적인 효과도 얻을 수 있다. 또한, 층간 절연막(80)의 에칭은, 층간 절연막(80)과 축적 전극(84)의 계면으로부터도 진행되고, 메모리 셀 영역의 층간 절연막(80)은 에칭 초기 단계에서 전부 제거되기 때문에, 층간 절연막(80)이 주변 회로 영역에 잔존하여 캐패시터 용량이 저하되는 일은 일어나지 않는다.
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로 하여, 캐패시터 유전체막(90), 플레이트 전극(92), 배선층(104, 106, 112) 등을 형성한다.
따라서, 1트랜지스터, 1캐패시터로 이루어지는 DRAM을 제조할 수 있다.
이와 같이, 본 실시예에 따르면, 공동을 형성할 때의 에칭이 지나치게 진행되는 것을 방지하기 때문에, 층간 절연막(78)의 붕락 등으로 인한 제조 수율의 저하를 방지할 수 있다.
또한, 본 실시예에서는, 층간 절연막(80)의 에칭량을 제어함으로써, 층간 절연막(78) 아래의 층간 절연막(72, 48, 38) 등의 에칭이 주변 회로 영역 방향으로 지나치게 진행되는 것을 방지하였지만, 층간 절연막(80)과 층간 절연막(72, 48, 38) 등을 구성하는 재료에 에칭 레이트가 상이한 재료를 적용함으로써, 층간 절연막(72, 48, 38) 등의 에칭이 주변 회로 영역 방향으로 지나치게 진행되는 것을 방 지하도록 해도 된다. 예를 들면, 층간 절연막(78) 아래의 층간 절연막(72, 48, 38) 등을 구성하는 재료로서 불순물을 포함하지 않은 실리콘 산화막을 적용하고, 층간 절연막(80)을 구성하는 재료로서 에칭 레이트가 빠른 BPSG막 등을 적용함으로써, 층간 절연막(72, 48, 38) 등이 지나치게 에칭되기 전에 층간 절연막(80)을 전부 제거하는 것이 가능하다.
또한, 층간 절연막(80) 상에, 층간 절연막(78, 80)과는 에칭 특성이 상이한 재료(예를 들면 비정질 실리콘)로 이루어지는 하드 마스크를 형성해 놓고, 층간 절연막(80)의 에칭이 층간 절연막(80)과 축적 전극(84)의 계면으로부터만 진행되도록 해도 된다. 이렇게 함으로써, 층간 절연막(72, 48, 38) 등의 에칭량만을 고려하여 에칭 조건을 설정할 수 있다.
또한, 본 실시예에서는, 제2 실시예에 따른 반도체 장치 및 그 제조 방법에 있어서, 층간 절연막의 에칭량을 제어하는 경우를 나타냈지만, 제1 실시예에 따른 반도체 장치 및 그 제조 방법에 있어서도 마찬가지로 적용할 수 있다.
[제4 실시예]
본 발명의 제4 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 35 내지 도 39를 이용하여 설명한다. 또한, 도 1 내지 도 34에 도시한 제1 내지 제3 실시예에 따른 반도체 장치와 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다.
도 35는 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 36 및 도 39는 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단 면도이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 35를 이용하여 설명한다. 또한, 도 35는 도 1의 A-A'선 단면을 따른 개략적인 단면도가다.
본 실시예에 따른 반도체 장치는, 도 35에 도시한 바와 같이, 기본적으로는 제1 실시예에 따른 반도체 장치와 마찬가지이다. 본 실시예에 따른 반도체 장치의 주된 특징은, 공동(88)이 층간 절연막(48, 72)에 형성되고, 워드선(20) 근방의 층간 절연막(38), 사이드월 절연막(34)이 제거되지 않은 것에 있다. 또한, 본 실시예에 따른 반도체 장치는, 비트선(64)의 측벽 부분의 사이드월 절연막이 전부 제거되어 공동(88)으로 되는 것에도 특징이 있다.
이와 같이 반도체 장치를 구성함으로써, 제1 내지 제3 실시예에 따른 반도체 장치와 같이 워드선 간의 기생 용량이나 워드선과 플러그 사이의 기생 용량을 저감할 수 없지만, 비트선 간의 기생 용량, 워드선과 비트선 사이의 기생 용량 및 비트선과 플러그 사이의 기생 용량은 대폭 저감할 수 있다.
또한, 본 실시예에 따른 반도체 장치에서는, 층간 절연막(48)보다 하층의 절연막을 제거하지 않기 때문에, 공동(88)을 형성할 때의 에칭 시간을 짧게 할 수 있다. 따라서, 제3 실시예에 따른 반도체 장치의 제조 방법을 적용한 경우, 층간 절연막(78) 상에 잔존하는 층간 절연막(80)의 막 두께를 보다 두껍게 할 수 있다(도 35 참조). 따라서, 메모리 셀 영역과 주변 회로 영역 사이의 글로벌 단차를 보다 경감하는 효과도 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 36 내지 도 39를 이용하여 설명한다. 또한, 도 36 및 도 37은 도 1의 A-A'선 단면을 따른 공정 단면도, 도 38 및 도 39는 도 1의 B-B'선 단면을 따른 공정 단면도이다.
우선, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 메모리 셀 트랜지스터, 주변 회로용 트랜지스터, 층간 절연막(38) 등을 형성한다. 또한, 본 실시예에 따른 반도체 장치 및 그 제조 방법에서는 실리콘 질화막(32)은 반드시 형성할 필요는 없다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 20㎚인 실리콘 질화막을 퇴적하고, 실리콘 질화막으로 이루어지는 에칭 스토퍼막(120)을 형성한다.
계속해서, 에칭 스토퍼막(120) 상에, CVD법 등에 의해, 예를 들면 막 두께 100㎚인 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어지는 층간 절연막(48)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(48), 에칭 스토퍼막(120), 층간 절연막(38), 실리콘 질화막(18, 32)을 패터닝하고, 플러그(44)에 도달하는 컨택트홀(50)과, 게이트 전극(22)에 도달하는 컨택트홀(52)과, 소스/드레인 확산층(36)에 도달하는 컨택트홀(54)을, 각각 형성한다.
계속해서, 전면에, CVD법 등에 의해, Ti막과, TiN막과, W막을 순차적으로 퇴적한 후, 층간 절연막(48)의 표면이 노출될 때까지 W막, TiN막 및 Ti막을 평탄하게 연마한다. 이렇게 해서, W막, TiN막 및 Ti막으로 이루어지고, 컨택트홀(50, 52, 54) 내에 매립된 플러그(56, 58, 60)를 형성한다(도 36의 (a), 도 38의 (a)).
계속해서, 전면에, CVD법 등에 의해, 막 두께 50㎚인 W막과, 막 두께 200㎚ 인 실리콘 질화막을 순차적으로 퇴적하여 패터닝하고, 상면이 실리콘 질화막(62)으로 피복되며 플러그(56, 44)를 통해 소스/드레인 확산층(26)에 접속되는 비트선(64)과, 상면이 실리콘 질화막(62)으로 피복되며 플러그(58)를 통해 게이트 전극(22)에 접속되는 배선층(66)과, 상면이 실리콘 질화막(62)으로 피복되며 러그(60)를 통해 소스/드레인 확산층(36)에 접속되는 배선층(68)을 형성한다.
계속해서, 전면에 CVD법 등에 의해, 예를 들면 막 두께 30㎚인 실리콘 질화막을 퇴적한 후에 에치백하고, 비트선(64), 배선층(66, 68) 및 실리콘 질화막(62)의 측벽에 사이드월 절연막(122)을 형성한다(도 36의 (b), 도 38의 (b)). 이 때, 사이드월 절연막(122)을 구성하는 실리콘 질화막은, 예를 들면 원료 가스에 헥사클로로(Hexachloro)디실란을 이용하여 600∼650℃ 정도의 저온에서 실리콘 질화막을 퇴적한다. 이러한 저온 CVD에 의해 퇴적된 실리콘 질화막은, 실리콘 산화막의 드라이 에칭 조건에 대한 내성을 갖지만, 불산계 수용액에 대한 내성을 갖고 있지 않아서, 불산계 수용액에 의해 용이하게 에칭이 가능하다.
또한, 불산계 수용액에 대해서도 내성을 갖는 실리콘 질화막은, 예를 들면 원료 가스에 디클로로실란을 이용하여 700∼800℃ 정도의 고온에서 성막할 수 있다. 실리콘 질화막(32), 층간 절연막(78), 에칭 스토퍼막(120)등, 불산계 수용액에 노출될 우려가 있지만 잔존시킬 필요가 있는 실리콘 질화막에 대해서는 이러한 조건으로 성막한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 500㎚인 실리콘 산화막을 퇴적하고, CMP법에 의해 실리콘 질화막(62)이 노출될 때까지 그 표면을 연 마하며, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(72)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 플러그(46)에 도달하는 컨택트홀(74)을 층간 절연막(72, 48), 에칭 스토퍼막(120)에 형성한다. 컨택트홀(74)은 비트선(64) 상에 형성된 실리콘 질화막(62) 및 사이드월 절연막(122)에 대하여 자기 정합적으로 개구할 수 있다.
계속해서, 층간 절연막(72, 48), 에칭 스토퍼막(120)에 개구된 컨택트홀(74) 내에, 플러그(76)를 매립한다(도 36의 (c), 도 38의 (c)). 예를 들면, CVD법에 의해, 예를 들면 Ti막과 TiN막과 W막을 순차적으로 퇴적한 후, CMP법 혹은 에치백법에 의해 컨택트홀(74) 내에 W막, TiN막 및 Ti막을 잔존시킴으로써, 플러그(76)를 형성한다.
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 층간 절연막(78, 80), 축적 전극(84), 내측 보호막(86)을 형성한다(도 37의 (a), 도 39의 (a)).
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭에 의해, 층간 절연막(80) 및 내측 보호막(86)을 에칭하여 축적 전극(84)의 외측면을 노출시킴과 함께, 층간 절연막(78)보다 하층에 있는 층간 절연막(72, 48), 사이드월 절연막(122)을 에칭하여, 공동(88)을 형성한다(도 37의 (b), 도 39의 (b)).
또한, 사이드월 절연막(122)은, 실리콘 질화막으로 형성되지만, 상술한 바와 같이 불산계 수용액에 대한 내성을 갖고 있지 않기 때문에, 층간 절연막(72, 48)과 함께 에칭된다. 한편, 층간 절연막(48) 아래에는 불산 수용액에 대한 내성을 갖는 실리콘 질화막으로 이루어지는 에칭 스토퍼막(120)이 형성되며, 또한, W막, TiN막 및 Ti막으로 이루어지는 플러그(76)와 실리콘 질화막으로 이루어지는 에칭 스토퍼막(120)의 밀착성은 매우 좋기 때문에, 플러그(76)와 에칭 스토퍼막(120)의 계면으로부터 불산 수용액은 스며들지 않아, 에칭 스토퍼막(120)보다 하층의 층간 절연막(38), 사이드월 절연막(34)은 에칭되지 않는다.
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 캐패시터 유전체막(90), 플레이트 전극(92), 배선층(104, 106, 112) 등을 형성한다.
따라서, 1트랜지스터, 1캐패시터로 이루어지는 DRAM을 제조할 수 있다.
이와 같이, 본 실시예에 따르면, 비트선 간의 영역, 워드선과 비트선 사이의 영역, 비트선과 플러그 사이의 영역에 공동을 형성하기 때문에, 비트선 간의 기생 용량, 워드선과 비트선 사이의 기생 용량, 비트선과 플러그 사이의 기생 용량을 대폭 저감할 수 있다.
또한, 본 실시예에서는, 공동(88)을 층간 절연막(48, 72)에 형성하지만, 예를 들면 도 40에 도시한 바와 같이, 비트선(64)의 측벽에 형성되어 있는 사이드월 절연막(122) 및 비트선(64) 근방의 층간 절연막(72)을 제거하여, 이 영역에 공동(88)을 형성해도 된다. 이에 따라, 비트선 간의 기생 용량, 비트선과 플러그 사이의 기생 용량을 대폭 저감할 수 있다. 이 경우, 도 40에 도시한 바와 같이, 에칭 스토퍼막(120)을 층간 절연막(48) 상에 형성하고, 에칭 스토퍼막(120)을 스토퍼로 하여 층간 절연막(80), 사이드월 절연막(122)을 에칭하면 된다. 또한, 비트선(64)의 측벽에 형성되어 있는 사이드월 절연막(122)만을 제거하고, 이 영역에 공동(88)을 형성하도록 해도 된다.
또한, 본 실시예에서는, 주변 회로 영역에 층간 절연막(80)을 잔존시키지만, 제1 실시예에 따른 반도체 장치 및 그 제조 방법과 같이, 층간 절연막(78) 상의 층간 절연막(80)을 전부 제거하도록 해도 된다.
[제5 실시예]
본 발명의 제5 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 41 내지 도 43을 이용하여 설명한다. 또한, 도 1 내지 도 40에 도시한 제1 내지 제4 실시예에 따른 반도체 장치와 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다.
도 41은 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 42 및 도 43은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 41을 이용하여 설명한다. 또한, 도 41은 도 1의 A-A'선 단면을 따른 개략적인 단면도가다.
본 실시예에 따른 반도체 장치는, 도 41에 도시한 바와 같이, 기본적으로는 제1 실시예에 따른 반도체 장치와 마찬가지이다. 본 실시예에 따른 반도체 장치의 주된 특징은, 플러그(44)에 접속되는 플러그와 축적 전극이 일체로 형성되는 것에 있다. 이와 같이 하여 반도체 장치를 구성함으로써 축적 전극(84) 주위의 기계적 강도를 높일 수 있기 때문에, 공동(88)이 형성되는 것에 의한 축적 전극(84)의 붕괴의 위험성을 저감할 수 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 42 및 도 43을 이용하여 설명한다. 또한, 도 42 및 도 43은 도 1의 A-A'선 단면을 따른 공정 단면도이다.
우선, 예를 들면 제1 내지 제4 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 메모리 셀 트랜지스터, 주변 회로용 트랜지스터, 비트선(64), 배선층(66, 68), 플러그(76) 등을 형성한다(도 42의 (a)). 또한, 본 실시예에서는, 워드선(20)의 측벽에 형성된 사이드월 절연막 구조로서 상술한 제2 실시예에 따른 구조를, 비트선(64)의 측벽에 형성된 사이드월 절연막 구조로서 상술한 제4 실시예에 따른 구조를 채용한다.
또한, 이하의 설명에서는, 플러그(76) 중, TiN막/Ti막으로 구성되는 영역을 배리어 메탈(76a), W막으로 구성되는 영역을 더미 플러그(76b)라고 부른다.
더미 플러그(76b)를 구성하는 재료로는, 배리어 메탈(76a)을 구성하는 재료 및 층간 절연막(78, 80)에 대하여 에칭 선택성을 확보할 수 있는 재료를 적용한다. W 이외에, Al(알루미늄), Ti(티탄), Cu(구리), C(탄소) 등의 도전성 재료, 층간 절연막(78, 80)보다 에칭 레이트가 빠른 SOG막, BPSG막, BSG막 등의 절연 재료, 전체 프로세스의 온도를 저온화할 수 있는 경우에는 유기막 등을 적용할 수 있다.
또한, 배리어 메탈(76a)을 구성하는 재료로는, 더미 플러그(76b) 및 기초 전극(플러그(46))재 등과 반응하기 어렵고, 후에 형성하는 축적 전극(84)에 대해서 밀착성이 우수한 재료를 적용한다. TiN막 이외에, WN(질화 텅스텐)막, NbN(질화 니오븀)막, TiSi(티탄 실리사이드)막, WSi(텅스텐 실리사이드)막, CoSi(코발트 실리사이드)막 등을 적용할 수 있다.
또한, 본 실시예에 따른 반도체 장치와 같이, 하부 전극과의 컨택트 저항을 낮추기 위해 배리어 메탈 재료와 기초 전극 사이에 컨택트 메탈을 끼운 다층막 구조(예를 들면, TiN+Ti, WN+Ti)를 적용해도 된다. 또한, 본 실시예에서는, 컨택트 메탈과 배리어 메탈을 일괄하여 배리어 메탈(76a)로 나타낸다.
또한, 본 실시예에 따른 반도체 장치와 같이, 배리어 메탈(76a) 및 더미 플러그(76b)를 구성하는 재료로서 통상의 전극 플러그를 구성하는 재료를 선택하고, 배리어 메탈(76a) 및 더미 플러그(76b)의 형성과 동시에 주변 회로 영역에 통상의 전극 플러그를 형성하도록 해도 된다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 40∼80㎚인 실리콘 질화막과, 예를 들면 막 두께 900㎚인 실리콘 산화막을 퇴적하고, 실리콘 질화막으로 이루어지는 층간 절연막(78)과, 실리콘 산화막으로 이루어지는 층간 절연막(80)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(80, 78)을 패터닝하고, 플러그(76)에 도달하는 개구부(82)를 형성한다.
계속해서, 더미 플러그(76b)를, 층간 절연막(78, 80), 배리어 메탈(76a)에 대하여 선택적으로 제거한다(도 42의 (b)). 더미 플러그(76b)가 W막으로 구성되는 경우에는, 예를 들면 CF4+O2+Cl2 가스를 이용한 등방성 드라이 에칭 혹은 과산화황산에 의한 등방성 웨트 에칭에 의해, 층간 절연막(78, 80), 배리어 메탈(76a)에 대하여 선택적으로 제거할 수 있다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 30㎚인 Ru막을 퇴적한다.
계속해서, 전면에, 스핀 코팅법 등에 의해, 예를 들면 SOG막을 퇴적한다.
계속해서, CMP법 등에 의해, 층간 절연막(80)이 표면에 노출될 때까지, SOG막 및 Ru막을 평탄하게 제거하고, 개구부(82) 내에 형성되는 Ru막으로 이루어지는 축적 전극(84)과, 축적 전극(84)이 형성되는 개구부(82) 내에 매립된 SOG막으로 이루어지는 내측 보호막(86)을 형성한다(도 43의 (a)). 이에 따라, 축적 전극(84)은 배리어 메탈(76a)을 통해 플러그(46)에 접속되게 되고, 플러그(44)에 접속되는 플러그와 축적 전극(84)을 일체로 형성할 수 있다.
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭에 의해, 층간 절연막(80) 및 내측 보호막(86)을 에칭하여 축적 전극(84)의 외측면을 노출시킴과 함께, 층간 절연막(78)보다 하층에 있는 층간 절연막(72, 48, 38), 사이드월 절연막(34, 114, 122)을 에칭하고, 워드선(게이트 전극(20)) 간의 영역, 비트선(64) 간의 영역, 워드선과 비트선(64) 사이의 영역, 워드선(20)과 플러그(44, 46) 사이의 영역, 비트선(64)과 플러그(76) 사이의 영역에, 공동(88)을 형성한다(도 43의 (b)).
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가 지로, 캐패시터 유전체막(90), 플레이트 전극(92), 배선층(104, 106, 112) 등을 형성한다.
따라서, 1트랜지스터, 1캐패시터로 이루어지는 DRAM을 제조할 수 있다.
이와 같이, 본 실시예에 따르면, 플러그(44)에 접속되는 플러그와 축적 전극을 일체로 형성하기 때문에, 축적 전극 주위의 기계적 강도를 높일 수 있고, 공동이 형성되는 것에 의한 축적 전극(84)의 붕괴의 위험성을 저감할 수 있다.
또한, 본 실시예에서는, 주변 회로 영역에 층간 절연막(80)을 잔존시키지만, 제1 실시예에 따른 반도체 장치 및 그 제조 방법과 같이, 층간 절연막(78) 상의 층간 절연막(80)을 전부 제거해도 된다.
또한, 본 실시예에서는, 워드선(20)과 플러그(44) 사이 및 비트선(64)과 플러그(74) 사이에도 공동(88)을 형성하지만, 제1 실시예와 같이, 이 영역에 공동(88)을 형성하지 않아도 된다.
[제6 실시예]
본 발명의 제6 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 44 내지 도 46을 이용하여 설명한다. 또한, 도 1 내지 도 43에 도시한 제1 내지 제5 실시예에 따른 반도체 장치와 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다.
도 44는 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 45 및 도 46은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 44를 이용하여 설명한다. 또한, 도 44는 도 1의 A-A'선 단면을 따른 개략적인 단면도가다.
본 실시예에 따른 반도체 장치는, 도 44에 도시한 바와 같이, 기본적으로는 도 41에 도시한 제5 실시예에 따른 반도체 장치와 마찬가지이다. 본 실시예에 따른 반도체 장치의 주된 특징은, 층간 절연막(78)과 축적 전극(84) 사이에 간극(126)이 형성되고, 그 간극(126)이 캐패시터 유전체막(90)으로 메워지는 것에 주된 특징이 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 45 및 도 46을 이용하여 설명한다. 또한, 도 45 및 도 46은 도 1의 A-A'선 단면을 따른 공정 단면도이다.
우선, 예를 들면 제5 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 층간 절연막(78, 80) 및 이들에 형성된 개구부(82)를 형성한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 5㎚인 비정질 실리콘막을 퇴적하여 에치백하고, 개구부(82)의 측벽에 비정질 실리콘막으로 이루어지는 선택 제거막(124)을 형성한다(도 45의 (a)). 또한, 선택 제거막(124)은 층간 절연막(72, 78, 80), 플러그(76)에 대하여 선택적으로 제거할 수 있는 재료로 구성한다.
계속해서, 더미 플러그(76b)를, 선택 제거막(124), 층간 절연막(72, 78, 80), 배리어 메탈(76a)에 대하여 선택적으로 제거한다.
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가 지로 하여, 축적 전극(84), 내측 보호막(86)을 형성한다(도 45의 (b)).
계속해서, 선택 제거막(124)을, 층간 절연막(72, 78, 80), 축적 전극(84), 내측 보호막(84)에 대하여 선택적으로 제거하고, 층간 절연막(78, 80)과 축적 전극(84) 사이에 간극(126)을 형성한다(도 46의 (a)). 예를 들면, 불산과 질산을 포함하는 수용액에 의해 웨트 에칭을 행함으로써, 비정질 실리콘막으로 이루어지는 선택 제거막(124)을 선택적으로 제거할 수 있다.
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭에 의해, 층간 절연막(80) 및 내측 보호막(86)을 에칭하고, 축적 전극(84)의 외측면을 노출시킨다. 이 때, 축적 전극(84)과 층간 절연막(78, 80) 사이에는 간극(126)이 형성되어 있기 때문에, 에칭액은 간극(126)으로 스며들어, 층간 절연막(78)보다 하층에 있는 층간 절연막(72, 48, 38), 사이드월 절연막(34, 114, 122)도 에칭된다. 이에 따라, 워드선(게이트 전극(20)) 사이의 영역, 비트선(64) 사이의 영역, 워드선과 비트선(64) 사이의 영역, 워드선(20)과 플러그(44, 46) 사이의 영역, 비트선(64)과 플러그(76) 사이의 영역에는, 공동(88)이 형성된다(도 46의 (b)).
본 실시예에 따른 반도체 장치의 제조 방법에 있어서는 공극(126)을 이용하여 층간 절연막(78)보다 하층의 절연막을 에칭하기 때문에, 층간 절연막(78, 80)에 대하여 밀착성이 좋은 재료(예를 들면 TiN, W, WN, STO 등)에 의해 축적 전극(84)을 구성하는 경우에 있어서도, 층간 절연막(78, 80)과 축적 전극(84)의 계면으로부터 에칭액이 스며드는 것을 이용하여 공동(88)을 형성할 수 있다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 10∼30㎚인 Ta2O5막, BST막, TiO막, ON막, Al2O3막, SBT막 혹은 STO막 등의 유전체막을 퇴적하고, 이들 유전체막으로 이루어지는 캐패시터 유전체막(90)을 형성한다. 이에 따라, 층간 절연막(78)과 축적 전극(84) 사이의 간극(126)은 캐패시터 유전체막(90)으로 메울 수 있다.
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 플레이트 전극(92), 배선층(104, 106, 112) 등을 형성한다.
따라서, 1트랜지스터, 1캐패시터로 이루어지는 DRAM을 제조할 수 있다.
이와 같이, 본 실시예에 따르면, 층간 절연막과 축적 전극 사이에 선택 제거막을 형성해 두고, 선택 제거막을 제거함으로써 형성되는 간극을 이용하여 공동을 형성하기 때문에, 층간 절연막에 대하여 밀착성이 우수한 재료로 축적 전극을 형성한 경우에도, 축적 전극과 층간 절연막의 계면에 있어서의 스며듬을 이용하여 공동을 형성할 수 있다.
또한, 본 실시예에서는, 제5 실시예에 따른 반도체 장치 및 그 제조 방법에서 선택 제거막(124)을 이용한 경우를 나타냈지만, 제1 내지 제4 실시예에 따른 반도체 장치 및 그 제조 방법에서도 마찬가지로 적용할 수 있다.
[제7 실시예]
본 발명의 제7 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 47 내지 도 50을 이용하여 설명한다. 또한, 도 1 내지 도 46에 도시한 제1 내지 제6 실시예에 따른 반도체 장치와 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간략하게 한다.
도 47은 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 48 내지 도 50은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 47을 이용하여 설명한다. 또한, 도 47은 도 1의 A-A'선 단면을 따른 개략적인 단면도가다.
본 실시예에 따른 반도체 장치는, 도 47에 도시한 바와 같이, 기본적으로는 도 44에 도시한 제6 실시예에 따른 반도체 장치와 마찬가지이다. 본 실시예에 따른 반도체 장치의 주된 특징은, 플러그(46)와 축적 전극(84) 사이의 밀착층(128)이 층간 절연막(78)보다 아래까지 제거되는 것에 있다. 이러한 구조적인 특징은, 본 실시예에 따른 반도체 장치의 제조 방법에 있어서, 제6 실시예에서의 선택 제거막(124) 대신에 밀착층(128)을 이용하는 것을 기초로 한다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 48 내지 도 50을 이용하여 설명한다. 또한, 도 48 내지 도 50은 도 1의 A-A'선 단면을 따른 공정 단면도이다.
우선, 예를 들면 제5 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 메모리 셀 트랜지스터, 주변 회로용 트랜지스터, 비트선(64), 배선층(66, 68), 플러그(76) 등을 형성한다(도 48의 (a)).
계속해서, 예를 들면 제5 실시예에 따른 반도체 장치의 제조 방법과 마찬가 지로, 층간 절연막(78, 80) 및 이들에 형성되는 개구부(82)를 형성한다.
계속해서, 플러그(76)를 층간 절연막(72, 78, 80)에 대하여 선택적으로 제거한다(도 48의 (b)). 또한, 제5 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로 하여, 컨택트홀(74) 내에 배리어 메탈(76a)을 잔존시켜도 된다.
계속해서, 전면에, CVD법 등에 의해, 막 두께 5∼10㎚인 TiN막과, 예를 들면 막 두께 30㎚인 Ru막을 퇴적한다. TiN막은 밀착층(128)으로 되는 막이고, Ru막은 축적 전극으로 되는 막이다.
계속해서, 전면에, 스핀 코팅법 등에 의해, 예를 들면 SOG막을 퇴적한다.
계속해서, CMP법 등에 의해, 층간 절연막(80)이 표면에 노출될 때까지, SOG막, Ru막 및 TiN막을 평탄하게 제거하고, 개구부(82) 내에, TiN막으로 이루어지는 밀착층(128)과, Ru막으로 이루어지는 축적 전극(84)과, SOG막으로 이루어지는 내측 보호막(86)을 형성한다(도 49의 (a)).
계속해서, 밀착층(128)을 층간 절연막(72, 78, 80), 축적 전극(84), 내측 보호막(84)에 대하여 선택적으로 에칭하고, 층간 절연막(72, 78, 80)과 축적 전극(84) 사이에 간극(126)을 형성한다(도 49의 (b)). 예를 들면, 과산화황산을 이용한 웨트 에칭을 행함으로써, TiN막으로 이루어지는 밀착층(128)을 선택적으로 제거할 수 있다.
또한, 밀착층(128)이 제거되는 양이 적으면 후 공정에서 에칭액이 스며드는 것을 이용하여 하층의 절연막을 제거하는 것이 곤란해지고, 밀착층(128)이 제거되는 양이 지나치게 많으면 플러그(46)와 축적 전극(84)의 컨택트를 얻을 수 없게 된 다. 따라서, 밀착층(128)의 에칭량은, 적어도 밀착층(128)의 에칭이 층간 절연막(78)보다 아래에 도달하고, 플러그(46)와 축적 전극(84) 사이의 밀착층(128)이 제거되지 않는 범위로 제어할 필요가 있다.
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭에 의해, 층간 절연막(80) 및 내측 보호막(86)을 에칭하고, 축적 전극(84)의 외측면을 노출시킨다. 이 때, 축적 전극(84)과 층간 절연막(78, 80) 사이에는 간극(126)이 형성되기 때문에, 에칭액은 간극(126)으로부터 스며들어, 층간 절연막(78)보다 하층에 있는 층간 절연막(72, 48, 38), 사이드월 절연막(34, 114, 122)도 에칭된다. 이에 따라, 워드선(게이트 전극(20)) 간의 영역, 비트선(64) 간의 영역, 워드선과 비트선(64) 사이의 영역, 워드선(20)과 플러그(44, 46) 사이의 영역, 비트선(64)과 플러그(76) 사이의 영역에는, 공동(88)이 형성된다(도 50의 (a)).
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 10∼30㎚인 Ta2O5막, BST막, TiO막, ON막, Al2O3막, SBT막 혹은 STO막 등의 유전체막을 퇴적하고, 이들 유전체막으로 이루어지는 캐패시터 유전체막(90)을 형성한다. 이에 따라, 층간 절연막(78)과 축적 전극(84) 사이의 간극(126)은 캐패시터 유전체막(90)으로 메울 수 있다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 50∼300㎚인 Ru막을 퇴적한 후, 리소그래피 기술 및 에칭 기술에 의해 이 Ru막을 패터닝하고, Ru막으로 이루어지는 플레이트 전극(92)을 형성한다(도 50의 (b)).
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 배선층(104, 106, 112) 등을 형성한다.
따라서, 1트랜지스터, 1캐패시터로 이루어지는 DRAM을 제조할 수 있다.
이와 같이, 본 실시예에 따르면, 층간 절연막과 축적 전극 사이에 밀착층을 형성해 두고, 밀착층을 제거함으로써 형성되는 간극을 이용하여 공동을 형성하기 때문에, 층간 절연막에 대하여 밀착성이 우수한 재료로 축적 전극을 형성하는 경우에도, 축적 전극과 층간 절연막의 계면으로부터 에칭액이 스며드는 것을 이용하여 공동을 형성할 수 있다.
또한, 본 실시예에서는, 제5 실시예에 따른 반도체 장치 및 그 제조 방법에 있어서 밀착층(128)을 선택 제거막으로서 이용한 경우를 나타냈지만, 제1 내지 제4 실시예에 따른 반도체 장치 및 그 제조 방법에 있어서도 마찬가지로 적용할 수 있다.
또한, 상기 실시예에서는, 밀착층(128)을 에칭한 후에, 층간 절연막(80) 및 층간 절연막(72, 48, 38), 사이드월 절연막(34, 114, 122)을 에칭하였지만, 층간 절연막(80)을 제거한 후에 밀착층(128)을 에칭하고, 그 후에 층간 절연막(72, 48, 38), 사이드월 절연막(34, 114, 122)을 에칭해도 된다.
[제8 실시예]
본 발명의 제8 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 51 내지 도 57을 이용하여 설명한다. 또한, 도 1 내지 도 46에 도시한 제1 내지 제6 실시예에 따른 반도체 장치와 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설 명을 생략하거나 혹은 간략하게 한다.
도 51은 본 실시예에 따른 반도체 장치의 구조를 나타내는 평면도, 도 52는 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 53 내지 도 56은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도, 도 57은 층간 절연막의 에칭 과정을 설명하는 도면이다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 51 및 도 52를 이용하여 설명한다. 또한, 도 52의 (a)는 도 51의 B-B'선 단면을 따른 개략적인 단면도, 도 52의 (b)는 도 51의 C-C'선 단면을 따른 개략적인 단면도가다.
제1 내지 제6 실시예에서는, 공동(88)의 상면을 피복하는 층간 절연막(78)을 비트선(64) 상에 형성된 실리콘 질화막(62)으로 지지한다. 그러나, 층간 절연막(78)은 다른 구성 부분으로도 지지할 수 있다. 본 실시예에서는, 그 일례로서, 비트선(64) 상을 피복하는 층간 절연막(72)에 의해 층간 절연막(78)을 지지하는 반도체 장치 및 그 제조 방법을 나타낸다.
본 실시예에 따른 반도체 장치는, 도 51 및 도 52에 도시한 바와 같이, 4개의 축적 전극(84) 사이에 끼워진 영역의 중앙 부분에, 층간 절연막(72)이 대략 사각뿔 형상으로 잔존하고, 층간 절연막(78)을 지지하는 구조체를 구성하는 것에 주된 특징이 있다. 이와 같이 하여 반도체 장치를 구성함으로써, 공동(88)을 형성하는 것에 의한 층간 절연막(78)의 붕락을 방지할 수 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 53 내지 도 56을 이용하여 설명한다. 또한, 도 53 및 도 54는 도 51의 B-B'선 단면을 따른 공정 단면도, 도 55 및 도 56은 도 51의 C-C'선 단면을 따른 공정 단면도이다.
우선, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 메모리 셀 트랜지스터 및 주변 회로용 트랜지스터 상을 피복하는 층간 절연막(48)을 형성한다.
계속해서, 층간 절연막(48) 상에, CVD법 등에 의해, 막 두께 20㎚인 실리콘 질화막을 퇴적하고, 실리콘 질화막으로 이루어지는 에칭 스토퍼막(120)을 형성한다.
계속해서, 에칭 스토퍼막(120) 및 층간 절연막(48), 실리콘 질화막(18)에, 플러그(44)에 접속되는 플러그(56), 게이트 전극(22)에 접속되는 플러그(58)를 형성한다.
계속해서, 층간 절연막(48) 상에, CVD법 등에 의해, 막 두께 50㎚인 W막을 퇴적하여 패터닝하고, 플러그(56, 44)를 통해 소스/드레인 확산층(26)에 접속되는 비트선(64)과, 플러그(58)를 통해 게이트 전극(22)에 접속되는 배선층(66)을 형성한다(도 53의 (a), 도 55의 (a)). 여기서, 비트선(64)의 폭은 예를 들면 0.18㎛로 하고, 비트선(64) 사이의 스페이스는 예를 들면 0.18㎛로 한다.
계속해서, 전면에, CVD법 등에 의해 실리콘 산화막을 퇴적한 후, CMP법에 의해 그 표면을 평탄화하고, 비트선(64) 상의 막 두께가 약 50㎚인 실리콘 산화막으로 이루어지는 층간 절연막(72)을 형성한다(도 53의 (b), 도 55의 (b)).
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 플러그(46)에 도달하는 컨택트홀(74)을, 층간 절연막(72), 에칭 스토퍼막(120), 층간 절연막(48)에 형성한 다.
계속해서, 층간 절연막(72, 48)에 개구된 컨택트홀(74) 내에 플러그(76)를 매립한다(도 53의 (c)).
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 층간 절연막(78, 80), 축적 전극(84), 내측 보호막(86)을 형성한다(도 54의 (a), 도 56의 (a)).
이 때, 0.18㎛의 설계 룰을 이용하면, 예를 들면 축적 전극(84)의 짧은 변 방향의 피치 사이즈는 360㎚, 긴 변 방향의 피치 사이즈는 720㎚로 된다. 리소그래피 과정에서의 광학적인 영향을 고려하면, 실제로 형성되는 축적 전극(84)의 사이즈는, 짧은 변 방향의 폭이 예를 들면 260㎚, 긴 변 방향의 폭이 예를 들면 480㎚(간극 240㎚)로 된다. 또한, 경사 방향으로 배치되는 축적 전극(84) 사이의 간극은, 각진 부분을 라운딩함으로써, 예를 들면 340㎚로 된다.
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭에 의해, 층간 절연막(80) 및 내측 보호막(86)을 에칭하여 축적 전극(84)의 외측면을 노출시킴과 함께, 층간 절연막(78)보다 하층에 있는 층간 절연막(72)도 에칭하고, 비트선(64) 간의 영역에, 비트선(64)과 플러그(76) 사이에 공동(88)을 형성한다(도 54의 (b), 도 56의 (b)). 또한, 층간 절연막(48) 상에는 에칭 스토퍼막(120)이 형성되어 있기 때문에, 층간 절연막(48) 아래의 절연막은 에칭되지 않는다.
여기서, 층간 절연막(72)의 에칭은, 층간 절연막(78)과 축적 전극(84)의 계면 부분을 기점으로 하여 등방적으로 진행된다. 이에 따라, 층간 절연막(72)의 에 칭면은 축적 전극(84)의 형상을 반영한다.
상술한 바와 같은 디바이스 파라미터를 적용한 경우, 층간 절연막(72)의 에칭량을, 예를 들면 30%의 오버 에칭을 예상하여, 두께를 약 130㎚로 설정한다. 이에 따라, 깊이 방향에 대해서는 에칭 스토퍼막(12) 위까지의 층간 절연막(72)을 모두 에칭할 수 있다.
한편, 짧은 변 방향으로 인접하는 축적 전극(84) 간의 간극은 약 100㎚이고, 긴 변 방향으로 인접하는 축적 전극(84) 간의 간극은 약 240㎚이므로, 수평 방향의 에칭에 의해, 이 영역의 층간 절연막(72)도 모두 에칭된다.
그러나, 경사 방향에 배치되어 있는 축적 전극(84) 사이의 간극은 약 340㎚로, 상기한 에칭 조건으로는 모든 층간 절연막(72)이 에칭되지 않는다. 이 때문에, 평면적으로 보면, 4개의 축적 전극(84) 사이에 있는 영역의 중앙 부분에는, 도 51 및 도 57의 (a)에 도시한 바와 같이 대략 마름모형의 층간 절연막(72)이 잔존한다. 또한, 도 57의 (a)에 도시한 바와 같이, 공동(88)의 외연부에서도, 층간 절연막(72)의 형상은 축적 전극(84)의 형상을 반영한다. 또한, 층간 절연막(80)에도 축적 전극(84)의 형상을 반영한 에칭면이 형성된다.
또한, 층간 절연막(72)의 에칭은, 도 57의 (b)에 도시한 바와 같이 깊이 방향으로도 등방적으로 진행된다. 따라서, 4개의 축적 전극(84) 사이에 끼워진 영역의 중앙 부분에 잔존하는 층간 절연막(72)은, 도 52의 (b) 및 도 56의 (b)에 도시한 바와 같이, 상부 부분이 가는 대략 사각뿔 형상으로 된다.
사각뿔 형상의 층간 절연막(72)은 비트선(64) 및 층간 절연막(78)의 쌍방에 접하며, 층간 절연막(78)을 지지하는 구조로 된다. 따라서, 이와 같이 대략 사각뿔 형상으로 잔존하는 층간 절연막(72)에 의해, 층간 절연막(78)의 붕락을 방지할 수 있다.
계속해서, 예를 들면 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 캐패시터 유전체막(90), 플레이트 전극(92), 배선층(104, 106, 112) 등을 형성한다.
따라서, 1트랜지스터, 1캐패시터로 이루어지는 DRAM을 제조할 수 있다.
이와 같이, 본 실시예에 따르면, 층간 절연막(72)에 의해서도, 공동(88)의 형성으로 인한 층간 절연막(78)의 붕괴를 방지할 수 있다.
[제9 실시예]
본 발명의 제9 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 도 58 내지 도 63을 이용하여 설명한다.
도 58은 본 실시예에 따른 반도체 장치의 구조를 나타내는 평면도, 도 59는 본 실시예에 따른 반도체 장치의 구조를 나타내는 개략적인 단면도, 도 60 내지 도 63은 본 실시예에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
상기 제1 내지 제8 실시예에서는 본 발명을 DRAM에 적용한 경우를 나타냈지만, 본 발명은 SRAM을 비롯하여 다른 메모리 디바이스나 논리 디바이스 등, 다른 반도체 디바이스에서도 마찬가지로 적용할 수 있다. 본 실시예에서는 본 발명을 다른 디바이스에 적용한 경우를 예를 들어 설명한다.
우선, 본 실시예에 따른 반도체 장치의 구조에 대하여 도 58 및 도 59를 이 용하여 설명한다. 또한, 도 59는 도 58의 A-A'선 단면을 따른 개략적인 단면도가다.
실리콘 기판(200) 상에는 소자 영역을 획정하는 소자 분리막(202)이 형성된다. 소자 분리막(202)이 형성된 실리콘 기판(200) 상에는, 상면이 실리콘 질화막(206)으로 피복된 게이트 전극(208)과, 소스/드레인 확산층(218)을 갖는 MOS 트랜지스터가 형성된다.
MOS 트랜지스터가 형성된 실리콘 기판(200) 상에는 층간 절연막(220, 222)이 형성된다. 층간 절연막(222) 상에는 플러그(226)를 통해 소스/드레인 확산층(218)에 접속되는 배선층(230)이 형성된다.
배선층(230)이 형성된 층간 절연막(222) 상에는 층간 절연막(234, 236)이 형성된다. 층간 절연막(236) 상에는 플러그(240)를 통해 배선층(230)에 접속되는 배선층(244)이 형성된다.
배선층(244)이 형성된 층간 절연막(236) 상에는 층간 절연막(248, 250)이 형성된다. 층간 절연막(250) 상에는 플러그(252)를 통해 배선층(244)에 접속되는 배선층(256)이 형성된다.
여기서, 본 실시예에 따른 반도체 장치는, 층간 절연막(220)에 공동(228)이 형성되고, 층간 절연막(234)에 공동(242)이 형성되며, 층간 절연막(248)에 공동(254)이 형성되는 것에 특징이 있다. 또한, 공동(228, 242, 254)은, 도 59에 도시한 바와 같이, 플러그(226, 240, 252)를 각각 중심으로 한 원형 형상을 가지며, 인접한 공동이 서로 접속된다.
이와 같이 하여 층간 절연막(220, 234, 248)에 공동(228, 242, 254)을 각각 형성함으로써, 배선층 간의 기생 용량을 대폭 저감할 수 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 60 내지 도 63을 이용하여 설명한다. 또한, 도 60 내지 도 63은 도 59의 A-A'선 단면을 따른 공정 단면도를 나타낸다.
우선, 반도체 기판(200)의 주 표면 상에, STI법 등에 의해 소자 분리막(20)을 형성한다.
계속해서, 소자 분리막(202)에 의해 획정된 복수의 소자 영역 상에, 예를 들면 열 산화법에 의해, 실리콘 산화막으로 이루어지는 게이트 절연막(204)을 형성한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 다결정 실리콘막과 실리콘 질화막을 순차적으로 퇴적한 후, 이 적층막을 패터닝하고, 상면이 실리콘 질화막(206)으로 피복된 다결정 실리콘막으로 이루어지는 게이트 전극(208)을 형성한다. 또한, 게이트 전극(208)은 다결정 실리콘막의 단층 구조에 한정되는 것은 아니며, 폴리사이드 구조, 폴리메탈 구조, 혹은, 금속막 등을 적용해도 된다.
계속해서, 게이트 전극(208)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(208)의 양측의 실리콘 기판(200) 중에 LDD 영역 혹은 확장 영역으로 되는 불순물 확산 영역(210)을 형성한다(도 60의 (a)).
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 5∼20㎚인 실리콘 질화막(214)과, 예를 들면 막 두께 70㎚인 실리콘 산화막을 순차적으로 퇴적한다.
계속해서, 실리콘 질화막(214)을 스토퍼로 하여 실리콘 산화막을 에치백한다. 이렇게 해서, 실리콘 질화막(214)이 형성된 게이트 전극(208) 및 실리콘 질화막(214)의 측벽에, 실리콘 산화막으로 이루어지는 사이드월 절연막(216)을 형성한다.
또한, 실리콘 질화막(214)은, 후 공정에서 사이드월 절연막(216)을 제거할 때에 소자 분리막(202)이 에칭되는 것을 방지하기 위한 것이다. 소자 분리막(202)을 사이드월 절연막(216)과는 에칭 특성이 상이한 막(예를 들면 실리콘 질화막)으로 형성하는 경우에는, 반드시 필요한 것은 아니다.
계속해서, 게이트 전극(208) 및 사이드월 절연막(216)을 마스크로 하여 이온 주입을 행하고, 게이트 전극(208)의 양측의 실리콘 기판(200) 중에 LDD 구조 혹은 확장 구조의 소스/드레인 확산층(218)을 형성한다.
이렇게 해서, 게이트 전극(208)과, 그 양측의 실리콘 기판(200)에 형성된 소스/드레인 확산층(218)을 갖는 MOS 트랜지스터를 형성한다(도 60의 (b)).
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 500㎚인 실리콘 산화막을 퇴적한 후, CMP법 등에 의해 실리콘 질화막(206)이 노출될 때까지 그 표면을 연마하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(220)을 형성한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 40∼80㎚인 실리콘 질화막을 퇴적하고, 실리콘 질화막으로 이루어지는 층간 절연막(222)을 형성한다(도 60의 (C)).
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(220, 222) 및 실리콘 질화막(214)을 관통하여, 소스/드레인 확산층(218)에 도달하는 컨택트홀(224)을 형성한다.
계속해서, 컨택트홀(224) 내에 플러그(226)를 매립한다(도 60의 (d)). 예를 들면, 전면에, CVD법 등에 의해, 예를 들면 막 두께 10㎚인 Ru막과, 예를 들면 막 두께 15㎚인 TiN막과, 예를 들면 막 두께 200㎚인 W막을 순차적으로 퇴적한 후, 층간 절연막(222)의 표면이 노출될 때까지 CMP법에 의해 W막, TiN막 및 Ru막을 평탄하게 제거하고, 컨택트홀(224) 내에 매립된 W막/TiN막/Ru막으로 이루어지는 플러그(226)를 형성한다.
또한, 최하층의 Ru막은, 통상 이용되는 Ti막의 경우와 마찬가지로, 실리콘 기판(200)과 컨택트하기 위한 막이다. 이 Ru막은 소스/드레인 확산층(218)을 형성할 때의 열 처리 등에서 실리콘 기판(200)과 반응하여, TiN막과 실리콘 기판(200)의 계면에 실리사이드막을 형성한다.
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭을 행한다. 이 때, 플러그(226)의 외주 부분은, 층간 절연막(220, 222)을 구성하는 실리콘 산화막 및 실리콘 질화막에 대하여 밀착성이 뒤떨어지는 Ru막으로 구성되기 때문에, 에칭액은 플러그(226)와 층간 절연막(222)의 계면으로부터 스며들어, 층간 절연막(222)보다 하층에 있는 층간 절연막(220) 및 사이드월 절연막(216)이 에칭된다. 이에 따라, 층간 절연막(222) 아래에는 공동(228)이 형성된다(도 61의 (a)). 또한, 소자 분리막(202) 상 및 게이트 전극(208)의 측면 부분에는 실리콘 질화막(214)이 형성되어 있기 때문에, 소자 분리막(202)이나 게이트 절연막(204)은 에칭되지 않는다.
이와 같이 하여 공동(228)을 형성함으로써, 게이트 전극(208) 간의 영역, 게이트 전극(208)과 플러그(226) 사이의 유전률을 저감할 수 있기 때문에, 이들 배선 간의 기생 용량을 대폭 저감할 수 있다.
또한, 층간 절연막(220) 및 사이드월 절연막(216)의 에칭은, 도 58의 (a)에 도시한 바와 같이, 플러그(226)를 기점으로 등방적으로 진행된다. 공동(228)을 너무 넓게 형성하면, 층간 절연막(222)이 붕괴될 우려가 있다. 따라서, 층간 절연막(220)의 에칭량은 층간 절연막(222)이 붕괴되지 않을 양으로 적절하게 조정하는 것이 바람직하다. 또한, 공동(228)이 스크라이브 라인까지 도달하면, 칩을 다이싱했을 때에 칩의 주연부로 공동(224)이 노출되어, 내습성을 열화시킬 우려가 있다. 따라서, 공동(228)을 형성할 때에는 공동(228)의 주연부가 스크라이브 라인에 도달하지 않도록 제어할 필요가 있다.
계속해서, 층간 절연막(222) 상에, 플러그(226)를 통해 MOS 트랜지스터에 접속되는 배선층(230)을 형성한다. 또한, 배선층의 표면은, 예를 들면 TiN, WN, SiN, Al2O3, W, Ti, Si 등의 내불산성의 보호막(232)으로 피복한다.
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 500∼1000㎚인 실리콘 산화막을 퇴적한 후, CMP법 등에 의해 보호막(232)이 노출될 때까지 그 표면을 연마하고, 표면이 평탄화된 실리콘 산화막으로 이루어지는 층간 절연막(234)을 형성한다(도 61의 (b)).
계속해서, 전면에, CVD법 등에 의해, 예를 들면 막 두께 100∼500㎚인 실리 콘 질화막을 퇴적하여, 실리콘 질화막으로 이루어지는 층간 절연막(236)을 형성한다.
계속해서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(236)에, 보호막(232)에 도달하는 컨택트홀(238)을 형성한다. 보호막(232)을 절연막으로 형성하는 경우에서는, 배선층(230)에 도달하는 컨택트홀(238)을 형성한다.
계속해서, 컨택트홀(238) 내에 플러그(240)를 매립한다(도 61의 (c)). 예를 들면, 전면에, CVD법 등에 의해, 예를 들면 막 두께 300㎚인 Ru막을 퇴적한 후, 층간 절연막(236)의 표면이 노출될 때까지 CMP법에 의해 Ru막을 평탄하게 제거하고, 컨택트홀(238) 내에 매립된 Ru막으로 이루어지는 플러그(240)를 형성한다. 배선층(230)이 메탈인 경우, 컨택트 메탈(Ti)이나 배리어 메탈(TiN)이 필요한 것은 아니므로, 상술한 바와 같이 Ru막으로만 플러그(240)를 형성할 수도 있다.
계속해서, 불산계 수용액 등을 이용한 웨트 에칭을 행한다. 이 때, 플러그(240)의 외주 부분은, 층간 절연막(236)을 구성하는 실리콘 산화막에 대하여 밀착성이 떨어지는 Ru막으로 구성되기 때문에, 에칭액은 플러그(240)와 층간 절연막(236)의 계면으로부터 스며들어, 층간 절연막(236)보다 하층에 있는 층간 절연막(234)이 에칭된다. 이에 따라, 층간 절연막(236) 아래에는 공동(242)이 형성된다(도 61의 (a)).
또한, 이 경우, 도 58에 도시한 바와 같이 플러그(240)는 배선층(230) 영역으로부터 돌출 형성되어 있어, 계면으로부터 스며든 불산 수용액은 층간 절연막(236)에 도달할 수 있다. 또한, 배선층(230)은 플러그(226)를 완전하게 피복하도록 형성되어 있기 때문에, 에칭액이 더 하층에 도달하여 층간 절연막(220)이 에칭되지 않는다.
이와 같이 하여 공동(242)을 형성함으로써, 배선층(230) 사이의 영역의 유전률을 저감시킬 수 있기 때문에, 배선층(230) 사이의 기생 용량을 대폭 저감시킬 수 있다.
또한, 층간 절연막(234)의 에칭은, 도 58의 (b)에 도시한 바와 같이, 플러그(240)를 기점으로 하여 등방적으로 진행된다. 공동(242)을 너무 넓게 형성하면, 층간 절연막(236)이 붕괴될 우려가 있다. 따라서, 층간 절연막(234)의 에칭량은 층간 절연막(236)이 붕괴되지 않을 정도로 적절하게 조정하는 것이 바람직하다. 또한, 공동(242)이 스크라이브 라인까지 도달하면, 칩을 다이싱했을 때에 칩의 주연부로 공동(242)이 노출되어, 내습성을 열화시킬 우려가 있다. 따라서, 공동(242)을 형성할 때에는, 공동(242)의 주연부가 스크라이브 라인에 도달하지 않도록 제어할 필요가 있다.
계속해서, 층간 절연막(236) 상에, 배선층(230), 보호막(232), 층간 절연막(234, 236), 플러그(240)의 형성 방법과 마찬가지로 하여, 배선층(244), 보호막(246), 층간 절연막(248, 250), 플러그(252)를 형성한다(도 62의 (b)).
계속해서, 예를 들면 불산계 수용액을 이용한 웨트 에칭을 행한다. 이 때, 플러그(252)의 외주 부분은, 층간 절연막(250)을 구성하는 실리콘 산화막에 대하여 밀착성이 뒤떨어지는 Ru막으로 구성되기 때문에, 에칭액은 플러그(252)와 층간 절연막(250)의 계면으로부터 스며들어, 층간 절연막(250)보다 하층에 있는 층간 절연막(248)이 에칭된다. 이에 따라, 층간 절연막(250) 아래에는 공동(254)이 형성된다.
이와 같이 하여 공동(254)을 형성함으로써, 배선층(244) 간의 영역의 유전률을 저감할 수 있으므로, 배선층(244) 사이의 기생 용량을 대폭 저감할 수 있다.
또한, 층간 절연막(248)의 에칭은 플러그(252)를 기점으로 등방적으로 진행된다. 공동(254)을 너무 넓게 형성하면, 층간 절연막(250)이 붕괴될 우려가 있다. 따라서, 층간 절연막(248)의 에칭량은 층간 절연막(250)이 붕괴되지 않을 양으로 적절하게 조정하는 것이 바람직하다. 또한, 공동(254)이 스크라이브 라인까지 도달하면, 칩을 다이싱했을 때에 칩의 주연부에 공동(254)이 노출되어, 내습성이 열화할 우려가 있다. 따라서, 공동(254)을 형성할 때에는, 공동(254)의 주연부가 스크라이브 라인에 도달하지 않도록 제어할 필요가 있다.
계속해서, 층간 절연막(250) 상에 플러그(252)를 통해 배선층(244)에 접속되는 배선층(256)을 형성한다(도 63).
이와 같이, 본 실시예에 따르면, 플러그의 외주 부분에 층간 절연막과의 밀착성이 떨어지는 막을 설치하고, 플러그와 층간 절연막의 계면으로부터 에칭액이 스며드는 것을 이용하여 하층의 층간 절연막에 공동을 형성하기 때문에, 배선층 사이의 기생 용량을 대폭 저감할 수 있다.
또한, 본 실시예에서는, 게이트 전극(208)의 상면에 실리콘 질화막(206)을 설치하여, 공동(228) 상의 층간 절연막(222)을 지지하는 구조로 하였지만, 게이트 전극(208) 상의 실리콘 질화막(206)은 반드시 필요한 것은 아니다. 이 경우, 예를 들면 도 64에 도시한 바와 같이, 기둥 형상의 층간 절연막(220)을 공동(228) 내에 잔존시켜, 층간 절연막(222)의 붕괴를 방지하도록 해도 된다. 실리콘 질화막(206)을 형성하는 경우에도, 이러한 기둥 형상의 층간 절연막을 잔존시켜도 된다. 또한, 공동(228)이 충분히 작으면, 공동(228)의 외주 부분을 층간 절연막(222)의 붕괴를 방지하기 위한 구조체로서 이용할 수도 있다.
또한, 본 실시예에서는, 각 플러그를 통해 형성된 공동이 서로 연결되도록 층간 절연막의 에칭량을 제어하였지만, 각 플러그가 개별의 공동 내에 배치되도록, 에칭량을 적게 해도 된다.
또한, 본 실시예에서는, 층간 절연막(228, 242, 254)을 따로따로 에칭하지만, 1회의 에칭으로 이들 모든 층간 절연막에 공동을 형성하도록 해도 된다. 이 경우, 각 플러그와 배선층을 서로 어긋나게 배치하면 된다. 각 층간 절연막의 에칭량을 제어하기 위해서는, 각 층간 절연막을 구성하는 재료의 에칭 레이트를 적절하게 제어하면 된다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 다양한 변형이 가능하다.
예를 들면, 상기 제1 내지 제8 실시예에서는, 축적 전극과 층간 절연막의 계면으로부터 에칭액이 스며드는 것을 이용하여 하층 절연막을 에칭하지만, 축적 전극에 형성된 핀 홀을 이용하여 하층 절연막을 에칭할 수도 있다. 축적 전극을 다결정 재료로 형성하는 경우, 결정립계에 핀 홀이 형성되는 경우가 있다. 따라서, 축적 전극에 핀 홀이 형성되도록, 축적 전극의 형성 조건을 적절하게 제어함으로써, 축적 전극에 형성된 핀 홀을 이용하여 하층 절연막을 에칭할 수도 있다.
또한, 핀 홀을 갖는 축적 전극은 성막의 초기 단계에서의 성장핵의 밀도를 낮게 함으로써 형성할 수 있다. 예를 들면, 성막 초기에서의 성막 온도를 270∼290℃(통상의 성막 온도는 300∼330℃) 정도로 저온화함으로써, 핀 홀을 갖는 축적 전극을 형성할 수 있다.
또한, 상기 제1 내지 제8 실시예에서는, 통(筒) 형상의 축적 전극의 내측면 및 외측면을 축적 전극면에 이용한, 소위 실린더형 캐패시터를 갖는 반도체 장치에 본 발명을 적용한 경우에 대해 설명하였지만, 본 발명을 적용할 수 있는 캐패시터는 실린더형 캐패시터에 한정되는 것은 아니다. 예를 들면 도 65에 도시한 바와 같은, 기둥 형상의 축적 전극(84)을 갖는, 소위 필라형 캐패시터나, 예를 들면 도 66에 도시한 바와 같은 축적 전극(84)의 내측면만을 축적 전극면에 이용한, 소위 콘케이브(concave)형 캐패시터에 있어서도 본 발명을 적용할 수 있다.
필라형 캐패시터를 형성하는 경우에는, 축적 전극(84)을 형성하는 과정에서, 개구부(82) 내를 축적 전극(84)으로 매립하면 된다.
또한, 콘케이브형 캐패시터를 형성하는 경우에는, 층간 절연막(80)을, 불산계 수용액에 대한 내성이 있는 절연막, 예를 들면 실리콘 질화막으로 형성하고, 공동(88)을 형성할 때의 에칭 공정에서 층간 절연막(80)을 잔존시키도록 하면 된다. 층간 절연막(80) 전체를 불산계 수용액에 대한 내성이 있는 절연막으로 형성하는 대신에, 층간 절연막(80)의 상면 및 개구부(82)의 내벽에, 불산계 수용액에 대한 내성이 있는 절연막을 형성해 두어도 된다.
또한, 상기 제1 내지 제8 실시예에서는 본 발명을 DRAM의 캐패시터에 적용한 경우를 설명하였지만, 캐패시터 유전체막(90)으로서 강유전체막을 이용하여, 마찬가지의 구조로 강유전체 메모리(FeRAM)를 구성하도록 해도 된다.
또한, 상기 제1 내지 제7 실시예에서는 비트선(64) 상에 형성된 실리콘 질화막(62)에 의해 층간 절연막(78)을 지지하고, 상기 제8 실시예에서는 비트선(64) 상에 형성된 대략 사각뿔 형상의 층간 절연막(72)에 의해 층간 절연막(78)을 지지하며, 상기 제9 실시예에서는 게이트 전극(208) 상에 형성된 실리콘 질화막(206)에 의해 층간 절연막(222)을 지지하고, 상기 제9 실시예의 변형예에서는 대략 사각 기둥 형상의 층간 절연막(220)에 의해 층간 절연막(222)을 지지하지만, 층간 절연막(78, 222)은 다른 구성 부분에 의해 지지할 수도 있다.
예를 들면, 도 67의 (a)에 도시한 바와 같이 개구부(82) 중 적어도 층간 절연막(78) 부분의 형상을 역테이퍼 형상으로 하면, 이 부분의 축적 전극(84)의 형상도 역테이퍼 형상으로 할 수 있다. 따라서, 층간 절연막(78)이 축적 전극(84)에 의해 지지되어, 공동(88) 방향으로 붕락되는 것을 방지할 수 있다.
또한, 예를 들면 도 67의 (b)에 도시한 바와 같이 개구부(82) 중 적어도 한쪽 방향의 폭을 플러그(76)의 폭보다 좁게 하면, 층간 절연막(78)은 플러그(76) 상에 얹혀진 형상으로 된다. 따라서, 층간 절연막(78)이 플러그(76)에 의해 지지되어, 공동(88) 방향으로 붕락되는 것을 방지할 수 있다.
또한, 제9 실시예에 따른 반도체 장치의 경우에는, 컨택트홀(224) 중 적어도 층간 절연막(222) 부분의 형상을 역테이퍼 형상으로 함으로써, 층간 절연막(222)이 플러그(226)에 의해 지지되는 형상으로 되기 때문에, 도 67의 (a)의 경우와 마찬가지로, 층간 절연막(222)의 붕락을 방지할 수 있다.
또한, 상기 제1 내지 제9 실시예에서는, 공동을 형성할 때에 제거하는 절연막이 실리콘 산화막이고, 스토퍼로서 이용하는 절연막이 실리콘 질화막인 경우를 설명하였지만, 제거하는 절연막과 잔존하는 절연막이 반대이어도 된다. 또한, 서로 에칭 선택성을 갖는 절연막이면, 실리콘 산화막과 실리콘 질화막의 조합에 한정되지 않고, 다른 조합을 이용해도 된다. 또한, 제거하는 막에는 도전체막을 이용해도 된다.
또한, 상기 실시예에서는 실리콘 기판 상에 형성된 반도체 장치에 대하여 설명하였지만, SOI 기판, GaAs 기판, InP 기판, SiC 기판, 그 밖의 기판 상에 형성된 반도체 장치에서도 마찬가지로 적용할 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 장치 및 그 제조 방법의 특징을 정리하면 이하와 같다.
(부기 1) 반도체 기판 상에 형성되는 제1 절연막과, 상기 제1 절연막 상에 형성되며, 개구부를 갖는 제2 절연막과, 적어도 상기 개구부 내에 형성되는 도전체를 갖고, 상기 제1 절연막에, 상기 개구부의 형상에 따르는 주연부의 형상을 갖는 공동이 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 부기 1에 기재된 반도체 장치에 있어서, 상기 제2 절연막은 상기 도전체에 의해 지지되는 것을 특징으로 하는 반도체 장치.
(부기 3) 부기 1 또는 부기 2에 기재된 반도체 장치에 있어서, 상기 반도체 기판과 상기 제2 절연막 사이에 형성되는 제1 배선층을 더 포함하고, 상기 공동은 상기 도전체와 상기 제1 배선층 사이에 형성되는 것을 특징으로 하는 반도체 장치.
(부기 4) 부기 3에 기재된 반도체 장치에 있어서, 상기 반도체 기판과 상기 도전체 사이에, 상기 도전체를 상기 반도체 기판에 전기적으로 접속하는 제1 전극 플러그를 더 포함하고, 상기 공동은 상기 도전체와 상기 제1 배선층 사이에 형성되는 것을 특징으로 하는 반도체 장치.
(부기 5) 부기 4에 기재된 반도체 장치에 있어서, 상기 제2 절연막은 상기 제1 전극 플러그 상에 형성되며, 상기 제1 전극 플러그에 의해 지지되는 것을 특징으로 하는 반도체 장치.
(부기 6) 부기 1 또는 부기 2에 기재된 반도체 장치에 있어서, 상기 반도체 기판과 상기 제2 절연막 사이에 형성되며, 적어도 2개의 배선 패턴을 갖는 제1 배선층을 더 포함하고, 상기 공동은 상기 배선 패턴 사이에 형성되는 것을 특징으로 하는 반도체 장치.
(부기 7) 부기 1 또는 부기 2에 기재된 반도체 장치에 있어서, 상기 반도체 기판과 상기 제2 절연막 사이에 형성되는 제1 배선층과, 상기 반도체 기판과 상기 제2 절연막 사이에 형성되며, 상기 제1 배선층과 상이한 도전층으로 이루어지는 제2 배선층을 더 포함하고, 상기 공동은 상기 제1 배선층과 제2 배선층 사이에 형성되는 것을 특징으로 하는 반도체 장치.
(부기 8) 부기 7에 기재된 반도체 장치에 있어서, 상기 반도체 기판과 상기 제2 배선층 사이에, 상기 제2 배선층을 상기 반도체 기판에 전기적으로 접속하는 제2 전 극 플러그를 더 포함하고, 상기 제2 배선층은 상기 제2 전극 플러그에 의해 지지되는 것을 특징으로 하는 반도체 장치.
(부기 9) 부기 7 또는 부기 8에 기재된 반도체 장치에 있어서, 상기 제2 배선층 상에, 상기 제2 절연막과 접하는 제3 절연막을 더 포함하고, 상기 제2 절연막은 상기 제2 배선층 및 상기 제3 절연막에 의해 지지되는 것을 특징으로 하는 반도체 장치.
(부기 10) 부기 1 내지 부기 9 중 어느 한 항에 기재된 반도체 장치에 있어서, 상기 도전체와 상기 제2 절연막은 상기 개구부 내에서 소정의 간극을 두고 배치되며, 상기 간극의 하부 영역에는 상기 공동이 연장되고, 상기 간극의 상부 영역에는 상기 제2 절연막 상에 형성되는 제4 절연막이 매립되어 상기 공동이 메워지는 것을 특징으로 하는 반도체 장치.
(부기 11) 부기 1 내지 부기 10 중 어느 한 항에 기재된 반도체 장치에 있어서, 상기 도전체는 상기 반도체 기판에 전기적으로 접속되는 캐패시터의 축적 전극인 것을 특징으로 하는 반도체 장치.
(부기 12) 부기 3 내지 부기 11 중 어느 한 항에 기재된 반도체 장치에 있어서, 상기 제1 배선층은 트랜지스터의 게이트 전극인 것을 특징으로 하는 반도체 장치.
(부기 13) 부기 7 내지 부기 12 중 어느 한 항에 기재된 반도체 장치에 있어서, 상기 제2 배선층은 비트선인 것을 특징으로 하는 반도체 장치.
(부기 14) 부기 10에 기재된 반도체 장치에 있어서, 상기 도전체는 상기 반도체 기판에 전기적으로 접속되는 캐패시터의 축적 전극이고, 상기 제4 절연막은 상기 축적 전극 상에 형성된 캐패시터 유전체막인 것을 특징으로 하는 반도체 장치.
(부기 15) 부기 1 내지 부기 14 중 어느 한 항에 기재된 반도체 장치에 있어서, 상기 반도체 기판 상에 복수의 셀 어레이 영역을 갖고, 상기 복수의 셀 어레이 영역의 각각에, 서로 독립된 상기 공동이 형성되는 것을 특징으로 하는 반도체 장치.
(부기 16) 반도체 기판 상에, 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에, 상기 제1 절연막과는 상이한 에칭 특성을 갖는 제2 절연막을 형성하는 공정과, 상기 제2 절연막에, 적어도 상기 제1 절연막에 도달하는 개구부를 형성하는 공정과, 적어도 상기 개구부 내에, 상기 제2 절연막에 접하는 도전체를 형성하는 공정과, 상기 제2 절연막과 상기 도전체의 계면으로부터 에칭액을 스며들게 하여 상기 제1 절연막을 에칭하고, 상기 제2 절연막의 하부에 공동을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 17) 부기 16에 기재된 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판과 상기 제2 절연막 사이에 배선층을 형성하는 공정을 더 포함하고, 상기 공동을 형성하는 공정에서는, 상기 배선층의 주위에 상기 공동을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 18) 부기 17에 기재된 반도체 장치의 제조 방법에 있어서, 상기 배선층의 측벽에 상기 제1 절연막의 에칭 특성과 실질적으로 동일한 에칭 특성을 갖는 사이드월 절연막을 형성하는 공정을 더 포함하고, 상기 공동을 형성하는 공정에서는 상기 제1 절연막 및 상기 사이드월 절연막을 에칭함으로써, 상기 배선층의 측벽 부분에 상기 공동을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 19) 부기 16 내지 부기 18 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서, 상기 제2 절연막을 형성하는 공정 후에, 상기 제2 절연막 상에, 상기 제1 절연막과 실질적으로 동일한 에칭 특성을 갖는 제3 절연막을 형성하는 공정을 더 포함하고, 상기 공동을 형성하는 공정에서는, 상기 도전체와 상기 제3 절연막 및 상기 제2 절연막의 계면으로부터 에칭액을 스며들게 함으로써, 상기 제1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 20) 부기 19에 기재된 반도체 장치의 제조 방법에 있어서,
상기 공동을 형성하는 공정에서는, 상기 제1 절연막을 에칭하여 상기 공동을 형성함과 함께, 상기 제3 절연막의 일부가 상기 제2 절연막 상에 잔존하도록 상기 제3 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
이상과 같이, 본 발명에 따르면, 전극 혹은 배선층 간의 영역에 공동을 형성하여 이들 전극 혹은 배선층 간의 유전률을 저감하기 때문에, 전극 혹은 배선층 간의 영역의 기생 용량을 대폭 저감할 수 있고, 나아가서는 반도체 장치의 고속화에 공헌할 수 있다.

Claims (10)

  1. 반도체 기판 상에 형성되는 제1 절연막과,
    상기 제1 절연막 상에 형성되며, 개구부를 갖는 제2 절연막과,
    적어도 상기 개구부 내에 형성되는 도전체를 포함하고,
    상기 제1 절연막에, 상기 개구부의 형상에 따르는 주연부의 형상을 갖는 공동이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 기판과 상기 제2 절연막 사이에 형성되는 제1 배선층을 더 포함하고,
    상기 공동은 상기 도전체와 상기 제1 배선층 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 반도체 기판과 상기 도전체 사이에, 상기 도전체를 상기 반도체 기판에 전기적으로 접속하는 제1 전극 플러그를 더 포함하고,
    상기 공동은 상기 도전체와 상기 제1 배선층 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 기판과 상기 제2 절연막 사이에 형성되며, 적어도 2개의 배선 패턴을 갖는 제1 배선층을 더 포함하고, 상기 공동은 상기 배선 패턴 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 기판과 상기 제2 절연막 사이에 형성되는 제1 배선층과, 상기 반도체 기판과 상기 제2 절연막 사이에 형성되며, 상기 제1 배선층과 상이한 도전층으로 이루어지는 제2 배선층을 더 포함하고,
    상기 공동은 상기 제1 배선층과 제2 배선층 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 도전체와 상기 제2 절연막은 상기 개구부 내에서 소정의 간극을 두고 배치되며, 상기 간극의 하부 영역에는 상기 공동이 연장되고, 상기 간극의 상부 영역에는 상기 제2 절연막 상에 형성되는 제4 절연막이 매립되어 상기 공동이 메워지는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에, 상기 제1 절연막과는 상이한 에칭 특성을 갖는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막에, 적어도 상기 제1 절연막에 도달하는 개구부를 형성하는 공정과,
    적어도 상기 개구부 내에, 상기 제2 절연막에 접하는 도전체를 형성하는 공정과,
    상기 제2 절연막과 상기 도전체의 계면으로부터 에칭액을 스며들게 하여 상기 제1 절연막을 에칭하고, 상기 제2 절연막의 하부에 공동을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 반도체 기판과 상기 제2 절연막 사이에 배선층을 형성하는 공정을 더 포함하고,
    상기 공동을 형성하는 공정에서는, 상기 배선층의 주위에 상기 공동을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 배선층의 측벽에, 상기 제1 절연막의 에칭 특성과 실질적으로 동일한 에칭 특성을 갖는 사이드월 절연막을 형성하는 공정을 더 포함하고,
    상기 공동을 형성하는 공정에서는, 상기 제1 절연막 및 상기 사이드월 절연막을 에칭함으로써, 상기 배선층의 측벽 부분에 상기 공동을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 절연막을 형성하는 공정 후에, 상기 제2 절연막 상에, 상기 제1 절연막과 실질적으로 동일한 에칭 특성을 갖는 제3 절연막을 형성하는 공정을 더 포함하고,
    상기 공동을 형성하는 공정에서는, 상기 도전체와 상기 제3 절연막 및 상기 제2 절연막의 계면으로부터 에칭액을 스며들게 함으로써, 상기 제1 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4441974B2 (ja) * 2000-03-24 2010-03-31 ソニー株式会社 半導体装置の製造方法
KR100505667B1 (ko) * 2003-01-16 2005-08-03 삼성전자주식회사 스토리지 전극과 접촉하기 위해 비트 라인 방향으로확장된 콘택체를 포함하는 반도체 소자 제조 방법
US7304388B2 (en) * 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure
KR100752642B1 (ko) * 2005-02-02 2007-08-29 삼성전자주식회사 반도체소자의 커패시터 제조방법
US7999299B2 (en) * 2005-06-23 2011-08-16 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor for peripheral circuit
KR100688554B1 (ko) * 2005-06-23 2007-03-02 삼성전자주식회사 파워 디커플링 커패시터를 포함하는 반도체 메모리 소자
KR100724568B1 (ko) * 2005-10-12 2007-06-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US20070207622A1 (en) * 2006-02-23 2007-09-06 Micron Technology, Inc. Highly selective doped oxide etchant
KR100876881B1 (ko) * 2006-02-24 2008-12-31 주식회사 하이닉스반도체 반도체 소자의 패드부
JP2010080514A (ja) * 2008-09-24 2010-04-08 Toshiba Corp 半導体記憶装置
JP2011066126A (ja) 2009-09-16 2011-03-31 Elpida Memory Inc 半導体記憶装置およびその製造方法
JP2012059827A (ja) * 2010-09-07 2012-03-22 Elpida Memory Inc 半導体装置およびその製造方法
JP2012109353A (ja) * 2010-11-16 2012-06-07 Elpida Memory Inc 半導体装置及びその製造方法
KR20150089045A (ko) * 2012-11-28 2015-08-04 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조 방법
CN104282688B (zh) * 2013-07-01 2017-05-10 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN104701297B (zh) * 2013-12-05 2017-12-29 中芯国际集成电路制造(北京)有限公司 互连结构及其形成方法
KR102191217B1 (ko) * 2014-04-28 2020-12-16 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법
US20150348963A1 (en) * 2014-05-30 2015-12-03 Inotera Memories, Inc. Cylinder-shaped storage node with single-layer supporting structure
CN105514106B (zh) * 2014-09-22 2018-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102384862B1 (ko) * 2014-10-22 2022-04-08 삼성전자주식회사 집적 회로 및 상기 집적 회로의 레이아웃 설계 방법
KR102371892B1 (ko) 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
CN116261323B (zh) * 2022-04-25 2024-06-28 北京超弦存储器研究院 动态存储器及其制作方法、存储装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014938A (ko) * 1991-12-13 1993-07-23 문정환 비트라인 구조 및 그 제조방법
KR19990062465A (ko) * 1997-12-31 1999-07-26 구본준 반도체 소자의 배선 구조 및 형성 방법
KR20000008021A (ko) * 1998-07-09 2000-02-07 윤종용 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
KR20020026134A (ko) * 2000-09-28 2002-04-06 니시가키 코지 반도체 장치와 그 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2809131B2 (ja) * 1995-05-11 1998-10-08 日本電気株式会社 半導体装置の製造方法
US6130482A (en) * 1995-09-26 2000-10-10 Fujitsu Limited Semiconductor device and method for fabricating the same
US5900668A (en) * 1995-11-30 1999-05-04 Advanced Micro Devices, Inc. Low capacitance interconnection
AU736875B2 (en) * 1997-01-21 2001-08-02 Georgia Tech Research Corporation Fabrication of a semiconductor device with air gaps for ultra-low capacitance interconnections
JP2900909B2 (ja) * 1997-04-07 1999-06-02 日本電気株式会社 半導体装置の製造方法
JP3102382B2 (ja) * 1997-05-30 2000-10-23 日本電気株式会社 半導体装置およびその製造方法
JP2000133706A (ja) * 1998-10-23 2000-05-12 Nec Corp 半導体装置およびその製造方法
US6667552B1 (en) * 1999-02-18 2003-12-23 Advanced Micro Devices, Inc. Low dielectric metal silicide lined interconnection system
US6472266B1 (en) * 2001-06-18 2002-10-29 Taiwan Semiconductor Manufacturing Company Method to reduce bit line capacitance in cub drams

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014938A (ko) * 1991-12-13 1993-07-23 문정환 비트라인 구조 및 그 제조방법
KR19990062465A (ko) * 1997-12-31 1999-07-26 구본준 반도체 소자의 배선 구조 및 형성 방법
KR20000008021A (ko) * 1998-07-09 2000-02-07 윤종용 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
KR20020026134A (ko) * 2000-09-28 2002-04-06 니시가키 코지 반도체 장치와 그 제조 방법

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TW536811B (en) 2003-06-11
US7166882B2 (en) 2007-01-23

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