JP4180716B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来から、より高密度、高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。
近年、ＤＲＡＭ型の半導体装置の製造分野では製造メーカ間の競争が激化しており、より高集積化された高性能の半導体装置を如何に低価格で製造するかが重要な課題となっている。このため、キャパシタにはより単純な構造が望まれており、単純な構造で十分な容量を確保しうる構造が検討されている。このようなキャパシタの構造の一つとして、柱状の導電体を蓄積電極として用いるものがある。
【０００３】
本出願人は、柱状の導電体を蓄積電極として用いる半導体装置について、特開平１０−１８９９１２号公報において提案しており、当該公報に記載された半導体装置及びその製造方法によれば、製造工程を複雑にすることなく、周辺回路領域に形成された電極プラグの高抵抗化を抑制しつつキャパシタの容量を増加することができる。
【０００４】
以下、特開平１０−１８９９１２号公報に記載の従来の半導体装置の構造について図１０を用いて説明する。
シリコン基板１００上には、ソース／ドレイン拡散層１０２、１０４、ゲート電極１０６を有するメモリセルトランジスタと、ソース／ドレイン拡散層１０８、ゲート電極１１０を有する周辺回路用トランジスタが形成されている。
【０００５】
メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板１００上には、ソース／ドレイン拡散層１０２上にプラグ１１４が埋め込まれ、ソース／ドレイン拡散層１０８上にプラグ１１６が埋め込まれた層間絶縁膜１１８が形成されている。
層間絶縁膜１１８上には、プラグ１１４を介してソース／ドレイン拡散層１０２に接続され、層間絶縁膜１１８上に突出した柱状の蓄積電極１２０が形成されている。蓄積電極１２０の側壁及び上面には誘電体膜１２２を介して対向電極１２４が形成されており、隣接する蓄積電極１２０との間は対向電極１２４によって埋め込まれている。こうして、蓄積電極１２０、誘電体膜１２２、対向電極１２４よりなるキャパシタが構成されている。
【０００６】
このようにメモリセルトランジスタ及びキャパシタよりなるメモリセルがマトリクス状に配列されたセルアレイ領域の周縁部には、セルアレイ領域を取り囲む環状ダミー電極１２６が形成されている。
一方、メモリセル領域と隣接する周辺回路領域には、シリコン基板１００にプラグ１１６を介して接続されたプラグ１２８が層間絶縁膜１１８上に形成されており、上層に配された配線１３６とシリコン基板１００とを電気的に接続する役割を担っている。なお、プラグ１２８は、蓄積電極１２０と同一の導電層により構成されている。
【０００７】
周辺回路領域の層間絶縁膜１１８上には層間絶縁膜１３０が形成され、蓄積電極１２０、プラグ１２８、環状ダミー電極１２６、層間絶縁膜１３０により構成される面が平坦化されている。
対向電極１２４上には、対向電極１２４に接続された配線１３４が層間絶縁膜１３２を介して形成されている。また、プラグ１２８上には、プラグ１２８に接続された配線１３６が層間絶縁膜１３２を介して形成されている。
【０００８】
こうして、１トランジスタ、１キャパシタよりなる半導体装置が構成されていた。
【０００９】
【発明が解決しようとする課題】
しかしながら、半導体装置の更なる微細化、高集積化の要請に伴い、蓄積電極の形成される領域の床面積は更に縮小する傾向にある。その一方、ＤＲＡＭでは、α線ソフトエラーの問題や電源電圧の低電圧化の問題に対処するために世代を通じて約３５ｆＦ程度の静電容量を維持する必要がある。
【００１０】
このため、図１０に示す従来の半導体装置では上記静電容量を維持することが困難になることも想定され、図１０に示す半導体装置のメリットを生かしつつキャパシタの蓄積容量を更に増加しうる半導体装置の構造及びその製造方法が望まれていた。
本発明の目的は、単純な構造及び製造工程によってメモリセルを形成しうるとともに、周辺回路領域のコンタクト形成プロセスとの整合性に優れ、且つ、蓄積容量を増加することができる半導体装置の構造及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、下地基板上に絶縁膜を形成する工程と、前記絶縁膜に、前記下地基板の第１の領域に達する第１の開口と、前記下地基板の第２の領域に達する第２の開口とを形成する工程と、前記絶縁膜が形成された前記下地基板上に、前記絶縁膜とエッチング特性が異なる第１の導電層と、前記第１の導電層とエッチング特性の異なる第２の導電層とを形成する工程と、前記絶縁膜上の前記第１の導電層及び前記第２の導電層を選択的に除去し、前記第１の開口内及び前記第２の開口内に前記第１の導電層及び前記第２の導電層を残存させる工程と、前記第１の領域の前記絶縁膜及び前記第２の導電層を選択的に除去し、前記下地基板の第１の領域に接続され、前記第１の導電層よりなるシリンダー状の蓄積電極と、前記下地基板の第２の領域に接続され、前記第１の導電層及び前記第２の導電層よりなるプラグとを形成する工程と、前記蓄積電極の内側面及び外側面を覆う誘電体膜を形成する工程と、前記誘電体膜上に対向電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって達成される。
【００１４】
また、上記の半導体装置の製造方法において、前記第１の開口及び前記第２の開口を形成する工程では、前記第１の領域を囲う環状の第３の開口を更に形成し、前記第１の開口内及び前記第２の開口内に前記第１の導電層及び前記第２の導電層を残存させる工程では、前記第３の開口内に前記第１の導電層及び前記第２の導電層を更に残存させ、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第３の開口内に形成された前記第１の導電層をストッパとして前記第１の領域の前記絶縁膜及び前記第２の導電層を除去するようにしてもよい。
【００１５】
また、上記の半導体装置の製造方法において、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第１の領域の前記絶縁膜及び前記第２の導電層を同時に除去するようにしてもよい。
また、上記の半導体装置の製造方法において、前記蓄積電極を複数形成し、前記対向電極形成工程では、隣接する前記複数の蓄積電極間の領域に埋め込まれるように前記対向電極を形成するようにしてもよい。
【００１６】
また、上記の半導体装置の製造方法において、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第２の領域を覆い前記第１の領域を露出するマスク膜をマスクとして前記第１の領域の前記絶縁膜及び前記第２の導電層を選択的に除去し、前記対向電極を形成する工程では、前記対向電極となる第３の導電層を堆積し、前記マスク膜が露出するまで前記第３の導電層を研磨することにより、前記マスク膜に自己整合で前記対向電極を形成するようにしてもよい。
【００１７】
また、半導体装置の製造方法において、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、等方的にエッチングが進行するウェットエッチングにより前記絶縁膜及び／又は前記第２の導電層を除去するようにしてもよい。
【００１８】
【発明の実施の形態】
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図９を用いて説明する。図１は本実施形態による半導体装置の構造を示す平面図及び断面図、図２乃至図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１９】
始めに、本実施形態による半導体装置の構造を図１を用いて説明する。なお、図１（ａ）は本実施形態による半導体装置の構造を示す平面図、図１（ｂ）は本実施形態による半導体装置の構造を示す概略断面図である。
素子分離膜１２により画定された半導体基板１０上の所定の領域には、ゲート電極１８、ソース／ドレイン拡散層２０、２２を有するメモリセルトランジスタと、ゲート電極２４、ソース／ドレイン拡散層２６を有する周辺回路用トランジスタが形成されている。
【００２０】
メモリセルトランジスタ及び周辺回路用トランジスタが形成された半導体基板１０上には、ソース／ドレイン拡散層２０上にプラグ３６が埋め込まれ、ソース／ドレイン拡散層２６上にプラグ４０が埋め込まれた層間絶縁膜２８が形成されている。
層間絶縁膜２８上には、プラグ３６を介してソース／ドレイン拡散層２０に接続され、層間絶縁膜２８上に突出したシリンダー状の蓄積電極７０が形成されている。蓄積電極７０の側壁の両面及び上面には誘電体膜７２を介して対向電極７４が形成されており、隣接する蓄積電極７２との間は対向電極７４によって埋め込まれている。こうして、蓄積電極７０、誘電体膜７２、対向電極７４よりなるキャパシタが構成されている。なお、本明細書にいう「シリンダー状」とは、筒状に中央部が刳り抜かれているようなパターンで形成されていることを意味するものであり、その平面形状は円形や四角形に限られるものではない。また、後述する環状ダミー電極のように環状パターンの中央部が環状に刳り抜かれているようなパターンも、本明細書では「シリンダー状」と呼ぶこととする。
【００２１】
このようにメモリセルトランジスタ及びキャパシタよりなるメモリセルがマトリクス状に配列されたセルアレイ領域の周縁部には、セルアレイ領域を取り囲む環状ダミー電極６６が形成されている。環状ダミー電極６６の一部を構成する導電層５８は、蓄積電極７０と同一の導電層により構成されている。また、環状ダミー電極６６は、層間絶縁膜２８上に突出して形成され、蓄積電極７０とほぼ等しい高さを有している。なお、本実施形態では、便宜上、この環状構造体を「環状ダミー電極」と呼ぶが、環状ダミー電極６６は、必ずしも導電性材料で構成される必要はない。少なくとも、後述する層間絶縁膜４２、５０、導電膜６０とのエッチング選択性を有する材料であれば本実施形態による効果を得ることができる。
【００２２】
一方、メモリセル領域と隣接する周辺回路領域には、半導体基板１０にプラグ４０を介して接続されたプラグ６４が層間絶縁膜２８上に形成されており、上層に配された配線８０と半導体基板１０とを電気的に接続する役割を担っている。プラグ６４の一部を構成する導電層５８は、蓄積電極７０と同一の導電層により構成されている。
【００２３】
周辺回路領域の層間絶縁膜２８上には層間絶縁膜４２、４６、ストッパ絶縁膜４８、層間絶縁膜５０が形成され、蓄積電極７０、プラグ６４、環状ダミー電極６６、層間絶縁膜５０により構成される面が平坦化されている。
対向電極７４上には、対向電極７４に接続された配線７８が層間絶縁膜７６を介して形成されている。また、プラグ６４上には、プラグ６４に接続された配線８０が層間絶縁膜７６を介して形成されている。
【００２４】
このように、本実施形態による半導体装置は、セルアレイの周縁部に、セルアレイを囲む環状ダミー電極６６が形成されており、また、プラグ６４及び／又は環状ダミー電極６６の一部をなす導電膜と同一の導電層によってシリンダー状の蓄積電極７０が形成されていることに特徴がある。このように半導体装置を構成することにより蓄積電極７０の表面積を極めて広くすることができるので、キャパシタの容量を大幅に増加することができる。また、後述するように、半導体装置の製造過程において種々のメリットがある。
【００２５】
次に、本実施形態による半導体装置の利点を半導体装置の製造工程に沿って詳細に説明する。なお、図２及び図３はビット線コンタクト部における工程断面図を、図４乃至図９は蓄積電極コンタクト部における工程断面図を示している。
まず、半導体基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により素子分離膜１２を形成し、素子領域１４、１６を画定する。ここで、素子領域１４はメモリセルを形成するメモリセル領域を、素子領域１６は周辺回路を形成する周辺回路領域を示すものとする。
【００２６】
次いで、通常のＭＯＳトランジスタの形成方法と同様にして、素子領域１４に、ゲート電極１８、ソース／ドレイン拡散層２０、２２を有するメモリセルトランジスタを、素子領域１６に、ゲート電極２４、ソース／ドレイン拡散層２６を有する周辺回路用トランジスタを形成する（図２（ａ）、図４（ａ））。メモリセルトランジスタのゲート電極１８は、紙面垂直方向に隣接するメモリセルトランジスタ（図示せず）のゲート電極が連なるワード線の役割も担っている。
【００２７】
なお、図２において、素子領域１４、１６は半導体基板１０中に形成されたウェル内に設けてもよく、また、ソース／ドレイン拡散層２０、２２、２６の構造はＬＤＤ構造その他の拡散層構造としてもよい。
次いで、全面に、例えばＣＶＤ法により膜厚約５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法によりその表面を研磨する。こうして、シリコン酸化膜よりなり、表面が平坦化された層間絶縁膜２８を形成する。なお、層間絶縁膜２８を平坦化するのは後工程で層間絶縁膜２８にプラグを埋め込むためであり、プラグを形成しない場合には必ずしも平坦化する必要はない。
【００２８】
次いで、通常のリソグラフィー技術及びエッチング技術を用い、層間絶縁膜２８に、メモリセルトランジスタのソース／ドレイン拡散層２０、２２上に開口されたスルーホール３０、３２と、周辺回路用トランジスタのソース／ドレイン拡散層２６上に開口されたスルーホール３４とを形成する（図２（ｂ）、図４（ｂ））。
【００２９】
次いで、層間絶縁膜２８に開口されたスルーホール３０、３２、３４内に、プラグ３６、３８、４０をそれぞれ埋め込む（図２（ｃ）、図４（ｃ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりスルーホール３０、３２、３４内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、プラグ３６、３８、４０を形成する。例えば、スルーホール３０、３２、３４の開口径が０．１５〜０．２μｍ程度の場合、膜厚約３００ｎｍ程度の多結晶シリコン膜を堆積することによりスルーホール３０、３２、３４内を埋め込むプラグ３６、３８、４０を形成することができる。なお、プラグ３６、３８、４０は必ずしも形成する必要はなく、また、いずれかのスルーホールのみにプラグを形成してもよい。プラグは、デバイス構造やプロセス条件により必要に応じて形成すればよい。
【００３０】
次いで、プラグ３６、３８、４０が埋め込まれた層間絶縁膜２８上に、層間絶縁膜４２を形成する。例えば、ＣＶＤ法により膜厚約１００〜１５０ｎｍのシリコン酸化膜を堆積し、層間絶縁膜４２とする。なお、層間絶縁膜４２としては、ＢＰＳＧ膜などの不純物をドープしたシリコン酸化膜やノンドープのシリコン酸化膜などを適用することができる。
【００３１】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜４２に、プラグ３８上を露出するコンタクトホール４３を形成する（図３（ａ））。
次いで、全面に、例えばＣＶＤなどの方法により、膜厚約２０ｎｍのＴｉ膜と、膜厚約５０ｎｍのＴｉＮ膜と、膜厚約５０ｎｍのＷ膜とを順次堆積してパターニングし、Ｗ／ＴｉＮ／Ｔｉ構造よりなり、コンタクトホール４３を介してプラグ３８に接続されたビット線４４を形成する（図３（ｂ））。
【００３２】
次いで、ビット線４４が形成された層間絶縁膜４２上に、層間絶縁膜４６を形成する。例えば、ＣＶＤ法により膜厚約１００〜１５０ｎｍのシリコン酸化膜を堆積し、層間絶縁膜４６とする。なお、層間絶縁膜４６としては、ＢＰＳＧ膜などの不純物をドープしたシリコン酸化膜やノンドープのシリコン酸化膜などを適用することができる。
【００３３】
次いで、ＣＭＰ法により層間絶縁膜４６の表面を研磨し、層間絶縁膜４６の表面を平坦化する。
次いで、層間絶縁膜４６上に、後工程でエッチングストッパとして用いるストッパ絶縁膜４８を堆積する。例えば、ＣＶＤ法により膜厚約１０ｎｍのシリコン窒化膜を堆積し、ストッパ絶縁膜４８とする。
【００３４】
次いで、ストッパ絶縁膜４８上に、ストッパ絶縁膜４８とはエッチング特性の異なる材料よりなる層間絶縁膜５０を形成する。例えば、ＣＶＤ法により膜厚約１．０μｍのＢＰＳＧ膜を堆積し、層間絶縁膜５０とする。なお、層間絶縁膜５０としては、層間絶縁膜４２とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えばＢＰＳＧなどの不純物をドープしたシリコン酸化膜、ノンドープのシリコン酸化膜等を適用することができる。
【００３５】
次いで、ＣＭＰ法により層間絶縁膜５０の表面を研磨し、層間絶縁膜５０の表面を平坦化する（図３（ｃ）、図５（ａ））。
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜５０、ストッパ絶縁膜４８、層間絶縁膜４６、４２をパターニングし、プラグ３６を露出する開口５２と、プラグ４０を露出する開口５４と、開口５２が形成されたセルアレイ領域を囲む環状の開口５６とを形成する（図５（ｂ））。
【００３６】
次いで、開口５２、５４、５６が形成された層間絶縁膜５０上に、開口５２、５４、５６を完全に埋め込まない膜厚の導電膜５８を堆積する。例えば、ＣＶＤ法によりＲｕ（ルテニウム）膜を堆積して導電膜５８とする。開口５２、５４、５６の短方向の幅が０．２μｍ程度の場合、膜厚約１０〜５０ｎｍのＲｕ膜を堆積して導電膜５８とすることが望ましい。
【００３７】
なお、導電膜５８は、後工程で層間絶縁膜５０をエッチングする際のストッパとして用いるものであり、層間絶縁膜５０の材料とはエッチング特性の異なる材料により構成する。また、導電膜５８は、最終的には蓄積電極及び配線プラグの一部としても機能する膜であり、キャパシタ誘電体膜に対する相性がよく、低抵抗の導電性材料を適用することが望ましい。導電膜５８としては、Ｒｕ膜のほか、例えば、ＲｕＯ（酸化ルテニウム）膜、ＳＲＯ（ＳｒＲｕＯ3）膜、Ｗ（タングステン）膜、Ｐｔ（プラチナ）膜、ドープトポリシリコン膜などを適用することもできる。但し、これら材料に限定されるものではなく、他の導電性材料であってもよい。
【００３８】
次いで、導電膜５８が形成された層間絶縁膜５０上に、導電膜５８とはエッチング特性の異なる導電膜６０を堆積する（図６（ａ））。例えば、ＣＶＤ法により膜厚約２００ｎｍのＷ（タングステン）膜を堆積して導電膜６０とする。導電膜６０は、開口部５２、５４、５６を完全に埋め込むに十分な膜厚とする。なお、導電膜６０は、最終的には配線プラグの一部としても機能する膜であり、低抵抗の導電性材料を適用することが望ましい。導電膜６０としては、Ｗ膜のほか、例えば、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、Ｔａ（タンタル）膜、Ａｌ（アルミ）膜、Ｃｕ（銅）膜、Ｎｉ（ニッケル）膜、Ｃｒ（クロム）膜などを適用することができる。但し、これらの膜に限定されるものではなく、導電膜５８とエッチング特性の異なる導電膜であれば他の導電性材料であってもよい。
【００３９】
次いで、例えばＣＭＰ法或いはエッチバック法により、層間絶縁膜５０上の導電膜５８、６０を選択的に除去し、開口５２、５４、５６内にのみ導電膜５８、６０を残存させる。こうして、開口５２内に埋め込まれ、導電膜５８、６０よりなり、プラグ３６に接続された柱状導電体６２と、開口５４内に埋め込まれ、導電膜５８、６０よりなり、プラグ４０に接続されたプラグ６４と、開口５６に埋め込まれ、導電膜５８、６０よりなる環状ダミー電極６６とを形成する（図６（ｂ））。
【００４０】
なお、本実施形態では、開口５２、５４、５６を同時に開口し、これら開口内を同時に導電膜５８、６０で埋め込んだが、それぞれの開口を別々に開口し、導電膜を別々に埋め込んでもよい。開口５２、５４、５６におけるエッチング特性が互いに異なる場合や、誘電体膜の相性やプラグの低抵抗化などの要請から柱状導電体６２、プラグ６４、環状ダミー電極６６とを別々の材料で形成する必要がある場合などに特に意義がある。
【００４１】
次いで、環状ダミー電極６６で囲われたセルアレイ領域内の層間絶縁膜５０及び導電膜６０を選択的に除去する。例えば、セルアレイ領域以外の領域を覆うマスク６８を形成し（図７（ａ）及び（ｂ））、等方的なウェットエッチングにより層間絶縁膜５０、導電膜６０を選択的に除去する。マスク６８としては、例えばレジストマスクや、レジストマスクによって転写されたレジスト以外の材料からなるマスクを適用することができる。このようにしてこれらの膜をエッチングすることにより、セルアレイ領域内には、導電膜５８よりなり、プラグ３６を介してソース／ドレイン拡散層２０に接続されたシリンダー状の蓄積電極７０が形成される（図８（ａ）及び（ｂ））。
【００４２】
このエッチングは、層間絶縁膜５０及び導電膜６０を、ストッパ絶縁膜４８及び導電膜５８に対して選択性を確保しうるエッチング条件によりエッチングすることに達成することができる。例えば、層間絶縁膜５０がシリコン酸化膜により形成されており、導電膜５８がＲｕ膜、導電膜６０がＷ膜で形成されているような場合には、弗酸系の水溶液によってエッチングすることによりストッパ絶縁膜４８及び導電膜５８にダメージを与えることなく層間絶縁膜５０をエッチングすることができ、続いて加熱した硫酸でエッチングすることにより導電体膜６０を除去することができる。また、ストッパ絶縁膜４８がシリコン窒化膜により形成されており、導電膜５８がＲｕ膜、導電膜６０がＴｉＮ膜で形成されているような場合には、弗酸系の水溶液によってエッチングを行うことにより、ストッパ絶縁膜４８及び導電膜５８にダメージを与えることなく層間絶縁膜５０及び導電膜６０をエッチングすることができる。Ｒｕは弗酸や硫酸に対して耐エッチング性を有しているのに対し、ＴｉＮは弗酸や燐酸に対してある程度の耐性はあるものの長時間のエッチングにより除去されてしまうという特性に基づくものである。工程簡略の面からは層間絶縁膜５０と導電膜６０とを同時にエッチングすることが望ましいが、必ずしも同時にエッチングする必要はなく、層間絶縁膜５０と導電膜６０とを別々にエッチングしてもよい。
【００４３】
なお、セルアレイ領域は環状ダミー電極６６により囲われているので、セルアレイ領域の層間絶縁膜５０がセルアレイ領域外の層間絶縁膜５０と繋がる場所は存在しない。したがって、環状ダミー電極６６をエッチングストッパとして機能させることにより、セルアレイ領域内の層間絶縁膜５０のみを選択的に除去することができる（図８（ａ）、図８（ｂ）参照）。また、層間絶縁膜４６上にはストッパ絶縁膜４８が形成されているので、層間絶縁膜４６、２８がエッチングされることはない。
【００４４】
また、上記エッチングではウェットエッチングを用いているが、これは次の理由による。すなわち、ドライエッチング等の異方性エッチングでは上面から徐々にエッチングが進行するため層間絶縁膜５０の厚さに相当する非常に長いエッチングが必要となり、蓄積電極となる導電膜５８の上面がこの間中エッチングイオンに曝されて変形する虞があるからである。また、柱状導電体６２の形状が逆テーパ状になっていると、この部分にサイドウォールとして層間絶縁膜５０が残る虞があるからである。したがって、このような問題が生じないエッチング条件であれば、ウェットエッチングに限らずドライエッチングを適用することもできる。
【００４５】
次いで、蓄積電極７０の表面を覆う誘電体膜７２を形成する。例えばＣＶＤ法により膜厚約１０ｎｍのＴａ2Ｏ5膜を堆積し、酸化膜換算で例えば膜厚約０．５〜１ｎｍの誘電体膜７２を形成する。誘電体膜７２は、このように形成したＴａ2Ｏ5膜の他に、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）等の高誘電体膜を用いてもよい。
【００４６】
次いで、誘電体膜７２により覆われた蓄積電極７０上に対向電極７４を形成する。例えばＣＶＤ法により膜厚約１００ｎｍのＲｕ膜を堆積し、誘電体膜７２で覆われた蓄積電極７０の間隙、及び、導電膜６０が形成されていた蓄積電極７０の中側の領域にＲｕ膜を埋め込み、次いで、Ｒｕ膜をパターニングし、Ｒｕ膜よりなる対向電極７４を形成する。蓄積電極７０の間隙及び蓄積電極７０の中側の領域はレイアウト上極めて狭く、また、この間隙を埋めるには間隙の約半分の膜厚のＲｕ膜で十分であるので、対向電極７４によって形成される表面段差は僅かである（図９（ａ））。なお、対向電極７４を構成する材料としては、Ｒｕ膜のほか、ＴａＯＮ膜やＰｔ膜などの電極材料を適用することもできる。
【００４７】
なお、メモリセル領域の層間絶縁膜５０をエッチングする際のマスク６８としてシリコン窒化膜などの絶縁膜を適用すれば、対向電極７４の製造工程をより簡略にすることもできる。すなわち、例えば図７（ａ）に示すようにシリコン窒化膜よりなるマスク６８を形成した後、上記と同様の手法により層間絶縁膜５０及び導電膜６０を除去し、次いでマスク６８を除去せずに誘電体膜７２及び対向電極７４となる導電膜を堆積し、次いでＣＭＰ法などによりマスク６８が露出するまで対向電極７４となる導電膜及び誘電体膜７２を除去することにより、マスク６８の開口領域、すなわちメモリセル領域に対向電極７４を自己整合的に形成することができる。こうすることにより、対向電極７４を形成する際のリソグラフィー工程が削減され、製造工程を簡略にすることができる。
【００４８】
次いで、通常の配線形成プロセスと同様にして、層間絶縁膜７６を介して対向電極７４に接続された配線７８、層間絶縁膜７６を介してプラグ６４に接続された配線８０などの配線を形成する。この際、層間絶縁膜７６は、層間絶縁膜５０の平坦性をほぼ維持しているので、配線７６、７８を接続するためのコンタクトホールの開口においては、焦点深度を浅くして微細なパターニングを行うことができる（図９（ｂ））。
【００４９】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
このように、本実施形態によれば、蓄積電極７０及びプラグ６４を構成するための導電層を、層間絶縁膜５０とエッチング特性の異なる導電層５８と、導電層５８とエッチング特性の異なる導電層６０とにより構成するので、メモリセル領域の層間絶縁膜５０を選択的に除去する際にメモリセル領域の導電層６０を選択的に除去することができる。これにより、プラグ６４の抵抗値を増加することなくシリンダー状の蓄積電極７０を形成することができる。また、製造工程を複雑にすることなくキャパシタの静電容量を大幅に増加することができる。
【００５０】
また、本実施形態による半導体装置の基本的な構造及び製造方法は、特開平１０−１８９９１２号公報に記載された半導体装置と同じであり、当該半導体装置によって達成される種々の効果をも得ることができるというメリットがある。
例えば、本実施形態による半導体装置によれば、グローバル平坦性に優れた層間絶縁膜５０を形成した後に開口を設け、この開口に導電膜５８、６０を埋め込むことによって蓄積電極７０及びプラグ６４を形成するので、蓄積電極７０やプラグ６４を先に形成する場合よりも層間絶縁膜５０の表面平坦性を向上することができる。これにより、層間絶縁膜５０上に形成される配線の形成が容易となる。
【００５１】
また、蓄積電極７０と周辺回路のプラグ６４とを同一の工程で形成するので、製造工程を短縮することができ、製造コストをも低減することができる。
なお、上記実施形態による半導体装置では、図１に示すように、環状ダミー電極６６の電位がフローティングとなるため、隣接する対向電極７４との間において寄生容量を生じる虞がある。このような寄生容量を防止するためには、環状ダミー電極６６と対向電極７４とを同電位に保つことが望ましい。
【００５２】
【発明の効果】
以上の通り、本発明によれば、半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、メモリセル領域に形成されたメモリセルトランジスタと、メモリセルトランジスタの一方の拡散層に接続された第１の導電層よりなるシリンダー状の蓄積電極と；蓄積電極の内側面及び外側面を覆う誘電体膜と；誘電体膜上に形成された対向電極とを有するキャパシタと、第１の導電層と同一の導電層よりなるシリンダー状の第１の導電体と；第２の導電層よりなり第１の導電体のシリンダー中央部に埋め込まれた第２の導電体とを有し；周辺回路領域に接続されたプラグとにより半導体装置を構成するので、製造工程を複雑にすることなくシリンダー型のキャパシタを有するＤＲＡＭを構成することができる。これにより、製造コストを大幅に増大することなく、同じ床面積でキャパシタの静電容量を約２倍近くにまで増加させることができる。
【００５３】
また、下地基板上に絶縁膜を形成する工程と、絶縁膜に、下地基板の第１の領域に達する第１の開口と、下地基板の第２の領域に達する第２の開口とを形成する工程と、絶縁膜が形成された下地基板上に、絶縁膜とエッチング特性が異なる第１の導電層と、第１の導電層とエッチング特性の異なる第２の導電層とを形成する工程と、絶縁膜上の第１の導電層及び第２の導電層を選択的に除去し、第１の開口内及び第２の開口内に第１の導電層及び第２の導電層を残存させる工程と、第１の領域の絶縁膜及び第２の導電層を選択的に除去し、下地基板の第１の領域に接続され、第１の導電層よりなるシリンダー状の蓄積電極と、下地基板の第２の領域に接続され、第１の導電層及び第２の導電層よりなるプラグとを形成する工程と、蓄積電極の内側面及び外側面を覆う誘電体膜を形成する工程と、誘電体膜上に対向電極を形成する工程とにより半導体装置を製造するので、従来の半導体装置の製造方法に第２の導電層を形成する工程を追加するのみでシリンダ型のキャパシタを形成することができる。従って、製造コストを大幅に増大することなく、同じ床面積でキャパシタの静電容量を約２倍近くにまで増加させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の構造を示す平面図及び断面図である。
【図２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】従来の半導体装置の構造を示す概略断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…素子領域
１６…素子領域
１８…ゲート電極
２０…ソース／ドレイン拡散層
２２…ソース／ドレイン拡散層
２４…ゲート電極
２６…ソース／ドレイン拡散層
２８…層間絶縁膜
３０…スルーホール
３２…スルーホール
３４…スルーホール
３６…プラグ
３８…プラグ
４０…プラグ
４２…層間絶縁膜
４３…コンタクトホール
４４…ビット線
４６…層間絶縁膜
４８…ストッパ絶縁膜
５０…層間絶縁膜
５２…開口
５４…開口
５６…開口
５８…導電膜
６０…導電膜
６２…柱状導電体
６４…プラグ
６６…環状ダミー電極
６８…マスク
７０…蓄積電極
７２…誘電体膜
７４…対向電極
７６…層間絶縁膜
７８…配線
８０…配線
１００…シリコン基板
１０２…ソース／ドレイン拡散層
１０４…ソース／ドレイン拡散層
１０６…ゲート電極
１０８…ソース／ドレイン拡散層
１１０…ゲート電極
１１４…プラグ
１１６…プラグ
１１８…層間絶縁膜
１２０…蓄積電極
１２２…誘電体膜
１２４…対向電極
１２６…環状ダミー電極
１２８…プラグ
１３０…層間絶縁膜
１３２…層間絶縁膜
１３４…配線
１３６…配線
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来から、より高密度、高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。
近年、ＤＲＡＭ型の半導体装置の製造分野では製造メーカ間の競争が激化しており、より高集積化された高性能の半導体装置を如何に低価格で製造するかが重要な課題となっている。このため、キャパシタにはより単純な構造が望まれており、単純な構造で十分な容量を確保しうる構造が検討されている。このようなキャパシタの構造の一つとして、柱状の導電体を蓄積電極として用いるものがある。
【０００３】
本出願人は、柱状の導電体を蓄積電極として用いる半導体装置について、特開平１０−１８９９１２号公報において提案しており、当該公報に記載された半導体装置及びその製造方法によれば、製造工程を複雑にすることなく、周辺回路領域に形成された電極プラグの高抵抗化を抑制しつつキャパシタの容量を増加することができる。
【０００４】
以下、特開平１０−１８９９１２号公報に記載の従来の半導体装置の構造について図１０を用いて説明する。
シリコン基板１００上には、ソース／ドレイン拡散層１０２、１０４、ゲート電極１０６を有するメモリセルトランジスタと、ソース／ドレイン拡散層１０８、ゲート電極１１０を有する周辺回路用トランジスタが形成されている。
【０００５】
メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板１００上には、ソース／ドレイン拡散層１０２上にプラグ１１４が埋め込まれ、ソース／ドレイン拡散層１０８上にプラグ１１６が埋め込まれた層間絶縁膜１１８が形成されている。
層間絶縁膜１１８上には、プラグ１１４を介してソース／ドレイン拡散層１０２に接続され、層間絶縁膜１１８上に突出した柱状の蓄積電極１２０が形成されている。蓄積電極１２０の側壁及び上面には誘電体膜１２２を介して対向電極１２４が形成されており、隣接する蓄積電極１２０との間は対向電極１２４によって埋め込まれている。こうして、蓄積電極１２０、誘電体膜１２２、対向電極１２４よりなるキャパシタが構成されている。
【０００６】
このようにメモリセルトランジスタ及びキャパシタよりなるメモリセルがマトリクス状に配列されたセルアレイ領域の周縁部には、セルアレイ領域を取り囲む環状ダミー電極１２６が形成されている。
一方、メモリセル領域と隣接する周辺回路領域には、シリコン基板１００にプラグ１１６を介して接続されたプラグ１２８が層間絶縁膜１１８上に形成されており、上層に配された配線１３６とシリコン基板１００とを電気的に接続する役割を担っている。なお、プラグ１２８は、蓄積電極１２０と同一の導電層により構成されている。
【０００７】
周辺回路領域の層間絶縁膜１１８上には層間絶縁膜１３０が形成され、蓄積電極１２０、プラグ１２８、環状ダミー電極１２６、層間絶縁膜１３０により構成される面が平坦化されている。
対向電極１２４上には、対向電極１２４に接続された配線１３４が層間絶縁膜１３２を介して形成されている。また、プラグ１２８上には、プラグ１２８に接続された配線１３６が層間絶縁膜１３２を介して形成されている。
【０００８】
こうして、１トランジスタ、１キャパシタよりなる半導体装置が構成されていた。
【０００９】
【発明が解決しようとする課題】
しかしながら、半導体装置の更なる微細化、高集積化の要請に伴い、蓄積電極の形成される領域の床面積は更に縮小する傾向にある。その一方、ＤＲＡＭでは、α線ソフトエラーの問題や電源電圧の低電圧化の問題に対処するために世代を通じて約３５ｆＦ程度の静電容量を維持する必要がある。
【００１０】
このため、図１０に示す従来の半導体装置では上記静電容量を維持することが困難になることも想定され、図１０に示す半導体装置のメリットを生かしつつキャパシタの蓄積容量を更に増加しうる半導体装置の構造及びその製造方法が望まれていた。
本発明の目的は、単純な構造及び製造工程によってメモリセルを形成しうるとともに、周辺回路領域のコンタクト形成プロセスとの整合性に優れ、且つ、蓄積容量を増加することができる半導体装置の構造及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、下地基板上に絶縁膜を形成する工程と、前記絶縁膜に、前記下地基板の第１の領域に達する第１の開口と、前記下地基板の第２の領域に達する第２の開口とを形成する工程と、前記絶縁膜が形成された前記下地基板上に、前記絶縁膜とエッチング特性が異なる第１の導電層と、前記第１の導電層とエッチング特性の異なる第２の導電層とを形成する工程と、前記絶縁膜上の前記第１の導電層及び前記第２の導電層を選択的に除去し、前記第１の開口内及び前記第２の開口内に前記第１の導電層及び前記第２の導電層を残存させる工程と、前記第１の領域の前記絶縁膜及び前記第２の導電層を選択的に除去し、前記下地基板の第１の領域に接続され、前記第１の導電層よりなるシリンダー状の蓄積電極と、前記下地基板の第２の領域に接続され、前記第１の導電層及び前記第２の導電層よりなるプラグとを形成する工程と、前記蓄積電極の内側面及び外側面を覆う誘電体膜を形成する工程と、前記誘電体膜上に対向電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって達成される。
【００１４】
また、上記の半導体装置の製造方法において、前記第１の開口及び前記第２の開口を形成する工程では、前記第１の領域を囲う環状の第３の開口を更に形成し、前記第１の開口内及び前記第２の開口内に前記第１の導電層及び前記第２の導電層を残存させる工程では、前記第３の開口内に前記第１の導電層及び前記第２の導電層を更に残存させ、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第３の開口内に形成された前記第１の導電層をストッパとして前記第１の領域の前記絶縁膜及び前記第２の導電層を除去するようにしてもよい。
【００１５】
また、上記の半導体装置の製造方法において、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第１の領域の前記絶縁膜及び前記第２の導電層を同時に除去するようにしてもよい。
また、上記の半導体装置の製造方法において、前記蓄積電極を複数形成し、前記対向電極形成工程では、隣接する前記複数の蓄積電極間の領域に埋め込まれるように前記対向電極を形成するようにしてもよい。
【００１６】
また、上記の半導体装置の製造方法において、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第２の領域を覆い前記第１の領域を露出するマスク膜をマスクとして前記第１の領域の前記絶縁膜及び前記第２の導電層を選択的に除去し、前記対向電極を形成する工程では、前記対向電極となる第３の導電層を堆積し、前記マスク膜が露出するまで前記第３の導電層を研磨することにより、前記マスク膜に自己整合で前記対向電極を形成するようにしてもよい。
【００１７】
また、半導体装置の製造方法において、前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、等方的にエッチングが進行するウェットエッチングにより前記絶縁膜及び／又は前記第２の導電層を除去するようにしてもよい。
【００１８】
【発明の実施の形態】
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図９を用いて説明する。図１は本実施形態による半導体装置の構造を示す平面図及び断面図、図２乃至図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１９】
始めに、本実施形態による半導体装置の構造を図１を用いて説明する。なお、図１（ａ）は本実施形態による半導体装置の構造を示す平面図、図１（ｂ）は本実施形態による半導体装置の構造を示す概略断面図である。
素子分離膜１２により画定された半導体基板１０上の所定の領域には、ゲート電極１８、ソース／ドレイン拡散層２０、２２を有するメモリセルトランジスタと、ゲート電極２４、ソース／ドレイン拡散層２６を有する周辺回路用トランジスタが形成されている。
【００２０】
メモリセルトランジスタ及び周辺回路用トランジスタが形成された半導体基板１０上には、ソース／ドレイン拡散層２０上にプラグ３６が埋め込まれ、ソース／ドレイン拡散層２６上にプラグ４０が埋め込まれた層間絶縁膜２８が形成されている。
層間絶縁膜２８上には、プラグ３６を介してソース／ドレイン拡散層２０に接続され、層間絶縁膜２８上に突出したシリンダー状の蓄積電極７０が形成されている。蓄積電極７０の側壁の両面及び上面には誘電体膜７２を介して対向電極７４が形成されており、隣接する蓄積電極７２との間は対向電極７４によって埋め込まれている。こうして、蓄積電極７０、誘電体膜７２、対向電極７４よりなるキャパシタが構成されている。なお、本明細書にいう「シリンダー状」とは、筒状に中央部が刳り抜かれているようなパターンで形成されていることを意味するものであり、その平面形状は円形や四角形に限られるものではない。また、後述する環状ダミー電極のように環状パターンの中央部が環状に刳り抜かれているようなパターンも、本明細書では「シリンダー状」と呼ぶこととする。
【００２１】
このようにメモリセルトランジスタ及びキャパシタよりなるメモリセルがマトリクス状に配列されたセルアレイ領域の周縁部には、セルアレイ領域を取り囲む環状ダミー電極６６が形成されている。環状ダミー電極６６の一部を構成する導電層５８は、蓄積電極７０と同一の導電層により構成されている。また、環状ダミー電極６６は、層間絶縁膜２８上に突出して形成され、蓄積電極７０とほぼ等しい高さを有している。なお、本実施形態では、便宜上、この環状構造体を「環状ダミー電極」と呼ぶが、環状ダミー電極６６は、必ずしも導電性材料で構成される必要はない。少なくとも、後述する層間絶縁膜４２、５０、導電膜６０とのエッチング選択性を有する材料であれば本実施形態による効果を得ることができる。
【００２２】
一方、メモリセル領域と隣接する周辺回路領域には、半導体基板１０にプラグ４０を介して接続されたプラグ６４が層間絶縁膜２８上に形成されており、上層に配された配線８０と半導体基板１０とを電気的に接続する役割を担っている。プラグ６４の一部を構成する導電層５８は、蓄積電極７０と同一の導電層により構成されている。
【００２３】
周辺回路領域の層間絶縁膜２８上には層間絶縁膜４２、４６、ストッパ絶縁膜４８、層間絶縁膜５０が形成され、蓄積電極７０、プラグ６４、環状ダミー電極６６、層間絶縁膜５０により構成される面が平坦化されている。
対向電極７４上には、対向電極７４に接続された配線７８が層間絶縁膜７６を介して形成されている。また、プラグ６４上には、プラグ６４に接続された配線８０が層間絶縁膜７６を介して形成されている。
【００２４】
このように、本実施形態による半導体装置は、セルアレイの周縁部に、セルアレイを囲む環状ダミー電極６６が形成されており、また、プラグ６４及び／又は環状ダミー電極６６の一部をなす導電膜と同一の導電層によってシリンダー状の蓄積電極７０が形成されていることに特徴がある。このように半導体装置を構成することにより蓄積電極７０の表面積を極めて広くすることができるので、キャパシタの容量を大幅に増加することができる。また、後述するように、半導体装置の製造過程において種々のメリットがある。
【００２５】
次に、本実施形態による半導体装置の利点を半導体装置の製造工程に沿って詳細に説明する。なお、図２及び図３はビット線コンタクト部における工程断面図を、図４乃至図９は蓄積電極コンタクト部における工程断面図を示している。
まず、半導体基板１０の主表面上に、例えば通常のＬＯＣＯＳ法により素子分離膜１２を形成し、素子領域１４、１６を画定する。ここで、素子領域１４はメモリセルを形成するメモリセル領域を、素子領域１６は周辺回路を形成する周辺回路領域を示すものとする。
【００２６】
次いで、通常のＭＯＳトランジスタの形成方法と同様にして、素子領域１４に、ゲート電極１８、ソース／ドレイン拡散層２０、２２を有するメモリセルトランジスタを、素子領域１６に、ゲート電極２４、ソース／ドレイン拡散層２６を有する周辺回路用トランジスタを形成する（図２（ａ）、図４（ａ））。メモリセルトランジスタのゲート電極１８は、紙面垂直方向に隣接するメモリセルトランジスタ（図示せず）のゲート電極が連なるワード線の役割も担っている。
【００２７】
なお、図２において、素子領域１４、１６は半導体基板１０中に形成されたウェル内に設けてもよく、また、ソース／ドレイン拡散層２０、２２、２６の構造はＬＤＤ構造その他の拡散層構造としてもよい。
次いで、全面に、例えばＣＶＤ法により膜厚約５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法によりその表面を研磨する。こうして、シリコン酸化膜よりなり、表面が平坦化された層間絶縁膜２８を形成する。なお、層間絶縁膜２８を平坦化するのは後工程で層間絶縁膜２８にプラグを埋め込むためであり、プラグを形成しない場合には必ずしも平坦化する必要はない。
【００２８】
次いで、通常のリソグラフィー技術及びエッチング技術を用い、層間絶縁膜２８に、メモリセルトランジスタのソース／ドレイン拡散層２０、２２上に開口されたスルーホール３０、３２と、周辺回路用トランジスタのソース／ドレイン拡散層２６上に開口されたスルーホール３４とを形成する（図２（ｂ）、図４（ｂ））。
【００２９】
次いで、層間絶縁膜２８に開口されたスルーホール３０、３２、３４内に、プラグ３６、３８、４０をそれぞれ埋め込む（図２（ｃ）、図４（ｃ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりスルーホール３０、３２、３４内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、プラグ３６、３８、４０を形成する。例えば、スルーホール３０、３２、３４の開口径が０．１５〜０．２μｍ程度の場合、膜厚約３００ｎｍ程度の多結晶シリコン膜を堆積することによりスルーホール３０、３２、３４内を埋め込むプラグ３６、３８、４０を形成することができる。なお、プラグ３６、３８、４０は必ずしも形成する必要はなく、また、いずれかのスルーホールのみにプラグを形成してもよい。プラグは、デバイス構造やプロセス条件により必要に応じて形成すればよい。
【００３０】
次いで、プラグ３６、３８、４０が埋め込まれた層間絶縁膜２８上に、層間絶縁膜４２を形成する。例えば、ＣＶＤ法により膜厚約１００〜１５０ｎｍのシリコン酸化膜を堆積し、層間絶縁膜４２とする。なお、層間絶縁膜４２としては、ＢＰＳＧ膜などの不純物をドープしたシリコン酸化膜やノンドープのシリコン酸化膜などを適用することができる。
【００３１】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜４２に、プラグ３８上を露出するコンタクトホール４３を形成する（図３（ａ））。
次いで、全面に、例えばＣＶＤなどの方法により、膜厚約２０ｎｍのＴｉ膜と、膜厚約５０ｎｍのＴｉＮ膜と、膜厚約５０ｎｍのＷ膜とを順次堆積してパターニングし、Ｗ／ＴｉＮ／Ｔｉ構造よりなり、コンタクトホール４３を介してプラグ３８に接続されたビット線４４を形成する（図３（ｂ））。
【００３２】
次いで、ビット線４４が形成された層間絶縁膜４２上に、層間絶縁膜４６を形成する。例えば、ＣＶＤ法により膜厚約１００〜１５０ｎｍのシリコン酸化膜を堆積し、層間絶縁膜４６とする。なお、層間絶縁膜４６としては、ＢＰＳＧ膜などの不純物をドープしたシリコン酸化膜やノンドープのシリコン酸化膜などを適用することができる。
【００３３】
次いで、ＣＭＰ法により層間絶縁膜４６の表面を研磨し、層間絶縁膜４６の表面を平坦化する。
次いで、層間絶縁膜４６上に、後工程でエッチングストッパとして用いるストッパ絶縁膜４８を堆積する。例えば、ＣＶＤ法により膜厚約１０ｎｍのシリコン窒化膜を堆積し、ストッパ絶縁膜４８とする。
【００３４】
次いで、ストッパ絶縁膜４８上に、ストッパ絶縁膜４８とはエッチング特性の異なる材料よりなる層間絶縁膜５０を形成する。例えば、ＣＶＤ法により膜厚約１．０μｍのＢＰＳＧ膜を堆積し、層間絶縁膜５０とする。なお、層間絶縁膜５０としては、層間絶縁膜４２とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えばＢＰＳＧなどの不純物をドープしたシリコン酸化膜、ノンドープのシリコン酸化膜等を適用することができる。
【００３５】
次いで、ＣＭＰ法により層間絶縁膜５０の表面を研磨し、層間絶縁膜５０の表面を平坦化する（図３（ｃ）、図５（ａ））。
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜５０、ストッパ絶縁膜４８、層間絶縁膜４６、４２をパターニングし、プラグ３６を露出する開口５２と、プラグ４０を露出する開口５４と、開口５２が形成されたセルアレイ領域を囲む環状の開口５６とを形成する（図５（ｂ））。
【００３６】
次いで、開口５２、５４、５６が形成された層間絶縁膜５０上に、開口５２、５４、５６を完全に埋め込まない膜厚の導電膜５８を堆積する。例えば、ＣＶＤ法によりＲｕ（ルテニウム）膜を堆積して導電膜５８とする。開口５２、５４、５６の短方向の幅が０．２μｍ程度の場合、膜厚約１０〜５０ｎｍのＲｕ膜を堆積して導電膜５８とすることが望ましい。
【００３７】
なお、導電膜５８は、後工程で層間絶縁膜５０をエッチングする際のストッパとして用いるものであり、層間絶縁膜５０の材料とはエッチング特性の異なる材料により構成する。また、導電膜５８は、最終的には蓄積電極及び配線プラグの一部としても機能する膜であり、キャパシタ誘電体膜に対する相性がよく、低抵抗の導電性材料を適用することが望ましい。導電膜５８としては、Ｒｕ膜のほか、例えば、ＲｕＯ（酸化ルテニウム）膜、ＳＲＯ（ＳｒＲｕＯ3）膜、Ｗ（タングステン）膜、Ｐｔ（プラチナ）膜、ドープトポリシリコン膜などを適用することもできる。但し、これら材料に限定されるものではなく、他の導電性材料であってもよい。
【００３８】
次いで、導電膜５８が形成された層間絶縁膜５０上に、導電膜５８とはエッチング特性の異なる導電膜６０を堆積する（図６（ａ））。例えば、ＣＶＤ法により膜厚約２００ｎｍのＷ（タングステン）膜を堆積して導電膜６０とする。導電膜６０は、開口部５２、５４、５６を完全に埋め込むに十分な膜厚とする。なお、導電膜６０は、最終的には配線プラグの一部としても機能する膜であり、低抵抗の導電性材料を適用することが望ましい。導電膜６０としては、Ｗ膜のほか、例えば、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、Ｔａ（タンタル）膜、Ａｌ（アルミ）膜、Ｃｕ（銅）膜、Ｎｉ（ニッケル）膜、Ｃｒ（クロム）膜などを適用することができる。但し、これらの膜に限定されるものではなく、導電膜５８とエッチング特性の異なる導電膜であれば他の導電性材料であってもよい。
【００３９】
次いで、例えばＣＭＰ法或いはエッチバック法により、層間絶縁膜５０上の導電膜５８、６０を選択的に除去し、開口５２、５４、５６内にのみ導電膜５８、６０を残存させる。こうして、開口５２内に埋め込まれ、導電膜５８、６０よりなり、プラグ３６に接続された柱状導電体６２と、開口５４内に埋め込まれ、導電膜５８、６０よりなり、プラグ４０に接続されたプラグ６４と、開口５６に埋め込まれ、導電膜５８、６０よりなる環状ダミー電極６６とを形成する（図６（ｂ））。
【００４０】
なお、本実施形態では、開口５２、５４、５６を同時に開口し、これら開口内を同時に導電膜５８、６０で埋め込んだが、それぞれの開口を別々に開口し、導電膜を別々に埋め込んでもよい。開口５２、５４、５６におけるエッチング特性が互いに異なる場合や、誘電体膜の相性やプラグの低抵抗化などの要請から柱状導電体６２、プラグ６４、環状ダミー電極６６とを別々の材料で形成する必要がある場合などに特に意義がある。
【００４１】
次いで、環状ダミー電極６６で囲われたセルアレイ領域内の層間絶縁膜５０及び導電膜６０を選択的に除去する。例えば、セルアレイ領域以外の領域を覆うマスク６８を形成し（図７（ａ）及び（ｂ））、等方的なウェットエッチングにより層間絶縁膜５０、導電膜６０を選択的に除去する。マスク６８としては、例えばレジストマスクや、レジストマスクによって転写されたレジスト以外の材料からなるマスクを適用することができる。このようにしてこれらの膜をエッチングすることにより、セルアレイ領域内には、導電膜５８よりなり、プラグ３６を介してソース／ドレイン拡散層２０に接続されたシリンダー状の蓄積電極７０が形成される（図８（ａ）及び（ｂ））。
【００４２】
このエッチングは、層間絶縁膜５０及び導電膜６０を、ストッパ絶縁膜４８及び導電膜５８に対して選択性を確保しうるエッチング条件によりエッチングすることに達成することができる。例えば、層間絶縁膜５０がシリコン酸化膜により形成されており、導電膜５８がＲｕ膜、導電膜６０がＷ膜で形成されているような場合には、弗酸系の水溶液によってエッチングすることによりストッパ絶縁膜４８及び導電膜５８にダメージを与えることなく層間絶縁膜５０をエッチングすることができ、続いて加熱した硫酸でエッチングすることにより導電体膜６０を除去することができる。また、ストッパ絶縁膜４８がシリコン窒化膜により形成されており、導電膜５８がＲｕ膜、導電膜６０がＴｉＮ膜で形成されているような場合には、弗酸系の水溶液によってエッチングを行うことにより、ストッパ絶縁膜４８及び導電膜５８にダメージを与えることなく層間絶縁膜５０及び導電膜６０をエッチングすることができる。Ｒｕは弗酸や硫酸に対して耐エッチング性を有しているのに対し、ＴｉＮは弗酸や燐酸に対してある程度の耐性はあるものの長時間のエッチングにより除去されてしまうという特性に基づくものである。工程簡略の面からは層間絶縁膜５０と導電膜６０とを同時にエッチングすることが望ましいが、必ずしも同時にエッチングする必要はなく、層間絶縁膜５０と導電膜６０とを別々にエッチングしてもよい。
【００４３】
なお、セルアレイ領域は環状ダミー電極６６により囲われているので、セルアレイ領域の層間絶縁膜５０がセルアレイ領域外の層間絶縁膜５０と繋がる場所は存在しない。したがって、環状ダミー電極６６をエッチングストッパとして機能させることにより、セルアレイ領域内の層間絶縁膜５０のみを選択的に除去することができる（図８（ａ）、図８（ｂ）参照）。また、層間絶縁膜４６上にはストッパ絶縁膜４８が形成されているので、層間絶縁膜４６、２８がエッチングされることはない。
【００４４】
また、上記エッチングではウェットエッチングを用いているが、これは次の理由による。すなわち、ドライエッチング等の異方性エッチングでは上面から徐々にエッチングが進行するため層間絶縁膜５０の厚さに相当する非常に長いエッチングが必要となり、蓄積電極となる導電膜５８の上面がこの間中エッチングイオンに曝されて変形する虞があるからである。また、柱状導電体６２の形状が逆テーパ状になっていると、この部分にサイドウォールとして層間絶縁膜５０が残る虞があるからである。したがって、このような問題が生じないエッチング条件であれば、ウェットエッチングに限らずドライエッチングを適用することもできる。
【００４５】
次いで、蓄積電極７０の表面を覆う誘電体膜７２を形成する。例えばＣＶＤ法により膜厚約１０ｎｍのＴａ2Ｏ5膜を堆積し、酸化膜換算で例えば膜厚約０．５〜１ｎｍの誘電体膜７２を形成する。誘電体膜７２は、このように形成したＴａ2Ｏ5膜の他に、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）等の高誘電体膜を用いてもよい。
【００４６】
次いで、誘電体膜７２により覆われた蓄積電極７０上に対向電極７４を形成する。例えばＣＶＤ法により膜厚約１００ｎｍのＲｕ膜を堆積し、誘電体膜７２で覆われた蓄積電極７０の間隙、及び、導電膜６０が形成されていた蓄積電極７０の中側の領域にＲｕ膜を埋め込み、次いで、Ｒｕ膜をパターニングし、Ｒｕ膜よりなる対向電極７４を形成する。蓄積電極７０の間隙及び蓄積電極７０の中側の領域はレイアウト上極めて狭く、また、この間隙を埋めるには間隙の約半分の膜厚のＲｕ膜で十分であるので、対向電極７４によって形成される表面段差は僅かである（図９（ａ））。なお、対向電極７４を構成する材料としては、Ｒｕ膜のほか、ＴａＯＮ膜やＰｔ膜などの電極材料を適用することもできる。
【００４７】
なお、メモリセル領域の層間絶縁膜５０をエッチングする際のマスク６８としてシリコン窒化膜などの絶縁膜を適用すれば、対向電極７４の製造工程をより簡略にすることもできる。すなわち、例えば図７（ａ）に示すようにシリコン窒化膜よりなるマスク６８を形成した後、上記と同様の手法により層間絶縁膜５０及び導電膜６０を除去し、次いでマスク６８を除去せずに誘電体膜７２及び対向電極７４となる導電膜を堆積し、次いでＣＭＰ法などによりマスク６８が露出するまで対向電極７４となる導電膜及び誘電体膜７２を除去することにより、マスク６８の開口領域、すなわちメモリセル領域に対向電極７４を自己整合的に形成することができる。こうすることにより、対向電極７４を形成する際のリソグラフィー工程が削減され、製造工程を簡略にすることができる。
【００４８】
次いで、通常の配線形成プロセスと同様にして、層間絶縁膜７６を介して対向電極７４に接続された配線７８、層間絶縁膜７６を介してプラグ６４に接続された配線８０などの配線を形成する。この際、層間絶縁膜７６は、層間絶縁膜５０の平坦性をほぼ維持しているので、配線７６、７８を接続するためのコンタクトホールの開口においては、焦点深度を浅くして微細なパターニングを行うことができる（図９（ｂ））。
【００４９】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
このように、本実施形態によれば、蓄積電極７０及びプラグ６４を構成するための導電層を、層間絶縁膜５０とエッチング特性の異なる導電層５８と、導電層５８とエッチング特性の異なる導電層６０とにより構成するので、メモリセル領域の層間絶縁膜５０を選択的に除去する際にメモリセル領域の導電層６０を選択的に除去することができる。これにより、プラグ６４の抵抗値を増加することなくシリンダー状の蓄積電極７０を形成することができる。また、製造工程を複雑にすることなくキャパシタの静電容量を大幅に増加することができる。
【００５０】
また、本実施形態による半導体装置の基本的な構造及び製造方法は、特開平１０−１８９９１２号公報に記載された半導体装置と同じであり、当該半導体装置によって達成される種々の効果をも得ることができるというメリットがある。
例えば、本実施形態による半導体装置によれば、グローバル平坦性に優れた層間絶縁膜５０を形成した後に開口を設け、この開口に導電膜５８、６０を埋め込むことによって蓄積電極７０及びプラグ６４を形成するので、蓄積電極７０やプラグ６４を先に形成する場合よりも層間絶縁膜５０の表面平坦性を向上することができる。これにより、層間絶縁膜５０上に形成される配線の形成が容易となる。
【００５１】
また、蓄積電極７０と周辺回路のプラグ６４とを同一の工程で形成するので、製造工程を短縮することができ、製造コストをも低減することができる。
なお、上記実施形態による半導体装置では、図１に示すように、環状ダミー電極６６の電位がフローティングとなるため、隣接する対向電極７４との間において寄生容量を生じる虞がある。このような寄生容量を防止するためには、環状ダミー電極６６と対向電極７４とを同電位に保つことが望ましい。
【００５２】
【発明の効果】
以上の通り、本発明によれば、半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、メモリセル領域に形成されたメモリセルトランジスタと、メモリセルトランジスタの一方の拡散層に接続された第１の導電層よりなるシリンダー状の蓄積電極と；蓄積電極の内側面及び外側面を覆う誘電体膜と；誘電体膜上に形成された対向電極とを有するキャパシタと、第１の導電層と同一の導電層よりなるシリンダー状の第１の導電体と；第２の導電層よりなり第１の導電体のシリンダー中央部に埋め込まれた第２の導電体とを有し；周辺回路領域に接続されたプラグとにより半導体装置を構成するので、製造工程を複雑にすることなくシリンダー型のキャパシタを有するＤＲＡＭを構成することができる。これにより、製造コストを大幅に増大することなく、同じ床面積でキャパシタの静電容量を約２倍近くにまで増加させることができる。
【００５３】
また、下地基板上に絶縁膜を形成する工程と、絶縁膜に、下地基板の第１の領域に達する第１の開口と、下地基板の第２の領域に達する第２の開口とを形成する工程と、絶縁膜が形成された下地基板上に、絶縁膜とエッチング特性が異なる第１の導電層と、第１の導電層とエッチング特性の異なる第２の導電層とを形成する工程と、絶縁膜上の第１の導電層及び第２の導電層を選択的に除去し、第１の開口内及び第２の開口内に第１の導電層及び第２の導電層を残存させる工程と、第１の領域の絶縁膜及び第２の導電層を選択的に除去し、下地基板の第１の領域に接続され、第１の導電層よりなるシリンダー状の蓄積電極と、下地基板の第２の領域に接続され、第１の導電層及び第２の導電層よりなるプラグとを形成する工程と、蓄積電極の内側面及び外側面を覆う誘電体膜を形成する工程と、誘電体膜上に対向電極を形成する工程とにより半導体装置を製造するので、従来の半導体装置の製造方法に第２の導電層を形成する工程を追加するのみでシリンダ型のキャパシタを形成することができる。従って、製造コストを大幅に増大することなく、同じ床面積でキャパシタの静電容量を約２倍近くにまで増加させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の構造を示す平面図及び断面図である。
【図２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】従来の半導体装置の構造を示す概略断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…素子領域
１６…素子領域
１８…ゲート電極
２０…ソース／ドレイン拡散層
２２…ソース／ドレイン拡散層
２４…ゲート電極
２６…ソース／ドレイン拡散層
２８…層間絶縁膜
３０…スルーホール
３２…スルーホール
３４…スルーホール
３６…プラグ
３８…プラグ
４０…プラグ
４２…層間絶縁膜
４３…コンタクトホール
４４…ビット線
４６…層間絶縁膜
４８…ストッパ絶縁膜
５０…層間絶縁膜
５２…開口
５４…開口
５６…開口
５８…導電膜
６０…導電膜
６２…柱状導電体
６４…プラグ
６６…環状ダミー電極
６８…マスク
７０…蓄積電極
７２…誘電体膜
７４…対向電極
７６…層間絶縁膜
７８…配線
８０…配線
１００…シリコン基板
１０２…ソース／ドレイン拡散層
１０４…ソース／ドレイン拡散層
１０６…ゲート電極
１０８…ソース／ドレイン拡散層
１１０…ゲート電極
１１４…プラグ
１１６…プラグ
１１８…層間絶縁膜
１２０…蓄積電極
１２２…誘電体膜
１２４…対向電極
１２６…環状ダミー電極
１２８…プラグ
１３０…層間絶縁膜
１３２…層間絶縁膜
１３４…配線
１３６…配線
Claims (6)
- 下地基板上に絶縁膜を形成する工程と、
前記絶縁膜に、前記下地基板の第１の領域に達する第１の開口と、前記下地基板の第２の領域に達する第２の開口とを形成する工程と、
前記絶縁膜が形成された前記下地基板上に、前記絶縁膜とエッチング特性が異なる第１の導電層と、前記第１の導電層とエッチング特性の異なる第２の導電層とを形成する工程と、
前記絶縁膜上の前記第１の導電層及び前記第２の導電層を選択的に除去し、前記第１の開口内及び前記第２の開口内に前記第１の導電層及び前記第２の導電層を残存させる工程と、
前記第１の領域の前記絶縁膜及び前記第２の導電層を選択的に除去し、前記下地基板の第１の領域に接続され、前記第１の導電層よりなるシリンダー状の蓄積電極と、前記下地基板の第２の領域に接続され、前記第１の導電層及び前記第２の導電層よりなるプラグとを形成する工程と、
前記蓄積電極の内側面及び外側面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に対向電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１の開口及び前記第２の開口を形成する工程では、前記第１の領域を囲う環状の第３の開口を更に形成し、
前記第１の開口内及び前記第２の開口内に前記第１の導電層及び前記第２の導電層を残存させる工程では、前記第３の開口内に前記第１の導電層及び前記第２の導電層を更に残存させ、
前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第３の開口内に形成された前記第１の導電層をストッパとして前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する
ことを特徴とする半導体装置の製造方法。 - 請求項１又は２記載の半導体装置の製造方法において、
前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第１の領域の前記絶縁膜及び前記第２の導電層を同時に除去する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記蓄積電極を複数形成し、前記対向電極形成工程では、隣接する前記複数の蓄積電極間の領域に埋め込まれるように前記対向電極を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、前記第２の領域を覆い前記第１の領域を露出するマスク膜をマスクとして前記第１の領域の前記絶縁膜及び前記第２の導電層を選択的に除去し、
前記対向電極を形成する工程では、前記対向電極となる第３の導電層を堆積し、前記マスク膜が露出するまで前記第３の導電層を研磨することにより、前記マスク膜に自己整合で前記対向電極を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の領域の前記絶縁膜及び前記第２の導電層を除去する工程では、等方的にエッチングが進行するウェットエッチングにより前記絶縁膜及び／又は前記第２の導電層を除去する
ことを特徴とする半導体装置の製造方法。
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