KR100876881B1 - 반도체 소자의 패드부 - Google Patents
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Abstract
본 발명은 반도체 소자의 패드부를 개시한다. 개시된 본 발명의 반도체 소자의 패드부는, 패드 형성 영역을 갖는 반도체 기판과, 상기 반도체 기판의 패드 형성 영역 상에 도트(dot) 타입으로 규칙적으로 배열되게 형성된 옵션 캐패시터용 유전막과 도전막의 적층패턴들과, 상기 적층패턴들을 덮도록 형성된 제1층간절연막과, 상기 제1층간절연막 상에 패드 형성 영역의 대각선 방향으로 배열된 적층패턴들과 연결되도록 형성된 제1금속배선과, 상기 제1금속배선을 덮도록 제1층간절연막 상에 형성된 제2층간절연막과, 상기 제2층간절연막 상에 제1금속배선과 콘택되도록 형성된 제2금속배선과, 상기 제2층간절연막 상에 제2금속배선과 이격하여 형성된 패드와 상기 제2금속배선과 패드를 연결시키는 옵션 금속배선을 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 기술에 따라 제조한 반도체 소자의 레이아웃도.
도 2는 종래 기술에 따라 제조한 반도체 소자의 패드부 레이아웃도.
도 3은 도 2의 a-a'선 단면도.
도 4는 본 발명의 제1실시예에 따라 제조한 반도체 소자의 패드부 레이아웃도.
도 5는 도 4의 b-b'선 단면도.
도 6은 본 발명의 제2실시예에 따라 제조한 반도체 소자의 패드부 레이아웃도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 칩 11 : 패드
12 : 다이 패들 13 : 금속 와이어
14a : 인너 리드 14b : 아우터 리드
15 : 리드 프레임 200 : 반도체 기판
DL : 산화막 PN : 폴리실리콘막
210 : 제1층간절연막 215 : 제1콘택플러그
220 : 하층 금속패턴 230 : 제2층간절연막
235 : 제2콘택플러그 240 : 상층 금속패턴
250 : 제3층간절연막 255 : 제3콘택플러그
260 : 금속패드 270 : 절연막
280 : 보호막
본 발명은 반도체 소자의 패드부에 관한 것으로, 보다 상세하게는, 핀간 캐패시턴스의 미세 조정을 위한 옵션 캐패시터를 갖는 반도체 소자의 패드부에 관한 것이다.
일반적으로 반도체 패키지에서의 핀은 반도체 칩(chip)의 패드(pad) 부분과 연결된 리드(lead)를 지칭하는 것으로, 반도체 칩과 패키지 외부 기판의 회로를 전기적으로 연결시켜주는 역할을 한다.
종래 일반적으로 알려져 있는 반도체 패키지의 전형적인 한 예가 도 1에 도시되어 있으며, 이를 간단히 살펴보면 다음과 같다.
도 1은 통상의 반도체 패키지를 도시한 단면도로서, 도면부호 10은 반도체 칩을, 12는 다이 패들(die paddle)을, 13은 금속 와이어(wire)를, 14a는 인너 리드(inner lead)를, 14b는 아우터 리드(outter lead)를, 그리고, 15는 리드 프레임(lead frame)을 각각 나타낸다.
여기서, 상기 반도체 칩(10)은 다이 패들(12) 상에 접착제에 의해 부착되어 있고, 반도체 칩(10), 다이 패들(12), 금속 와이어(13) 및 인너 리드(14a) 부분은 에폭시 몰딩 컴파운드(epoxy molding compound : EMC) 등과 같은 봉지제(미도시)로 싸여 있으며, 상기 인너 리드(14a)는 반도체 칩(11)의 외부 연결 단자인 패드(pad)(11) 부분과 금속 와이어(13)에 의해 전기적으로 연결되어 있다. 한편, 상기 봉지제(미도시) 외부로 돌출되어 있는 아우터 리드(14b)는 PCB(printed circuit board)와 같은 기판의 전극 단자에 연결되는 부분이다.
그런데, 상기 반도체 패키지에서 칩(10)의 외부 연결 단자인 패드(11) 부분에 연결된 리드(lead)(14a, 14b)들은 각기 다른 캐패시턴스(capacitance) 값을 갖는다. 이렇게 리드(lead)간 캐패시턴스, 즉 핀간 캐패시턴스가 다른 이유는, 첫째, 접합영역간 도핑 농도 차이 및 게이트 전극 두께 차이 등에서 기인하여 패드(11)에 연결되어 있는 칩(10) 내부 소자의 캐패시턴스가 각기 다를 수 있기 때문이며, 둘째, 각 패드(11)에 연결된 금속 와이어(13) 및 리드(14a, 14b)의 길이 및 폭 또한 동일하지 못하기 때문이다.
이와 같이, 핀간 캐패시턴스가 다름으로 인해 반도체 소자에서 핀간 신호 전달 시간이 달라질 수 있는데, 이러한 문제는 반도체 소자의 고집적화로 소자의 동작 속도가 고속화 되고 있는 추세에서 더욱 중대해지고 있다.
따라서, 반도체 소자의 제조시 상기 핀간 캐패시턴스를 줄일 수 있는 방법이 요구되어 왔고, 그 일환으로서, 종래에는 패드 근처에 옵션 트랜지스터(option transitor)를 부착하거나, 패드 아래 부분에 옵션 캐패시터(option capacitor)를 형성하는 방법이 사용되고 있다.
여기서, 상기 옵션 트랜지스터로는 패드에 연결된 정전기 방전(electro-static discharge : ESD) 소자에 별도의 트랜지스터들을 형성시켜 활용할 수도 있는데, 패드에 몇 개의 옵션 트랜지스터들을 연결시키느냐에 따라 캐패시턴스 값을 조절할 수 있다.
한편, 패드 아래 부분에 형성하는 옵션 캐패시터의 경우, 셀(cell)영역의 게이트 형성시 패드 영역의 반도체 기판 상에 유전막으로서 게이트 산화막 패턴들과 상부 전극으로서 게이트 도전막 패턴들을 차례로 형성시켜, 기판과 게이트 산화막 및 게이트 도전막의 적층막으로 이루어진 캐패시터들을 형성한다. 그리고 나서, 필요한 수 만큼의 캐패시터들을 패드에 연결시킴으로써 캐패시턴스 값을 조절한다.
상기 옵션 트랜지스터 형성 방법과 옵션 캐패시터 형성 방법은 병행해서 사용할 수 있으며, 통상, 옵션 캐패시터에 의한 캐패시턴스 변화폭이 옵션 트랜지스터에 의한 캐패시턴스 변화폭 보다 상대적으로 작다.
도 2은 종래의 기술에 따라 패드 하부에 옵션 캐패시터들을 형성시킨 반도체 소자의 레이아웃도로서, 이를 설명하면 다음과 같다.
도 2를 참조하면, 종래의 옵션 캐패시터용 적층패턴(250)은 반도체 소자의 패드(PAD) 하단에 형성되되, X축 방향의 장축을 갖는 바(bar) 타입으로서, 등간격으로 서로 이격하여 평행하게 형성된다. 그리고, 상기 옵션 캐패시터용 적층패턴(250)은 제1금속배선(M1)과 제2금속배선(M2) 및 옵션 금속배선(OM)을 통해 패드(PAD)와 연결된다. 여기서, 상기 제2금속배선(M2), 옵션 금속배선(OM) 및 패드(PAD)는 동일한 층(layer)에 형성된다.
미설명된 도면부호 200은 반도체 기판, M1C는 옵션 캐패시터용 적층패턴(250)과 제1금속배선(M1)을 연결시키는 제1콘택을, M2C는 제1금속배선(M1)과 제2금속배선(M2)을 연결시키는 제2콘택을, 그리고, 220은 사각형 모양의 패드부를 둘러싸도록 형성된 사진틀 모양의 픽-업(pick-up)을 각각 나타낸다. 도시하지는 않았지만, 상기 픽-업(220)은 접지선(VSS)과 연결되며, 패드부의 기판에 바이어스(bias)를 인가하는 역할을 한다.
한편, 도 3은 도 2의 a-a'선에 따른 단면도로서, 이를 참조하면, 종래의 옵션 캐패시터를 갖는 반도체 소자의 패드부는, 사각형 모양의 패드 형성 영역을 갖는 기판(200)과, 상기 기판의 패드 형성 영역 내에 형성된 소자분리막(210)과, 상기 소자분리막(210) 상에 형성되며 게이트 절연막(230)과 게이트 도전막(240)의 적층막으로 이루어진 바(bar) 타입의 옵션 캐패시터용 적층패턴(250)과, 상기 옵션 캐패시터용 적층패턴(250)을 덮도록 형성된 제1층간절연막(260)과, 상기 제1층간절연막(260) 내에 형성되며 옵션 캐패시터용 적층패턴(250)과 콘택되는 제1콘택(M1C)과, 상기 제1콘택(M1C)과 연결되도록 제1층간절연막(260) 상에 형성된 제1금속배선(M1)과, 상기 제1금속배선(M1)을 덮도록 제1층간절연막(260) 상에 형성된 제2층간절연막(270)과, 상기 제2층간절연막(270) 내에 형성되며 제1금속배선(M1)과 콘택되는 제2콘택(M2C)과, 상기 제2콘택(M2C)과 연결되며 제2층간절연막(270) 상에 형성된 제2금속배선(M2)과, 상기 제2금속배선(M2)과 패드(PAD)를 연결하도록 형성된 옵션 금속배선(OM)으로 구성된다.
상기와 같은 구조를 갖는 반도체 소자의 패드부에서 게이트 도전막(240) 및 픽-업(220)에 바이어스가 인가되면 기판(100), 소자분리막(210), 게이트 절연막(230) 및 게이트 도전막(240)은 캐패시터로서 작용하게 되는데, 이때, 옵션 금속배선(OM)에 의해 패드(PAD)와 연결된 옵션 캐패시터용 적층패턴(250)의 수 및 하나의 옵션 캐패시터용 적층패턴(250)의 크기에 따라, 그 캐패시턴스 값이 달라진다.
그런데, 반도체 소자의 고집적화, 고속동작화가 진행됨에 따라, 요구되는 핀 캐패시턴스 및 △C(delta capacitance) 값이 감소하고 있기 때문에, 보다 미세한 캐패시턴스 값의 조절이 가능한 핀간 캐패시턴스 조절 방법이 요구되고 있다.
그러나, 전술한 종래의 옵션 캐패시터를 이용한 핀간 캐패시턴스 조정 방법에서는, 옵션 캐패시터에 의한 캐패시턴스 조절폭이 최소 수십 패러데이(F)에 이르기 때문에 미세 캐패시턴스 조절이 용이하지 않다는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위하여 안출된 것으로, 종래 보다 핀간 캐패시턴스를 미세하게 조정할 수 있는 옵션 캐패시터를 갖는 반도체 소자의 패드부를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 패드부는, 패드 형성 영역을 갖는 반도체 기판; 상기 반도체 기판의 패드 형성 영역 상에 도트(dot) 타입으로 규칙적으로 배열되게 형성된 옵션 캐패시터용 유전막과 도전막의 적층패턴들; 상기 적층패턴들을 덮도록 형성된 제1층간절연막; 상기 제1층간절연막 상에 패드 형성 영역의 대각선 방향으로 배열된 적층패턴들과 연결되도록 형성된 제1금속배선; 상기 제1금속배선을 덮도록 제1층간절연막 상에 형성된 제2층간절연막; 상기 제2층간절연막 상에 제1금속배선과 콘택되도록 형성된 제2금속배선; 상기 제2층간절연막 상에 제2금속배선과 이격하여 형성된 패드; 및 상기 제2금속배선과 패드를 연결시키는 옵션 금속배선;을 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 패드부는, 기판의 패드 형성 영역 내에 형성된 소자분리막; 및 상기 소자분리막을 둘러싸도록 사진틀 형상으로 형성되며 접지선(VSS)과 연결되는 픽-업;을 더 포함한다.
여기서, 상기 반도체 기판은 p형 기판이거나, 또는, 패드 형성 영역에 해당하는 부분의 표면 내에 p형 확산영역이 형성된 기판이다.
한편, 상기 적층패턴은 35∼100㎛2의 넓이를 갖는 정사각형 또는 직사각형이다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 패드부를 설명하도록 한다.
도 4는 본 발명의 실시예에 따라 제조한 반도체 소자의 패드부를 도시한 레이아웃도이다.
도 4를 참조하면, 본 발명의 실시예에 따라 제조한 반도체 소자의 패드부는, 사각 모양의 패드 형성 영역을 갖는 반도체 기판(400)과, 상기 반도체 기판(400)의 패드 형성 영역 상에 도트(dot) 타입으로 규칙적으로 배열되게 형성된 옵션 캐패시터용 게이트 절연막과 게이트 도전막의 적층패턴(450)들과, 상기 적층패턴(450)들을 덮도록 형성된 제1층간절연막과, 상기 제1층간절연막 상에 패드 형성 영역의 대각선 방향으로 배열된 적층패턴(450)들과 연결되도록 형성된 제1금속배선(M1)과, 상기 제1금속배선(M1)을 덮도록 제1층간절연막 상에 형성된 제2층간절연막과, 상기 제2층간절연막 상에 제1금속배선(M1)과 콘택되도록 형성된 제2금속배선(M2)과, 상기 제2층간절연막 상에 제2금속배선(M2)과 이격하여 형성된 패드(PAD)와, 상기 제2금속배선(M2)과 패드(PAD)를 연결시키는 옵션 금속배선(OM)로 구성된다.
또한, 상기한 본 발명의 반도체 소자의 패드부는 기판(400)의 패드 형성 영역 내에 형성된 소자분리막과, 상기 소자분리막을 둘러싸도록 사진틀 형상으로 형성되며 제1 및 제2금속배선(M1, M2)에 의해 접지선(VSS)과 연결되도록 형성되는 픽-업(420)을 더 포함한다.
여기서, 상기 게이트 절연막(430)과 게이트 도전막(440)은 각각 옵션 캐패시터를 위한 유전막과 도전막으로서, 그들의 적층패턴(450)은 기판(400)과 더불어 옵션 캐패시터로 작용한다. 그리고, 상기 적층패턴(450)은 35∼100㎛2 정도의 넓이를 갖는 정사각형(6㎛×6㎛ 내지 10㎛×10㎛) 또는 직사각형으로 형성한다.
한편, 상기 반도체 기판(400)은 p형 기판이거나, 또는, 패드 형성 영역에 해당하는 부분의 표면 내에 p형 확산영역이 형성된 기판이다.
도 5는 도 4의 b-b'선에 따른 단면도로서, 이를 참조하면, 앞서 도 4에서 설명한 본 발명의 반도체 소자 패드부의 단면 구조를 알 수 있다. 미설명된 도면부호 400은 반도체 기판을, 410은 소자분리막을, 460은 제1층간절연막을, 그리고, 470은 제2층간절연막을 각각 나타낸다.
이와 같이, 본 발명은 옵션 캐패시터용 유전막과 도전막의 적층패턴(450)을 도트(dot) 타입으로 형성하고, 상기 도트(dot) 타입의 적층패턴(450)들 중에서 대각선 방향으로 배열된 적층패턴(450)들을 연결시키도록 제1금속배선(M1)들을 형성한다.
이 경우, 제1금속배선(M1)의 형성 위치에 따라 제1금속배선(M1)과 연결되는 적층패턴(450)의 수가 달라진다. 도 4를 다시 참조하면, 패드부의 일측 모서리에서 타측 모서리 까지 가로지르는, 즉 패드부 중앙부를 대각선으로 가로지는 제1금속배선의 경우, 아홉 개의 적층패턴(450)과 연결되지만, 패드부의 외곽으로 갈수록 제1금속배선과 연결되는 적층패턴(450)의 수는 감소하고, 패드부 최외곽에서는 제1금속배선이 한 개의 적층패턴(450)과 연결된다. 패드부 일측 최외곽에서 패드부 중앙부를 거쳐 타측 최외곽까지 형성되는 제1금속배선(M1)들이 적층패턴(450)과 연결되는 개수는 각각 1, 3, 5, 7, 9, 9, 7, 5, 3, 1이 된다.
그러므로, 본 발명에서는 옵션 금속배선(OM)의 연결 여부에 따라 패드(PAD)에 연결되는 옵션 캐패시터용 적층패턴(450)의 개수를 1∼50개 까지 변화시킬 수 있다. 만약 두 개의 옵션 캐패시터용 적층패턴(450)을 패드(PAD)와 연결시키고자 한다면 일측 및 타측 최외곽부에 형성된 두 개의 제1금속배선(M1) 만이 패드(PAD)에 연결되도록 옵션 금속배선(OM)을 형성하면 된다.
종래 기술에서는 옵션 캐패시터용 적층패턴을 80㎛2 이상의 넓이를 갖는 바(bar) 타입으로 형성하였지만, 본 발명에서는 옵션 캐패시터용 적층패턴을 약 64㎛2 (8㎛×8㎛) 정도의 넓이를 갖는 도트(dot) 타입으로 형성하고 또 그것들을 대각선 방향으로 연결하기 때문에, 본 발명의 방법을 따르면 캐패시턴스의 최소 조정 가능폭은 종래 보다 20% 이상 감소하게 된다.
그러므로, 본 발명의 옵션 캐패시터를 포함한 반도체 소자의 패드부는 종래의 그것보다 핀간 캐패시턴스를 미세하게 조정할 수 있고, 따라서, 핀간 캐패시턴스 차이에서 기인하는 동작 특성의 열화 문제를 개선할 수 있다.
한편, 도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 패드부를 도시한 레이아웃도로서, 이를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 패드부는 사각 모양의 패드 형성 영역을 갖는 반도체 기판과, 상기 기판의 패드 형성 영역 상에 패드 형성 영역의 대각선 방향으로 형성된 옵션 캐패시터용 게이트 절연막(630)과 게이트 도전막(640)의 적층패턴(650)들과, 상기 적층패턴(650)을 덮도록 형성된 제1층간절연막과, 상기 제1층간절연막 상에 상기 적층패턴(650)의 양측 끝단을 각각과 연결되도록 형성된 제1금속배선(M1)과, 상기 제1금속배선(M1)을 덮도록 제1층간절연막 상에 형성된 제2층간절연막과, 상기 제2층간절연막 상에 제1금속배선(M1)과 콘택되도록 형성된 제2금속배선(M2)과, 상기 제2층간절연막 상에 제2금속배선(M2)과 이격하여 형성된 패드(PAD)와, 상기 제2금속배선(M2)과 패드(PAD)를 연결시키는 옵션 금속배선(OM)로 구성된다.
또한, 상기한 본 발명의 다른 실시예에 따른 반도체 소자의 패드부는 기판의 패드 형성 영역 내에 형성된 소자분리막과, 상기 소자분리막을 둘러싸도록 사진틀 형상으로 형성되며 제1 및 제2금속배선(M1, M2)에 의해 접지선(VSS)과 연결되도록 형성되는 픽-업(620)을 더 포함한다.
상기 본 발명의 다른 실시예의 경우도, 옵션 캐패시터용 적층패턴(650)을 패드부의 대각선 방향으로 형성하기 때문에, 전술한 본 발명의 실시예와 동일한 원리로 캐패시턴스 조정 가능폭이 종래 보다 감소하게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 패드 하단에 형성되는 옵션 캐패시터용 게이트 절연막과 게이트 도전막의 적층패턴을 도트(dot) 타입으로 규칙적으로 배치하고, 상기 도트(dot) 타입의 적층패턴을 금속배선(제1금속배선)으로 대각선으로 연결시켜 각각의 금속배선(제1금속배선)에 콘택되는 적층패턴의 수를 다르게 함으로써, 결과적으로, 종래에 비해 핀간 캐패시턴스를 보다 미세하게 조정할 수 있다. 그러므로, 본 발명은 핀간 캐패시턴스 차이에서 기인하는 동작 특성의 열화 문제를 개선하고, 반도체 소자의 특성을 향상시킬 수 있다.
Claims (4)
- 패드 형성 영역을 갖는 반도체 기판;상기 반도체 기판의 패드 형성 영역 상에 도트(dot) 타입으로 규칙적으로 배열되게 형성된 옵션 캐패시터용 유전막과 도전막의 적층패턴들;상기 적층패턴들을 덮도록 형성된 제1층간절연막;상기 제1층간절연막 상에 패드 형성 영역의 대각선 방향으로 배열된 적층패턴들과 연결되도록 형성된 제1금속배선;상기 제1금속배선을 덮도록 제1층간절연막 상에 형성된 제2층간절연막;상기 제2층간절연막 상에 제1금속배선과 콘택되도록 형성된 제2금속배선;상기 제2층간절연막 상에 제2금속배선과 이격하여 형성된 패드; 및상기 제2금속배선과 패드를 연결시키는 옵션 금속배선;을 포함하는 것을 특징으로 하는 반도체 소자의 패드부.
- 제 1 항에 있어서, 상기 기판의 패드 형성 영역 내에 형성된 소자분리막; 및 상기 소자분리막을 둘러싸도록 사진틀 형상으로 형성되며 접지선(VSS)과 연결되는 픽-업;을 더 포함하는 것을 특징으로 하는 반도체 소자의 패드부.
- 제 1 항에 있어서, 상기 반도체 기판은 p형 기판이거나, 또는, 패드 형성 영역에 해당하는 부분의 표면 내에 p형 확산영역이 형성된 기판인 것을 특징으로 하는 반도체 소자의 패드부.
- 제 1 항에 있어서, 상기 적층패턴은 35∼100㎛2의 넓이를 갖는 정사각형 또는 직사각형인 것을 특징으로 하는 반도체 소자의 패드부.
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