JP2011066126A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】半導体記憶装置の周辺回路領域における配線間の寄生容量を低減する。
【解決手段】配線パターンを有する配線層４２，４６と、配線層４２，４６内の配線パターン間の非配線領域に形成された空洞４８と、空洞４８を画定する壁部の少なくとも一部を形成する絶縁膜４９と、を備えた周辺回路領域４０と、メモリセル領域２０と、を有している。
【選択図】図１

Description

本発明は、半導体記憶装置およびその製造方法に関する。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表される半導体記憶装置は、一般的に、情報を記憶させるメモリセル領域と、このメモリセル領域への情報の書き込み、読み出し等を制御する周辺回路領域とから構成されている。

近年、このような半導体記憶装置では、記憶容量の大容量化の要求が年々高まっており、そのために、半導体記憶装置の小型化および微細化が行われている。しかしながら、この小型化および微細化は、配線間隔を狭めることで、配線間の寄生容量を増大させ、信号遅延を増大させるという問題を引き起こすことになる。

この信号遅延の問題に対処するために、例えば、特許文献１および特許文献２には、配線間の寄生容量を低減する目的で、電極または配線層間に空洞を形成する方法が開示されている。

特開２００１−１５６２６７号公報 特開２００２−３４３８６２号公報

しかしながら、上述の方法では、メモリセル領域の、ゲート電極（ワード線）やコンタクトプラグなどの配線間の寄生容量を低減することが前提であって、他の配線層、特に周辺回路領域の配線層については何ら考慮されていない。すなわち、周辺回路領域の配線層に起因する信号遅延の問題に対しては、何の解決策も与えられていない。したがって、周辺回路領域の配線層においても、配線間の寄生容量を低減することが求められている。

上述した課題を解決するために、本発明の半導体記憶装置は、配線パターンを有する配線層と、配線層内の配線パターン間の非配線領域に形成された空洞と、空洞を画定する壁の少なくとも一部を形成する絶縁膜と、を備えた周辺回路領域と、メモリセル領域と、を有している。

また、周辺回路領域と、メモリセル領域とを有する、本発明の半導体記憶装置の製造方法は、周辺回路領域に、配線パターンを有する配線層を形成するステップと、配線パターン間の非配線領域を埋め込むように層間絶縁膜を形成した後、配線層の上方に第１の絶縁膜を形成するステップと、第１の絶縁膜に層間絶縁膜を露出させる開口部を形成し、開口部を通じて層間絶縁膜を除去することで、非配線領域に空洞を形成するステップと、層間絶縁膜を除去した後、第１の絶縁膜上に、空洞を埋め込まないように第２の絶縁膜を形成するステップと、を含んでいる。

このような半導体記憶装置では、周辺回路領域の配線層の非配線領域に、製造工程でその非配線領域を埋め込んでいた層間絶縁膜とは別の絶縁膜（第２の絶縁膜）によって画定された空洞が形成されている。これにより、周辺回路領域における配線間の寄生容量を低減することが可能となる。

以上のように、本発明によれば、半導体記憶装置の周辺回路領域における配線間の寄生容量を低減することができる。

本発明の半導体記憶装置としてのＤＲＡＭの第１の実施形態を概略的に示す断面図である。 第１の実施形態におけるＤＲＡＭの製造方法の一工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図２の工程に続く工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図３の工程に続く工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図４の工程に続く工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図５の工程に続く工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図６の工程に続く工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図７の工程に続く工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図８の工程に続く工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図９の工程に続く工程を示す図である。 第１の実施形態におけるＤＲＡＭの製造方法の、図１０の工程に続く工程を示す図である。 本発明の半導体記憶装置としてのＤＲＡＭの第２の実施形態を概略的に示す断面図である。 第２の実施形態におけるＤＲＡＭの製造方法の一工程を示す図である。 第２の実施形態におけるＤＲＡＭの製造方法の、図１３の工程に続く工程を示す図である。 第２の実施形態におけるＤＲＡＭの製造方法の、図１４の工程に続く工程を示す図である。 第２の実施形態におけるＤＲＡＭの製造方法の、図１５の工程に続く工程を示す図である。 本発明の半導体記憶装置としてのＤＲＡＭの第３の実施形態を概略的に示す断面図である。 第２の実施形態におけるＤＲＡＭの製造方法の一工程を示す図である。 第２の実施形態におけるＤＲＡＭの製造方法の、図１８の工程に続く工程を示す図である。 第２の実施形態におけるＤＲＡＭの製造方法の、図１９の工程に続く工程を示す図である。 本発明の半導体記憶装置としてのＤＲＡＭの第４の実施形態を概略的に示す断面図である。 本発明の半導体記憶装置としてのＤＲＡＭの第５の実施形態を概略的に示す断面図である。 本発明の半導体記憶装置としてのＤＲＡＭの第６の実施形態を概略的に示す断面図である。

以下、図面を参照しながら、本発明の実施の形態について説明する。

本明細書では、本発明の半導体記憶装置として、メモリセル領域の容量コンタクトプラグとキャパシタ下部電極とを接続する容量コンタクトパッドと同一の層（配線層）が設けられた周辺回路領域を有するＤＲＡＭを例に挙げて説明する。

［第１の実施形態］
図１は、第１の実施形態におけるＤＲＡＭ１０を概略的に示す断面図であり、基板に対して垂直な方向で切断した断面を示している。

本実施形態のＤＲＡＭ１０は、メモリセル領域２０と周辺回路領域４０とから構成されている。本明細書では、特に言及しない限り、それぞれの領域における同じ符号は、同一の層を示すことにする。

まず、メモリセル領域２０の膜構成について説明する。

図１の左側に示すメモリセル領域２０には、シリコンからなる半導体基板１１の拡散領域１１ａ上に、２つのトランジスタが設けられている。それぞれのトランジスタは、ゲート酸化膜（図示せず）を介して積層されたゲート電極（ワード線）１２と、ソース／ドレイン領域として機能するシリコンエピタキシャル層２１ａ，２１ｂとから構成されている。本実施形態では、ゲート電極１２は、ポリシリコン１２ａとタングステンシリサイド１２ｂとが順次積層された、いわゆるポリサイド構造を有している。また、タングステンシリサイド１２ｂ上には、ゲート電極１２の抵抗を低減するためのタングステン１２ｃが設けられている。ゲート電極１２の周囲は、窒化シリコンからなるゲートキャップ絶縁層１７で被覆されている。

ソース／ドレイン領域（シリコンエピタキシャル層）は、その一方２１ａが、コンタクトプラグ２２ａを介して、容量コンタクトプラグ２３に接続されている。また、他方２１ｂは、コンタクトプラグ２２ｂおよびコンタクト２４を介して、タングステンからなるビット線２５に接続されている。ビット線２５上には、窒化シリコンからなる配線加工用のハードマスク２６が形成され、それらの周囲には、窒化シリコンからなるサイドウォール２７が形成されている。上記のコンタクトプラグ２２ａ，２２ｂと、容量コンタクトプラグ２３と、コンタクト２４と、ビット線２５と、ハードマスク２６と、サイドウォール２７とは、層間絶縁膜１３ｂ−１３ｄに形成されている。ここで、層間絶縁膜１３ｂ，１３ｃは、酸化シリコン（１３ｂ，１３ｃ）から構成され、層間絶縁膜１３ｄは、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ，塗布絶縁材料）から構成されている。

容量コンタクトプラグ２３は、窒化シリコンからなるシリンダストッパ膜１４に覆われた容量コンタクトパッド２８によって、キャパシタのキャパシタ下部電極２９に接続されている。

キャパシタ下部電極２９の表面上には、容量膜３１、キャパシタ上部電極を含むプレート電極サポート膜３２、プレート電極３３が積層されている。これらは、層間絶縁膜１３ｆで埋め込まれ、その上にＣｕストッパ膜１５と低誘電率膜１６とが設けられている。

次に、周辺回路領域４０の膜構成について説明する。

図１の右側に示す周辺回路領域４０も、同様に、ＳＯＤからなる層間絶縁膜１３ａ中に、メモリセル領域２０に形成されているのと同じ構造のゲート電極１２と、ゲート電極１２の周囲に形成されたゲートキャップ絶縁層１７とを有している。

周辺回路領域４０の拡散領域１１ａおよびゲート電極１２は、層間絶縁膜１３ａ−１３ｃを貫通するコンタクトプラグ４１ａ，４１ｂによって、層間絶縁膜１３ｄに形成されたタングステンからなる第２の配線層４２に接続されている。周辺回路領域４０の第２の配線層４２は、メモリセル領域２０のビット線と同一の層である。

第２の配線層４２上には、メモリセル領域２０と同様に、配線加工用のハードマスク４３が形成され、それらの周囲には、窒化シリコンからなるサイドウォール４４が形成されている。その一方で、第２の配線層４２は、ハードマスク４３および層間絶縁膜１３ｄに形成されたコンタクトプラグ４５ａによって、第１の配線層４６に接続されている。

第１の配線層４６上には、窒化シリコンからなるシリンダストッパ膜１４を介して、窒化シリコンからなるウェットストッパ膜（第１の絶縁膜）４７が設けられている。これらのシリンダストッパ膜１４およびウェットストッパ膜４７によって囲まれた、第１の配線層４６の配線パターン間の非配線領域には、空洞４８が形成されている。

空洞４８を画定する壁の少なくとも一部は、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ、テトラエトキシシラン）からなるＴＥＯＳ膜（第２の絶縁膜）４９によって形成されている。ＴＥＯＳ膜４９は、ウェットストッパ膜４７の、配線パターン間の非配線領域に開口する開口部５１を閉鎖するように形成されている。このことが、本発明の大きな特徴の一つである。すなわち、ＴＥＯＳ膜４９は、ＴＥＯＳ膜４９がウェットストッパ膜４７上に成膜される際に、ウェットストッパ膜４７の開口部５１から配線パターン間の非配線領域（空洞が形成された領域）に侵入する。しかしながら、非配線領域がＴＥＯＳ膜４９で完全に埋め込まれる前に、ＴＥＯＳ膜４９がウェットストッパ膜４７の開口部５１を閉鎖することで、非配線領域には空洞４８が形成されることになる。このことについては、後で詳述する。

第１の配線層４６は、ウェットストッパ膜４７とＴＥＯＳ膜４９と層間絶縁膜１３ｅ，１３ｆとを貫通するスルーホール５２によって、Ｃｕバリア膜５３とＣｕ配線５４とに接続されている。Ｃｕ配線５４は、層間絶縁膜１３ｆ上にＣｕストッパ膜１５を介して形成された、Ｃｕ配線５４の配線間容量を低減するための低誘電率層１６に埋め込まれている。

以上のように、第１の配線層４６の配線パターン間の非配線領域には、壁がＴＥＯＳ膜４９によって画定された空洞４９が形成されている。この空洞４８によって、第１の配線層４６の配線パターン間の領域を低誘電率化することができ、寄生容量を低減することが可能となる。

また、本実施形態では、周辺回路領域４０の第１の配線層４６が、メモリセル領域２０の容量コンタクトプラグ２３とキャパシタ下部電極２９とを接続する容量コンタクトパッド２８と同一の層として形成されている。このことで、層間絶縁膜１３ｅ，１３ｆに形成されるスルーホール５２の深さを、第１の配線層４６が形成されない場合と比べて、低減することが可能となる。これにより、スルーホール５２を形成する際に、エッチング時のアスペクト比を減らすことで、エッチング加工の負担を軽減することが可能となる。

次に、図２から図１１を参照しながら、本実施形態におけるＤＲＡＭの製造方法について説明する。ここでは、本発明の特徴部分となる、層間絶縁膜１３ｃよりも上層での製造方法について詳細に説明する。

図２から図１１は、本実施形態に係るＤＲＡＭの製造方法の各工程におけるＤＲＡＭの概略断面図であり、それぞれ基板に対して垂直な方向で切断した断面を示している。

まず、図２に示すように、メモリセル領域２０では、層間絶縁膜１３ｃ中に、コンタクトプラグ２２ｂに接続するコンタクト２４まで形成する。一方、周辺回路領域４０では、層間絶縁膜１３ａ−１３ｃを貫通して拡散領域１１ａに接続するコンタクトプラグ４１ａと、層間絶縁膜１３ｂ，１３ｃおよびゲートキャップ絶縁層１７を貫通してゲート電極１２に接続するコンタクトプラグ４１ｂとまで形成する。

次に、図３に示すように、メモリセル領域２０ではビット線１１となり、周辺回路領域４０では第２の配線層４２となるタングステンを層間絶縁膜１３ｃ上に成膜する。その上に、ハードマスク２６，４３となる窒化シリコンを成膜した後、リソグラフィとドライエッチングによって、それぞれのパターンを形成する。こうして、メモリセル領域２０ではコンタクト２４を介してコンタクトプラグ２２ｂに接続するビット線１１を形成し、周辺回路領域４０ではコンタクトプラグ４１ａ，４１ｂに接続する第２の配線層４２を形成する。その後、窒化シリコンを成膜し、エッチバックすることで、ビット線１１および第２の配線層のサイドウォール２７，４４を形成する。ここで、周辺回路領域４０におけるハードマスク４３上部の窒化シリコンは除去されている。これにより、第２の配線層４２と後述する上部の配線層との接続することが可能となる。そして、これらを埋め込むように、ＳＯＤからなる層間絶縁膜１３ｄを成膜して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって層間絶縁膜１３ｄの表面を平坦化する。

次に、図４に示すように、リソグラフィとドライエッチングによって、メモリセル領域２０および周辺回路領域４０にそれぞれホール３４，５５，５６を形成する。メモリセル領域２０では、層間絶縁膜１３ｃ，１３ｄを貫通してコンタクトプラグ２２ａを露出させるホール３４を形成する。周辺回路領域４０では、ハードマスク４３を貫通して第２の配線層４２を露出させるホール５５と、層間絶縁膜１３ｄを貫通してコンタクトプラグ４１ｂを露出させるホール５６とを形成する。

その後、図５に示すように、各ホール３４，５５，５６に導電性材料を埋め込み、ＣＭＰによって余剰な導電性材料を除去する。こうして、メモリセル領域２０では、コンタクトプラグ２２ａに接続する容量コンタクトプラグ２３を形成し、周辺回路領域４０では、第２の配線層４２およびコンタクトプラグ４１ａに接続するコンタクトプラグ４５ａ，４５ｂを形成する。

次に、図６に示すように、スパッタ法によって、厚さ１０ｎｍのタングステンナイトライドと、厚さ４０ｎｍのタングステンとを層間絶縁膜１３ｄ上に成膜した後、リソグラフィとドライエッチングによって、それぞれのパターンを形成する。こうして、メモリセル領域２０では容量コンタクトプラグ２３に接続する容量コンタクトパッド２８を形成し、周辺回路領域４０ではコンタクトプラグ４５ａ，４５ｂに接続する第１の配線層４６を形成する。そして、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、厚さ５０ｎｍの窒化シリコンを成膜し、シリンダストッパ膜１４を形成する。

ここで、図７に示すように、シリンダストッパ膜１４がその上に形成された第１の配線層４６の配線パターン間の非配線領域を埋め込むように、プラズマＣＶＤ法によって、厚さ５０ｎｍの酸化シリコンからなる層間絶縁膜１３ｇを形成する。そして、ＣＭＰによって表面を平坦化した層間絶縁膜１３ｇ上に、減圧ＣＶＤ法によって、厚さ５０ｎｍの窒化シリコンからなるウェットストッパ膜（第１の絶縁膜）４７を成膜する。

なお、これ以降、後述する図９までに周辺回路領域４０に形成される膜は、メモリセル領域２０には、最終的には除去されるなどして形成されない。そのため、図７から図９においては、メモリセル領域２０で行われるプロセスについては図示を省略し、以下ではその説明も省略する。

次に、図８に示すように、リソグラフィとドライエッチングによって、ウェットストッパ膜４７に、第１の配線層４６の非配線領域に開口して層間絶縁膜１３ｇを露出させる開口部５１を形成する。その後、５〜５０％濃度のフッ酸水溶液によるウェットエッチングを行い、開口部５１を通じて、層間絶縁膜１３ｇを除去する。このようなウェットエッチングでは、酸化シリコン（層間絶縁膜１３ｇ）のエッチングレートが、窒化シリコン（ウェットストッパ膜４７）のエッチングレートよりも高い。そのため、窒化シリコンからなるウェットストッパ膜４７が除去される前に、開口部５１から流入するエッチング液によって、酸化シリコンからなる層間絶縁膜１３ｇが除去される。このようにして、第１の配線層４６の配線パターン間の領域に空洞４８（図９参照）を形成する。なお、第１の配線層４６より下層の層間絶縁膜１３ｄは、窒化シリコンからなるシリコンストッパ膜１４によってエッチング液から保護されるため除去されることはない。

その後、図９に示すように、ウェットストッパ膜４７上に、プラズマＣＶＤ法によって、ＴＥＯＳからなるＴＥＯＳ膜（第２の絶縁膜）４９を成膜する。このとき、ＴＥＯＳ膜４９の成膜は、最適な成膜条件によって、ＴＥＯＳ膜４９が、空洞４８を完全に埋め込む前に、ウェットストッパ膜４７の開口部５１で詰まり、開口部５１を閉鎖するように行う。これにより、第１の配線層４６の非配線領域に空洞４８が形成された状態を維持したまま、それよりも上部の層を成膜することが可能となる。

次に、砒素リンケイ酸ガラスと酸化シリコンとの積層膜からなる層間絶縁膜１３ｅを成膜する。このとき、層間絶縁膜１３ｅは、メモリセル領域２０ではシリンダストッパ膜１４上に形成され（図示せず）、周辺回路領域４０では、図１０に示すように、ＴＥＯＳ膜４９上に形成される。ここで、周辺回路領域４０では、ＴＥＯＳ膜４９がウェットストッパ膜４７の開口部５１を閉鎖しているため、空洞４８が層間絶縁膜１３ｅで埋め込まれることはない。

層間絶縁膜１３ｅを形成した後で、メモリセル領域２０では、リソグラフィとドライエッチングによって、容量コンタクトパッド２８を露出させるホール（図示せず）を形成し，そのホールを埋め込むように、キャパシタ下部電極２９となる膜を成膜する。そして、リソグラフィとドライエッチングによって、筒状のキャパシタ下部電極２９を形成した後、層間絶縁膜１３ｅをウェットエッチングによって除去する。その後、筒状のキャパシタ下部電極２９の表面を覆うように容量膜３１を形成し、これらを埋め込むようにプレート電極サポート膜（上部電極）３２を形成する。その上に、プレート電極３３となる膜を成膜し、リソグラフィとドライエッチングによってパターンを形成して、プレート電極３３を形成する。

次に、プラズマＣＶＤ法によって、酸化シリコンからなる層間絶縁膜１３ｆを形成する。これにより、メモリセル領域２０ではプレート電極３３のパターンが埋め込まれ、周辺回路領域４０では層間絶縁膜１３ｅ上に層間絶縁膜１３ｆが堆積される。その後、ＣＭＰによって、層間絶縁膜１３ｆの表面を平坦化する。

ここで、周辺回路領域４０では、リソグラフィとドライエッチングによって、層間絶縁膜１３ｆ，１３ｅ、ＴＥＯＳ膜４９、ウェットストッパ膜４７、およびシリンダストッパ膜１４を貫通して第１の配線層４６を露出させるホール５７を形成する。本実施形態では、上述したように、周辺回路領域４０の配線層として、メモリセル領域２０の容量コンタクトパッド２８と同一の層（第１の配線層４６）を形成していることで、エッチングすべきスルーホールの深さが、第１の配線層４６を形成しない場合と比べて低減されている。それにより、ここでのエッチング加工の負担を軽減することが可能となる。

その後、ホール５７に導電性材料を埋め込み、ＣＭＰによって余剰な導電性材料を除去する。こうして、第１の配線層４６に接続するスルーホール５２を形成する。

次に、図１１に示すように、層間絶縁膜１３ｆ上に、Ｃｕストッパ膜１５と低誘電率膜１６とを成膜する。そして、周辺回路領域４０では、リソグラフィとドライエッチングによって、低誘電率膜１６とＣｕストッパ膜１５とを貫通してスルーホール５２を露出させるホール５８を形成する。そのホール５８に、Ｃｕバリア膜５３を成膜した後、Ｃｕを埋め込み、ＣＭＰによって余剰なＣｕを除去してＣｕ配線５４を形成する。このようにして、ＤＲＡＭ１０が完成する。

［第２の実施形態］
次に、本発明の第２の実施形態について説明する。

本実施形態のＤＲＡＭが図１に示す第１の実施形態のＤＲＡＭと異なる点は、空洞がメモリセル領域のビット線と同一の層である第２の配線層の配線パターン間の領域に形成されている点、および、これに伴い、空洞近傍の絶縁膜の構成が一部変更されている点である。

図１２は、第２の実施形態におけるＤＲＡＭの周辺回路領域を概略的に示す縦断面図であり、基板に対して垂直な方向で切断した断面を示している。なお、本実施形態におけるメモリセル領域は、第１の実施形態と同様の構成であるため、図示は省略する。

本実施形態では、層間絶縁膜１３ｃと第２の配線層４２との間に、窒化シリコンからなるウェットストッパ膜６１が設けられ、第２の配線層４２上に、窒化シリコンからなるウェットストッパ膜（第１の絶縁膜）６２が設けられている。空洞４８は、これらのウェットストッパ膜６１，６２に囲まれた、第２の配線層４２の配線パターン間の領域に形成されている。空洞４８を画定する壁の少なくとも一部を形成するＴＥＯＳ膜４９は、ウェットストッパ膜６２の開口部６４を閉鎖すると共に、第１の配線層４６の配線パターンを埋め込むように、ウェットストッパ膜６２上に設けられている。

このように、第２の配線層４２の配線パターン間の非配線領域に、ＴＥＯＳ膜４９によって画定された空洞４９が形成されていることで、第２の配線層４２の配線パターン間の容量を低減することができ、信号遅延を抑制することが可能となる。

さらに、第１の配線層４６上には、第１の実施形態と同様に、シリンダストッパ膜１４が形成されている。しかしながら、本実施形態のシリンダストッパ膜１４は、第１の実施形態のように、第１の配線層４６の配線パターンに沿って形成されていない。また、ウェットストッパ膜６２の開口部６４近傍の、シリンダストッパ膜１４とＴＥＯＳ膜４９との間の隙間部分には、層間絶縁膜１３ｈが形成されている。

なお、上記以外の構成については、第１の実施形態と同様であり、本実施形態によって得られる効果についても、第１の実施形態と同様である。

次に、第２の実施形態におけるＤＲＡＭの製造方法について説明する。

図１３から図１６は、本実施形態に係るＤＲＡＭの製造方法の一部工程におけるＤＲＡＭの概略断面図であり、それぞれ基板に対して垂直な方向で切断した断面を示している。

本実施形態に係るＤＲＡＭの製造方法は、図１３に示す工程までは、層間絶縁膜１３ｃ上に、窒化シリコンからなるウェットストッパ膜６１を形成することを除いて、第１の実施形態における図５までの工程と同様である。

次に、図１４に示すように、層間絶縁膜１３ｄ上に、減圧ＣＶＤ法によって、厚さ５０ｎｍの窒化シリコンからなるウェットストッパ膜６２を形成する。そして、リソグラフィとドライエッチングによって、ウェットストッパ膜６２に、第２の配線層６４の非配線領域に開口して層間絶縁膜１３ｄを露出させる開口部６４を形成する。その後、５〜５０％濃度のフッ酸水溶液によるウェットエッチングを行い、開口部６４を通じて、層間絶縁膜１３ｄを除去する。このようなウェットエッチングでは、ＳＯＤ（層間絶縁膜１３ｄ）のエッチングレートが、窒化シリコン（ウェットストッパ膜６２）のエッチングレートよりも高い。そのため、窒化シリコンからなるウェットストッパ膜６２が除去される前に、開口部６４から流入するエッチング液によって、ＳＯＤからなる層間絶縁膜１３ｄが除去される。このようにして、第２の配線層４２の配線パターン間の領域に空洞４８（図１５参照）を形成する。なお、第２の配線層４２より下層の層間絶縁膜１３ｃは、窒化シリコンからなるウェットストッパ膜６１によってエッチング液から保護されるため除去されることはない。

その後、図１５に示すように、ウェットストッパ膜６２上に、プラズマＣＶＤ法によって、ＴＥＯＳからなるＴＥＯＳ膜（第２の絶縁膜）４９を成膜する。このとき、ＴＥＯＳ膜４９の成膜は、最適な成膜条件によって、ＴＥＯＳ膜４９が、空洞４８を完全に埋め込む前に、ウェットストッパ膜６２の開口部６４で詰まり、開口部６４を閉鎖するように行う。これにより、第２の配線層４２の非配線領域に空洞４８が形成された状態を維持したまま、それよりも上部の層を成膜することが可能となる。

次に、図１６に示すように、ＴＥＯＳ膜４９上に層間絶縁膜１３ｈを形成した後、層間絶縁膜１３ｈをＣＭＰによって平坦化する。その後、第１の実施形態における図６に示す工程と同様の手順で、第１の配線層４６とシリンダストッパ膜１４とを形成する。

これ以降については、第１の実施形態と同様の工程（図１０および図１１に示す工程）を経て、図１２に示すＤＲＡＭ１０が完成する。

［第３の実施形態］
次に、本発明の第３の実施形態について説明する。

図１７は、第３の実施形態におけるＤＲＡＭの周辺回路領域を概略的に示す縦断面図であり、基板に対して垂直な方向で切断した断面を示している。なお、本実施形態においても、メモリセル領域は第１の実施形態と同様の構成であるため、図示は省略する。

本実施形態は、第１の実施形態の構成と第２の実施形態の構成とを組み合わせた構成を有している。すなわち、空洞４８が、第１の配線層４６内の配線パターン間と、第２の配線層４２内の配線パターン間との両方の非配線領域に形成されている。これによって、本実施形態では、第１の配線層４６および第２の配線層４２の両方の配線パターン間の容量を低減することができるため、信号遅延をより抑制することが可能となる。

この組み合わせに伴って、本実施形態の異なる点は、第１の配線層４６上に形成されている膜が、第１の実施形態におけるシリンダストッパ膜１４ではなく、開口部６４を有するウェットストッパ膜６２である点である。加えて、ＴＥＯＳ膜４９が、２つの開口部５１，６４のうち、上側のウェットストッパ膜４７の開口部５１のみを閉鎖している点も、本実施形態の異なる点である。これら以外のほとんどの構成や得られる効果については、第１の実施形態または第２の実施形態のいずれかの構成と同様である。

図１８から図２０は、本実施形態に係るＤＲＡＭの製造方法の一部工程におけるＤＲＡＭの概略断面図であり、それぞれ基板に対して垂直な方向で切断した断面を示している。

本実施形態では、まず、第２の実施形態における図１３に示す状態まで、ＤＲＡＭの製造を行う。

その後、図１８に示すように、第１の実施形態における図６および図７に示す工程と同様の手順で、層間絶縁膜１３ｄ上に、第１の配線層４６とシリンダストッパ膜１４と層間絶縁膜１３ｇとウェットストッパ膜４７とを順次形成する。

次に、図１９に示すように、リソグラフィとドライエッチングによって、第２の配線層６４の非配線領域の層間絶縁膜１３ｄが露出するように、ウェットストッパ膜６２およびシリンダストッパ膜１４に、それぞれ開口部５１，７１を形成する。その後、５〜５０％濃度のフッ酸水溶液によるウェットエッチングを行い、開口部５１，７１を通じて、層間絶縁膜１３ｇ，１３ｄを除去する。このようなウェットエッチングでは、ＳＯＤ（層間絶縁膜１３ｄ）および酸化シリコン（層間絶縁膜１３ｇ）のエッチングレートが、窒化シリコン（ウェットストッパ膜６２）のエッチングレートよりも高い。そのため、窒化シリコンからなるウェットストッパ膜６２およびシリンダストッパ膜１４が除去される前に、開口部５１，７１から流入するエッチング液によって、ＳＯＤからなる層間絶縁膜１３ｄと酸化シリコンからなる層間絶縁膜１３ｇとが除去される。このようにして、第１の配線層４６の配線パターン間の領域と、第２の配線層４２の配線パターン間の領域とに空洞４８（図２０参照）を形成する。

その後、図２０に示すように、第１の実施形態における図９に示す工程と同様の手順で、ウェットストッパ膜４７上にＴＥＯＳ膜４９を成膜する。

これ以降については、第１の実施形態と同様の工程（図１０および図１１に示す工程）を経て、図１７に示すＤＲＡＭ１０が完成する。

［第４の実施形態］
次に、本発明の第４の実施形態について説明する。

本実施形態は、図１に示す第１の実施形態に対して、容量コンタクトパッドおよび第１の配線層の構成を変更した変形例である。

図２１は、第４の実施形態におけるＤＲＡＭを概略的に示す断面図であり、基板に対して垂直な方向で切断した断面を示している。

本実施形態では、図１に示す第１の実施形態の場合と比べて、メモリセル領域２０の容量コンタクトパッド２８および周辺回路領域４０の第１の配線層４６の膜厚が大きくなっている。具体的には、第１の実施形態では厚さ５０ｎｍであった容量コンタクトパッド２８および第１の配線層４６を、本実施形態では厚さ４００ｎｍ（タングステンが厚さ１０ｎｍ、タングステンナイトライドが厚さ３９０ｎｍ）で形成している。これにより、本実施形態では、キャパシタ容量を増大させることが可能となる。すなわち、容量コンタクトパッド２８の材料をキャパシタ下部電極２９の材料と同じにすることで、容量コンタクトパッド２８の側面部分だけ、実質的に下部電極の面積を拡大することができ、その結果、キャパシタ容量の増大につながることになる。

上記以外の構成および得られる効果については、第１の実施形態と同様である。また、本実施形態のＤＲＡＭの製造方法についても、上記の膜厚を変更することを除いて、第１の実施形態と同様である。

［第５の実施形態］
図２２は、第５の実施形態におけるＤＲＡＭの周辺回路領域を概略的に示す断面図であり、基板に対して垂直な方向で切断した断面を示している。なお、本実施形態におけるメモリセル領域は、第４の実施形態と同様の構成であるため、図示は省略する。

本実施形態は、第１の実施形態に対して第４の実施形態で行った構成の変更を、第２の実施形態に対して行った変形例である。すなわち、本実施形態では、図１２に示す第２の実施形態の場合と比べて、周辺回路領域４０の第１の配線層４６（およびメモリセル領域２０の容量コンタクトパッド２８）の膜厚が大きくなっている。また、本実施形態では、ＴＥＯＳ膜４９上に、第２の実施形態における層間絶縁膜１３ｈではなく、層間絶縁膜１３ｅ’が設けられており、第１の配線層４６は、このＴＥＯＳ膜４９と層間絶縁膜１３ｅ’とに埋め込まれている。この点も、第２の実施形態と異なる点である。

上記以外の構成については、第２の実施形態と同様であり、本実施形態のＤＲＡＭの製造方法についても、上記の膜厚を変更することと、ＴＥＯＳ膜４９上に層間絶縁膜１３ｅを形成した後で第１の配線層４６を成膜することとを除いて、第２の実施形態と同様である。また、本実施形態によって得られる効果については、第４の実施形態と同様である。

［第６の実施形態］
図２３は、第５の実施形態におけるＤＲＡＭの周辺回路領域を概略的に示す断面図であり、基板に対して垂直な方向で切断した断面を示している。なお、本実施形態においても、メモリセル領域は第４の実施形態と同様の構成であるため、図示は省略する。

本実施形態は、第１の実施形態に対して第４の実施形態で行った構成の変更を、第３の実施形態に対して行った変形例である。すなわち、本実施形態では、図１７に示す第３の実施形態の場合と比べて、周辺回路領域４０の第１の配線層４６（およびメモリセル領域２０の容量コンタクトパッド２８）の膜厚が大きくなっている。これ以外の構成については、第３の実施形態と同様であり、本実施形態のＤＲＡＭの製造方法についても、上記の膜厚を変更することを除いて、第３の実施形態と同様である。また、本実施形態によって得られる効果については、第４の実施形態と同様である。

１０ ＤＲＡＭ
１１ 半導体基板
１１ａ 拡散領域
１２ ゲート電極
１２ａ ポリシリコン
１２ｂ タングステンシリサイド
１２ｃ タングステン
１３ａ−１３ｈ 層間絶縁膜
１４ シリンダストッパ膜
１５ Ｃｕストッパ膜
１６ 低誘電率膜
１７ ゲートキャップ絶縁膜
２０ メモリセル領域
２１ａ，２１ｂ シリコンエピタキシャル層
２２ａ，２２ｂ，４１ａ，４１ｂ，４５ａ，４５ｂ コンタクトプラグ
２３ 容量コンタクトプラグ
２４ コンタクト
２５ ビット線
２６，４３ ハードマスク
２７，４４ サイドウォール
２８ 容量コンタクトパッド
２９ キャパシタ下部電極
３１ 容量膜
３２ プレート電極サポート膜
３３ プレート電極
３４，５５−５８ ホール
４０ 周辺回路領域
４２ 第２の配線層
４６ 第１の配線層
４７，６１，６２ ウェットストッパ膜
４８ 空洞
４９ ＴＥＯＳ膜
５１，６４，７１ 開口部
５２ スルーホール
５３ Ｃｕバリア膜
５４ Ｃｕ配線

Claims (23)

1. 配線パターンを有する配線層と、該配線層内の前記配線パターン間の非配線領域に形成された空洞と、該空洞を画定する壁の少なくとも一部を形成する絶縁膜と、を備えた周辺回路領域と、メモリセル領域と、を有する半導体記憶装置。
2. 前記配線層が、前記周辺回路領域のコンタクトプラグとスルーホールとを接続する複数の層の１つであって、前記コンタクトプラグまたは前記スルーホールに接続されている、請求項１に記載の半導体記憶装置。
3. 前記配線層が、前記メモリセル領域の容量コンタクトプラグとキャパシタ下部電極とを接続する容量コンタクトパッドと同一の層であり、前記スルーホールが、前記配線層上に設けられている、請求項２に記載の半導体記憶装置。
4. 前記配線層が、前記メモリセル領域のビット線と同一の層であって、前記コンタクトプラグ上に設けられている、請求項２に記載の半導体記憶装置。
5. 前記絶縁膜がテトラエトキシシランからなる、請求項１から４のいずれか１項に記載の半導体記憶装置。
6. 配線パターンを有する配線層と、該配線層内の前記配線パターン間の非配線領域に形成された空洞と、前記配線層の上方に設けられ、前記非配線領域に開口する開口部を有する第１の絶縁膜と、該第１の絶縁膜上に前記開口部を閉鎖するように設けられると共に、前記空洞を画定する壁の少なくとも一部を形成する第２の絶縁膜と、を備えた周辺回路領域と、メモリセル領域と、を有する半導体記憶装置。
7. 前記配線層が、前記周辺回路領域のコンタクトプラグとスルーホールとを接続する複数の層の１つであって、前記コンタクトプラグまたは前記スルーホールに接続されている、請求項６に記載の半導体記憶装置。
8. 前記配線層が、前記メモリセル領域の容量コンタクトプラグとキャパシタ下部電極とを接続する容量コンタクトパッドと同一の層であり、前記スルーホールが、前記配線層上に設けられている、請求項７に記載の半導体記憶装置。
9. 前記配線層が、前記メモリセル領域のビット線と同一の層であって、前記コンタクトプラグ上に設けられている、請求項７に記載の半導体記憶装置。
10. 前記第１の絶縁膜が窒化シリコンからなる、請求項６から９のいずれか１項に記載の半導体記憶装置。
11. 前記第２の絶縁膜がテトラエトキシシランからなる、請求項６から１０のいずれか１項に記載の半導体記憶装置。
12. それぞれが配線パターンを有する第１および第２の配線層であって、該第１の配線層が該第２の配線層の上方に設けられた第１および第２の配線層と、前記第１の配線層内の前記配線パターン間の非配線領域および前記第２の配線層内の前記配線パターン間の非配線領域の少なくとも一方に形成された空洞と、該空洞を画定する壁の少なくとも一部を形成する絶縁膜と、を備えた周辺回路領域と、メモリセル領域と、を有する半導体記憶装置。
13. 前記空洞が、前記第１の配線層内の前記配線パターン間の前記非配線領域と、前記第２の配線層内の前記配線パターン間の前記非配線領域とに形成されている、請求項１２に記載の半導体記憶装置。
14. 前記第１および第２の配線層が、前記周辺回路領域のコンタクトプラグとスルーホールとを接続する複数の層を構成する、請求項１２または１３に記載の半導体記憶装置。
15. 前記第１の配線層が、前記メモリセル領域の容量コンタクトプラグとキャパシタ下部電極とを接続する容量コンタクトパッドと同一の層であり、前記スルーホールが、前記第１の配線層上に設けられ、
    前記第２の配線層が、前記メモリセル領域のビット線と同一の層であって、前記コンタクトプラグ上に設けられている、請求項１４に記載の半導体記憶装置。
16. 前記絶縁膜がテトラエトキシシランからなる、請求項１２から１５のいずれか１項に記載の半導体記憶装置。
17. 周辺回路領域と、メモリセル領域とを有する半導体記憶装置の製造方法であって、
    前記周辺回路領域に、配線パターンを有する配線層を形成するステップと、
    前記配線パターン間の非配線領域を埋め込むように層間絶縁膜を形成した後、前記配線層の上方に第１の絶縁膜を形成するステップと、
    前記第１の絶縁膜に前記層間絶縁膜を露出させる開口部を形成し、該開口部を通じて前記層間絶縁膜を除去することで、前記非配線領域に空洞を形成するステップと、
    前記層間絶縁膜を除去した後、前記第１の絶縁膜上に、前記空洞を埋め込まないように第２の絶縁膜を形成するステップと、
    を含む、半導体記憶装置の製造方法。
18. 前記配線層を形成するステップが、前記メモリセル領域の容量コンタクトプラグとキャパシタ下部電極とを接続する容量コンタクトパッドを前記メモリセル領域に形成するのと同時に、前記配線層を形成することを含み、
    前記第２の絶縁膜を形成するステップの後で、前記配線層上に、スルーホールを形成するステップをさらに含む、請求項１７に記載の半導体記憶装置の製造方法。
19. 前記配線層を形成するステップが、前記メモリセル領域のビット線を形成するのと同時に、前記配線層を、前記周辺回路領域のコンタクトプラグ上に形成することを含む、請求項１７に記載の半導体記憶装置の製造方法。
20. 前記空洞を形成するステップが、ウエットエッチングによって前記層間絶縁膜を除去することを含む、請求項１７から１９のいずれか１項に記載の半導体記憶装置の製造方法。
21. 前記層間絶縁膜のエッチングレートが、前記第１の絶縁膜のエッチングレートよりも高い、請求項２０に記載の半導体記憶装置の製造方法。
22. 前記層間絶縁膜が酸化シリコンからなり、前記第１の絶縁膜が窒化シリコンからなる、請求項１７から２１のいずれか１項に記載の半導体記憶装置の製造方法。
23. 前記第２の絶縁膜を形成するステップが、プラズマＣＶＤ法によって、テトラエトキシシランからなる第２の絶縁膜を形成することを含む、請求項１７から２２のいずれか１項に記載の半導体記憶装置の製造方法。

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