KR100566029B1 - 내부 데이터 판독 타이밍을 내부에서 발생하는 반도체기억장치 - Google Patents

Abstract

소정수의 워드선마다, 복수의 더미셀을 갖는 더미회로(1a-1c)를 설치한다. 대응한 워드선의 선택시, 이 더미회로에 포함되는 복수의 더미셀을 사용하여 정규비트선과 동일부하의 더미비트선(DBL)을 구동한다. 이 더미비트선(DBL)의 전위를 더미센스앰프(DSA)에 의해 검출하여 센스 인에이블 신호(SE)를 생성한다. 어레이 구성에 관계없이, 정확히, 센스 타이밍을 검출한다.

데이터, 판독, 내부, 반도체, 기억장치, 메모리, 셀, 워드선, 비트선

Description

내부 데이터 판독 타이밍을 내부에서 발생하는 반도체 기억장치 {SEMICONDUCTOR MEMORY DEVICE INTERNALLY GENERATING INTERNAL DATA READ TIMING}

도 1은 본 발명에 따른 반도체 기억장치의 주요부의 구성을 개략적으로 나타내는 도면이다.

도 2는 본 발명의 실시예 1에 따른 더미회로의 구성을 개략적으로 나타내는 도면이다.

도 3은 정규 메모리셀의 구성의 일례를 나타내는 도면이다.

도 4는 도 2에 나타내는 더미셀의 구성의 일례를 나타내는 도면이다.

도 5는 도 2에 나타내는 더미회로의 동작을 나타내는 신호파형도이다.

도 6은 본 발명의 실시예 2에 따른 더미회로의 구성을 나타내는 도면이다.

도 7은 본 발명의 실시예 3에 따른 더미회로의 구성을 나타내는 도면이다.

도 8은 도 7에 나타내는 워드선군 선택신호를 발생하는 부분의 구성의 일례를 나타내는 도면이다.

도 9는 본 발명의 실시예 4에 따른 더미회로의 구성을 나타내는 도면이다.

도 10은 도 9에 나타내는 프리차지 신호를 받는 비트선 부하회로의 구성의 일례를 나타내는 도면이다.

도 11은 도 9에 나타내는 프리차지 신호와 워드선 구동신호와 비트선 전위변화를 나타내는 신호파형도이다.

도 12는 본 발명의 실시예 5에 따른 더미회로의 구성을 나타내는 도면이다.

도 13은 본 발명의 실시예 6에 따른 더미회로의 구성을 나타내는 도면이다.

도 14는 본 발명의 실시예 7에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다.

도 15는 본 발명의 실시예 7에 따른 반도체 기억장치의 어레이부의 구성을 개략적으로 나타내는 도면이다.

도 16은 도 15에 나타내는 2포트 메모리셀의 구성의 일례를 나타내는 도면이다.

도 17은 본 발명의 실시예 7에서의 센스 인에이블 신호를 발생하는 부분의 구성을 개략적으로 나타내는 도면이다.

도 18은 도 17에 나타내는 A 포트 더미회로의 구성을 나타내는 도면이다.

도 19는 도 18에 나타내는 2포트 더미셀의 구성의 일례를 나타내는 도면이다.

도 20은 도 19에 나타내는 B 포트 더미회로의 구성을 나타내는 도면이다.

도 21은 도 20에 나타내는 2포트 더미셀의 구성의 일례를 나타내는 도면이다.

도 22는 본 발명의 실시예 7에 따른 반도체 기억장치의 동작을 나타내는 신호파형도이다.

도 23은 싱글포트 액세스시의 비트선 전류를 나타내는 도면이다.

도 24는 동일행 동시 선택시의 비트선 전류를 나타내는 도면이다.

도 25는 본 발명의 실시예 7에 따른 반도체 기억장치의 동일행 동시 선택시의 동작을 나타내는 신호파형도이다.

도 26은 본 발명의 실시예 8에 따른 더미회로의 구성을 나타내는 도면이다.

도 27은 본 발명의 실시예 9에 따른 B 포트 더미회로의 구성을 나타내는 도면이다.

도 28은 본 발명의 실시예 10에 따른 B 포트 더미회로의 구성을 나타내는 도면이다.

도 29는 본 발명의 실시예 11에 따른 B 포트 더미회로의 구성을 나타내는 도면이다.

도 30은 본 발명의 실시예 11에 따른 B 포트 더미회로의 변경예를 나타내는 도면이다.

도 31은 본 발명의 실시예 11의 변경예의 A 포트 더미회로의 구성을 나타내는 도면이다.

도 32는 본 발명의 실시예 12에 따른 반도체 기억장치의 주요부의 구성을 개략적으로 나타내는 도면이다.

도 33은 도 32에 나타내는 반도체 기억장치의 동작을 나타내는 신호파형도이다.

도 34는 종래의 SRAM의 주요부의 구성을 개략적으로 나타내는 도면이다.

도 35는 도 34에 나타내는 래치형 센스앰프의 구성의 일례를 나타내는 도면 이다.

도 36은 도 34에 나타내는 반도체 기억장치의 동작을 나타내는 신호파형도이다.

*도면의 주요부분에 대한 부호의 설명*

1, 1a-1c : 더미회로 MC : 정규 메모리셀

DM : 더미셀 LG0 : 논리회로

DWL : 더미워드선 DBL : 더미비트선

DSA : 더미센스앰프 12 : 논리회로

13 : 신호선 14 : P채널 MOS트랜지스터

15 : 반전회로

16a-16d : N채널 MOS 트랜지스터

20, 28a-28d : P채널 MOS 트랜지스터

24 : 반전회로 26 : N채널 MOS트랜지스터

30a-30d : P채널 MOS트랜지스터 TMC2 : 포트 메모리셀

TDM2 : 포트 더미셀 DSAA, DSAB : 더미센스앰프

70A, 70A0, 70Ah : A 포트 더미회로

70B, 70B0, 70Bh : B 포트 더미회로

80a, 81a : 논리회로 82a, 87a : 신호선

83a, 84a, 88a : P채널 MOS 트랜지스터

85aa-85ad : 동일행 선택검출회로

89aa-89ad : N채널 MOS트랜지스터 80b, 81b : 논리회로

83b, 84b, 88b : P채널 MOS 트랜지스터

85ba, 85bd : 동일행 선택검출회로

89ba-89bd : N채널 MOS 트랜지스터

90a, 90b, 91a, 91b : 반전회로

DWLA0, DWLA1, DWLB0, DWLB1 : 더미워드선

DBLA, DBLB, ZDBLA, ZDBLB : 더미비트선

110a, 112ba-112bd : P채널 MOS 트랜지스터

114ba-114bd : 동일행 선택검출회로

120ba, 120bd : P채널 MOS 트랜지스터

122ba-122bd : 동일행 선택검출회로 125ba-125bd : 반전회로

120ba-120bd : P채널 MOS 트랜지스터

122ba-122bd : 동일행 선택검출회로

127 : NAND 회로 138 : P채널 MOS트랜지스터

130ba, 130bd : NAND 회로 130aa, 130ad : NAND회로

122aa, 122ad : 동일행 선택검출회로

WV0-WVm, WD0-WDm : 워드선 드라이버

본 발명은, 반도체 기억장치에 관한 것으로, 특히, 센스앰프를 사용하여 선택메모리셀의 데이터를 판독하는 반도체 기억장치에 관한 것이다. 보다 특정적으로는, 본 발명은, 센스앰프의 활성화 타이밍의 최적화를 위한 구성에 관한 것이다.

반도체 기억장치에는, 내부회로가 정적(static)으로 동작하는 스태틱형 메모리(SRAM : 스태틱 랜덤 액세스 메모리)가 있다. 이 SRAM은, 내부 회로가 정적으로 동작하고, 또한 메모리셀의 행 및 열이 거의 동시에 선택되기 때문에, 고속 액세스가 가능하고, 고속처리 용도에 있어서 널리 사용되고 있다.

도 34는, 종래의 SRAM의 주요부의 구성을 개략적으로 나타내는 도면이다. 도 34에서, 메모리 어레이에서, SRAM 셀 MC가 행렬형으로 배열된다. 도 34에서는, (m+1)행 (n+ 1)열에 SRAM 셀 MC가 배치된다. SRAM 셀 MC의 각 행에 대응하여 워드선 WL0 내지 WLm이 배치되고, SRAM 셀 MC의 각 열에 대응하여 비트선쌍 BL0, ZBL0으로부터 BLn, ZBLn이 배치된다.

워드선 WL0 내지 WLm 각각에 대응하여 워드선 드라이버 WD0 내지 WDm이 배치되고, 비트선쌍 BL0, ZBL0-BLn, ZBLn 각각에 대응하여, 열 선택게이트 CSG0-CSGn이 배치된다.

워드선 드라이버 WD0-WDm은, 각각, 인버터로 구성되고, X 어드레스 신호에 근거하여 생성되는 워드선 선택신호 WX0-WXm에 따라 각각, 워드선 WL-WLm을 선택상태로 구동한다. 따라서, 워드선 선택신호 WX0 내지 WXn은 선택시, L(논리 로우레벨)레벨이고, 선택워드선이 H 레벨(논리 하이레벨)로 구동된다.

열 선택게이트 CSG0-CSGn은, 각각 Y 어드레스 신호에 근거하여 생성되는 열 선택신호 Y01-Yn에 따라 도통하고, 도통시, 대응한 비트선쌍 BL0, ZBL0-BLn, ZBLn을 내부 데이터 버스 DB에 결합한다. 내부 데이터 버스 DB는, 상보 데이터 신호를 전송하는 내부 데이터 버스선 DBL 및 ZDBL을 포함한다.

내부 데이터 버스 DB에 대하여, 이 내부 데이터 버스의 상보 데이터선 DBL 및 ZDBL의 신호를 차동 증폭하는 센스앰프 SA가 설치된다. 센스앰프 SA는, 지연조정소자 DLE로부터의 센스 인에이블 신호 SE의 활성화에 응답하여, 내부 데이터 버스 DB에 선택비트선으로부터 전송된 상보 데이터 신호를 차동증폭하여, 내부 판독데이터 DO를 생성한다.

지연조정소자 DLE는, 일례로서 종속접속되는 지연인버터로 구성되고, 센스 트리거 신호 SATR의 지연시간을 조정하여, 센스 인에이블 신호 SE를 생성한다. 이 지연조정소자 DLE에 주어지는 센스 트리거 신호 SATR은, 데이터 판독시, 비트선 프리차지 신호 또는 워드선 활성화 신호에 근거하여 생성된다.

센스앰프 SA는, 소정수의 비트선쌍마다 설치된다. 즉, 내부 판독데이터 비트수에 따라, 이 메모리셀 어레이가 복수의 열 블록으로 분할된다. 각 열 블록에 대하여 센스앰프 SA가 배치되고, 이들 각 열 블록에 대응하여 배치되는 센스앰프에 대하여 공통으로, 지연조정소자 DLE에서의 센스 인에이블 신호 SE가 주어진다. 다음에, 이 도 34에 나타내는 SRAM의 데이터 판독시의 동작에 대하여 간단히 설명한다.

X 어드레스 신호에 따라, 워드선 선택신호 WX0-WXm 중 하나가 선택상태로 구 동된다. 워드선 드라이버 WD0-WDm에 의해, 이 X 어드레스 신호에 의해 지정된 워드선 WL이 선택상태로 구동되고, 이 선택워드선에 접속되는 SRAM 셀 MC의 기억데이터가, 대응한 비트선쌍 BL0, ZBL0-BLn, ZBLn에 판독된다. SRAM 셀 MC는, 그 구성은, 후에 설명하지만, 내부의 기억노드에 상보 데이터가 저장되어 있고, 비트선쌍 BL0, ZBL0-BLn, ZBLn에서, 한쪽의 비트선이, L 레벨 데이터에 따라 프리차지 전위보다 저하한다. 여기서, 비트선쌍 BL0, ZBL0-BLn, ZBLn은, 스탠바이시, 모두, 전원전압레벨로 프리차지되어 있다.

SRAM에서는, X 어드레스 신호와 Y 어드레스 신호가, 병행하여 주어진다. 워드선 선택과 병행하여, 열 선택동작이 행해지고, Y 어드레스 신호에 따라, 열 선택신호 Y0-Yn 중 하나가 선택상태로 구동되며, 따라서 열 선택게이트 CSG0-CSGn 중 선택열에 대응하는 열 선택게이트가 도통하고, 선택열의 비트선쌍이 내부 데이터 버스 DB의 데이터 버스선 DBL 및 ZDBL에 결합된다.

워드선 선택으로부터 어떤 시간이 경과하면, 선택비트선의 전위차가 커지고, 따라서, 내부 데이터 버스 DB에서의 전위차도 커져, 센스앰프 SA에서 감지 가능한 전위차까지 도달한다. 지연조정소자 DLE는, 센스앰프 SA에서의 센스타이밍을 조정하고 있고, 내부 데이터 버스 DB의 전위차가 충분한 크기가 되면, 센스 인에이블 신호 SE를 활성화하여, 센스앰프 SA에 센스동작을 개시시킨다. 센스앰프 SA는, 내부 데이터 버스 DB 상의 상보 데이터 신호를 차동증폭하여 내부 판독데이터 DO를 생성한다.

도 35는, 도 34에 나타내는 센스앰프 SA의 구성의 일례를 나타내는 도면이 다. 도 35에서, 센스앰프 SA는, 교차결합되는 P채널 MOS 트랜지스터(절연게이트형 전계효과 트랜지스터) PQa 및 PQb와, 교차결합되는 N채널 MOS 트랜지스터 NQa 및 NQb와, 센스 인에이블 신호 SE에 따라 센스노드 SNa를 내부 데이터 버스선 DBL에 결합하는 P채널 MOS 트랜지스터 PQc와, 센스 인에이블 신호 SE에 응답하여 센스노드 SNb를 내부 데이터 버스선 XDBL에 결합하는 P채널 MOS 트랜지스터 PQd와, 센스 인에이블 신호 SE에 따라, MOS 트랜지스터 NQa 및 NQb의 소스를 접지노드에 결합하는 N채널 MOS 트랜지스터 NQc를 포함한다.

P채널 MOS 트랜지스터 PQa는, 전원노드와 센스노드 SNa의 사이에 접속되어 동시에 그 게이트가 센스노드 SNb에 접속된다. P채널 MOS 트랜지스터 PQb는, 전원노드와 센스노드 SNb의 사이에 접속되어 동시에 그 게이트가, 센스노드 SNb에 접속된다. N채널 MOS 트랜지스터 NQa는, 센스노드 SNa와 MOS 트랜지스터 NQc의 사이에 접속되어 동시에 그 게이트가 센스노드 SNb에 접속된다. N채널 MOS 트랜지스터 NQb는, 센스노드 SNb와 MOS 트랜지스터 NQc의 사이에 접속되어 동시에 그 게이트가 센스노드 SNa에 접속된다.

내부 데이터 버스선 DBL 및 ZDBL은, 도 34에 나타내는 데이터 버스 DB에 포함되는 1비트 데이터 버스선이고, 데이터 판독시, 열 선택게이트를 통해 선택비트선쌍에 결합된다.

이 센스앰프 SA는, 더욱이, 센스노드 SNa 및 SNb의 신호를 래치하여, 내부 판독데이터 DO를 생성하는 유지회로 HK를 포함한다. 다음에, 이 도 35에 나타내는 센스앰프 SA의 동작을, 도 36에 나타내는 타이밍도를 참조하여 설명한다.

데이터 판독시에 있어서, 비트선 BL 및 ZBL은, 도시하지 않은 비트선 부하회로에 의해 전원전압레벨로 프리차지되어 있다. X 어드레스 신호에 따라, 어드레스 지정된 행에 대응하는 워드선 WL의 전위가 H 레벨로 상승하고, 이 선택워드선에 접속되는 메모리셀의 데이터가 비트선 BL 및 ZBL에 판독된다. SRAM 셀 MC에서는, 1쌍의 기억노드에, H 레벨 데이터 및 L 레벨 데이터의 상보 데이터가 저장되어 있고, 이 L 레벨 데이터를 기억하는 기억노드에 접속하는 비트선이, 메모리셀의 드라이버 트랜지스터를 통해 방전되어, 그 전압레벨이 저하한다.

이 워드선 선택과 병행하여, 열 선택이 행해지고 있고, 선택열에 대응하는 비트선 BL 및 ZBL이 내부 데이터 버스선 DBL 및 ZDBL에 접속된다. 센스앰프 인에이블 신호 SE는 L 레벨이기 때문에, MOS 트랜지스터 PQc 및 PQd는 도통상태이고, 이 비트선 BL 및 ZBL의 전위변화는 센스노드 SNa 및 SNb에 전달된다. 시간 ta에서와 같이, 센스노드 SNa 및 SNb의 전위차가 작은 경우에는, 센스마진이 작고 센스앰프 SA가 오동작이 생길 가능성이 있다.

그러나, 시간 tb에서, 비트선 BL 및 ZBL의 전위차가 충분히 확대되고, 따라서 센스노드 SNa 및 SNb의 전위차도 충분히 커지면, 센스 인에이블 신호 SE가 활성화된다. 따라서, 센스앰프 SA에서, MOS 트랜지스터 PQc 및 PQd가 비도통상태로 되고, 또한 MOS 트랜지스터 NQc의 노드의 센스 인에이블 신호 SE가 H 레벨로 되어, 센스앰프 SA가 활성화된다.

센스앰프 SA의 활성화시에 있어서는, 센스앰프 SA는, 센스노드 SNa 및 SNb가 내부 데이터 버스선 DBL 및 ZDBL로부터 분리되어 있고, 「전하감금」방식에 따라 고속으로 센스동작을 행하고, 센스노드 SNa 및 SNb에 생긴 전위차를 차동증폭하여, 하이레벨의 센스노드가 전원전압레벨, 로우레벨의 센스노드가 접지전압레벨에까지 구동된다. 센스앰프 SA는, 센스 인에이블 신호 SE의 활성상태 동안, 센스노드 SNa 및 SNb에 각각 증폭한 데이터를 래치한다.

유지회로 HK가 센스노드 SNa 및 SNb의 데이터를 래치하고, 내부 판독데이터 DO를 생성한다. 이 유지회로 HK는, 예를 들면 센스 인에이블 신호 등의 타이밍 신호에 응답하여 센스노드 SNa 및 SNb의 데이터를 래치해도 되며, 또한, 간단히 인버터 래치 등의 래치회로로 구성되어도 된다. 이 유지회로를 이용함으로써, 데이터 출력 타이밍의 조정 및 출력데이터의 확정기간의 확보 등을 도모한다.

센스앰프 SA는, 활성화기간 동안, 증폭한 데이터를 센스노드 SNa 및 SNb에 래치하고 있고, 래치형 센스앰프라 불린다. 이 래치형 센스앰프를, 통상의 커렌트 미러형 센스앰프 대신에 사용함으로써, 이하의 이점을 얻을 수 있다. 즉, 반도체 집적회로에 있어서는, 가공기술의 미세화에 따라 집적도가 커짐에 따라, 소비전력의 삭감이, 발열에 의한 오동작의 방지 등의 국면에서 강하게 요구되고 있다. SRAM 등의 메모리에 있어서도 예외는 아니다. 커렌트 미러형 센스앰프를 이용하는 경우, 전류원이 필요하고, 데이터 유지시에 있어서, 정상전류가 흐르게 되어 소비전류가 증대한다. 그러나, 래치형 센스앰프 SA인 경우에는, 센스노드 SNa 및 SNb의 전압을 차동증폭하는 센스동작시에 있어서 일시적으로 전류가 흐를 뿐이며, 센스노드 SNa 및 SNb가 전원전압 VCC 및 접지전압레벨로 구동된 후에는 전류는 흐르지 않는다. 따라서, 커렌트 미러형 센스앰프에 비해 소비전력을 대폭 감소할 수 있다.

또한, 센스노드 SNa 및 SNb를, 센스동작시, 내부 데이터 버스로부터 절연함으로써, 센스앰프 SA는, 센스노드 SNa 및 SNb를 구동하는 것이 요구될 뿐이며, 작은 부하를 고속으로 구동할 수 있어, 고속이며 동시에 저소비전류로 센스동작을 행할 수 있다.

이 센스앰프 SA의 동작타이밍을 최적화하여, 충분한 센스마진으로, 빠른 타이밍으로 센스동작을 행하기 위해, 도 34에 나타내는 지연조정소자 DLE가 설치된다.

래치형 센스앰프 SA는, 데이터의 증폭동작 후, 직류전류가 흐르지 않는다는 이점에 부가하여, 이득이 크다는 특징이 있다. 센스앰프 SA는, 이득이 클 수록, 비트선 사이 전위차가 미소라도, 그 전위차를 검출할 수 있다. 그러나, 래치형 센스앰프 SA에서는, 일단 데이터를 검출하여 증폭한 경우, 래치상태가 되기 때문에, 그 검출/증폭데이터를 보정할 수 없다.

따라서, 비트선 사이 즉 센스노드 SNa 및 SNb의 전위차가 충분히 커지지 않는 동안에, 예를 들면 도 36에 나타내는 시간 ta에서 센스동작을 시작한 경우, 이 센스앰프 SA를 구성하는 트랜지스터의 특성의 변동 및 비트선에 생기는 노이즈의 영향 등에 의해, 정확하게 데이터를 검출할 수 없을 가능성이 있다. 이와 같은 오판독을 방지하기 위해, 지연조정소자 DLE에 의해, 충분히 비트선 사이의 전위차가 확대한 시점 tb에서, 센스 인에이블 신호 SE를 활성화한다. 그러나, 이 센스동작을 시작하는 시간 tb가 느린 경우에는, 판독속도가 저하하여, 고속의 데이터 판독을 행할 수 없게 된다.

따라서, 이 도 34에 나타내는 지연조정소자 DLE를 사용하여, 센스 인에이블 신호 SE의 활성화 타이밍을 미세조정하는 방법이 일반적으로 사용된다. 그러나, 이 지연조정소자 DLE를 사용한 경우, 메모리셀의 제조 후의 트랜지스터 특성의 변동에 의한 비트선 전위변화의 변동이 생긴 경우, 정확한 센스타이밍을 설정할 수 없게 된다. 이와 같은 변동을 고려하는 경우, 최악의 케이스를 상정하여, 센스 인에이블 신호 SE의 활성화 타이밍을 결정할 필요가 있다. 따라서 이와 같은 최악의 케이스를 상정하는 경우, 센스활성화 타이밍이 느려져, 고속의 데이터 판독을 행할 수 없게 된다.

이와 같은 문제를 해결하는 수법으로서, 예를 들면, 일본특허공개평 9-259589호 공보에 표시되는 바와 같이, 더미셀을 이용하여, 메모리셀의 트랜지스터특성의 변동을, 센스 인에이블 활성화 타이밍의 생성에 반영하는 방법이 생각되고 있다. 이 선행기술에서, 더미셀을, 정규 메모리셀 행에 대응하여 배치하고, 이 더미셀에 대하여 설치되는 비트선의 부하(기생용량)를, 정규 메모리셀이 접속하는 비트선의 부하와 동일하다고 한다. 워드선은, 정규 메모리셀 및 더미셀에 대하여 공통이다.

따라서, 더미비트선의 전위변화속도가, 정규비트선의 전위변화속도와 동일하게 되고, 더미비트선의 전위를 검출하여, 센스앰프를 활성화한다. 더미셀 및 정규 메모리셀이, 워드선을 공유하고 있고, 이 워드선 선택까지 요하는 지연시간이 동일 하다. 따라서 센스앰프의 센스동작개시시에 있어서는, 정규비트선쌍에서도, 더미비트선과 마찬가지로, 그 전위차가, 예를 들면 VDD/2로 되어 있고, 센스앰프에 전달되어 있어, 충분하게 센스마진을 확보하여 센스동작을 행할 수 있다.

그러나, 래치형 센스앰프 SA를 사용한 경우, 그 이득은 크기 때문에, 비트선 사이 전위차는, VCC/2 이하이어도, 센스동작을 정확히 행할 수 있다. 따라서, 이 선행기술의 경우, 필요 이상으로 센스마진이 크게 되어 있어, 고속으로 내부 판독데이터를 생성할 수 없다. 또한, 필요 이상의 비트선 진폭을 크게 하고 있고, 비트선 충전전류가 증대하여 소비전류가 증대한다.

따라서, 최적 센스타이밍을 설정하기 위해서는, 메모리셀의 어레이 구성에 따라, 센스 인에이블 신호 SE의 활성화 타이밍을 조정할 필요가 있다. 워드선 및 비트선의 수(워드비트구성)가 변경되는 경우, 다양한 비트·워드구성에 대하여, 각각으로, 센스앰프의 활성화 타이밍을 조정할 필요가 있다. 메모리 컴파일러 등의 자동생성툴을 사용하는 경우, 최악의 케이스를 상정하여, 회로 설계가 행해지기 때문에, 센스타이밍을 최적화 할 수 없고, 각각으로 센스활성화의 타이밍을 조정할 필요가 있어, 설계효율이 저하한다는 문제가 생긴다.

또한, 일본특허공표평 5-504648에서, 정규 워드선과 다르게, 더미워드선을 설치하고, 이 더미워드선에 의해, 복수의 더미셀을 동시에 선택상태로 구동하여 더미비트선의 전위를 방전하는 구성이 표시되어 있다. 이 구성에서는, 복수의 더미셀에 의해 더미비트선이 구동되어 있고, 정규비트선보다도 더미비트선의 전위변화속도를 크게 할 수 있어, 정규비트선의 전위차가 작은 시점에서 센스앰프를 활성화할 수 있다.

그러나, 이 선행기술의 구성인 경우, 정규 워드선과 다르게 더미워드선을 다르게 설치하고, 정규 워드선 디코더와 동일한 타이밍으로 더미워드선 디코더를 활성화하여 더미워드선을 선택상태로 구동하고 있다. 따라서, 더미워드선 및 정규 워드선의 선택으로의 구동타이밍을 동일하게 할 수 없고, 더미셀이 선택상태로 구동되기까지의 지연시간과 정규 메모리셀이 선택상태로 구동되기까지의 지연시간에 어긋남이 생겨, 정확하게, 센스타이밍을 설정할 수 없게 된다는 문제가 생긴다.

또한, 더미워드선의 위치가, 선택정규 워드선의 위치에 관계없이 고정되어 있고, 이 더미비트선의 전위변화속도도, 항상 동일하다. 따라서, 센스앰프에 가까운 정규 워드선이 선택되고, 이 비트선의 전위변화가 비교적 빠르게 센스앰프에 전달되는 경우에서도, 센스앰프 활성화 타이밍의 조정을 행할 수 없게 되고, 이 경우, 비트선 사이 전위차가 커진 상태로 센스앰프를 활성화한다는 문제가 생긴다.

특히, 이 경우, 선택정규 워드선의 위치에 따라, 센스앰프의 센스노드의 전위차가 다른 타이밍으로 센스앰프가 활성화된다. 따라서, 센스마진을 충분히 확보하기 위해서는, 센스타이밍을 최소 전위차로 센스앰프를 활성화하는 타이밍으로 설정할 필요가 있고, 센스앰프에 가까운 정규 워드선 선택시에 있어서 비트선 전위차가 필요 이상으로 커진다는 문제가 생긴다.

따라서, 이 선행기술에서도, 각각의 회로의 제조 후의 변동을 조정할 필요가 생긴다. 또한, 더미워드선이, 정규 워드선과 동일방향으로 연장되어 있고, 이 더미워드선에는, 정규 워드선과 다른 수의 더미셀이 접속되며, 워드선의 부하가 정규 워드선과 더미워드선과 달리, 정확하게, 더미비트선 및 정규비트선을 동일한 타이밍으로 구동할 수 없게 되어, 정확히, 센스타이밍을 검출할 수 없다는 문제가 생긴다.

따라서, 이 선행기술에서도, 비트선 수, 즉 비트구성이 다르고, 정규 워드선의 부하가 변경되는 경우, 각각에 더미워드선 구동타이밍을, 조정할 필요가 생긴다는 문제가 있다.

본 발명의 목적은, 용이하게, 센스동작 활성화 타이밍을 내부에서 정확히 또한 자동적으로 생성할 수 있는 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은, 비트/워드구성에 관계없이, 자동적으로, 최적의 센스 인에이블 타이밍을 생성할 수 있는 반도체 기억장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 제조 후의 트랜지스터 특성의 변동에 관계없이, 정확히, 최적타이밍으로 센스앰프를 활성화할 수 있는 반도체 기억장치를 제공하는 것이다.

본 발명의 제1 국면에 관한 반도체 기억장치는, 행렬형으로 배열되는 복수의 정규 메모리셀과, 각 정규 메모리셀의 행에 대응하여 배치되고, 각각에 대응한 행의 정규 메모리셀이 접속하는 복수의 정규 워드선과, 각 정규 워드선에 대응하여 동시에 대응한 정규 워드선과 분리하여 배치되어 동시에 열방향으로 정렬하여 적어도 1열로 배치되는 복수의 더미셀을 더 포함한다. 각 더미셀은, 미리 정해진 논리 레벨의 데이터를 저장한다.

본 발명의 제1 국면에 관한 반도체 기억장치는, 또한, 더미셀 열에 대응하여 배치되고, 대응한 열의 더미셀이 접속하는 더미비트선과, 각각이 소정수의 정규 워드선에 대응하여 배치되며, 대응한 소정수의 정규 워드선 중 어느 하나의 정규 워드선의 선택시, 대응하여 배치되는 소정수의 더미셀을 선택상태로 구동하는 복수의 더미셀 선택회로와, 더미비트선의 전위를 검출하여, 선택정규 메모리셀의 데이터의 센스타이밍을 주는 센스활성화 신호를 생성하는 더미센스회로를 포함한다.

바람직하게는, 더미셀 선택회로는, 대응한 소정수의 더미셀에 공통으로 결합되는 더미워드선과, 대응한 정규 워드선에 대한 선택신호에 따라, 더미워드선을 선택상태로 구동하는 더미워드선 구동회로를 포함한다.

바람직하게는, 각 더미셀 선택회로는, 대응한 소정수의 더미셀에 공통으로 결합되는 더미워드선과, 대응한 정규 워드선에 대한 선택신호에 따라 대응한 더미워드선을 선택상태로 구동하는 타이밍 워드선 구동회로를 포함한다.

바람직하게는, 더미워드선 구동회로는, 대응한 소정수의 정규 워드선 상의 신호를 받는 논리게이트를 포함한다.

이것 대신에, 바람직하게는, 더미워드선 구동회로는, 대응한 소정수의 정규 워드선 각각에 대한 워드선 선택신호를 받는 논리게이트를 포함한다.

이것 대신에, 또한, 바람직하게는, 더미워드선 구동회로는, 대응한 정규 워드선의 비선택시, 신호선을 제1 전압레벨로 구동하는 프리차지회로와, 이 대응한 소정수의 정규 워드선 중 어느 하나의 정규 워드선의 선택시, 이 신호선을 제2 전 압레벨로 구동하는 선택검출회로와, 이 신호선의 제2 전압레벨의 신호에 따라 더미워드선을 선택상태로 구동하는 선택회로를 포함한다.

바람직하게는, 선택검출회로는, 대응한 소정수의 정규 워드선 각각에 대응하여 배치되고, 대응한 정규 워드선의 선택시, 이 신호선을 제2 전압레벨로 구동하는 드라이브 트랜지스터를 포함한다.

바람직하게는, 이것 대신에, 또한, 더미셀 선택회로는, 소정수의 더미셀에 공통으로 배치되는 더미워드선과, 소정수의 정규 워드선의 쌍을 선택하는 정규 워드선 블록선택신호에 따라, 신호선을 제1 전압레벨로 소정하는 프리차지회로와, 이 소정수의 정규 워드선 중 어느 하나의 선택시, 신호선을 제2 전압레벨로 구동하는 선택회로와, 이 신호선의 신호에 따라 더미워드선을 선택상태로 구동하는 드라이버를 포함한다.

바람직하게는, 이 선택회로는, 소정수의 정규 워드선 각각에 대응하여 배치되고, 대응한 정규 워드선의 선택시, 이 신호선을 제2 전압레벨로 구동하는 드라이브트랜지스터를 구비한다.

이것 대신에, 바람직하게는, 더미셀 선택회로는, 소정수의 더미셀에 공통으로 배치되는 더미워드선과, 동작사이클 규정신호에 따라 신호선을 제1 전압레벨로 설정하는 프리차지회로와, 소정수의 정규 워드선 중 어느 하나의 선택시, 신호선을 제2 전압레벨로 구동하는 선택회로와, 이 신호선의 신호에 따라 더미워드선을 선택적으로 선택상태로 구동하는 드라이버를 포함한다.

바람직하게는, 동작사이클 규정신호는, 정규 메모리셀의 열에 대응하여 배치 되는 비트선의 소정전위로의 프리차지를 지시하는 비트선 프리차지 지시신호이다.

바람직하게는, 더미셀 선택회로는, 이 신호선을 더미워드선의 신호에 따라 제1 전압레벨로 유지하는 래치 트랜지스터를 더 포함한다.

이것 대신에, 바람직하게는, 더미셀 선택회로는, 소정수의 더미셀에 공통으로 배치되고, 이들 소정수의 더미셀이 접속하는 더미워드선과, 소정수의 정규 워드선의 선택정규 워드선을 더미워드선에 결합하는 신호전달회로를 포함한다.

바람직하게는, 이 신호전달회로는, 소정수의 정규 워드선 각각에 대응하여 배치되고, 대응한 정규 워드선의 선택시, 그 대응한 정규 워드선을 더미워드선에 결합하는 패스 트랜지스터를 포함한다.

바람직하게는, 이 더미셀 선택회로는, 또한, 소정수의 정규 워드선의 비선택시, 더미워드선을 비선택상태에 유지하는 리셋회로를 포함한다.

바람직하게는, 또한, 센스활성화 신호에 응답하여, 정규 워드선을 비선택상태로 설정하는 회로를 더 포함한다.

본 발명의 제2 국면에 관한 반도체 기억장치는, 복수의 포트를 통해 액세스가능하고, 각각 행렬형으로 배열되는 복수의 정규 메모리셀과, 각 메모리셀 행에 대응하여 배치되며, 각각에 대응한 행의 정규 메모리셀이 접속하는 복수의 제1 포트 정규 워드선을 포함한다. 이들 복수의 제1 포트 정규 워드선의 각각은, 복수의 포트 중 제1 포트를 통한 액세스시에, 어드레스 신호에 따라 선택된다.

본 발명의 제2 국면에 관한 반도체 기억장치는, 또한, 각 메모리셀 행에 대응하여 배치되고, 각각에 대응한 행의 정규 메모리셀이 접속하는 복수의 제2 포트 정규 워드선을 포함한다. 이들 복수의 제2 포트 정규 워드선은, 복수의 포트의 제2 포트를 통한 액세스시에, 주어진 어드레스 신호에 따라 선택된다.

본 발명의 제2 국면에 관한 반도체 기억장치는, 또한, 제1 포트 정규 워드선에 대응하여 동시에 대응한 제1 포트 정규 워드선과 분리하여 열방향으로 정렬하여 적어도 1열로 배치되는 복수의 제1 더미셀과, 제2 포트 정규 워드선에 대응하여 동시에 대응한 제2 포트 정규 워드선과 분리하여 열방향으로 정렬하여 적어도 1열로 배치되는 복수의 제2 더미셀과, 제1 더미셀에 대응하여 배치되고, 제1 더미셀이 공통으로 접속되는 제1 더미비트선과, 제2 더미셀에 대응하여 배치되며, 제2 더미셀이 공통으로 접속하는 제2 더미비트선과, 소정수의 제1 포트 정규 워드선에 각각이 대응하여 배치되고, 대응한 제1 포트 정규 워드선 중 어느 하나의 제1 포트 정규 워드선의 선택에 응답하여 대응한 제1 더미셀의 쌍을 선택상태로 구동하여 제1 더미비트선을 구동하는 복수의 제1 더미셀 선택회로와, 소정수의 제2 포트 정규 워드선에 각각에 대응하여 배치되며, 대응한 제2 포트 정규 워드선 중 어느 하나의 제2 포트 정규 워드선의 선택시, 대응한 제2 더미셀의 쌍을 선택상태로 구동하여 제2 더미비트선을 구동하는 복수의 제2 더미셀 선택회로와, 제1 더미비트선의 전압을 검출하여 제1 포트로부터 액세스된 메모리셀의 데이터 판독을 행하기 위한 센스앰프를 활성화하는 제1 센스앰프 활성화신호를 생성하는 제1 더미센스회로와, 제2 더미비트선의 전압을 검출하여, 제2 포트로부터 액세스된 메모리셀의 데이터 판독을 행하기 위한 센스앰프를 활성화하는 제2 센스앰프 활성화신호를 생성하는 제2 더미센스회로를 포함한다.

바람직하게는, 제1 더미셀은, 대응한 제1 및 제2 더미워드선에 결합하는 제1 및 제2 포트 액세스 트랜지스터를 포함하고, 제1 및 제2 더미워드선은, 소정수의 제1 더미셀에 공통으로 결합된다. 이 구성에서, 제1 더미셀 선택회로는, 대응한 소정수의 제1 포트 정규 워드선의 선택시에, 제1 더미비트선에 대응한 더미셀의 기억노드를 제1 포트 액세스 트랜지스터를 통해 결합하는 선택회로와, 제1 포트 정규 워드선과, 이 제1 포트 정규 워드선에 대응하여 동일행에 배치되는 제2 포트 정규 워드선이 모두 선택될 때, 소정수의 더미셀의 제2 포트 액세스 트랜지스터를 통해 기억노드를 제1 서브 더미비트선에 결합하는 회로를 포함한다. 이 제1 서브 더미비트선은, 복수의 제1 더미셀에 공통으로 배치된다.

이것 대신에, 바람직하게는, 제2 더미셀은, 각각, 제1 및 제2 더미워드선 각각에 결합하는 제1 및 제2 포트 액세스 트랜지스터를 포함한다. 제2 더미셀 선택회로는, 대응한 소정수의 제2 포트 정규 워드선 중 어느 하나의 선택시에, 제2 더미비트선에 대응한 더미셀의 제2 포트 액세스 트랜지스터를 통해 대응한 기억노드를 결합하는 선택회로와, 제2 포트 정규 워드선과, 이 제2 포트 정규 워드선과 동일행에 배치되는 제1 포트 정규 워드선이 모두 선택될 때, 대응한 소정수의 제2 더미셀의 제1 포트 액세스 트랜지스터를 통해 기억노드를 제2 서브 더미비트선에 결합하는 회로를 포함한다. 이 제2 서브 더미비트선은 복수의 제2 더미셀에 공통으로 배치된다.

바람직하게는, 제1 더미셀 선택회로의 각각은, 대응한 소정수의 제1 더미셀에 공통으로 결합되는 제1 및 제2 더미워드선과, 대응한 제1 포트 정규 워드선 중 어느 하나의 선택시, 제1 더미워드선을 선택상태로 구동하는 제1 회로와, 동일행에 배치된 제1 및 제2 포트 정규 워드선의 선택시, 제2 더미워드선을 선택상태로 구동하는 제2 회로를 포함한다. 제1 더미셀의 각각은, 제1 더미워드선의 선택시, 기억노드를 제1 더미비트선에 결합하는 제1 액세스 트랜지스터와, 제2 더미워드선의 선택시, 이 기억노드를 서브 더미비트선에 결합하는 제2 액세스 트랜지스터를 포함한다. 서브 더미비트선은, 복수의 제1 더미셀에 공통으로 결합된다.

이것 대신에, 바람직하게는, 제2 더미셀 선택회로의 각각은, 대응한 소정수의 제2 더미셀에 공통으로 결합되는 제1 및 제2 더미워드선과, 대응한 제3포트 정규 워드선 중 어느 하나의 선택시, 제1 더미워드선을 선택상태로 구동하는 제1 회로와, 동일행에 배치된 제1 및 제2 포트 정규 워드선의 선택시, 제2 더미워드선을 선택상태로 구동하는 제2 회로를 포함한다. 제2 더미셀의 각각은, 제1 더미워드선의 선택시, 기억노드를 제1 더미비트선에 결합하는 제1 액세스 트랜지스터와, 제2 더미워드선의 선택시, 이 기억노드를 서브 더미비트선에 결합하는 제2 액세스 트랜지스터를 포함한다. 서브 더미비트선은, 복수의 제2 더미셀에 공통으로 결합된다.

소정수의 정규 워드선마다 더미셀의 쌍을 설치하고, 대응한 정규 워드선의 선택에 따라, 대응한 더미셀의 쌍을 선택상태로 구동하여 더미비트선을 구동하고 있다. 따라서, 항상, 더미비트선에는, 이 어레이 구성에 따른 전압변화를 생기게 할 수 있고, 어레이 구성에 관계없이, 안정하게 센스동작개시 타이밍을 설정할 수 있다. 특히, 더미비트선의 전압변화속도는, 정규비트선의 전압변화속도보다도 빠르기 때문에, 빠른 타이밍으로, 센스앰프를 활성화할 수 있어, 고속 액세스가 실현된 다.

또한, 선택정규 워드선의 위치에 따른 위치의 더미셀이 선택상태로 구동되어 있고, 더미비트선 및 정규비트선의 전압변화를, 대응한 전압변화상태로 설정할 수 있으며, 정확히, 센스앰프에서의 전압변화에 대응하는 전압변화를 더미비트선에서 생성하여, 이 센스활성화 타이밍을 생성할 수 있다.

또한, 멀티포트 메모리에서도, 각 포트에 대하여 소정수의 정규 워드선마다 더미셀을 배치하고, 또한 각 포트에 대응하여 더미비트선을 배치함으로써, 각 포트에 대하여 정확히 센스타이밍을 설정할 수 있다.

특히, 이 동일포트의 동시 액세스시에 있어서, 동일 기억노드를 더미비트선 및 서브 더미비트선에 결합하여, 더미비트선을 흐르는 전류량을 조정한다. 이것에 의해, 동일포트에의 판독 액세스시에 있어서도, 정확히, 더미비트선 전압변화를 정규비트선의 전압변화에 대응시킬 수 있고, 정확한 센스타이밍을 생성할 수 있다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로 명백해질 것이다.

[발명의 실시예]

(실시예 1)

도 1은, 본 발명의 실시예 1에 따른 반도체 기억장치의 주요부의 구성을 개략적으로 나타내는 도면이다. 도 1에서, 정규 메모리 어레이(10)에서는, 정규 메모리셀 MC가 행렬형으로 배열된다. 정규 메모리셀 MC의 각 행에 대응하여 워드선 WL0-WLm이 배치되고, 정규 메모리셀의 열 각각에 대응하여, 비트선쌍 BL0, ZBL0-BLn, ZBLn이 배치된다.

소정수의 비트선쌍에 대응하여, 멀티플렉서 MUX0-MUXk가 각각 설치된다. 멀티플렉서 MUX0-MUXk의 각각은, 각각 비트선쌍 BL, ZBL 각각에 대응하여 설치되는 열 선택게이트(CSG)를 포함한다. 이들 열 선택게이트 CSG는, 도시하지 않은 열 선택신호 Y에 따라 선택적으로 도통하고, 선택열에 대응하여 배치된 비트선쌍을, 대응한 센스앰프 SA0-SAk에 결합한다.

센스앰프 SA0-SAk는, 멀티플렉서 MUX0-MUXk 각각에 대응하여 설치된다. 이들 센스앰프 SA0-SAk는, 센스 인에이블 신호 SE의 활성화에 응답하여, 멀티플렉서 MUX0-MUXk를 통해 전달되는 선택열의 메모리셀 데이터를 검지하여 증폭하고 동시에 래치하여, 내부 판독데이터 DO0-DOk를 생성한다. 이들 센스앰프 SA0-SAk는, 도 35에 나타내는 래치형 센스앰프의 구성을 가지며, 활성화시, 대응한 선택열의 비트선쌍으로부터 전송된 전위차를 차동증폭한다.

워드선 WL0-WLm 각각에 대응하여, 워드선 선택신호 WX0-WX4m에 따라 대응한 워드선 WL0-WLm을 선택상태로 구동하는 워드선 드라이버 WD0-WDm이 설치된다. 소정수의 워드선마다, 더미회로(1)가 설치된다. 도 1에서는, 4개의 워드선의 쌍에 대응하여, 더미회로가 배치되는 구성을 일례로서 나타낸다. 더미회로 1a가, 워드선 WL0으로부터 WL3에 대응하여 설치되고, 더미회로 1b가, 워드선 WL4로부터 WL7에 대응하여 설치되며, 더미회로 1c가, 워드선 WLm-3으로부터 WLm에 대응하여 설치된다.

이들 더미회로 1a-1c에 공통으로 더미비트선 DBL이 설치된다. 이 더미비트선 DBL은, 더미센스앰프 DSA에 결합된다. 더미센스앰프 DSA는, 더미비트선 DBL의 전압레벨에 따라 센스 인에이블 신호 SE를 생성한다.

이 더미센스앰프 DSA는, 더미비트선 DBL이 소정의 전위에 도달하면 센스 인에이블 신호 SE를 활성화한다. 따라서, 더미센스앰프 DSA는, 전압레벨 검출기능을 구비하고 있으면 되며, 입력논리 임계값이 소정 전압레벨로 설정되는 인버터, 또는, 소정전압과 더미비트선 DBL의 전압을 비교하는 비교회로로 구성된다. 이 비교회로는, 센스앰프 SA와 동일한 래치형 센스앰프의 구성이라도 된다. 래치형 센스앰프의 구성을 이용함으로써 소비전류를 감소할 수 있다. 또한, 소정전압을 발생하는 회로로서, 다이오드 접속된 MOS 트랜지스터를 이용함으로써, 트랜지스터 특성의 변동을, 이 소정전압의 전압레벨에 반영시킬 수 있고, 정확히 더미비트선 DBL의 전위가 소정전압레벨에 도달했을 때에 센스 인에이블 신호 SE를 활성화할 수 있다.

더미회로 1a-1c는, 각각에 대응한 워드선의 쌍에서 워드선이 선택상태로 구동될 때, 이 더미비트선 DBL을, 정규비트선 BL 또는 ZBL의 방전속도보다도 빠른 속도로 방전한다. 이들 더미회로 1a-1c 각각을, 정규 메모리셀 MC와 동일구성을 갖는 더미셀로 구성하고, 이들을 더미비트선 DBL에 접속함으로써, 더미비트선 DBL의 기생용량은, 정규비트선 BL 또는 ZBL의 기생용량과 같아진다. 따라서, 제조공정의 변동에 관계없이, 그 변동이 더미회로 1a-1c의 동작특성에 반영되고, 프로세스 파라미터의 변동의 영향을 받지 않고, 정확한 타이밍으로 센스 인에이블 신호 SE를 활성화할 수 있다.

또한, 더미회로 1a-1c 각각에 있어서 복수의 더미셀을 배치하고, 이들 복수 의 더미셀로 더미비트선 DBL을 구동함으로써, 정규비트선의 전위진폭이 작을 때에, 더미비트선 DBL의 전위에 따라 센스 인에이블 신호 SE를 활성화할 수 있다. 따라서, 센스앰프 SA의 활성화 타이밍에 대하여 충분한 마진을 확보할 수 있다.

또한, 선택워드선에 대응하는 더미회로가 활성화되기 때문에, 더미비트선 DBL로부터 더미센스앰프까지의 전위변화의 전파거리를 정규비트선으로부터 센스앰프 SA로의 전위변화 전파거리와 거의 같게 할 수 있고, 선택워드선의 위치에 관계없이, 정확히 정규비트선의 전위변화를 모방하는 전위변화를 더미비트선에 생기게 할 수 있다.

도 2는, 도 1에 나타내는 더미회로의 구성을 개략적으로 나타내는 도면이다. 도 1에 나타내는 더미회로 1a-1c는, 동일구성을 가지기 때문에, 도 2에서는, 대표적으로, 워드선 WLa-WLd에 대응하여 배치되는 더미회로(1)의 구성을 나타낸다. 이들 워드선 WLa-WLd 각각에 대응하여, 일례로서 인버터로 구성되는 워드선 드라이버 WDa-WDd가 설치된다. 이들 워드선 드라이버 WDa-WDd는, 각각, 워드선 선택신호 WXa-WXd를 받고, 대응한 워드선 선택신호 WXa-WXd가 선택상태(L 레벨)일 때, 대응한 워드선 WLa-WLd를 선택상태(H 레벨)로 구동한다. 따라서, 워드선 선택신호 WXa-WXd는, 선택시, L 레벨이고, 한편, 워드선 드라이버 WDa-WDd로부터의 워드선 구동신호는, 선택시, H 레벨로 된다.

정규 메모리 어레이(10)에서는, 정규 메모리셀 MC의 열에 대응하여 비트선 BL 및 ZBL이 배치된다. 이들 비트선 BL 및 ZBL은, 멀티플렉서 MUX에 포함되는 열 선택게이트 CSG를 통해 센스앰프 SA에 결합된다.

더미회로(1)는, 워드선 WLa-WLd 각각에 대응하여 배치되는 더미셀 DM과, 더미셀 DM에 공통으로 결합되는 더미워드선 DWL과, 워드선 WLa-WLd 상의 신호에 따라 워드선 DWL을 구동하는 논리회로 LG0을 포함한다. 이 논리회로 LG0은, 일례로서, OR 회로로 구성되고, 워드선 WLa-WLd 상의 워드선 구동신호가 선택상태의 H 레벨로 되면, 더미워드선 DWL을 선택상태로 구동한다.

더미셀 DM은, 정규 메모리셀 MC과 동일한 구성을 가지며, 공통으로, 더미비트선 DBL에 결합된다. 이것들의 더미셀 DM은, 배선에 의해 고정데이터를 기억하고, 더미워드선 DWL의 선택시, 더미비트선 DBL을 방전한다.

센스앰프 SA는, 종래와 마찬가지로 래치형 센스앰프이고, 또한 더미센스앰프 DSA는, 이 더미비트선 DBL의 전압레벨이, 소정전압 이하로 저하한 것을 검출하는 구성이면 되고, 전술한 바와 같이, 그 입력논리 임계치가, 예를 들면 VCC/2로 설정되는 인버터로 구성되어도 되며, 또한 기준전압과 더미비트선 DBL의 전위를 비교하는 비교회로와, 이 비교회로의 출력신호를 버퍼처리하는 버퍼회로로 구성되어도 된다. 이하의 설명에서는, 더미센스앰프 DSA는, 더미비트선 DBL의 전위가 중간전압 VCC/2의 전압레벨에 도달하면, 그 출력신호를 H 레벨로 구동하는 동작을 하는 것으로서 설명한다.

도 3은, 도 2에 나타내는 정규 메모리셀 MC의 구성의 일례를 나타내는 도면이다. 도 3에서, 정규 메모리셀 MC는, 전원노드와 기억노드 3a의 사이에 접속되어 동시에 그 게이트가 기억노드 3b에 접속되는 P채널 MOS 트랜지스터 2a와, 전원노드와 기억노드 3b의 사이에 접속되어 동시에 그 게이트가 기억노드 3a에 접속되는 P 채널 MOS 트랜지스터 2b와, 기억노드 3a와 접지노드의 사이에 접속되어 동시에 그 게이트가 기억노드 3b에 접속되는 N채널 MOS 트랜지스터 2c와, 기억노드 3b와 접지노드의 사이에 접속되어 동시에 그 게이트가 기억노드 3a에 접속되는 N채널 MOS 트랜지스터 2d를 포함한다.

기억노드 3a 및 3b에, H 레벨(VCC 레벨) 및 L 레벨(접지전압 VSS 레벨)의 상보 데이터가 저장된다.

정규 메모리셀 MC는, 또한, 워드선 WL 상의 신호에 응답하여 선택적으로 도통하고, 도통시, 기억노드 3a를 비트선 BL에 접속하는 N채널 MOS 트랜지스터 2e와, 워드선 WL 상의 신호에 응답하여 선택적으로 도통하고, 도통시, 기억노드 3b를 비트선 ZBL에 접속하는 N채널 MOS 트랜지스터 2f를 포함한다.

이 도 3에 나타내는 정규 메모리셀 MC의 구성에서, 기억노드 3a 및 3b에 상보 데이터가 저장된다. 비트선 BL 및 ZBL은, 스탠바이시에 전원전압 VCC 레벨로 프리차지되어 있다. 워드선 WL의 선택시, MOS 트랜지스터 2e 및 2f가 도통하고, 기억노드 3a 및 3b가, 각각 비트선 BL 및 ZBL에 각각 전기적으로 접속된다. 기억노드 3a가, L 레벨의 데이터를 기억하고, 기억노드 3b가 H 레벨 데이터를 기억하고 있는 경우에는, MOS 트랜지스터 2e 및 2c를 통해 비트선 BL에서 접지노드로 전류가 흐르게 되어, 비트선 BL의 전위가 저하한다. 비트선 ZBL은, 기억노드 3b가 전원전압 VCC 레벨이고, 그 전압레벨은 저하하지 않는다. 이들 비트선 BL 및 ZBL의 전위차를, 센스앰프 SA에서 차동증폭한다.

도 4는, 도 2에 나타내는 더미셀 DM의 구성의 일례를 나타내는 도면이다. 도 4에서, 더미셀 DM은, 전원노드와 내부노드 3c의 사이에 접속되어 동시에 그 게이트가 내부노드 3d에 접속되는 P채널 MOS 트랜지스터 4a와, 전원노드와 노드 3d의 사이에 접속되어 동시에 그 게이트가 내부노드 3c에 접속되는 P채널 MOS 트랜지스터 4b와, 내부노드 3c와 접지노드의 사이에 접속되어 동시에 그 게이트가 내부노드 3d에 접속되는 N채널 MOS 트랜지스터 4c와, 내부노드 3d와 접지노드의 사이에 접속되어 동시에 그 게이트가 내부노드 3d에 접속되는 N채널 MOS 트랜지스터 4d를 포함한다. P채널 MOS 트랜지스터 4b의 게이트가, 전원노드에 접속된다.

더미셀 DM은, 또한, 더미워드선 DWL 상의 신호에 응답하여 선택적으로 도통하고, 도통시, 내부노드 3d를 더미비트선 DBL에 접속하는 N채널 MOS 트랜지스터 4f와, 내부노드 3c에 접속되어 동시에 그 게이트가 접지노드에 접속되는 N채널 MOS 트랜지스터 4e를 포함한다.

더미셀 DM에서의 MOS 트랜지스터 4a-4f의 사이즈는, 정규 메모리셀 MC의 MOS 트랜지스터 2a-2f의 사이즈와 동일하다. 따라서, 더미비트선 DBL에 대하여, 이 더미셀 DM이 주는 기생용량은, 정규 메모리셀 MC가, 비트선 BL 및 ZBL에 각각 주는 기생용량과 동일한 크기이다. 또한, 정규 메모리셀 MC 및 더미셀 DMC의 동작특성도 실질적으로 같게 된다.

더미셀 DM에서, MOS 트랜지스터 4b의 게이트 및 내부노드 3c가 전원전압 VCC 레벨로 고정된다. 따라서, 내부노드 3d는, MOS 트랜지스터 4d에 의해, 접지전압 VSS 레벨로 고정된다. 따라서, 더미워드선 DWL의 선택시, 더미비트선 DBL은, MOS 트랜지스터 4f 및 3b를 통해 방전된다. 스탠바이시에 있어서, 더미비트선 DBL은 도 시하지 않은 더미비트선 부하회로에 의해 전원전압레벨로 프리차지된다.

MOS 트랜지스터 4e는, 그 게이트에 접지전압을 받고 있고, 상시 비도통상태이다. 그러나, 이 MOS 트랜지스터 4e는, 그 게이트에 전원전압을 받아, 내부노드 3c를 전원전압 VCC를 전달하는 전원선에 접속하도록 구성되어도 된다. 따라서, 더미셀 DM의 구성으로서는, 더미비트선 DBL에 대하여, 이 더미셀 DM이 주는 기생용량이, 정규 메모리셀 MC이 비트선 BL 및 ZBL에 주는 기생용량과 동일하면 된다. 또한, 더미셀 DM의 내부의 접속은, 임의이다. 단, 내부노드 3d는, 접지전압레벨로 고정된다.

더미셀 DM은, 각 워드선 WL에 대응하여 배치되어 있고, 더미비트선 DBL에 접속하는 더미셀 DM의 수는, 비트선 BL 및 ZBL에 접속하는 정규 메모리셀 MC의 수와 동일하다. 따라서, 이 더미비트선 DBL에 접속하는 기생용량을 정규비트선 BL 및 ZBL의 그것과 동일하다고 할 수 있다. 정규 메모리 어레이(10)에서, 제조 파라미터의 변동에 의해, 정규 메모리셀 MC의 특성이 변동하고, 비트선 BL 및 ZBL의 기생용량이 변동해도, 그 변동이, 더미비트선 DBL에 동일하게 반영된다. 그러나, 정규 메모리셀 MC의 트랜지스터 특성의 변동에 의해, 비트선 BL 및 ZBL의 방전속도가 변동해도, 그 변동이, 더미셀 DM1을 통해 더미비트선 DBL에 반영된다.

따라서, 제조파라미터의 변동에 의해, 이 정규 메모리 어레이(10)에서의 비트선 BL 및 ZBL의 방전속도의 변동이 생겨도, 정확히, 더미비트선 DBL의 방전속도에 그 변동을 반영시킬 수 있다. 이것에 의해, 제조공정에서의 파라미터의 변동에 관계없이, 정확히 의도하는 타이밍으로, 센스 인에이블 신호 SE를 활성화할 수 있 다.

도 5는, 도 1 내지 4에 나타내는 구성의 데이터 판독시의 동작을 나타내는 타이밍도이다. 이하, 도 5를 참조하여, 도 1 내지 4에 나타내는 구성의 데이터 판독시의 동작에 대하여 설명한다.

스탠바이 사이클에서는, 비트선 BL 및 ZBL과 더미비트선 DBL은, 도시하지 않은 프리차지 회로에 의해, 전원전압 VCC 레벨로 프리차지되어 있다. 메모리셀을 선택하는 액티브 사이클이 시작되면, 주어진 X 어드레스 신호에 따라 워드선 선택신호 WX0-WXm 중 하나가 선택상태로 구동되고, 따라서 워드선 드라이버 WD에 의해, 대응한 워드선 WL이 H 레벨로 구동된다.

이 선택워드선 WL이 H 레벨로 구동되면, 도 3에 나타내는 바와 같이, 정규 메모리셀 MC에서, MOS 트랜지스터 2e 및 2f가 도통하고, 비트선 BL 및 ZBL이, 정규 메모리셀 MC의 기억노드 3a 및 3b에 전기적으로 접속된다. 이 정규 메모리셀 MC의 기억데이터에 따라, 비트선 BL 및 ZBL의 한쪽이 방전되어, 그 전압레벨이 저하한다.

한편, 워드선 WL이 선택상태로 구동되면, 도 2에 나타내는 논리회로 LG0의 출력신호가 H 레벨로 되고, 따라서 더미워드선 DWL도, H 레벨로 구동된다. 따라서, 도 4에 나타내는 더미셀 DM에서, MOS 트랜지스터 4f가 도통하고, 더미비트선 DBL이, 방전된다. 이 경우, 하나의 더미회로(11)에서는, 4비트의 더미셀이 배치되고, 이들 더미셀 DM이 더미워드선 DWL에 공통으로 결합되어 있다. 따라서, 더미비트선 DBL이, 4개의 더미셀 DM에 의해 방전되기 때문에, 더미비트선 DBL의 방전속도는, 비트선 BL 및 ZBL의 방전속도의, 약 4배의 속도가 된다.

도 5에 나타내는 바와 같이, 더미센스앰프 DSA가, VCC/2의 전압레벨에 더미비트선 DBL이 도달하면 그 출력신호를 H 레벨로 상승한다고 가정하면, 그 때의 비트선 BL 또는 ZBL의 전압강하량은, VCC/8이 된다. 센스앰프 SA가, 이 VCC/8의 전압차로 가장 적절히 동작하는 경우에는, 이 타이밍으로, 센스 인에이블 신호 SE를 활성화함으로써, 센스앰프 SA 내의 센스노드에 전달된 비트선 BL 및 ZBL의 전위차를 고속으로 증폭하여, 내부 판독데이터 DO를 생성할 수 있다.

여기서, 중요한 것은, 비트선 BL 및 ZBL과 더미비트선 DBL의 전압강하속도의 비(본 실시예 1에서는 1대 4)가, 어떤 비트·워드구성을 취한 경우에도 보존되는 것이다. 즉, 비트선 BL 및 ZBL과 더미비트선 DBL의 부하와 동일하고, 더미셀 DM 및 정규 메모리셀 MC의 동작특성도 동일하다. 또한, 더미워드선 DWL의 활성화 타이밍은 선택워드선의 활성화 타이밍과 동일하다. 이들 관계는, 비트선의 수 및 워드선의 수가 변경되어도, 유지된다. 따라서, 하나의 어레이구성에서, 센스앰프 활성화의 타이밍을 조정하면, 비트·워드구성(메모리셀 어레이의 행 및 열의 구성)에 관계없이, 항상 적정한 타이밍으로 센스앰프를 SA를 활성화할 수 있다.

이때, 전술한 구성에서는 더미회로(1)에서는, 4개의 더미셀 DM이 배치되어 있고, 4개의 더미셀 DM을 동시에 선택상태로 구동하여 더미비트선 DBL을 방전하고 있다. 그러나, 하나의 더미회로에 포함되는 더미셀의 수는, 임의이며, 원하는 수의 더미셀로 더미회로(1)를 구성할 수 있고, 따라서 더미비트선 DBL과 비트선 BL 및 ZBL과의 방전속도의 비를 원하는 값으로 설정할 수 있다. 따라서, 센스앰프 SA가 가장 감도가 좋은 영역에서 센스동작을 행할 수 있도록, 센스앰프 활성화시의 비트선 사이 전위차를 설정할 수 있다.

또한, 센스앰프 활성화의 타이밍의 미세조정을 위해, 더미센스앰프 DSA의 앞 또는 뒤에, 지연소자를 삽입하는 것도 할 수 있다.

이상과 같이, 본 발명의 실시예 1에 따르면, 소정수의 워드선마다, 각각 워드선에 대응하여 배치되는 더미셀을 갖는 더미회로를 배치하고, 대응한 워드선의 선택에 응답하여 더미비트선을 복수의 더미셀로 구동하고 있다. 따라서, 정규 메모리셀 어레이의 구성에 관계없이 최적 타이밍으로 센스앰프를 활성화할 수 있어, 고속동작을 실현할 수 있다.

특히, 메모리 컴파일러 등의 자동생성툴을 이용하는 경우와 같이, 최악의 케이스, 즉 최대 어레이 구성을 상정하여 타이밍 설계를 할 필요가 없고, 어레이 구성에 따라 자동적으로 센스타이밍을 설정할 수 있어, 센스 타이밍의 오버헤드를 작게 할 수 있다.

또한, 센스타이밍이 최적화되기 때문에, 비트선이 필요 이상으로 방전되는 것을 방지할 수 있고, 따라서 비트선의 전압진폭을 작게 할 수 있어, 소비전류를 감소할 수 있다.

(실시예 2)

도 6은, 본 발명의 실시예 2에 따른 더미회로(1)의 구성을 개략적으로 나타내는 도면이다. 메모리 어레이(10), 더미센스앰프 DSA 및 센스앰프 SA의 구성은, 앞의 실시예 1과 동일하다.

도 6에서, 더미회로(1)는, 실시예 1과 마찬가지로, 워드선 WLa-WLd 각각에 대응하여 배치되는 더미셀 DM과, 이들 더미셀 DM에 공통으로 결합되는 더미워드선 DWL을 포함한다. 워드선 WLa-WLd는, 각각, 워드선 선택신호 WXa-WXd를 받는 워드선 드라이버 WDa-WDd에 의해 구동된다.

더미회로(1)는, 또한, 워드선 선택신호 WXa-WXd를 받는 논리회로(12)와, 논리회로(12)의 출력신호에 따라 선택적으로 도통하고, 도통시, 신호선(13)을 전원전압 VCC 레벨로 충전하는 P채널 MOS 트랜지스터(14)와, 신호선(13) 상의 신호전압에 따라 더미워드선 DWL을 구동하는 반전회로(15)를 포함한다. 논리회로(12)는, 예를 들면, NAND 회로로 구성되고, 워드선 선택신호 WXa-WXd 중 어느 하나가 선택상태(L 레벨)로 되면, MOS 트랜지스터(14)를 비도통상태로 설정한다.

더미회로(1)는, 또한, 워드선 WLa-WLd 각각에 대응하여 설치되고, 대응한 워드선의 선택시, 신호선(13)을 접지전압레벨로 방전하는 N채널 MOS 트랜지스터(16a-16d)를 포함한다. 이 신호선(13)은, 각 더미회로마다 설치된다. 신호선(13)의 충방전이, 더미회로(1) 단위로 실행되고, 따라서 더미워드선의 선택/비선택이, 더미회로 단위로 실행된다.

이 도 6에 나타내는 더미회로(1)의 구성에서, 워드선 WLa-WLd 중 어느 하나가 선택되면, 논리회로(12)의 출력신호가 H 레벨로 되고, MOS 트랜지스터(14)가 비도통상태로 되며, 신호선(13)은 전원전압 VCC 레벨로 플로팅상태로 된다. 한편, 워드선 드라이버 WDa-WDd로부터의 워드선 구동신호 중 어느 하나가 H 레벨로 상승하 고, MOS 트랜지스터 16a-16d 중 어느 하나가 도통하여, 신호선(13)이 접지전압레벨로 방전된다. 따라서 이때에는, 반전회로(15)에 의해, 더미워드선 DWL이 H 레벨로 구동되어, 4비트의 더미셀 DM에 의해, 더미비트선 DBL의 방전이 행해진다.

워드선 WLa-WLd가 모두 비선택상태일 때에는, 논리회로(12)의 출력신호가 L 레벨을 유지한다. 워드선 WLa-WLd 상의 워드선 구동신호가 모두 L 레벨이고, 트랜지스터 16a-16d가 모두 비도통상태를 유지하여, 신호선(13)이 전원전압 VCC 레벨로 유지된다. 이 상태에서는, 반전회로(15)의 출력신호가 L 레벨이고, 더미워드선 DWL이 L 레벨로 유지되어, 더미셀 DM은 비선택상태를 유지한다.

따라서, 이 도 6에 나타내는 더미회로(1)에서도, 더미비트선 DBL에 대해서는, 정규 메모리셀의 비트선과 동일수의 더미셀이 접속되어 있고, 실시예 1과 동일한 효과를 얻을 수 있다.

따라서 이 도 6에 나타내는 더미회로의 구성에서도, 워드선 선택시, 더미비트선 DBL이 정규 메모리 어레이의 비트선보다도 고속으로 방전되고, 실시예 1과 같은 작용효과를 얻을 수 있다.

또한, 워드선 WLa-WLd 각각 대해서는, MOS 트랜지스터 16a-16d가 설치될 뿐이다. 이들 MOS 트랜지스터 16a-16d는, 더미회로(1)에 대하여 배치되는 신호선(13)을 구동하는 것이 요구될 뿐이며, 그것들의 사이즈(게이트 폭과 게이트 길이와의 비)를 충분히 작게 할 수 있다. 따라서, 워드선 WLa-WLd 상의 워드선 구동신호를 논리회로에서 받아, 선택상태를 검출하는 구성에 비해, 워드선 WLa-WLd의 부하를 경감할 수 있다.

즉, 통상, 워드선의 선택검출을 때문에 OR 회로 등의 논리회로를 사용한 경우, 워드선 WLa-WLd 각각에 대하여, 적어도 2개의 MOS 트랜지스터가 접속된다. 따라서, 워드선 WLa-WLd의 부하를 경감할 수 있어, 고속으로 워드선을 충방전할 수 있다.

이상과 같이, 본 발명의 실시예 2에 따르면, 소정수의 워드선에 대하여 설정되는 더미회로에서, 워드선의 선택검출을 위해, 각 워드선에 하나의 MOS 트랜지스터를 접속하고 있고, 워드선의 부하를 경감할 수 있어, 고속으로 워드선을 충방전할 수 있고, 고속동작이 실현된다.

(실시예 3)

도 7은, 본 발명의 실시예 3에 따른 더미회로의 구성을 개략적으로 나타내는 도면이다. 이 도 7에 나타내는 더미회로(1)의 구성은, 도 6에 나타내는 더미회로(1)와 이하의 점이 다르다. 즉, 신호선(13)을 프리차지하는 MOS 트랜지스터(14)의 게이트에, 4개의 워드선 WLa-WLd의 그룹을 특정하는 프리디코드 신호(워드선군 선택신호) Xp가 주어진다. 이 도 7에 나타내는 더미회로(1)의 다른 구성은, 도 6에 나타내는 구성과 동일하며, 대응하는 부분에는 동일참조번호를 부착하고, 그 상세설명은 생략한다.

이 도 7에 나타내는 더미회로(1)에서는, 워드선 WLa-WLd의 그룹을 특정하는 프리디코드 신호 Xp를 사용하여 신호선(13)의 충전유지/충전정지가 설정되어 있다. 따라서, 도 6에 나타내는 논리회로(12)가 불필요하게 되어, 이 더미회로(1)의 점유 면적을 보다 감소할 수 있다. 또한, 워드선 선택신호 WXa-WXd를 전달하는 신호선의 부하도 경감되어, 고속으로, 워드선 선택신호 WXa-WXd를 충방전할 수 있다.

도 8은, 워드선 선택신호 WXa-WXd와 워드선군 선택신호 Xp를 발생하는 행 선택신호 발생부의 구성을 개략적으로 나타내는 도면이다. 도 8에서, 행 선택신호 발생부는, 워드선군 어드레스 신호 ADWG를 디코드하여, 프리디코드 신호(워드선군 선택신호) Xp를 생성하는 그룹디코더(17)와, 그룹디코더(17)의 출력신호 Xp의 활성화시 인에이블되어, 주어진 워드선 어드레스 신호 ADWL 디코드하는 워드선 디코더 18a 내지 18e를 포함한다.

워드선 디코더 18a 내지 18e가, 각각, 활성화시, 워드선 선택신호 WXa-WXd를, 그 디코드결과에 따라 생성한다. 워드선 어드레스 신호 ADWL은, 2비트의 어드레스 신호이고, 4개의 워드선 중 하나의 워드선을 특정한다.

그룹디코더(17)에 주어지는 워드선군 어드레스 신호 ADWG는, 4개의 워드선의 쌍을 규정한다. 따라서, 이 워드선군 선택신호(프리디코드 신호) Xp가 선택상태로 되었을 때에, 대응한 4개의 워드선 중 하나가 선택된다. 이들 워드선군 어드레스 신호 ADWG 및 워드선 어드레스 신호 ADWL은, 각 4개의 워드선의 쌍에 대응하여 설치되는 그룹디코더(17) 및 각 워드선에 대응하여 배치되는 워드선 디코더에 각각 공통으로 주어진다.

이 도 8에 나타내는 구성과 같이, 4개의 워드선에 대하여 더미회로가 배치되는 구성에서는, 워드선 어드레스 신호 ADWL은, 정규 메모리 어레이구성에 관계없이 2비트의 어드레스 신호이고, 한편, 워드선군 어드레스 신호 ADWG는, 이 정규 메모 리 어레이에 포함되는 정규 워드선의 수(워드구성)에 따라 그 비트수가 정해진다.

워드선군 어드레스 신호 ADWG에 근거하여, 하나의 워드선군을 특정하는 워드선 프리디코드 방식인 경우, 워드선 어드레스 신호 ADWL이, 3비트의 어드레스 신호이면, 8개의 워드선의 쌍이, 워드선군 어드레스 신호 ADWG에 의해 지정된다. 따라서, 이 경우에는, 더미회로(1)는, 8개의 워드선에 대하여 설치되고, 대응한 워드선의 선택시, 8개의 더미셀에 의해, 더미비트선이 구동된다.

이때, 워드선 어드레스 신호 ADWL은, 프리디코드되어, 4비트의 워드선 지정신호로서, 이들 워드선 디코더 18a-18e에 각각 주어져도 된다. 워드선 어드레스 신호를 프리디코드하는 경우, 워드선 프리디코드 신호(워드선 지정신호)와 워드선군 선택신호에 근거하여, 워드선 선택신호 WXa-WXd가 생성된다.

그룹디코더(17)에 주어지는 워드선군 어드레스 신호 ADWG에 대해서도 동일하고, 미리, 워드선군 어드레스 신호 ADWG가, 복수비트의 신호에 프리디코드되어, 워드선군 프리디코드 신호로서 각 대응한 그룹디코더(17)에 주어져도 된다.

이상과 같이, 본 발명의 실시예 3에 따르면, 선택워드선을 포함하는 소정수의 워드선의 쌍을 특정하는 워드선군 선택신호에 따라, 더미워드선을 구동하도록 구성하고 있어, 더미회로의 점유면적을 감소할 수 있다. 또한 실시예 2와 동일한 효과를 얻을 수 있다.

(실시예 4)

도 9는, 본 발명의 실시예 4에 따른 더미회로(1)의 구성을 개략적으로 나타 내는 도면이다. 이 도 9에 나타내는 더미회로(1)의 구성에서는, 신호선(13)을 프리차지하는 MOS 트랜지스터(14)의 게이트에, 워드선군 선택신호 Xp 대신에4, 프리차지 신호 PRC가 주어진다. 또한, 신호선(13)과 전원노드의 사이에, 반전회로(15)의 출력신호에 따라 선택적으로 도통하는 P채널 MOS 트랜지스터(20)가 설치된다. 이 도 9에 나타내는 더미회로(1)의 다른 구성은, 도 7에 나타내는 더미회로의 구성과 동일하며, 대응하는 부분에는 동일참조번호를 부착하고, 그 상세설명은 생략한다.

프리차지 신호 PRC는, 예를 들면 클록신호에 동기하여 데이터 액세스가 행해지는 경우, 클록신호의 H 레벨기간 H 레벨로 된다. 그 동안, 워드선을 선택상태로 구동하는 워드선 인에이블 신호가 활성상태로 유지된다. 따라서, 데이터 액세스가 행해질 때, 프리차지 신호 PRC가 H 레벨로 되면, MOS 트랜지스터(14)가 비도통상태가 된다. 워드선 WLa-WLd 중 어느 하나가 워드선 선택신호 WXa-WXd에 따라 선택되었을 때에는, 신호선(13)이, MOS 트랜지스터 16a-16d 중 어느 하나에 의해 방전되고, 더미워드선 DWL이, 따라서 반전회로(15)에 의해 H 레벨로 구동되며, 더미비트선 DBL이 4비트의 더미셀 DM에 의해 방전된다.

한쪽, 이 프리차지 신호 PRC가 H 레벨일 때에 워드선 WLa-WLd가 모두 비선택상태인 경우, MOS 트랜지스터(14) 및 16a 내지 16b가 모두 비도통상태이다. 이때에는, 반전회로(15)의 출력신호가 L 레벨이며, MOS 트랜지스터(20)가 도통상태로 되고, 신호선(13)은, 전원전압 VCC 레벨로 유지된다. 이것에 의해, 신호선(13)이, 데이터 액세스 사이클일 때, 플로팅상태로 되는 것을 방지한다. 정확히, 선택워드선에 대하여 배치되는 더미회로(1)를 활성상태로서, 더미비트선 DBL을 방전할 수 있다.

이때, 동작사이클이 빠른 또는 MOS 트랜지스터 16a 내지 16b의 임계치전압이 충분히 높은 등의 이유에 의해, 이 신호선(13)이 플로팅상태일 때에도 그 누설전류 등에 의한 전압저하가 충분히 작고, 신호선(13)의 플로팅상태의 영향이 작은 경우에는, MOS 트랜지스터(20)는 특히 설치할 필요는 없다.

도 10은, 비트선 부하회로 및 더미비트선 부하회로의 구성의 일례를 나타내는 도면이다. 도 10에서, 비트선 BL 및 ZBL에 대하여, 비트선 부하회로(22)가 설치되고, 더미비트선 DBL에 대하여 더미비트선 부하회로(23)가 설치된다. 비트선 부하회로(22)는, 프리차지 신호 PRC가 L 레벨일 때 도통하고, 도통시, 각각, 비트선 BL 및 ZBL로 전원전압 VCC을 공급하는 P채널 MOS 트랜지스터 22a 및 22b와 프리차지 신호 PRC가 L 레벨일 때 도통하며, 도통시, 비트선 BL 및 ZBL을 전기적으로 단락하는 P채널 MOS 트랜지스터 22c를 포함한다.

더미비트선 부하회로(23)는, P채널 MOS 트랜지스터로 구성되고, 프리차지 신호 PRC가 L 레벨일 때에, 더미비트선 DBL을 전원전압 VCC 레벨로 프리차지한다.

프리차지 신호 PRC는, 도 11에 나타내는 바와 같이, 워드선 WL의 선택기간을 결정한다. 워드선 WL이 선택상태로 구동될 때, 프리차지 신호 PRC는 H 레벨이고, 비트선과 전원노드와는 분리된다.

데이터의 센스 후에 외부데이터 판독이 행해지는 경우에는, 프리차지 신호 PRC가 L 레벨이 된다. 이 프리차지 신호 PRC에 의해, 메모리셀에의 데이터 액세스를 행하는 사이클이 결정된다.

클록동기에서, 이 반도체 기억장치가 동작하는 경우, 프리차지 신호 PRC가 클록신호에 동기하여 변화된다. 예를 들면, 클록신호가 H 레벨일 때에 프리차지 신호 PRC가 H 레벨로 설정된다.

워드선 WL이 선택상태로 구동되어, 비트선 BL 및 ZBL의 전위차가 확대되어 내부 데이터의 센스 및 외부데이터 판독이 행해진다. 프리차지 신호 PRC가 L 레벨로 하강하면, 비트선 부하회로(22)가 활성화되고, 비트선 BL 및 ZBL이, 각각 전원전압 VCC 레벨로 프리차지된다. 또한, 이 프리차지 신호 PRC가 L 레벨로 하강하면, 워드선 WL도 선택상태로부터 비선택상태로 구동된다. 이때, 또한, 더미비트선 DBL의 방전도 완료하고, 더미비트선 DBL이 전원전압레벨로 프리차지된다. 또한, 선택상태의 더미워드선도 비선택상태로 구동된다.

이 도 11에 나타내는 동작파형에 있어서는, 프리차지 신호 PRC에 의해 액세스 사이클이 결정된다. 이것은, 클록신호에 동기하여, 반도체 기억장치가 동작하고 있기 때문이다. 그러나, 클록신호와 비동기로 동작하여, 내부 동작타이밍이, 어드레스 신호의 변화를 검출하는 어드레스 변화 검출신호에 근거하여 행해지는 구성에서도, 마찬가지로, 프리차지 신호 PRC가, 데이터 액세스시(판독시)에서는 H 레벨로 유지된다. 따라서, 비트선 부하회로 22 및 23의 구성으로서는, 도 10에 나타내는 구성과 동일한 구성이 사용된다.

비트선 진폭을 작게 하기 위해, 데이터 판독시에 있어서는 비트선 부하회로(22)를 활성상태로 유지하는 구성의 반도체 기억장치인 경우, 도 9에 나타내는 신호선은, 예를 들면 어드레스 변화 검출신호에 따라 생성되는 신호에 의해, 그 프리차지 동작이 제어된다.

이 프리차지 신호 PRC를 이용함으로써, 더미회로에 대하여 공통으로 프리차지 신호를 전달할 수 있고, 워드선군 선택신호를 사용하는 경우에 비해 배선의 레이아웃이 간략화된다. 또한, 실시예 3과 동일한 효과를 얻을 수 있다.

이상과 같이, 본 발명의 실시예 4에 따르면, 더미회로에서, 비트선 프리차지 신호 PRC를 사용하여, 대응한 워드선의 선택/비선택을 검출하기 위한 신호선을 충전하고 있어, 배선레이아웃이 간략화된다.

(실시예 5)

도 12는, 본 발명의 실시예 5에 따른 더미회로(1)의 구성을 개략적으로 나타내는 도면이다. 도 12에서, 더미회로(1)는, 워드선 WLa-WLd 각각에 대응하여 배치되는 더미셀 DM과, 이들 더미셀 DM에 공통으로 접속되는 더미워드선 DWL과, 워드선군 선택신호(프리디코드 신호) Xp를 받는 반전회로(24)와, 반전회로(24)의 출력신호에 응답하여, 선택적으로, 더미워드선 DWL을 접지전압레벨로 구동하는 N채널 MOS 트랜지스터(26)와, 워드선 WLa-WLd에 각각에 대응하여 설치되고, 워드선 선택신호 WXa-WXd에 응답하여, 선택적으로 도통하고, 도통시, 더미워드선 DWL을 전원전압 VCC 레벨로 구동하는 P채널 MOS 트랜지스터 28a 내지 28d를 포함한다.

워드선 WLa-WLd는, 각각, 워드선 선택신호 WXa-WXd를 받는 워드선 드라이버 WDa-WDd에 의해 구동된다.

워드선군 선택신호 Xp가 L 레벨의 비선택상태일 때에는, 반전회로(24)의 출 력신호는 H 레벨이고, MOS 트랜지스터(26)가 도통하여, 더미워드선 DWL은, 접지전압레벨로 유지된다. 이 경우에는, 워드선 선택신호 WXa-WXd는 모두 비선택상태이고, 워드선 WLa-WLd는 모두 비선택상태로 있다. 또한, MOS 트랜지스터 28a-28d는, 모두 비도통상태로 있다.

워드선군 선택신호 Xp가 H 레벨로 구동되면, 워드선 WLa-WLd 중 어느 하나가 선택상태로 구동된다. 이 경우에는, 반전회로(24)의 출력신호가 L 레벨로 되고, MOS 트랜지스터(26)가 비도통상태로 된다. 또한, 워드선 선택신호 WXa-WXd 중 어느 하나가, L 레벨로 되고, MOS 트랜지스터 28a-28d 중 어느 하나가 도통한다. 따라서, 더미워드선 DWL이 H 레벨로 구동되고, 더미비트선 DBL이 4비트의 더미셀 DM에 의해 구동되어, 그 전위가 고속으로 저하한다.

따라서, 이 도 12에 나타내는 구성에서는, 워드선 선택신호 WXa-WXd를 사용하여, 더미워드선 DWL의 선택상태에의 구동을 행하고 있다. 워드선 WLa-WLd에는, 워드선 드라이버 WDa-WDd가 설치되어 있을 뿐이며, 워드선 WLa-WLd의 부하를 경감할 수 있어, 고속으로 워드선 WLa-WLd의 충방전을 행할 수 있다.

또한, 더미워드선 DWL 자체를 대응한 워드선의 선택/비선택에 따라 구동하고 있고, 더미워드선 선택을 위한 신호선이 불필요하게 되어, 더미회로의 점유면적을 감소할 수 있다. 또한, 이 신호선의 충방전도 불필요하게 되어, 소비전류를 감소할 수 있다.

또한, 더미워드선 DWL은, 4개의 더미셀 DM의 액세스 트랜지스터의 게이트를 충방전할 뿐이며, 고속으로, MOS 트랜지스터 28a-28d를 사용하여, 더미워드선 DWL 을, 전원전압 VCC 레벨로 구동할 수 있다.

이때, 워드선군 선택신호 Xp 대신에, 프리차지 신호 PRC, 또는, 워드선 선택신호 WXa-WXd의 OR 신호를 사용해도 된다. 또한, 워드선 드라이버 WDa-WDd의 구동력이 충분히 큰 경우에는, 이 워드선 WLa-WLd 상의 신호의 논리합 신호를, 이 워드선군 선택신호 Xp 대신에 사용해도 된다.

이상과 같이, 본 발명의 실시예 5에 따르면, 소정수의 워드선에 대하여, 워드선 구동신호에 따라 선택적으로 도통하여 더미워드선을 선택상태로 구동하는 MOS 트랜지스터를 설치하고 있고, 더미워드선 DWL과 달리, 워드선 선택을 검출하기 위한 신호선이 불필요하게 되어, 더미회로의 레이아웃 면적 및 소비전류를 보다 감소할 수 있다.

(실시예 6)

도 13은, 본 발명의 실시예 6의 더미회로(1)의 구성을 개략적으로 나타내는 도면이다. 도 13에 나타내는 더미회로(1)는, 도 12에 나타내는 더미회로(1)와, 이하의 점의 구성이 다르다. 즉, 도 12에 나타내는 더미워드선 구동용의 MOS 트랜지스터 28a-28d 대신에, 워드선 선택신호 WXa-WXd에 따라, 더미워드선 DWL에, 각각 워드선 WLa-WLd를 전기적으로 결합하는 P채널 MOS 트랜지스터 30a-30d가 설치된다. 이 도 13에 나타내는 더미회로(1)의 다른 구성은, 도 12에 나타내는 더미회로(1)의 구성과 동일하며, 대응하는 부분에는 동일참조번호를 부착하고, 그 상세설명은 생략한다.

이 도 13에 나타내는 더미회로(1)의 구성에서, 워드선 선택신호 WXa-WXd 중 어느 하나가 선택상태로 구동되면, MOS 트랜지스터 30a-30d 중 어느 하나가 도통한다. 이 경우, 선택워드선이 더미워드선 DWL에 결합되기 때문에, 더미워드선 DWL의 전위변화는, 선택워드선 WL(WLa-WLd 중 어느 하나)의 전위변화와 같게 된다. 따라서, 어레이 구성이 다르고, 워드선 WLa-WLd의 전위변화속도가 변화해도, 정확히, 이 선택워드선의 전위변화와 동일한 전위변화를 더미워드선 DWL에 생기게 할 수 있다.

따라서, 어레이 구성에 관계없이, 워드선 선택에 의한 정규 메모리셀의 비트선 BL 및 ZBL에의 데이터 판독과, 더미워드선 DWL의 선택으로부터 더미비트선 DBL의 더미셀 DM의 데이터의 판독까지의 기간을 같게 할 수 있다. 따라서, 예를 들면 비트선수가 다르고, 선택워드선의 전압레벨의 상승 속도가 변화되는 경우에서도, 정확히, 그 변화를 더미워드선 DWL의 전위변화 상에 반영시킬 수 있어, 정확한 타이밍으로, 센스동작을 인에이블할 수 있다.

이때, 이 도 13에 나타내는 구성에서, P채널 MOS 트랜지스터 30a-30d 대신에, P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터로 구성되는 CMOS 트랜스미션 게이트가 사용되어도 된다.

또한, 더미워드선 DWL의 비선택상태로의 구동을 위해, 워드선군 선택신호 Xp가 사용되고 있다. 그러나, 이 실시예 6에서도, 워드선 선택신호 WXa-WXd의 논리곱 신호, 또는 워드선 WLa-WLd의 위의 워드선 구동신호의 논리합 신호가, 이 워드선군 선택신호 Xp 대신에 사용되어도 된다.

또한, MOS 트랜지스터 30a-30d의 게이트에는, 워드선 드라이버 WDa-WDd의 출력신호의 반전신호가 주어져도 된다.

이상과 같이, 본 발명의 실시예 6에 따르면, 소정수의 워드선에 대응하여 설치되는 더미셀을 공통으로 접속하는 더미워드선을, 대응한 워드선의 선택시, 이 선택워드선을 더미워드선에 전기적으로 결합하도록 구성하고 있고, 어레이 구성에 관계없이, 선택워드선과 더미워드선을 동일속도로 전압을 변화시킬 수 있어, 어레이구성에 관계없이, 정확한 타이밍으로 센스동작을 활성화할 수 있다.

(실시예 7)

도 14는, 본 발명의 실시예 7에 따른 반도체 기억장치의 전체의 구성을 개략적으로 나타내는 도면이다. 도 14에서, 본 발명에 따른 반도체 기억장치는, 데이터를 기억하는 메모리회로(35)와, 이 메모리회로(35)로 한쪽 포트(A 포트)로부터 액세스하기 위한 포트 A 인터페이스(AIF)부(40a)와, 메모리회로(35)로 다른쪽의 포트(B 포트)로부터 액세스하기 위한 포트 BIF부(40b)를 포함한다.

즉, 이 도 14에 나타내는 반도체 기억장치는, 2개의 포트를 갖는 2포트 SRAM이다. 포트 AIF부(40a) 및 포트 BIF부(40b)를 통해, 각각에 메모리회로(35)에 액세스할 수 있다. 메모리회로(35)는, 메모리셀 어레이 및 메모리셀 선택 및 데이터의 기록/판독을 행하는 메모리 주변회로를 포함한다. 포트 AIF부(40a) 및 포트 BIF부(40b)는, 각각, 신호 및 데이터의 입출력회로를 포함한다.

포트 AIF부(40a) 및 포트 BIF부(40b)는, 각각 다른 프로세서에 결합할 수 있 어, 효율적인 메모리시스템을 구축할 수 있다.

도 15는, 도 14에 나타내는 메모리회로(35)에 포함되는 메모리 어레이부의 구성을 개략적으로 나타내는 도면이다. 도 15에서, 정규 메모리 어레이(50)에서는, 2포트 SRAM 셀 TMC가 행렬형으로 배열된다. 이 2포트 SRAM 셀 TMC는, 포트 A 및 포트 B로부터 각각으로 액세스 가능하다.

A 포트로부터의 액세스를 위해, 이 2포트 SRAM 셀(이하, 간단히 메모리셀이라 칭함) TMC의 행 각각에 대응하여, A 포트 워드선 WLA0-WLAn이 배치되고, 또한 메모리셀 열 각각에 대응하여, A 포트 비트선 BLA0, ZBLA0 내지 BLAn, ZBLAn이 설치된다.

또한, B 포트로부터의 액세스를 위해, 메모리셀 TMC의 각 행에 대응하여, B 포트 워드선 WLB0-WLBm이 배치되고, 또한 메모리셀 TMC의 열에 대응하여 B 포트 비트선 BLB0, ZBLB0 내지 BLBn, ZBLBn이 설치된다.

메모리셀 TMC는, 복수의 열 블록으로 분할되고, 각 열 블록에 대응하여, 멀티플렉서 MUX0-MUXk가 설치된다. 멀티플렉서 MUX0-MUXk는, 각각, 메모리셀 열에 대응하여 설치되는 열 선택게이트를 포함하고, A 포트열 선택신호 YA 및 B 포트열 선택신호 YB에 따라, 선택열을, 각각 내부 데이터 버스를 통해 센스앰프에 결합한다.

멀티플렉서 MUX0 내지 MUXk 각각에 대하여 A 포트 센스앰프와 B 포트 센스앰프가 배치된다. 도 15에 나타내는 구성에서는, 멀티플렉서 MUX0에 대응하여 A 포트 센스앰프 SAA0 및 B 포트 센스앰프 SAB0이 설치되고, 멀티플렉서 MUXk에 대응하여, A 포트 센스앰프 SAAk 및 B 포트 센스앰프 SABk가 설치된다.

A 포트 센스앰프 SAA0 내지 SAAk는, A 포트 센스 인에이블 신호 SAE의 활성화에 응답하여 활성화되고, B 포트 센스앰프 SAB0 내지 SABk는, B 포트 센스 인에이블 신호 SEB의 활성화에 응답하여 활성화된다. 이들 센스앰프 SAA0 내지 SAAk 및 SAB0 내지 SABk는, 각각, 도 35에 나타내는 래치형 센스앰프의 구성을 구비한다. 이들 센스앰프 SAA0 내지 SAAk에 의해, 내부 판독데이터 QA0 내지 QAk가 각각 출력되고, B 포트 센스앰프 SAB0 내지 SABk 각각으로부터, 내부 판독데이터 QB0 내지 QBk가 출력된다.

이들 센스 인에이블 신호 SEA 및 SEB는, 각각에 대응한 포트로부터의 데이터 액세스시에 활성화된다. 따라서, 센스앰프 SAA0 내지 SAAk 및 SAB0 내지 SABk는, 각각, A 포트로부터의 액세스시 및 B 포트로부터의 액세스시에 활성화된다. 따라서, 데이터 판독시에 있어서는, A 포트 및 B 포트로부터, 동시에, 동일 어드레스의 메모리셀 TMC에 대하여 액세스할 수 있다. 단, 동일 어드레스의 메모리셀에 대하여 데이터의 기록과 데이터의 판독이 동시에 행해지는 경우에는, 중재처리가 행해져, 통상, 빠르게 액세스한 포트에 대하여, 액세스 허가가 주어진다. 이 경우, 동일 어드레스에 대하여 포트 A 및 포트 B에서 동시에 데이터 판독이 행해질 때에도 중재처리가 행해져도 된다.

도 16은, 메모리셀 TMC의 구성의 일례를 나타내는 도면이다. 도 16에서, 메모리셀 TMC는, 전원노드와 기억노드(59)의 사이에 접속되어 동시에 그 게이트가 기억노드(60)에 접속되는 P채널 MOS 트랜지스터(51)와, 전원노드와 기억노드(60)의 사이에 접속되어 동시에 그 게이트가 기억노드(59)에 접속되는 P채널 MOS 트랜지스 터(52)와, 기억노드(59)와 접지노드의 사이에 접속되어 동시에 그 게이트가 기억노드(60)에 접속되는 N채널 MOS 트랜지스터(53)와, 기억노드(60)와 접지노드의 사이에 접속되어 동시에 그 게이트가 기억노드(59)에 접속되는 N채널 MOS 트랜지스터(54)를 포함한다. 기억노드 59 및 60에, 상보 데이터가 저장되고, 포트 A 및 포트 B로부터 액세스할 수 있다.

메모리셀 TMC는, 또한, A 포트 워드선 WLA 상의 신호에 응답하여 기억노드 59 및 60을, 각각, A 포트 비트선 BLA 및 ZBLA에 접속하는 N채널 MOS 트랜지스터 57및 58과, B 포트 워드선 WLB 상의 신호에 응답하여 기억노드 59 및 60을, 각각, B 포트 비트선 BLB 및 ZBLB에 접속하는 N채널 MOS 트랜지스터 55 및 56을 포함한다.

포트 A로부터의 데이터 액세스시에 있어서는, A 포트 워드선 WLA가 선택상태로 구동되어, MOS 트랜지스터 57 및 58이 도통하고, 기억노드 59 및 60이, 각각 A 포트 비트선 BLA 및 ZBLA에 전기적으로 결합된다. 포트 B로부터의 액세스시에 있어서는, B 포트 워드선 WLB가 선택상태로 구동되고, MOS 트랜지스터 55 및 56이 도통하여, 기억노드 59 및 60이, 각각, B 포트 비트선 BLB 및 ZBLB에 전기적으로 결합된다.

도 17은, 센스 인에이블 신호 SEA 및 SEB를 생성하는 부분의 구성을 개략적으로 나타내는 도면이다. 도 17에서, A 포트 워드선 WLA0-WLA3 및 B 포트 워드선 WLB0-WLB3에 대하여, A 포트 더미회로 70A0 및 B 포트 더미회로 70B0이 설치되고, 또한, A 포트 워드선 WLAi-WLAi+3 및 B 포트 워드선 WLBi-WLAi+3에 대하여 A 포트 더미회로 70Ah 및 B 포트 더미회로 70Bh가 설치된다. A 포트 더미회로 70A(A 포트 더미회로 70A0 및 70Ah 등을 총칭적으로 나타냄)는, 더미비트선 DBLA 및 ZDBLA에 결합되고, B 포트 더미회로 70B(B 포트 더미회로 70B0 및 70Bh 등을 총칭적으로 나타냄)가, 더미비트선 DBLB 및 ZDBLB에 결합된다.

A 포트 워드선 WLA0-WLA3은, 각각 워드선 선택신호 WXA0-WXA3을 받는 워드선 드라이버 WDA에 의해 구동되고, 또한 B 포트 워드선 WLB0-WLB3은, 각각, 각 워드선 선택신호 WX1-WXB3을 받는 워드선 드라이버 WDB에 의해 구동된다.

또한, A 포트 워드선 WLAi-WLAi+3은, 각각, 워드선 선택신호 WXAi-WXAi+3을 받는 워드선 드라이버 WDA에 의해 구동되고, 또한 B 포트 워드선 WLBi-WLBi+3은, 각각, 워드선 선택신호 WXBi-WXBi+3을 받는 워드선 드라이버 WDB에 의해 구동된다.

A 포트 더미회로 70A0은, A 포트 워드선 선택신호 WXA0-WXA13 및 B 포트 워드선 선택신호 WXB0-WXB3에 따라 더미비트선 DBLA 및 ZDBLA를 구동한다. A 포트 더미회로 70Ah는, 마찬가지로 워드선 선택신호 WXAi-WXAi+3 및 WXBi+3 및 WXBi-WXBi+3에 따라 더미비트선 DBLA 및 ZDBLA를 구동한다.

A 포트 더미비트선 DBLA 및 ZDBLA는, A 포트 더미회로에 70A에 공통으로 설치되어, 도시하지 않은 프리차지회로에 의해 스탠바이시 전원전압레벨로 프리차지된다.

B 포트 더미회로 70B0은, 마찬가지로 워드선 선택신호 WXA0-WXA3 및 WXB0-WXB3에 따라 더미비트선 DBLB 및 ZDBLB를 구동하고, 또한 B 포트 더미회로 70Bh가, 워드선 선택신호 WXAi-WXAi+3에 따라 더미비트선 DBLB 및 ZDBLB를 구동한다. 이들 B 포트 더미비트선 DBLB 및 ZDBLB는, B 포트 더미회로에 70B에 공통으로 설치되고, 도시하지 않은 프리차지회로에 의해 전원전압레벨로 프리차지된다.

더미비트선 DBLA 및 DBLB 각각에 대하여, 더미센스앰프 DSAA 및 DSAB가 설치된다. 이들 더미센스앰프 DSAA 및 DSAB로부터, 센스 인에이블 신호 SEA 및 SEB가 출력된다. 더미비트선 ZDBLA 및 ZDBLB는, 그 일단이, 개방상태로 설정된다. 이들 더미비트선 ZDBLA 및 ZDBLB가, A 포트 및 B 포트로부터 동일행에 대한 액세스가 행해졌을 때에, A 포트 더미회로 70A 및 B 포트 더미회로 70B에 의해 각각 구동된다. 데이터 액세스시에 있어서는, 동일 어드레스에 대한 액세스에 대하여 중재가 행해져도, 동일행이 다른 열에의 액세스가 허가된다. 따라서, 동일행에 대하여, A 포트 및 B 포트로부터 동시에 액세스하는 상태가 생긴다.

이 경우, 도 16에 나타내는 메모리셀 TMC의 구성에서, 기억노드(59)에 L 레벨 데이터가 기억되어 있는 경우, 비트선 BLA 및 BLB 양자가, MOS 트랜지스터(53)에 의해 방전된다. 따라서, 동시에, 동일행의 A 포트 워드선 및 B 포트 워드선이 선택되는 경우에는, 비트선 BLA 및 BLB의 방전속도는, MOS 트랜지스터(53)에 의해 율속된다. 따라서, 다른 행에의 액세스시에 비해, 이 비트선의 전위변화속도가 늦어진다. 이 동일행에의 동시 액세스시의 비트선 전위 변화속도의 변화를 반영하기 위해, 이들 A 포트 더미회로 70A 및 B 포트 더미회로 70B에 대하여, 더미비트선 ZDBLA 및 ZDBLB를 설치하여, 더미비트선 DBLA 및 DBLB의 전위변화속도를 저하시킨다.

즉, A 포트 액세스시의 센스타이밍을 검출하기 위한 A 포트 더미회로 70A 및 B 포트로부터의 액세스일 때의 센스타이밍을 결정하기 위한 B 포트 더미회로 70B를, 각각 4행의 메모리셀 TMC에 대응해 배치한다. 따라서, A 포트 더미회로 70A 및 B 포트 더미회로 70B 각각에 있어서는, 4행 1열로, 더미셀이 배열된다.

도 18은, 도 17에 나타내는 A 포트 더미회로 70A의 구성의 일례를 나타내는 도면이다. 도 18에서는, 4행의 메모리셀에 대응하여 배치되는 워드선 WLAa 내지 WLAd 및 WLBa 내지 WLBd에 대응하여 배치되는 A 포트 더미회로 70A의 구성을 나타낸다.

A 포트 워드선 WLAa-WLAd는, A 포트 워드선 선택신호 WXAa-WXAd를 각각 받는 워드선 드라이버 WDAa 및 WDAd에 의해 선택적으로 선택상태로 구동된다. B 포트 워드선 WLBa-WLBd는, 각각, B 포트 워드선 선택신호 WXBa-WXBd를 받는 워드선 드라이버 WDBa-WDBd에 의해 선택적으로 선택상태로 구동된다.

A 포트 더미회로 70A는, 4행의 메모리셀에 대응하여 4행 1열로 배치되는 2포트 더미셀 TDM과, A 포트 워드선 선택신호 WXAa-WXAd를 받는 논리회로 81a와, B 포트 워드선 선택신호 WXBa-WXBd를 받는 논리회로 80a와, 신호선 82a와 전원노드의 사이에 직렬로 접속되고, 각각 게이트에, 논리회로 80a 및 81a의 출력신호를 받는 P채널 MOS 트랜지스터 83a 및 84a와, 논리회로 81a의 출력신호에 따라, 선택적으로 도통하고, 도통시, 신호선 87a를 전원전압 VCC 레벨로 프리차지하는 P채널 MOS 트랜지스터 88a와, 4행의 더미셀 TDM에 공통으로 접속되는 더미워드선 DWLA0 및 DWLA1과, 신호선 82a 상의 전위에 따라 더미워드선 DWLA1을 구동하는 반전회로 90a와, 신호선 87a 상의 신호에 따라, 더미 워드선 DWLA0을 구동하는 반전회로 91a를 포함한다.

논리회로 80a 및 81a는, 각각, NAND 회로 또는 그것과 등가인 회로로 구성되고, 워드선 구동신호 WXBa-WXBb 중 어느 하나 및 워드선 선택신호 WXAa-WXAd 중 어느 하나가 선택상태로 구동될 때, H 레벨의 신호를 각각 출력한다.

A 포트 더미회로 70A는, 또한, 동일행의 메모리셀에 대응하여 배치되는 워드선의 상 WLAa, WLBa-WLAd, WLBd가 모두 선택상태가 되면, 신호선 82a를 접지전압레벨로 방전하는 동일행 선택검출회로 85aa-85ad와, 워드선 WLAa-WLAd 각각에 대응하여 배치되고, 대응한 A 포트 워드선의 선택시, 신호선 87a를 접지전압레벨로 방전하는 N채널 MOS 트랜지스터 89aa-89ad를 포함한다.

동일행 선택검출회로 85aa-85ad는, 각각, 신호선 82a와 접지노드의 사이에 직렬로 접속되는 N채널 MOS 트랜지스터를 포함하고, 이들 MOS 트랜지스터의 게이트가, 각각에 대응한 A 포트 워드선 및 B 포트 워드선에 결합된다. 따라서, 신호선 82a는, 동일행의 메모리셀에 대응하여 배치되는 A 포트 워드선 및 B 포트 워드선이 모두 선택상태로 구동될 때에, 접지전압레벨로 방전된다. 신호선 87a는, 이 A 포트 워드선 WLAa-WLAd 중 어느 하나가 선택상태로 구동될 때에, 접지전압레벨로 방전된다.

도 19는, 도 18에 나타내는 A 포트 더미회로 70A에 포함되는 2포트 더미셀 TDM의 구성의 일례를 나타내는 도면이다. 도 19에서, 2포트 더미셀 TDM은, 전원노드와 노드 104a의 사이에 접속되고, 또한 그 게이트가 노드 105a에 접속되는 P채널 MOS 트랜지스터 100a와, 전원노드와 노드 105a의 사이에 접속되며, 또한 그 게이트 가 노드 104a에 접속되고, 또한 전원노드에 접속되는 P채널 MOS 트랜지스터 101a와, 노드 104a와 접지노드의 사이에 접속되며, 또한 그 게이트가 노드 105a에 접속되는 N채널 MOS 트랜지스터 102a와, 노드 105a와 접지노드의 사이에 접속되다, 또한 그 게이트가 노드 104a에 접속되는 N채널 MOS 트랜지스터 103a를 포함한다.

MOS 트랜지스터 101a 및 103a의 게이트를 전원노드에 배선에 의해 접속함으로써, 노드 105a를 접지전압레벨로 고정할 수 있어, 고정데이터로서 L 레벨 데이터를 기억할 수 있다.

2포트 더미셀 TDM은, 또한, 더미워드선 DWLA0 상의 신호에 응답하여 노드 105a를 더미비트선 DBLA에 전기적으로 접속하는 N채널 MOS 트랜지스터 107a와, 더미워드선 DWLA1 상의 신호에 응답하여 노드 105a를 상보의 더미비트선(서브 더미비트선) ZDBLA에 전기적으로 접속하는 N채널 MOS 트랜지스터 106a를 포함한다. 더미비트선 DBLA는 더미센스앰프 DSA에 전기적으로 결합된다. 더미비트선 ZDBLA는, 그 일단이, 오픈상태로 설정된다.

이 2포트 더미셀 TDM에서는, 노드 104a에 대하여, 또한, N채널 MOS 트랜지스터 108a 및 109a가 설치된다. 이들 MOS 트랜지스터 108a 및 109a의 게이트에는, 접지전압이 주어지고, 상시 오프상태로 유지된다. 그러나, 이들 MOS 트랜지스터 108a 및 109a는, 그 게이트가 각각, 더미워드선 DWLA1 및 DWLA0에 결합되고, 또한 각각의 소스단자가, 전원선에 접속되어도 된다.

이 도 19에 나타내는 2포트 더미셀 TDM에서는, 더미워드선 DWLA1이 선택상태로 구동되었을 때, 즉, 도 18에 나타내는 바와 같이, 동일행에 배치되는 A 포트 워 드선 WLA 및 B 포트 워드선 WLB가 동시에 선택상태로 구동될 때에, MOS 트랜지스터 106a가 도통하고, 노드 105a가 더미비트선 ZDBLA에 전기적으로 결합된다. 이 경우, 더미워드선 DWLA0도, 선택상태로 구동되어 있어, MOS 트랜지스터 107a가 도통하고, 노드 105a가, 더미비트선 DBLA에 전기적으로 접속된다. 따라서 MOS 트랜지스터 103a를 통해, 더미비트선 DBLA 및 ZDBLA에서 접지노드에 전류가 흐른다. 이것에 의해, 정규 메모리셀에서, 동일행이 동시에 선택되어 데이터의 판독이 행해질 때의 비트선 전위변화를 반영한 전위변화를 더미비트선 DBLA에 생기게 할 수 있다.

도 20은, 도 17에 나타내는 B 포트 더미회로 70B의 구성의 하나의 예를 나타내는 도면이다.

이 도 20에 나타내는 B 포트 더미회로 70B는, 그 구성은, 도 18에 나타내는 A 포트 더미회로 70A의 구성과 등가이다. 4행 1열로 배치되는 2포트 더미셀 TDM에 공통으로 더미워드선 DWLB0 및 DWLB1이 접속되고, 이들 더미워드선 DWLB0 및 DWLB1 상의 신호전위에 따라 2포트 더미셀 TDM이 선택되며, 더미비트선 DBLB 및 ZDBLB가 구동된다. 이 도 20에 나타내는 B 포트 더미회로 70B의 구성에서, 도 18에 나타내는 A 포트 더미회로의 구성에 대응하는 구성요소에 대해서는, 처음의 첨자 a 대신에 첨자 b를 사용하며, 동일 참조숫자를 사용하여 그 대응관계를 나타내고, 그 상세구성에 대해서는 생략한다.

논리회로 80b 및 81b는, 각각, A 포트 워드선 선택신호 WXAa-WXAb 중 어느 하나 및 B 포트 워드선 선택신호 WXBa-WXBb 중 어느 하나가 선택상태로 되었을 때에, H 레벨의 신호를 출력한다. MOS 트랜지스터 83b 및 84b는, 도통상태로 되면, 신호선 82b를 전원전압 VCC 레벨로 충전한다. 따라서, 이 B 포트 더미회로에서도, 동일행의 A 및 B 포트 워드선이 동시에 선택되었을 때에는, MOS 트랜지스터 83b 및 84b가 비도통상태로 된다. 이때에는, 동일행 선택검출회로 85ba-85bb 중 어느 하나에 의해, 신호선 82b가 접지전압레벨로 방전된다.

B 포트 워드선 선택신호 WXBa-WXBd가 선택되면, MOS 트랜지스터 88b가 비도통상태로 되고, 신호선 87로의 전원전압레벨에의 프리차지가 종료한다. 이 경우, 워드선 WLBa-WLBd에 설치되는 방전용의 N채널 MOS 트랜지스터 89ba-89bd 중 어느 하나가 온상태로 되고, 신호선 87이 접지전압레벨로 방전된다. 신호선 82b 및 87은, 각각 반전회로 90b 및 91b에 의해 그 신호전위가 반전되어, 더미워드선 DWLB1및 DWLB0이 구동된다. 따라서, 이 B 포트로부터의 액세스시에 있어서, 워드선 WLBa-WLBd 중 어느 하나가 선택상태로 구동되었을 때에, 더미워드선 DWLB0이 선택상태로 구동되고, 동일행의 워드선이 병행되어 선택상태로 구동되었을 때에, 더미워드선 DWLB1이 선택상태로 구동된다.

도 21은, 도 20에 나타내는 B 포트 더미회로 70B에 포함되는 2포트 더미셀 TDM의 구성을 나타내는 도면이다. 이 도 21에 나타내는 2포트 더미셀 TDM은, 간단히 더미워드선 및 더미비트선의 명칭이 다를 뿐이며, 그 구성은, 도 19에 나타내는 A 포트 더미회로 70A에 포함되는 2포트 더미셀 TDM과 동일하다. 따라서, 도 21에서는, 이 B 포트 액세스시에 더미비트선 DBLB를 구동하는 것을 명확히 하기 위해, 도 19에 나타내는 더미셀의 구성에서, 첨자 a 대신에 첨자 b를 사용하고, 동일참조숫자를 대응하는 구성요소에 대하여 사용하며, 그 상세설명은 생략한다.

이 도 21에 나타내는 포트더미셀 TDM에서, 더미워드선 DWLB0이 선택상태로 구동되면, MOS 트랜지스터 107이 도통하고, 노드 105b가 더미비트선 DBLB에 결합된다. 한편, 더미워드선 DWLB1이 선택상태로 구동되면, MOS 트랜지스터 106b가 도통하고, 노드 105가, 상보의 더미비트선 ZDBLB에 전기적으로 결합된다. 다음에, 이 도 15 내지 도 21에 나타내는 반도체 기억장치의 동작에 대하여 설명한다.

기본동작은, 하나의 포트를 통해 데이터의 액세스가 행해지는 싱글포트 SRAM 과 동일하다. 그러나, A 포트 및 B 포트가 독립적으로 동작하기 위해, 각 동작의 타이밍 및 액세스 대상의 어드레스에 따라 서로의, 동작에 간섭이 생기는 경우가 있다. 서로의 동작이 간섭하는 액세스 경합을 고려하여, 2개의 동작상태에 대하여 각각으로 설명한다.

(a) 동일행에 대하여, 병행 액세스가 생기지 않은 경우:

액세스 동작의 대부분이, 이 동작상태이다. 즉, A 포트 및 B 포트의 워드선이, 동일행에서는 동시에 선택상태로 구동되지 않는 경우이다. 메모리셀 TMC로부터 보면, 동시에 대응한 2개의 워드선이 병행되어 선택상태로 구동되지 않는 동작상태이다.

도 22는, 이 동시선택이 생기지 않은 경우의 포트 A에 초점을 둔 동작을 나타내는 타이밍도이다. 포트 B는, 이 포트 A의 동작에 간섭하지 않은 조건으로 동작하고 있다고 가정한다.

포트 A로부터의 액세스에 의해, A 포트 워드선 WLA가 선택상태로 구동된다. 이때, 선택 A 포트 워드선 WLA와 동일행의 B 포트 워드선은 비선택상태로 유지된 다. 이 A 포트 워드선 WLA의 선택에 응답하여, 도 16에 나타내는 메모리셀 TMC의 액세스 트랜지스터 57 및 58이 도통하고, 기억노드 59 및 60이, 비트선 BLA 및 ZBLA에 각각 전기적으로 접속된다.

이때, 또한 동시에, 도 18에 나타내는 논리회로 81a의 출력신호가 H 레벨로 되고, 도 18에 나타내는 MOS 트랜지스터 88a가 비도통상태로 된다. 한편, 도 18에 나타내는 MOS 트랜지스터 89aa-89ad 중 어느 하나가 도통하고, 신호선 87a가 접지전압레벨로 구동되고, 도 18에 나타내는 반전회로 91a의 출력신호에 의해, 더미워드선 DWLA0의 전압레벨이 상승한다. 따라서, 이 도 19에 나타내는 MOS 트랜지스터 107a가 도통하고, 더미비트선 DBLA가, MOS 트랜지스터 103a를 통해 방전되어 그 전압레벨이 저하한다. 이 더미비트선 DBLA에 대하여 설치되는 더미센스앰프 DSAA가, 더미비트선 DBLA의 전압레벨이, VCC/2로 되면 그 출력신호를 H 레벨로, 상승하여, 센스 인에이블 신호 SEA가, H 레벨로 구동된다.

이 A 포트 워드선 WLA의 선택시에 병행하여 열 선택동작이 행해지고 있고, 도 15에 나타내는 센스앰프 SAA0-SAAk에서는, 멀티플렉서 MUX0-MUXk를 통해 선택열의 비트선 전위가 전달되며, 그 전위차를, 센스 인에이블 신호신호 SEA의 활성화에 응답하여 차동증폭하고, 따라서 내부 판독데이터 QA(QA0-QAk)가 생성된다.

동일행에 대하여 A 포트 및 B 포트의 액세스가 동시에 실행되지 않은 경우에는, B 포트로부터의 액세스 동작에 관련되는 회로는, 이 A 포트로부터의 액세스에 영향을 미치게 되지 않기 때문에, 싱글포트의 SRAM과 동일한 동작이 행해져, 정확히, A 포트 액세스에 대한 센스타이밍을 더미비트선 DBLA의 전위를 검출하여, 설정 할 수 있다.

이 2포트 SRAM에서도, A 포트 더미회로에서는, A 포트 워드선 선택시에서는, 4개의 더미셀 TDM이 동시에 선택상태로 구동되기 때문에, 더미비트선 DBLA를, 정규비트선 BLA 또는 ZBLA의 4배의 빠르기로 그 전위를 저하시킬 수 있어, 싱글포트 SRAM과 동일한 비트선 진폭을 작게 하여, 센스동작을 행할 수 있다.

B 포트로부터의 액세스시에서의 B 포트에 관련되는 B 포트 더미회로 70B에서는, 이 도 22에 나타내는 신호파형도에서, A 포트에 관련되는 신호 대신에 B 포트에 관련되는 신호가 사용하면, 그 동작파형을 얻을 수 있다.

(b) A 포트 및 B 포트로부터 동일행에 대한 액세스가 병행하여 생긴 경우:

2포트 SRAM에 대하여, 동시에 동일 어드레스(행 및 열 어드레스)에 대한 액세스를 행하는 동작이 금지되는 일이 많다. 이것은, 동일 어드레스에 대하여 A 포트 및 B 포트로부터 액세스한 경우, 액세스 대상의 어드레스의 데이터가 파괴되는 가능성이 높기 때문이다. 그러나, 동일 어드레스에 대한 동시 액세스만을 금지하고 있기 때문에, 동일행이, 동시에(병행하여) 선택상태로 구동되는 상태는 발생할 수 있다.

이 동일행에 대한 병행 액세스가 행해지는 경우, 회로동작의 점에서는, 최악조건이 된다. 우선, 이 회로동작이 최악조건이 되는 이유에 대하여, 이하에 설명한다.

도 23은, 메모리셀 TMC에서 1개 포트로부터의 액세스가 있었던 경우의 비트선 전류의 흐름을 나타내는 도면이다. 도 23에서, 메모리셀 TMC의 각 구성요소에 대해서는, 도 16에 나타내는 메모리셀 TMC의 구성요소와 대응하는 구성요소에는 동일한 참조번호를 붙인다. 지금, 포트 B로부터 액세스가 있고, B 포트 워드선이 선택상태로 구동되는 상태를 생각한다. 이 경우, 액세스 트랜지스터 55 및 56이 그 게이트에 전원전압레벨의 신호를 받아, 도통상태가 된다. 한편, 액세스 트랜지스터 57 및 58은, A 포트 워드선은 비선택상태이고, 그 게이트전압은, 접지전압레벨이다. 지금, 노드(59)에 L 레벨의 데이터가 저장되고, 기억노드(60)에, H 레벨 데이터가 저장되어 있다고 한다. 이 경우, B 포트 비트선 BLB로부터, MOS 트랜지스터 55및 53을 통해 전류가 흐른다. 이 비트선 BLB를 흐르는 전류 I0의 크기는, 메모리셀 TMC의 드라이브용의 MOS 트랜지스터(53)의 전류구동력에 의해 결정된다.

도 24는, 동일행에 대한 액세스가 A 포트 및 B 포트로부터 동시에 생긴 경우의 메모리셀 TMC의 상태를 나타내는 도면이다. 이 A 포트 및 B 포트가 동일행을 선택하는 경우, 메모리셀 TMC에서, 액세스 트랜지스터 55 및 56이 게이트에 전원전압을 받아 도통하고, 또한 액세스 트랜지스터 57 및 58도 마찬가지로 게이트에 전원전압을 받아 도통한다. 기억노드 59 및 60에, 각각 L 레벨 데이터 및 H 레벨 데이터가 저장된다. 이 경우, B 포트 비트선 BLB로부터 전류 I1이 유입되고, 또한 A 포트 비트선 BLA로부터 전류 I2가 이 메모리셀 TMC로 유입된다. 이들 전류 I1 및 I2의 합이, MOS 트랜지스터(53)를 통해 흐르는 전류 I3이 된다.

전류 I0 및 I2의 합 I3은, MOS 트랜지스터(53)의 구동전류 I3과 같다. 따라서, 이 A 포트 및 B 포트가 동시에, 동일행을 액세스하는 경우, 비트선 전류 I1 및 I2는, MOS 트랜지스터(53)의 전류구동력에 의해 속도가 결정된다. 이 경우, 통상, 다음식의 관계가 만족된다.

I1+I2=I3<2·I0

동일행이 동시에 액세스되는 경우에, MOS 트랜지스터(53)를 통해 흐르는 전류 I3은, 도 23에 나타내는 전류 I0과 거의 같다. 따라서, 이 동일행이 동시에 A 포트 및 B 포트로부터 액세스된 경우에는, 비트선 전류 I1 및 I2는, 각각, 전류 I0보다도 작아진다. 즉, 액세스 트랜지스터마다의 비트선의 전류인출속도는, 이 도 24에 나타내는 동일행의 동시 액세스인 경우는 시간이 늦어진다. 이 때문에, 센스 인에이블 타이밍을, 동일행 액세스가 생기는 경우를 상정하여 설계한 경우, 통상, 빈번하게 행해지는 단일 싱글포트 액세스의 센스타이밍을 불필요하게 느리게 하게 된다. 또한, 그 경우, 센스타이밍의 늦어짐에 의해, 더욱 비트선 사이 전위차가 확대되어, 소비전력이 증대한다.

따라서, 이러한 동일행에 대한 동시 액세스시에서의 비트선 전위 변화속도의 저하시에는, 더미비트선 DBL(DBLA, DBLB) 및 ZDBL(ZDBLA, ZDBLB)을 모두, 더미셀의 동일 내부(기억)노드에 접속함으로써, 더미비트선의 전위변화속도를 조정할 수 있다.

도 25는, 이 동일행으로의 동시 액세스시의 동작을 나타내는 신호파형도이다. 도 25에서도, A 포트에 착안한 신호파형을 나타낸다.

우선, A 포트 및 B 포트로부터의 동일행으로의 액세스에 의해, A 포트 워드선 WLA 및 B 포트 워드선 WLB가 모두 H 레벨로 구동된다. A 포트 워드선 WLA의 선택상태로의 구동에 의해, 이 선택 A 포트 워드선 WLA에 접속되는 메모리셀 TMC의 액세스 트랜지스터가 모두 도통상태로 된다. 즉, 도 16에 나타내는 메모리셀 TMC에서, 액세스 트랜지스터 55-58이 모두 도통상태로 된다. 따라서, 비트선 BLA 및 ZBLA 중 한쪽의 전위가, 대응한 메모리셀의 기억데이터에 따라, 저하한다. 이 경우, 먼저 도 24를 참조하여 설명한 바와 같이, 이 비트선의 전위는, 싱글포트 액세스시에 비해, 서서히 저하한다.

한편, A 포트 워드선 WLA 및 B 포트 워드선 WLB가 모두 선택상태로 구동되면, A 포트 더미회로 70A에서, 도 18에 나타내는 논리회로 80a 및 81a의 출력신호가 H 레벨로 되고, 신호선 82a 및 87a에 대한 충전동작이 완료된다. 이 경우, 동일행의 워드선이 동시에 선택되기 때문에, 이들 신호선 82a 및 87a가 모두 접지전압레벨로 방전되고, 따라서 더미워드선 DWLA0 및 DWLA1의 전압레벨이 H 레벨로 상승한다.

더미워드선 DWLA0 및 DWLA1이 모두 H 레벨로 되면, 도 19에 나타내는 더미셀 TDM에서, 액세스 트랜지스터 106a 및 105a가 모두 도통하고, 더미비트선 DBLA 및 DBLB의 전위가 저하한다. 이 경우에서도, 더미셀에서는 도 19에 나타내는 MOS 트랜지스터 103a를 통해 이들 더미비트선 DBLA 및 ZDBLA의 방전이 행해지기 때문에, 그 전위저하속도는, 하나의 포트로부터의 액세스시에 비해 시간이 늦어진다. 이 더미비트선 DBLA의 전위가, 예를 들면 중간전압 VCC/2에 도달하면, 도 17에 나타내는 더미센스앰프 DSAA에서의 센스 인에이블 신호 SEA가 H 레벨로 상승하고, 도 15에 나타내는 센스앰프 SAA0-SAAk가 활성화되며, 내부센스노드의 전위차를 차동증폭하여, 내부 판독데이터 QA가 생성된다.

따라서, 동일행으로의 동시 액세스시에 있어서, 비트선 BLA 및 ZBLA의 전위저하속도가 느린 경우에도, 더미비트선 ZDBL을 더미셀의 내부노드에 공통으로 접속함으로써, 더미비트선 DBLA의 전위저하속도가 마찬가지로 느려지고, 비트선 전위 변화속도의 저하를 반영한 전위변화속도로, 더미비트선을 방전할 수 있다. 이것에 의해, 비트선 BLA 및 ZBLA의 전위차, 즉 센스앰프 SAA 내의 센스노드의 전위차가 적정한 전압레벨에까지 정확히 확대된 시점에서, 센스 인에이블 신호 SEA를 활성화할 수 있어, 정확한 센스동작을 행할 수 있다.

이 도 25에 나타내는 동작에서는, 또한 B 포트에 관련되는 비트선 BLB, ZBLB 및 더미비트선 DBLB에서도 동일한 전위변화가 생긴다. 따라서, 어느 쪽의 포트가 액세스되는 경우에도, 정확한 타이밍으로, 센스동작을 행할 수 있다.

또한, 이 더미비트선 및 ZDBLB 및 ZDBLB는, 동일행에 대한 액세스가 행해졌을 때에, 더미비트선의 전위저하속도를 느리게 하기 위해 사용된다. 이들 더미비트선은, 정규비트선 BLA, ZBLA와 마찬가지로 도시하지 않은 부하회로에 의해 스탠바이시, 전원전압 VCC 레벨로 프리차지된다.

A 포트 더미회로 70A 및 B 포트 더미회로 70B를 각각 설치함으로써, A 포트로부터의 액세스시 및 B 포트로부터의 액세스시에 있어서, 정확히, A 포트 센스앰프 및 B 포트 센스앰프의 활성화를 행할 수 있다. 또한, 동일행에 대하여 동시 액세스가 행해진 경우에도, 이들 비트선의 전위저하속도에 따라, 센스 인에이블 신호 SEA 및 SEB의 활성화 타이밍을 각각 조정할 수 있다.

이때, 예를 들면 도 20에 나타내는 B 포트 더미회로 70B의 구성에서, A 포트 워드선 WLAa와 B 포트 워드선 WLBd가 동시에 선택된 경우, 논리회로 80b 및 81b의 출력신호는 H 레벨로 되고, 신호선 82b 및 87b는, 충전동작이 정지된다. 그러나, 이 경우, 동일행의 동시선택을 검출하는 회로 85ba-85bb는, 비도통상태로, 신호선 82b의 방전은 행해지지 않고, 신호선 87의 방전만이 행해진다. 따라서, 더미워드선 DWLB0이 선택상태로 구동되어, 더미워드선 DWLB1은 비선택상태로 유지된다. 따라서, 싱글포트 액세스시와 마찬가지로, 더미비트선 DBLB가, 정규비트선의 방전속도의 4배의 속도로, 4비트의 더미셀 TDM에 의해 고속으로 방전된다. A 포트 더미회로 70A에서도 동일한 동작이 행해진다. 따라서, 동일한 워드선의 다른 열로 액세스가 행해질 때에는, 싱글포트 액세스시와 동일한 속도로 더미비트선을 방전할 수 있다.

따라서, 동일행에 배치된 A 포트 워드선 및 B 포트 워드선이 동시에 선택될 때만, 상보의 더미비트선 ZDBLB 및 ZDBLA를, 더미셀 TDM의 내부노드에 공통으로 전기적으로 결합하여, 더미비트선의 전위저하속도를 느리게 할 수 있다.

이상과 같이, 본 발명의 실시예 7에 따르면, 2포트 SRAM에서, A 포트 및 B 포트 각각에 대하여, 더미회로를 설치하고, 동일행으로의 액세스시에 있어서는, 더미회로에 포함되는 더미셀의 내부기억노드를 상보 더미비트선에 전기적으로 결합하고 있다. 따라서, 2포트 SRAM에서, 동일행에 대한 동시 액세스가 행해지는 경우에도, 정확히, 정규비트선의 전위변화에 따라 더미비트선의 전위변화속도를 조정할 수 있어, 어레이 구성 및 동작상황에 관계없이, 정확히 센스 인에이블 타이밍을 생성할 수 있다.

(실시예 8)

도 26은, 본 발명의 실시예 8에 따른 A 포트 더미회로 70A의 구성을 나타내는 도면이다. 이 도 26에 나타내는 A 포트 더미회로 70A의 구성은, 도 18에 나타내는 A 포트 더미회로 70A와 이하의 점에서 그 구성이 다르다. 즉, 신호선 82a는, MOS 트랜지스터 84a를 통해 전원노드에 결합된다. MOS 트랜지스터 84a 및 88a의 게이트에는, A 포트 워드선군 선택신호 XAp(프리디코드 신호)가 주어진다. 또한, 신호선 82a는, 반전회로 90a의 출력신호를 게이트에 받는 P채널 MOS 트랜지스터 110a를 통해 전원노드에 결합된다.

A 포트 워드선군 선택신호 XAp는, 도 7에 나타내는 워드선군 선택신호 Xp에 대응하여, A 포트 워드선 WLa 내지 WLd 중 어느 하나가 선택될 때에 선택상태로 구동된다.

이 도 26에 나타내는 A 포트 더미회로 70A의 다른 구성은 도 18에 나타내는 A 포트 더미회로 70A의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.

이 도 26에 나타내는 A 포트 더미회로 70A의 구성에서는, A 포트 워드선군 선택신호 XAp가 신호선 82a 및 87a의 충전제어를 위해 사용되고 있다. 따라서, 도 18에 나타내는 논리회로 80a 및 81a가 불필요하게 되어, 이 A 포트 더미회로 70a의 점유면적을 감소할 수 있다.

A 포트 더미선군 선택신호 XAp가 선택상태의 H 레벨이 되면, A 포트 워드선 WLAa-WLAd 중 어느 하나가 선택상태로 구동된다. 이 경우, 신호선 87a가 MOS 트랜 지스터 89aa 내지 89ad 중 어느 하나에 의해 방전된다. 따라서, 더미워드선 DWLA0은, 반전회로 91a에 의해, H 레벨로 구동되고, 더미비트선 DBLA의 방전이 행해진다. B 포트 워드선 선택신호 WXBa-WXBd가 모두 비선택상태인 경우에는, 신호선 82a의 방전은 행해지지 않는다. 동일행 선택검출회로 85aa-85ad는 모두 비도통상태이기 때문이다. 이 경우, 반전회로 90a의 출력신호는 L 레벨이고, MOS 트랜지스터 110a가 도통하여, 신호선 82a가 전원전압 VCC 레벨로 유지된다.

A 포트 및 B 포트가 동일행을 액세스하는 경우에는, 신호선 82a가 방전되어 더미워드선 DWLA1이 선택상태로 구동되고, 더미비트선 ZDBLA가 방전되어, 더미비트선 DBLA의 방전속도가 저하된다.

이때, 이 도 26에 나타내는 구성에서도, 동작사이클이 짧고, 신호선 82a가 플로팅상태로 되어도, 그 누설전류가 작고 전위강하량이 무시할 수 있는 정도이며, 또한 오동작이 생기지 않는 경우에는, 특히, MOS 트랜지스터 110a를 설치할 필요는 없다.

또한, 워드선군 선택신호 XAp 대신에, A 포트 프리차지 신호가 사용되어도 된다.

B 포트 더미회로 70B에 대해서는, 도 20에 나타내는 구성에서, B 포트 워드선군 선택신호가 사용되면 된다. 이 경우, 도 26에 나타내는 A 포트 더미회로 70A의 구성에서, B 포트에 관련되는 신호와 A 포트에 관련되는 신호를 교체하면 B 포트 더미회로 70B의 구성을 얻을 수 있다.

이 도 26에 나타내는 구성에서도, 앞의 실시예 7과 동일한 동작이 행해져, 동일한 효과를 얻을 수 있다.

이상과 같이, 본 발명의 실시예 8에 따르면, 포트워드선군 선택신호를 사용하여, 워드선의 선택/비선택을 검출하기 위한 신호선의 충전을 제어하고 있고, 워드선 선택신호 또는 워드선 구동신호에 근거하여, 워드선의 선택/비선택을 검출할 필요가 없고, 회로점유면적이 감소된다.

이때, A 포트 워드선군 선택신호 XAp는, 실시예 4와 동일한 구성을 사용하여 생성할 수 있다.

(실시예 9)

도 27은, 본 발명의 실시예 9에 따른 B 포트 더미회로의 구성을 개략적으로 나타내는 도면이다. 이 도 27에 나타내는 구성에서도, B 포트 더미회로 70B에 대하여, 워드선 WLAa-WLAd 및 WLBa-WLBd가 설치된다. 즉, 4행의 정규 메모리셀에 대응하여, 4행 1열로, 2포트 더미셀 TDM이 배치된다. 이들 4비트의 2포트 더미셀 TDM은 공통으로, 더미워드선 DWLB0 및 DWLB1에 각각 결합된다. 이들 더미워드선 DWLB0 및 DWLB1의 2포트 더미셀 TDM과의 접속은, 앞의 도 19에 나타내는 더미셀과 동일하다.

워드선 WLAa-WLAd는, 각각, A 포트 워드선 선택신호 WXAa-WXAd를 받는 워드선 드라이버 WDAa-WDAd에 의해 구동된다. B 포트 워드선 WLBa-WLBd는, 각각, B 포트 워드선 선택신호 WXBa-WXBd를 받는 워드선 드라이버 WDBa-WDBd에 의해 구동된다.

B 포트 워드선 WLBa-WLBd 각각에 대응하여, B 포트 워드선 선택신호 WXBa- WXBd가 선택상태일 때 도통하고, 더미워드선 DWLB0을 전원전압 VCC 레벨로 충전하는 P채널 MOS 트랜지스터 112ba-112bd가 설치된다. 또한, 메모리셀 행 각각에 대응하여, 동일행의 워드선에 대한 워드선 선택신호가 동시에 선택되었을 때에 도통하여, 더미워드선 DWLB1을 전원전압 VCC 레벨로 충전하는 동일행 선택검출회로 114ba-114bd가 설치된다:

더미워드선 DWLB1 및 DWLB0은, 각각, B 포트 워드선군 선택신호 XBp를 받는 반전회로 116b의 출력신호에 따라 선택적으로 도통하는 N채널 MOS 트랜지스터 117b 및 118b를 통해 각각 접지노드에 결합된다.

이 도 27에 나타내는 B 포트 더미회로 70B의 구성에서, B 포트 워드선 WLBa-WLBd 중 어느 하나가 선택되었을 때에는, 더미워드선 DWLB0이 대응한 MOS 트랜지스터 112b(112ba-112bd 중 어느 하나)에 의해 전원전압레벨로 구동되고, 더미비트선 DBLB가 이들 4비트의 2포트 더미셀 TDM에 의해 방전된다.

이때, 동일행의 워드선이 동시에 선택되는 경우에는, 동일행 선택검출회로 114ba-114bd 중 어느 하나에 의해, 더미워드선 DWLB1이 전원전압 VCC 레벨로 충전되어 4비트의 2포트 더미셀 TDM에 의해 상보의 더미워드선 ZDBLB가, 마찬가지로, 방전된다.

따라서, 이 도 27에 나타내는 B 포트 더미회로 70b의 구성에서도, 앞의 실시예 7에 나타내는 더미회로와 동일한 동작이 행해져, 동일한 효과를 얻을 수 있다.

이 도 27에 나타내는 회로구성에서는, 워드선 선택신호 WXBa-WXBd 및 WXAa-WXAd에 따라, 더미워드선 DWLB0 및 DWLB1의 충전을 행하고 있다. 따라서, 워드선 WLBa-WLBd 및 WLAa-WLAd에는, 부하는 접속되어 있지 않고, 워드선 WLBa-WLBd 및 WLAa-WLAd를 고속으로 충방전할 수 있다.

또한, 더미워드선 DWLB0 및 DWLB1이, 각각 직접 워드선 선택검출결과에 따라 구동되어 있고, 워드선 선택검출용의 신호선이 불필요하게 되어, 회로점유면적을 감소할 수 있다. 또한, 이 워드선 선택검출용의 신호선의 충방전이 없고, 소비전류가 감소된다.

이때, 이 도 27에 나타내는 B 포트 더미회로 70B의 구성에서도, 워드선군 선택신호 XBp 대신에, 프리차지 신호를 사용할 수 있다. 또한, 더미워드선 DWLB1이, 싱글포트 액세스시, 플로팅상태로 되고, 그 전압레벨이 불안정하게 되는 것이 생각되는 경우에는, 반전회로 116b의 출력신호의 반전신호에 따라 선택적으로 도통하는 N채널 MOS 트랜지스터를 사용하여, 이 더미워드선 DWLB1을, 접지전압레벨로 유지하는 피드백 경로가 설치되면 된다.

이때, 이 도 27에 나타내는 B 포트 더미회로 70B의 구성에서, B 포트 워드선 WLBa-WLBd와, A 포트 워드선 WLAa-WLAd의 위치를 교환하면, A 포트 더미회로의 구성을 얻을 수 있다.

이상과 같이, 본 발명의 실시예 9에 따르면, 선택신호에 따라, 더미워드선의 전위를 선택적으로 구동하도록 구성하고 있어, 워드선의 부하가 경감되고, 고속동작이 가능하게 된다.

또한, 워드선 선택검출용의 신호선이 불필요하게 되어, 회로점유면적이 감소되고 또한, 소비전류를 감소할 수 있다.

(실시예 10)

도 28은, 본 발명의 실시예 10에 따른 B 포트 더미회로 70B의 구성을 나타내는 도면이다. 이 도 28에서도, B 포트 더미회로 70B에 대하여, 워드선 WVLAa-WLAd 및 WLBa-WLBd가 설치된다.

워드선 WLBa-WLBd는, B 포트 워드선 선택신호 WXBa-WXBd를 받는 워드선 드라이버 WDBa-WDBd에 의해 구동되고, 워드선 WLAa-WLAd는, A 포트 워드선 선택신호 WXAa-WXAd를 받는 워드선 드라이버 WDAa-WDAd에 의해 구동된다.

B 포트 회로 70B는, 4행 1열로 배치되는 2포트 더미셀 TDM과, 그것들의 2포트 더미셀 TDM에 공통으로 결합되는 더미워드선 DWLB0 및 DWLB1과, B 포트 워드선 선택신호 WXBa-WXBd 각각에 응답하여 선택적으로 도통하고, 도통시, 대응한 워드선 WLBa-WLBd를, 더미워드선 DWLB0에 결합하는 P채널 MOS 트랜지스터 120ba-120bd와, 동일행에 대한 워드선 선택신호에 따라, A 포트 워드선 WLAa-WLAd를 더미워드선 DWB1에 전기적으로 결합하는 동일행 선택검출회로 122ba-122bd를 포함한다. 이들 동일행 선택검출회로 122ba 및 122bd는, 각각에 대응한 행의 워드선 선택신호 WXBa, WXAa-WXBd, WXAd를 각각 게이트에 받는 P채널 MOS 트랜지스터의 직렬체로 구성된다.

더미워드선 DWLB0 및 DWLB1은, 각각, B 포트 워드선군 선택신호 XBp를 받는 반전회로 116b의 출력신호에 응답하여 선택적으로 도통하는 N채널 MOS 트랜지스터 118b 및 117을 통해 접지노드에 결합된다.

이 도 28에 나타내는 B 포트 더미회로 70B의 구성에서는, 워드선 WLBa-WLBd 중 어느 하나가 선택되었을 때에는, 선택 B 포트 워드선이 더미워드선 DWLB0에 전기적으로 결합된다. 따라서, 이 더미워드선 DWLB0의 전위변화를, 선택 B 포트 워드선의 전위변화와 동일하게 설정할 수 있다. 또한, 동일행의 워드선이 동시에 선택되는 경우에는, 더미워드선 DWLB1이, 선택 A 포트 워드선에 전기적으로 결합되고, 더미워드선 DWLB1의 전위변화를, 선택 A 포트 워드선의 전위변화와 동일하게 설정할 수 있다.

따라서, 메모리 어레이의 비트·워드구성이 변경되는 경우에서도, 정확히 워드선 전위변화에 따라, 더미워드선 DWLB0 및 DWLB1의 전위를 변화시킬 수 있고, 더미셀 TDM에 의한 더미비트선 DBLB 및 ZDBLB의 구동타이밍을, 정규 메모리셀에 의한 정규비트선의 구동타이밍과 동일하게 설정할 수 있다.

또한, 이 도 28에 나타내는 B 포트 더미회로 70B의 구성에서, B 포트 워드선 WLBa-WLBd와 A 포트 워드선 WLAa-WLAd의 위치를 교환함으로써, A 포트 더미회로의 구성을 얻을 수 있다. 여기서, 각 구성요소에서, 참조숫자에 계속하여 첨자 b가 사용되고 있는 것은, 이들 구성요소가, B 포트 더미회로의 구성요소인 것을 나타낸다.

또한, 이 도 28에 나타내는 구성에서도, B 포트 워드선군 선택신호 XBp 대신에, 프리차지 신호를 이용할 수 있다.

또한, 이들 P채널 MOS 트랜지스터 120ba-120bd를, CMOS 트랜스미션 게이트로 구성할 수 있고, 또한 동일행 선택검출회로 122ba-122bd도, CMOS 트랜스미션 게이 트의 직렬체로 구성할 수 있다.

이상과 같이, 본 발명의 실시예 10에 따르면, 워드선 선택시, 선택워드선을 더미워드선에 전기적으로 결합하고 있어, 더미워드선의 전위변화를 선택워드선의 전위변화와 동일하게 설정할 수 있고, 어레이 구성에 의해 워드선 전위변화가 생겨도, 워드선 전위변화에 따라 더미워드선의 전위를 변화시킬 수 있어, 정확히, 동일타이밍으로, 더미셀에 의한 더미비트선의 구동타이밍을, 정규비트선의 구동타이밍과 동일하게 설정할 수 있다.

(실시예 11)

도 29는, 본 발명의 실시예 11에 따른 B 포트 더미회로 70B의 구성을 나타내는 도면이다. 도 29에 나타내는 B 포트 더미회로 70B는, 도 28에 나타내는 B 포트 더미회로와 이하의 점에서, 그 구성이 다르다. 즉, 더미워드선 DWLB0과 B 포트 워드선 WLBa-WLBd를 각각 결합하는 P채널 MOS 트랜지스터 120ba-10bd의 게이트에는, 각각, B 포트 워드선 WLBa-WLBd 상의 워드선 구동신호를 받는 반전회로 125ba-125bd의 출력신호가 주어진다.

또한 동일행 선택검출회로 122ba-122bd의 각각이, 대응한 행의 워드선 상의 워드선 구동신호를 받는 NAND 회로(127)와, NAND 회로(127)의 출력신호에 따라 선택적으로 도통하고, 도통시, 대응한 A 포트 워드선 WXAa-WXAd를 더미워드선 DWLB1에 결합하는 P채널 MOS 트랜지스터(128)를 포함한다.

도 29에 나타내는 포트더미회로 70b의 다른 구성은, 도 28에 나타내는 구성 과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.

이 도 29에 나타내는 B 포트 더미회로 70B의 구성의 경우, 동일행의 워드선이 동시에 선택된 경우, 하나의 MOS 트랜지스터(128)를 통해, 선택 A 포트 워드선(WLAa-WLAd 중 어느 하나)이, 더미워드선 DWLB1에 전기적으로 결합된다. 따라서, 이 선택 A 포트 워드선과 더미워드선 DWLB1의 사이의 기생저항을 감소할 수 있어, 선택 A 포트 워드선 전위변화에 정확하게 추종하여 더미워드선 DWLB1을 구동할 수 있다.

이때, 도 29에 나타내는 B 포트 더미회로 70B의 동작은 도 28에 나타내는 B 포트 더미회로 70B의 회로와 동일하고, 동일한 효과를 얻을 수 있다. 또한, 더미워드선 DWLB1의 전위의, 선택 A 포트 워드선으로의 추종성을 더욱 개선할 수 있다.

이대, 반전회로 125ba-125bd가 설치되어 있는 것은, 이 동일행 선택검출회로 122ba-122bd에서의 NAND 회로(127)의 게이트 지연과 지연을 합하기 때문 및 MOS 트랜지스터 120ba 내지 120bd에 대한 제어신호의 논리레벨의 조정 때문이다.

이 도 29에 나타내는 구성에서, 반전회로 125ba-125bd의 출력 대신에, B 포트 워드선 선택신호 WXBa-WXBd가 각각, P채널 MOS 트랜지스터 120ba-120bd에 주어져도 된다. 또한, 동일행 선택검출회로 122ba-122bd에서도, 워드선 선택신호 WXAa, WXBa-WXBd, WXAd 중 대응한 워드선 선택신호의 쌍이 각각 주어져도 된다.

이 도 29에 나타내는 구성에서도, 워드선 WLBa-WLBd와, A 포트 워드선 WLAa-WLAd의 위치를 교환함으로써, A 포트 더미회로에 대한 구성을 얻을 수 있다.

(변경예)

도 30은, 본 발명의 실시예 11의 변경예의 B 포트 더미회로 70B의 구성을 나타내는 도면이다. 이 도 30에 나타내는 B 포트 더미회로 70B의 구성은, 이하의 점이, 도 29에 나타내는 B 포트 더미회로 70B의 구성과 다르다. 즉, B 포트 워드선 WLBa-WLBd 상의 워드선 구동신호를 각각 받는 반전회로 125ba-125bd 대신에, 그 제1 입력이 전원노드에 결합되고, 그 제2 입력에, 대응한 워드선 구동신호를 받는 2입력 NAND 회로 130ba-130bd가, 각각 사용된다. 이 도 30에 나타내는 B 포트 더미회로 70B의 다른 구성은 도 29에 나타내는 B 포트 더미회로의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.

이 도 30에 나타내는 B 포트 더미회로 70B의 구성인 경우, B 포트 워드선 WLBa-WLBd 각각에, NAND 회로 130ba-130bd가 결합되고, 또한 워드선 WLAa-WLAd에, 각각 NAND 회로(127)가 결합된다. 따라서, 워드선 WLBa-WLBd 및 WLAa-WLAd의 부하가 동일하게 되고, B 포트 액세스시 및 A 포트 액세스시에 있어서, 선택워드선의 전위변화를 포트에 관계없이 균일하게 할 수 있다.

이때, 이 구성에서도, 워드선 구동신호 대신에 워드선 선택신호가, 더미워드선 구동제어신호로서 사용되어도 된다.

도 31은, 본 발명의 실시예 11의 변경예에서의 A 포트 더미회로 70A의 구성을 나타내는 도면이다. 도 31에서, A 포트 더미회로 70A는, 4행 1열로 배열되는 2포트 더미셀 TDM과, 4비트의 2포트 더미셀 TDM에 공통으로 각각 설치되는 더미워드 선 DWLA0 및 DWLA1과, 모든 더미셀 TDM에 공통으로 결합되는 더미비트선 DBLA 및 ZDBLA를 포함한다. 2포트 더미셀 TDM과 더미워드선 DWLA0, DWLA1과 더미비트선 DBLA 및 ZDBLA의 접속은, 앞의 도 19에 나타내는 더미셀의 접속과 동일하다.

이 A 포트 더미회로 70A에서, 워드선 WLB 및 WLAa의 쌍에 대하여, 동일행 선택검출회로 122aa가 설치되고, 워드선 WLBd 및 WLAd의 쌍에 대하여, 동일행 선택검출회로 122ad가 설치된다. 이들 동일행 선택검출회로 122aa 및 122ad의 각각은, 대응한 워드선 상의 워드선 구동신호를 받는 NAND 회로(127)와, NAND 회로(127)의 출력신호에 따라 선택적으로 도통하고, 도통시, 대응한 B 포트 워드선 상의 워드선 구동신호를 더미워드선 DWLA1에 결합하는 P채널 MOS 트랜지스터(128)를 포함한다.

이 A 포트 더미회로 70A에서, 또한, A 포트 워드선 WLAa-WLAd 각각에 대응하여, 대응한 A 포트 워드선 상의 워드선 구동신호를 제1 입력에 받고, 그 제2 입력이 전원노드에 결합되는 NAND 회로 130aa-130ad와, NAND 회로 130aa-130ad의 출력신호에 따라, 대응한 A 포트 워드선 WLAa-WLAd를, 각각 더미워드선 DWLA0에 전기적으로 결합하는 P채널 MOS 트랜지스터 120aa-120ad가 설치된다.

더미워드선 DWLA0은, A 포트 워드선군 선택신호 XAp를 받는 반전회로 116a의 출력신호에 응답하여 선택적으로 도통하는 N채널 MOS 트랜지스터 118a를 통해 접지노드에 결합된다. 더미워드선 DWLA1은, 이 반전회로 116a의 출력신호에 따라 선택적으로 도통하는 N채널 MOS 트랜지스터 117a를 통해 접지노드에 결합된다.

이 도 31에 나타내는 A 포트 더미회로 70A의 구성에서, A 포트 워드선 WLAa-WLAd가, B 포트 더미회로와 마찬가지로, A 포트 워드선 선택신호 WXAa-WXAd를 받는 워드선 드라이버 WDAa-WDAd에 의해 구동되고, B 포트 워드선 WLBa-WLBd는, 각각, B 포트 워드선 선택신호 WXBa-WXBd를 받는 워드선 드라이버 WDBa-WDBd로 구동된다.

A 포트 워드선 WLAa-WLAd 중 어느 하나가 선택되면, 선택 A 포트 워드선이, MOS 트랜지스터 120aa-120ad 중 어느 하나를 통해, 더미워드선 DWLA0에 결합되고, MOS 트랜지스터 118a는 반전회로 116a의 출력신호가 L 레벨이며 비도통상태로 있기 때문에, 더미워드선 DWLA0의 전압레벨이 상승한다. 따라서, 4비트의 2포트 더미셀 TDM에 의해, 더미비트선 DBLA가 방전된다.

동일행에 대하여 B 포트 및 A 포트로부터의 액세스가 있는 경우에는, 동일행 선택검출회로 122aa-122ad 중 어느 하나에 의해, 선택 B 포트 워드선이, 더미워드선 DWLA1에 결합된다. 이것에 의해, 더미비트선 ZDBLA가, 4비트의 2포트 더미셀 TDM에 의해 방전된다.

따라서, A 포트 더미회로 70A에서도, 이 도 30에 나타내는 B 포트 더미회로와 동일한 회로구성에 의해, 배선의 접속을 전환할 뿐 A 포트 더미회로 70A 및 B 포트 더미회로 70B를 형성할 수 있다.

이때, 이 변경예의 구성에서도, 워드선의 선택검출을 위해, 워드선 구동신호가 아닌, 워드선 선택신호가 사용되어도 된다.

이상과 같이, 본 발명의 실시예 11에 따르면, 동일행에 대응하여 배치되는 B 포트 워드선 및 A 포트 워드선 상의 동시선택을 검출하고, 그 검출결과에 따라 다른쪽 포트의 워드선을 더미워드선에 조회하여, 2포트 더미셀의 기억노드를 상보 더미비트선에 결합하고 있다. 따라서, 더미워드선의 전위변화를, 선택워드선의 전위 변화에 추종시킬 수 있어, 더미비트선의 전위변화 개시 타이밍을, 정규비트선의 전위변화 개시 타이밍과 동일하게 할 수 있고, 정확히, 센스타이밍을 검출할 수 있다.

(실시예 12)

도 32는, 본 발명의 실시예 12에 따른 반도체 기억장치의 주요부의 구성을 개략적으로 나타내는 도면이다. 이 도 32에 나타내는 반도체 기억장치는, 도 1에 나타내는 반도체 기억장치와 이하의 점에서 그 구성이 다르다. 즉, 워드선 WL0-WLm 각각에 대응하여 배치되는 워드선 드라이버 WV0-WVm이, 각각이 제1 입력에 대응한 워드선 선택신호 WX0-WXm을 받고, 제2 입력에, 더미센스앰프 DSA에서의 센스 인에이블 신호 SE를 받는 NOR 회로로 구성된다. 다른 구성은, 도 1에 나타내는 반도체 기억장치의 구성과 동일하고, 대응하는 부분에는 동일참조번호를 부착하며, 그 상세설명은 생략한다.

이 워드선 드라이버 WV0-WVm은, 센스 인에이블 신호 SE의 비활성화시, 도 1에 나타내는 워드선 드라이버 WD0-WDm과 동일한 인버터로서 동작한다. 한편, 센스 인에이블 신호 SE가 H 레벨로 상승되면, 이들 워드선 드라이버 WV0-WVm은, 대응한 워드선 선택신호의 상태에 관계없이, 그 출력신호를 L 레벨로 구동하고, 따라서, 선택워드선이 비선택상태로 구동된다.

도 33은, 도 32에 나타내는 반도체 기억장치의 동작을 나타내는 신호파형도이다. 이하, 도 33을 참조하여, 이 도 32에 나타내는 반도체 기억장치의 동작에 대 하여 설명한다.

스탠바이 상태시에 있어서는, 센스 인에이블 신호 SE는 L 레벨이고, 워드선 드라이버 WV0-WVm은, 인버터로서 동작한다. 스탠바이 상태시, 이들 워드선 선택신호 WX0-WXm은 모두 H 레벨이며, 워드선 WL0-WLm은 모두 비선택상태로 있다. 더미비트선 DBL 및 정규 비트선 BL, ZBL은, 도시하지 않은 프리차지회로에 의해 전원전압 VCC 레벨로 프리차지되어 있다.

예를 들면 클록신호가 상승하여, 메모리셀 선택사이클이 시작되면, 워드선 선택신호 WX0-WXm 중 어느 하나가, 주어진 X 어드레스 신호에 따라 선택상태로 구동된다. 따라서, 워드선 드라이버 WV0-WVm 중 선택행에 대응하여 배치되는 워드선 드라이버의 출력신호(워드선 구동신호)가 H 레벨로 되고, 따라서 선택행에 대응하여 배치된 워드선 WL(WL0-WLm 중 어느 하나)의 전압레벨이 상승한다. 이 선택워드선 WL의 전위상승에 따라, 선택워드선 WL에 접속되는 1행의 메모리셀 MC의 기억노드가 비트선 BL 및 ZBL에 결합되고, 그 기억데이터에 따라 정규비트선 BL 및 ZBL의 한쪽의 전위가 저하한다.

한편, 워드선 WL의 선택에 따라, 선택행에 대응하여 배치되는 더미회로에서 더미워드선 DWL이 선택상태로 구동되고, 더미비트선 DBL이, 복수의 더미셀에 의해 구동되며, 그 전위가 정규비트선의 전위저하보다도 고속으로 저하한다.

이 더미비트선 DBL의 전압레벨이 소정전압레벨(예를 들면 VCC/2)에 도달하면, 더미센스앰프 DSA에서의 센스 인에이블 신호 SE가 H 레벨로 된다.

센스앰프 SA0-SAk에서, 각각에 대응한 멀티플렉서 MUX0-MUXk에 의해, 선택열 의 비트선쌍의 전위변화가 전달되어 있고, 이 센스 인에이블 신호 SE에 따라 센스앰프 SA0-SAk가 활성화되며, 각각의 센스노드의 전위차를 차동증폭하여 래치하고, 이어서, 래치데이터에 따라 내부 판독데이터 DO0-DOk가 생성된다.

한편, 이 센스 인에이블 신호 SE의 활성화에 응답하여, 워드선 드라이버 WV0-WVm의 출력신호가 L 레벨에 고정되고, 선택워드선 WL의 전압레벨이 L 레벨에 저하하여, 이 선택워드선에 접속되는 메모리셀의 기억노드가 정규비트선 BL 및 ZBL로부터 분리된다. 따라서, 이 경우, 정규비트선 BL 및 ZBL의 전위의 저하가 정지하여, 선택워드선 WL의 비선택 이행시의 전압레벨로 유지된다.

더미워드선 DWL 및 더미비트선 DBL의 전압변화의 형태로서는, 더미회로 1a-1c의 회로구성에 따라, 여러가지의 경우가 존재한다. 즉, 더미워드선 DWL이 선택상태를 유지하고, 또한 더미비트선 DBL의 방전이 지속적으로 행해진다. 또한, 이것 대신에, 더미워드선 DWL이, 선택워드선 WL의 비선택 이행에 따라 비선택상태로 이행하여, 마찬가지로 더미비트선 DBL의 방전도 정지한다.

이 어느 쪽의 경우에서도, 정규비트선 BL 및 ZBL에서는, 그 전위저하가 정지되어 있다. 따라서, 메모리셀 선택동작이 완료하여, 프리차지 신호의 활성화에 의한 프리차지 상태로의 이행시에 있어서는, 고속으로, 비트선 BL 및 ZBL을, 전원전압 VCC 레벨로 프리차지할 수 있다. 또한, 정규비트선 BL 및 ZBL의 전위진폭을 작게 할 수 있어, 비트선의 충전전류를 감소할 수 있고, 따라서 소비전류를 감소할 수 있다.

또한, 도 32에서는, 싱글포트 SRAM의 구성이 표시되어 있다. 그러나, A 포트 센스 인에이블 신호 및 B 포트 센스 인에이블 신호를 사용하여, A 포트 워드선 드라이버 및 B 포트 워드선 드라이버를 제어함으로써, 2포트 SRAM에서도 동일한 효과를 얻을 수 있다.

따라서, 이 센스 인에이블 신호의 활성화에 따라 선택워드선을 비선택상태로 구동하는 구성은, 실시예 1 내지 11 각각에 대하여 적용하는 것을 할 수 있다.

또한, 더미센스앰프 DSA의 출력부에서 선택워드선을 비선택상태로 구동하는 타이밍을 조정하는 지연조정회로가 배치되어도 된다.

이상과 같이, 본 발명의 실시예 12에 따르면, 센스 인에이블 신호의 활성화에 응답하여 선택워드선을 비선택상태로 구동하고 있고, 적어도 정규비트선의 전위진폭을 작게 할 수 있어, 비트선 충전에 요하는 소비전류를 감소할 수 있다.

(다른 적용예)

전술한 설명에 있어서는, SRAM이, 반도체 기억장치로서 설명되어 있다. 그러나, 반도체 기억장치로서는, 비트선을 흐르는 전류에 의해 생긴 비트선 전위변화를 센스앰프로 검출하는 반도체 기억장치이면, 본 발명은 적용가능하다. 이와 같은 반도체 기억장치로서는, 예를 들면, 메모리셀의 기억데이터에 따라 비트선을 흐르는 전류량이 다르고, 데이터 판독시, 비트선전위를 검출함으로써 메모리셀 데이터를 판독하는 불휘발성 반도체 기억장치가 있다.

또한, 더미회로에 있어서는, 4행 1열로 배열된 더미셀을 이용하여 더미비트선을 구동하고 있다. 그러나, 하나의 더미회로에 포함되는 더미셀의 수는 임의이 며, 센스앰프가 검출할 수 있는 비트선 전위차 중 최적 비트선 전위차로, 센스앰프를 활성화하는 타이밍을 줄 수 있으면 된다.

또한, 더미센스앰프가, 센스앰프를 활성화할 때의 더미비트선의 검출전위는, VCC/2의 중간전위가 아닌, 다른 전위라도 된다.

본 발명을 상세하게 설명하여 표시해 왔지만, 이것은 예시를 위한 것으로서, 한정되지 않고, 발명의 정신과 범위는 첨부한 청구범위에 의해서만 제한되는 것이 명백하게 이해될 것이다.

이상과 같이, 본 발명에 따르면, 각 행에 대응하여 더미셀을 배치하고, 소정수의 더미셀 단위로 더미비트선을 선택워드선에 따라 구동하고, 이 더미비트선 전위에 따라 센스앰프의 활성화 타이밍을 결정하고 있어, 어레이 구성에 관계없이, 최적의 타이밍으로, 센스앰프를 활성화시킬 수 있다.

즉, 각 정규 워드선에 대응하여 동시에 정규 워드선으로부터 분리하여 더미셀을 배치하고, 소정수의 더미셀에 대응하여 더미셀 선택회로를 배치하여, 대응한 정규 워드선의 선택시 대응한 소정수의 더미셀을 선택상태로 구동하여 더미비트선을 이들 더미셀에 의해 구동하고, 이 더미비트선의 전위를 검출하여 센스타이밍을 결정함으로써, 선택워드선에 따라, 동일한 타이밍으로 동일부하의 정규비트선 및 더미비트선을 구동할 수 있어, 고속으로 더미비트선을 정규비트선에 비해 구동할 수 있고, 어레이 구성에 관계없이 정규비트선의 전위차가 작은 단계에서 센스앰프를 활성화할 수 있다. 또한, 선택정규 메모리셀 및 선택더미셀의 위치는 거의 동일하다고 할 수 있어, 이 더미비트선 및 정규비트선의 전위변화의 전파길이를 거의 동일하게 할 수 있고, 선택메모리셀 위치에 관계없이, 항상, 최적의 타이밍으로 센스동작을 활성화할 수 있다.

또한, 더미셀 선택회로를, 소정수의 더미셀에 공통으로 결합하는 더미워드선과, 이 정규 워드선에 대한 선택신호에 따라 더미워드선을 선택상태로 구동하는 회로로 구성함으로써, 용이하게, 대응한 정규 워드선의 선택시 더미워드선을 선택상태로 구동하여, 더미비트선을 대응한 더미셀에 의해 구동할 수 있다.

또한, 이 더미워드선 구동회로를, 대응한 소정수의 정규 워드선 상의 신호를 받는 논리게이트로 구성함으로써, 용이하게, 대응한 정규 워드선 선택시, 더미워드선을 선택워드선과 실질적으로 동일한 타이밍으로 선택상태로 구동할 수 있다.

또한, 이 더미워드선 구동회로를, 대응한 소정수의 정규 워드선을 각각 선택하는 워드선 선택신호를 받는 논리게이트로 구성함으로써, 용이하게, 대응한 정규 워드선 선택시, 더미워드선을 선택워드선과 실질적으로 도일한 타이밍으로 선택상태로 구동할 수 있다. 또한, 정규 워드선의 부하를 경감할 수 있어, 고속으로 선택정규 워드선을 선택상태로 구동할 수 있다.

또한, 워드선 구동회로를, 대응한 소정수의 정규 워드선의 비선택시, 신호선을 제1 전압레벨로 구동하고, 대응한 정규 워드선 중 어느 하나의 정규 워드선의 선택시 이 신호선을 제2 전압레벨로 구동하며, 이 신호선의 신호전압에 따라 더미워드선을 선택상태로 구동함으로써, 용이하게 정규 워드선의 선택시 더미워드선을 선택상태로 구동할 수 있다.

또한, 이 대응한 소정수의 정규 워드선 각각에 대응하여 드라이브 트랜지스터를 설치하고, 이 드라이브 트랜지스터에 의해 신호선을 구동함으로써, 용이하게, 정규 워드선의 선택시 신호선의 전압을 제2 전압레벨로 구동할 수 있다. 또한, 정규 워드선의 부하를 경감할 수 있어, 고속으로 정규 워드선을 충방전할 수 있다. 또한, 회로의 점유면적을 감소할 수 있다.

또한, 소정수의 정규 워드선의 쌍을 선택하는 정규 워드선 블록선택신호에 따라 신호선을 제1 전압레벨로 프리차지하고, 이 소정수의 정규 워드선 중 어느 하나의 정규 워드선 선택시 이 신호선을 제2 전압레벨에 구동하고, 이 신호선의 전압에 따라 더미워드선을 선택상태로 구동함으로써, 용이하게, 대응한 정규 워드선의 선택시, 더미워드선을 선택상태로 구동할 수 있다.

또한, 이 선택회로로서, 정규 워드선 각각에 대응하여 드라이브 트랜지스터를 배치하고, 이 정규 워드선의 선택시 드라이브 트랜지스터를 도통하여, 신호선을 구동함으로써, 간이한 회로구성으로, 선택워드선을 검출하여, 그 검출결과에 따라 신호선을 통해 더미워드선을 선택상태로 구동할 수 있다. 또한, 정규 워드선의 부하를 경감할 수 있고, 또한, 회로점유면적을 감소할 수 있다.

이 더미셀 선택회로로서, 동작사이클 규정신호에 따라 신호선을 프리차지하고, 이 신호선을, 소정수의 정규 워드선 중 어느 하나의 선택시에, 제2 전압레벨로 구동하고, 신호선전압에 따라 더미워드선을 선택상태로 구동함으로써, 점유면적으로, 워드선 선택을 검출할 수 있고, 동시에 그 검출결과에 따라 더미워드선을 선택 상태로 구동할 수 있다. 또한, 선택. 정규 워드선군을 특정할 필요가 없고, 배선레이아웃이 간략화된다.

또한, 이 동작사이클 규정신호로서, 비트선 프리차지 지시신호를 이용함으로써, 정확히 센스앰프를 구동하는 동작사이클에 따라 더미회로를 활성화할 수 있다.

또한, 이 더미워드선 상의 신호에 따라 신호선을 소정전압레벨로 래치함으로써, 안정적으로, 신호선 전위를 유지할 수 있어, 비선택 더미워드선을 확실히 비선택상태로 유지할 수 있다.

또한, 대응한 소정수의 정규 워드선 중 어느 하나의 정규 워드선의 선택시, 이 선택정규 워드선을 더미워드선에 결합함으로써, 더미워드선의 전위변화를, 정규 워드선의 전위변화에 추종시킬 수 있고, 어레이 구성의 변경시에 있어서도 정확히, 이 어레이 구성의 변화를 반영하여 더미워드선을 구동할 수 있다.

또한, 소정수의 정규 워드선의 비선택시, 이 더미워드선을 비선택상태로 유지함으로써, 확실히, 선택정규 워드선에 대응하여 배치되는 더미셀만을 사용하여 더미비트선을 구동할 수 있다. 또한, 더미워드선을 정규 워드선의 선택/비선택에 따라 직접 구동하고 있어, 따로 신호선을 설치할 필요가 없고, 회로 레이아웃 면적을 감소할 수 있다.

또한, 센스활성화 신호에 응답하여 정규 워드선을 비선택상태로 설정함으로써, 더미비트선의 전위진폭을 감소할 수 있어, 비트선충전에 요하는 전류량을 감소할 수 있고, 따라서 소비전류를 감소할 수 있다.

또한, 멀티포트 반도체 기억장치에 있어서, 포트 각각에 대응하여 소정수의 정규 워드선마다 더미회로를 설치하고, 대응한 포트 액세스시, 이 선택워드선에 따라, 복수의 더미셀에 의해 더미비트선을 구동함으로써, 멀티포트 반도체 기억장치에 있어서도, 정확히, 센스타이밍을 어레이 구성에 관계없이 검출할 수 있다.

또한, 각 포트의 더미회로에서, 동일행이 동시에 선택되었을 때에는, 대응한 더미회로에서 더미셀의 기억노드를 2개의 더미비트선에 각각 결합함으로써, 동일행 선택시의 비트선 전위를 정확히 모방한 전위변화를 더미비트선 상에 생기게 할 수 있어, 메모리셀의 선택상태에 관계없이, 정확히, 센스타이밍을 설정할 수 있다.

이 동일행의 동작선택시에 있어서 더미셀의 기억노드를 상보 더미비트선에 결합하는 구성을 각 포트 각각에 대하여 설치되는 더미회로에 배치함으로써, 비트선 전위변화속도의 변화시에 있어서도, 이 정규비트선 전위변화속도를 더미비트선전위변화속도로 반영시킬 수 있어, 정확한 센스타이밍을, 메모리셀의 선택상태에 관계없이 항상 센스앰프에 대하여 제공할 수 있다.

또한, 포트 각각 대하여 배치되는 더미회로에서, 각각 소정수의 더미셀에 결합되는 제1 및 제2 더미워드선을 배치하고, 대응한 포트의 정규 워드선 선택시에 있어서 제1 더미워드선을 선택상태로 구동하며, 대응한 행의 정규 워드선이 모두 선택될 때에 제2 더미워드선을 선택상태로 구동하고, 이들 제1 및 제2 더미워드선에 의해 더미셀의 제1 및 제2 액세스 트랜지스터를 통해 내부노드를 제1 및 제2 더미비트선에 결합함으로써, 동일행 동시 액세스시에 있어서, 더미비트선의 전위변화속도를 용이하게, 정규비트선의 전위변화속도에 따라 변경할 수 있다.

Claims (4)

1. 행렬형으로 배열되는 복수의 정규 메모리셀,

   각 상기 정규 메모리셀의 행에 대응하여 배치되고, 각각에 대응한 행의 정규 메모리셀이 접속하는 복수의 정규 워드선,

   각 상기 정규 워드선에 대응하고 대응한 정규 워드선과 분리되어 배치되며 열방향으로, 적어도 1열로 정렬하여 배치되고, 각각이 미리 정해진 논리레벨의 데이터를 저장하는 복수의 더미셀,

   상기 복수의 더미셀의 열에 대응하여 배치되고, 상기 복수의 더미셀이 접속하는 더미 비트선, 및

   각각이 소정수의 정규 워드선에 대응하여 배치되고, 각각이 대응한 소정수의 정규 워드선 중 어느 하나의 정규 워드선의 선택시, 대응하여 배치되는 소정수의 더미셀을 선택상태로 구동하는 복수의 더미셀 선택회로를 구비하고,

   상기 더미셀 선택회로는

   상기 소정수의 더미셀에 공통으로 배치되는 더미 워드선과,

   제 1 전위레벨로 프리차지되는 신호선과,

   상기 소정수의 정규 워드선 중 어느 하나의 정규 워드선의 선택시, 상기 신호선을 제 2 전위레벨로 구동하는 선택회로와,

   상기 신호선의 신호에 따라서 선택적으로 상기 더미 워드선을 선택상태로 구동하는 드라이버를 구비하고,

   상기 더미 비트선의 전위를 검출하여, 선택 정규 메모리셀의 데이터의 센스 타이밍을 주는 센스활성화 신호를 생성하는 더미 센스회로를 구비한 것을 특징으로 하는 반도체 기억장치.
2. 제 1 항에 있어서,

   각 상기 더미셀 선택회로는,

   대응한 소정수의 더미셀에 공통으로 결합되는 더미워드선과,

   대응한 정규 워드선에 대한 선택신호에 따라, 상기 대응한 더미워드선을 선택상태로 구동하는 더미워드선 구동회로를 구비한 것을 특징으로 하는 반도체 기억장치.
3. 복수의 포트를 통해 액세스 가능한 반도체 기억장치에 있어서,

   행렬형으로 배열되는 복수의 정규 메모리셀과,

   각 상기 메모리셀 행에 대응하여 배치되고, 각각에 대응한 행의 정규 메모리셀이 접속하는 복수의 제1 포트 정규 워드선을 구비하며, 상기 제1 포트 정규 워드선은, 상기 복수의 포트 중 제1 포트를 통한 액세스시에 어드레스 신호에 따라 선택되고,

   각 상기 메모리셀 행에 대응하여 배치되고, 각각에 대응한 행의 정규 메모리셀이 접속하는 복수의 제2 포트 정규 워드선을 구비하며, 상기 제2 포트 정규 워드선은, 상기 복수의 포트의 제2 포트를 통한 액세스시에 어드레스 신호에 따라 선택되고,

   상기 제1 포트 정규 워드선에 대응하여 동시에 상기 제1 포트 정규 워드선과 분리하여 열방향으로 정렬하여 적어도 1열로 배치되는 복수의 제1 더미셀과,

   상기 제2 포트 정규 워드선에 대응하여 동시에 제2 포트 정규 워드선과 분리하여 열방향으로 정렬하여 적어도 1열로 배치되는 복수의 제2 더미셀과,

   상기 제1 더미셀에 대응하여 배치되고, 상기 제1 더미셀이 공통으로 접속되는 제1 더미비트선과,

   상기 제2 더미셀에 대응하여 배치되고, 상기 제2 더미셀이 공통으로 접속하는 제2 더미비트선과,

   소정수의 제1 포트 정규 워드선에 각각이 대응하여 배치되고, 대응한 제1 포트 정규 워드선 중 어느 하나의 제1 포트 정규 워드선의 선택에 응답하며, 대응한 제1 더미셀의 쌍을 선택상태로 구동하여 상기 제1 더미비트선을 구동하는 복수의 제1 더미셀 선택회로와,

   소정수의 제2 포트 정규 워드선에 각각이 대응하여 배치되고, 대응한 제2 포트 정규 워드선 중 어느 하나의 제2 포트 정규 워드선의 선택시, 대응한 제2 더미셀의 쌍을 선택상태로 구동하여 상기 제2 더미비트선을 구동하는 복수의 제2 더미셀 선택회로와,

   상기 제1 더미비트선의 전압에 응답하여, 상기 제1 포트를 통해 액세스된, 메모리셀의 데이터 판독을 행하기 위한 제1 센스앰프를 활성화하는 제1 센스앰프 활성화 신호를 생성하는 제1 더미센스회로와,

   상기 제2 더미비트선의 전압에 응답하여, 상기 제2 포트로부터 액세스된 메모리셀의 데이터 판독을 행하기 위한 제2 센스앰프를 활성화하는 제2 센스앰프 활성화 신호를 생성하는 제2 더미센스회로를 구비한 것을 특징으로 하는 반도체 기억장치.
4. 행렬형으로 배열되는 복수의 정규 메모리셀,

   각 상기 정규 메모리셀의 행에 대응하여 배치되고, 각각에 대응한 행의 정규 메모리셀이 접속하는 복수의 정규 워드선,

   상기 복수의 정규 워드선 각각에 대응하고, 대응한 정규 워드선과 분리되어 배치되며 열 방향으로 적어도 1열로 정렬하여 배치되고, 각각이 미리 정해진 논리레벨의 데이터를 격납하는 복수의 더미셀,

   상기 복수의 더미셀의 열에 대응하여 배치되고, 상기 열에 정렬하는 복수의 더미셀이 접속하는 더미 비트선,

   각각이 2이상의 소정수의 정규 워드선에 대응하여 배치되고, 각각이 대응한 소정수의 정규 워드선 중 어느 하나의 정규 워드선의 선택시, 그 선택 정규 워드선에 대한 선택신호에 응답하여, 대응하여 배치되는 상기 소정수의 더미셀을 선택상태로 구동하는 복수의 더미셀 선택회로, 및

   상기 더미 비트선의 전위를 검출하여, 피 선택 정규 메모리셀의 데이터의 센스 타이밍을 주는 센스 활성화신호를 생성하는 더미 센스회로를 구비하는 것을 특징으로 하는 반도체 기억장치.

Images