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CN110534145B - 感测电路和包括其的半导体器件 - Google Patents

感测电路和包括其的半导体器件 Download PDF

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CN110534145B CN201811495676.7A CN201811495676A CN110534145B CN 110534145 B CN110534145 B CN 110534145B CN 201811495676 A CN201811495676 A CN 201811495676A CN 110534145 B CN110534145 B CN 110534145B
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Abstract

本发明公开了一种感测电路和包括感测电路的半导体器件。感测电路包括感测放大器，被配置成感测和放大施加给感测线和参考线中的每个的数据。感测电路还包括第一隔离电路，被配置成响应于隔离信号而选择性地控制匹配线与所述感测线之间的连接。感测电路还包括第二隔离电路，被配置成响应于所述隔离信号而选择性地控制所述参考线与位线之间的连接。感测电路另外包括反相器，其耦接在所述感测线与所述位线之间。

Description

感测电路和包括其的半导体器件
相关申请的交叉引用
本申请要求2018年5月23日提交的申请号为10-2018-0058434的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及一种包括感测电路的半导体器件，更具体地，涉及一种用于减小半导体器件的区域的尺寸的技术。
背景技术
半导体器件可以是或者包括能够储存数据和读取储存的数据的存储器件。易失性存储器件之中的诸如DRAM的半导体存储器件包括位线感测放大器。在存储单元访问位线感测放大器之后，在位线感测放大器中实现存储单元与位线之间的电荷共享，使得在位线中产生的信号差被位线感测放大器放大。
一般而言，半导体存储器件的位线结构可以分为开放式位线结构或折叠式位线结构。
具有开放式位线结构的半导体存储器件包括从位线感测放大器延伸的位线和从位线感测放大器相反地延伸的互补位线。具有开放式位线结构的半导体存储器件比具有折叠式位线结构的半导体存储器件包括多得多的存储单元。
然而，开放式位线结构的半导体存储器件包括在最外边缘区域中的虚设存储区(mat)。虽然位于最外边缘区域处的虚设存储区的位线中的一半耦接到位线感测放大器，但是位线中的另一半可以保持在虚设物中。由于虚设存储区的缘故，不可避免地增加了半导体存储器件的总芯片尺寸。
发明内容
根据本公开提供一种感测电路，包括：感测放大器，被配置成感测和放大施加给感测线和参考线中的每个的数据。感测电路还包括：第一隔离电路，被配置成响应于隔离信号而选择性地控制匹配线与所述感测线之间的连接。感测电路还包括：第二隔离电路，被配置成响应于所述隔离信号而选择性地控制所述参考线与位线之间的连接。感测电路另外包括反相器，其耦接在所述感测线与所述位线之间。
根据本公开还提供一种半导体器件，包括：存储区，被配置成将通过字线和位线选择的数据储存在单元阵列中。半导体器件还包括感测电路，其包括多个感测放大器的。所述感测电路被配置成感测和放大施加给感测线和参考线中的每个的数据。在所述多个感测放大器的感测操作期间，感测电路可以响应于隔离信号而切断匹配线与所述感测线之间的连接，以及可以切断所述参考线与所述位线之间的连接。
附图说明
附图中，相同的附图标记在单幅视图中指的是相同或功能类似的元件。附图与下面的详细描述一起被包括在本说明书中且形成本说明书的一部分，用来进一步说明包括所要求保护的新颖性的构思的实施例，以及解释实施例的各种原理和优点。
图1示出了图示根据本公开的一个实施例的包括虚设存储区的半导体器件的电路图。
图2示出了图示根据本公开的一个实施例的半导体器件的详细示图。
图3示出了图示图2中所示的半导体器件的详细电路图。
图4示出了图示根据本公开的一个实施例的图3中所示的感测电路的详细电路图。
图5示出了图示根据本公开的另一实施例的图3中所示的感测电路的详细电路图。
图6是图示根据本公开的另一实施例的图3中所示的感测电路的详细电路图。
图7示出了图示根据本公开的一个实施例的图3中所示的边缘驱动器的详细电路图。
图8示出了说明图4中所示的边缘感测组的操作的时序图。
具体实施方式
下面的详细描述在描述与本公开一致的示例性实施例时参照附图。示例性实施例被提供用于说明的目的，而非穷举性的。未明显示出或描述的额外实施例是可能的。此外，可以在本公开的范围之内对所提供的实施例作出修改。详细描述并非意图限制本公开。与此相反，本公开的范围仅根据所提供的权利要求及其等价物来限定。在任何可能的地方，相同的附图标记在附图中始终指代相同或类似的部分。
本公开的各个实施例涉及提供一种感测电路和包括该感测电路的半导体器件，其实质上克服了由相关领域的限制和缺点而引起的一个或多个问题。一些实施例涉及用于通过移除位于边缘区域处的虚设存储区来减小芯片尺寸的半导体器件。
图1示出了图示根据本公开的一个实施例的包括虚设存储区的半导体器件的电路图。
参见图1，半导体器件可以包括多个存储区(MAT)10、多个感测放大器(SA)20、多个虚设存储区30和40、多个子孔(S/H)50、多个子字线驱动器(SWD)60、行解码器(XDEC)70和多个列解码器(YDEC)80。
在每个存储区(MAT)10中，字线根据行解码器(XDEC)70来选择，而位线根据列解码器80(YDEC)来选择，使得数据可以储存在单元阵列中。多个存储区(MAT)10可以沿行方向和列方向布置。
感测放大器(SA)20可以位置靠近相应的存储区(MAT)10。感测放大器(SA)20中的每个可以感测和放大从邻近存储区10接收的数据。在存储区(MAT)10的单元阵列被访问之后，在单元阵列与位线对BL和/BL之间的电荷共享被实现，使得数据可以由感测放大器(SA)20感测。
多个感测放大器(SA)20可以沿行方向和列方向布置。在多个感测放大器(SA)20之中，位于虚设存储区30与存储区(MAT)10之间的感测放大器(SA)20可以同时耦接到虚设存储区30的参考位线和存储区(MAT)10的正常位线。
虚设存储区30和40可以位置靠近存储区(MAT)10，以及可以布置在最外边缘区域中。具体地，虚设存储区30可以布置在最外上边缘区域中，而虚设存储区40可以布置在最外下边缘区域中。开放式位线结构的半导体器件的虚设存储区30和40中的每个可以包括参考位线，该参考位线具有与为了稳定操作而访问的位线相同的负载。
多个子孔(S/H)50可以布置在感测放大器(SA)20与子字线驱动器(SWD)60的相交区域处。多个子孔(S/H)可以沿行方向和列方向布置。在这种情况下，子孔(S/H)可以指示布置有用于产生感测放大器(感测-放大)驱动信号的感测放大器(感测-放大)驱动器、用于产生位线均衡信号的位线均衡驱动器、用于产生位线隔离信号的位线隔离驱动器等的区域。
子字线驱动器(SWD)60可以位置靠近相应的存储区(MAT)10。每个子字线驱动器(SWD)60可以响应于行解码器(XDEC)70的行地址而驱动每个存储区10的字线。
列解码器(YDEC)80可以位于虚设存储区40之下。列解码器(YDEC)80可以产生用于选择相应的存储区(MAT)10的位线的列地址。
在下文中描述上述半导体器件的操作。
首先，用作用于操作半导体存储器件(例如，DRAM)的主信号的行地址选通(RAS)信号(/RAS)被激活到低电平，使得至少一个行地址信号被输入给行地址缓冲器。在这种情况下，输入的行地址信号被行解码器(XDEC)70解码，使得用于选择单元阵列中包含的字线中的一个的行解码操作可以通过将行地址信号解码来执行。
在这种情况下，耦接到选中字线的单元的数据被施加给包括位线和其互补位线的位线对BL和/BL。结果，指示感测放大器20的操作启动时间的感测放大器(也称作感测-放大)使能信号被使能，以驱动通过行地址信号选择的单元块的感测-放大驱动电路。
之后，通过感测-放大驱动电路，感测-放大偏置电势转变为核电压(Vcore)和地电压(Vss)，使得感测放大器20被驱动。如果感测放大器20启动操作，则已经在其间维持轻微电势差的位线BL的电压和/BL的电压转变成在其间具有高电势差。
之后，列解码器(YDEC)80可以响应于列地址信号而导通将来自每个位线的数据传送给数据总线的列传送晶体管，使得储存在位线对BL和/BL中的数据可以经由数据总线而从半导体器件输出。
然而，开放式位线结构的半导体存储器件可以包括在虚设存储区30和40的每个中的多个实质上不可访问的参考单元和至少一个实质上不可访问的参考位线。换言之，虽然耦接到虚设存储区30和40的位线中的一半耦接到感测放大器(SA)20，但是位线中的另一半可以实质上不可访问。如果在半导体器件中包括虚设存储区30和40(虚设存储区30和40中的每个包括大量单元以匹配位线对的负载)，则会不可避免地增大芯片尺寸。在虚设存储区30和40的操作期间，每个存储区(MAT)10的字线以及虚设存储区30和40的字线需要被同时使能，导致当两个字线被使能时功耗不可避免地增加。
图2示出了图示根据本公开的一个实施例的半导体器件的详细示图。
参见图2，半导体器件可以包括：多个存储区(MAT)；多个感测放大器(SA)；多个子孔(S/H)400、400_1和400_2；多个子字线驱动器(SWD)300、300_1和300_2；行解码器(XDEC)；多个列解码器(YDEC)；多个感测电路100和100_1；多个边缘驱动器200、200_1和200_2；以及至少一个匹配线(ML)。
在这种情况下，多个感测电路100和100_1、多个边缘驱动器200、200_1和200_2和匹配线ML可以位于存储区(MAT)的最上部处。换言之，多个感测电路100和100_1、多个边缘驱动器200、200_1和200_2以及匹配线ML可以布置在半导体器件的最外边缘区域中。
与图1中所示的半导体器件，图2中所示的半导体器件不需要包括图1中所示的多个虚设存储区30(或虚设存储区40)。即，虚设存储区30可以布置在图1中所示的半导体器件的最外边缘区域中。用于驱动虚设存储区30的至少一个子字线驱动器(SWD)可以布置在图1中所示的半导体器件的最外边缘区域中。然而，图2中所示的半导体器件不包括图1的虚设存储区30，使得感测电路100和100_1、边缘驱动器200、200_1和200_2和匹配线ML可以布置在图2中所示的半导体器件的最外边缘区域中。
如上所述，当虚设存储区30和40被移除以及耦接到匹配线ML的感测电路100和100_1通过边缘驱动器200、200_1和200_2来控制时，与图1中所示的半导体器件相比，图2中所示的半导体器件的芯片尺寸可以大大减小。
虽然图2为了方便描述而示出了布置在半导体器件的最外上边缘区域中的多个感测电路100和100_1、多个边缘驱动器200、200_1和200_2以及匹配线ML，但是本公开的范围不局限于此。根据本公开的精神，多个感测电路100和100_1、多个边缘驱动器200、200_1和200_2以及匹配线ML也可以布置在半导体器件的最外下边缘区域中或者布置在半导体器件的其他最外边缘区域中。
图3示出了图示图2中所示的半导体器件的一部分的详细电路图。特别地，图3示出了图2中由虚线指示的区域(A)。
参见图3，半导体器件可以包括多个存储区(MAT)、多个感测电路100和100_1、多个边缘驱动器200～200_2、多个子字线驱动器(SWD)300～300_2和多个子孔(S/H)400～400_2。如本文中所使用的，波形号“～”表示范围。
在这种情况下，感测电路100和100_1在结构上可以彼此相同或类似，从而在下文中为了方便描述将参照感测电路100来描述本公开的实施例。边缘驱动器200～200_2在结构上可以彼此相同或类似，从而在下文中为了方便描述将参照边缘驱动器200来描述本公开的实施例。子字线驱动器(SWD)300～300_2在结构上可以彼此相同或类似，从而在下文中为了方便描述将参照子字线驱动器(SWD)300来描述本公开的实施例。子孔(S/H)400～400_2在结构上可以彼此相同或类似，从而在下文中为了方便描述将参照子孔(S/H)400来描述本公开的实施例。
感测电路100可以布置在半导体器件的最外上边缘区域中，以及可以感测和放大存储区(MAT)的数据。感测电路100可以包括匹配线ML、第一隔离电路110、第二隔离电路120、多个感测放大器SA0～SA3和多个反相器130～133。对于一些实施例，第一隔离电路和第二隔离电路可以搭配使用，或者第一隔离电路和第二隔离电路的所描述的功能可以通过单个组合隔离电路来执行。
开放式位线结构的半导体器件可以包括参考位线，该参考位线具有与为了稳定操作而访问的至少一个感测线SL相同的负载。即，耦接到感测放大器SA0～SA3的至少一个参考线RL可以为未施加实质数据的参考位线。为了将感测线SL的负载与参考线RL的负载匹配，感测线SL可以耦接到匹配线ML。在这种情况下，匹配线ML的电压电平可以被设置成“VDD/2”(其中，VDD是电源电压电平)。
虽然本公开的实施例已经为了方便描述而示例性地公开了单个匹配线ML耦接到单个感测电路100，但是实施例中使用的匹配线ML的数量可以为复数，匹配线ML的数量不局限于此。
第一隔离电路110可以响应于隔离信号EN_ISO而选择性地控制匹配线ML与多个感测放大器SA0～SA3之间的连接。第二隔离电路120可以响应于隔离信号EN_ISO而选择性地控制存储区(MAT)与多个感测放大器SA0～SA3之间的连接。
多个感测放大器SA0～SA3可以感测和放大从存储区(MAT)接收的数据，使得位线对BL和BLB中的轻微信号差可以被放大。多个感测放大器SA0～SA3可以耦接在感测线SL与参考线RL之间。感测放大器SA0～SA3的感测线SL可以经由第一隔离电路110耦接到匹配线ML。感测放大器SA0～SA3的参考线RL可以耦接到存储区(MAT)的位线BL。
实施例中使用的术语“位线BL”和“取反位线BLB”被公开仅用于说明的目的。在不脱离本公开的范围或精神的情况下，术语“位线BL”和“取反位线BLB”可以互换。
反相器130～133可以响应于使能信号EN和ENB而分别将由感测放大器SA0～SA3感测的数据反相，以及可以将反相的数据输出至存储区(MAT)。在这种情况下，使能信号EN可以为使能信号ENB的反相信号。
例如，反相器130～133可以在激活使能信号EN的期间将感测线SL的数据反相，以及可以将反相的数据输出至存储区(MAT)。另一方面，反相器130～133可以在去激活使能信号EN的期间(即，在激活另一使能信号ENB的期间)不输出感测线SL的数据。
边缘驱动器200可以包括用于产生感测电路100的感测操作所需的控制信号的电路。例如，边缘驱动器200可以产生用于操作感测放大器SA0～SA3的信号、使能信号EN和ENB以及隔离信号EN_ISO。在这种情况下，边缘驱动器200可以布置在半导体器件的最外上边缘区域中。
在用于控制感测放大器SA0～SA3的多个子孔400之中，布置在边缘区域中的一个子孔在下文中可以称作“边缘驱动器200”。边缘驱动器200可以不仅产生用于驱动感测电路100的第一隔离电路110和第二隔离电路120的隔离信号EN_ISO，而且产生用于驱动反相器130～133的使能信号EN和ENB。
子字线驱动器(SWD)300可以位置靠近每个存储区(MAT)，以及可以响应于行地址而驱动每个存储区(MAT)的字线WL。多个子孔400可以布置在正常感测电路500和子字线驱动器(SWD)300的相交区域中。子孔400可以分别包括用于产生操作感测放大器SA0～SA3所需的驱动信号的电路。
响应于字线WL和位线BL，存储区(MAT)可以将数据储存在单元阵列中，或者可以输出储存在单元阵列中的数据。存储区(MAT)可以位置靠近感测电路100。存储区(MAT)中的一些位线可以耦接到在上的感测电路100，其余位线可以耦接到在下的正常感测电路500和500_1。
图4示出了更详细地图示图3中所示的感测电路100的电路图。虽然为了方便描述而在图3中示例性地示出了四个感测放大器SA0～SA3，但是在下文中将参照两个感测放大器S0和S1及其外围电路的操作来描述图4的实施例。
感测电路100可以包括边缘感测组ESG1和边缘感测组ESG2，如虚线所示。从图4可以看出，可以分别根据感测放大器SA0和SA1来划分边缘感测组ESG1和边缘感测组ESG2。如图所示，边缘感测组ESG1和边缘感测组ESG2共用唯一一个匹配线ML。边缘感测组ESG1和边缘感测组ESG2在结构上彼此相同或类似，从而在下文中为了方便描述将参照边缘感测组ESG1来描述图4的实施例。
边缘感测组ESG1可以包括第一隔离电路110、匹配线ML、第二隔离电路120、反相器130、负载电路140和感测放大器SA0。
在这种情况下，第一隔离电路110可以包括NMOS晶体管N6(下拉驱动元件)，其耦接在匹配线ML和感测线SL之间以及经由其栅极端子接收隔离信号EN_ISO。NMOS晶体管N6可以在隔离信号EN_ISO的激活期间导通，使得匹配线ML可以耦接到感测线SL。另一方面，NMOS晶体管N6可以在隔离信号EN_ISO的去激活期间关断，使得匹配线ML和感测线SL之间的连接被切断。
第二隔离电路120可以包括NMOS晶体管N7(下拉驱动元件)，其耦接在存储区(MAT)的位线BL与参考线RL之间以及经由其栅极端子接收隔离信号EN_ISO。NMOS晶体管N7可以在隔离信号EN_ISO的激活期间导通，使得参考线RL可以耦接到位线BL。另一方面，NMOS晶体管N7可以在隔离信号EN_ISO的去激活期间关断，使得参考线RL与位线BL之间的连接被切断。
反相器130可以响应于使能信号EN来将感测线SL的数据反相，以及可以将反相的数据输出至位线BL。反相器130可以包括多个NMOS(n型金属氧化物半导体)晶体管N8和N9以及多个PMOS(p型金属氧化物半导体)晶体管P3和P4。
多个NMOS晶体管N8和N9以及多个PMOS晶体管P3和P4可以串联耦接在电源电压(V2)输入端子与地电压端子之间。NMOS晶体管N8可以经由其栅极端子接收使能信号EN。电源电压V2可以具有正(+)电压电平。例如，电源电压V2可以被设置成电源电压(VDD)电平。
PMOS晶体管P3可以经由其栅极端子来接收使能信号ENB。NMOS晶体管N8和PMOS晶体管P3可以经由其漏极端子共同地耦接到位线BL。NMOS晶体管N9和PMOS晶体管P4可以经由其栅极端子共同地耦接到感测线SL。
负载电路140可以控制参考线RL的负载。负载电路140可以包括PMOS晶体管P5和NMOS晶体管N10。PMOS晶体管P5和NMOS晶体管N10可以经由它们的端子共同地耦接到参考线RL。NMOS晶体管N10的漏极端子和源极端子可以共同地耦接到电压(V1)输入端子。PMOS晶体管P5的漏极端子和源极端子可以共同地耦接到电压(V1)输入端子。对于一个实施例，电压V1可以被设置成电源电压的一半(VDD/2)的电平。
感测放大器SA0可以感测和放大位线BL的数据，以及可以响应于使能信号EN而将感测的数据输出至位线BL，使得输出数据可以再次储存在位线BL中。感测放大器SA0可以包括锁存电路101和预充电电路102。
锁存电路101可以在感测模式中锁存经由感测线SL和参考线RL接收的数据。锁存电路101可以包括多个PMOS晶体管P1和P2以及多个NMOS晶体管N1和N2。PMOS晶体管P1和P2以及NMOS晶体管N1和N2的栅极端子可以如所示地彼此交叉耦接。多个PMOS晶体管P1和P2可以串联耦接在感测线SL与参考线RL之间。多个PMOS晶体管P1和P2可以经由其公共连接节点来接收上拉驱动信号RTO。多个NMOS晶体管N1和N2可以串联耦接在感测线SL与参考线RL之间。多个NMOS晶体管N1和N2可以经由NMOS晶体管N1和N2的公共连接节点来接收下拉驱动信号SB。
在预充电模式中，预充电电路102可以响应于均衡信号EQ而用位线预充电电压(VBLP)电平来对感测线SL和参考线RL进行预充电。预充电电路102可以包括经由他们的栅极端子彼此共同耦接的多个NMOS晶体管N3～N5。NMOS晶体管N3可以耦接在感测线SL与参考线RL之间。NMOS晶体管N4和N5可以串联耦接在感测线SL与参考线RL之间。NMOS晶体管N4和N5可以经由NMOS晶体管N4和N5的公共连接节点来接收位线预充电电压VBLP。
图5示出了图示图3中所示的根据本公开的另一实施例的感测电路100的详细电路图。
与图4的实施例相比，图5中所示的感测电路100的反相器130与图4中所示的感测电路100的反相器130在结构上不同。图5的实施例中除了反相器130之外的其余组成元件在结构上与图4的那些相同或类似，因此，这里不重复对其余组成元件的详细描述。
图5的反相器130可以包括PMOS晶体管P41和NMOS晶体管N91。在这种情况下，PMOS晶体管P41可以耦接在位线BL与上拉驱动信号(RTO)输入端子之间。NMOS晶体管N91可以耦接在下拉驱动信号(SB)输入端子与位线BL之间。PMOS晶体管P41和NMOS晶体管N91可以经由其栅极端子共同地耦接到位线BL。
由于匹配线ML使用与位线BL相同的材料，因此图5的感测电路100可以使用反相器130的电源线作为与感测放大器SA0中相同的电源线。即，施加给反相器130的使能信号EN可以被设置成下拉驱动信号SB。施加给反相器130的使能信号ENB可以被设置成上拉驱动信号。
因此，当感测线SL转变到逻辑高电平时，反相器130的NMOS晶体管N91导通，使得下拉驱动信号SB被施加给位线BL。在这种情况下，下拉驱动信号SB可以被设置成地电压电平。与此相反，当感测线SL转变到逻辑低电平时，反相器130的PMOS晶体管P41导通，使得上拉驱动信号RTO被施加给位线BL。在这种情况下，上拉驱动信号RTO可以被设置成电源电压电平。
图6示出了图示根据本公开的又一实施例的图3中所示的感测电路100的详细电路图。
与图5的实施例相比，图6中所示的感测电路100还可以包括数据输入和输出(也称作输入/输出或者I/O)电路150。图6的实施例中除了数据I/O电路150之外的其余组成元件在结构上与图5的那些相同或类似，因此，这里不重复对其余组成元件的详细描述。
在读取操作期间，数据I/O电路150可以将从感测放大器SA0接收的读取数据传输至输入/输出(I/O)线IO和IOB。在写入操作期间，数据I/O电路150可以将从输入/输出(I/O)线IO和IOB接收的写入数据传输至感测放大器SA0。数据I/O电路150可以包括多个NMOS晶体管N11～N19。
在这种情况下，NMOS晶体管N11可以耦接在I/O线IO与NMOS晶体管N13之间。NMOS晶体管N12可以耦接在I/O线IOB与NMOS晶体管N14之间。NMOS晶体管N11和NMOS晶体管N12可以经由其共同地耦接的栅极端子来接收列选择信号YI。
NMOS晶体管N13可以耦接在NMOS晶体管N11与NMOS晶体管N15之间。NMOS晶体管N14可以耦接在NMOS晶体管N12与NMOS晶体管N16之间。NMOS晶体管N13和NMOS晶体管N14可以经由其共同地耦接的栅极端子来接收读取信号RD。
NMOS晶体管N15可以耦接在NMOS晶体管N13与NMOS晶体管N19之间，以及可以经由其栅极端子耦接到感测线SL。NMOS晶体管N16可以耦接在NMOS晶体管N14与NMOS晶体管N19之间，以及可以经由其栅极端子来耦接到参考线RL。
NMOS晶体管N17可以耦接在NMOS晶体管N11与参考线RL之间。NMOS晶体管N18可以耦接在NMOS晶体管N12与感测线SL之间。NMOS晶体管N17和NMOS晶体管N18可以经由其共同耦接的栅极端子来接收写入信号WR。NMOS晶体管N19可以耦接在地电压端子与NMOS晶体管N15和N16之间，以及可以经由其栅极端子来接收下拉驱动信号SB。
在下文中描述数据输入/输出(I/O)电路150的操作。
假定在读取操作或写入操作期间列选择信号YI被激活，以导通NMOS晶体管N11和N12。如果在读取操作中读取信号RD被激活，则NMOS晶体管N13和N14可以导通。相应地，通过感测线SL和参考线RL感测的差分电压可以经由NMOS晶体管N15或NMOS晶体管N16传输至I/O线IO和IOB。与此相反，如果在写入操作中写入信号WR被激活，则NMOS晶体管N17和N18可以导通。结果，从I/O线IO和IOB接收的数据可以施加给感测线SL和参考线RL。
图7示出了图示根据本公开的一个实施例的图3中所示的边缘驱动器200的详细电路图。
参见图7，边缘驱动器200可以包括使能信号发生器210、感测放大器驱动器220和驱动信号发生器230。
使能信号发生器210可以响应于激活信号ACT和预充电信号PCG而产生感测放大器(感测-放大)使能信号SAEN。响应于感测放大器使能信号SAEN，感测放大器驱动器220可以输出用于预充电感测放大器SA0的均衡信号EQ、用于驱动感测放大器SA0的上拉驱动信号RTO以及下拉驱动信号SB。
驱动信号发生器230可以响应于感测放大器使能信号SAEN和块地址BADD而产生隔离信号EN_ISO和使能信号EN。响应于块地址BADD，对应块的边缘感测组ESG1和ESG2可以被选中。如果感测放大器使能信号SAEN被激活，则使能信号EN被激活。如果隔离信号EN_ISO被去激活，则感测放大器SA0的感测数据可以再次被储存。
图8示出了图示图4中所示的边缘感测组ESG1的操作的时序图。在下文中参照图8的时序图来描述边缘感测组ESG1的操作。
在激活字线WL之前(在到达时刻T1之前)，感测放大器使能信号SAEN和使能信号EN可以被去激活，以及隔离信号EN_ISO可以被激活。结果，第一隔离电路的NMOS晶体管N6的和第二隔离电路120的NMOS晶体管N7可以导通。因此，匹配线ML的电压可以施加给感测放大器SA0，以及负载电路140的电压V1可以施加给参考线RL，使得感测放大器SA0的感测线SL和参考线RL可以用VDD/2的电压电平来预充电。这里，使能信号EN被去激活，使得反相器130不工作。
之后，字线WL可以在时刻T1处被激活，使得存储区(MAT)中包括的单元阵列的读取操作可以被执行。之后，存储区(MAT)的读取数据可以经由位线BL传输至感测放大器SA0。
随后，在时刻T2处，感测放大器使能信号SAEN被激活，使得感测放大器SA0的感测和放大操作被执行。如果隔离信号EN_ISO如所示地被去激活，那么第一隔离电路110的NMOS晶体管N6和第二隔离电路120的NMOS晶体管N7可以关断。结果，感测放大器SA0与匹配线ML之间的连接被切断，使得参考线RL与位线BL之间的连接也被切断。
如果感测放大器SA0的感测操作被执行，那么高电平数据或低电平数据可以被输出至感测放大器SA0的感测线SL。如果使能信号EN被激活，那么反相器130工作，使得施加给感测线SL的数据再次储存在位线BL中。
换言之，当使能信号EN被激活而使能信号ENB被去激活时，PMOS晶体管P3和NMOS晶体管N8可以导通。例如，当施加给感测线SL的数据处于高电平时，NMOS晶体管N9导通，使得低电平数据可以被传输至位线BL。与此相反，当施加给感测线SL的数据处于低电平时，PMOS晶体管P4导通，使得高电平数据可以被施加给位线BL。如上所述，反相器130可以将从感测线SL接收的数据的逻辑电平反相，以及可以将反相的数据输出至位线BL。
随后，在字线WL和感测放大器使能信号SAEN被去激活时的时刻T3处，感测放大器SA0的感测操作可以完成。之后，当隔离信号EN_ISO再次被激活时，感测放大器SA0可以耦接到匹配线ML，以及参考线RL可以耦接到位线BL。此外，由于使能信号EN再次被去激活，因此反相器130停止工作。
如上所述，本公开的实施例可以移除包括多个虚设单元和至少一个虚设位线的虚设存储区，以及可以经由匹配线ML来控制感测放大器SA0的操作，使得半导体器件的芯片尺寸减小。
从以上描述来看明显的是，根据本公开的实施例的感测电路和包括感测电路的半导体器件可以通过移除位于芯片的边缘区域处的虚设存储区来减小芯片尺寸。
本领域技术人员将认识到，在不脱离本公开的精神和特征的情况下，所公开的实施例可以按照除本文中阐述的方式之外的其他特定方式来实施。因此，以上的实施例在各个方面都将被解释成说明性的而非限制性的。本公开的范围应当通过所附权利要求书及其合法等价物而非以上的描述来确定。此外，落入所附权利要求书的含义和等价范围之内的所有改变都将被包含在其中。此外，对于本领域技术人员而言明显的是，在本申请提交之后，通过后续的修改，权利要求可以被组合呈现为一个实施例，或者作为新的权利要求而纳入。
虽然已经描述了若干说明性实施例，但是应当理解本领域技术人员能够设计众多其他修改和实施例，它们都将落入本公开的原理的精神和范围之内。特别地，可以在落入本公开、附图和所附权利要求的范围之内的组件部分和/或装置中进行众多的变化和修改。除了组件部分和/或装置中的变化和修改之外，替代性的用途对于本领域技术人员而言也将是明显的。
附图中每个元件的符号
10：多个存储区
20：多个感测放大器
30、40：多个虚设存储区
50：多个子孔
60：多个子字线驱动器
70：行解码器
80：多个列解码器

Claims (20)

1.一种感测电路，包括：
感测放大器，被配置成感测和放大施加给感测线和参考线中的每个的数据；
第一隔离电路，被配置成响应于隔离信号而选择性地控制匹配线与所述感测线之间的连接；
第二隔离电路，被配置成响应于所述隔离信号而选择性地控制所述参考线与位线之间的连接；以及
反相器，耦接在所述感测线与所述位线之间，
其中，所述匹配线与所述感测线耦接，以使所述感测线和所述参考线的负载相互匹配。
2.如权利要求1所述的感测电路，其中，所述第一隔离电路还被配置成：在所述感测放大器的激活时段之内，基于所述隔离信号的去激活来切断所述匹配线与所述感测线之间的连接。
3.如权利要求1所述的感测电路，其中，所述第一隔离电路包括：
连接在所述匹配线与所述感测线之间的下拉驱动元件，其中，所述下拉驱动元件被配置成经由所述下拉驱动元件的栅极端子来接收所述隔离信号。
4.如权利要求1所述的感测电路，其中，所述第二隔离电路还被配置成：在所述感测放大器的激活时段之内，基于所述隔离信号的去激活来切断所述参考线与所述位线之间的连接。
5.如权利要求1所述的感测电路，其中，所述第二隔离电路包括：
连接在所述参考线与所述位线之间的下拉驱动元件，其中，所述下拉驱动元件被配置成经由所述下拉驱动元件的栅极端子来接收所述隔离信号。
6.如权利要求1所述的感测电路，
其中，所述反相器被配置成响应于使能信号而将所述感测线的数据反相，以及被配置成将反相的数据输出至所述位线，以及
其中，所述反相器包括：
第一PMOS晶体管，被配置成响应于所述感测线的输出信号而选择性地输出电源电压；
第一NMOS晶体管，被配置成响应于所述感测线的输出信号而选择性地输出地电压；
第二NMOS晶体管，被配置成响应于所述使能信号而将从所述第一NMOS晶体管接收的第一电压输出至所述位线；以及
第二PMOS晶体管，被配置成响应于所述使能信号的反相信号而将从所述第一PMOS晶体管接收的第二电压输出至所述位线。
7.如权利要求1所述的感测电路，
其中，所述反相器被配置成响应于使能信号而将所述感测线的数据反相，以及被配置成将反相的数据输出至所述位线，以及
其中，所述反相器包括：
PMOS晶体管，被配置成响应于所述感测线的输出信号而将上拉驱动信号输出至所述位线；以及
NMOS晶体管，被配置成响应于所述感测线的输出信号而将下拉驱动信号输出至所述位线。
8.如权利要求1所述的感测电路，
其中，所述反相器被配置成响应于使能信号而将所述感测线的数据反相，以及被配置成将反相的数据输出至所述位线，以及
其中，所述反相器被配置成在所述感测放大器的激活时段之内基于所述使能信号的激活而将所述感测线的数据反相。
9.如权利要求1所述的感测电路，还包括：
负载电路，被配置成控制所述参考线的负载。
10.如权利要求9所述的感测电路，其中，所述负载电路包括：
PMOS晶体管，其具有共同耦接到用于第一电压的输入端子的漏极端子和源极端子以及耦接到所述参考线的栅极端子；以及
NMOS晶体管，其具有共同耦接到用于所述第一电压的所述输入端子的漏极端子和源极端子以及耦接到所述参考线的栅极端子。
11.如权利要求6所述的感测电路，其中，所述第一电压被设置为电源电压的一半。
12.如权利要求1所述的感测电路，其中，所述匹配线被设置到电源电压的一半的电压电平。
13.如权利要求1所述的感测电路，还包括：
I/O电路，被配置成在读取操作期间将由所述感测放大器感测的电压传输至I/O线，以及被配置成在写入操作期间将从所述I/O线接收的写入数据传输至所述感测放大器。
14.一种半导体器件，包括：
存储区，被配置成将通过字线和位线选择的数据储存在单元阵列中；以及
包括多个感测放大器的感测电路，其中，所述感测电路被配置成：
感测和放大施加给感测线和参考线中的每个的数据，
在所述多个感测放大器的感测操作期间，响应于隔离信号而切断匹配线与所述感测线之间的连接，以及
在所述感测操作期间，切断所述参考线与所述位线之间的连接，
其中，所述匹配线与所述感测线耦接，以使所述感测线和所述参考线的负载相互匹配。
15.如权利要求14所述的半导体器件，其中，所述感测电路布置在所述半导体器件的最外边缘区域中。
16.如权利要求14所述的半导体器件，还包括：
边缘驱动器，被配置成产生用于控制所述感测电路的驱动的多个控制信号。
17.如权利要求16所述的半导体器件，其中，所述边缘驱动器包括：
使能信号发生器，被配置成在接收到激活信号和预充电信号时产生感测放大器使能信号；
感测放大器驱动器，被配置成在接收到所述感测放大器使能信号时产生用于对感测放大器进行预充电的均衡信号以及产生用于驱动所述感测放大器的驱动信号；以及
驱动信号发生器，被配置成在接收到所述感测放大器使能信号和块地址时产生隔离信号和使能信号。
18.如权利要求14所述的半导体器件，其中，所述感测电路还包括：
第一隔离电路，被配置成响应于所述隔离信号而选择性地控制所述匹配线与所述感测线之间的连接；
第二隔离电路，被配置成响应于所述隔离信号而选择性地控制所述参考线与所述位线之间的连接；以及
反相器，被配置成响应于使能信号而将所述感测线的数据反相，以及将反相的数据输出至所述位线。
19.如权利要求18所述的半导体器件，其中：
所述第一隔离电路被配置成：在所述感测放大器的激活时段之内，通过所述隔离信号的去激活来切断所述匹配线与所述感测线之间的连接；以及
所述第二隔离电路被配置成：在所述感测放大器的激活时段之内，通过所述隔离信号的去激活来切断所述参考线与所述位线之间的连接。
20.如权利要求14所述的半导体器件，其中，所述匹配线被设置到电源电压的一半的电压电平。
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