JP2014089790A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の製造プロセスや動作条件（電源電圧・温度等）の変動に対して、メモリセルの動作マージンやセンスアンプの起動タイミングが不適切な場合、動作不良や不要なアクセス遅延、電力増加を招く。
【解決手段】半導体装置は、ワード線およびビット線と接続されたメモリセルを行列状に配置したメモリセルアレイ（ＭＡＴ）と、ワード線アシスト電圧を生成するアシスト電圧生成回路（ＶＧＥＮ）と、選択したワード線にワード線アシスト電圧を印加するワードドライバ（２２）と、ビット線の電圧を増幅して出力するセンスアンプと、基準タイミング信号（ｔｍｇ１）を生成する制御回路（ＣＴＬｍ）と、ワード線アシスト電圧が印加される遅延回路（ＤＬＹ１）と、を備える半導体装置であって、アシスト電圧生成回路および制御回路には第１電圧（ｖｄｄ）が印加され、遅延回路は、基準タイミング信号を所定時間遅延させたセンスアンプ起動信号（ｓａｅ）を生成し、センスアンプは、センスアンプ起動信号に応答して、起動される。
【選択図】図１

Description

本発明は半導体装置に関し、たとえば、メモリモジュールを備えた半導体装置に関する。

半導体装置に搭載されるトランジスタの微細化に伴い、トランジスタ特性のランダムばらつきが顕在化している。このランダムバラツキに起因して、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルの動作マージンを確保することが困難になってきている。メモリセルの動作マージンを改善する技術として、メモリセルのワード線や電源電圧を変更するアシスト技術が提案されている。しかしながら、プロセス、電源電圧、および温度等に起因してワード線の電圧が変化すると、メモリセルの電流が変化する。この結果、ワード線電圧に応じて、内部動作タイミングを最適に設定しないと、動作不良、不要なアクセス遅延、または電力増加を招く。また、アシスト技術の他に、メモリセルの動作マージンを確保しつつ動作電力を削減する技術として、Ｄｕａｌ Ｒａｉｌ（デュアルレール）技術が提案されている。

特許文献１は、ＦＶ制御機能を有するプロセッサおよびプロセッサの使用する情報を格納する半導体メモリを備える半導体集積回路装置を開示する。半導体メモリは、ワード線電源制御回路およびワード線電源回路を有する。プロセッサは、ワード線電源制御回路により、選択ワード線に伝達される電圧レベルを調整する。選択ワード線の電圧レベルを調整することで、メモリセルのスタティックノイズマージンが確保される。

特許文献２は、レプリカセルアレイ、レプリカセルアレイに駆動電圧を印加する駆動電圧供給回路、複数のメモリセルを有するメモリセルアレイ、およびメモリセルの保持データを検知するセンスアンプを備える半導体記憶装置を開示する。レプリカセルアレイが有するレプリカセルの出力電流に基づき、センスアンプの読出し時間が決定される。駆動電圧供給回路の出力電圧でレプリカセルの電流駆動能力を調整することで、センスアンプの読出し時間を読出し時間の遅いメモリセルに合わせる。

特許文献３は、メモリ回路用のセンスアンプのためのタイミング回路を開示する。タイミング回路は、ダミーアクセストランジスタおよびストローブパルスドライバを有し、センスアンプを付勢する。センスアンプには、ワードラインで選択されたメモリセルの読出しデータが入力される。ＷＬドライバ回路は、ワードラインおよびダミーワードラインを介して、各々、メモリセルおよびダミーアクセストランジスタを駆動する。ダミーワードラインは、ワードラインを複製する材質で形成される。さらに、ダミーワードラインおよびワードラインの容量性負荷を正確に合わせるため、ダミーアクセストランジスタに供給される電圧が適宜設定される。このタイミング回路構成により、センスアンプの起動信号に関して最適なタイミングが保証される。

特許文献４は、ダミーワード線と接続されるダミーセル、ダミーセルの読出しデータが出力されるダミービット線、ダミービット線の電圧が所定の閾値電圧より低下した場合にセルフリセット信号を出力するダミー用タイミング制御回路、およびセルフリセット信号に基づきセンスアンプ起動信号を出力するデコーダを備える半導体記憶装置を開示する。

非特許文献１は、ＳＲＡＭのスタティックノイズマージン（ＳＮＭ）を改善する読出しアシスト回路（ＲＡＣ）の構成を開示する。読出しアシスト回路は、レプリカアクセストランジスタ（ＲＡＴ）のゲート電圧を制御するゲートコントローラを備える。ゲートコントローラは、アクセストランジスタのゲート長およびゲート幅のプロセス変動を反映させるため、ポリシリコン抵抗と拡散抵抗を有する。レプリカアクセストランジスタのドレインは、ワードドライバのソースと接続される。選択されたメモリセルのアクセストランジスタのゲートには、アシスト回路で生成された電圧が供給され、スタティックノイズマージンのプロセス変動の影響が低減される。

非特許文献２は、レプリカセルの出力に基づき、センスアンプを起動するキャッシュメモリの構成を開示する。

特開２００９−２５２２５６号公報 特開２０１２−５９３４１号公報 特開平１０−１７７７９２号公報 特開２００５−２６７７４４号公報

Ｍ．Ｙａｂｕｕｃｈｉ、ｅｔ ａｌ．"Ａ ４５ｎｍ Ｌｏｗ−Ｓｔａｎｄｂｙ−Ｐｏｗｅｒ Ｅｍｂｅｄｄｅｄ ＳＲＡＭ ｗｉｔｈ Ｉｍｐｒｏｖｅｄ Ｉｍｍｕｎｉｔｙ Ａｇａｉｓｔ Ｐｒｏｃｅｓｓ ａｎｄ Ｔｅｍｐｅｒａｔｕｒｅ Ｖａｒｉａｔｉｏｎ"，Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２００７ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，２００７，ｐｐ３２６−３２７ Ｋ．Ｏｓａｄａ ｅｔ ａｌ．"Ｕｎｉｖｅｒｓａｌ−Ｖｄｄ ０．６５−２．０Ｖ ３２ｋＢ Ｃａｃｈｅ Ｕｓｉｎｇ ａ Ｖｏｌｔａｇｅ−Ａｄａｐｔｅｄ Ｔｉｍｍｉｎｇ−Ｇｅｎｅｒａｉｔｏｎ Ｓｃｈｅｍｅ ａｎｄ ａ Ｌｉｔｈｏｇｒａｐｈｉｃａｌｌｙ Ｓｙｍｍｅｔｒｉｃａｌ Ｃｅｌｌ"，Ｓｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２００１ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，２００１，ｐｐ１６８−１６９

半導体装置の製造プロセスや動作条件（電源電圧・温度等）の変動に対して、メモリセルの動作マージンやセンスアンプの起動タイミングが不適切な場合、不要なアクセス遅延や電力増加を招く。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、ワード線およびビット線と接続されたメモリセルを行列状に配置したメモリセルアレイと、ワード線アシスト電圧を生成するワード線アシスト電圧生成回路と、選択したワード線にワード線アシスト電圧を印加するワードドライバと、ビット線の電圧を増幅して出力するセンスアンプと、基準タイミング信号を生成する制御回路と、ワード線アシスト電圧が印加される遅延回路と、を備える半導体装置であって、アシスト電圧生成回路および制御回路には、第１電圧が印加され、遅延回路は、基準タイミング信号を所定時間遅延させたセンスアンプ起動信号を生成し、センスアンプは、センスアンプ起動信号に応答して、起動される。

前記一実施の形態によれば、製造プロセスや動作条件の変動に対して、メモリセルの動作マージンを確保しつつ、センスアンプの起動タイミングが最適化された半導体装置の提供が可能となる。

実施の形態１に係る半導体装置のブロック構成図である。 実施の形態１に係る半導体装置が備えるメモリモジュールの回路図である。 実施の形態１に係る半導体装置が備えるメモリセルアレイが有するメモリセルの回路図である。 実施の形態１に係る半導体装置が備えるＩＯ部が有するカラムセレクタの回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールが有する遅延回路の回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールの動作タイミング図である。 実施の形態１に係る半導体装置が備えるメモリモジュールが有する遅延回路の変形例１および変形例２の回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールの変形例１のブロック構成図である。 実施の形態１に係る半導体装置が備えるメモリモジュールの回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールが有するダミーセルＤＣの回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールが有するレプリカセル駆動回路およびレプリカセルの回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールの変形例２の回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールが有するレプリカセル駆動回路、レプリカセル、およびカレントミラー回路の回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールが有するレプリカセルおよびカレントミラー回路の動作タイミング図である。 実施の形態１に係る半導体装置が備えるメモリモジュールの変形例３のブロック構成図である。 実施の形態１に係る半導体装置が備えるメモリモジュールの変形例４の回路図である。 実施の形態１に係る半導体装置が備えるメモリモジュールの変形例４であるメモリモジュールが有するレプリカセル駆動回路およびカレントミラー回路の回路図である。 実施の形態２に係る半導体装置のブロック構成図である。 実施の形態２に係る半導体装置が備えるメモリモジュールの回路図である。 実施の形態２に係る半導体装置が備えるメモリモジュールが有する遅延回路の回路図である。 実施の形態２に係る半導体装置が備えるメモリモジュールが有するワード線アシスト電圧生成回路の動作タイミング図である。 実施の形態２に係る半導体装置が備えるメモリモジュールの変形例１のブロック構成図である。 実施の形態２に係る半導体装置が備えるメモリモジュールの回路図である。 実施の形態２に係る半導体装置が備えるメモリモジュールが有するセレクタおよびレプリカセル駆動回路の回路図である。 実施の形態２に係る半導体装置が備えるメモリモジュールの変形例２の回路図である。 実施の形態２に係る半導体装置が備えるメモリモジュールの変形例２が有するレプリカセル駆動回路およびレプリカセルの回路図である。 実施の形態２に係る半導体装置が備えるメモリモジュールの変形例３の回路図である。 実施の形態２に係る半導体装置が備えるメモリモジュールが有するカレントミラー回路の回路図である。 実施の形態２に係る半導体装置が備えるメモリモジュールが有するカレントミラー回路の変形例の回路図である。 実施の形態３に係る半導体装置のブロック構成図である。 実施の形態３に係る半導体装置が備えるメモリモジュールの回路図である。 実施の形態３に係る半導体装置が備えるメモリモジュールが有するメモリコア部および周辺回路部に印加される電源電圧の設定値を説明するタイミング図である。

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１＞
図１を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１のブロック構成図を説明する。

半導体装置ＬＳＩ＿１（以下、単に、チップと記載する場合もある。）は、ＩＰモジュール２およびメモリモジュールＭＭＤＬ１を備える、所謂、ＳＯＣ（Ｓｉｌｉｃｏｎ Ｏｎ ａ Ｃｈｉｐ）である。ＩＰモジュール２は、例えば、中央処理装置（ＣＰＵ）である。ＩＰモジュール２およびメモリモジュールＭＭＤＬ１間は、バス３を介して、アドレス、データ、および各種制御信号を送受信する。レギュレータ回路１は、印加された電源電圧ｖｄｄ＿ｅｘに基づき、ＩＰモジュール２およびメモリモジュールＭＭＤＬ１へ、各々、電源電圧ｖｄｄ＿ｃｐｕおよび電源電圧ｖｄｄを供給する。図１において、レギュレータ回路１は、半導体装置ＬＳＩ＿１とは別チップで構成される例を示す。必要に応じ、レギュレータ回路１は、半導体装置ＬＳＩ＿１に内蔵されても良い。

メモリモジュールＭＭＤＬ１は、ワードデコーダ２１、ワードドライバ２２、メモリセルアレイＭＡＴ、ＩＯ部ＩＯ、アシスト電圧生成回路ＶＧＥＮ、セル電圧制御回路ＭＣＮＴ、制御回路ＣＴＬｍ、および遅延回路ＤＬＹ１を有する。制御回路ＣＴＬｍは、基準タイミング信号ｔｍｇ１を遅延回路ＤＬＹ１へ出力する。遅延回路ＤＬＹ１は、基準タイミング信号ｔｍｇ１を所定時間遅延させたセンスアンプ起動信号ｓａｅを生成する。この遅延時間は、アシスト電圧生成回路ＶＧＥＮが生成するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに応答して、変化する。

図２を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１の回路図を説明する。

メモリモジュールＭＭＤＬ１は、ワード線ＷＬｊ（ｊ＝０〜ｍ：ｍは正の整数）およびビット線対ｂｔ／ｂｂと接続されたメモリセルＭＣが行列状に配置されたメモリセルアレイＭＡＴを有する。各ワード線ＷＬｊは、ワードドライバ２２が有するｐ型トランジスタＭｐ２１およびｎ型トランジスタＭｎ２１で構成されるインバータの出力ノードと接続される。ｐ型トランジスタＭｐ２１のソースには、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される。ｎ型トランジスタＭｎ２１のソースには、電源電圧ｖｓｓが印加される。

アシスト電圧生成回路ＶＧＥＮは、電源電圧ｖｄｄを降圧して、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄを生成する。このワード線アシスト電圧ｗｄｒｖ＿ｖｄｄは、ワードドライバ２２が有するｐ型トランジスタ２１を経由して、選択ワード線ＷＬｊに印加される。選択ワード線ＷＬｊの電圧を、メモリセルＭＣに印加される電源電圧ｖｄｄより低下させることで、メモリセルのＳＮＭ（スタティック・ノイズ・マージン）が確保される。

ワードデコーダ２１は、制御回路ＣＴＬｍが出力するアドレス信号ａｄｒ［ｘ：０］に基づき、ワードドライバ２２が有する複数のインバータ（Ｍｐ２１／Ｍｎ２１）のいずれか一つを選択する。ワードデコーダ２１におけるアドレス信号ａｄｒ［ｘ：０］の取込み、および制御回路ＣＴＬｍにおける基準タイミング信号ｔｍｇ１の生成は、クロックＣＬＫに同期して行われる。制御回路ＣＴＬｍは、ＩＰモジュール２からバス３を経由して送信されるアドレス信号Ａ［ｋ：０］をクロックＣＬＫに同期して取り込み、アドレス信号ａｄｒ［ｘ：０］を生成する。

セル電圧制御回路ＭＣＮＴには、電源電圧ｖｄｄが印加される。セル電圧制御回路ＭＣＮＴは、制御回路ＣＴＬｍが出力する信号ｃｏｌｓｅｌおよび信号ｒｗｓｅｌに応答して、書込み時における選択カラム（選択列）のメモリセルＭＣに印加する電圧を制御する。即ち、セル電圧制御回路ＭＣＮＴは、書込み対象となる選択カラムのメモリセルＭＣに印加される電圧ｍｖｄｄ［０］または電圧ｍｖｄｄ［１］を、非選択カラムに印加される電圧より低く設定する。この設定により、メモリセルＭＣのライトマージンが確保される。

カラムセレクタ２３は、信号ｃｏｌｓｅｌに基づき、２つのビット線対ｂｔ／ｂｂのいずれか一方を選択する。図２は、１つのカラムセレクタ２３には２つのビット線対ｂｔ／ｂｂが接続されている例を示す。適宜、カラムセレクタ２３に接続するビット線対ｂｔ／ｂｂの本数を増加しても良い。この信号ｃｏｌｓｅｌは、制御回路ＣＴＬｍに入力されるアドレス信号Ａ［ｋ：０］に基づき生成される。

カラムセレクタ２３は、さらに、信号ｒｗｓｅｌに基づき、選択されたビット線対ｂｔ／ｂｂをセンスアンプ（ＳＡ）２４およびライトアンプ（ＷＡ）２５のいずれか一方に接続する。この信号ｒｗｓｅｌは、制御回路ＣＴＬｍに入力されるライトイネーブル信号ＷＥに応答して生成される。

センスアンプ２４には、選択されたメモリセルＭＣがビット線対ｂｔ／ｂｂに出力する微小振幅の電圧が入力される。センスアンプ２４は、センスアンプ起動信号ｓａｅに応答して起動される。即ち、センスアンプ起動信号ｓａｅがロウレベル（電源電圧ｖｓｓ）からハイレベル（電源電圧ｖｄｄ）に変化すると、センスアンプ２４は、入力された微小振幅の電圧を増幅し、２値の値を有する出力データＱ［ｐ］（ｐ＝０〜ｎ：ｎは正の整数）を出力する。センスアンプ起動信号ｓａｅの２値の値と、センスアンプ２４の起動との対応付けは、上述と逆相に設定しても良い。なお、図２のメモリモジュールＭＭＤＬ１は、ｎ＋１ビット幅である。

上述の通り、メモリモジュールＭＭＤＬ１には、レギュレータ回路１が生成する電源電圧ｖｄｄが印加される。この電源電圧ｖｄｄは、ワードドライバ２２を除いて、メモリモジュールＭＭＤＬ１が有する各回路に印加される。ワードドライバ２２には、アシスト電圧生成回路ＶＧＥＮが生成するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される。

遅延回路ＤＬＹ１は、基準タイミング信号ｔｍｇ１を所定時間遅延させたセンスアンプ起動信号ｓａｅを生成する。遅延回路ＤＬＹ１は、センスアンプ２４が、アドレス信号ａｄｒ［ｘ：０］で選択されるメモリセルＭＣのデータに応じて、ビット線対ｂｔ／ｂｂの電位差がセンスアンプ２４で増幅可能な値に開くタイミングと、センスアンプ起動信号ｓａｅの生成タイミングと、を整合させる。遅延回路ＤＬＹ１の遅延時間をワード線アシスト電圧ｗｄｒｖ＿ｖｄｄで調整することにより、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される選択メモリセルＭＣにおける遅延時間と整合させたセンスアンプ起動信号ｓａｅの生成が実現される。

図３を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリセルアレイＭＡＴが有するメモリセルＭＣの回路図を説明する。

ｐ型トランジスタＰＵ＿Ｌのソースには電圧ｍｖｄｄ［ｊ］が印加され、そのドレインはノードＮＬと接続される。ｎ型トランジスタＰＤ＿ＬのドレインはノードＮＬと接続され、そのソースには電源電圧ｖｓｓが印加される。ｐ型トランジスタＰＵ＿Ｒのソースには電圧ｍｖｄｄ［ｊ］が印加され、そのドレインはノードＮＲと接続される。ｎ型トランジスタＰＤ＿ＲのドレインはノードＮＲと接続され、そのソースには電源電圧ｖｓｓが印加される。ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿ＬのゲートはノードＮＲと接続され、ｐ型トランジスタＰＵ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒのゲートは、ノードＮＬと接続される。

ｎ型トランジスタＰＧ＿Ｌのソース／ドレインのいずれか一方はノードＮＬと接続され、ソース／ドレインのいずれか他方はビット線ｂｂと接続される。ｎ型トランジスタＰＧ＿Ｒのソース／ドレインのいずれか一方はノードＮＲと接続され、ソース／ドレインのいずれか他方はビット線ｂｔと接続される。ｎ型トランジスタＰＧ＿Ｌおよびｎ型トランジスタＰＧ＿Ｒのゲートは、ワード線ＷＬｊと接続される。なお、ｎ型トランジスタＰＧ＿Ｌおよびｎ型トランジスタＰＧ＿Ｒのソースおよびドレインは、導通電流の方向により変化する。本明細書では、ｎ型トランジスタＰＧ＿Ｌ等のソースおよびドレインは、”ソース／ドレイン”と記載される。

図４を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるＩＯ部ＩＯが有するカラムセレクタ２３の回路図を説明する。

カラムセレクタ２３は、信号ｃｏｌｓｅｌおよび信号ｒｗｓｅｌで動作が制御されるスイッチ５１〜スイッチ５４を有する。カラムセレクタ２３は、信号ｃｏｌｓｅｌおよび信号ｒｗｓｅｌに基づき、ビット線対ｂｔ／ｂｂの接続先を、センスアンプ２４、ライトアンプ２５、および電源電圧ｖｄｄのいずれかに切り替える。図４は、カラムセレクタ２３と接続される２組のビット線対ｂｔ／ｂｂのうち、左側のビット線対ｂｔ／ｂｂおよび右側の選択ビット線対ｂｔ／ｂｂが、各々、読出し時における選択ビット線対および非選択ビット線対として設定された場合の接続を示す。

左側の選択ビット線対ｂｔ／ｂｂは、スイッチ５１およびスイッチ５２を介して、センスアンプ２４の入力端子と接続される。右側の非選択ビット線対ｂｔ／ｂｂは、スイッチ５３およびスイッチ５４を介して、電源電圧ｖｄｄにプリチャージされる。ライトアンプ２５に入力された書込みデータＤ［０］をビット線対ｂｔ／ｂｂに印加する場合、選択ビット線対ｂｔ／ｂｂとライトアンプ２５の出力とが接続されるようにスイッチ５１〜スイッチ５４の開閉状態が制御される。なお、図４は、メモリセルアレイＭＡＴのｎ＋１ビットのデータ幅のうち、０ビットのセンスアンプ２４およびライトアンプ２５と接続されるカラムセレクタ２３の構成を示すが、他のビットも同様である。

図５を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１が有する遅延回路ＤＬＹ１の回路図を説明する。

遅延回路ＤＬＹ１は、ｐ型トランジスタＭｐ４１およびｎ型トランジスタＭｎ４１で構成されるインバータを所定段数直列接続した構成を有する。ｐ型トランジスタＭｐ４１のソースには、アシスト電圧生成回路ＶＧＥＮが生成するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加され、そのドレインはｎ型トランジスタＭｎ４１のドレインと接続される。ｎ型トランジスタＭｎ４１のソースには、電源電圧ｖｓｓが印加される。

直列接続されたインバータの初段におけるｐ型トランジスタＭｐ４１およびｎ型トランジスタＭｎ４１のゲートには、基準タイミング信号ｔｍｇ１が入力される。最終段のインバータは、基準タイミング信号ｔｍｇ１を所定時間遅延させたセンスアンプ起動信号ｓａｅを出力する。遅延回路ＤＬＹ１の遅延時間は、各インバータに印加されるワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに依存する。

ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄは、メモリセルのＳＮＭを所定値維持可能な値に設定される。その結果、選択ワード線ＷＬｊ（図２参照）に電源電圧ｖｄｄを印加する場合と比べて、選択ワード線ＷＬｊにワード線アシスト電圧ｗｄｒｖ＿ｖｄｄを印加した場合、メモリセルの読出し速度は低下する。図３に示されるメモリセルＭＣの回路図において、ワード線ＷＬｊに印加される電圧が電源電圧ｖｄｄからワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに低下した場合、ｎ型トランジスタＰＧ＿Ｌおよびｎ型トランジスタＰＧ＿Ｒの駆動能力が低下する。その結果、ビット線対ｂｔ／ｂｂ間の電位差がセンスアンプ２４で増幅可能な値まで増加する時間は、ワード線ＷＬｊに電源電圧ｖｄｄを印加した場合と比較して、ワード線ＷＬｊにワード線アシスト電圧ｗｄｒｖ＿ｖｄｄを印加した場合、増大する。

一方、図２に示されるメモリモジュールＭＭＤＬ１において、ワードドライバ２２以外の回路には電源電圧ｖｄｄが印加される。その結果、制御回路ＣＴＬｍ、ワードデコーダ２１、ワードドライバ２２、メモリセルＭＣ、およびカラムセレクタ２３を経由して、ビット線対ｂｔ／ｂｂのデータがセンスアンプ２４に入力されるタイミングと、電源電圧ｖｄｄが印加される回路で生成されるセンスアンプ起動信号ｓａｅでセンスアンプ２４を起動するタイミングが整合しなくなる。

図５に示される遅延回路ＤＬＹ１には、アシスト電圧生成回路ＶＧＥＮが生成するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される。従って、センスアンプ起動信号ｓａｅを生成するパスは、電源電圧ｖｄｄが印加される制御回路ＣＴＬｍおよび遅延回路ＤＬＹ１で構成される。その結果、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加されるメモリセルＭＣがビット線対ｂｔ／ｂｂを駆動する時間の変化を、遅延回路ＤＬＹ１の遅延時間に反映することが可能となる。

図６を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１の動作タイミングを説明する。

最初のクロックＣＬＫの立ち上がり期間は読出しサイクル、２番目のクロックＣＬＫの立ち上がり期間は書込みサイクルである。図６では省略しているが、読出しサイクルおよび書込みサイクルは、制御回路ＣＴＬｍに入力されるライトイネーブル信号ＷＥにより設定される（図２参照）。

読出しサイクルにおいて、セル電圧制御回路ＭＣＮＴは、選択カラムのメモリセルＭＣに印加する電圧ｍｖｄｄ［０］および非選択カラムのメモリセルＭＣに印加する電圧ｍｖｄｄ［１］を、ともに電源電圧ｖｄｄとする。

制御回路ＣＴＬｍは、クロックＣＬＫの立ち上がりエッジに同期して、アドレスＡ［ｋ：０］を取り込み、アドレス信号ａｄｒ［ｘ：０］を生成する。アドレス信号ａｄｒ［ｘ：０］に基づき、ワードドライバ２２は、選択ワード線ＷＬｊの電圧を電源電圧ｖｓｓからワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに立ち上げる。ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄは、電源電圧ｖｄｄをΔｖｄｄ＿ｗｌ降下させた電圧に設定される。

制御回路ＣＴＬｍは、クロックＣＬＫの立ち上がりエッジに同期して、さらに、基準タイミング信号ｔｍｇ１を生成する。図６では、基準タイミング信号の一例として、所定のパルス幅を有するワンショットパルスが示される。

選択ワード線ＷＬｊおよび選択カラム（選択ビット線対ｂｔ／ｂｂ）と接続されるメモリセルＭＣは、ビット線対ｂｔ／ｂｂ間の電圧を増大させ、センスアンプ２４の入力信号を生成する。

遅延回路ＤＬＹ１は、基準タイミング信号ｔｍｇ１の立ち上がりエッジを所定時間遅延させ、センスアンプ起動信号ｓａｅの立ち上がりエッジを生成する。図６では、センスアンプ起動信号ｓａｅの一例として、立ち上がりエッジから所定時間経過後に立ち下がるワンショットパルスが示される。センスアンプ起動信号ｓａｅの立ち上がりに応答して、センスアンプ２４は、選択メモリセルＭＣと接続されるビット線対ｂｔ／ｂｂ間の電圧の増幅動作を開始する。

センスアンプ起動信号ｓａｅの立ち上がりエッジに基づくセンスアンプ２４の起動タイミングは、基準タイミング信号ｔｍｇ１の立ち上がりエッジに応答して決定される。また、選択メモリセルＭＣがビット線対ｂｔ／ｂｂ間に電圧を出力するタイミングは、ワード線ＷＬｊの立ち上がりエッジに応答して決定される。ワード線ＷＬｊの立ち上がりエッジおよび基準タイミング信号ｔｍｇ１の立ち上がりエッジは、いずれもクロックＣＬＫの立ち上がりエッジに応答して生成される。

書込みサイクルにおいて、セル電圧制御回路ＭＣＮＴは、選択カラムのメモリセルＭＣに印加する電圧ｍｖｄｄ［０］を、電源電圧ｖｄｄからΔｖｄｄ＿ｗｒｉｔｅ降下させた値に設定する。一方、非選択カラムのメモリセルＭＣに印加する電圧ｍｖｄｄ［１］は、電源電圧ｖｄｄに設定される。選択ワード線ＷＬｊには、読出しサイクル時と同様に、電源電圧ｖｄｄをΔｖｄｄ＿ｗｌ降下させた電圧が印加される。この電圧設定により、選択ワード線ＷＬｊおよび選択ビット線対ｂｔ／ｂｂと接続されたメモリセルＭＣの書込みマージンが確保され、一方で、選択ワード線ＷＬｊおよび非選択ビット線対ｂｔ／ｂｂと接続されたメモリセルＭＣが保持するデータ破壊は防止される。

遅延回路ＤＬＹ１は、センスアンプ起動信号ｓａｅの立ち上がりタイミングを、選択メモリセルＭＣがビット線対ｂｔ／ｂｂ間にセンスアンプ２４が増幅可能な電位差を出力するタイミングと整合するように基準タイミング信号ｔｍｇ１の遅延時間を調整する。ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄをワード線ＷＬｊに印加するメモリモジュールＭＭＤＬ１において、この遅延回路ＤＬＹ１により、センスアンプ２４の起動タイミングを最適化することが可能となる。この結果、メモリモジュールＭＭＤＬ１のアクセス時間短縮および消費電力低減が実現される。

図７を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１が有する遅延回路ＤＬＹ１の変形例１および変形例２の回路図を説明する。

図７（ａ）は、遅延回路ＤＬＹ１の変形例１である遅延回路ＤＬＹ１１の回路図である。遅延回路ＤＬＹ１１は、遅延時間が電源電圧ｖｄｄに依存するサブ遅延回路ＤＬＹ１１ａおよび遅延時間がワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに依存するサブ遅延回路ＤＬＹ１１ｂで構成される。サブ遅延回路ＤＬＹ１１ａおよびサブ遅延回路ＤＬＹ１１ｂは、ｐ型トランジスタＭｐ７１およびｎ型トランジスタＭｎ７１で構成されるインバータを、各々、所定段数、直列接続した遅延回路である。

サブ遅延回路ＤＬＹ１１ａにおいて、ｐ型トランジスタＭｐ７１のソースには電源電圧ｖｄｄが印加され、そのドレインは、ｎ型トランジスタＭｎ７１のドレインと接続される。ｎ型トランジスタＭｎ７１のソースには電源電圧ｖｓｓが印加される。初段のインバータを構成するｐ型トランジスタＭｐ７１およびｎ型トランジスタＭｎ７１のゲートには、基準タイミング信号ｔｍｇ１が印加される。最終段のインバータは、電源電圧ｖｄｄに依存する遅延時間経過後、基準タイミング信号ｔｍｇ１を出力する。

サブ遅延回路ＤＬＹ１１ｂにおいて、ｐ型トランジスタＭｐ７１のソースにはワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加され、そのドレインは、ｎ型トランジスタＭｎ７１のドレインと接続される。ｎ型トランジスタＭｎ７１のソースには電源電圧ｖｓｓが印加される。初段のインバータを構成するｐ型トランジスタＭｐ７１およびｎ型トランジスタＭｎ７１のゲートには、サブ遅延回路ＤＬＹ１１ａの出力信号が印加される。最終段のインバータは、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに依存する遅延時間経過後、遅延回路ＤＬＹ１１の出力信号として、センスアンプ起動信号ｓａｅを出力する。

ビット線対ｂｔ／ｂｂにセンスアンプ２４で増幅可能な電位差が発生するまでの時間は、セル電流に依存する。トランジスタの閾値電圧はランダムにばらつくため、各メモリセルＭＣのセル電流は異なる。ビット線対ｂｔ／ｂｂ間の電位差不足による読出し不良を防ぐためには、最もセル電流が少ないメモリセルＭＣ（ワーストセル）に合わせてセンスアンプ２４の起動タイミングを設計する必要がある。また、閾値電圧が異なると、セル電流のワード線アシスト電圧ｗｄｒｖ＿ｖｄｄ依存性が異なる。従って、遅延回路ＤＬＹ１の遅延量のワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの依存性は、ワーストセルのワード線アシスト電圧ｗｄｒｖ＿ｖｄｄ依存性と同じであることが望ましい。

遅延回路ＤＬＹ１１が有するサブ遅延回路ＤＬＹ１１ａおよびサブ遅延回路ＤＬＹ１１ｂの段数を調整することで、遅延回路ＤＬＹ１１のワード線アシスト電圧ｗｄｒｖ＿ｖｄｄ依存性の調整が可能になる。これにより、プロセス、温度、電圧条件等に応じて、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの電圧を変更した場合でも、センスアンプ起動タイミングを、より最適化することが可能となる。

図７（ｂ）は、遅延回路ＤＬＹ１の変形例２である遅延回路ＤＬＹ１２の回路図である。サブ遅延回路ＤＬＹ１２ｂは、ｐ型トランジスタＭｐ７２、ｎ型トランジスタＭｎ７２、およびｎ型トランジスタＭｎ７３で構成されるインバータを、所定段数、直列接続した遅延回路である。

サブ遅延回路ＤＬＹ１２ｂにおいて、ｐ型トランジスタＭｐ７２のソースには電源電圧ｖｄｄが印加され、そのドレインはｎ型トランジスタＭｎ７２のドレインと接続される。ｎ型トランジスタＭｎ７２のソースは、ｎ型トランジスタＭｎ７３のドレインと接続される。ｎ型トランジスタＭｎ７３のソースには、電源電圧ｖｓｓが印加される。

サブ遅延回路ＤＬＹ１２ｂにおいて、初段のインバータが有するｐ型トランジスタＭｎ７２のゲートおよびｎ型トランジスタＭｎ７３のゲートには、サブ遅延回路ＤＬＹ１２ａの出力信号が印加される。最終段のインバータは、電源電圧ｖｄｄおよびワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに依存する遅延時間経過後、サブ遅延回路ＤＬＹ１２ａの出力信号として、センスアンプ起動信号ｓａｅを出力する。

図７（ａ）に示されるサブ遅延回路ＤＬＹ１１ｂにおいて、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄは、インバータが有するｐ型トランジスタＭｐ７１のソースに印加される。ｐ型トランジスタＭｐ７１およびｎ型トランジスタＭｎ７１で構成されるインバータの動作電流により、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄにノイズが発生する危険性が懸念される。このノイズにより、ワード線ＷＬｊの電圧が変動し、メモリセルＭＣの動作マージン悪化が懸念される。

それに対し、サブ遅延回路ＤＬＹ１２ｂにおいて、インバータが有するｐ型トランジスタＭｐ７２のソースには電源電圧ｖｄｄが印加されるとともに、ｎ型トランジスタＭｎ７２のゲートには、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される。この構成により、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに、インバータの動作電流に起因するノイズが抑制される。この結果、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに発生するノイズを吸収する容量に起因するチップ面積増大や消費電力増加を抑制することが可能となる。なお、サブ遅延回路ＤＬＹ１２ｂにおいて、センスアンプ起動信号ｓａｅの立ち上がりタイミングに影響を及ぼすのは、インバータの偶数段または奇数段のいずれか一方である。従って、偶数段または奇数段どちらかのインバータにおいて、ｎ型トランジスタだけを縦積み構成とすることで、チップ面積を削減することが可能である。

＜実施の形態１の変形例１＞
図８を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１の変形例１であるメモリモジュールＭＭＤＬ１１のブロック構成を説明する。

メモリモジュールＭＭＤＬ１１は、メモリモジュールＭＭＤＬ１と以下の点が相違する。即ち、メモリモジュールＭＭＤＬ１が備えていた遅延回路ＤＬＹ１に代えて、レプリカセル駆動回路ＲＷＤ１およびレプリカセル遅延回路ＲＤＬＹ１１を備える。メモリモジュールＭＭＤＬ１１において、メモリモジュールＭＭＤＬ１と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行わない。

図９を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１１の構成を説明する。

メモリモジュールＭＭＤＬ１１は、ワードデコーダ２１、ワードドライバ２２、メモリセルアレイＭＡＴ、ＩＯ部ＩＯ、アシスト電圧生成回路ＶＧＥＮ、セル電圧制御回路ＭＣＮＴ、および制御回路ＣＴＬｍと、レプリカセル駆動回路ＲＷＤ１、レプリカセル遅延回路ＲＤＬＹ１１、インバータＩＮＶ１、およびインバータＩＮＶ２と、を有する。

レプリカセル駆動回路ＲＷＤ１には、アシスト電圧生成回路ＶＧＥＮが生成するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される。レプリカセル駆動回路ＲＷＤ１には、基準タイミング信号ｔｍｇ１の論理レベルをインバータＩＮＶ２で反転させた信号が印加される。

レプリカセル遅延回路ＲＤＬＹ１１は、レプリカセル選択線ｒｐｌｗｌおよびレプリカビット線ｒｐｌｂｔに接続された複数のレプリカセルＲＣ１と、レプリカビット線ｒｐｌｂｔに接続された複数のダミーセルＤＣと、を有する。レプリカセルＲＣ１およびダミーセルＤＣを構成する各トランジスタは、メモリセルアレイＭＡＴが有するメモリセルＭＣを構成する対応する各トランジスタと同一の形状および配置を有することが好ましい。

レプリカセルＲＣ１およびダミーセルＤＣの合計数は、メモリセルアレイＭＡＴのビット線対ｂｔ／ｂｂと接続されるメモリセルＭＣの総数ｍ＋１と等しいことが好ましい。これは、レプリカビット線ｒｐｌｂｔの寄生容量をビット線ｂｔおよびビット線ｂｂの寄生容量と等しくするためである。レプリカセル選択線ｒｐｌｗｌは、レプリカビット線ｒｐｌｂｔと並行に、換言すれば、ワード線ＷＬｊと垂直に配置される。

インバータＩＮＶ２は、基準タイミング信号ｔｍｇ１の論理レベルを反転させた信号をレプリカセル駆動回路ＲＷＤ１に出力する。レプリカセル駆動回路ＲＷＤ１は、インバータＩＮＶ２の出力に応答して、レプリカセル選択線ｒｐｌｗｌを駆動する。レプリカセル選択線ｒｐｌｗｌで選択されたレプリカセルＲＣ１は、レプリカビット線ｒｐｌｂｔにデータを出力する。レプリカビット線のデータに応答して、インバータＩＮＶ１は、センスアンプ起動信号ｓａｅを出力する。

図１０を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１１が有するダミーセルＤＣの回路構成を説明する。

ｐ型トランジスタＰＵ＿Ｌのソースには電源電圧ｖｄｄが印加され、そのドレインは、電源電圧ｖｄｄに設定されたノードＮＬと接続される。ｎ型トランジスタＰＤ＿ＬのドレインはノードＮＬと接続され、そのソースには電源電圧ｖｓｓが印加される。ｐ型トランジスタＰＵ＿Ｒのソースには電源電圧ｖｄｄが印加され、そのドレインは、ノードＮＲと接続される。ｎ型トランジスタＰＤ＿ＲのドレインはノードＮＲと接続され、そのソースには電源電圧ｖｓｓが印加される。ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿ＬのゲートはノードＮＲと接続される。一方、ｐ型トランジスタＰＵ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒのゲートは、電源電圧ｖｄｄに設定されたノードＮＬと接続される。即ち、ダミーセルＤＣのノードＮＬおよびノードＮＲは、各々、電源電圧ｖｄｄおよび電源電圧ｖｓｓに設定される。

ｎ型トランジスタＰＧ＿ＬのソースおよびドレインはノードＮＬと接続される。ｎ型トランジスタＰＧ＿Ｒのソース／ドレインのいずれか一方はノードＮＲと接続され、ソース／ドレインのいずれか他方はレプリカビット線ｒｐｌｂｔと接続される。ｎ型トランジスタＰＧ＿Ｌおよびｎ型トランジスタＰＧ＿Ｒのゲートには、電源電圧ｖｓｓが印加される。即ち、ダミーセルＤＣは、ワード線ＷＬｊが非選択状態のメモリセルＭＣが、ビット線ｂｔまたはビット線ｂｂに与える寄生容量を模擬する。

図１０において、ノードＮＲおよびノードＮＬを、各々、電源電圧ｖｄｄおよび電源電圧ｖｓｓに設定しても良い。ノードＮＲを電源電圧ｖｄｄとすることで、非選択メモリセルＭＣのリーク電流に起因する、選択メモリセルＭＣによるビット線対ｂｔ／ｂｂへのセンスアンプ２４で増幅可能な電位差が発生までの増加時間を反映させることが可能となる。

図１１を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１１が有するレプリカセル駆動回路ＲＷＤ１およびレプリカセルＲＣ１の回路図を説明する。

レプリカセル駆動回路ＲＷＤ１の回路図を説明する。
レプリカセル駆動回路ＲＷＤ１は、ｐ型トランジスタＭｐ９２およびｎ型トランジスタＭｎ９２で構成されるインバータである。ｐ型トランジスタＭｐ９２のソースには、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加され、そのドレインは、ｎ型トランジスタＭｎ９２のドレインと接続される。ｎ型トランジスタＭｎ９２のソースには、電源電圧ｖｓｓが印加される。ｐ型トランジスタＭｐ９２およびｎ型トランジスタＭｎ９２のゲートには、基準タイミング信号ｔｍｇ１の論理レベルをインバータＩＮＶ２で反転させた信号が印加される。レプリカセル駆動回路ＲＷＤ１の出力は、レプリカセル選択線ｒｐｌｗｌと接続される。

即ち、レプリカセル駆動回路ＲＷＤ１は、ワードドライバ２２が有するインバータと同様に、ハイレベルおよびロウレベルが、各々、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄおよび電源電圧ｖｓｓである信号を出力する。

レプリカセルＲＣ１の回路構成を説明する。
レプリカセルＲＣ１の回路構成は、図１０に示されるダミーセルＤＣの回路構成と、以下の点を除いて、同一である。即ち、ダミーセルＤＣが有するｎ型トランジスタＰＧ＿Ｒのゲートには、電源電圧ｖｓｓが印加されているのに対し、レプリカセルＲＣ１が有するｐ型トランジスタＰＧ＿Ｒのゲートは、レプリカセル選択線ｒｐｌｗｌと接続される。

レプリカセル駆動回路ＲＷＤ１およびレプリカセルＲＣ１の動作を説明する。
制御回路ＣＴＬｍが生成する基準タイミング信号ｔｍｇ１がロウレベル（電源電圧ｖｓｓ）からハイレベル（電源電圧ｖｄｄ）に変化すると、インバータＩＮＶ２はレプリカセル駆動回路ＲＷＤ１にロウレベルの信号を出力する。この出力信号に応答して、レプリカセル駆動回路ＲＷＤ１は、レプリカセル選択線ｒｐｌｗｌを電源電圧ｖｓｓからワード線アシスト電圧ｗｄｒｖ＿ｖｄｄまで引き上げる。

レプリカセルＲＣ１が有するｐ型トランジスタＰＧ＿Ｒのゲートには、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される。その結果、導通状態にあるｎ型トランジスタＰＧ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒは、レプリカビット線ｒｐｌｂｔの電荷を引き抜き、レプリカビット線ｒｐｌｂｔの電圧は、電源電圧ｖｄｄから電源電圧ｖｓｓに向けて低下する。なお、レプリカセルＲＣ１と接続されるレプリカビット線ｒｐｌｂｔの電圧は、レプリカセル選択線ｒｐｌｗｌが電源電圧ｖｓｓからワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに変化する前に、あらかじめ、図示しないプリチャージ回路で電源電圧ｖｄｄに設定される。

レプリカビット線ｒｐｌｂｔの電圧がインバータＩＮＶ１の入力閾値より低くなると、インバータＩＮＶ１は、センスアンプ起動信号ｓａｅの電圧をロウレベルからハイレベルに変化させる。このセンスアンプ起動信号ｓａｅに応答して、センスアンプ２４は、選択メモリセルＭＣが選択ビット線対ｂｔ／ｂｂ間に出力する電圧の増幅動作を開始する。

レプリカセル遅延回路ＲＤＬＹ１１のレプリカセルＲＣ１は、メモリセルアレイＭＡＴに隣接させて、メモリセルＭＣと同一形状に配置することが可能である。従って、チップ面積の増加を抑制しつつ、選択メモリセルＭＣと接続されるビット線対ｂｔ／ｂｂのデータがセンスアンプ２４に入力されるタイミングと、センスアンプ２４の起動タイミングとを整合させることが可能となる。

＜実施の形態１の変形例２＞
図１２を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１の変形例２であるメモリモジュールＭＭＤＬ１２の回路図を説明する。

メモリモジュールＭＭＤＬ１２は、メモリモジュールＭＭＤＬ１と以下の点で相違する。即ち、メモリモジュールＭＭＤＬ１が備えていた遅延回路ＤＬＹ１に代えて、インバータＩＮＶ２、レプリカセル駆動回路ＲＷＤ１、レプリカセル遅延回路ＲＤＬＹ１２、ｎ型トランジスタＭｎ１２、およびバッファＡ１を備える。メモリモジュールＭＭＤＬ１２において、メモリモジュールＭＭＤＬ１と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行わない。

メモリモジュールＭＭＤＬ１２は、ワードデコーダ２１、ワードドライバ２２、メモリセルアレイＭＡＴ、ＩＯ部ＩＯ、アシスト電圧生成回路ＶＧＥＮ、セル電圧制御回路ＭＣＮＴ、および制御回路ＣＴＬｍと、レプリカセル駆動回路ＲＷＤ１、レプリカセル遅延回路ＲＤＬＹ１２、インバータＩＮＶ２、ｎ型トランジスタＭｎ１２、およびバッファＡ１と、を有する。

レプリカセル駆動回路ＲＷＤ１には、アシスト電圧生成回路ＶＧＥＮが生成するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される。レプリカセル駆動回路ＲＷＤ１には、基準タイミング信号ｔｍｇ１の論理レベルをインバータＩＮＶ２で反転させた信号が印加される。

レプリカセル遅延回路ＲＤＬＹ１２は、レプリカセル選択線ｒｐｌｗｌ、レプリカビット線ｒｐｌｂｔ、およびレプリカビット線ｒｐｌｂｂに接続された複数のレプリカセルＲＣ２と、レプリカビット線ｒｐｌｂｔに接続された複数のダミーセルＤＣと、レプリカビット線ｒｐｌｂｔおよびレプリカビット線ｒｐｌｂｂに接続されたカレントミラー回路ＣＭ１と、を有する。レプリカセルＲＣ２およびダミーセルＤＣを構成する各トランジスタは、メモリセルアレイＭＡＴが有するメモリセルＭＣを構成する対応する各トランジスタと同一の形状および配置を有することが好ましい。

レプリカセルＲＣ２およびダミーセルＤＣの合計数は、メモリセルアレイＭＡＴのビット線対ｂｔ／ｂｂと接続されるメモリセルＭＣの総数ｍ＋１と等しいことが好ましい。これは、レプリカビット線ｒｐｌｂｔおよびレプリカビット線ｒｐｌｂｂの寄生容量を、ビット線ｂｔおよびビット線ｂｂの寄生容量と等しくするためである。レプリカセル選択線ｒｐｌｗｌは、レプリカビット線ｒｐｌｂｔおよびレプリカビット線ｒｐｌｂｂと並行に、換言すれば、ワード線ＷＬｊと垂直に配置される。

インバータＩＮＶ２は、基準タイミング信号ｔｍｇ１の論理レベルを反転させた信号をレプリカセル駆動回路ＲＷＤ１に出力する。レプリカセル駆動回路ＲＷＤ１は、インバータＩＮＶ２の出力に応答して、レプリカセル選択線ｒｐｌｗｌを駆動する。レプリカセル選択線ｒｐｌｗｌで選択されたレプリカセルＲＣ２には、レプリカビット線ｒｐｌｂｂを経由して、カレントミラー回路ＣＭ１から電流が供給される。同時に、カレントミラー回路ＣＭ１は、ｎ型トランジスタＭｎ１２であらかじめ電源電圧ｖｓｓに引き下げられていたレプリカビット線ｒｐｌｂｔの電圧を上昇させる。レプリカビット線ｒｐｌｂｔの電圧が論理閾値電圧より高くなると、バッファＡ１はセンスアンプ起動信号ｓａｅを出力する。

図１３を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１２が有するレプリカセル駆動回路ＲＷＤ１、レプリカセルＲＣ２、およびカレントミラー回路ＣＭ１の回路構成を説明する。

レプリカセル駆動回路ＲＷＤ１の回路構成は、図１１に示される同一の符号が付されたものと同一であり、説明は省略する。

レプリカセルＲＣ２の回路構成は、図３に示されるメモリセルＭＣの回路構成と、以下の点を除いて、同一である。即ち、ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿Ｌのゲートには、電源電圧ｖｄｄが印加される。さらに、ｎ型トランジスタＰＧ＿Ｒのゲートには電源電圧ｖｓｓが印加される。

カレントミラー回路ＣＭ１は、ソースに電源電圧ｖｄｄが印加されるとともに、互いのゲートが接続されたｐ型トランジスタＭｐｂｂおよびｐ型トランジスタＭｐｂｔを有する。ｐ型トランジスタＭｐｂｂのドレインおよびゲートは、レプリカビット線ｒｐｌｂｂと接続される。ｐ型トランジスタＭｐｂｔのドレインは、レプリカビット線ｒｐｌｂｔと接続される。即ち、カレントミラー回路ＣＭ１は、レプリカビット線ｒｐｌｂｂに流出する電流に対して、ｐ型トランジスタＭｐｂｂのゲート幅に対するｐ型トランジスタＭｐｂｔのゲート幅の比率（ミラー比）で決定される電流を、レプリカビット線ｒｐｌｂｔに供給する。

図１４および図１３を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１２が有するレプリカセルＲＣ２およびカレントミラー回路ＣＭ１の動作を説明する。

制御回路ＣＴＬｍが生成する基準タイミング信号ｔｍｇ１がロウレベル（電源電圧ｖｓｓ）からハイレベル（電源電圧ｖｄｄ）に変化すると、インバータＩＮＶ２はレプリカセル駆動回路ＲＷＤ１にロウレベルの信号を出力する。この出力信号に応答して、レプリカセル駆動回路ＲＷＤ１は、レプリカセル選択線ｒｐｌｗｌを電源電圧ｖｓｓからワード線アシスト電圧ｗｄｒｖ＿ｖｄｄまで引き上げる（図１４）。

ノードＮＬおよびノードＮＲを、各々、ロウレベルおよびハイレベルに保持するレプリカセルＲＣ２のｎ型トランジスタＰＧ＿Ｌのゲートには、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加される。その結果、カレントミラー回路ＣＭ１のｐ型トランジスタＭｐｂｂは、レプリカビット線ｒｐｌｂｂを経由して、レプリカセルＲＣ２に電流を供給する。レプリカビット線ｒｐｌｂｂの電圧は、レプリカセルＲＣ２のｎ型トランジスタＰＧ＿Ｌおよびｎ型トランジスタＰＤ＿Ｌの導通抵抗に依存する値を維持する（図１４）。

一方、レプリカセルＲＣ２のｎ型トランジスタＰＧ＿Ｒは非導通状態を維持する。ｎ型トランジスタＭｎ１２は、レプリカセル選択線ｒｐｌｗｌでレプリカセルＲＣ２を起動する前に、レプリカビット線ｒｐｌｂｔの電圧を電源電圧ｖｓｓに設定する。カレントミラー回路ＣＭ１のｐ型トランジスタＭｐｂｂがレプリカビット線ｒｐｌｂｂに電流供給を開始すると、カレントミラー回路ＣＭ１のｐ型トランジスタＭｐｂｔは、レプリカビット線ｒｐｌｂｔに充電電流の供給を開始する。レプリカビット線ｒｐｌｂｔの電圧は、電源電圧ｖｓｓから電源電圧ｖｄｄへ上昇する（図１４）。

バッファＡ１は、レプリカビット線ｒｐｌｂｔの電圧が論理閾値電圧を超えると、センスアンプ起動信号ｓａｅの電圧をロウレベルからハイレベルに変化させる（図１４）。このセンスアンプ起動信号ｓａｅに応答して、センスアンプ２４は、選択メモリセルＭＣが選択ビット線対ｂｔ／ｂｂ間に出力する電圧の増幅動作を開始する。

レプリカビット線ｒｐｌｂｔの電圧が電源電圧ｖｓｓから電源電圧ｖｄｄまで上昇する速度は、レプリカビット線ｒｐｌｂｔと接続されるレプリカセルＲＣ２に起因する寄生容量およびレプリカビット線ｒｐｌｂｔの寄生容量の値と、カレントミラー回路ＣＭ１の電流駆動能力に依存する。従って、メモリモジュールＭＭＤＬ１２が有するレプリカセル遅延回路ＲＤＬＹ１２によれば、レプリカセルＲＣ２の数を増やすことで、ランダムにばらつく各トランジスタの閾値電圧による遅延量のばらつきを抑制しつつ、さらに、カレントミラー回路ＭＣ１を構成するｐ型トランジスタＭｐｂｔおよびｐ型トランジスタＭｐｂｂのトランジスタ幅Ｗの比を調整することで、センスアンプ２４の起動タイミングを最適化することが可能となる。

従来のレプリカセル遅延回路において、レプリカセルの数を増やしつつセンスアンプの起動タイミングを調整するには、レプリカビット線の寄生容量を増やす必要があった。その結果、チップの面積と消費電力が増加するという問題を有していた。

＜実施の形態１の変形例３＞
図１５を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１の変形例３であるメモリモジュールＭＭＤＬ１３のブロック構成を説明する。

メモリモジュールＭＭＤＬ１３は、図９に示されるメモリモジュールＭＭＤＬ１１と以下に点で相違する。即ち、メモリモジュールＭＭＤＬ１３は、メモリモジュールＭＭＤＬ１１が備えていたアシスト電圧生成回路ＶＧＥＮを省略した構成を有する。メモリモジュールＭＭＤＬ１３において、メモリモジュールＭＭＤＬ１１と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行わない。

制御回路ＣＴＬｍが生成するアドレス信号ａｄｒ［ｘ：０］に基づき、ワードデコーダ２１およびワードドライバ２２はメモリセルＭＣを選択する。この選択されたメモリセルＭＣが、ビット線対ｂｔ／ｂｂを介して、センスアンプ２４に入力電圧を印加するタイミングと、センスアンプ起動信号ｓａｅによるセンスアンプ２４の起動タイミングの不整合は、選択ワード線ＷＬｊに電源電圧ｖｄｄを印加するメモリセルモジュールでも懸念される。

図１５に示されるレプリカセル駆動回路ＲＤＷ１は、ワードドライバ２２と同様に、電源電圧ｖｄｄが印加される。メモリセルＭＣの出力データがセンスアンプ２４に印加されるタイミングと、センスアンプ起動信号ｓａｅによるセンスアンプ２４の起動タイミングが、メモリセルＭＣの特性ばらつき等が原因で整合しない場合、レプリカセル遅延回路ＲＤＬＹ１１が有するレプリカセルＲＣ１の個数を調整することで両タイミングを整合させることが可能である。

＜実施の形態１の変形例４＞
図１６を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１の変形例４であるメモリモジュールＭＭＤＬ１４の回路図を説明する。

メモリモジュールＭＭＤＬ１４は、図１２に示されるメモリモジュールＭＭＤＬ１２と以下の点で相違する。即ち、メモリモジュールＭＭＤＬ１４は、メモリモジュールＭＭＤＬ１２が備えていたレプリカセル駆動回路ＲＷＤ１に代えて、レプリカセル駆動回路ＲＷＤ１４を備える。さらに、レプリカセル遅延回路ＲＤＬＹ１２に代えて、レプリカセル遅延回路ＲＤＬＹ１４を備える。メモリモジュールＭＭＤＬ１４において、メモリモジュールＭＭＤＬ１２と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行わない。

レプリカセル遅延回路ＲＤＬＹ１４は、レプリカセル選択線ｒｐｌｗｌ、レプリカビット線ｒｐｌｂｔ、レプリカビット線ｒｐｌｂｂ、ダミーセルＤＣ、レプリカセルＲＣ２、およびカレントミラー回路ＣＭ１４を有する。

図１７を参照して、実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールＭＭＤＬ１の変形例４であるメモリモジュールＭＭＤＬ１４が有するレプリカセル駆動回路ＲＷＤ１４およびカレントミラー回路ＣＭ１４の回路図を説明する。

レプリカセル駆動回路ＲＷＤ１４は、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄを電源電圧とする２入力ＮＡＮＤ回路である。レプリカセル駆動回路ＲＷＤ１４は、ｐ型トランジスタＭｐ９２、ｐ型トランジスタＭｐ９３、ｎ型トランジスタＭｎ９２、およびｎ型トランジスタＭｎ９３を有する。ｐ型トランジスタＭｐ９３のソースにはワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加され、そのドレインは、ｐ型トランジスタＭｐ９２のソースと接続される。ｐ型トランジスタＭｐ９２のドレインは、ｎ型トランジスタＭｎ９２およびｎ型トランジスタＭｎ９３のドレインと接続される。ｎ型トランジスタＭｎ９２およびｎ型トランジスタＭｎ９３のソースには、電源電圧ｖｓｓが印加される。

ｐ型トランジスタＭｐ９２およびｎ型トランジスタＭｎ９２のゲートには、基準タイミング信号ｔｍｇ１の論理レベルをインバータＩＮＶ２で反転させた信号が印加される。ｐ型トランジスタＭｐ９３およびｎ型トランジスタＭｎ９３のゲートには、センスアンプ起動信号ｓａｅが印加される。ｐ型トランジスタＭｐ９２のドレインは、レプリカセル選択線ｒｐｌｗｌと接続される。

カレントミラー回路ＣＭ１４は、カレントミラー回路ＣＭ１および制御回路１８０を有する。カレントミラー回路ＣＭ１は、ソースに電源電圧ｖｄｄが印加されたｐ型トランジスタＭｐｂｂおよびｐ型トランジスタＭｐｂｔを有する。ｐ型トランジスタＭｐｂｂのゲートおよびドレインはレプリカビット線ｒｐｌｂｂと接続される。ｐ型トランジスタＭｐｂｔのゲートはｐ型トランジスタＭｐｂｂのゲートと接続される。ｐ型トランジスタＭｐｂｔのドレインは、レプリカビット線ｒｐｌｂｔと接続される。

制御回路１８０は、ｐ型トランジスタＭｐ９４、ＮＡＮＤゲート９４、およびインバータ９３を有する。ｐ型トランジスタＭｐ９４のソースには電源電圧ｖｄｄが印加され、ドレインはレプリカビット線ｒｐｌｂｔと接続される。インバータ９３は、インバータＩＮＶ２の出力の論理レベルを反転させた信号（基準タイミング信号ｔｍｇ１と同相）を、ＮＡＮＤゲート９４の一方の入力端子へ出力する。ＮＡＮＤゲート９４の他方の入力端子には、センスアンプ起動信号ｓａｅが印加される。ＮＡＮＤゲート９４の出力は、ｐ型トランジスタＭｐ９４のゲートに印加される。

レプリカビット線ｒｐｌｂｔおよびレプリカビット線ｒｐｌｂｂ間には、レプリカセルＲＣ２が接続される。レプリカセルＲＣ２は、レプリカセル選択線ｒｐｌｗｌで起動される。このレプリカセルＲＣ２の具体的構成は、図１３に示される。

バッファＡ１は、レプリカビット線ｒｐｌｂｔの立ち上がりに応じて、センスアンプ起動信号ｓａｅを生成する。このセンスアンプ起動信号ｓａｅは、センスアンプ２４に印加されるとともに、レプリカセル駆動回路ＲＷＤ１４のｎ型トランジスタＭｎ９３およびｐ型トランジスタＭｐ９３のゲートと、制御回路１８０のＮＡＮＤゲート９４の入力端子と、に印加される。ｎ型トランジスタＭｎ１２は、基準タイミング信号ｔｍｇ１に応答して、レプリカビット線ｒｐｌｂｔの電圧を電源電圧ｖｓｓに初期設定する。

レプリカセル駆動回路ＲＷＤ１４およびカレントミラー回路ＣＭ１４の動作を説明する。

基準タイミング信号ｔｍｇ１がロウレベルに設定されている場合、ｎ型トランジスタＭｎ１２は、レプリカビット線ｒｐｌｂｔの電圧をロウレベル（電源電圧ｖｓｓ）に設定する。また、レプリカセル駆動回路ＲＷＤ１４は、レプリカセル選択線ｒｐｌｗｌの電圧をロウレベルに設定する。一方、レプリカセルＲＣ２のｎ型トランジスタＰＧ＿Ｌは非導通状態にあるため（図１３参照）、レプリカビット線ｒｐｌｂｂの電圧は、ほぼ電源電圧ｖｄｄに設定される。

基準タイミング信号ｔｍｇ１がロウレベルからハイレベルに変化すると、レプリカセル駆動回路ＲＷＤ１４は、レプリカセル選択線ｒｐｌｗｌをロウレベルからハイレベルに立ち上げる。このレプリカセル選択線ｒｐｌｗｌの変化に基づき、レプリカセルＲＣ２のｎ型トランジスタＰＧ＿Ｌは、導通状態に変化する。レプリカビット線ｒｐｌｂｔは、ｎ型トランジスタＭｎ１２による電源電圧ｖｓｓの印加から解放される。

カレントミラー回路ＣＭ１のｐ型トランジスタＭｐｂｂは、レプリカビット線ｒｐｌｂｂを介して、レプリカセルＲＣ２へ電流を供給する。ｐ型トランジスタＭｐｂｔは、ｐ型トランジスタＭｐｂｂに流れる電流に対して、ｐ型トランジスタＭｐｂｔとｐ型トランジスタＭｐｂｂのトランジスタ幅Ｗの比に応じた電流で、レプリカビット線ｒｐｌｂｔをロウレベルからハイレベルに引き上げる。バッファＡ１は、レプリカビット線ｒｐｌｂｔの立ち上がりに応じて、センスアンプ起動信号ｓａｅを生成する。センスアンプ起動信号ｓａｅのロウレベルからハイレベルへの立ち上がりエッジに応答して、センスアンプ２４は起動される。起動されたセンスアンプ２４は、ビット線対ｂｔ／ｂｂ間電圧の増幅動作を開始する。

センスアンプ起動信号ｓａｅがロウレベルからハイレベルに変化すると、レプリカセル駆動回路ＲＷＤ１４は、レプリカセル選択線ｒｐｌｗｌをハイレベルからロウレベルに変化させる。この変化に応答して、カレントミラー回路ＣＭ１のレプリカセルＲＣ２への電流供給、さらには、レプリカビット線ｒｐｌｂｔへの充電電流の供給は停止する。一方、ＮＡＮＤゲート９４への両入力信号は共にハイレベルとなるので、ｐ型トランジスタＭｐ９２のゲートにはロウレベルが印加される。その結果、レプリカビット線ｒｐｌｂｔは、基準タイミング信号ｔｍｇ１がロウレベルになるまで、ハイレベルに維持される。

メモリモジュールＭＭＤＬ１４によれば、カレントミラー回路ＣＭ１によるレプリカビット線対ｒｐｌｂｔ／ｒｐｌｂｂへの電流供給は、センスアンプ起動信号ｓａｅによりセンスアンプ２４が起動された後、停止される。従って、カレントミラー回路でセンスアンプ起動信号ｓａｅを生成する場合であっても、カレントミラー回路の電流は必要な期間のみ発生する。その結果、半導体装置ＬＳＩ＿１の消費電力は低減される。

＜実施の形態２＞
図１８を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２のブロック構成を説明する。

半導体装置ＬＳＩ＿２（チップ記載する場合もある）は、ＤＶＦＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ）機能を備える、ＳＯＣである。

半導体装置ＬＳＩ＿２は、ＩＰモジュール２、メモリモジュールＭＭＤＬ２、および制御回路ＣＴＬ＿ＩＰを備える。ＩＰモジュール２およびメモリモジュールＭＭＤＬ２間は、バス３を介して、アドレス、データ、および各種制御信号を送受信する。レギュレータ回路１は、印加された電源電圧ｖｄｄ＿ｅｘに基づき、ＩＰモジュール２およびメモリモジュールＭＭＤＬ２へ、各々、電源電圧ｖｄｄ＿ｃｐｕおよび電源電圧ｖｄｄを印加する。図１において、レギュレータ回路１は、半導体装置ＬＳＩ＿１とは別チップで構成される例を示す。必要に応じ、レギュレータ回路１は、半導体装置ＬＳＩ＿１に内蔵されても良い。

制御回路ＣＴＬ＿ＩＰは、制御信号ｃｎｔｒｌ＿ｖおよび制御信号ｃｎｔｒｌ＿ｉｐを、各々、レギュレータ回路１およびＩＰモジュール２へ出力する。制御回路ＣＴＬ＿ＩＰは、ＩＰモジュール２の使用状況に応じ、制御信号ｃｎｔｒｌ＿ｖに基づき、レギュレータ回路１が生成する電源電圧ｖｄｄ＿ｃｐｕの値を変更する。制御回路ＣＴＬ＿ＩＰは、さらに、レギュレータ回路１の制御に合わせて、制御信号ｃｎｔｒｌ＿ｉｐに基づき、ＩＰモジュール２の動作条件を制御する。ＩＰモジュール２は、ＩＰモジュール２の動作条件に応じて、制御信号ｃｎｔｒｌ［１：０］に基づき、メモリモジュールＭＭＤＬ２の動作条件を制御する。

メモリモジュールＭＭＤＬ２は、ワードデコーダ２１、ワードドライバ２２、メモリセルアレイＭＡＴ、ＩＯ部ＩＯ、アシスト電圧生成回路ＶＧＥＮ２、セル電圧制御回路ＭＣＮＴ、制御回路ＣＴＬｍ、および遅延回路ＤＬＹ２を有する。制御回路ＣＴＬｍは、基準タイミング信号ｔｍｇ１を遅延回路ＤＬＹ２へ出力する。遅延回路ＤＬＹ２は、アシスト電圧生成回路ＶＧＥＮ２の出力電圧に応答して、基準タイミング信号を所定時間遅延させたセンスアンプ起動信号ｓａｅを生成する。

ＩＰモジュール２は、ＩＰモジュール２の動作条件に適合するように、制御信号ｃｎｔｒｌ［１：０］に基づき、アシスト電圧生成回路ＶＧＥＮ２および遅延回路ＤＬＹ２の特性を制御する。なお、この制御信号ｃｎｔｒｌ［１：０］によるメモリモジュールＭＭＤＬ２の動作条件の制御は、ＤＶＦＳ機能に限られない。例えば、チップの製造プロセスに起因するトランジスタ等の回路素子の特性変動に応じて、制御信号ｃｎｔｒｌ［１：０］に基づき、メモリモジュールＭＭＤＬ２の動作条件を設定しても良い。

図１９を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２の回路図を説明する。

メモリモジュールＭＭＤＬ２は、図２に示される実施の形態１に係るメモリモジュールＭＭＤＬ１と、以下の点で相違する。即ち、メモリモジュールＭＭＤＬ１が備えていたアシスト電圧生成回路ＶＧＥＮに代えて、アシスト電圧生成回路ＶＧＥＮ２を備える。さらに、メモリモジュールＭＭＤ１Ｌが備えていた遅延回路ＤＬＹ１に代えて、遅延回路ＤＬＹ２を備える。アシスト電圧生成回路ＶＧＥＮ２および遅延回路ＤＬＹ２は、制御信号ｃｎｔｒｌ［１：０］に基づき、その特性が制御される。メモリモジュールＭＭＤＬ２において、メモリモジュールＭＭＤＬ１と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行わない。

図２０を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２が有する遅延回路ＤＬＹ２の回路図を説明する。

遅延回路ＤＬＹ２は、サブ遅延回路ＤＬＹ２１ａ、サブ遅延回路ＤＬＹ２１ｂ、セレクタ２００、およびセレクタ２０１を有する。

サブ遅延回路ＤＬＹ２１ａおよびサブ遅延回路ＤＬＹ２１ｂは、ｐ型トランジスタＭｐ８１およびｎ型トランジスタＭｎ８１で構成されるインバータを、各々、所定段数、直列接続した遅延回路である。

サブ遅延回路ＤＬＹ２１ａにおいて、ｐ型トランジスタＭｐ８１のソースにはワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加され、ｎ型トランジスタＭｎ８１のソースには電源電圧ｖｓｓが印加される。初段のインバータを構成するｐ型トランジスタＭｐ８１およびｎ型トランジスタＭｎ８１のゲートには、基準タイミング信号ｔｍｇ１が印加される。最終段のインバータは、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに依存する遅延時間経過後、基準タイミング信号ｔｍｇ１を出力する。

セレクタ２００は、制御信号ｃｎｔｒｌ［０］に基づき、基準タイミング信号ｔｍｇ１またはサブ遅延回路ＤＬＹ２１ａで所定時間遅延させた基準タイミング信号ｔｍｇ１のいずれか一方を選択して出力する。

サブ遅延回路ＤＬＹ２１ｂにおいて、ｐ型トランジスタＭｐ８１のソースにはワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加され、ｎ型トランジスタＭｎ８１のソースには電源電圧ｖｓｓが印加される。初段のインバータを構成するｐ型トランジスタＭｐ８１およびｎ型トランジスタＭｎ８１のゲートには、セレクタ２００の出力信号が印加される。最終段のインバータは、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに依存する遅延時間経過後、サブ遅延回路ＤＬＹ２１ａの出力信号を出力する。

セレクタ２０１は、制御信号ｃｎｔｒｌ［１］に基づき、サブ遅延回路ＤＬＹ２１ｂの出力信号またはセレクタ２００の出力信号のいずれか一方を選択して、センスアンプ起動信号ｓａｅとして出力する。

上記回路動作から理解される通り、遅延回路ＤＬＹ２は、２値の値を有する制御信号ｃｎｔｒｌ［０］および制御信号ｃｎｔｒｌ［１］に基づき、４つの異なる遅延時間が設定可能な遅延回路として機能する。例えば、制御信号ｃｎｔｒｌ［０］をロウレベルおよびハイレベルに設定した場合、セレクタ２００は、各々、基準タイミング信号ｔｍｇ１およびサブ遅延回路ＤＬＹ２１ａの出力信号を出力する。また、制御信号ｃｎｔｒｌ［１］をロウレベルおよびハイレベルに設定した場合、セレクタ２０１は、各々、セレクタ２００の出力信号およびサブ遅延回路ＤＬＹ２１ｂの出力信号を出力する。

半導体装置ＬＳＩ＿２の動作状態に応じて、メモリモジュールＭＭＤＬ２に印加される電源電圧ｖｄｄを低下させた場合、ＳＮＭを確保するため、電源電圧ｖｄｄとワード線アシスト電圧ｗｄｒｖ＿ｖｄｄとの電圧差は、電源電圧ｖｄｄを低下させる前よりも大きく設定する必要がある。また、電源電圧ｖｄｄが十分高い場合、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄと電源電圧ｖｄｄとを、同程度に設定し得ることも考えられる。

そのように電源電圧ｖｄｄの設定値に応じてワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの電圧値を変更した場合、ワーストセルがセンスアンプ２４で増幅可能な電位差をビット線対ｂｔ／ｂｂに発生するまでの遅延時間および遅延回路ＤＬＹ２の遅延量の、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄ依存性が異なる場合もある。その場合、遅延回路ＤＬＹ２の遅延段数を制御信号ｃｎｔｒｌ［１：０］で切り替えることで、遅延量の最適化、即ち、センスアンプ２４の起動タイミングの最適化を行うことが可能となる。

なお、図２０に示される遅延回路ＤＬＹ２が有するサブ遅延回路ＤＬＹ２１ａおよびサブ遅延回路ＤＬＹ２１ｂのインバータへ印加する電源電圧を、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄに代えて、図７（ｂ）のサブ遅延回路ＤＬＹ１２ｂのように、電源電圧ｖｄｄに変更しても良い。その結果、遅延回路ＤＬＹ２の遅延時間を制御するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄにおけるインバータの動作電流に起因するノイズが抑制される。

図２１を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２が有するアシスト電圧生成回路ＶＧＥＮ２の動作タイミングを説明する。

アシスト電圧生成回路ＶＧＥＮ２は、電源電圧ｖｄｄを降圧して、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄを生成する。電源電圧ｖｄｄの値は、制御回路ＣＴＬ＿ＩＰが出力する制御信号ｃｎｔｒｌ＿ｖに基づき、レギュレータ回路１が設定する（図１８参照）。一方、アシスト電圧生成回路ＶＧＥＮ２が生成するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの値は、制御信号ｃｎｔｒｌ［１：０］に基づき設定される。

期間Ｔ００において、制御信号ｃｎｔｒｌ［１］および制御信号ｃｎｔｒｌ［０］は、ともにロウレベル（電源電圧ｖｓｓ）に設定される。この期間Ｔ００において、電源電圧ｖｄｄは、例えば、１．０Ｖに設定され、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄは１．０Ｖより降下した値に設定される。

期間Ｔ０１において、制御信号ｃｎｔｒｌ［１］および制御信号ｃｎｔｒｌ［０］は、各々、ロウレベルおよびハイレベルに設定される。期間Ｔ１０において制御信号ｃｎｔｒｌ［１］および制御信号ｃｎｔｒｌ［０］は、各々、ハイレベルおよびロウレベルに設定される。期間Ｔ１１において、制御信号ｃｎｔｒｌ［１］および制御信号ｃｎｔｒｌ［０］は、いずれもハイレベルに設定される。期間Ｔ００〜期間Ｔ１１に変化するに従い、電源電圧ｖｄｄは、１．０Ｖから、適宜設定された値に順次低下する。同様に、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄも、期間Ｔ００〜期間Ｔ１１に変化するに従い、期間Ｔ００で設定された値から、適宜設定された値に順次低下する。

各期間Ｔ００〜期間Ｔ１１における電源電圧ｖｄｄとワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの差、即ち、電源電圧ｖｄｄに対するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの降下電圧値は、電源電圧ｖｄｄの低下とともに、増加するように設定される。これは、メモリセルＭＣに印加される電源電圧ｖｄｄの低下に伴うＳＮＭの悪化を軽減するため、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの低下量を、電源電圧ｖｄｄの低下量より大きく設定するためである。

メモリモジュールＭＭＤＬ２が有するアシスト電圧生成回路ＶＧＥＮ２は、制御信号ｃｎｔｒｌ［１：０］に応答して、ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの値を変化させる。遅延回路ＤＬＹ２は、この制御信号ｃｎｔｒｌ［１：０］に応答して、設定されたワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの値に最適なタイミングでセンスアンプ起動信号ｓａｅを生成する。この結果、メモリモジュールＭＭＤＬ２のアクセス時間短縮および消費電力低減が実現される。

＜実施の形態２の変形例１＞
図２２を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２の変形例１であるメモリモジュールＭＭＤＬ２１のブロック構成を説明する。

メモリモジュールＭＭＤＬ２１は、メモリモジュールＭＭＤＬ２と以下の点で相違する。即ち、メモリモジュールＭＭＤＬ２が備えていた遅延回路ＤＬＹ２に代えて、レプリカセル駆動回路ＲＷＤ２１およびレプリカセル遅延回路ＲＤＬＹ２１を備える。メモリモジュールＭＭＤＬ２１において、メモリモジュールＭＭＤＬ２と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行わない。

図２３を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２１の回路図を説明する。

メモリモジュールＭＭＤＬ２１は、セレクタＳＥＬ、レプリカセル駆動回路ＲＷＤ２１、レプリカセル遅延回路ＲＤＬＹ２１、およびインバータＩＮＶ１を有する。

ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加されるレプリカセル駆動回路ＲＷＤ２１は、レプリカセル選択線ｒｐｌｗｌ１またはレプリカセル選択線ｒｐｌｗｌ２を駆動する。セレクタＳＥＬは、制御信号ｃｎｔｒｌ［１：０］に基づき、レプリカセル駆動回路ＲＷＤ２１が駆動するレプリカセル選択線ｒｐｌｗｌ１またはレプリカセル選択線ｒｐｌｗｌ２を選択する。

レプリカセル遅延回路ＲＤＬＹ２１は、レプリカビット線ｒｐｌｂｔおよびレプリカセル選択線ｒｐｌｗｌ１と接続されたレプリカセルＲＣ１と、レプリカビット線ｒｐｌｂｔおよびレプリカセル選択線ｒｐｌｗｌ２と接続されたレプリカセルＲＣ１と、レプリカビット線ｒｐｌｂｔと接続されたダミーセルＤＣと、を有する。インバータＩＮＶ１は、レプリカビット線ｒｐｌｂｔの論理レベルを反転させて、センスアンプ起動信号ｓａｅを生成する。

図２４を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２が有するセレクタＳＥＬおよびレプリカセル駆動回路ＲＷＤ２１の回路図を説明する。

セレクタＳＥＬおよびレプリカセル駆動回路ＲＷＤ２１の構成を説明する。
セレクタＳＥＬは、ＮＡＮＤゲート１０１およびＮＡＮＤゲート１０２を有する。ＮＡＮＤゲート１０１およびＮＡＮＤゲート１０２の一方の入力端子には、基準タイミング信号ｔｍｇ１が印加される。ＮＡＮＤゲート１０１の他方の入力端子には、制御信号ｃｎｔｒｌ［１］が印加される。ＮＡＮＤゲート１０２の他方の入力端子には、制御信号ｃｎｔｒｌ［０］が印加される。

レプリカセル駆動回路ＲＷＤ２１は、ｐ型トランジスタＭｐ１０１およびｎ型トランジスタＭｎ１０１で構成されるインバータを２つ有する。ｐ型トランジスタＭｐ１０１のソースにはワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加され、そのドレインは、ｎ型トランジスタＭｎ１０１のドレインが接続される。ｎ型トランジスタＭｎ１０１のソースには電源電圧ｖｓｓが印加される。一方のインバータが有するｐ型トランジスタＭｐ１０１およびｎ型トランジスタＭｎ１０１のゲートには、ＮＡＮＤゲート１０１の出力が印加される。他方のインバータが有するｐ型トランジスタＭｐ１０１およびｎ型トランジスタＭｎ１０１のゲートには、ＮＡＮＤゲート１０２の出力が印加される。一方のインバータの出力はレプリカセル選択線ｒｐｌｗｌ２と接続され、他方のインバータの出力はレプリカセル選択線ｒｐｌｗｌ１と接続される。

セレクタＳＥＬおよびレプリカセル駆動回路ＲＷＤ２１の動作を説明する。
セレクタＳＥＬは、制御信号ｃｎｔｒｌ［１］および制御信号ｃｎｔｒｌ［０］に基づき、基準タイミング信号ｔｍｇ１を、レプリカセル駆動回路ＲＷＤ２１が有する２つのインバータのいずれか一方または両方に伝達するか否かを選択する。レプリカセル駆動回路ＲＷＤ２１が有する１つのインバータは、ハイレベルに設定された制御信号ｃｎｔｒｌ［０］に応答して、レプリカセル選択線ｒｐｌｗｌ１をハイレベルに引き上げる。レプリカセル選択線ｒｐｌｗｌ１がハイレベルに変化すると、グループＧ２のレプリカセルＲＣ１は、レプリカビット線ｒｐｌｂｔの電圧を電源電圧ｖｄｄから電源電圧ｖｓｓに引き下げる。同様に、ハイレベルに設定された制御信号ｃｎｔｒｌ［１］に応答して、グループＧ１のレプリカセルＲＣ１は、レプリカビット線ｒｐｌｂｔの電圧を電源電圧ｖｓｓに引き下げる。

電源電圧ｖｄｄが低下するに従い、メモリセルＭＣの電流駆動能力は低下する。この電流駆動能力の低下は、メモリセルＭＣが有するトランジスタの閾値電圧が高い場合、特に顕著となる。ワードドライバ２２が、その高い閾値電圧を有するメモリセルＭＣを選択した場合を想定する。この場合、メモリセルＭＣがセンスアンプ２４へデータを出力するタイミングは、他のメモリセルＭＣを選択した場合と比較して、一番遅くなる。従って、センスアンプ起動信号ｓａｅを生成するタイミングも、それに合わせる必要がある。

レプリカビット線ｒｐｌｂｔの電圧を引き下げるグループＧ１およびグループＧ２は、複数のレプリカセルＲＣ１で構成される。従って、グループＧ１またはグループＧ２を有するレプリカセル遅延回路ＲＤＬＹ２１は、平均的な閾値電圧を有するメモリセルがセンスアンプ２４へデータを出力するタイミングを模擬するものと考えられる。このレプリカセル遅延回路ＲＤＬＹ２１が有するグループＧ１またはグループＧ２を、電源電圧ｖｄｄの違いに応じて選択することにより、センスアンプ起動信号ｓａｅの生成タイミングを最適化することが可能となる。なお、図２４には示されていないが、制御信号ｃｎｔｒｌ［１：０］の設定値に関係なく、基準タイミング信号ｔｍｇ１がハイレベルになると、常にレプリカビット線ｒｐｌｂｔの電圧を引き下げるレプリカセルのグループを設けても良い。

＜実施の形態２の変形例２＞
図２５を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２の変形例２であるメモリモジュールＭＭＤＬ２２の回路図を説明する。

メモリモジュールＭＭＤＬ２２は、メモリモジュールＭＭＤＬ２と以下の点で相違する。即ち、メモリモジュールＭＭＤＬ２が備えていた遅延回路ＤＬＹ２に代えて、レプリカセル駆動回路ＲＷＤ１、レプリカセル遅延回路ＲＤＬＹ２２、インバータＩＮＶ１、およびインバータＩＮＶ２を備える。メモリモジュールＭＭＤＬ２２において、メモリモジュールＭＭＤＬ２と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行わない。

インバータＩＮＶ２は、基準タイミング信号ｔｍｇ１の論理レベルを反転させた信号をレプリカセル駆動回路ＲＷＤ１へ出力する。ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加されるレプリカセル駆動回路ＲＷＤ１は、レプリカセル選択線ｒｐｌｗｌを駆動する。アシスト電圧生成回路ＶＧＥＮ２は、２値の値を有する制御信号ｃｎｔｒｌ［０］および制御信号ｃｎｔｒｌ［１］の組合わせに基づき、出力するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの電圧値を変更する。

レプリカセル遅延回路ＲＤＬＹ２２は、レプリカセル選択線ｒｐｌｗｌおよびレプリカビット線ｒｐｌｂｔと接続された複数のレプリカセルＲＣ３と、レプリカビット線ｒｐｌｂｔと接続された複数のダミーセルＤＣを有する。インバータＩＮＶ１は、レプリカビット線ｒｐｌｂｔの論理レベルを反転させ、センスアンプ起動信号ｓａｅを生成する。

図２６を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２２が有するレプリカセル駆動回路ＲＷＤ１およびレプリカセルＲＣ３の回路図を説明する。

レプリカセル駆動回路ＲＷＤ１は、ｐ型トランジスタＭｐ９２およびｎ型トランジスタＭｎ９２で構成されるインバータであり、レプリカセル選択線ｒｐｌｗｌを駆動する。ｐ型トランジスタＭｐ９２のソースにはワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加され、そのドレインはｎ型トランジスタＭｎ９２のドレインと接続される。ｎ型トランジスタＭｎ９２のソースには電源電圧ｖｓｓが印加される。ｐ型トランジスタＭｐ９２およびｎ型トランジスタＭｎ９２のゲートには、インバータＩＮＶ２で論理レベルを反転された基準タイミング信号ｔｍｇ１が印加される。

レプリカセルＲＣ３の回路構成を説明する。
レプリカセルＲＣ３は、ｐ型トランジスタＰＵ＿Ｌ、ｐ型トランジスタＰＵ＿Ｒ、ｎ型トランジスタＰＤ＿Ｌ、ｎ型トランジスタＰＤ＿Ｒ、ｎ型トランジスタＰＧ＿Ｌ、およびｎ型トランジスタＰＧ＿Ｒを有する。ｐ型トランジスタＰＵ＿Ｌのソースには電源電圧ｖｄｄが印加され、そのゲートおよびドレインは、各々、ノードＮＬおよびノードＮＲと接続される。ｐ型トランジスタＰＵ＿Ｒのソースには電源電圧ｖｄｄが印加され、そのゲートおよびドレインは、各々、ノードＮＲおよびノードＮＬと接続される。

ｎ型トランジスタＰＤ＿Ｌのソースには電源電圧ｖｓｓが印加され、そのゲートはノードＮＬと接続される。ｎ型トランジスタＰＤ＿Ｌのドレインは、ｎ型トランジスタＰＧ＿Ｌのソース／ドレインの一方と接続される。ｎ型トランジスタＰＧ＿Ｌのソース／ドレインの他方およびゲートには、電源電圧ｖｓｓが印加される。ｎ型トランジスタＰＤ＿Ｒのソースには電源電圧ｖｓｓが印加され、そのゲートはノードＮＲと接続される。ｎ型トランジスタＰＤ＿Ｒのドレインは、ｎ型トランジスタＰＧ＿Ｒのソース／ドレインの一方と接続される。ｎ型トランジスタＰＧ＿Ｒのソース／ドレインの他方はレプリカビット線ｒｐｌｂｔと接続される。ｎ型トランジスタＰＧ＿Ｒのゲートには、制御信号ｃｎｔｒｌ［０］または制御信号ｃｎｔｒｌ［１］のいずれか一方が印加される。

レプリカセル遅延回路ＲＤＬＹ２２が有するレプリカセルＲＣ３は、第１グループおよび第２グループに分けられる。第１グループに属するレプリカセルＲＣ３のノードＮＲには、制御信号ｃｎｔｒｌ［０］が印加される。第２のグループに属するレプリカセルＲＣ３のノードＮＲには、制御信号ｃｎｔｒｌ［１］が印加される。両グループに属するレプリカセルＲＣ３は、レプリカビット線ｒｐｌｂｔと接続される。

レプリカセルＲＣ３の動作を説明する。
レプリカセル駆動回路ＲＷＤ１は、基準タイミング信号ｔｍｇ１がロウレベルからハイレベルに変化すると、レプリカセル選択線ｒｐｌｗｌをハイレベルに引き上げる。その結果、第１グループおよび第２グループのレプリカセルＲＣ３が有するｎ型トランジスタＰＧ＿Ｒは導通状態となる。制御信号ｃｎｔｒｌ［０］がハイレベルに設定されている場合、第１グループに属する複数のレプリカセルＲＣ３のｎ型トランジスタＰＧ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒは、あらかじめ電源電圧ｖｄｄにプリチャージされているレプリカビット線ｒｐｌｂｔを電源電圧ｖｓｓに向けて降下させる。一方、制御信号ｃｎｔｒｌ［１］がロウレベルに設定されている場合、第２グループの属する複数のレプリカセルＲＣ３は、ｎ型トランジスタＰＤ＿Ｒが非導通状態にあるため、レプリカビット線ｒｐｌｂｔの電圧に影響を及ぼさない。

アシスト電圧生成回路ＶＧＥＮ２は、レギュレータ回路１による電源電圧ｖｄｄの設定値、制御信号ｃｎｔｒｌ［０］、および制御信号ｃｎｔｒｌ［１］に基づき、ワードドライバ２２およびレプリカセル駆動回路ＲＷＤ１に印加するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの値を調整する。レプリカセル遅延回路ＲＤＬＹ２２は、制御信号ｃｎｔｒｌ［０］および制御信号ｃｎｔｒｌ［１］に基づき、レプリカビット線ｒｐｌｂｔを駆動するレプリカセルＲＣ３の数を、セレクタ等の制御回路を介さずに、制御信号ｃｎｔｒｌ［０］および制御信号ｃｎｔｒｌ［１］により、直接調整する。その結果、レプリカセル遅延回路ＲＤＬＹ２２を駆動するレプリカセル駆動回路ＲＷＤ１の構成を簡略しつつ、かつ、トランジスタの閾値電圧のバラツキに対して最適なセンスアンプ起動信号ｓａｅを生成するメモリモジュールＭＭＤＬ２２を有する半導体装置ＬＳＩ＿２を実現することが可能となる。

＜実施の形態２の変形例３＞
図２７を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２の変形例３であるメモリモジュールＭＭＤＬ２３の回路図を説明する。

メモリモジュールＭＭＤＬ２３は、メモリモジュールＭＭＤＬ２と以下の点で相違する。即ち、メモリモジュールＭＭＤＬ２が備えていた遅延回路ＤＬＹ２に代えて、レプリカセル駆動回路ＲＷＤ１、レプリカセル遅延回路ＲＤＬＹ２３、インバータＩＮＶ２、バッファＡ１、およびｎ型トランジスタＭｎ１２を備える。メモリモジュールＭＭＤＬ２３において、メモリモジュールＭＭＤＬ２と同一の符号が付されたものは、同一の構成を有し、それらの重複説明は行わない。

インバータＩＮＶ２は、基準タイミング信号ｔｍｇ１の論理レベルを反転させた信号をレプリカセル駆動回路ＲＷＤ１へ出力する。ワード線アシスト電圧ｗｄｒｖ＿ｖｄｄが印加されるレプリカセル駆動回路ＲＷＤ１は、レプリカセル選択線ｒｐｌｗｌを駆動する。アシスト電圧生成回路ＶＧＥＮ２は、制御信号ｃｎｔｒｌ［０］および信号ｃｎｔｒｌ［１］に基づき、出力するワード線アシスト電圧ｗｄｒｖ＿ｖｄｄの電圧値を変更する。

レプリカセル遅延回路ＲＤＬＹ２３は、レプリカセル選択線ｒｐｌｗｌ、レプリカビット線ｒｐｌｂｔ、およびレプリカビット線ｒｐｌｂｂと接続された複数のレプリカセルＲＣ２と、レプリカビット線ｒｐｌｂｔと接続された複数のダミーセルＤＣを有する。レプリカセル遅延回路ＲＤＬＹ２３は、さらに、カレントミラー回路ＣＭ３を有する。カレントミラー回路ＣＭ３は、制御信号ｃｎｔｒｌ［０］および制御信号ｃｎｔｒｌ［１］が印加されるとともに、レプリカビット線ｒｐｌｂｂと接続される。

バッファＡ１は、レプリカビット線ｒｐｌｂｔの電圧の立ち上がりに応じて、センスアンプ起動信号ｓａｅを生成する。ｎ型トランジスタＭｎ１２は、基準タイミング信号ｔｍｇ１に応答して、レプリカビット線ｒｐｌｂｔの電圧を電源電圧ｖｓｓに設定する。

図２８を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２３が有するカレントミラー回路ＣＭ３の回路図を説明する。

レプリカセル駆動回路ＲＷＤ１の構成は、図２６に示されるものと同一である。さらに、レプリカセルＲＣ２の構成は、図１３に示されるものと同一である。

カレントミラー回路ＣＭ３の構成を説明する。
カレントミラー回路ＣＭ３は、ｐ型トランジスタＭｐ１１１〜Ｍｐ１１６を有する。

ｐ型トランジスタＭｐ１１１のソースには電源電圧ｖｄｄが印加され、ゲートにはセンスアンプ起動信号ｓａｅが印加され、ドレインはｐ型トランジスタＭｐ１１４のソースと接続される。ｐ型トランジスタＭｐ１１４のゲートおよびドレインはレプリカビット線ｒｐｌｂｂと接続される。ｐ型トランジスタＭｐ１１２のソースには電源電圧ｖｄｄが印加され、ゲートには制御信号ｃｎｔｒｌ［１］が印加され、ドレインはｐ型トランジスタＭｐ１１５のソースと接続される。ｐ型トランジスタＭｐ１１５のゲートはレプリカビット線ｒｐｌｂｂと接続され、ドレインはレプリカビット線ｒｐｌｂｔと接続される。即ち、ｐ型トランジスタＭｐ１１１、ｐ型トランジスタＭｐ１１４、ｐ型トランジスタＭｐ１１２、およびｐ型トランジスタＭｐ１１５は、第１のカレントミラー回路を構成する。

ｐ型トランジスタＭｐ１１３のソースには電源電圧ｖｄｄが印加され、ゲートには制御信号ｃｎｔｒｌ［０］が印加され、ドレインはｐ型トランジスタＭｐ１１６のソースと接続される。ｐ型トランジスタＭｐ１１６のゲートはレプリカビット線ｒｐｌｂｂと接続され、ドレインはレプリカビット線ｒｐｌｂｔと接続される。即ち、ｐ型トランジスタＭｐ１１１、ｐ型トランジスタＭｐ１１４、ｐ型トランジスタＭｐ１１３、およびｐ型トランジスタＭｐ１１６は、第２のカレントミラー回路を構成する。

カレントミラー回路ＣＭ３の動作を説明する。
基準タイミング信号ｔｍｇ１がロウレベルに設定されているとき、レプリカセル駆動回路ＲＷＤ１は、レプリカセル選択線ｒｐｌｗｌをロウレベル（電源電圧ｖｓｓ）に設定する。レプリカビット線ｒｐｌｂｔは、ｎ型トランジスタＭｎ１２によりロウレベルに設定される。バッファＡ１は、レプリカビット線ｒｐｌｂｔの設定電圧（ロウレベル）に基づき、センスアンプ起動信号ｓａｅをロウレベルに設定する。このとき、レプリカセルＲＣ２のｎ型トランジスタＰＧ＿Ｌは非導通状態にあるため、ｐ型トランジスタＭｐ１１１およびｐ型トランジスタＭｐ１１４は、レプリカビット線ｒｐｌｂｂに電流を供給しない。その結果、第１のカレントミラー回路および第２のカレントミラー回路は、いずれも、レプリカビット線ｒｐｌｂｔに電流を供給しない。

基準タイミング信号ｔｍｇ１がロウレベルからハイレベルに変化すると、レプリカセル駆動回路ＲＷＤ１は、レプリカセル選択線ｒｐｌｗｌをハイレベル（電源電圧ｖｄｄ）に引き上げる。すると、レプリカセルＲＣ２のｎ型トランジスタＰＧ＿Ｌが導通状態になるため、カレントミラー回路ＣＭ３のｐ型トランジスタＭｐ１１１およびｐ型トランジスタＭｐ１１４は、レプリカビット線ｒｐｌｂｂを介して、レプリカセルＲＣ２へ電流供給を開始する。このレプリカセルＲＣ２による電流供給により、電源電圧ｖｓｓに設定されていたレプリカビット線ｒｐｌｂｂの電圧は、電源電圧ｖｄｄに向けて上昇を開始する。

一方、電源電圧ｖｓｓに設定されていたレプリカビット線ｒｐｌｂｔは、制御信号ｃｎｔｒｌ［０］／ｃｎｔｒｌ［１］に基づき選択される第１のカレントミラー回路または第２のカレントミラー回路のいずれか一方、または両方により、電源電圧ｖｄｄに向けて上昇を開始する。制御信号ｃｎｔｒｌ［１］をロウレベル、制御信号ｃｎｔｒｌ［０］をハイレベルに設定すると、ｐ型トランジスタＭｐ１１２は導通状態となる。すると、第１のカレントミラー回路は、レプリカビット線ｒｐｌｂｔへの電流供給を開始する。第１のカレントミラー回路によりレプリカビット線ｒｐｌｂｔの電圧が電源電圧ｖｄｄに向けて上昇を開始すると、バッファＡ１は、センスアンプ起動信号ｓａｅをロウレベルからハイレベルに変化させる。

制御信号ｃｎｔｒｌ［１］をハイレベル、制御信号ｃｎｔｒｌ［０］をロウレベルに設定すると、ｐ型トランジスタＭｐ１１３は導通状態となる。すると、第２のカレントミラー回路は、レプリカビット線ｒｐｌｂｔへの電流供給を開始する。レプリカビット線ｒｐｌｂｔの電圧が上昇すると、バッファＡ１は、センスアンプ起動信号ｓａｅをロウレベルからハイレベルに変化させる。

バッファＡ１がセンスアンプ起動信号ｓａｅをロウレベルからハイレベルに変化させると、カレントミラー回路ＣＭ３のｐ型トランジスタＭｐ１１１は導通状態から非導通状態に変化する。このｐ型トランジスタＭｐ１１１の導通状態の変化に基づき、カレントミラー回路ＣＭ３は、レプリカビット線ｒｐｌｂｔおよびレプリカビット線ｒｐｌｂｂへの電流供給を停止する。

図２９を参照して、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールＭＭＤＬ２３が有するカレントミラー回路ＣＭ３の変形例であるカレントミラー回路ＣＭ３１の回路図を説明する。

カレントミラー回路ＣＭ３１は、図２８に示されるカレントミラー回路ＣＭ３と以下の点で相違する。即ち、ｐ型トランジスタＭｐ１１１のゲートにセンスアンプ起動信号ｓａｅを印加する代わりに、電源電圧ｖｓｓが印加される。その他の構成は同一である。

カレントミラー回路ＣＭ３では、カレントミラー回路のリファレンス電流側の電流パスを構成するｐ型トランジスタＭｐ１１１のゲートには、センスアンプ起動信号ｓａｅが印加されていた。センスアンプ起動信号ｓａｅの電圧が電源電圧ｖｓｓから電源電圧ｖｄｄに向けて上昇を開始すると、ｐ型トランジスタＭｐ１１１の電流駆動能力が低下する。カレントミラー回路のリファレンス電流に相当するｐ型トランジスタＭｐ１１１の電流が減少すると、各々所定のトランジスタのゲート幅Ｗに設定されているｐ型トランジスタＭｐ１１２およびｐ型トランジスタＭｐ１１５と、ｐ型トランジスタＭｐ１１３およびｐ型トランジスタＭｐ１１６に流れる電流が減少する。この電流減少は、電源電圧ｖｄｄが低く設定されるほど、顕著となる。

一方、図２９に示されるカレントミラー回路ＣＭ３１は、ｐ型トランジスタＭｐ１１１のゲートに電源電圧ｖｓｓを印加する構成を有する。この構成により、ｐ型トランジスタＭｐ１１１の駆動電流の変化は、センスアンプ起動信号ｓａｅの影響が軽減される。その結果、センスアンプ起動信号ｓａｅがロウレベルからハイレベルに変化するタイミングは、レプリカセルＲＣ２に起因する遅延時間が正しく反映され、センスアンプ２４の起動タイミングの精度が向上する。

メモリモジュールＭＭＤＬ２３によれば、メモリモジュールＭＭＤＬ２３へ印加する電源電圧ｖｄｄの値を制御する制御信号ｃｎｔｒｌ［１：０］に基づいて、アシスト電圧生成回路ＶＧＥＮ２およびレプリカセル遅延回路ＲＤＬＹ２３が有するカレントミラー回路ＣＭ３を制御することで、設定された電源電圧ｖｄｄに最適なタイミングで、センスアンプ起動信号ｓａｅを生成することが可能となる。

さらに、センスアンプ起動信号ｓａｅの生成タイミングは、異なるミラー比を有するカレントミラー回路を制御信号ｃｎｔｒｌ［１：０］で切り替えることで調整可能である。その結果、レプリカセル遅延回路ＲＤＬＹ２３が有するレプリカセルＲＣ２の個数を固定した場合であっても、センスアンプ起動信号ｓａｅの生成タイミングの調整が可能となる。

＜実施の形態３＞
図３０を参照して、実施の形態３に係る半導体装置ＬＳＩ＿３のブロック構成を説明する。

半導体装置ＬＳＩ＿３は、デュアルレール（Ｄｕａｌ Ｒａｉｌ）方式のＳＯＣである。半導体装置ＬＳＩ＿３は、ＩＰモジュール２、メモリモジュールＭＭＤＬ３を備える。ＩＰモジュール２およびメモリモジュールＭＭＤＬ３間は、バス３を介して、アドレス、データ、および各種制御信号を送受信する。レギュレータ回路１は、印加された電源電圧ｖｄｄ＿ｅｘに基づき、ＩＰモジュール２へ電源電圧ｖｄｄ＿ｃｐｕを供給し、メモリモジュールＭＭＤＬ３へ電源電圧ｖｄｄおよび電源電圧ｖｄｄ２を供給する。図３０において、レギュレータ回路１は、半導体装置ＬＳＩ＿１とは別チップで構成される例を示す。必要に応じ、レギュレータ回路１は、半導体装置ＬＳＩ＿１に内蔵されても良い。

メモリモジュールＭＭＤＬ３は、ワードデコーダ２１、ワードドライバ２２、メモリセルアレイＭＡＴ、ＩＯ部ＩＯ、セル電圧制御回路ＭＣＮＴ、制御回路ＣＴＬｍ、および遅延回路ＤＬＹ３を有する。制御回路ＣＴＬｍは、基準タイミング信号ｔｍｇ１を遅延回路ＤＬＹ３へ出力する。遅延回路ＤＬＹ３は、基準タイミング信号を所定時間遅延させたセンスアンプ起動信号ｓａｅを生成する。

図３１を参照して、実施の形態３に係る半導体装置ＬＳＩ＿３が備えるメモリモジュールＭＭＤＬ３の回路図を説明する。

デュアルレール方式の半導体装置ＬＳＩ＿３において、メモリモジュールＭＭＤＬ３には、電源電圧ｖｄｄおよび電源電圧ｖｄｄ２が印加される。電源電圧ｖｄｄは、ワードデコーダ２１、制御回路ＣＴＬｍ、カラムセレクタ２３、センスアンプ２４、およびライトアンプ２５に印加される。電源電圧ｖｄｄが印加されるこれら回路領域を、”周辺回路部ＰＥＲＩ”、と定義する。電源電圧ｖｄｄ２は、ワードドライバ２２、セル電圧制御回路ＭＣＮＴ、メモリセルアレイＭＡＴ、および遅延回路ＤＬＹ１に印加される。電源電圧ｖｄｄ２が印加されるこれら回路領域を、”メモリコア部ＭＲＣ”、と定義する。

電源電圧ｖｄｄ２の値は、電源電圧ｖｄｄの値より大きく設定される。これは、メモリセルＭＣの動作マージンを確保するためである。周辺回路部ＰＥＲＩとメモリコア部ＭＲＣ間の信号は、レベルシフト回路ＬＳＦでレベル変換される。レベルシフト回路の入力部には電源電圧ｖｄｄが印加され、その出力部には電源電圧ｖｄｄ２が印加される。

メモリセルアレイＭＡＴは、ワード線ＷＬｊ（ｊ＝０〜ｍ：ｍは正の整数）およびビット線対ｂｔ／ｂｂと接続され、行列状に配置されたメモリセルＭＣを有する。各ワード線ＷＬｊは、ワードドライバ２２が有するｐ型トランジスタＭｐ２１およびｎ型トランジスタＭｎ２１で構成されるインバータの出力ノードと接続される。ｐ型トランジスタＭｐ２１のソースには、電源電圧ｖｄｄ２が印加される。ｎ型トランジスタＭｎ２１のソースには、電源電圧ｖｓｓが印加される。

ワードデコーダ２１は、制御回路ＣＴＬｍが出力するアドレス信号ａｄｒ［ｘ：０］（アドレス信号ａｄｒ０〜ａｄｒｘを示す。）に基づき、ワードドライバ２２が有する複数のインバータ（Ｍｐ２１／Ｍｎ２１）のいずれか一つを選択する。ワードデコーダ２１におけるアドレス信号ａｄｒ［ｘ：０］の取込み、および制御回路ＣＴＬｍにおける基準タイミング信号ｔｍｇ１の生成は、クロックＣＬＫに同期して行われる。制御回路ＣＴＬｍは、ＩＰモジュール２からバス３を経由して送信されるアドレス信号Ａ［ｋ：０］をクロックＣＬＫに同期して取り込み、アドレス信号ａｄｒ［ｘ：０］を生成する。

ワードデコーダ２１の出力信号は、電源電圧ｖｄｄ（ハイレベル）と電源電圧ｖｓｓ（ロウレベル）間で変化する。一方、ワードドライバ２２が有するインバータには、電源電圧ｖｄｄ２および電源電圧ｖｓｓが印加される。レベルシフト回路ＬＳＦは、ワードデコーダ２１の出力信号をレベル変換して、ワードドライバに出力する。

セル電圧制御回路ＭＣＮＴは、制御回路ＣＴＬｍが出力する信号ｃｏｌｓｅｌおよび信号ｒｗｓｅｌに基づき、電源電圧ｖｄｄ２から、電圧ｍｖｄｄ［０］および電圧ｍｖｄｄ［１］を生成する。

カラムセレクタ２３は、信号ｃｏｌｓｅｌに基づき、２つのビット線対ｂｔ／ｂｂのいずれか一方を選択する。図３１では、１つのカラムセレクタ２３には２つのビット線対ｂｔ／ｂｂが接続されている例を示すが、適宜、接続するビット線対ｂｔ／ｂｂの本数を増加しても良い。この信号ｃｏｌｓｅｌは、制御回路ＣＴＬｍに入力されるアドレス信号Ａ［ｋ：０］に基づき生成される。

カラムセレクタ２３は、さらに、信号ｒｗｓｅｌに基づき、選択されたビット線対ｂｔ／ｂｂをセンスアンプ（ＳＡ）２４およびライトアンプ（ＷＡ）２５のいずれか一方に接続する。この信号ｒｗｓｅｌは、制御回路ＣＴＬｍに入力されるライトイネーブル信号ＷＥに応答して生成される。

センスアンプ２４には、選択されたメモリセルＭＣがビット線対ｂｔ／ｂｂに出力する微小振幅の電圧が入力される。センスアンプ２４は、センスアンプ起動信号ｓａｅに応答して起動される。即ち、センスアンプ起動信号ｓａｅがロウレベル（電源電圧ｖｓｓ）からハイレベル（電源電圧ｖｄｄ）に変化すると、センスアンプ２４は、入力された微小振幅の電圧を増幅し、２値の値を有する出力データＱ［ｐ］（ｐ＝０〜ｎ：ｎは正の整数）を出力する。センスアンプ起動信号ｓａｅの２値の値と、センスアンプ２４の起動との対応付けは、上述と逆相に設定しても良い。なお、図３１のメモリモジュールＭＭＤＬ３は、ｎ＋１ビット幅である。

遅延回路ＤＬＹ１は、基準タイミング信号ｔｍｇ１を所定時間遅延させたセンスアンプ起動信号ｓａｅを生成する。遅延回路ＤＬＹ１は、センスアンプ２４が、アドレス信号ａｄｒ［ｘ：０］で選択されるメモリセルＭＣのデータの増幅動作を開始するタイミングと、基準タイミング信号ｔｍｇ１に基づき生成されるセンスアンプ起動信号ｓａｅの生成タイミングとを整合させる。

遅延回路ＤＬＹ１の回路構成は、図５に示される遅延回路ＤＬＹ１と同一である。但し、図５に示される遅延回路ＤＬＹ１には、電源電圧ｖｄｄが印加されるが、図３１に示される遅延回路ＤＬＹ１には、電源電圧ｖｄｄ２が印加される。遅延回路ＤＬＹ１は、ｐ型トランジスタＭｐ４１およびｎ型トランジスタＭｎ４１で構成されるインバータを所定段数直列接続した構成を有する。

図３２を参照して、実施の形態３に係る半導体装置ＬＳＩ＿３が備えるメモリモジュールＭＭＤＬ３が有するメモリコア部ＭＲＣおよび周辺回路部ＰＥＲＩに印加される電源電圧の設定値を説明する。

クロックＣＬＫを生成する制御回路ＣＴＬｍは、周辺回路部ＰＥＲＩに属する。従って、クロックＣＬＫの波形は、電源電圧ｖｓｓ（ロウレベル）と電源電圧ｖｄｄ（ハイレベル）間で変化する。メモリコア部ＭＲＣには、電源電圧ｖｄｄ２が印加される。この電源電圧ｖｄｄ２の値は、周辺回路部ＰＥＲＩに印加される電源電圧ｖｄｄの値より大きく設定される。これは、メモリセルＭＣの動作マージンを確保するためである。電源電圧ｖｄｄ２が印加されるワードドライバ２２は、選択されたワード線ＷＬｊの電圧を電源電圧ｖｄｄ２に設定する。

なお、図３１において、カラムセレクタ２３は、電源電圧ｖｄｄが印加される周辺回路部ＰＥＲＩに属する構成例が示されている。この場合、図４に示される通り、ビット線対ｂｔ／ｂｂのプリチャージ電圧は、ｖｄｄに設定される。しかしながら、カラムセレクタ２３をメモリコア部ＭＲＣに含ませる構成に変更しても良い。即ち、図４に示されるカラムセレクタ２３において、スイッチ５１〜スイッチ５４に印加される電源電圧ｖｄｄを電源電圧ｖｄｄ２と変更しても良い。そのように変更することで、ビット線対ｂｔ／ｂｂのプリチャージ電圧は、メモリセルＭＣに印加される電源電圧ｖｄｄ２と等しく設定される。カラムセレクタ２３に電源電圧ｖｄｄ２を印加する場合、ライトアンプ２５の出力段には、電源電圧ｖｄｄ２が印加される。

実施の形態３に係る半導体装置ＬＳＩ＿３が備えるメモリモジュールＭＭＤＬ３によれば、周辺回路部ＰＥＲＩとメモリコア部ＭＲＣの電源電圧が異なる場合であっても、メモリセルＭＣが、ビット線対ｂｔ／ｂｂを介して、センスアンプ２４にデータを印加するタイミングと、基準タイミング信号ｔｍｇ１を遅延回路ＤＬＹ１で所定時間遅延させて生成したセンスアンプ起動信号ｓａｅでセンスアンプ２４が増幅動作を開始するタイミングと、を整合させることが可能となる。その結果、半導体装置ＬＳＩ＿３のアクセス時間の短縮および消費電力削減に効果がある。

メモリモジュールＭＭＤＬ３は、基準タイミング信号ｔｍｇ１を遅延回路ＤＬＹ１で所定時間遅延させてセンスアンプ起動信号ｓａｅを生成する構成を有する。このセンスアンプ起動信号ｓａｅの生成は、遅延回路ＤＬＹ１に限定されない。実施の形態１に係る半導体装置ＬＳＩ＿１が備えるメモリモジュールおよびその変形例と、実施の形態２に係る半導体装置ＬＳＩ＿２が備えるメモリモジュールおよびその変形例と、が有する遅延回路またはレプリカセル遅延回路を適用することも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Ａ［ｋ：０］ アドレス信号、Ａ１ バッファ、ＣＬＫ クロック、ＣＭ１，ＣＭ１４，ＣＭ３，ＣＭ３１ カレントミラー回路、ＣＴＬ＿ＩＰ，ＣＴＬｍ 制御回路、ＤＣ ダミーセル、ＤＬＹ１，ＤＬＹ１１，ＤＬＹ１２，ＤＬＹ２，ＤＬＹ３ 遅延回路、ＤＬＹ１１ａ，ＤＬＹ１１ｂ，ＤＬＹ１２ａ，ＤＬＹ１２ｂ，ＤＬＹ２１ａ，ＤＬＹ２１ｂ サブ遅延回路、ＩＯ ＩＯ部、ＬＳＦ レベルシフト回路、ＬＳＩ＿１，ＬＳＩ＿２，ＬＳＩ＿３ 半導体装置、ＭＡＴ メモリセルアレイ、ＭＣ メモリセル、ＭＣＮＴ セル電圧制御回路、ＭＣＮＴ セル電圧制御回路、ＭＭＤ１Ｌ，ＭＭＤＬ１，ＭＭＤＬ１１，ＭＭＤＬ１２，ＭＭＤＬ１３，ＭＭＤＬ１４，ＭＭＤＬ２，ＭＭＤＬ２１，ＭＭＤＬ２２，ＭＭＤＬ２３，ＭＭＤＬ３ メモリモジュール、ＭＲＣ メモリコア部、ＮＬ，ＮＲ ノード、ＰＥＲＩ 周辺回路部、ＲＣ１，ＲＣ２，ＲＣ３ レプリカセル、ＲＤＬＹ１１，ＲＤＬＹ１２，ＲＤＬＹ１４，ＲＤＬＹ２１，ＲＤＬＹ２２，ＲＤＬＹ２３ レプリカセル遅延回路、ＲＤＷ１，ＲＷＤ１，ＲＷＤ１４，ＲＷＤ２１ レプリカセル駆動回路、ＳＥＬ セレクタ、Ｔ００，Ｔ０１，Ｔ１０，Ｔ１１ 期間、ＶＧＥＮ，ＶＧＥＮ２ アシスト電圧生成回路、ＷＥ ライトイネーブル信号、ＷＬｊ ワード線、ａｄｒ［ｘ：０］ アドレス信号、ｂｂ，ｂｔ ビット線、ｃｎｔｒｌ＿ｉｐ，ｃｎｔｒｌ＿ｖ，ｃｎｔｒｌ［０］，ｃｎｔｒｌ［１］ 制御信号、ｃｏｌｓｅｌ 信号、ｍｖｄｄ［０］，ｍｖｄｄ［１］，ｍｖｄｄ［ｊ］ 電圧、ｒｐｌｂｂ，ｒｐｌｂｔ レプリカビット線、ｒｐｌｗｌ，ｒｐｌｗｌ１，ｒｐｌｗｌ２ レプリカセル選択線、ｒｗｓｅｌ 信号、ｓａｅ センスアンプ起動信号、ｔｍｇ１ 基準タイミング信号、ｖｄｄ，ｖｄｄ＿ｃｐｕ，ｖｄｄ＿ｅｘ，ｖｄｄ２，ｖｓｓ 電源電圧、ｗｄｒｖ＿ｖｄｄ ワード線アシスト電圧、３ バス、２１ ワードデコーダ、２２ ワードドライバ、２３ カラムセレクタ、２４ センスアンプ、２５ ライトアンプ、５１〜５４ スイッチ、１８０ 制御回路、２００，２０１ セレクタ。

Claims (17)

1. ワード線およびビット線と接続されたメモリセルを行列状に配置したメモリセルアレイと、
   ワード線アシスト電圧を生成するアシスト電圧生成回路と、
   選択した前記ワード線に前記ワード線アシスト電圧を印加するワードドライバと、
   前記ビット線の電圧を増幅して出力するセンスアンプと、
   基準タイミング信号を生成する制御回路と、
   前記ワード線アシスト電圧が印加される遅延回路と、を備える半導体装置であって、
   前記アシスト電圧生成回路および前記制御回路には、第１電圧が印加され、
   前記遅延回路は、前記基準タイミング信号を所定時間遅延させたセンスアンプ起動信号を生成し、
   前記センスアンプは、前記センスアンプ起動信号に応答して、起動される、半導体装置。
2. 前記アシスト電圧生成回路は、印加された前記第１電圧を前記ワード線アシスト電圧に変換して出力し、
   前記遅延回路は、前記ワード線アシスト電圧に応答して遅延時間が変化する第１インバータを有する、請求項１記載の半導体装置。
3. 前記第１インバータは、前記ワード線アシスト電圧を電源電圧として動作する、請求項２記載の半導体装置。
4. 前記第１インバータは、前記第１電圧を電源電圧として動作するとともに、前記ワード線アシスト電圧に応答して駆動能力が変化する、請求項２記載の半導体装置。
5. 前記遅延回路は、さらに、前記第１電圧を電源電圧として動作する第２インバータを有し、
   前記第１インバータおよび前記第２インバータは直列接続される、請求項２記載の半導体装置。
6. 前記アシスト電圧生成回路は、アシスト電圧制御信号に応答して、前記ワード線アシスト電圧の値を変更し、
   前記遅延回路は、前記アシスト電圧制御信号に応答して、前記基準タイミング信号の遅延時間を変更する、請求項１記載の半導体装置。
7. 第１セレクタおよび第２セレクタを、さらに備え、
   前記遅延回路は、前記ワード線アシスト電圧に応答して遅延時間が変化する第３インバータおよび第４インバータを有し、
   前記第１セレクタは、前記アシスト電圧制御信号に応答して、前記基準タイミング信号および前記第３インバータの出力のいずれか一方を出力し、
   前記第２セレクタは、前記アシスト電圧制御信号に応答して、前記第１セレクタの出力および前記第４インバータの出力のいずれか一方を前記センスアンプ起動信号として出力する、請求項６記載の半導体装置。
8. ワード線およびビット線と接続されたメモリセルを行列状に配置したメモリセルアレイと、
   ワード線アシスト電圧を生成するアシスト電圧生成回路と、
   選択した前記ワード線に前記ワード線アシスト電圧を印加するワードドライバと、
   前記ビット線の電圧を増幅して出力するセンスアンプと、
   基準タイミング信号を生成する制御回路と、
   第１レプリカセル選択線と、
   第１レプリカビット線と、
   前記第１レプリカセル選択線および前記第１レプリカビット線と接続されるレプリカセルを有するレプリカセル遅延回路と、
   前記ワード線アシスト電圧が印加され、前記基準タイミング信号に応答して前記第１レプリカセル選択線を駆動するレプリカセル駆動回路と、を備える半導体装置であって、
   前記アシスト電圧生成回路および前記制御回路には、第２電圧が印加され、
   前記レプリカセル遅延回路は、前記レプリカセル駆動回路の出力に応答して、センスアンプ起動信号を生成し、
   前記センスアンプは、前記センスアンプ起動信号に応答して、起動される、半導体装置。
9. 前記レプリカセルは、第１ノードにソース／ドレインの一端が接続され、前記第１レプリカビット線にソース／ドレインの他端が接続され、前記第１レプリカセル選択線がゲートと接続された第１トランジスタを有する、請求項８記載の半導体装置。
10. 第２レプリカビット線と、
    前記第１レプリカビット線および前記第２レプリカビット線と接続された第１カレントミラー回路と、をさらに備え、
    前記レプリカセルは、さらに、前記第２レプリカビット線と接続され、
    前記レプリカセルは、第２ノードにソース／ドレインの一端が接続され、前記第２レプリカビット線にソースドレインの他端が接続され、前記第１レプリカセル選択線がゲートと接続された第２トランジスタを有する、請求項８記載の半導体装置。
11. 前記レプリカセル駆動回路は、さらに、前記センスアンプ起動信号に応答して、前記第２トランジスを非導通状態とする、請求項１０記載の半導体装置。
12. 第２レプリカセル選択線を、さらに備え、
    前記アシスト電圧生成回路は、アシスト電圧制御信号に応答して、前記ワード線アシスト電圧の値を変更し、
    前記レプリカセル遅延回路は、さらに、前記第２レプリカセル選択線および前記第１レプリカビット線と接続される前記レプリカセルを有し、
    前記レプリカセル駆動回路は、前記アシスト電圧制御信号に応答して、前記第１レプリカセル選択線または前記第２レプリカセル選択線を駆動する、請求項８記載の半導体装置。
13. 前記アシスト電圧生成回路は、アシスト電圧制御信号に応答して、前記ワード線アシスト電圧の値を変更し、
    前記レプリカセルは、前記アシスト電圧制御信号に応答して、その動作状態が制御される、請求項８記載の半導体装置。
14. 第２レプリカビット線およびカレントミラー回路を、さらに備え、
    前記レプリカセルは、前記第２レプリカビット線と、さらに接続され、
    前記アシスト電圧生成回路は、アシスト電圧制御信号に応答して、前記ワード線アシスト電圧の値を変更し、
    前記カレントミラー回路は、前記第１レプリカビット線および前記第２レプリカビット線と接続され、
    前記カレントミラー回路の電流駆動能力は、前記アシスト電圧制御信号および前記センスアンプ起動信号に応答して決定される、請求項８記載の半導体装置。
15. ワード線およびビット線と接続されたメモリセルを行列状に配置したメモリセルアレイと、
    前記ワード線を駆動するワードドライバと、
    アドレス信号に基づき、前記ワードドライバを選択するワードデコーダと、
    前記ビット線の電圧を増幅して出力するセンスアンプと、
    基準タイミング信号を生成する制御回路と、
    前記基準タイミング信号を所定時間遅延させてセンスアンプ起動信号を生成する遅延回路と、を備える半導体装置であって、
    前記制御回路および前記ワードデコーダには、第３電圧が印加され、
    前記ワードドライバおよび前記メモリセルアレイには、第４電圧が印加され、
    前記センスアンプは、前記センスアンプ起動信号に応答して、起動される、半導体装置。
16. レベルシフト回路を、さらに備え、
    前記レベルシフト回路は、前記ワードデコーダの出力をレベル変換して前記ワードドライバに入力する、請求項１５記載の半導体装置。
17. 前記第４電圧の値は、前記第３電圧の値より大きく設定される請求項１５記載の半導体装置。

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