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JPWO2008035403A1 - 電界効果トランジスタ - Google Patents

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Abstract

電界効果トランジスタは、窒化物半導体よりなるキャリア走行層を含む半導体積層構造と、前記半導体積層構造上に、前記キャリア走行層中のチャネル領域に対応して形成され、第１の側に第１の側壁面を、第２の側に第２の側壁面を有するゲート電極と、前記ゲート電極上に直接に形成され、前記第１および第２の側壁面のうち、少なくとも一方を覆う絶縁膜と、前記半導体積層構造上、前記ゲート電極の前記第１の側に形成された第1のオーミック電極と、前記半導体積層構造上、前記ゲート電極の前記第２の側に形成された第２のオーミック電極と、前記半導体積層構造の表面のうち、前記第１のオーミック電極と前記ゲート電極の間の領域を覆うように前記第１のオーミック電極から前記ゲート電極に向かって延在する第１の部分と、前記半導体積層構造表面のうち、前記第２のオーミック電極と前記ゲート電極の間の領域を覆うように前記第２のオーミック電極から前記ゲート電極に向かって延在する第２の部分とを含むパッシベーション膜と、よりなり、前記絶縁膜は少なくとも前記第１および第２のパッシベーション膜部分に接し、前記パッシベーション膜とは異なる組成を有する。

Description

本発明は一般に半導体装置に係り、特に窒化物半導体を用いた高出力電界効果トランジスタに関する。
ＧａＮ，ＡｌＮ，ＩｎＮ、あるいはそれらの混晶を代表とする窒化物半導体は、バンドギャップが大きく、このため短波長発光素子として使われている。一方、このようなバンドギャップの大きな窒化物半導体は高電界下でも降伏を生じないため、高出力電子素子への応用も注目されている。このような高出力電子素子としては、高出力電界効果トランジスタ、特に高出力ＨＥＭＴが挙げられる。
このような窒化物半導体を使った高出力電子素子においても、さらなる高出力動作を目指して、ゲートリーク電流をさらに低減する試みがなされている。
図１は、本発明の関連技術によるＧａＮを電子走行層とした高出力ＨＥＭＴ１０の構成を示す。
図１を参照するに、ＨＥＭＴ１０は半絶縁性ＳｉＣ基板１１上に形成されており、前記ＳｉＣ基板１２上には非ドープＧａＮよりなる電子走行層１２がエピタキシャルに形成されている。
前記電子走行層１２上には、非ドープＡｌＧａＮスペーサ層１３を介して、ｎ型ＡｌＧａＮよりなる電子供給層１４がエピタキシャルに形成され、前記電子供給層１４上にはｎ型ＧａＮ層１５が、エピタキシャルに形成される。また前記電子供給層１４の形成に伴い、前記電子走行層１２中には前記スペーサ層１３との界面に沿って、二次元電子ガス（２ＤＥＧ）１２Ａが形成される。
さらに前記ｎ型ＧａＮ層１５上には、ショットキー接合を形成するＮｉ電極膜１６Ａとその上の低抵抗Ａｕ膜１６Ｂを積層したゲート電極１６が形成され、さらに前記ゲート電極１６の両側には、前記電子供給層１４に直接にコンタクトするように、Ｔｉ膜とＡｌ膜を積層したオーミック電極１７Ａ，１７Ｂが、前記ゲート電極１６から離間して、それぞれソース電極およびドレイン電極として形成されている。
さらに前記ｎ型ＧａＮ層１５の露出表面を覆うように、ＳｉＮなどよりなるパッシベーション膜１８が形成されている。図示の例では、前記パッシベーション膜１８はオーミック電極１７Ａ，１７Ｂを覆い、さらに前記ゲート電極１６の側壁面に密着している。
かかる構成によれば、前記ＡｌＧａＮよりなる電子供給層１４が、Ａｌを含まないｎ型ＧａＮ層１５により覆われているため、前記電子供給層１４の表面におけるＡｌの酸化による界面準位の形成が抑制され、かかる界面準位を伝わるリーク電流、が抑制され、前記ＨＥＭＴ１０を高出力で動作させることが可能となる。
一方、最近では、このようなＧａＮなど窒化物半導体を使った高出力ＨＥＭＴを、さらなる高出力で動作させたい要求が存在するが、このような要求に対応するためには、このような高出力ＨＥＭＴ中において生じるリーク電流、特にゲート−ドレイン間において生じるリーク電流をさらに抑制する必要がある。
一の側面によれば本発明は、窒化物半導体よりなるキャリア走行層を含む半導体積層構造と、前記半導体積層構造上に、前記キャリア走行層中のチャネル領域に対応して形成され、第１の側に第１の側壁面を、第２の側に第２の側壁面を有するゲート電極と、前記ゲート電極上に直接に形成され、前記第１および第２の側壁面のうち、少なくとも一方を覆う絶縁膜と、前記半導体積層構造上、前記ゲート電極の前記第１の側に形成された第1のオーミック電極と、前記半導体積層構造上、前記ゲート電極の前記第２の側に形成された第２のオーミック電極と、前記半導体積層構造の表面のうち、前記第１のオーミック電極と前記ゲート電極の間の領域を覆うように前記第１のオーミック電極から前記ゲート電極に向かって延在する第１の部分と、前記半導体積層構造表面のうち、前記第２のオーミック電極と前記ゲート電極の間の領域を覆うように前記第２のオーミック電極から前記ゲート電極に向かって延在する第２の部分とを含むパッシベーション膜と、よりなり、前記絶縁膜は少なくとも前記第１および第２のパッシベーション膜部分に接し、前記パッシベーション膜とは異なる組成を有する電界効果トランジスタを提供する。
他の側面によれば本発明は、キャリア走行層を含む半導体構造上に、ゲート電極と、ソース電極と、ドレイン電極を有する電界効果トランジスタの製造方法であって、前記半導体積層構造上に前記ゲート電極を形成する工程と、前記半導体積層構造上に、前記ゲート電極を覆うようにパッシベーション膜を形成する工程と、前記パッシベーション膜中に、前記ゲート電極を露出する開口部を形成する工程と、前記露出されたゲート電極上に、前記パッシベーション膜とは異なる組成の絶縁膜を、前記絶縁膜が少なくとも前記ゲート電極の側壁面のうち、前記ドレイン電極に面する側の側壁面を覆うように形成する工程と、よりなる電界効果トランジスタの製造方法を提供する。
他の側面によれば本発明は、キャリア走行層を含む半導体構造上に、ゲート電極と、ソース電極と、ドレイン電極を有する電界効果トランジスタの製造方法であって、前記半導体積層構造上に前記ゲート電極を形成する工程と、前記露出されたゲート電極上に絶縁膜を、前記絶縁膜が少なくとも前記ゲート電極の側壁面のうち、前記ドレイン電極に面する側の側壁面を覆うように形成する工程と、前記半導体積層構造上に、前記絶縁膜を形成された前記ゲート電極を覆うように、前記絶縁膜とは異なる組成のパッシベーション膜を形成する工程と、よりなる電界効果トランジスタの製造方法を提供する。
本発明によれば、窒化物半導体をキャリア走行層とする高出力電界効果トランジスタにおいて、ゲート電極側壁面を、少なくともドレイン電極の側において、パッシベーション膜とは異なる組成の絶縁膜により覆うことにより、ゲート電極とドレイン領域との間に生じるゲートリーク電流を効率的に抑制することが可能となる。
本発明の関連技術によるＨＥＭＴの構成を示す図である。 本発明の第1の実施形態によるＨＥＭＴの構成を示す図である。 図２のＨＥＭＴのゲート−ドレイン間リーク電流特性を示す図である。 図１のＨＥＭＴのゲート−ドレイン間リーク電流特性を示す図である。 図２のＨＥＭＴの製造工程を示す図（その１）である。 図２のＨＥＭＴの製造工程を示す図（その２）である。 図２のＨＥＭＴの製造工程を示す図（その３）である。 図２のＨＥＭＴの製造工程を示す図（その４）である。 図２のＨＥＭＴの製造工程を示す図（その５）である。 図２のＨＥＭＴの製造工程を示す図（その６）である。 図２のＨＥＭＴの一変形例を示す図である。 図２のＨＥＭＴの他の変形例を示す図である。 本発明の第２の実施形態によるＨＥＭＴの構成を示す図である。 図７のＨＥＭＴの製造工程を示す図（その１）である。 図７のＨＥＭＴの製造工程を示す図（その２）である。 図７のＨＥＭＴの製造工程を示す図（その３）である。 図７のＨＥＭＴの一変形例を示す図である。 図７のＨＥＭＴの他の変形例を示す図である。
符号の説明
１０，２０，４０ ＨＥＭＴ
１１，２１，４１ 半絶縁性ＳｉＣ基板
１２，２２，４２ ＧａＮ電子走行層
１２Ａ，２２Ａ，４２Ａ 二次元電子ガス
１３，２３，４３ ＡｌＧａＮスペーサ層
１４，２４，４４ ＡｌＧａＮ電子供給層
１５，２５，４５ ＧａＮ層
１６，２６，４６ ゲート電極
１６Ａ，２６Ａ Ｎｉ層
１６Ｂ，２６Ｂ Ａｕ層
１７Ａ，２７Ａ，４７Ａ ソース電極
１７Ｂ，２７Ｂ，４７Ｂ ドレイン電極
１８，２８，４９ パッシベーション膜
２８Ａ，２８Ｂ パッシベーション膜部分
２８ａ，２８ｂ パッシベーション膜端面
２９，４８ 絶縁膜
［第1の実施形態］
図２は、本発明の第1の実施形態による高出力電界効果トランジスタ２０の構成を示す。
図２を参照するに、高出力電界効果トランジスタ２０は半絶縁性ＳｉＣ基板２１上に形成されたＨＥＭＴであり、前記ＳｉＣ基板２１上には非ドープＧａＮよりなる電子走行層２２が、例えば３μmの厚さでエピタキシャルに形成されている。
前記電子走行層２２上には、厚さが例えば５ｎｍの非ドープＡｌＧａＮスペーサ層２３を介して、ｎ型ＡｌＧａＮよりなりＳｉにより５×１０18ｃｍ-3の電子濃度にドープされた厚さが例えば３０ｎｍの電子供給層２４がエピタキシャルに形成され、前記電子供給層２４上にはｎ型ＧａＮ層２５が、エピタキシャルに形成される。前記電子供給層２４の形成に伴い、前記電子走行層２２中には前記スペーサ層２３との界面に沿って、二次元電子ガス（２ＤＥＧ）２２Ａが形成される。
さらに前記ｎ型ＧａＮ層２５上には、ショットキー接合を形成するＮｉ電極膜２６Ａとその上の低抵抗Ａｕ膜２６Ｂを積層したゲート電極２６が形成され、さらに前記ゲート電極２６の両側には、前記電子供給層２４に直接にコンタクトするように、Ｔｉ膜とＡｌ膜を積層したオーミック電極２７Ａ，２７Ｂが、前記ゲート電極２６から離間して、それぞれソース電極およびドレイン電極として形成されている。
さらに前記ＨＥＭＴ２０では、前記ｎ型ＧａＮ層２５の露出表面を覆うように、ＳｉＮなどよりなるパッシベーション膜２８が形成されているが、本実施形態では、前記パッシベーション膜２８は、前記オーミック電極２７Ａを覆う第１のパッシベーション膜部分２８Ａと、前記オーミック電極２７Ｂを覆う第２のパッシベーション膜部分２８Ｂとより構成されており、前記パッシベーション膜部分２８Ａの前記ゲート電極２６に面する端面２８ａは、前記ゲート電極２６のうち、前記オーミック電極２７Ａに面する側壁面に対して０．５ｎｍ以上、５００ｎｍ以下の距離だけ離間して形成されている。同様に前記パッシベーション膜部分２８Ｂの前記ゲート電極２６に面する端面２８ｂは、前記ゲート電極２６のうち、前記オーミック電極２７Ｂに面する側壁面に対して０．５ｎｍ以上、５００ｎｍ以下の距離だけ離間して形成されている。
さらに、本実施形態では、前記ゲート電極２６と端面２８ａ，２８ｂの間のギャップを埋めるように、前記ゲート電極２６の側壁面を覆う酸化アルミニウムよりなる絶縁膜２９が、０．５ｎｍ以上、５００ｎｍ以下の膜厚に形成される。このようにして形成された絶縁膜２９は、前記ゲート電極２６の両側壁面および上面を連続して覆っている。
図示の例ではＨＥＭＴ２０は１μmのゲート長を有し、１００μmのゲート幅に形成されている。
図３Ａは、上記図２のＨＥＭＴについて求めたゲート−ドレイン電流特性を示す。ただし図３Ａ中、横軸は前記ゲート電極２６とドレイン電極となるオーミック電極２７Ｂの間に印加した電圧を、また縦軸はその際にゲート電極２６とドレイン電極２７Ｂの間に流れるゲートリーク電流を示す。図中、横軸は１目盛りが１０Ｖであり、縦軸は１メモリが１０μＡである。
図３Ａを参照するに、前記ＨＥＭＴ２０は、高出力動作のためゲート電極２６とドレイン電極２７Ｂの間に５０Ｖの電圧が印加されても、リーク電流は１μＡ程度であるのがわかる。
これに対し図３Ｂは、前記図１のＨＥＭＴ１０を、図２のＨＥＭＴ２０と同じサイズに形成した場合の、図３Ａと同様なゲートリーク電流特性を示す図である。図３Ｂ中、横軸は前記ゲート電極１６とドレイン電極となるオーミック電極１７Ｂの間に印加した電圧を、また縦軸はその際にゲート電極１６とドレイン電極１７Ｂの間に流れるゲートリーク電流を示す。図３Ａと同様で、横軸は１目盛りが１０Ｖであり、縦軸は１メモリが１０μＡである。
図３Ｂを参照するに、前記絶縁膜２９を設けない構成の場合、ゲート−ドレイン間電圧が２０Ｖを超えたあたりでゲートリーク電流が立ち上がり、ゲート−ドレイン間電圧が５０Ｖに達するとゲートリーク電流は５０μＡを超えることがわかる。
次に、図２のＨＥＭＴ２０の製造工程を、図４Ａ〜４Ｅを参照しながら説明する。
図４Ａを参照するに、前記ＳｉＣ基板２１上には前記非ドープＧａＮ層２２，ＡｌＧａＮスペーザ層２３，ｎ型ＡｌＧａＮ電子供給層２４、およびｎ型ＧａＮ層２５が、ＭＯＣＶＤ法により順次、それぞれ先に説明した膜厚で積層され、半導体積層構造が得られる。
次に図４Ｂの工程において前記図４Ａの半導体積層構造のうち、前記ｎ型ＧａＮ層２５中にその下のｎ型ＡｌＧａＮ電子供給層２４を露出する開口部を、塩素系ガスを使ったドライエッチングにより形成し、蒸着およびリフトオフにより、前記電子供給層２４にコンタクトして、前記Ｔｉ／Ａｌ電極２７Ａ，２７Ｂを形成する。ここで前記開口部は、多少前記電子供給層２４中に侵入するように形成してもよい。図４Ｂの工程では、さらに窒素雰囲気中、６００℃で熱処理を行い、前記電極２７Ａ，２７Ｂを前記電子供給層２４にオーミック接触させる。
次に図４Ｃの工程において前記図４Ｂの構造上に、ＳｉＮパッシベーション膜２８がプラズマＣＶＤ法により形成され、図４Ｄの工程において前記ＳｉＮパッシベーション膜２８中に、前記ゲート電極２６の形成領域に対応して、ただしゲート電極２６のゲート長よりもやや大きな開口部２８Ｃをフォトリソグラフィにより形成する。これにより、前記パッシベーション膜２８は、端面２８ａで画成されたパッシベーション膜部分２８Ａと、端面２８ｂで画成されたパッシベーション膜部分２８Ｂに分割される。
次に図４Ｅの工程において、前記開口部２８Ｃ中に、前記開口部２８Ｃよりもやや小さな開口部を形成し、蒸着およびリフトオフにより、Ｎｉ層２６ＡおよびＡｕ層２６Ｂを積層したゲート電極２６を、前記パッシベーション膜２８の端面２８ａ、２８ｂから離間して形成する。
さらに図４Ｆの工程において、図４Ｅの構造上に、前記ゲート電極２６とＳｉＮパッシベーション膜部分２８Ａあるいは２８Ｂの間のギャップを充填するように、前記酸化アルミニウム膜２９をＭＯＣＶＤ法により形成することで、図２のＨＥＭＴ２０が得られる。
なお、本実施形態において前記図４Fにおける絶縁膜４９の堆積工程をマスクを設けて行い、図５に示すように、前記絶縁膜２９が前記ゲート電極２６の側壁面のうち、ドレイン電極２７Bの側の側壁面のみを覆うように形成することも可能である。このように、前記ゲート電極２６の側壁面のうち、ドレイン電極２７Bの側の側壁面のみを覆った場合でも、先に図３Ａ，３Ｂで説明したゲートリーク電流の抑制効果を得ることができる。
さらに図２のＨＥＭＴ２０において、図６に示すように前記絶縁膜２９上にＳｉＯ2膜３０を積層し、ＳｉＮ膜とＳｉＯ2膜の積層膜など、多層膜とすることも可能である。
なお以上の構成において、前記絶縁膜２９は酸化アルミニウムに限定されるものではなく、窒化アルミニウム、酸化ガリウム、酸化ニッケル、弗化ニッケルあるいは酸化銅であってもよく、また図６に示すようにこれらの膜を含む多層膜であってもよい。さらに前記パッシベーション膜はＳｉＮに限定されるものではなく、ＳｉＯ2などを使うことも可能である。
さらに本実施形態において前記電子走行層２２はＧａＮに限定されるものではなく、他の窒化物半導体、例えばＡｌＮあるいはＩｎＮ、あるいはこれらの混晶を使うことも可能である。
さらに半導体積層構造は、本実施形態の構造に限定されるものではなく、ＨＥＭＴ構造であればよく、例えばＧａＮキャップ層が無い構造を使うことも可能である。
さらに、前記図４Ｄの工程において前記開口部２８Ｃは例えば、先にゲート電極２６を形成しておき、さらに前記ゲート電極２６の側壁面にＳｉＯ2など、ＳｉＮパッシベーション膜２８とはエッチング選択性の異なる絶縁膜により側壁絶縁膜を形成しておき、パッシベーション膜２８の形成後、かかる側壁絶縁膜をエッチングにより除去することで、自己整合的に形成することも可能である。
さらに本実施形態において、前記基板２１として、半絶縁性ＳｉＣ基板の代わりに導電性ＳｉＣ基板やサファイヤ基板を使うことも可能である。

［第２の実施形態］
図７は、本発明の第２の実施形態による高出力電界効果トランジスタ４０の構成を示す。
図７を参照するに、高出力電界効果トランジスタ４０は半絶縁性ＳｉＣ基板４１上に形成されたＨＥＭＴであり、前記ＳｉＣ基板６１上には非ドープＧａＮよりなる電子走行層４２が、例えば３μmの厚さでエピタキシャルに形成されている。
前記電子走行層４２上には、厚さが例えば５ｎｍの非ドープＡｌＧａＮスペーサ層４３を介して、ｎ型ＡｌＧａＮよりなりＳｉにより５×１０18ｃｍ-3の電子濃度にドープされた厚さが例えば３０ｎｍの電子供給層４４がエピタキシャルに形成され、前記電子供給層４４上にはｎ型ＧａＮ層４５が、エピタキシャルに形成される。前記電子供給層４４の形成に伴い、前記電子走行層４２中には前記スペーサ層４３との界面に沿って、二次元電子ガス（２ＤＥＧ）４２Ａが形成される。
さらに前記ｎ型ＧａＮ層４５上には、ショットキー接合を形成するＮｉ膜よりなるゲート電極４６が形成され、さらに前記ゲート電極４６の両側には、前記電子供給層４４に直接にコンタクトするように、Ｔｉ膜とＡｌ膜を積層したオーミック電極４７Ａ，４７Ｂが、前記ゲート電極４６から離間して、それぞれソース電極およびドレイン電極として形成されている。
さらに前記ＨＥＭＴ４０では、前記ゲート電極４６の両側壁面および上面を連続的に覆うように、前記Ｎｉ電極４６を酸化することにより形成されたニッケル酸化膜よりなる絶縁膜４８が、０．０５〜５００ｎｍの膜厚で形成されている。
かかる構造では、前記ゲート電極４８とソース電極４７Ａ，ゲート電極４８とドレイン電極４８Ｂの間において前記ｎ型ＧａＮ層４５が露出しており、前記ＧａＮ層２４の露出表面は、ＳｉＮあるいはＳｉＯ2よりなり、前記ソース電極４７Ａからドレイン電極４７Ｂまで、前記ゲート電極４８も含めて連続的に覆うパッシベーション膜４９により覆われている。
かかる構成においても、前記絶縁膜４８の形成により、先に図３Ａ，３Ｂで説明したのと同様に、ゲートリーク電流を抑制することができる。
次に、図７のＨＥＭＴの製造工程を、図８Ａ〜８Ｃを参照しながら説明する。
最初に図４Ａ〜４Ｂと同様な工程を行い、ＳｉＣ基板４１上に半導体層４２〜４５を積層した積層構造体を形成し、さらにソースおよびドレイン電極４７Ａ，４７Ｂを形成した後、図８Ａの工程において、前記ゲート電極４６を、蒸着およびリフトオフ工程により形成する。
次に図８Ｂの工程において図８Ａの構造に対して酸素雰囲気中の熱処理、あるいは酸素プラズマ処理を行い、前記ゲート電極４６の側壁面および上面に酸化膜を、前記絶縁膜４８として形成する。このようにして形成された絶縁膜４８は、前記ゲート電極４６を構成する金属元素を構成元素として含んでいる。前記酸化処理あるいは酸素プラズマ処理の間、前記ソース電極４７Ａおよびドレイン電極４７Ｂは、ＳｉＯ2膜などのマスクパターン（図示せず）により覆っておく。
さらに図８Ｃの工程で、かかるマスクパターンを除去した後、ＳｉＮ膜あるいはＳｉＯ2膜を、パッシベーション膜４９として、プラズマＣＶＤ法により形成する。
なお本実施形態においても、前記ゲート電極４６上への絶縁膜４８の形成は、前記ゲート電極４６を部分的にマスクパターンにより覆うことで、図９の変形例に示すように、前記ゲート電極４６の側壁面のうち、ドレイン電極４７Ｂに面する側にのみ形成することが可能である。
前記絶縁膜４８としては、先に説明した酸化膜に限定されるものではなく、窒化膜あるいは弗化膜であってもよい。このような窒化膜あるいは弗化膜は、前記ゲート電極４６を窒素プラズマあるいはフッ素プラズマの曝露することで形成することができる。
さらに図１０の変形例に示すように、前記絶縁膜４８上に他の絶縁膜４８Ａを、酸化処理、窒化処理、弗化処理、あるいはＣＶＤ法により形成することにより、多層膜を形成することも可能である。
本実施形態においても、前記電子走行層２２はＧａＮに限定されるものではなく、他の窒化物半導体、例えばＡｌＮあるいはＩｎＮ、あるいはこれらの混晶を使うことも可能である。
さらに半導体積層構造は、本実施形態の構造に限定されるものではなく、ＨＥＭＴ構造であればよく、例えばＧａＮキャップ層が無い構造を使うことも可能である。
さらに本実施形態において、前記基板２１として、半絶縁性ＳｉＣ基板の代わりに導電性ＳｉＣ基板やサファイヤ基板を使うことも可能である。
また本実施例において前記ゲート電極４６はＮｉに限定されるものではなく、ＣｕやＰｄ，Ｐｔなど、窒化物半導体膜との間でショットキー接合を生じる金属膜を使うことが可能である。
なお、以上の説明では、半導体装置をＨＥＭＴとして説明したが、本発明はＭＥＳＦＥＴなど、他の化合物半導体装置においても適用可能である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、窒化物半導体をキャリア走行層とする高出力電界効果トランジスタにおいて、ゲート電極側壁面を、少なくともドレイン電極の側において、パッシベーション膜とは異なる組成の絶縁膜により覆うことにより、ゲート電極とドレイン領域との間に生じるゲートリーク電流を効率的に抑制することが可能となる。

Claims (13)

  1. 窒化物半導体よりなるキャリア走行層を含む半導体積層構造と、
    前記半導体積層構造上に、前記キャリア走行層中のチャネル領域に対応して形成され、第１の側に第１の側壁面を、第２の側に第２の側壁面を有するゲート電極と、
    前記ゲート電極上に直接に形成され、前記第１および第２の側壁面のうち、少なくとも一方を覆う絶縁膜と、
    前記半導体積層構造上、前記ゲート電極の前記第１の側に形成された第1のオーミック電極と、
    前記半導体積層構造上、前記ゲート電極の前記第２の側に形成された第２のオーミック電極と、
    前記半導体積層構造の表面のうち、前記第１のオーミック電極と前記ゲート電極の間の領域を覆うように前記第１のオーミック電極から前記ゲート電極に向かって延在する第１の部分と、前記半導体積層構造表面のうち、前記第２のオーミック電極と前記ゲート電極の間の領域を覆うように前記第２のオーミック電極から前記ゲート電極に向かって延在する第２の部分とを含むパッシベーション膜と、
    よりなり、
    前記絶縁膜は少なくとも前記第１および第２のパッシベーション膜部分に接し、前記パッシベーション膜とは異なる組成を有する電界効果トランジスタ。
  2. 前記前記絶縁膜は、前記ゲート電極を構成する金属元素の酸化物、窒化物または弗化物よりなる請求項１記載の電界効果トランジスタ。
  3. 前記前記絶縁膜は、前記ゲート電極を構成する金属元素の酸化物、窒化物または弗化物よりなる層を含む多層膜である請求項１記載の電界効果トランジスタ。
  4. 前記絶縁膜は、酸化アルミニウム、窒化アルミニウム、酸化ガリウム、酸化ニッケル、フッ化ニッケル、酸化銅のいずれかよりなる請求項１記載の電界効果トランジスタ。
  5. 前記絶縁膜は、０．５ｎｍ以上、５００ｎｍ以下の膜厚を有する請求項１記載の電界効果トランジスタ。
  6. 前記絶縁膜は、前記ゲート電極の前記第１および第２の側壁面および上面を、連続して覆うように形成されている請求項１記載の電界効果トランジスタ。
  7. 前記パッシベーション膜は、シリコン窒化膜またはシリコン酸化膜よりなる請求項１記載の電界効果トランジスタ。
  8. 前記電子走行層は、ＧａＮ，ＡｌＮ，ＩｎＮのいずれかよりなる請求項１記載の電界効果トランジスタ。
  9. 前記半導体装置はＨＥＭＴであり、前記半導体積層構造は、前記キャリア走行層上に窒化物半導体よりなるキャリア供給層を有し、前記キャリア走行層中には二次元キャリアガスが形成される請求項１記載の電界効果トランジスタ。
  10. 前記半導体積層構造中、前記キャリア供給層と前記ゲート電極との間には、Ａｌを含まない窒化物半導体層が形成されている請求項１記載の電界効果トランジスタ。
  11. キャリア走行層を含む半導体構造上に、ゲート電極と、ソース電極と、ドレイン電極を有する電界効果トランジスタの製造方法であって、
    前記半導体積層構造上に前記ゲート電極を形成する工程と、
    前記半導体積層構造上に、前記ゲート電極を覆うようにパッシベーション膜を形成する工程と、
    前記パッシベーション膜中に、前記ゲート電極を露出する開口部を形成する工程と、
    前記露出されたゲート電極上に、前記パッシベーション膜とは異なる組成の絶縁膜を、前記絶縁膜が少なくとも前記ゲート電極の側壁面のうち、前記ドレイン電極に面する側の側壁面を覆うように形成する工程と、
    よりなる電界効果トランジスタの製造方法。
  12. キャリア走行層を含む半導体構造上に、ゲート電極と、ソース電極と、ドレイン電極を有する電界効果トランジスタの製造方法であって、
    前記半導体積層構造上に前記ゲート電極を形成する工程と、
    前記露出されたゲート電極上に絶縁膜を、前記絶縁膜が少なくとも前記ゲート電極の側壁面のうち、前記ドレイン電極に面する側の側壁面を覆うように形成する工程と、
    前記半導体積層構造上に、前記絶縁膜を形成された前記ゲート電極を覆うように、前記絶縁膜とは異なる組成のパッシベーション膜を形成する工程と、
    よりなる電界効果トランジスタの製造方法。
  13. 前記絶縁膜は、前記ゲート電極の酸化処理、窒化処理、弗化処理のいずれかにより形成されることを特徴とする請求項１２記載の電界効果トランジスタの製造方法。
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