JPWO2004081945A1 - 半導体記憶装置、および半導体記憶装置の制御方法 - Google Patents

Abstract

通常のアクセス動作速度およびチップ面積を維持しながら、低消費電流でビット線のイコライズ動作が可能な半導体記憶装置、およびその制御方法を提供することを目的とする。シェアードセンスアンプ方式の半導体記憶装置において、選択メモリブロックの連続するｋ回のワード線選択のうち、（ｋ−１）回以下の所定回数において、ワード線選択後のイコライズ部の活性期間に、非選択メモリブロックのビット線分離ゲートが導通状態とされる。また、センスアンプ電源供給線とビット線との配線負荷成分に応じて、負荷成分の高い配線をイコライズする回路の方をより高い電圧レベルで駆動することにより、電源供給線とビット線とが同等の時間でイコライズされ、センスアンプ内のショートを防止できる。

Description

本発明は半導体記憶装置およびその制御方法に関し、特にビット線のイコライズ動作についての改善を図った半導体記憶装置およびその制御方法に関するものである。

ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）等の半導体記憶装置には、２つのメモリブロックで１つのセンスアンプ群を共有するシェアードセンスアンプ方式が使用されるものがある。この場合、選択されないメモリブロック内のビット線とセンスアンプとを分離するために、ビット線分離ゲート（ＢＴ）が備えられている。
第１０図は、シェアードセンスアンプ方式の一部を示す図である。ビット線ＢＬＺと相補ビット線ＢＬＸとの間にはセンスアンプＳ／Ａが接続され、各々隣接するメモリブロックＢＬＫ１、ＢＬＫ２によって共有されている。分離ゲートＢＴＬ、ＢＴＲは各々対応するメモリブロックＢＬＫ１、ＢＬＫ２とセンスアンプＳ／Ａとの間に接続され、対応する分離ゲート制御信号ｓｂｌｔｌｘおよびｓｂｌｔｒｘに応答して、導通／非導通を行なう。なお、ビット線のイコライズは、センスアンプ側に備えられたイコライズ回路１５０により行われる。
ここで、第１０図に示す代替センスアンプＳ／ＡｓをセンスアンプＳ／Ａに代えて用いる場合もある。前述のセンスアンプＳ／Ａでは、センスアンプ活性線ＰＳＡに内部降圧電圧Ｖｃｃが供給されると共に、センスアンプ活性線ＮＳＡに接地電圧Ｖｓｓが供給されて、センスアンプＳ／Ａがアクティブ状態とされる構造である。一方代替センスアンプＳ／Ａｓでは、トランジスタＴｒ９にローレベルの代替センスアンプ活性信号ＬＥＸ、トランジスタＴｒ１０にハイレベルの代替センスアンプ活性信号ＬＥＺが入力された時に、代替センスアンプＳ／ＡｓにＶｃｃおよびＶｓｓが供給されアクティブ状態とされる構造である。
第１１図は、セルフリフレッシュ動作を示すタイミングチャートである。セルフリフレッシュイネーブル信号ＳＲＥＦＥの“ハイ”レベル（アクティブ）に応じてセルフリフレッシュ動作が行われる。ブロックＢＬＫ１をセルフリフレッシュする期間中は、制御信号ｓｂｌｔｌｘを“ハイ”レベルに維持して、分離ゲートＢＴＬを導通状態とし、ブロックＢＬＫ１内のビット線ＢＬＬＺ、ＢＬＬＸとセンスアンプＳ／Ａが接続されるビット線ＢＬＺ、ＢＬＸとを接続し続ける。その期間、内部ＲＡＳ信号である／ＲＡＳの“ロー”レベル遷移に応答してワード線ｓｗ１０、ｓｗ１１、…を順次活性化して、ビット線ＢＬＬＺ、ＢＬＬＸをリストアすると共に、／ＲＡＳの“ハイ”レベル遷移に応答してワード線ｓｗ１０、ｓｗ１１、…を非活性にしてビット線ＢＬＬＺ、ＢＬＬＸをイコライズする。
また非選択ブロックＢＬＫ２側の分離ゲートＢＴＲは、／ＲＡＳが“ハイ”レベルの期間ごとに、すなわち、ＢＬＫ１のビット線がイコライズされる期間ごとに、制御信号ｓｂｌｔｒｘが“ハイ”レベルとされて分離ゲートＢＴＲが導通状態とされる。これにより、非選択ブロックＢＬＫ２のビット線ＢＬＲＺ、ＢＬＲＸは、ビット線ＢＬＺ、ＢＬＸに接続されてイコライズされる。逆にブロックＢＬＫ２をセルフリフレッシュする時は、ブロックＢＬＫ１に対して同様のイコライズ制御が行われる。以下同様の動作をそれぞれのブロックに対して行うことにより、全てのメモリセルに対してセルフリフレッシュが完了する。
一方、特許文献１、２に開示されるように、第１２図に示す制御では、選択ブロック側メモリセルのリフレッシュ期間中において、非選択ブロック側の分離ゲートの制御信号を常に“ロー”レベルに保つ。このため、センスアンプＳ／Ａと非選択ブロック側のビット線とは選択ブロックのイコライズ期間中も接続されない。選択ブロックのイコライズごとに、非選択ブロックが接続される第１１図の場合とは異なり、非選択ブロックに接続されている分離ゲートのスイッチング動作が行われることはなく充放電電流の低減が図られる。
特許文献３、４に開示される半導体記憶装置では、ビット線分離ゲートでセンスアンプと区切られたメモリブロックごとに、ビット線イコライズ回路が備えられている。よって、非選択メモリブロックとセンスアンプとの間のビット線が非導通状態とされている期間においても、非選択メモリブロックに備えられたビット線イコライズ回路を用いてイコライズ動作が行われるため、ビット線電位のフローティング状態に伴う電位のずれを防止することができる。
また第１０図においては、ビット線イコライズ制御信号ＢＲＳと、センスアンプ活性線ＰＳＡ／ＮＳＡのイコライズ制御信号ＢＲＳＳとは、共に昇圧電圧Ｖｐｐと接地電圧Ｖｓｓとの間で制御される。外部電源電圧Ｖｄｄから昇圧された昇圧電圧Ｖｐｐで駆動することによりイコライズトランジスタの駆動能力を高め、イコライズ時間の短縮化を図っている。
また、近年の半導体記憶装置においては、センスアンプによるリストア動作の高速化または蓄積電荷に対する感度の向上を図るため、ビット線長を短く構成する場合がある。これによりビット線の配線容量が小さくなり、リストア時の消費電流の低減と共に、イコライズ時間の短縮が図られる。
なお、先行技術文献を以下に示す。
特許文献１ 特開平９−１６１４７７号公報
特許文献２ 特開平１０−２２２９７７号公報
特許文献３ 特開平８−１５３３９１号公報
特許文献４ 特開平９−４５８７９号公報
課題として、第１に非選択ブロックのビット線分離ゲートの制御に関する問題、第二にイコライズ制御に関する問題が挙げられる。
ビット線分離ゲートの制御に関する問題を述べる。第１０図、第１１図において、メモリブロックＢＬＫ１をセルフリフレッシュ動作の選択ブロックとする場合には、／ＲＡＳがハイレベルとなるイコライズ動作の期間ごとに、非選択ブロックＢＬＫ２側の分離ゲートＢＴＲの制御信号ｓｂｌｔｒｘがハイレベルとなる。よって分離ゲートＢＴＲのスイッチング動作がイコライズ期間ごとに繰り返し行われるため、充放電電流が増大し問題である。
また、ビット線分離ゲートでセンスアンプと区切られたメモリブロックごとにビット線イコライズ回路が備えられている半導体記憶装置では、第１２図に示すように非選択ブロックの分離ゲートを非導通状態に維持するとしても、非選択ブロックのビット線電位がフローティング状態になり電位がずれてしまうことはない。しかし第１０図のイコライズ回路１５０の様に、センスアンプにイコライズ回路が備えられる回路構成に比して、メモリブロックごとにビット線イコライズ回路が備えられている回路構成では構成素子数が増加する。多数のビット線を備えている半導体記憶装置においては、ビット線イコライズ回路の構成素子増加によるチップ占有面積の増大は問題である。
次にイコライズ制御に関する問題を述べる。第１０図の回路において、ビット線イコライズ制御信号ＢＲＳおよびセンスアンプ活性線ＰＳＡ／ＮＳＡのイコライズ制御信号ＢＲＳＳの駆動振幅による消費電流の低減、および昇圧電圧Ｖｐｐを発生する昇圧回路（不図示）での消費電流の低減を図るため、駆動振幅を昇圧電圧Ｖｐｐと接地電圧Ｖｓｓ間から、内部降圧電圧Ｖｃｃと接地電圧Ｖｓｓ間へ変更することも考えられる。しかしながらこの場合第１３図に示す様に、イコライズトランジスタの駆動能力が不足し、センスアンプ活性線ＰＳＡとＮＳＡとの間、ビット線ＢＬＺとＢＬＸとの間のイコライズ終了時間がＴ１からＴ２へ延びてしまうおそれがある。その結果、サイクルタイム内にイコライズ動作が完了せず、データの破壊が発生してしまうおそれがあり問題である。またデータの破壊を発生させないためには、イコライズ速度の低下に合わせてサイクルタイムの仕様を緩和することが必要であるが、アクセス動作速度が低下し問題である。
そこで、ビット線長を短くすることで配線容量を低容量化してイコライズ速度を高速化する場合を考える。この場合センスアンプ活性線ＰＳＡ、ＮＳＡの配線容量は不変であるため、第１４図に示すように、センスアンプ活性線ＰＳＡ、ＮＳＡ間と、ビット線ＢＬＺ、ＢＬＸ間とのイコライズ動作の時間差が生じて、センスアンプのトランジスタを介してショートの異常電流が流れるおそれがある。センスアンプトランジスタのソース端子電圧であるセンスアンプ活性線ＰＳＡ、ＮＳＡの電圧レベルに比して、ゲート端子電圧であるビット線ＢＬＺ、ＢＬＸの電圧レベルが、しきい値電圧以上離れてしまう期間があるからである。その結果、消費電流の低減が図れず問題である。
また第１０図において、センスアンプＳ／Ａに代えて、代替センスアンプＳ／Ａｓを用いる場合の問題点を述べる。メモリブロックＢＬＫ１が選択ブロックとされた場合に、メモリブロックＢＬＫ１内のビット線ＢＬＬＺ、ＢＬＬＸのイコライズ終了時間と、センスアンプの接続されたビット線ＢＬＺ、ＢＬＸのイコライズ終了時間との間に時間差が生じる場合がある。
ビット線ＢＬＬＺ、ＢＬＬＸは分離ゲートＢＴＬを介してイコライズが行われる。また、分離ゲートＢＴＬは、デバイスの集積化上の要請からトランジスタサイズが制限される場合があり、オン抵抗の影響により、分離ゲートを介したイコライズに時間がかかる場合がある。そして、最も遅いイコライズ時間に合わせてサイクルタイムの仕様が決定されるため、イコライズ時間差が存在すると、半導体記憶装置の本来の性能を発揮することが難しくなり問題である。
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、通常のアクセス動作速度およびチップ面積を維持しながら、低消費電流でビット線のイコライズ動作が可能な半導体記憶装置、およびその制御方法を提供することを目的とする。

前記目的を達成するためになされた請求項１に係る半導体記憶装置では、選択されるワード線に応じてビット線に記憶情報が読み出される、第１および第２メモリブロックと、第１および第２メモリブロック内の第１および第２ビット線ごとに共用されるセンスアンプとを備えており、第１ビット線とセンスアンプとの接続・分離の制御を行う第１分離ゲートと、第２ビット線をイコライズするイコライズ部とを備えている。
請求項１に係る半導体記憶装置では、第２メモリブロックに対してアクセス動作が行われる際、連続するｋ回のワード線選択のうち（ｋ−１）回以下の所定回数において、ワード線選択後のイコライズ部の活性期間に、第１分離ゲートが第１ビット線とセンスアンプとが接続状態とされる。
また、請求項１３に係る半導体記憶装置の制御方法では、第２メモリブロックに対してアクセス動作が行われる際、第２ビット線について、ワード線選択に引き続くリストア動作とその後のイコライズ動作が連続して繰り返し行われる選択ブロックアクセスステップと、選択ブロックアクセスステップにおけるｋ回のうち（ｋ−１）回以下の所定回数のイコライズ動作において、第１ビット線とセンスアンプとを接続状態とする非選択ブロックイコライズステップとを有する。
これにより、非選択ブロックの第１分離ゲートのスイッチング回数を減少させることにより、スイッチング動作による充放電電流の低減を図ることができる。
請求項２に係る半導体記憶装置では、請求項１に記載の装置において、また請求項１４に係る半導体記憶装置の制御方法では、請求項１３に記載の半導体記憶装置の制御方法において、第２メモリブロックに対するアクセス動作期間に応じて第２ビット線とセンスアンプとを接続する第２分離ゲートを備え、イコライズ部は、第２分離ゲートに対して第２メモリブロック側またはセンスアンプ側の少なくとも何れか一方に配置されることを特徴とする。
これにより、第２分離ゲートが第２ビット線とセンスアンプとを接続する期間に合わせてイコライズ部の配置を行えば、イコライズ部により第１ビット線をイコライズできる。すなわち、ワード線選択に加えてイコライズ期間においても第２ビット線とセンスアンプとが接続されていれば、イコライズ部はセンスアンプ側の他、第２メモリブロック側に配置してもよい。
請求項３に係る半導体記憶装置では、請求項１に記載の装置において、第１分離ゲートの活性化は、第２メモリブロックにおいて、連続して選択されるｋ本のワード線を識別するアドレスが、所定の論理組み合わせとなることに応じて行われることを特徴とする。また請求項１５に係る半導体記憶装置の制御方法では、請求項１３に記載の半導体記憶装置の制御方法において、第１ビット線とセンスアンプとの接続は、選択ブロックアクセスステップにおいて連続するｋ回のワード線選択を識別するアドレスの、所定の論理組み合わせに応じて行われることを特徴とする。
請求項４に係る半導体記憶装置では請求項１に記載の装置において、第１分離ゲートの活性化は、第２メモリブロックにおいて連続して選択されるｋ本のワード線を識別するアドレスに対して、１ビット上位のアドレスが論理状態を遷移することに応じて行われることを特徴とする。
また、請求項１６に係る半導体記憶装置の制御方法では、請求項１３に記載の半導体記憶装置の制御方法において、第１ビット線とセンスアンプとの接続は、選択ブロックアクセスステップにおいて連続するｋ回のワード線選択を識別するアドレスに対して１ビット上位のアドレスが、論理状態を遷移することに応じて行われることを特徴とする。
これにより、前記の非選択ブロックの第１分離ゲートのスイッチング回数、または第１ビット線とセンスアンプとの接続回数を所望の回数にすることができる。
請求項５に係る半導体記憶装置では、請求項１乃至４の少なくとも何れか１項に記載の半導体記憶装置において、そして請求項１７に係る半導体記憶装置の制御方法では、請求項１３乃至１６の少なくとも何れか１項に記載の半導体記憶装置の制御方法において、第２メモリブロックのアクセス動作は、リフレッシュ動作であり、連続するｋ本のワード線を選択するアドレスは、リフレッシュアドレスであることを特徴とする。
また請求項６に係る半導体記憶装置では、請求項１乃至４の少なくとも何れか１項に記載の半導体記憶装置において、そして請求項１８に係る半導体記憶装置の制御方法では、請求項１３乃至１６の少なくとも何れか１項に記載の半導体記憶装置の制御方法において、第２メモリブロックのアクセス動作は、ワード線の切り替えを含む連続アクセス動作であり、連続するｋ本のワード線を選択するアドレスは、ローアドレスまたはその一部であることを特徴とする。
これにより、非選択ブロックの第１分離ゲートのスイッチング回数または第１ビット線とセンスアンプとの接続回数を制御するための、専用のタイミング信号を入力または生成する必要はない。
請求項７に係る半導体記憶装置では、ビット線に読み出される記憶情報をビット線ごとに備えられる複数のセンスアンプにより増幅する際、複数のセンスアンプに共通に接続される２本の電源供給線に対して電源電圧を供給するセンスアンプ活性部を備えており、第１電圧により活性化して電源供給線をイコライズする第１イコライズ部と、第２電圧により活性化してビット線をイコライズする第２イコライズ部とを備えている。
増幅後のイコライズ動作において、センスアンプ活性部により電源供給線に対する電源電圧供給を遮断すると共に、第１および第２イコライズ部を活性化する際、電源供給線の配線負荷成分に比して、ビット線の配線負荷成分が小なる場合、第１電圧を、第２電圧に比して高い電圧レベルとし、電源供給線の配線負荷成分に比して、ビット線の配線負荷成分が大なる場合、第１電圧を、第２電圧に比して低い電圧レベルとすることにより、電源供給線とビット線とが、同等の時間でイコライズされる。
請求項１９に係る半導体記憶装置の制御方法は、ビット線に読み出される記憶情報をビット線ごとに備えられる複数のセンスアンプにより増幅する際に、複数のセンスアンプに共通に接続される２本の電源供給線に対して電源電圧が供給される半導体記憶装置の制御方法である。
電源供給線に対する電源電圧供給を遮断する電圧供給遮断ステップと、電源供給線の配線負荷成分に比してビット線の配線負荷成分が小なる場合、電源供給線が第１電圧により制御されてイコライズされると共に、ビット線が第１電圧に比して低い電圧レベルの第２電圧により制御されてイコライズされ、一方、電源供給線の配線負荷成分に比してビット線の配線負荷成分が大なる場合、電源供給線が第１電圧により制御されてイコライズされると共に、ビット線が第１電圧に比して高い電圧レベルの第２電圧により制御されてイコライズされることにより、電源供給線およびビット線が、同等の時間でイコライズされるイコライズステップとを有することを特徴とする。
これにより、各々の配線負荷成分に応じて、第１，第２電圧によりイコライズされるため、イコライズ時間にずれが生じることがない。このため、センスアンプのトランジスタを介してショートの異常電流が流れるおそれがある問題を解決する事ができ、電流消費が削減できる。また、第１電圧と第２電圧の電圧値が同じ場合に比して、本発明では第１電圧と第２電圧のどちらか一方の電圧をさらに下げることが可能であり、高い電圧で制御する場合に比して消費電流を抑えることが可能である。
請求項８に係る半導体記憶装置では、請求項７に記載の装置において、ビット線を、センスアンプに接続される内側ビット線部と記憶情報が読み出される外側ビット線部とに分離する分離ゲートを備え、第２イコライズ部は、内側ビット線部に備えられる内側イコライズ部、または外側ビット線部に備えられる外側イコライズ部の少なくとも何れか一方として配置されることを特徴とする。
イコライズ動作は、内側ビット線部、または外側ビット線部の少なくとも何れか一方を起点として行われる。
また請求項２０に係る半導体記憶装置の制御方法では、請求項１９に記載の半導体記憶装置の制御方法において、ビット線がセンスアンプに接続される内側ビット線部と、記憶情報が読み出される外側ビット線部とを備えて構成される場合、イコライズステップは、内側ビット線部、または外側ビット線部の少なくとも何れか一方を起点として行われることを特徴とする。
これにより、イコライズ部の配置を適宜組み合わせることが可能である。このとき、イコライズ部の占める面積を減少させる組み合わせを選択することが可能であり、チップ面積の縮小が図れる。
請求項９に係る半導体記憶装置では、ビット線に読み出される記憶情報をビット線ごとに備えられる複数のセンスアンプにより増幅し、センスアンプごとに電源電圧の供給制御を行うセンスアンプ活性部を備えている。
そして、ビット線を、センスアンプに接続される内側ビット線部と記憶情報が読み出される外側ビット線部とに分離する分離ゲートと、第１電圧により活性化して内側ビット線部をイコライズする内側イコライズ部と、第２電圧により活性化して、外側ビット線部をイコライズする外側イコライズ部とを備えている。
増幅後のイコライズ動作において、センスアンプ活性部による電源電圧供給を遮断すると共に、内側および外側イコライズ部を活性化する際、内側ビット線部の配線負荷成分に比して、外側ビット線部の配線負荷成分が小なる場合、第１電圧を、第２電圧に比して高い電圧レベルとし、内側ビット線部の配線負荷成分に比して、外側ビット線部の配線負荷成分が大なる場合、第１電圧を、第２電圧に比して低い電圧レベルとすることにより、内側および外側ビット線部が、同等の時間でイコライズされる。
また、請求項２１に係る半導体記憶装置の制御方法では、外側ビット線部と内側ビット線部とを接続した上で、外側ビット線部に読み出される記憶情報を、内側ビット線部を介してセンスアンプに伝播して増幅する増幅ステップをもつ。さらに、増幅ステップ後のイコライズ動作において、内側ビット線部の配線負荷成分に比して、外側ビット線部の配線負荷成分が小なる場合、内側ビット線部が、第１電圧により制御されてイコライズされると共に、外側ビット線部が、第１電圧に比して低い電圧レベルの第２電圧により制御されてイコライズされ、一方、内側ビット線部の配線負荷成分に比して、外側ビット線部の配線負荷成分が大なる場合、内側ビット線部が、第１電圧により制御されてイコライズされると共に、外側ビット線部が、第１電圧に比して高い電圧レベルの第２電圧により制御されてイコライズされることにより、内側および外側ビット線部が、同等の時間でイコライズされるイコライズステップと、を有することを特徴とする。
これにより、内側および外側ビット線部が同等の時間でイコライズされることで、イコライズ時間のより長い方に律速されて本来の動作性能を実現できなくなるおそれがある問題を解決することができる。また、第１電圧と第２電圧の電圧値が同じ場合に比して、本発明では第１電圧と第２電圧のどちらか一方の電圧をさらに下げることが可能であり、高い電圧で制御する場合に比して消費電流を抑えることが可能である。
請求項１０に係る半導体記憶装置では、請求項８または９に記載の半導体記憶装置において、ビット線は、２本を１対としてセンスアンプにより差動増幅され、内側および外側イコライズ部は、対をなす内側および外側ビット線部をショートするショート部を備えると共に、内側または外側イコライズ部のうち少なくとも何れか一方は、内側または外側ビット線部をイコライズ電圧にバイアスするバイアス部を備えることを特徴とする。
また、請求項２２に係る半導体記憶装置の制御方法では、請求項２０または２１に記載の半導体記憶装置の制御方法において、イコライズステップは、対をなす内側および外側ビット線部をショートするショートステップと、内側または外側ビット線部のうち少なくとも何れか一方をイコライズ電圧にバイアスするバイアスステップとを有することを特徴とする。
これにより、ショート部またはショートステップにより、対となるビット線をショートした上で、適宜に備えられたバイアス部、またはバイアスステップにより、ショートされたビット線対をイコライズ電圧に維持することができる。
請求項１１に係る半導体記憶装置では、請求項７に記載の半導体記憶装置において、第１イコライズ部は、電源供給線の間を接続する少なくとも１つのＭＯＳトランジスタを備え、該ＭＯＳトランジスタは、ゲート端子に第１電圧が印加されることにより導通して活性化されることを特徴とする。
請求項１２に係る半導体記憶装置では、請求項７乃至１０の少なくともいずれか１項に記載の半導体記憶装置において、第２イコライズ部、または内側イコライズ部および外側イコライズ部は、ビット線、または内側ビット線および外側ビット線とイコライズ電圧の供給源との間を接続する、少なくとも１つのＭＯＳトランジスタ、または、ビット線、または内側ビット線および外側ビット線が２本１対として構成される場合には線間を接続する、少なくとも１つのＭＯＳトランジスタの、少なくとも何れか一方を備え、該ＭＯＳトランジスタは、ゲート端子に第２電圧が印加されることにより導通して活性化されることを特徴とする。
これにより、ゲート端子に印加される第１または第２電圧に応じて、イコライズに必要な駆動能力を調整することができる。また、イコライズ部のＭＯＳトランジスタ数および配置を適宜組み合わせることが可能である。このとき、イコライズ部の占める面積を減少させる組み合わせを選択することが可能であり、チップ面積の縮小が図れる。

第１図は、第１実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。
第２図は、本第１実施形態での非選択メモリブロックの分離ゲートの制御回路図である。
第３図は、第１実施形態の半導体記憶装置の動作を表すタイミングチャートである。
第４図は、第１実施形態のビット線間のイコライズ時間と、センスアンプ活性線間のイコライズ時間との関係を示す図である。
第５図は、第２実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。
第６図は、第３実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。
第７図は、第４実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。
第８図は、第５実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。
第９図は、第６実施形態の内側ビット線間のイコライズ時間と、外側ビット線間のイコライズ時間との関係を示す図である。
第１０図は、従来技術のシェアードセンスアンプ方式の一部を示す図である。
第１１図は、従来技術の半導体記憶装置の動作を表すタイミングチャートである。
第１２図は、従来技術の半導体記憶装置の動作を表す第二のタイミングチャートである。
第１３図は、従来技術のビット線間のイコライズ時間と、センスアンプ活性線間のイコライズ時間との関係を示す図である。
第１４図は、従来技術のビット線間のイコライズ時間と、センスアンプ活性線間のイコライズ時間との関係を示す第二の図である。

以下、本発明の半導体記憶装置、およびその制御方法について具体化した実施形態を第１図乃至第９図に基づき図面を参照しつつ詳細に説明する。
第１図は、第１実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。非選択メモリブロックの分離ゲートの制御、およびビット線のイコライズ制御に関する実施形態である。
最初にビット線分離ゲートの制御方法について説明する。シェアードセンスアンプ方式では、選択されないメモリブロック内のビット線とセンスアンプが繋がるビット線とを分離するために、ビット線分離ゲートが備えられている。分離ゲートＢＴＬは、メモリブロックＢＬＫ１のビット線ＢＬＬＺ、ＢＬＬＸとセンスアンプＳ／Ａに接続されるビット線ＢＬＺ、ＢＬＸとを接続する。同様に分離ゲートＢＴＲは、ビット線ＢＬＲＺ、ＢＬＲＸとビット線ＢＬＺ、ＢＬＸとを接続する。ここで、ビット線分離ゲートＢＴＬ−ＢＴＲ間に挟まれたビット線ＢＬＺ、ＢＬＸを内側ビット線部と、ビット線ＢＬＬＺ、ＢＬＬＸおよびＢＬＲＺ、ＢＬＲＸを外側ビット線部と呼ぶ場合があるとする。
ＢＬＴ生成回路１０３にはメモリブロックを識別するアドレスＡｄｄ、ビット線分離ゲートを制御する信号ＢＴおよびｎ／ｋ活性制御信号φが入力され、出力としてビット線分離ゲート制御信号ｓｂｌｔｌｘおよびｓｂｌｔｒｘが出力される。分離ゲートＢＴＬ、ＢＴＲは、ＮＭＯＳトランジスタで構成されており、ハイレベルのビット線分離ゲート制御信号ｓｂｌｔｌｘおよびｓｂｌｔｒｘが分離ゲートに入力された時に導通状態とされ、ローレベルのビット線分離ゲート制御信号が入力された時に非導通状態とされる。
メモリセルへのアクセス前の段階には、ビット線ＢＬＸ−ＢＬＺ間、ＢＬＬＺ−ＢＬＬＸ間およびＢＬＲＺ−ＢＬＲＸ間をショートしてイコライズ電圧Ｖｐｒに初期化しておく必要があり、これをビット線のイコライズ動作という。また、センスアンプ活性線ＰＳＡ−ＮＳＡ間も同様にイコライズ電圧Ｖｐｒに初期化しておく必要があり、これをセンスアンプ活性線ＰＳＡ、ＮＳＡのイコライズ動作という。
ビット線ＢＬＸおよびＢＬＺは、ビット線分離ゲートによりメモリブロックＢＬＫ１、ＢＬＫ２と分離されている。そのビット線ＢＬＺおよびＢＬＸにビット線イコライズ回路１０７は備えられており、ＮＭＯＳトランジスタＴｒ６乃至Ｔｒ８で構成されている。ビット線ＢＬＺ−ＢＬＸ間はトランジスタＴｒ６を介して接続されており、イコライズ電圧ＶｐｒはトランジスタＴｒ７、Ｔｒ８を介してビット線ＢＬＺおよびＢＬＸへ接続されている。トランジスタＴｒ６乃至Ｔｒ８のゲートには、ビット線イコライズ制御信号ＢＲＳが接続されている。
ここで、内側ビット線部に備えられるイコライズ回路を内側イコライズ部、外側ビット線部に備えられるイコライズ回路を外側イコライズ部と呼ぶ場合があるとする。
ＰＳＡ／ＮＳＡイコライズ回路１１１はＮＭＯＳトランジスタＴｒ３乃至Ｔｒ５で構成され、その回路構成はビット線イコライズ回路１０７と同様である。そしてトランジスタＴｒ３乃至Ｔｒ５のゲートには、ＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳが接続されている。
ＥＱ生成回路１０８の出力であるイコライズ制御信号ＥＱは、インバータゲート１０９および１１０を介して、ＰＳＡ／ＮＳＡイコライズ回路１１１およびビット線イコライズ回路１０７へ入力される。またＬＥ生成回路１１５からはセンスアンプ活性信号ＬＥがＮＭＯＳトランジスタＴｒ２に入力され、インバータゲートにより反転された／ＬＥがＰＭＯＳトランジスタＴｒ１へ入力される。
ＥＱ生成回路１０８から、ローレベルのイコライズ制御信号ＥＱがインバータゲート１０９、１１０へ入力されると、インバータゲート１０９からは昇圧電圧ＶｐｐのハイレベルのＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳが、インバータゲート１１０からは昇圧電圧Ｖｐｐまたは内部降圧電圧Ｖｃｃのハイレベルのビット線イコライズ制御信号ＢＲＳが出力される。ハイレベルのビット線イコライズ制御信号ＢＲＳがビット線イコライズ回路１０７へ入力されると、ＮＭＯＳトランジスタＴｒ６が導通しビット線ＢＬＸとＢＬＺがショートされると同時に、ＮＭＯＳトランジスタＴｒ７、Ｔｒ８が導通しビット線ＢＬＸとＢＬＺがイコライズ電圧Ｖｐｒへ充電されることでビット線が初期化される。また同様に、ハイレベルのＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳが、ＰＳＡ／ＮＳＡイコライズ回路１１１へ入力されると、センスアンプ活性線ＰＳＡ、ＮＳＡがイコライズ電圧Ｖｐｒへ初期化される。
メモリブロックＢＬＫ１が選択される場合、ワード線ｓｗ１０…のうちのいずれか１本の選択されたワード線に接続されているメモリセルの電荷（情報）を、ビット線ＢＬＬＺまたはＢＬＬＸに伝達する。このとき、ビット線ＢＬＬＺおよびＢＬＬＸ間の電圧差は微小なため、センスアンプＳ／Ａにより差動増幅する必要がある。センスアンプにはセンスアンプ活性線ＰＳＡ、ＮＳＡが接続されており、それぞれトランジスタＴｒ１およびＴｒ２を介して内部降圧電圧Ｖｃｃおよび接地電圧Ｖｓｓに接続されている。
ワード線ｓｗ１０…のうちのいずれか１本の選択されたワード線により選択されるメモリセルの電荷を、センスアンプＳ／Ａにより差動増幅して読み出すために、まず分離ゲートＢＴＬが導通状態、分離ゲートＢＴＲが非導通状態にされる。次に、ＬＥ生成回路１１５からハイレベルのセンスアンプ活性信号ＬＥが出力され、トランジスタＴｒ１、Ｔｒ２が導通状態とされる。これによりセンスアンプ活性線ＰＳＡへ内部降圧電圧Ｖｃｃが供給されると共に、センスアンプ活性線ＮＳＡへ接地電圧Ｖｓｓが供給されて、センスアンプＳ／Ａがアクティブ状態にされる。
そしてビット線ＢＬＬＺ、ＢＬＬＸのリストア後には、ＬＥ生成回路１１５からローレベルのセンスアンプ活性信号ＬＥが出力され、トランジスタＴｒ１、Ｔｒ２が非導通状態とされる。また、選択されたワード線が非活性にされてからビット線ＢＬＺ−ＢＬＸ間、およびセンスアンプ活性線ＰＳＡ−ＮＳＡ間のイコライズが前記イコライズ制御信号ＥＱのローレベルによって行なわれ、次のメモリセル電荷の読み出し準備が完了する。この時、非選択のメモリブロックＢＬＫ２におけるビット線ＢＬＲＺ−ＢＬＲＸもイコライズ電圧Ｖｐｒに維持されていることが必要である。
第２図は、非選択メモリブロックの分離ゲートの制御回路である。第３図は、第２図の分離ゲートの制御回路を第１図に適用する場合のタイミングチャートである。
第１図においてブロックＢＬＫ１が選択され、セルフリフレッシュ動作が行なわれる際、ワード線ｓｗ１０…が、その間にビット線ＢＬＬＺおよびＢＬＬＸのイコライズ動作を挟んで、順次活性化される。ｎ／ｋ活性制御信号φは、ｋ回のビット線イコライズ動作のうちｎ回（ｎ≦ｋ−１）について、非選択ブロックＢＬＫ２側のビット線分離ゲートＢＴＲを活性化させて、ビット線ＢＬＲＺ、ＢＬＲＸのイコライズを行う制御信号である。ブロックＢＬＫ１のワード線ｓｗ１０…は、「ｍ本目ワード線の活性化→ビット線ＢＬＬＺとＢＬＬＸとのイコライズ→ｍ＋１本目のワード線の活性化→ビット線ＢＬＬＺとＢＬＬＸとのイコライズ…」という様に、ワード線の活性化とイコライズを繰り返しながら順次活性化されていく。そのなかで、ｋ／ｎ本のワード線が活性化される度に、その直後のビット線のイコライズ期間で、分離ゲートＢＴＲが導通される。ブロックＢＬＫ２が選択されリフレッシュ動作を行うときは上記と逆の動作を行う。すなわち、ブロックＢＬＫ２のｋ／ｎ本のワード線が活性化される度に、その直後のビット線のイコライズ期間で、分離ゲートＢＴＬが導通される。
第２図において、ｎ／ｋ活性制御信号φの生成制御回路を示す。第２図の構成例では、各々分離ゲート１２１、ＢＴ制御回路１２３、論理部１２４を具備する。第２図では、ｎ＝ｋ／２^３の場合を示しており、８本のワード線の活性化ごとに分離ゲート１２１が導通する構成例である。ＢＴ制御回路１２３からローレベルのｎ／ｋ活性制御信号φがビット線分離ゲート１２１に入力された時に、分離ゲート１２１は非導通状態とされ、ハイレベルのｎ／ｋ活性制御信号φがビット線分離ゲート１２１に入力された時に、分離ゲート１２１は導通状態とされる。
ＢＴ制御回路１２３にはラッチ回路１２５が具備され、その両ノードＮ１、Ｎ２にはＮＭＯＳトランジスタが接地電圧Ｖｓｓとの間に接続されている。ノードＮ１側のＮＭＯＳにはセット信号ｓｅｔが、ノードＮ２側の直列接続のＮＭＯＳにはリセット信号ｒｓｔと制御信号ｎｏｒｓｔｘが入力される。信号φがローレベルとなるのはセット信号ｓｅｔがハイレベルとなりノードＮ１が接地電圧Ｖｓｓとされた時であり、選択メモリブロックでのアクセス動作時である。非選択ブロックへの分離ゲートは非導通となる。一方φ信号がハイレベルとなるのは、リセット信号ｒｓｔおよび制御信号ｎｏｒｓｔｘの両者がハイレベルとなりノードＮ２が接地電圧Ｖｓｓとされた時である。この時は、選択メモリブロックでのビット線イコライズ動作時であり、かつ、後述の論理部１２４での制御条件に合致したタイミングである。その時、非選択ブロックへの分離ゲート１２１は導通状態となる。
また論理部１２４のナンドゲート１２６からは下位３ビットのリフレッシュアドレスｒｆａｚ１乃至ｒｆａｚ３の論理積が反転して出力される。またノアゲート１２７からは、リフレッシュ動作制御信号ＲＥＮとナンドゲート１２６の出力信号との論理和が反転されて制御信号ｎｏｒｓｔｘが出力される。
リフレッシュ動作制御信号ＲＥＮはリフレッシュ動作中はローレベルである。この動作状態で、リフレッシュアドレスｒｆａｚ１乃至ｒｆａｚ３がすべてハイレベルの時のみノアゲート１２７からハイレベルの制御信号ｎｏｒｓｔｘが出力される。つまりリフレッシュアドレスが遷移していく８回のうち１回のみ論理部１２４の出力はハイレベルとされる。
論理部１２４の制御信号ｎｏｒｓｔｘは、ＢＴ制御回路１２３に入力される。リセット信号ｒｓｔは選択メモリブロックでのイコライズ期間ごとにハイレベルとされるが、制御信号ｎｏｒｓｔｘは前述の通り８回のイコライズ期間のうち１回しかハイレベルにされないため、φ信号も８回中１回しかハイレベルとされない。よって、８回のイコライズ動作につき１回だけ分離ゲート１２１が導通状態とされる。
また論理部１２４に代えて論理部１２８が用いられる場合もある。論理部１２８にはエッジ検出回路１２９が備えられ、リフレッシュ動作制御信号ＲＥＮおよびリフレッシュアドレスｒｆａｚ４が入力される。リフレッシュ動作制御信号ＲＥＮはリフレッシュ動作中はローレベルであり、このときエッジ検出回路１２９が動作状態となる。
リフレッシュアドレスｒｆａｚ４は、リフレッシュアドレスｒｆａｚ１乃至ｒｆａｚ３に対して１ビット上位のアドレスであり、ｒｆａｚ１乃至ｒｆａｚ３のすべての論理組み合わせ毎に、ハイレベルからローレベルまたはローレベルからハイレベルへと状態が遷移する。この状態の遷移に応じてエッジ検出回路１２９からはハイレベルのパルス波が出力され、制御信号ｎｏｒｓｔｘとしてＢＴ制御回路１２３へ入力される。リセット信号ｒｓｔおよび制御信号ｎｏｒｓｔｘの両者がハイレベルとなりノードＮ２が接地電圧Ｖｓｓとされた時、ｎ／ｋ活性制御信号φがハイレベルとされ、分離ゲート１２１が導通状態とされる。よって、論理部１２８が用いられた場合も、８回のイコライズ動作につき１回だけ分離ゲート１２１が導通状態とされる。
このように、分離ゲートの制御にリフレッシュアドレスを用いることで、新たに専用のタイミング信号を入力または生成する必要がなくなる。
第３図にタイミングチャートを示す。セルフリフレッシュイネーブル信号ＳＲＥＦＥの“ハイ”レベル（アクティブ）に応じてセルフリフレッシュ動作が行われる。ブロックＢＬＫ１がセルフリフレッシュされる期間中は、制御信号ｓｂｌｔｌｘが“ハイ”レベルに維持され、分離ゲートＢＴＬは導通状態とされ、ブロックＢＬＫ１のビット線ＢＬＬＺ、ＢＬＬＸとビット線ＢＬＺ、ＢＬＸとが接続され続ける。その期間、／ＲＡＳの“ロー”レベル遷移に応答してワード線ｓｗ１０…が順次活性化されてメモリセルにアクセスされ、ＢＬＬＺ、ＢＬＬＸをリストアすると共に、／ＲＡＳの“ハイ”レベル遷移に応答してワード線ｓｗ１０…が順次非活性とされてビット線ＢＬＬＺ、ＢＬＬＸがイコライズされる。
連続する８本のワード線についての活性化が終了するごとに、その後のイコライズ期間において、ビット線分離ゲート制御信号ｓｂｌｔｒｘが１回“ハイ”レベルとされて、分離ゲートＢＴＲが導通状態とされ、ビット線ＢＬＲＺ、ＢＬＲＸがビット線ＢＬＺ、ＢＬＸに接続される。そして、選択ブロックＢＬＫ１のビット線ＢＬＬＺ、ＢＬＬＸがイコライズされると共に、非選択ブロックＢＬＫ２のビット線ＢＬＲＺ、ＢＬＲＸもイコライズされる。
選択ブロックＢＬＫ１のイコライズ期間ごとに、非選択ブロックＢＬ Ｋ２側の分離ゲートの制御信号ｓｂｌｔｒｘが“ハイ”レベルとされる第１１図の従来技術に比して、第３図に示す第１実施形態では、非選択ブロックの分離ゲートのスイッチング回数を１／８に減少させることにより、スイッチング動作による充放電電流の低減が図られることが分かる。
また第３図に示す第１実施形態の分離ゲートの制御方式を用いれば、メモリブロックＢＬＫ１、ＢＬＫ２の両者にビット線イコライズ回路を備えることをせずに、第１図の様にセンスアンプＳ／Ａ側にビット線イコライズ回路を備える回路構成であっても、ビット線電位のフローティングによる問題を解決できる。よってチップ面積の増大を抑えつつ低消費電流動作により、ビット線電位のフローティングの問題を解決することが可能である。
もちろん、分離ゲートの活性制御信号φの活性化頻度は、第１実施形態で用いた１／８の値に限らず、各々の半導体記憶装置に応じて適宜に最適化が可能であることは言うまでもない。
そして、第２図の論理部１２４のナンドゲート１２６および論理部１２８のエッジ検出回路１２９に入力されるアドレスは、リフレッシュアドレスに限らず、例えばバースト動作等の連続アクセス時のアドレスも使用可能である。この時、ノアゲート１２７およびエッジ検出回路１２９に入力される信号はリフレッシュ動作制御信号ＲＥＮに代えて、連続アクセス制御信号等となる。
次に第１実施形態において、イコライズ回路の制御方法について説明する。
ビット線イコライズ回路１０７を制御する制御信号ＢＲＳの電圧と、ＰＳＡ／ＮＳＡイコライズ回路１１１を制御する制御信号ＢＲＳＳの電圧とを、各々のイコライズすべき配線容量に応じて設定すれば、ビット線ＢＬＺ−ＢＬＸ間と、センスアンプ活性線ＰＳＡ−ＮＳＡ間とのイコライズ時間差の発生を抑えられる。
第１図において、センスアンプ活性線ＰＳＡ／ＮＳＡのイコライズ制御信号ＢＲＳＳを出力するインバータゲート１０９には電圧レベル変換機能が備えられており、内部降圧電圧Ｖｃｃは昇圧電圧Ｖｐｐに変換されて供給されている。一方、ビット線イコライズ制御信号ＢＲＳを出力するインバータゲート１１０では、電圧レベル変換されずに内部降圧電圧Ｖｃｃが供給されている。
ビット線長を短くする一方で、センスアンプ活性線ＰＳＡ、ＮＳＡの線長は不変であるため、ビット線の配線容量は低下し、センスアンプ活性線の配線容量は不変となる。そのため、ビット線およびセンスアンプ活性線のイコライズ時間がビット線長の変更前後で変わらないようにする場合、ビット線イコライズ回路１０７に用いられるトランジスタの駆動能力に比して、ＰＳＡ／ＮＳＡイコライズ回路１１１に用いられるトランジスタの駆動能力を高くしなければならない。
第１実施形態では、ＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳに昇圧電圧Ｖｐｐを用い、ビット線イコライズ制御信号ＢＲＳに内部降圧電圧Ｖｃｃを用いている。その結果、第４図の実線部に示す様に、第一の効果としてビット線ＢＬＺ−ＢＬＸ間のイコライズ時間と、センスアンプ活性線ＰＳＡ−ＮＳＡ間のイコライズ時間との時間差を縮小することができる。ＢＬＺ−ＢＬＸ間とＰＳＡ−ＮＳＡ間とが同等なタイミングでイコライズされることにより、イコライズに伴うセンスアンプＳ／Ａ内のショートの異常電流を防止することができ電流消費が削減できる。第二の効果として、制御信号ＢＲＳに昇圧電圧Ｖｐｐではなく内部降圧電圧Ｖｃｃを用いることで、ＢＬＺ−ＢＬＸ間およびＰＳＡ−ＮＳＡ間のイコライズ時間が増大することなく、昇圧電圧Ｖｐｐによるイコライズ回路のトランジスタの駆動消費電流が削減できる。加えて、昇圧回路（不図示）の消費電流も削減できる。
もちろん、ビット線の配線容量がセンスアンプ活性線の配線容量よりも増大する等の理由により、ＢＬＺ−ＢＬＸ間とＰＳＡ−ＮＳＡ間とのイコライズ時間差の関係が逆転した場合には、制御信号ＢＲＳに用いる電圧を内部降圧電圧Ｖｃｃから昇圧電圧Ｖｐｐへ、制御信号ＢＲＳＳに用いる電圧を昇圧電圧Ｖｐｐから内部降圧電圧Ｖｃｃへ変更することにより、イコライズ時間差の縮小と電流消費の削減について同様の効果が得られる。
またイコライズ回路１０７、１１１を駆動する電源電圧の値は、本具体例で用いた昇圧電圧Ｖｐｐ、内部降圧電圧Ｖｃｃに限らない。例えば、各々の半導体記憶装置に応じて、外部電圧Ｖｄｄ、昇圧電圧Ｖｐｐおよび内部降圧電圧Ｖｃｃの任意の適宜な組み合わせを用いて、イコライズ回路１０７、１１１を駆動することが可能である。
さらに、第１実施形態で使用した分離ゲートの制御方法と、イコライズ回路の制御方法を合わせて実施すれば、メモリセル面積の増大とアクセス動作速度低下を抑えつつ、さらに低消費電流化を図ることができる。
第５図の第２実施形態では、第１図に示す第１実施形態のビット線イコライズ回路１０７に代えて、２つのビット線イコライズ回路１３２、１３３を備え、それぞれビット線ＢＬＬＺとＢＬＬＸとの間、ビット線ＢＬＲＺとＢＬＲＸとの間に接続されている。ＢＲＳ生成回路１３１にはイコライズ制御信号ＥＱが入力され、電圧変換されたビット線イコライズ制御信号ＢＲＳＬ、ＢＲＳＲが出力され、それぞれビット線イコライズ回路１３２、１３３に入力される。ビット線イコライズ回路１３２、１３３の構成および動作は、イコライズ回路１０７（第１図）と同様である。非選択メモリブロックのビット線分離ゲートを非導通状態に維持する場合でも、ビット線電位のフローティングによるデータの破壊のおそれ等の問題を解決できる回路構成である。
そして第５図の回路構成においても、第１実施形態のイコライズ回路の制御方法を用いて第１実施形態と同様の効果を得ることが可能である。すなわち、ビット線ＢＬＬＺ、ＢＬＬＸ、ＢＬＲＺ、ＢＬＲＸのビット線長を従来よりも短く構成した場合、ＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳに昇圧電圧Ｖｐｐを用い、ビット線イコライズ制御信号ＢＲＳＬおよびＢＲＳＲに内部降圧電圧Ｖｃｃを用いればよい。
これにより、両者のイコライズ時間の時間差が縮小されて、イコライズに伴うセンスアンプＳ／Ａ内のショートの異常電流を防止することができ、電流消費が削減できる。加えてイコライズ制御信号ＢＲＳＬおよびＢＲＳＲに内部降圧電圧Ｖｃｃを用いることで、ビット線およびセンスアンプ活性線のイコライズ時間が増大することなく、昇圧電圧Ｖｐｐによるイコライズ回路のトランジスタの駆動消費電流が削減できる。加えて昇圧回路（不図示）の消費電流も削減できる。また、ビット線の配線容量がセンスアンプ活性線の配線容量よりも大きい場合には、制御信号ＢＲＳＬおよびＢＲＳＲに用いる電圧を内部降圧電圧Ｖｃｃから昇圧電圧Ｖｐｐへ、ＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳに用いる電圧を昇圧電圧Ｖｐｐから内部降圧電圧Ｖｃｃへ変更すれば、同様の効果が得られる。
第６図の第３実施形態では、第５図に示す第２実施形態のビット線イコライズ回路１３２、１３３に代えて、３つのビット線イコライズ回路１３４、１３５、１３６が使用され、それぞれビット線ＢＬＬＺとＢＬＬＸとの間、ビット線ＢＬＺとＢＬＸとの間、ビット線ＢＬＲＺとＢＬＲＸとの間に接続されている。またそれぞれビット線イコライズ制御信号ＢＲＳＬ、ＢＲＳ、ＢＲＳＲが入力されている。ビット線イコライズ回路１３４、１３５、１３６の構成および動作はイコライズ回路１０７（第１図）と同様である。非選択メモリブロックのビット線分離ゲートを非導通状態に維持する場合でも、ビット線電位のフローティングによるデータの破壊のおそれ等の問題を解決できる回路構成である。
第６図の回路構成においても、第１実施形態のイコライズ回路の制御方法を用いて第１実施形態と同様の効果を得ることが可能である。すなわち、ビット線ＢＬＬＺ、ＢＬＬＸ、およびＢＬＲＺ、ＢＬＲＸのビット線長を従来よりも短く構成した場合、制御信号ＢＲＳＳに昇圧電圧Ｖｐｐを用い、制御信号ＢＲＳ、ＢＲＳＬおよびＢＲＳＲに内部内部降圧電圧Ｖｃｃを用いればよい。
これにより、両者のイコライズ時間の時間差が縮小されて、イコライズに伴うセンスアンプＳ／Ａ内のショートの異常電流を防止することができ電流消費が削減できる。加えて、ビット線およびセンスアンプ活性線のイコライズ時間が増大することなく、昇圧電圧Ｖｐｐによるイコライズ回路のトランジスタの駆動消費電流および昇圧回路の消費電流が削減できる。また、ビット線の配線容量がセンスアンプ活性線の配線容量より大きい場合には、ビット線イコライズ制御信号ＢＲＳ、ＢＲＳＬおよびＢＲＳＲに昇圧電圧Ｖｐｐ、制御信号ＢＲＳＳに内部降圧電圧Ｖｃｃを用いれば、同様の効果が得られる。
第７図の第４実施形態では、第６図の第３実施形態のビット線イコライズ回路に代えて、３つのビット線イコライズ回路１３７、１３８、１３９を使用し、それぞれビット線ＢＬＬＺとＢＬＬＸとの間、ビット線ＢＬＺとＢＬＸとの間、ビット線ＢＬＲＺとＢＬＲＸとの間に接続されている。またそれぞれビット線イコライズ制御信号ＢＲＳＬ、ＢＲＳ、ＢＲＳＲが接続されている。ビット線イコライズ回路１３７、１３９は２素子のＮＭＯＳトランジスタから構成され、イコライズ電圧Ｖｐｒをビット線へ供給する機能を持つ。またイコライズ回路１３８は１素子のＮＭＯＳトランジスタから構成され、ビット線ＢＬＺとＢＬＸとをショートさせる機能を持つ。
この回路構成では、非選択メモリブロックのビット線分離ゲートを非導通状態に維持する場合でも、ビット線電位のフローティングによるデータの破壊のおそれ等が生じない。加えて、ビット線イコライズに用いるトランジスタ素子数を第２、第３実施形態（第５、６図）に比べ減少させることが可能であり、チップ面積の低減を図ることができる。すなわち第２実施形態（第５図）ではビット線イコライズ回路１３２および１３３において６素子必要であり、第３実施形態（第６図）ではビット線イコライズ回路１３４、１３５および１３６において９素子必要であるのに対し、第７図ではビット線イコライズ回路１３７、１３８、１３９中の合計５素子で回路構成が可能である。そして第７図の回路においても、第１実施形態のイコライズ回路の制御方法を用いて第１実施形態と同様の効果を得ることが可能である。
第８図の第５実施形態では、第７図の第４実施形態のビット線イコライズ回路１３７，１３８，１３９に代えて３つのイコライズ回路１４０、１４１、１４２が備えられ、それぞれビット線ＢＬＬＺとＢＬＬＸとの間、ビット線ＢＬＺとＢＬＸとの間、ビット線ＢＬＲＺとＢＬＲＸとの間に接続されている。またそれぞれビット線イコライズ制御信号ＢＲＳＬ、ＢＲＳ、ＢＲＳＲが入力されている。イコライズ回路１４１と第７図のイコライズ回路１３７および１３９とは同一回路構成であり、イコライズ回路１４０および１４２と第７図のイコライズ回路１３８とは同一回路構成である。
この回路構成では、イコライズ回路１４０乃至１４２において、合計４トランジスタ素子で回路構成が可能である。一方、第７図の第４実施形態におけるイコライズ回路１３７乃至１３９では、合計５素子が必要である。よって第４実施形態のイコライズ回路に比して、第５実施形態の回路では更にチップ面積の低減が図れる。
そして第５実施形態の回路においても、第４実施例（第７図）で述べたように、第１実施形態のイコライズ回路の制御方法を用いて第１実施形態と同様の効果を得ることが可能である。また、第１実施形態（第１図）と同様に、非選択ブロック側のビット線のフローティングを防止するため、さらに分離ゲートの制御方法を合わせて用いることが好ましい。
第６実施形態では、第３乃至第５実施形態（第６図乃至第８図）において、センスアンプＳ／Ａに代えて、代替センスアンプＳ／Ａｓが用いられた場合を説明する。代替センスアンプＳ／Ａｓは、センスアンプ制御信号ＬＥＸおよびＬＥＺにそれぞれローレベルおよびハイレベルの信号が入力された時に、代替センスアンプＳ／Ａｓに内部降圧電圧Ｖｃｃと接地電圧Ｖｓｓが供給されて、アクティブ状態となる構成である。また配線容量の違いにより、選択メモリブロック内の外側ビット線対ＢＬＬＺ−ＢＬＬＸ、ＢＬＲＺ−ＢＬＲＸがイコライズ終了する時間と、代替センスアンプの接続された内側ビット線対ＢＬＺ−ＢＬＸがイコライズ終了する時間とに時間差が生じる場合がある。そうするとイコライズ時間がより長い方に律速されて、半導体記憶装置の本来の動作性能を実現できない。
第３実施形態の第６図において、メモリブロックＢＬＫ１内のビット線ＢＬＬＺ、ＢＬＬＸ、およびメモリブロックＢＬＫ２内のビット線ＢＬＲＺ、ＢＬＲＸの線長を従来よりも短く構成することにより、代替センスアンプＳ／Ａｓが接続されたビット線ＢＬＺ、ＢＬＸの配線容量に比して、メモリブロック内ビット線の配線容量が小さい場合を考える。この時、ビット線イコライズ回路１３４の制御信号線ＢＲＳＬおよびイコライズ回路１３５の制御信号線ＢＲＳには、共に内部降圧電圧Ｖｃｃが使用されるとすると、第９図に示すように、ビット線ＢＬＬＺ−ＢＬＬＸ間のイコライズ時間と、ビット線ＢＬＺ−ＢＬＸ間のイコライズ時間とを比較してＢＬＬＺ−ＢＬＬＸ間のイコライズ時間の方が速くなる。
そこで、イコライズ回路１３４の制御信号ＢＲＳＬには内部降圧電圧Ｖｃｃが使用され、イコライズ回路１３５の制御信号ＢＲＳには昇圧電圧Ｖｐｐが使用される、といった異なる電圧で制御すれば、前記の両ビット線のイコライズの時間差が縮小される。すなわち第９図において、ＢＬＺ−ＢＬＸ間のイコライズ時間が短縮化（第９図中波線部から実線部へ短縮）されることによって、両ビット線のイコライズの時間差が縮小される。もちろんメモリブロックＢＬＫ２が選択された時は、制御信号ＢＲＳＲに内部降圧電圧Ｖｃｃ、制御信号ＢＲＳに昇圧電圧Ｖｐｐが使用されれば同様の効果が得られる。
もちろん、代替センスアンプＳ／Ａｓが接続されたビット線ＢＬＺ、ＢＬＸの配線容量に比して、メモリブロック内のビット線ＢＬＬＺ、ＢＬＬＸの配線容量が増大する等の理由により、ＢＬＺ−ＢＬＸ間とＢＬＬＺ−ＢＬＬＸ間とのイコライズ時間差の関係が逆転した場合には、制御信号ＢＲＳに用いる電圧を昇圧電圧Ｖｐｐから内部降圧電圧Ｖｃｃへ、制御信号ＢＲＳＬに用いる電圧を内部降圧電圧Ｖｃｃから昇圧電圧Ｖｐｐへ変更して前記のイコライズ時間差を縮小させることにより、同様の効果が得られる。またイコライズ回路を駆動する電源電圧の値は、第６実施形態で用いた昇圧電圧Ｖｐｐ、内部降圧電圧Ｖｃｃに限らない。例えば、各々の半導体記憶装置に応じて、外部電圧Ｖｄｄ、昇圧電圧Ｖｐｐおよび内部降圧電圧Ｖｃｃの任意の適宜な組み合わせを用いて、イコライズ回路を駆動することが可能である。
そして、第４実施形態（第７図）、第５実施形態（第８図）においても、第６実施形態に示した制御方法で代替センスアンプＳ／Ａｓを用いたイコライズ回路を使用することができる。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。ビット線分離ゲートの制御方法、ビット線およびセンスアンプ活性線イコライズ回路の制御方法、イコライズ回路の配置および回路構成はそれぞれ適宜に組み合わせができることは言うまでもない。

本発明によれば、ビット線分離ゲートの制御方法、イコライズ回路の制御方法、イコライズ回路の配置および回路構成を適宜に組み合わせることにより、通常のアクセス動作時における動作速度およびチップ面積を維持しながら、低消費電流動作が可能な半導体記憶装置、および半導体記憶装置の制御方法を提供することが可能となる。

本発明は半導体記憶装置およびその制御方法に関し、特にビット線のイコライズ動作についての改善を図った半導体記憶装置およびその制御方法に関するものである。

ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）等の半導体記憶装置には、２つのメモリブロックで１つのセンスアンプ群を共有するシェアードセンスアンプ方式が使用されるものがある。この場合、選択されないメモリブロック内のビット線とセンスアンプとを分離するために、ビット線分離ゲート(ＢＴ)が備えられている。

第１０図は、シェアードセンスアンプ方式の一部を示す図である。ビット線ＢＬＺと相補ビット線ＢＬＸとの間にはセンスアンプＳ／Ａが接続され、各々隣接するメモリブロックＢＬＫ１、ＢＬＫ２によって共有されている。分離ゲートＢＴＬ、ＢＴＲは各々対応するメモリブロックＢＬＫ１、ＢＬＫ２とセンスアンプＳ／Ａとの間に接続され、対応する分離ゲート制御信号ｓｂｌｔｌｘおよびｓｂｌｔｒｘに応答して、導通／非導通を行なう。なお、ビット線のイコライズは、センスアンプ側に備えられたイコライズ回路１５０により行われる。

ここで、第１０図に示す代替センスアンプＳ／ＡｓをセンスアンプＳ／Ａに代えて用いる場合もある。前述のセンスアンプＳ／Ａでは、センスアンプ活性線ＰＳＡに内部降圧電圧Ｖｃｃが供給されると共に、センスアンプ活性線ＮＳＡに接地電圧Ｖｓｓが供給されて、センスアンプＳ／Ａがアクティブ状態とされる構造である。一方代替センスアンプＳ／Ａｓでは、トランジスタＴｒ９にローレベルの代替センスアンプ活性信号ＬＥＸ、トランジスタＴｒ１０にハイレベルの代替センスアンプ活性信号ＬＥＺが入力された時に、代替センスアンプＳ／ＡｓにＶｃｃおよびＶｓｓが供給されアクティブ状態とされる構造である。

第１１図は、セルフリフレッシュ動作を示すタイミングチャートである。セルフリフレッシュイネーブル信号ＳＲＥＦＥの“ハイ”レベル（アクティブ）に応じてセルフリフレッシュ動作が行われる。ブロックＢＬＫ１をセルフリフレッシュする期間中は、制御信号ｓｂｌｔｌｘを“ハイ”レベルに維持して、分離ゲートＢＴＬを導通状態とし、ブロックＢＬＫ１内のビット線ＢＬＬＺ、ＢＬＬＸとセンスアンプＳ／Ａが接続されるビット線ＢＬＺ、ＢＬＸとを接続し続ける。その期間、内部ＲＡＳ信号である／ＲＡＳの“ロー”レベル遷移に応答してワード線ｓｗｌ０、ｓｗｌ１、…を順次活性化して、ビット線ＢＬＬＺ、ＢＬＬＸをリストアすると共に、／ＲＡＳの“ハイ”レベル遷移に応答してワード線ｓｗｌ０、ｓｗｌ１、…を非活性にしてビット線ＢＬＬＺ、ＢＬＬＸをイコライズする。

また非選択ブロックＢＬＫ２側の分離ゲートＢＴＲは、／ＲＡＳが“ハイ”レベルの期間ごとに、すなわち、ＢＬＫ１のビット線がイコライズされる期間ごとに、制御信号ｓｂｌｔｒｘが“ハイ”レベルとされて分離ゲートＢＴＲが導通状態とされる。これにより、非選択ブロックＢＬＫ２のビット線ＢＬＲＺ、ＢＬＲＸは、ビット線ＢＬＺ、ＢＬＸに接続されてイコライズされる。逆にブロックＢＬＫ２をセルフリフレッシュする時は、ブロックＢＬＫ１に対して同様のイコライズ制御が行われる。以下同様の動作をそれぞれのブロックに対して行うことにより、全てのメモリセルに対してセルフリフレッシュが完了する。

一方、特許文献１、２に開示されるように、第１２図に示す制御では、選択ブロック側メモリセルのリフレッシュ期間中において、非選択ブロック側の分離ゲートの制御信号を常に“ロー”レベルに保つ。このため、センスアンプＳ／Ａと非選択ブロック側のビット線とは選択ブロックのイコライズ期間中も接続されない。選択ブロックのイコライズごとに、非選択ブロックが接続される第１１図の場合とは異なり、非選択ブロックに接続されている分離ゲートのスイッチング動作が行われることはなく充放電電流の低減が図られる。

特許文献３、４に開示される半導体記憶装置では、ビット線分離ゲートでセンスアンプと区切られたメモリブロックごとに、ビット線イコライズ回路が備えられている。よって、非選択メモリブロックとセンスアンプとの間のビット線が非導通状態とされている期間においても、非選択メモリブロックに備えられたビット線イコライズ回路を用いてイコライズ動作が行われるため、ビット線電位のフローティング状態に伴う電位のずれを防止することができる。

また第１０図においては、ビット線イコライズ制御信号ＢＲＳと、センスアンプ活性線ＰＳＡ／ＮＳＡのイコライズ制御信号ＢＲＳＳとは、共に昇圧電圧Ｖｐｐと接地電圧Ｖｓｓとの間で制御される。外部電源電圧Ｖｄｄから昇圧された昇圧電圧Ｖｐｐで駆動することによりイコライズトランジスタの駆動能力を高め、イコライズ時間の短縮化を図っている。

また、近年の半導体記憶装置においては、センスアンプによるリストア動作の高速化または蓄積電荷に対する感度の向上を図るため、ビット線長を短く構成する場合がある。これによりビット線の配線容量が小さくなり、リストア時の消費電流の低減と共に、イコライズ時間の短縮が図られる。

なお、先行技術文献を以下に示す。
特開平９−１６１４７７号公報 特開平１０−２２２９７７号公報 特開平８−１５３３９１号公報 特開平９−４５８７９号公報

課題として、第１に非選択ブロックのビット線分離ゲートの制御に関する問題、第二にイコライズ制御に関する問題が挙げられる。

ビット線分離ゲートの制御に関する問題を述べる。第１０図、第１１図において、メモリブロックＢＬＫ１をセルフリフレッシュ動作の選択ブロックとする場合には、／ＲＡＳがハイレベルとなるイコライズ動作の期間ごとに、非選択ブロックＢＬＫ２側の分離ゲートＢＴＲの制御信号ｓｂｌｔｒｘがハイレベルとなる。よって分離ゲートＢＴＲのスイッチング動作がイコライズ期間ごとに繰り返し行われるため、充放電電流が増大し問題である。

また、ビット線分離ゲートでセンスアンプと区切られたメモリブロックごとにビット線イコライズ回路が備えられている半導体記憶装置では、第１２図に示すように非選択ブロックの分離ゲートを非導通状態に維持するとしても、非選択ブロックのビット線電位がフローティング状態になり電位がずれてしまうことはない。しかし第１０図のイコライズ回路１５０の様に、センスアンプにイコライズ回路が備えられる回路構成に比して、メモリブロックごとにビット線イコライズ回路が備えられている回路構成では構成素子数が増加する。多数のビット線を備えている半導体記憶装置においては、ビット線イコライズ回路の構成素子増加によるチップ占有面積の増大は問題である。

次にイコライズ制御に関する問題を述べる。第１０図の回路において、ビット線イコライズ制御信号ＢＲＳおよびセンスアンプ活性線ＰＳＡ／ＮＳＡのイコライズ制御信号ＢＲＳＳの駆動振幅による消費電流の低減、および昇圧電圧Ｖｐｐを発生する昇圧回路（不図示）での消費電流の低減を図るため、駆動振幅を昇圧電圧Ｖｐｐと接地電圧Ｖｓｓ間から、内部降圧電圧Ｖｃｃと接地電圧Ｖｓｓ間へ変更することも考えられる。しかしながらこの場合第１３図に示す様に、イコライズトランジスタの駆動能力が不足し、センスアンプ活性線ＰＳＡとＮＳＡとの間、ビット線ＢＬＺとＢＬＸとの間のイコライズ終了時間がＴ１からＴ２へ延びてしまうおそれがある。その結果、サイクルタイム内にイコライズ動作が完了せず、データの破壊が発生してしまうおそれがあり問題である。またデータの破壊を発生させないためには、イコライズ速度の低下に合わせてサイクルタイムの仕様を緩和することが必要であるが、アクセス動作速度が低下し問題である。

そこで、ビット線長を短くすることで配線容量を低容量化してイコライズ速度を高速化する場合を考える。この場合センスアンプ活性線ＰＳＡ、ＮＳＡの配線容量は不変であるため、第１４図に示すように、センスアンプ活性線ＰＳＡ、ＮＳＡ間と、ビット線ＢＬＺ、ＢＬＸ間とのイコライズ動作の時間差が生じて、センスアンプのトランジスタを介してショートの異常電流が流れるおそれがある。センスアンプトランジスタのソース端子電圧であるセンスアンプ活性線ＰＳＡ、ＮＳＡの電圧レベルに比して、ゲート端子電圧であるビット線ＢＬＺ、ＢＬＸの電圧レベルが、しきい値電圧以上離れてしまう期間があるからである。その結果、消費電流の低減が図れず問題である。

また第１０図において、センスアンプＳ／Ａに代えて、代替センスアンプＳ／Ａｓを用いる場合の問題点を述べる。メモリブロックＢＬＫ１が選択ブロックとされた場合に、メモリブロックＢＬＫ１内のビット線ＢＬＬＺ、ＢＬＬＸのイコライズ終了時間と、センスアンプの接続されたビット線ＢＬＺ、ＢＬＸのイコライズ終了時間との間に時間差が生じる場合がある。

ビット線ＢＬＬＺ、ＢＬＬＸは分離ゲートＢＴＬを介してイコライズが行われる。また、分離ゲートＢＴＬは、デバイスの集積化上の要請からトランジスタサイズが制限される場合があり、オン抵抗の影響により、分離ゲートを介したイコライズに時間がかかる場合がある。そして、最も遅いイコライズ時間に合わせてサイクルタイムの仕様が決定されるため、イコライズ時間差が存在すると、半導体記憶装置の本来の性能を発揮することが難しくなり問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、通常のアクセス動作速度およびチップ面積を維持しながら、低消費電流でビット線のイコライズ動作が可能な半導体記憶装置、およびその制御方法を提供することを目的とする。

前記目的を達成するためになされた第1の発明に係る半導体記憶装置では、選択されるワード線に応じてビット線に記憶情報が読み出される、第１および第２メモリブロックと、第１および第２メモリブロック内の第１および第２ビット線ごとに共用されるセンスアンプとを備えており、第１ビット線とセンスアンプとの接続・分離の制御を行う第１分離ゲートと、第２ビット線をイコライズするイコライズ部とを備えている。

第1の発明に係る半導体記憶装置では、第２メモリブロックに対してアクセス動作が行われる際、連続するｋ回のワード線選択のうち（ｋ−１）回以下の所定回数において、ワード線選択後のイコライズ部の活性期間に、第１分離ゲートが第１ビット線とセンスアンプとが接続状態とされる。

また、第1の発明に係る半導体記憶装置の制御方法では、第２メモリブロックに対してアクセス動作が行われる際、第２ビット線について、ワード線選択に引き続くリストア動作とその後のイコライズ動作が連続して繰り返し行われる選択ブロックアクセスステップと、選択ブロックアクセスステップにおけるｋ回のうち（ｋ−１）回以下の所定回数のイコライズ動作において、第１ビット線とセンスアンプとを接続状態とする非選択ブロックイコライズステップとを有する。

これにより、非選択ブロックの第１分離ゲートのスイッチング回数を減少させることにより、スイッチング動作による充放電電流の低減を図ることができる。

第２の発明に係る半導体記憶装置では、ビット線に読み出される記憶情報をビット線ごとに備えられる複数のセンスアンプにより増幅する際、複数のセンスアンプに共通に接続される２本の電源供給線に対して電源電圧を供給するセンスアンプ活性部を備えており、第１電圧により活性化して電源供給線をイコライズする第１イコライズ部と、第２電圧により活性化してビット線をイコライズする第２イコライズ部とを備えている。

第２の発明に係る半導体記憶装置の制御方法は、ビット線に読み出される記憶情報をビット線ごとに備えられる複数のセンスアンプにより増幅する際に、複数のセンスアンプに共通に接続される２本の電源供給線に対して電源電圧が供給される半導体記憶装置の制御方法である。

電源供給線に対する電源電圧供給を遮断する電圧供給遮断ステップと、電源供給線が第１電圧により制御されてイコライズされると共に、ビット線が第１電圧とは異なる第２電圧により制御されてイコライズされるイコライズステップとを有することを特徴とする。

これにより、各々の配線負荷成分に応じて、第１，第２電圧によりイコライズされるため、イコライズ時間にずれが生じることがない。このため、センスアンプのトランジスタを介してショートの異常電流が流れるおそれがある問題を解決する事ができ、電流消費が削減できる。また、第１電圧と第２電圧の電圧値が同じ場合に比して、本発明では第１電圧と第２電圧のどちらか一方の電圧をさらに下げることが可能であり、高い電圧で制御する場合に比して消費電流を抑えることが可能である。

また、第３の発明に係る半導体記憶装置の制御方法では、ビット線は、外側ビット線部と内側ビット線部とで接続された上で、外側ビット線部に読み出される記憶情報を、内側ビット線部を介してセンスアンプにて増幅する。さらに、イコライズ動作において、内側ビット線部が、第１電圧により制御されてイコライズされると共に、外側ビット線部が、第１電圧に比して高い電圧レベルの第２電圧により制御されてイコライズされるイコライズステップと、を有することを特徴とする。

これにより、内側および外側ビット線部が同等の時間でイコライズされることで、イコライズ時間のより長い方に律速されて本来の動作性能を実現できなくなるおそれがある問題を解決することができる。また、第１電圧と第２電圧の電圧値が同じ場合に比して、本発明では第１電圧と第２電圧のどちらか一方の電圧をさらに下げることが可能であり、高い電圧で制御する場合に比して消費電流を抑えることが可能である。

本発明によれば、ビット線分離ゲートの制御方法、イコライズ回路の制御方法、イコライズ回路の配置および回路構成を適宜に組み合わせることにより、通常のアクセス動作時における動作速度およびチップ面積を維持しながら、低消費電流動作が可能な半導体記憶装置、および半導体記憶装置の制御方法を提供することが可能となる。

以下、本発明の半導体記憶装置、およびその制御方法について具体化した実施形態を第１図乃至第９図に基づき図面を参照しつつ詳細に説明する。

第１図は、第１実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。非選択メモリブロックの分離ゲートの制御、およびビット線のイコライズ制御に関する実施形態である。

最初にビット線分離ゲートの制御方法について説明する。シェアードセンスアンプ方式では、選択されないメモリブロック内のビット線とセンスアンプが繋がるビット線とを分離するために、ビット線分離ゲートが備えられている。分離ゲートＢＴＬは、メモリブロックＢＬＫ１のビット線ＢＬＬＺ、ＢＬＬＸとセンスアンプＳ／Ａに接続されるビット線ＢＬＺ、ＢＬＸとを接続する。同様に分離ゲートＢＴＲは、ビット線ＢＬＲＺ、ＢＬＲＸとビット線ＢＬＺ、ＢＬＸとを接続する。ここで、ビット線分離ゲートＢＴＬ−ＢＴＲ間に挟まれたビット線ＢＬＺ、ＢＬＸを内側ビット線部と、ビット線ＢＬＬＺ、ＢＬＬＸおよびＢＬＲＺ、ＢＬＲＸを外側ビット線部と呼ぶ場合があるとする。

ＢＬＴ生成回路１０３にはメモリブロックを識別するアドレスＡｄｄ、ビット線分離ゲートを制御する信号ＢＴおよびｎ／ｋ活性制御信号φが入力され、出力としてビット線分離ゲート制御信号ｓｂｌｔｌｘおよびｓｂｌｔｒｘが出力される。分離ゲートＢＴＬ、ＢＴＲは、ＮＭＯＳトランジスタで構成されており、ハイレベルのビット線分離ゲート制御信号ｓｂｌｔｌｘおよびｓｂｌｔｒｘが分離ゲートに入力された時に導通状態とされ、ローレベルのビット線分離ゲート制御信号が入力された時に非導通状態とされる。

メモリセルへのアクセス前の段階には、ビット線ＢＬＸ−ＢＬＺ間、ＢＬＬＺ−ＢＬＬＸ間およびＢＬＲＺ−ＢＬＲＸ間をショートしてイコライズ電圧Ｖｐｒに初期化しておく必要があり、これをビット線のイコライズ動作という。また、センスアンプ活性線ＰＳＡ−ＮＳＡ間も同様にイコライズ電圧Ｖｐｒに初期化しておく必要があり、これをセンスアンプ活性線ＰＳＡ、ＮＳＡのイコライズ動作という。

ビット線ＢＬＸおよびＢＬＺは、ビット線分離ゲートによりメモリブロックＢＬＫ１、ＢＬＫ２と分離されている。そのビット線ＢＬＺおよびＢＬＸにビット線イコライズ回路１０７は備えられており、ＮＭＯＳトランジスタＴｒ６乃至Ｔｒ８で構成されている。ビット線ＢＬＺ−ＢＬＸ間はトランジスタＴｒ６を介して接続されており、イコライズ電圧ＶｐｒはトランジスタＴｒ７、Ｔｒ８を介してビット線ＢＬＺおよびＢＬＸへ接続されている。トランジスタＴｒ６乃至Ｔｒ８のゲートには、ビット線イコライズ制御信号ＢＲＳが接続されている。

ここで、内側ビット線部に備えられるイコライズ回路を内側イコライズ部、外側ビット線部に備えられるイコライズ回路を外側イコライズ部と呼ぶ場合があるとする。

ＰＳＡ／ＮＳＡイコライズ回路１１１はＮＭＯＳトランジスタＴｒ３乃至Ｔｒ５で構成され、その回路構成はビット線イコライズ回路１０７と同様である。そしてトランジスタＴｒ３乃至Ｔｒ５のゲートには、ＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳが接続されている。

ＥＱ生成回路１０８の出力であるイコライズ制御信号ＥＱは、インバータゲート１０９および１１０を介して、ＰＳＡ／ＮＳＡイコライズ回路１１１およびビット線イコライズ回路１０７へ入力される。またＬＥ生成回路１１５からはセンスアンプ活性信号ＬＥがＮＭＯＳトランジスタＴｒ２に入力され、インバータゲートにより反転された／ＬＥがＰＭＯＳトランジスタＴｒ１へ入力される。

ＥＱ生成回路１０８から、ローレベルのイコライズ制御信号ＥＱがインバータゲート１０９、１１０へ入力されると、インバータゲート１０９からは昇圧電圧ＶｐｐのハイレベルのＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳが、インバータゲート１１０からは昇圧電圧Ｖｐｐまたは内部降圧電圧Ｖｃｃのハイレベルのビット線イコライズ制御信号ＢＲＳが出力される。ハイレベルのビット線イコライズ制御信号ＢＲＳがビット線イコライズ回路１０７へ入力されると、ＮＭＯＳトランジスタＴｒ６が導通しビット線ＢＬＸとＢＬＺがショートされると同時に、ＮＭＯＳトランジスタＴｒ７、Ｔｒ８が導通しビット線ＢＬＸとＢＬＺがイコライズ電圧Ｖｐｒへ充電されることでビット線が初期化される。また同様に、ハイレベルのＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳが、ＰＳＡ／ＮＳＡイコライズ回路１１１へ入力されると、センスアンプ活性線ＰＳＡ、ＮＳＡがイコライズ電圧Ｖｐｒへ初期化される。

メモリブロックＢＬＫ１が選択される場合、ワード線ｓｗｌ０…のうちのいずれか１本の選択されたワード線に接続されているメモリセルの電荷(情報)を、ビット線ＢＬＬＺまたはＢＬＬＸに伝達する。このとき、ビット線ＢＬＬＺおよびＢＬＬＸ間の電圧差は微小なため、センスアンプＳ／Ａにより差動増幅する必要がある。センスアンプにはセンスアンプ活性線ＰＳＡ、ＮＳＡが接続されており、それぞれトランジスタＴｒ１およびＴｒ２を介して内部降圧電圧Ｖｃｃおよび接地電圧Ｖｓｓに接続されている。

ワード線ｓｗｌ０…のうちのいずれか１本の選択されたワード線により選択されるメモリセルの電荷を、センスアンプＳ／Ａにより差動増幅して読み出すために、まず分離ゲートＢＴＬが導通状態、分離ゲートＢＴＲが非導通状態にされる。次に、ＬＥ生成回路１１５からハイレベルのセンスアンプ活性信号ＬＥが出力され、トランジスタＴｒ１、Ｔｒ２が導通状態とされる。これによりセンスアンプ活性線ＰＳＡへ内部降圧電圧Ｖｃｃが供給されると共に、センスアンプ活性線ＮＳＡへ接地電圧Ｖｓｓが供給されて、センスアンプＳ／Ａがアクティブ状態にされる。

そしてビット線ＢＬＬＺ、ＢＬＬＸのリストア後には、ＬＥ生成回路１１５からローレベルのセンスアンプ活性信号ＬＥが出力され、トランジスタＴｒ１、Ｔｒ２が非導通状態とされる。また、選択されたワード線が非活性にされてからビット線ＢＬＺ−ＢＬＸ間、およびセンスアンプ活性線ＰＳＡ−ＮＳＡ間のイコライズが前記イコライズ制御信号ＥＱのローレベルによって行なわれ、次のメモリセル電荷の読み出し準備が完了する。この時、非選択のメモリブロックＢＬＫ２におけるビット線ＢＬＲＺ−ＢＬＲＸもイコライズ電圧Ｖｐｒに維持されていることが必要である。

第２図は、非選択メモリブロックの分離ゲートの制御回路である。第３図は、第２図の分離ゲートの制御回路を第１図に適用する場合のタイミングチャートである。

第１図においてブロックＢＬＫ１が選択され、セルフリフレッシュ動作が行なわれる際、ワード線ｓｗｌ０…が、その間にビット線ＢＬＬＺおよびＢＬＬＸのイコライズ動作を挟んで、順次活性化される。ｎ／ｋ活性制御信号φは、ｋ回のビット線イコライズ動作のうちｎ回（ｎ≦ｋ−１）について、非選択ブロックＢＬＫ２側のビット線分離ゲートＢＴＲを活性化させて、ビット線ＢＬＲＺ、ＢＬＲＸのイコライズを行う制御信号である。ブロックＢＬＫ１のワード線ｓｗｌ０…は、「ｍ本目ワード線の活性化→ビット線ＢＬＬＺとＢＬＬＸとのイコライズ→ｍ＋１本目のワード線の活性化→ビット線ＢＬＬＺとＢＬＬＸとのイコライズ…」という様に、ワード線の活性化とイコライズを繰り返しながら順次活性化されていく。そのなかで、ｋ／ｎ本のワード線が活性化される度に、その直後のビット線のイコライズ期間で、分離ゲートＢＴＲが導通される。ブロックＢＬＫ２が選択されリフレッシュ動作を行うときは上記と逆の動作を行う。すなわち、ブロックＢＬＫ２のｋ／ｎ本のワード線が活性化される度に、その直後のビット線のイコライズ期間で、分離ゲートＢＴＬが導通される。

第２図において、ｎ／ｋ活性制御信号φの生成制御回路を示す。第２図の構成例では、各々分離ゲート１２１、ＢＴ制御回路１２３、論理部１２４を具備する。第２図では、ｎ＝ｋ／２^３の場合を示しており、８本のワード線の活性化ごとに分離ゲート１２１が導通する構成例である。ＢＴ制御回路１２３からローレベルのｎ／ｋ活性制御信号φがビット線分離ゲート１２１に入力された時に、分離ゲート１２１は非導通状態とされ、ハイレベルのｎ／ｋ活性制御信号φがビット線分離ゲート１２１に入力された時に、分離ゲート１２１は導通状態とされる。

ＢＴ制御回路１２３にはラッチ回路１２５が具備され、その両ノードＮ１、Ｎ２にはＮＭＯＳトランジスタが接地電圧Ｖｓｓとの間に接続されている。ノードＮ１側のＮＭＯＳにはセット信号ｓｅｔが、ノードＮ２側の直列接続のＮＭＯＳにはリセット信号ｒｓｔと制御信号ｎｏｒｓｔｘが入力される。信号φがローレベルとなるのはセット信号ｓｅｔがハイレベルとなりノードＮ１が接地電圧Ｖｓｓとされた時であり、選択メモリブロックでのアクセス動作時である。非選択ブロックへの分離ゲートは非導通となる。一方φ信号がハイレベルとなるのは、リセット信号ｒｓｔおよび制御信号ｎｏｒｓｔｘの両者がハイレベルとなりノードＮ２が接地電圧Ｖｓｓとされた時である。この時は、選択メモリブロックでのビット線イコライズ動作時であり、かつ、後述の論理部１２４での制御条件に合致したタイミングである。その時、非選択ブロックへの分離ゲート１２１は導通状態となる。

また論理部１２４のナンドゲート１２６からは下位３ビットのリフレッシュアドレスｒｆａｚ1乃至ｒｆａｚ3の論理積が反転して出力される。またノアゲート１２７からは、リフレッシュ動作制御信号ＲＥＮとナンドゲート１２６の出力信号との論理和が反転されて制御信号ｎｏｒｓｔｘが出力される。

リフレッシュ動作制御信号ＲＥＮはリフレッシュ動作中はローレベルである。この動作状態で、リフレッシュアドレスｒｆａｚ1乃至ｒｆａｚ3がすべてハイレベルの時のみノアゲート１２７からハイレベルの制御信号ｎｏｒｓｔｘが出力される。つまりリフレッシュアドレスが遷移していく８回のうち１回のみ論理部１２４の出力はハイレベルとされる。

論理部１２４の制御信号ｎｏｒｓｔｘは、ＢＴ制御回路１２３に入力される。リセット信号ｒｓｔは選択メモリブロックでのイコライズ期間ごとにハイレベルとされるが、制御信号ｎｏｒｓｔｘは前述の通り８回のイコライズ期間のうち１回しかハイレベルにされないため、φ信号も８回中１回しかハイレベルとされない。よって、８回のイコライズ動作につき１回だけ分離ゲート１２１が導通状態とされる。

また論理部１２４に代えて論理部１２８が用いられる場合もある。論理部１２８にはエッジ検出回路１２９が備えられ、リフレッシュ動作制御信号ＲＥＮおよびリフレッシュアドレスｒｆａｚ４が入力される。リフレッシュ動作制御信号ＲＥＮはリフレッシュ動作中はローレベルであり、このときエッジ検出回路１２９が動作状態となる。

リフレッシュアドレスｒｆａｚ４は、リフレッシュアドレスｒｆａｚ1乃至ｒｆａｚ3に対して１ビット上位のアドレスであり、ｒｆａｚ1乃至ｒｆａｚ3のすべての論理組み合わせ毎に、ハイレベルからローレベルまたはローレベルからハイレベルへと状態が遷移する。この状態の遷移に応じてエッジ検出回路１２９からはハイレベルのパルス波が出力され、制御信号ｎｏｒｓｔｘとしてＢＴ制御回路１２３へ入力される。リセット信号ｒｓｔおよび制御信号ｎｏｒｓｔｘの両者がハイレベルとなりノードＮ２が接地電圧Ｖｓｓとされた時、ｎ／ｋ活性制御信号φがハイレベルとされ、分離ゲート１２１が導通状態とされる。よって、論理部１２８が用いられた場合も、８回のイコライズ動作につき１回だけ分離ゲート１２１が導通状態とされる。

このように、分離ゲートの制御にリフレッシュアドレスを用いることで、新たに専用のタイミング信号を入力または生成する必要がなくなる。

第３図にタイミングチャートを示す。セルフリフレッシュイネーブル信号ＳＲＥＦＥの“ハイ”レベル（アクティブ）に応じてセルフリフレッシュ動作が行われる。ブロックＢＬＫ１がセルフリフレッシュされる期間中は、制御信号ｓｂｌｔｌｘが“ハイ”レベルに維持され、分離ゲートＢＴＬは導通状態とされ、ブロックＢＬＫ１のビット線ＢＬＬＺ、ＢＬＬＸとビット線ＢＬＺ、ＢＬＸとが接続され続ける。その期間、／ＲＡＳの“ロー”レベル遷移に応答してワード線ｓｗｌ０…が順次活性化されてメモリセルにアクセスされ、ＢＬＬＺ、ＢＬＬＸをリストアすると共に、／ＲＡＳの“ハイ”レベル遷移に応答してワード線ｓｗｌ０…が順次非活性とされてビット線ＢＬＬＺ、ＢＬＬＸがイコライズされる。

連続する８本のワード線についての活性化が終了するごとに、その後のイコライズ期間において、ビット線分離ゲート制御信号ｓｂｌｔｒｘが１回“ハイ”レベルとされて、分離ゲートＢＴＲが導通状態とされ、ビット線ＢＬＲＺ、ＢＬＲＸがビット線ＢＬＺ、ＢＬＸに接続される。そして、選択ブロックＢＬＫ１のビット線ＢＬＬＺ、ＢＬＬＸがイコライズされると共に、非選択ブロックＢＬＫ２のビット線ＢＬＲＺ、ＢＬＲＸもイコライズされる。

選択ブロックＢＬＫ１のイコライズ期間ごとに、非選択ブロックＢＬＫ２側の分離ゲートの制御信号ｓｂｌｔｒｘが“ハイ”レベルとされる第１１図の従来技術に比して、第３図に示す第１実施形態では、非選択ブロックの分離ゲートのスイッチング回数を１／８に減少させることにより、スイッチング動作による充放電電流の低減が図られることが分かる。

また第３図に示す第１実施形態の分離ゲートの制御方式を用いれば、メモリブロックＢＬＫ１、ＢＬＫ２の両者にビット線イコライズ回路を備えることをせずに、第１図の様にセンスアンプＳ／Ａ側にビット線イコライズ回路を備える回路構成であっても、ビット線電位のフローティングによる問題を解決できる。よってチップ面積の増大を抑えつつ低消費電流動作により、ビット線電位のフローティングの問題を解決することが可能である。

もちろん、分離ゲートの活性制御信号φの活性化頻度は、第１実施形態で用いた１／８の値に限らず、各々の半導体記憶装置に応じて適宜に最適化が可能であることは言うまでもない。

そして、第２図の論理部１２４のナンドゲート１２６および論理部１２８のエッジ検出回路１２９に入力されるアドレスは、リフレッシュアドレスに限らず、例えばバースト動作等の連続アクセス時のアドレスも使用可能である。この時、ノアゲート１２７およびエッジ検出回路１２９に入力される信号はリフレッシュ動作制御信号ＲＥＮに代えて、連続アクセス制御信号等となる。

次に第１実施形態において、イコライズ回路の制御方法について説明する。

ビット線イコライズ回路１０７を制御する制御信号ＢＲＳの電圧と、ＰＳＡ／ＮＳＡイコライズ回路１１１を制御する制御信号ＢＲＳＳの電圧とを、各々のイコライズすべき配線容量に応じて設定すれば、ビット線ＢＬＺ−ＢＬＸ間と、センスアンプ活性線ＰＳＡ−ＮＳＡ間とのイコライズ時間差の発生を抑えられる。

第１図において、センスアンプ活性線ＰＳＡ／ＮＳＡのイコライズ制御信号ＢＲＳＳを出力するインバータゲート１０９には電圧レベル変換機能が備えられており、内部降圧電圧Ｖｃｃは昇圧電圧Ｖｐｐに変換されて供給されている。一方、ビット線イコライズ制御信号ＢＲＳを出力するインバータゲート１１０では、電圧レベル変換されずに内部降圧電圧Ｖｃｃが供給されている。

ビット線長を短くする一方で、センスアンプ活性線ＰＳＡ、ＮＳＡの線長は不変であるため、ビット線の配線容量は低下し、センスアンプ活性線の配線容量は不変となる。そのため、ビット線およびセンスアンプ活性線のイコライズ時間がビット線長の変更前後で変わらないようにする場合、ビット線イコライズ回路１０７に用いられるトランジスタの駆動能力に比して、ＰＳＡ／ＮＳＡイコライズ回路１１１に用いられるトランジスタの駆動能力を高くしなければならない。

第１実施形態では、ＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳに昇圧電圧Ｖｐｐを用い、ビット線イコライズ制御信号ＢＲＳに内部降圧電圧Ｖｃｃを用いている。その結果、第４図の実線部に示す様に、第一の効果としてビット線ＢＬＺ−ＢＬＸ間のイコライズ時間と、センスアンプ活性線ＰＳＡ−ＮＳＡ間のイコライズ時間との時間差を縮小することができる。ＢＬＺ−ＢＬＸ間とＰＳＡ−ＮＳＡ間とが同等なタイミングでイコライズされることにより、イコライズに伴うセンスアンプＳ／Ａ内のショートの異常電流を防止することができ電流消費が削減できる。第二の効果として、制御信号ＢＲＳに昇圧電圧Ｖｐｐではなく内部降圧電圧Ｖｃｃを用いることで、ＢＬＺ−ＢＬＸ間およびＰＳＡ−ＮＳＡ間のイコライズ時間が増大することなく、昇圧電圧Ｖｐｐによるイコライズ回路のトランジスタの駆動消費電流が削減できる。加えて、昇圧回路（不図示）の消費電流も削減できる。

もちろん、ビット線の配線容量がセンスアンプ活性線の配線容量よりも増大する等の理由により、ＢＬＺ−ＢＬＸ間とＰＳＡ−ＮＳＡ間とのイコライズ時間差の関係が逆転した場合には、制御信号ＢＲＳに用いる電圧を内部降圧電圧Ｖｃｃから昇圧電圧Ｖｐｐへ、制御信号ＢＲＳＳに用いる電圧を昇圧電圧Ｖｐｐから内部降圧電圧Ｖｃｃへ変更することにより、イコライズ時間差の縮小と電流消費の削減について同様の効果が得られる。

またイコライズ回路１０７、１１１を駆動する電源電圧の値は、本具体例で用いた昇圧電圧Ｖｐｐ、内部降圧電圧Ｖｃｃに限らない。例えば、各々の半導体記憶装置に応じて、外部電圧Ｖｄｄ、昇圧電圧Ｖｐｐおよび内部降圧電圧Ｖｃｃの任意の適宜な組み合わせを用いて、イコライズ回路１０７、１１１を駆動することが可能である。

さらに、第１実施形態で使用した分離ゲートの制御方法と、イコライズ回路の制御方法を合わせて実施すれば、メモリセル面積の増大とアクセス動作速度低下を抑えつつ、さらに低消費電流化を図ることができる。

第５図の第２実施形態では、第１図に示す第１実施形態のビット線イコライズ回路１０７に代えて、２つのビット線イコライズ回路１３２、１３３を備え、それぞれビット線ＢＬＬＺとＢＬＬＸとの間、ビット線ＢＬＲＺとＢＬＲＸとの間に接続されている。ＢＲＳ生成回路１３１にはイコライズ制御信号ＥＱが入力され、電圧変換されたビット線イコライズ制御信号ＢＲＳＬ、ＢＲＳＲが出力され、それぞれビット線イコライズ回路１３２、１３３に入力される。ビット線イコライズ回路１３２、１３３の構成および動作は、イコライズ回路１０７（第１図）と同様である。非選択メモリブロックのビット線分離ゲートを非導通状態に維持する場合でも、ビット線電位のフローティングによるデータの破壊のおそれ等の問題を解決できる回路構成である。

そして第５図の回路構成においても、第１実施形態のイコライズ回路の制御方法を用いて第１実施形態と同様の効果を得ることが可能である。すなわち、ビット線ＢＬＬＺ、ＢＬＬＸ、ＢＬＲＺ、ＢＬＲＸのビット線長を従来よりも短く構成した場合、ＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳに昇圧電圧Ｖｐｐを用い、ビット線イコライズ制御信号ＢＲＳＬおよびＢＲＳＲに内部降圧電圧Ｖｃｃを用いればよい。

これにより、両者のイコライズ時間の時間差が縮小されて、イコライズに伴うセンスアンプＳ／Ａ内のショートの異常電流を防止することができ、電流消費が削減できる。加えてイコライズ制御信号ＢＲＳＬおよびＢＲＳＲに内部降圧電圧Ｖｃｃを用いることで、ビット線およびセンスアンプ活性線のイコライズ時間が増大することなく、昇圧電圧Ｖｐｐによるイコライズ回路のトランジスタの駆動消費電流が削減できる。加えて昇圧回路（不図示）の消費電流も削減できる。また、ビット線の配線容量がセンスアンプ活性線の配線容量よりも大きい場合には、制御信号ＢＲＳＬおよびＢＲＳＲに用いる電圧を内部降圧電圧Ｖｃｃから昇圧電圧Ｖｐｐへ、ＰＳＡ／ＮＳＡ線イコライズ制御信号ＢＲＳＳに用いる電圧を昇圧電圧Ｖｐｐから内部降圧電圧Ｖｃｃへ変更すれば、同様の効果が得られる。

第６図の第３実施形態では、第５図に示す第２実施形態のビット線イコライズ回路１３２、１３３に代えて、３つのビット線イコライズ回路１３４、１３５、１３６が使用され、それぞれビット線ＢＬＬＺとＢＬＬＸとの間、ビット線ＢＬＺとＢＬＸとの間、ビット線ＢＬＲＺとＢＬＲＸとの間に接続されている。またそれぞれビット線イコライズ制御信号ＢＲＳＬ、ＢＲＳ、ＢＲＳＲが入力されている。ビット線イコライズ回路１３４、１３５、１３６の構成および動作はイコライズ回路１０７（第１図）と同様である。非選択メモリブロックのビット線分離ゲートを非導通状態に維持する場合でも、ビット線電位のフローティングによるデータの破壊のおそれ等の問題を解決できる回路構成である。

第６図の回路構成においても、第１実施形態のイコライズ回路の制御方法を用いて第１実施形態と同様の効果を得ることが可能である。すなわち、ビット線ＢＬＬＺ、ＢＬＬＸ、およびＢＬＲＺ、ＢＬＲＸのビット線長を従来よりも短く構成した場合、制御信号ＢＲＳＳに昇圧電圧Ｖｐｐを用い、制御信号ＢＲＳ、ＢＲＳＬおよびＢＲＳＲに内部内部降圧電圧Ｖｃｃを用いればよい。

これにより、両者のイコライズ時間の時間差が縮小されて、イコライズに伴うセンスアンプＳ／Ａ内のショートの異常電流を防止することができ電流消費が削減できる。加えて、ビット線およびセンスアンプ活性線のイコライズ時間が増大することなく、昇圧電圧Ｖｐｐによるイコライズ回路のトランジスタの駆動消費電流および昇圧回路の消費電流が削減できる。また、ビット線の配線容量がセンスアンプ活性線の配線容量より大きい場合には、ビット線イコライズ制御信号ＢＲＳ、ＢＲＳＬおよびＢＲＳＲに昇圧電圧Ｖｐｐ、制御信号ＢＲＳＳに内部降圧電圧Ｖｃｃを用いれば、同様の効果が得られる。

第７図の第４実施形態では、第６図の第３実施形態のビット線イコライズ回路に代えて、３つのビット線イコライズ回路１３７、１３８、１３９を使用し、それぞれビット線ＢＬＬＺとＢＬＬＸとの間、ビット線ＢＬＺとＢＬＸとの間、ビット線ＢＬＲＺとＢＬＲＸとの間に接続されている。またそれぞれビット線イコライズ制御信号ＢＲＳＬ、ＢＲＳ、ＢＲＳＲが接続されている。ビット線イコライズ回路１３７、１３９は２素子のＮＭＯＳトランジスタから構成され、イコライズ電圧Ｖｐｒをビット線へ供給する機能を持つ。またイコライズ回路１３８は１素子のＮＭＯＳトランジスタから構成され、ビット線ＢＬＺとＢＬＸとをショートさせる機能を持つ。

この回路構成では、非選択メモリブロックのビット線分離ゲートを非導通状態に維持する場合でも、ビット線電位のフローティングによるデータの破壊のおそれ等が生じない。加えて、ビット線イコライズに用いるトランジスタ素子数を第２、第３実施形態（第５、６図）に比べ減少させることが可能であり、チップ面積の低減を図ることができる。すなわち第２実施形態（第５図）ではビット線イコライズ回路１３２および１３３において６素子必要であり、第３実施形態（第６図）ではビット線イコライズ回路１３４、１３５および１３６において９素子必要であるのに対し、第７図ではビット線イコライズ回路１３７、１３８、１３９中の合計５素子で回路構成が可能である。そして第７図の回路においても、第１実施形態のイコライズ回路の制御方法を用いて第１実施形態と同様の効果を得ることが可能である。

第８図の第５実施形態では、第７図の第４実施形態のビット線イコライズ回路１３７，１３８，１３９に代えて３つのイコライズ回路１４０、１４１、１４２が備えられ、それぞれビット線ＢＬＬＺとＢＬＬＸとの間、ビット線ＢＬＺとＢＬＸとの間、ビット線ＢＬＲＺとＢＬＲＸとの間に接続されている。またそれぞれビット線イコライズ制御信号ＢＲＳＬ、ＢＲＳ、ＢＲＳＲが入力されている。イコライズ回路１４１と第７図のイコライズ回路１３７および１３９とは同一回路構成であり、イコライズ回路１４０および１４２と第７図のイコライズ回路１３８とは同一回路構成である。

この回路構成では、イコライズ回路１４０乃至１４２において、合計４トランジスタ素子で回路構成が可能である。一方、第７図の第４実施形態におけるイコライズ回路１３７乃至１３９では、合計５素子が必要である。よって第４実施形態のイコライズ回路に比して、第５実施形態の回路では更にチップ面積の低減が図れる。

そして第５実施形態の回路においても、第４実施例（第７図）で述べたように、第１実施形態のイコライズ回路の制御方法を用いて第１実施形態と同様の効果を得ることが可能である。また、第１実施形態（第１図）と同様に、非選択ブロック側のビット線のフローティングを防止するため、さらに分離ゲートの制御方法を合わせて用いることが好ましい。

第６実施形態では、第３乃至第５実施形態（第６図乃至第８図）において、センスアンプＳ／Ａに代えて、代替センスアンプＳ／Ａｓが用いられた場合を説明する。代替センスアンプＳ／Ａｓは、センスアンプ制御信号ＬＥＸおよびＬＥＺにそれぞれローレベルおよびハイレベルの信号が入力された時に、代替センスアンプＳ／Ａｓに内部降圧電圧Ｖｃｃと接地電圧Ｖｓｓが供給されて、アクティブ状態となる構成である。また配線容量の違いにより、選択メモリブロック内の外側ビット線対ＢＬＬＺ−ＢＬＬＸ、ＢＬＲＺ−ＢＬＲＸがイコライズ終了する時間と、代替センスアンプの接続された内側ビット線対ＢＬＺ−ＢＬＸがイコライズ終了する時間とに時間差が生じる場合がある。そうするとイコライズ時間がより長い方に律速されて、半導体記憶装置の本来の動作性能を実現できない。

第３実施形態の第６図において、メモリブロックＢＬＫ１内のビット線ＢＬＬＺ、ＢＬＬＸ、およびメモリブロックＢＬＫ２内のビット線ＢＬＲＺ、ＢＬＲＸの線長を従来よりも短く構成することにより、代替センスアンプＳ／Ａｓが接続されたビット線ＢＬＺ、ＢＬＸの配線容量に比して、メモリブロック内ビット線の配線容量が小さい場合を考える。この時、ビット線イコライズ回路１３４の制御信号線ＢＲＳＬおよびイコライズ回路１３５の制御信号線ＢＲＳには、共に内部降圧電圧Ｖｃｃが使用されるとすると、第９図に示すように、ビット線ＢＬＬＺ−ＢＬＬＸ間のイコライズ時間と、ビット線ＢＬＺ−ＢＬＸ間のイコライズ時間とを比較してＢＬＬＺ−ＢＬＬＸ間のイコライズ時間の方が速くなる。

そこで、イコライズ回路１３４の制御信号ＢＲＳＬには内部降圧電圧Ｖｃｃが使用され、イコライズ回路１３５の制御信号ＢＲＳには昇圧電圧Ｖｐｐが使用される、といった異なる電圧で制御すれば、前記の両ビット線のイコライズの時間差が縮小される。すなわち第９図において、ＢＬＺ−ＢＬＸ間のイコライズ時間が短縮化（第９図中波線部から実線部へ短縮）されることによって、両ビット線のイコライズの時間差が縮小される。もちろんメモリブロックＢＬＫ２が選択された時は、制御信号ＢＲＳＲに内部降圧電圧Ｖｃｃ、制御信号ＢＲＳに昇圧電圧Ｖｐｐが使用されれば同様の効果が得られる。

もちろん、代替センスアンプＳ／Ａｓが接続されたビット線ＢＬＺ、ＢＬＸの配線容量に比して、メモリブロック内のビット線ＢＬＬＺ、ＢＬＬＸの配線容量が増大する等の理由により、ＢＬＺ−ＢＬＸ間とＢＬＬＺ−ＢＬＬＸ間とのイコライズ時間差の関係が逆転した場合には、制御信号ＢＲＳに用いる電圧を昇圧電圧Ｖｐｐから内部降圧電圧Ｖｃｃへ、制御信号ＢＲＳＬに用いる電圧を内部降圧電圧Ｖｃｃから昇圧電圧Ｖｐｐへ変更して前記のイコライズ時間差を縮小させることにより、同様の効果が得られる。またイコライズ回路を駆動する電源電圧の値は、第６実施形態で用いた昇圧電圧Ｖｐｐ、内部降圧電圧Ｖｃｃに限らない。例えば、各々の半導体記憶装置に応じて、外部電圧Ｖｄｄ、昇圧電圧Ｖｐｐおよび内部降圧電圧Ｖｃｃの任意の適宜な組み合わせを用いて、イコライズ回路を駆動することが可能である。

そして、第４実施形態（第７図）、第５実施形態（第８図）においても、第６実施形態に示した制御方法で代替センスアンプＳ／Ａｓを用いたイコライズ回路を使用することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。ビット線分離ゲートの制御方法、ビット線およびセンスアンプ活性線イコライズ回路の制御方法、イコライズ回路の配置および回路構成はそれぞれ適宜に組み合わせができることは言うまでもない。

第１実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。 本第１実施形態での非選択メモリブロックの分離ゲートの制御回路図である。 第１実施形態の半導体記憶装置の動作を表すタイミングチャートである。 第１実施形態のビット線間のイコライズ時間と、センスアンプ活性線間のイコライズ時間との関係を示す図である。 第２実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。 第３実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。 第４実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。 第５実施形態の半導体記憶装置について、シェアードセンスアンプ方式の一部を示す図である。 第６実施形態の内側ビット線間のイコライズ時間と、外側ビット線間のイコライズ時間との関係を示す図である。 従来技術のシェアードセンスアンプ方式の一部を示す図である。 従来技術の半導体記憶装置の動作を表すタイミングチャートである。 従来技術の半導体記憶装置の動作を表す第二のタイミングチャートである。 従来技術のビット線間のイコライズ時間と、センスアンプ活性線間のイコライズ時間との関係を示す図である。 従来技術のビット線間のイコライズ時間と、センスアンプ活性線間のイコライズ時間との関係を示す第二の図である。

Claims (26)

1. 選択されるワード線に応じてビット線に記憶情報が読み出される、第１および第２メモリブロックと、前記第１および第２メモリブロック内の第１および第２ビット線ごとに共用されるセンスアンプとを備える半導体記憶装置において、
   前記第１ビット線と前記センスアンプとの接続・分離の制御を行う第１分離ゲートと、
   前記第２ビット線をイコライズするイコライズ部とを備え、
   前記第２メモリブロックに対してアクセス動作が行われる際、連続するｋ回のワード線選択のうち（ｋ−１）回以下の所定回数において、ワード線選択後の前記イコライズ部の活性期間に、前記第１分離ゲートが前記第１ビット線と前記センスアンプとを接続状態とすることを特徴とする半導体記憶装置。
2. 前記第２メモリブロックに対するアクセス動作期間に応じて、前記第２ビット線と前記センスアンプとを接続する第２分離ゲートを備え、
   前記イコライズ部は、前記第２分離ゲートに対して、前記第２メモリブロック側または前記センスアンプ側の少なくとも何れか一方に配置されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１分離ゲートの活性化は、前記第２メモリブロックにおいて、連続して選択されるｋ本のワード線を識別するアドレスが、所定の論理組み合わせとなることに応じて行われることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１分離ゲートの活性化は、前記第２メモリブロックにおいて、連続して選択されるｋ本のワード線を識別するアドレスに対して１ビット上位のアドレスが、論理状態を遷移することに応じて行われることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記第２メモリブロックのアクセス動作は、リフレッシュ動作であり、
   連続するｋ本のワード線を選択するアドレスは、リフレッシュアドレスであることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の半導体記憶装置。
6. 前記第２メモリブロックのアクセス動作は、ワード線の切り替えを含む連続アクセス動作であり、
   連続するｋ本のワード線を選択するアドレスは、ローアドレスまたはその一部であることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の半導体記憶装置。
7. ビット線に読み出される記憶情報をビット線ごとに備えられる複数のセンスアンプにより増幅する際、前記複数のセンスアンプに共通に接続される２本の電源供給線に対して電源電圧を供給するセンスアンプ活性部を備える半導体記憶装置において、
   第１電圧により活性化して前記電源供給線をイコライズする第１イコライズ部と、
   第１電圧とは異なる第２電圧により活性化して前記ビット線をイコライズする第２イコライズ部とを備えることを特徴とする半導体記憶装置。
8. 前記センスアンプ活性部による前記電源供給線に対する電源電圧供給を遮断すると共に、前記第１および第２イコライズ部を活性化する際、
   前記電源供給線の配線負荷成分に比して、前記ビット線の配線負荷成分が小なる場合、前記第１電圧を、前記第２電圧に比して高い電圧レベルとし、
   前記電源供給線の配線負荷成分に比して、前記ビット線の配線負荷成分が大なる場合、前記第１電圧を、前記第２電圧に比して低い電圧レベルとすることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記ビット線を、前記センスアンプに接続される内側ビット線部と記憶情報が読み出される外側ビット線部とに分離する分離ゲートを備え、
   前記第２イコライズ部は、前記内側ビット線部に備えられる内側イコライズ部、または前記外側ビット線部に備えられる外側イコライズ部の少なくとも何れか一方として配置されることを特徴とする請求項７に記載の半導体記憶装置。
10. ビット線に読み出される記憶情報をビット線ごとに備えられる複数のセンスアンプにより増幅する半導体記憶装置であって、センスアンプごとに電源電圧の供給制御を行うセンスアンプ活性部を備える半導体記憶装置において、
    前記ビット線を、前記センスアンプに接続される内側ビット線部と記憶情報が読み出される外側ビット線部とに分離する分離ゲートと、
    第１電圧により活性化して前記内側ビット線部をイコライズする内側イコライズ部と、
    第１電圧とは異なる第２電圧により活性化して、前記外側ビット線部をイコライズする外側イコライズ部とを備えることを特徴とする半導体記憶装置。
11. 前記イコライズ動作において、前記センスアンプ活性部による電源電圧供給を遮断すると共に、前記内側および外側イコライズ部を活性化する際、
    前記内側ビット線部の配線負荷成分に比して、前記外側ビット線部の配線負荷成分が小なる場合、前記第１電圧を、前記第２電圧に比して高い電圧レベルとし、
    前記内側ビット線部の配線負荷成分に比して、前記外側ビット線部の配線負荷成分が大なる場合、前記第１電圧を、前記第２電圧に比して低い電圧レベルとすることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記ビット線は、２本を１対としてセンスアンプにより差動増幅され、
    前記内側および外側イコライズ部は、対をなす前記内側および外側ビット線部をショートするショート部を備えると共に、
    前記内側または外側イコライズ部のうち少なくとも何れか一方は、前記内側または外側ビット線部をイコライズ電圧にバイアスするバイアス部を備えることを特徴とする請求項９乃至１１に記載の半導体記憶装置。
13. 前記第１イコライズ部は、前記電源供給線の間を接続する少なくとも１つのＭＯＳトランジスタを備え、
    該ＭＯＳトランジスタは、ゲート端子に前記第１電圧が印加されることにより導通して活性化されることを特徴とする請求項７に記載の半導体記憶装置。
14. 前記第２イコライズ部、または前記内側イコライズ部および前記外側イコライズ部は、前記ビット線、または前記内側ビット線および前記外側ビット線とイコライズ電圧の供給源との間を接続する、少なくとも１つのＭＯＳトランジスタ、または、
    前記ビット線、または前記内側ビット線および前記外側ビット線が２本１対として構成される場合には線間を接続する、少なくとも１つのＭＯＳトランジスタの、少なくとも何れか一方を備え、
    該ＭＯＳトランジスタは、ゲート端子に前記第２電圧が印加されることにより導通して活性化されることを特徴とする請求項７乃至１２の少なくとも何れか１項に記載の半導体記憶装置。
15. 選択されるワード線に応じてビット線に記憶情報が読み出される、第１および第２メモリブロックの第１および第２ビット線ごとにセンスアンプが共用される半導体記憶装置の制御方法において、
    前記第２ビット線について、ワード線選択に引き続くリストア動作とその後のイコライズ動作が連続して繰り返し行われる選択ブロックアクセスステップと、
    前記選択ブロックアクセスステップにおけるｋ回のうち（ｋ−１）回以下の所定回数のイコライズ動作において、前記第１ビット線と前記センスアンプとを接続状態とする非選択ブロックイコライズステップとを有することを特徴とする半導体記憶装置の制御方法。
16. 前記選択ブロックアクセスステップは、前記第２ビット線と前記センスアンプとを接続する接続ステップを含み、
    前記第２ビット線のイコライズ動作は、前記第２メモリブロック側または前記センスアンプ側の少なくとも何れか一方を起点に行われることを特徴とする請求項１５に記載の半導体記憶装置の制御方法。
17. 前記非選択ブロックイコライズステップでの前記第１ビット線と前記センスアンプとの接続は、前記選択ブロックアクセスステップにおいて連続するｋ回のワード線選択を識別するアドレスの、所定の論理組み合わせに応じて行われることを特徴とする請求項１５に記載の半導体記憶装置の制御方法。
18. 前記非選択ブロックイコライズステップでの前記第１ビット線と前記センスアンプとの接続は、前記選択ブロックアクセスステップにおいて連続するｋ回のワード線選択を識別するアドレスに対して１ビット上位のアドレスが、論理状態を遷移することに応じて行われることを特徴とする請求項１５に記載の半導体記憶装置の制御方法。
19. 前記選択ブロックアクセスステップでのアクセス動作は、リフレッシュ動作であり、
    連続するｋ本のワード線を選択するアドレスは、リフレッシュアドレスであることを特徴とする請求項１５乃至１８の少なくとも何れか１項に記載の半導体記憶装置の制御方法。
20. 前記選択ブロックアクセスステップでのアクセス動作は、ワード線の切り替えを含む連続アクセス動作であり、
    連続するｋ本のワード線を選択するアドレスは、ローアドレスまたはその一部であることを特徴とする請求項１５乃至１８の少なくとも何れか１項に記載の半導体記憶装置の制御方法。
21. ビット線に読み出される記憶情報をビット線ごとに備えられる複数のセンスアンプにより増幅する際に、前記複数のセンスアンプに共通に接続される２本の電源供給線に対して電源電圧が供給される半導体記憶装置の制御方法において、
    イコライズ動作において、
    前記電源供給線に対する電源電圧供給を遮断する電圧供給遮断ステップと、
    前記電源供給線が第１電圧により制御されてイコライズされると共に、前記ビット線が前記第１電圧とは異なる第２電圧により制御されてイコライズされるイコライズステップとを有することを特徴とする半導体記憶装置の制御方法。
22. 前記イコライズ動作において、
    前記電源供給線の配線負荷成分に比して、前記ビット線の配線負荷成分が小なる場合、前記電源供給線が、第１電圧により制御されてイコライズされると共に、前記ビット線が、前記第１電圧に比して低い電圧レベルの第２電圧により制御されてイコライズされ、
    前記電源供給線の配線負荷成分に比して、前記ビット線の配線負荷成分が大なる場合、前記電源供給線が、第１電圧により制御されてイコライズされると共に、前記ビット線が、前記第１電圧に比して高い電圧レベルの第２電圧により制御されてイコライズされることにより、前記電源供給線および前記ビット線が、同等の時間でイコライズされるイコライズステップを有することを特徴とする請求項２１に記載の半導体記憶装置の制御方法。
23. 前記ビット線が、前記センスアンプに接続される内側ビット線部と、記憶情報が読み出される外側ビット線部と、を備えて構成される場合、
    前記イコライズステップは、前記内側ビット線部、または前記外側ビット線部の少なくとも何れか一方を起点として行われることを特徴とする請求項２１に記載の半導体記憶装置の制御方法。
24. ビット線に読み出される記憶情報を、ビット線ごとに備えられる複数のセンスアンプにおいてセンスアンプごとに電源電圧供給が行われた上で増幅する半導体記憶装置の制御方法において、
    前記ビット線が、記憶情報が読み出される外側ビット線部と、前記センスアンプに接続される内側ビット線部と、を備えて構成される場合、
    イコライズ動作において、
    前記内側ビット線が第１電圧により制御されてイコライズされると共に、前記外側ビット線部が前記第１電圧とは異なる第２電圧により制御されてイコライズされるイコライズステップを有することを特徴とする半導体記憶装置の制御方法。
25. 前記イコライズ動作において、
    前記内側ビット線部の配線負荷成分に比して、前記外側ビット線部の配線負荷成分が小なる場合、前記内側ビット線部が、第１電圧により制御されてイコライズされると共に、前記外側ビット線部が、前記第１電圧に比して低い電圧レベルの第２電圧により制御されてイコライズされ、
    前記内側ビット線部の配線負荷成分に比して、前記外側ビット線部の配線負荷成分が大なる場合、前記内側ビット線部が、第１電圧により制御されてイコライズされると共に、前記外側ビット線部が、前記第１電圧に比して高い電圧レベルの第２電圧により制御されてイコライズされるイコライズステップを有することを特徴とする請求項２４に記載の半導体記憶装置の制御方法。
26. 前記ビット線は、２本を１対としてセンスアンプにより差動増幅され、
    前記イコライズステップは、
    対をなす前記内側および外側ビット線部をショートするショートステップと、
    前記内側または外側ビット線部のうち少なくとも何れが一方をイコライズ電圧にバイアスするバイアスステップとを有することを特徴とする請求項２３乃至２５の少なくとも何れか１項に記載の半導体記憶装置の制御方法。

Images