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KR0140175B1 - 반도체 메모리 장치의 센스앰프 회로 - Google Patents

반도체 메모리 장치의 센스앰프 회로

Info

Publication number
KR0140175B1
KR0140175B1 KR1019940029690A KR19940029690A KR0140175B1 KR 0140175 B1 KR0140175 B1 KR 0140175B1 KR 1019940029690 A KR1019940029690 A KR 1019940029690A KR 19940029690 A KR19940029690 A KR 19940029690A KR 0140175 B1 KR0140175 B1 KR 0140175B1
Authority
KR
South Korea
Prior art keywords
bit line
sense amplifier
voltage level
latch enable
signal
Prior art date
Application number
KR1019940029690A
Other languages
English (en)
Other versions
KR960019304A (ko
Inventor
서동일
윤세승
정세진
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019940029690A priority Critical patent/KR0140175B1/ko
Priority to US08/558,105 priority patent/US5677886A/en
Priority to JP7293911A priority patent/JPH08212783A/ja
Publication of KR960019304A publication Critical patent/KR960019304A/ko
Application granted granted Critical
Publication of KR0140175B1 publication Critical patent/KR0140175B1/ko

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Abstract

본 발명은 메모리 셀과 접속하여 데이터를 전송하는 비트라인과, 소정의 프리차아지 전압을 입력하여 상기 비트라인을 동일한 전압레벨로 등화시키는 비트라인 등화회로와, 비트라인에 실리는 데이터를 차동증폭하기 위한 센스앰프와, 상기 프리차아지 전압을 입력하여 상기 센스앰프를 제어하기 위한 래치 인에이블 신호를 발생하는 래치 인에이블 신호 발생회로를 가지는 반도체 메모리 장치의 센스앰프회로에 있어서, 상기 비트라인과 상기 래치 인에이블 신호 발생회로를 각각 제어하는 비트라인 등화신호 및 센스앰프 래치 인에이블용 등화신호의 전압 레벨이 적어도 외부전원전압 레벨 이상임을 특징으로 한다. 본 발명에 의하여 비트라인 등화신호 및 래치 인에이블 신호 발생회로를 통하여 전압 레벨이 적어도 외부전원전압 레벨이상의 비트라인 등화신호 및 센스앰프 래치 인에이블용 등화신호를 발생하여 원할한 등화동작을 수행할 수 있는 효과가 있다.

Description

반도체 메모리 장치의 센스 앰프 회로
제1도는 반도체 메모리 장치의 센스앰프회로를 보이는 도면
제2도는 제1도에 따른 타이밍도를 보이는 도면
제3도는 종래의 기술에 따른 비트라인 등화신호 발생회로를 보이는 도면
제4도는 종래의 기술에 따른 래치 인에이블 신호 발생회로를 보이는 도면
제5도는 본 발명에 따른 비트라인 등화신호 발생회로를 보이는 도면
제6도는 본 발명에 따른 래치 인에이블 신호 발생회로를 보이는 도면
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입출력 데이터를 소정 레벨로 증폭하기 반도체 메모리 장치의 센스앰프회로에 관한 것이다.
다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory, DRAM)를 비롯한 반도체 메모리 장치는 메모리 셀로부터 리드된 데이터를 감지하여 소정 레벨로 증폭하기 위한 센스앰프회로를 구비하고 있다. DRAM의 메모리 셀은 하나의 액세스 트랜지스터 및 하나의 캐패시터로 구성되며, 액세스 트랜지스터의 게이트 단자에 접속하고 있는 워드라인 선택된 후 캐패시터에 저장된 데이터가 액세스 트랜지스터를 통하여 비트라인으로 전송된다. 메모리 셀로부터 리드된 데이터는 비트라인을 통하여 전송된 후 비트라인에 접속하고 있는 센스앰프회로를 통하여 감지증폭된 후 입출력 라인으로 전송되어 외부로 출력된다. 한편, 입출력 라인을 통하여 입력된 데이터 역시 센스앰프회로를 통하여 증폭된 후 메모리 셀로 라이트되는 과정을 거치게 된다.
제1도는 종래의 기술에 의한 반도체 메모리 장치의 메모리 셀을 보이는 도면이다. 제1도에 도시된 센스앰프회로는 메모리 셀 MC과 접속하여 데이터를 전송하는 비트라인 BL,와, 프리차아지 전압 VBL을 입력하여 비트라인 BL,을 동일한 전압 레벨로 등화시키는 비트라인 등화회로 34와, 비트라인 BL,에 실리는 데이터를 차동증폭하기 위한 센스앰프 36과, 컬럼 선택라인 CSL에 접속하여 비트라인 BL,과 입출력 라인 IO,을 접속시키는 컬럼 선택 게이트 38과, 프리차아지 전압 VBL을 입력하여 센스앰프 36을 제어하기 위한 P-센스앰프 및 N-센스앰프 래치 인에이블 신호 LA,를 발생하는 래치 인에이블 신호 발생회로 40과, 래치 인에이블 신호 발생회로 40에 접속하는 센스앰프 활성화회로 42를 구비하고 있다.
메모리 셀 MC는 워드라인과 비트라인의 교차점에 접속하는 액세스 트랜지스터 2 및 액세스 트랜지스터 2와 기판전압 VP에 접속하는 캐패시터 4를 구비한다. 비트라인 등화회로 34는 비트라인 BL,사이에 직렬 접속하며 게이트 단자에 비트라인 등화신호 PEQ를 각각 입력하는 엔모오스 트랜지스터 6, 8, 10을 구비하며, 이때 엔모오스 트랜지스터 6, 8의 소오스 단자에는 프리차아지 전압 VBL이 입력된다. 센스앰프 36은 비트라인 BL,사이에 직렬접속하며 P-센스앰프 래치 인에이블 신호 LA를 소오스 단자에 입력하며 게이트 단자가 각각 비트라인 BL,에 교차접속하고 있는 피모오스 트랜지스터 12, 14로 이루어진 P-형 센스앰프와, 비트라인 BL,사이에 직렬 접속하며 N-센스앰프 래치 인에이블 신호 를 소오스 단자에 입력하며 게이트 단자가 각각 비트라인 BL,에 교차접속하고 있는 엔모오스 트랜지스터 16, 18로 이루어진 N-형 센스앰프회로를 구비하고 있다. 컬럼 선택 게이트 38은 컬럼 선택라인 CSL에 게이트 단자가 각각 접속하여 컬럼 선택라인 CSL의 제어에 의해 비트라인과 입출력 라인 IO,을 접속하는 엔모오스 트랜지스터 20, 22를 구비하고 있다. 래치 인에이블 신호 발생회로 40은 래치 인에이블용 등화신호 PLAEQ에 게이트 단자가 각각 접속하는 엔모오스 트랜지스터 24, 26, 28을 각각 구비하고 있으며, 이때 엔모오스 트랜지스터 24, 26의 소오스 단자에는 프리차아지 전압 VBL이 입력된다. 센스앰프 활성화회로 42는 게이트 단자가 P-센스앰프용 활성화 신호 LAPG와 N-센스앰프용 활성화 신호 LANG에 접속하며, 드레인 단자가 엔모오스 트랜지스터 24, 26, 28의 양단자에 각각 접속하며, 소오스 단자가 접지전압 VSS에 각각 접속하는 엔모오스 트랜지스터 30, 32를 각각 구비하고 있다.
제2도는 제1도에 따른 타이밍도를 보이는 도면이다. 제2도를 참조하여 제1도에 따른 반도체 메모리 장치의 센스앰프회로를 더욱 상세하게 설명한다. 먼저, 로우 어드레스 스트로브 신호논리 하이 상태에서 로우 상태로 되면 메모리 셀 MC의 게이트 단자에 접속하고 있는 워드라인 WL이 인에이블된다. 이때, 워드라인은 통상적으로 액세스 트랜지스터 2의 드레쉬홀드 전압을 고려하여 셀 데이타가 1인 경우 셀 데이타 레벨 + 1.5V 정도의 레벨로 부스팅된다. 비트라인 등화신호 PEQ는 로우 어드레스 스트로브 신호가 논리 하이 상태 즉 스탠바이 상태에 있는 경우 논리 하이 상태를 유지하게 되고, 이때 엔모오스 트랜지스터 6, 8, 10은 턴온되어 비트라인 BL,은 1/2·IVC의 전압 레벨로 등화된다. 즉, 내부전압 IVC와 접지전압 VSS를 각각 유지하는 비트라인 BL,가 비트라인 등화신호 PEQ가 입력됨에 의해 등화를 시작하고 엔모오스 트랜지스터 6, 8은 비트라인 BL과이 1/2·IVC의 전압 레벨을 가지는 프리차아지 전압 VBL로 등화될 수 있도록 한다. 래치 인에이블 신호 발생회로 40에 입력되는 래치 인에이블용 등화신호 PLAEQ가 논리 하이 상태를 유지하는 경우, P-센스앰프 래치 인에이블 신호 LA,또한 1/2·IVC의 전압 레벨로 등화된다. 비트라인 등화회로 34는 워드라인이 인에이블되기 이전에 디세이블되어야 하므로 비트라인 등화신호 PEQ는 논리 하이 상태에서 논리 로우 상태로 디세이블된다. P-센스앰프 및 N-센스앰프 래치 인에이블 신호 LA,를 등화시키기 위한 래치 인에이블용 등화신호 PLAEQ 또한 비트라인 등화신호 PEQ와 같이 워드라인이 인에이블되기 이전에 논리 하이 상태에서 논리 로우 상태로 디세이블된다.
제3도는 제1도에 따른 비트라인 등화신호 발생회로를 보이는 도면이다. 제3도에 도시된 바와 같은 비트라인 등화신호 발생회로는 제어신호 PBLS에 공통으로 접속하고 내부전압 IVC와 접지전압 VSS 사이에 직렬 접속하는 피모오스 트랜지스터 44와 엔모오스 트랜지스터 46을 구비하고 있다. 비트라인 등화신호 PEQ는 제어신호 PBLS의 논리 상태에 따라 접지전압 VSS 레벨 또는 내부전압 IVC 레벨을 유지하게 된다.
제4도는 제1도에 따른 래치 인에이블용 등화신호 발생회로를 보이는 도면이다. 래치 인에이블용 등화신호 발생회로는 제어신호 PBLS에 공통으로 접속하고 내부전압 IVC와 접지전압 VSS 사이에 직렬 접속하는 피모오스 트랜지스터 48과 엔모오스 트랜지스터 50을 구비하고 있다. 래치 인에이블용 등화신호 PLAEQ는 제어신호 PBLS의 논리 상태에 따라 접지전압 VSS 레벨 또는 내부전압 IVC 레벨을 유지하게 된다. 제3도 및 제4도에 있어서, 제어신호 PBLS는 블록 선택정보로서 해당 센스앰프의 인에이블 여부를 결정하게 됨은 이미 설명하였다.
제2도에 도시된 바와같이, 셀 데이터가 1 인 경우, 비트라인 BL과 셀 데이터의 차아지 셰어링에 의하여 비트라인의 전압 레벨은 △BL만큼의 차이로 높아지게 된다. 차아지 셰어링이 완료된 후 N-센스앰프용 활성화 신호 LANG가 논리 로우 상태에서 논리 하이 상태로 되면 N-센스앰프 래치 인에이블 신호의 전압 레벨은 1/2·IVC보다 더 낮은 레벨로 낮아지며 이에 의해 엔모오스 트랜지스터 16, 18이 턴온되기 시작하여 센싱 동작이 시작된다. 이때, 비트라인 BL의 전압 레벨은 비트라인보다 △BL만큼 더 높으므로 트랜지스터 18이 턴온되기 시작하여 비트라인가 더 낮은 전압 레벨로 떨어진다.
비트라인의 전압 레벨로 떨어지는 동안 P-센스앰프용 활성화 신호 LAPG가 논리 하이 상태에서 논리 로우 상태로 되어 피모오스 트랜지스터 30이 턴온되기 시작하여 피모오스 트랜지스터 12, 14가 턴온되기 시작한다. 이때, 피모오스 트랜지스터 12가 피모오스 트랜지스터 14보다 더 크게 턴온되어 비트라인 BL과사이의 전압 차이는 더욱 커지게 된다. 리이드 동작인 경우, 비트라인 BL과의 전압 차이가 일정 정도 이상이 되면 컬럼 선택선 CSL이 논리 하이 상태로 인에이블되고 엔모오스 트랜지스터 20, 22가 턴온되어 비트라인과 입출력 라인 IO,을 접속시켜 비트라인의 데이터를 입출력 라인으로 전송하게 된다.
상술한 전체적인 동작 과정에서 알 수 있는 바와 같이, 비트라인 BL과의 등화를 위하여 비트라인 등화신호 PEQ가 논리 로우 상태에서 논리 하이 상태로 변화하면 엔모오스 트랜지스터 10에 의하여 내부전압 IVC와 접지전압 VSS를 가지는 각각 비트라인 BL과가 등화를 시작하고 엔모오스 트랜지스터 6, 8은 비트라인 BL과이 1/2·IVC의 전압 레벨의 프리차아지 전압 VBL로 등화될 수 있도록 한다. 내부전압 IVC는 동작전류 및 노이즈 감소를 위하여 외부전원전압 VCC을 일정 레벨 전압강하하여 사용하는 전압이다. 상술한 바와 같이 P-센스앰프 및 N-센스앰프 래치 인에이블 신호 LA,또한 비트라인 BL,와 같이 래치 인에이블용 등화신호 PLAEQ가 논리 로우 상태에서 논리 하이 상태로 변화함에 따라 엔모오스 트랜지스터 24, 26, 28이 동작하여 프리차아지 전압 VBL로 등화된다. 5V 또는 3.3V의 외부전원전압 VCC를 사용하는 반도체 장치에 있어서, 통상적으로 내부전압 IVC는 2.8V - 3V 정도이며, 이 경우 프리차아지 전압 레벨은 1.4V - 1.5V로 되어 등화동작에 문제가 없게 된다.
그러나, 외부전원전압 VCC의 저전압화에 따라 내부전압 IVC의 전압 레벨이 더 낮아지게 되는 경우, 즉 예를 들어 외부전원전압 VCC가 2V 정도인 경우 내부전압 IVC는 1V가 된다. 이때, 비트라인 등화회로 34의 엔모오스 트랜지스터 10은 몸체 효과(body effect)에 의하여 드레쉬홀드 전압이 1V 이상이 되며 따라서 비트라인가 접지전압 VSS에서 높은 레벨로 올라갈수록 드레인-소오스 전압 Ids(10)가 작아져 턴오프 상태에 가깝게 되므로서 비트라인BL및사이의 차아지 셰어링이 원활하게 이루어지지 않는다. 또한, 엔모오스 트랜지스터 6의 게이트-소오스 전압 Vgs(6)이 거의 1V로 되어 비트라인 BL의 등화에 도움을 주지 못한다. 엔모오스 트랜지스터 8은 비트라인의 전압 레벨이 높아져 게이트-소오스 전압 Vgs(8)이 드레쉬홀드 전압보다 높아지기 이전까지에는 비트라인가 프리차아지 전압 VBL에 가깝게 유지하도록 해주나, 그 이후에는 마찬가지로 비트라인의 등화에 도움을 주지 못한다. P-센스앰프 및 N-센스앰프 래치 인에이블 신호 LA,를 발생하는 래치 인에이블 신호 발생회로 40 역시 비트라인 등화회로 34에서와 동일한 이유로 등화가 잘 이루어지지 않는다. 이와 같이 비트라인 BL,의 등화시간 및 P-센스앰프 및 N-센스앰프 래치 인에이블 신호 LA,의 등화시간이 늦어지게 되면 로우 어드레스 스트로브 신호의 프리차아지 시간이 길어지게 되어 반도체 장치의 동작 특성을 떨어뜨리는 문제점이 있다.
종래의 기술에 있어서, 이러한 문제를 해결하기 위하여 비트라인 등화회로 34내의 엔모오스 트랜지스터 6, 8, 10 및 제어신호 등화회로 40의 엔모오스 트랜지스터 24, 26, 28의 드레쉬홀드 전압을 낮게 하는 방법을 적용하기도 하나 추가 마스크 공정이 필요하며 웨이퍼의 가공기간이 증가하는 문제점이 발생한다.
따라서, 본 발명의 목적은 비트라인 등화회로 및 래치 인에이블 신호 발생회로를 통하여 전압 레벨이 적어도 외부전원전압 레벨 이상의 비트라인 등화신호 및 센스앰프 래치 인에이블용 등화신호를 발생하여 원할한 등화동작을 수행할 수 있는 비트라인 센스앰프를 제공함에 있다.
이러한 본 발명의 목적은 메모리 셀과 접속하여 데이터를 전송하는 비트라인과, 소정의 프리차아지 전압을 입력하여 상기 비트라인을 동일한 전압레벨로 등화시키는 비트라인 등화회로와, 비트라인에 실리는 데이터를 차동증폭하기 위한 센스앰프와, 상기 프리차아지 전압을 입력하여 상기 센스앰프를 제어하기 위한 래치 인에이블 신호를 발생하는 래치 인에이블 신호 발생회로를 가지는 반도체 메모리 장치의 센스앰프회로에 있어서, 상기 비트라인과 상기 래치 인에이블 신호 발생회로를 각각 제어하는 비트라인 등화신호 및 센스앰프 래치 인에이블용 등화신호의 전압 레벨이 적어도 외부전원전압 레벨 이상임을 특징으로 하는 센스앰프회로를 제공함으로써 달성된다.
이하 본 발명을 첨부한 도면을 참조하여 더욱 상세하게 설명한다.
제5도는 본 발명에 의한 반도체 메모리 장치의 비트라인 등화신호 발생회로를 보이는 도면이다. 제5도에 도시된 비트라인 등화신호 발생회로는 외부전원전압 VCC와 제어노드 N1 사이에 접속된 피모오스 트랜지스터 52와, 게이트 단자에 제어신호 PBLS가 입력되며 제어노드 N1과 전지전압 VSS 사이에 접속하는 피모오스 트랜지스터 54와, 외부전원전압 VCC와 출력노드 N2 사이에 접속하는 피모오스 트랜지스터 56과, 게이트 단자에 제어신호 PBLS를 입력하는 인버터 60의 출력신호가 입력되며 출력노드 N2와 접지전압 VSS 사이에 접속하는 엔모오스 트랜지스터 58과, 게이트 단자에 출력노드 N2가 접속하며 외부전원전압 VCC와 접지전압 VSS 사이에 직렬로 접속된 피모오스 트랜지스터 62와 엔모오스 트랜지스터 64로 구성된다. 이때, 피모오스 트랜지스터 52의 게이트 단자와 출력노드 N2가 접속하며, 피모오스 트랜지스터 56의 게이트 단자와 제어노드 N1이 연결되어 있다. 도시된 바와 같이 교차접속된 피모오스 트랜지스터 52, 56과 엔모오스 트랜지스터 54, 58은 차동 구조를 가지며, 이러한 구조는 통상적으로 캐스코드(cascode) 전압변환회로로 불리운다. 이때, 인버터 60은 내부전압 IVC를 동작전압으로 사용한다.
한편, 제5도에 도시된 비트라인 등화신호 발생회로에 있어서는 동작전압으로 내부전압 IVC보다 더 높은 외부전원전압 VCC를 사용하였으나, 외부전원전압 VCC 대신 외부전원전압보다 일정한 레벨 이상으로 승압된 승압전압 VPP를 사용할 수 있다. 이러한 승압전압 VPP는 외부전원전압 VCC의 레벨이 2.3V 미만으로 낮아지는 경우에 사용될 수 있다. 즉, 외부전원전압 VCC가 약 2V인 경우, DRAM 셀의 액세스 트랜지스터의 게이트에 접속하는 워드라인의 전압 레벨은 2V + 1.5V = 3.5V 정도의 레벨이 요구된다. 이를 위하여 사용되는 일반적으로 반도체 장치는 승압회로를 구비하고 있으며, 이러한 승압회로를 이용하여 승압전압 VPP를 제공할 수 있다.
이러한 비트라인 등화신호 발생회로의 구성에 있어서, 제어신호 PBLS가 논리 하이 상태로 되어 엔모오스 트랜지스터 54를 턴온시키게 되면 제어노드 N1은 방전되어 제어노드 N1의 전위는 논리 로우 상태가 되며, 이에 의해 제어노드 N1과 연결된 피모오스 트랜지스터 56을 턴온시킨다. 따라서, 출력노드 N2는 외부전원전압 레벨로 충전된다. 이에 의해 피모오스 트랜지스터 62는 턴오프되고 엔모오스 트랜지스터 64는 턴온되어 논리 로우 상태의 비트라인 등화신호 PEQ를 발생하게 된다.
한편, 제어신호 PBLS가 논리 로우 상태로 되면 엔모오스 트랜지스터 54는 턴오프되고 엔모오스 트랜지스터 58은 턴온된다. 따라서, 출력노드 N2는 방전되어 출력노드 N2의 전위는 논리 로우 상태가 되며, 이에 의해 출력노드 N2와 연결된 피모오스 트랜지스터 52를 턴온시킨다. 따라서, 제어노드 N1은 외부전원전압 레벨로 충전되어 피모오스 트랜지스터 56을 턴오프시키게 되고, 출력노드 N2는 논리 로우 상태를 유지하게 된다. 이에 의해 피모오스 트랜지스터 62는 턴온되고 엔모오스 트랜지스터 64는 턴오프되어 논리 로우 상태의 비트라인 등화신호 PEQ를 발생하게 된다.
이러한 회로의 구성에 있어서, 제어신호 PBLS는 블록선택 정보로서 해당 센스앰프의 인에이블여부를 결정하기 위한 신호이다. 비트라인 등화신호 PEQ는 비트라인의 센싱 동작시 논리 로우 상태를 유지하게 되고, 등화동작을 수행하는 동안은 약 3.3V 정도의 외부전원전압 VCC 레벨을 유지하게 된다. 이러한 구성에 있어서, 제1도의 도시된 등화회로 내의 엔모오스 트랜지스터 6, 8 10은 비트라인 BL,와의 등화동작동안 충분히 턴온되게 된다. 즉, 비트라인 BL,가 1/2·IVC, 즉, 1V가 되는 동안 적어도 각 엔모오스 트랜지스터 6, 8, 10의 게이트-소오스 전압은 2.3V 이상이 되어 몸체 효과를 고려한 엔모오스 트랜지스터 6, 8, 10의 드레쉬홀드 전압 Vtn≥1V이더라도 비트라인의 등화를 원할하게 수행할 수 있다.
또한, 제5도에 도시된 비트라인 등화신호 발생회로에 있어서, 동작전압으로서 외부전원전압 VCC 대신 승압전압 VPP를 사용하는 경우에도 동일한 효과를 얻을 수 있다.
제6도는 본 발명에 의한 반도체 메모리 장치의 래치 인에이블용 등화신호 발생회로를 보이는 도면이다. 제6도에 도시된 래치 인에이블용 등화신호 발생회로는 외부전원전압 VCC와 제어노드 N3 사이에 접속된 피모오스 트랜지스터 66과, 게이트 단자에 제어신호 PBLS가 입력되며 제어노드 N3와 접지전압 VSS 사이에 접속하는 피모오스 트랜지스터 68과, 외부전원전압 VCC와 출력노드 N4 사이에 접속하는 피모오스 트랜지스터 70과, 게이트 단자에 제어신호 PBLS를 입력하는 인버터 72의 출력신호가 입력되며 출력노드 N4와 접지전압 VSS 사이에 접속하는 엔모오스 트랜지스터 74와, 게이트 단자에 출력노드 N4가 접속하며 외부전원전압 VCC와 접지전압 VSS 사이에 직렬로 접속된 피모오스 트랜지스터 78과 엔모오스 트랜지스터 80으로 구성된다.
이때, 피모오스 트랜지스터 66의 게이트 단자와 출력노드 N4가 접속하며, 피모오스 트랜지스터 70의 게이트 단자와 제어노드 N3이 연결되어 있다. 도시된 바와 같이 교차 접속된 피모오스 트랜지스터 66, 70과 엔모오스 트랜지스터 68, 74는 차동 구조를 가진다. 이때, 인버터 72는 내부전압 IVC를 동작전압으로 사용한다.
제6도에 도시된 래치 인에이블용 등화신호 발생회로의 동작은 제5도에 도시된 비트라인 등화신호 발생회로와 동일한 동작을 수행함을 쉽게 이해할 수 있을 것이다.
제6도에 있어서, 래치 인에이블용 등화신호 PLAEQ는 P-센스앰프 및 N-센스앰프 래치 인에이블 신호 LA,에 대한 등화동작을 수행하는 동안은 약 3.3V정도의 외부전원전압 VCC 레벨을 유지하게 된다. 이러한 구성에 있어서, 제1도의 도시된 래치 인에이블 신호 발생회로 40내의 엔모오스 트랜지스터 24, 26, 28은 래치 인에이블 신호 LA,의 등화동작 동안 충분히 턴온되게 된다. 즉, 래치 인에이블 신호 LA,가 1/2·IVC, 즉 1V가 되는 동안 적어도 각 엔모오스 트랜지스터 24, 26, 28의 게이트-소오스 전압은 2.3V 이상이 되어 몸체 효과를 고려한 엔모오스 트랜지스터 24, 26, 28의 드레쉬홀드 전압 Vtn≥1V이더라도 래치 인에이블 신호 LA,에 대한 등화를 원할하게 수행할 수 있다.
또한, 제6도에 도시된 래치 인에이블용 등화신호 발생회로에 있어서, 동작전압으로서 외부전원전압 VCC 대신 승압전압 VPP를 사용하는 경우에도 동일한 효과를 얻을 수 있다.
상술한 바와 같은 본 발명에 의한 센스앰프회로는 본 발명의 최적의 실시예를 설명한 것으로, 본 발명의 기술적 사상의 범위를 벗어나지 않는 범위내에서 다양하게 실시할 수 있음은 당해 분야에 통상의 지식을 가진 자는 용이하게 이해할 수 있을 것이다.
본 발명에 의하여 비트라인 등화신호 및 래치 인에이블 신호 발생회로를 통하여 전압 레벨이 적어도 외부전원전압 레벨 이상의 비트라인 등화신호 및 센스앰프 래치 인에이블용 등화신호를 발생하여 원할한 등화동작을 수행할 수 있는 효과가 있다.

Claims (3)

  1. 메모리 셀과 접속하여 데이터를 전송하는 비트라인과, 소정의 프리차아지 전압을 입력하여 상기 비트라인을 동일한 전압레벨로 등화시키는 비트라인 등화회로와, 비트라인에 실리는 데이터를 차동증폭하기 위한 센스앰프와, 상기 프리차아지 전압을 입력하여 상기 센스앰프를 제어하기 위한 래치 인에이블 신호를 발생하는 래치 인에이블 신호 발생회로를 가지는 반도체 메모리 장치의 센스앰프회로에 있어서, 상기 비트라인과 상기 래치 인에이블 신호 발생회로를 각각 제어하는 비트라인 등화신호 및 센스앰프 래치 인에이블용 등화신호의 전압 레벨이 적어도 외부전원전압 레벨 이상임을 특징으로 하는 센스앰프회로.
  2. 제1항에 있어서, 상기 비트라인 등화신호 및 상기 센스앰프 래치 인에이블용 등화신호를 발생하는 신호 발생수단이 소정의 제어신호에 대응하여 제어노드를 방전시키는 제1엔모오스 트랜지스터와, 상기 제어신호를 반전하기 위한 인버터와, 상기 인버터의 출력신호에 대응하여 출력노드를 방전시키는 제2엔모오스 트랜지스터와, 상기 제어노드에 제어되며 상기 출력노드를 외부전원전압 레벨 또는 상기 외부전원보다 더 높은 승압전압 레벨로 충전시키는 제1피모오스 트랜지스터와, 상기 출력노드에 의해 제어되며 상기 제어노드를 상기 전원전압 레벨 또는 상기 승압전압 레벨로 충전시키는 제2피모오스 트랜지스터와, 상기 출력노드에 게이트 단자가 접속하며 상기 전원전압 레벨 또는 상기 승압전압 레벨과 접지전압 사이에 접속하며 직렬접속된 제3피모오스 트랜지스터와 제4엔모오스 트랜지스터를 구비함을 특징으로 하는 센스앰프회로.
  3. 제2항에 있어서, 상기 인버터의 동작전압은 내부전원전압 레벨임을 특징으로 하는 센스앰프회로.
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