JPH07302495A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ビット線対を十分にイコライズできる半導体
記憶装置を提供する。 【構成】 外部電源電圧Ｖccに基づいて外部電源電圧Ｖ
cc以上に昇圧された内部昇圧電位Ｖppを発生する内部昇
圧電位発生回路５９を備え、イコライズ信号発生手段
が、内部昇圧電位Ｖppを電源とし、イコライズ手段を制
御する外部電源電圧Ｖcc以上に昇圧されたイコライズ信
号を発生することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビット線イコライズ手
段によりビット線対を（１／２）Ｖccにプリチャージす
る（１／２）Ｖccプリチャージ方式を採用した半導体記
憶装置の改良に関するものである。

【０００２】

【従来の技術】図９は、従来の半導体記憶装置の１例と
して、ＤＲＡＭ（Dynamic Random Access Memory）の１
構成例を示すブロック図である。ＤＲＡＭは、外部から
の行アドレスストローブ信号バーＲＡＳ、列アドレスス
トローブ信号バーＣＡＳ、ライトイネーブル信号バーＷ
Ｅ及び出力イネーブル信号バーＯＥを受けて、内部制御
信号である行アドレスバッファ制御信号φＲＡＢ、列ア
ドレスバッファ制御信号φＣＡＢ、データ入力バッファ
制御信号φＤＩ及びデータ出力バッファ制御信号φＤＯ
等を出力する制御信号発生回路５０により制御される。

【０００３】また、ＤＲＡＭは、制御信号発生回路５０
と、行アドレスバッファ制御信号φＲＡＢとアドレス信
号Ａｄｄとを受けて行アドレスを出力する行アドレスバ
ッファ５１と、列アドレスバッファ制御信号φＣＡＢと
アドレス信号Ａｄｄとを受けて列アドレスを出力する列
アドレスバッファ５２と、メモリセルがアレイ状に並べ
られたメモリセルアレイ５６と、行アドレスを受けて行
方向のメモリセルを選択する行デコーダ５３と、列アド
レスを受けて列方向のメモリセルを選択する列デコーダ
５４と、列方向のメモリセルを選択する為のビット線対
（図示せず）間の電位差を増幅するセンスアンプ部５５
と、データ入力バッファ制御信号φＤＩを受けて、外部
からデータを受け入れるデータ入力バッファ５８と、デ
ータ出力バッファ制御信号φＤＯを受けて、外部へセン
スアンプ部５５からのデータを出力するデータ出力バッ
ファ５７と、ＤＲＡＭの外部電源電圧Ｖccと接地電位Ｖ
ssとを与えられ、非同期のリングオシレータ（図示せ
ず）が出力する内部昇圧電位発生回路活性化信号φ２を
受けて、外部電源電圧Ｖccより高電位の内部昇圧電位Ｖ
ppをＤＲＡＭ内各部へ供給する内部昇圧電位発生回路５
９とで構成されている。

【０００４】このような構成のＤＲＡＭの動作を以下に
説明する。制御信号発生回路５０は、外部からの行アド
レスストローブ信号バーＲＡＳ及び列アドレスストロー
ブ信号バーＣＡＳ、並びにライトイネーブル信号バーＷ
Ｅ又は出力イネーブル信号バーＯＥを受けて、内部制御
信号である行アドレスバッファ制御信号φＲＡＢ及び列
アドレスバッファ制御信号φＣＡＢ、並びにデータ入力
バッファ制御信号φＤＩ又はデータ出力バッファ制御信
号φＤＯ等を出力する。行アドレスバッファ５１は、行
アドレスバッファ制御信号φＲＡＢとアドレス信号Ａｄ
ｄとを受けて行アドレスを出力し、行デコーダは、行ア
ドレスに従って、メモリセルアレイ５６内の行方向のメ
モリセルを選択する為のワード線を選択する。一方、列
アドレスバッファ５２は、列アドレスバッファ制御信号
φＣＡＢとアドレス信号Ａｄｄとを受けて列アドレスを
出力し、列デコーダは、列アドレスに従って、メモリセ
ルアレイ５６内の列方向のメモリセルを選択する為のビ
ット線対を選択する。

【０００５】ワード線とビット線対との選択により特定
されたメモリセルは、制御信号発生回路５０がライトイ
ネーブル信号バーＷＥを受けているときは、データ入力
バッファ５８がデータ入力バッファ制御信号φＤＩを受
けて入力したデータを、センスアンプ部５５を介して、
入力し記憶する。一方、制御信号発生回路５０が出力イ
ネーブル信号バーＯＥを受けているときは、センスアン
プ部５５がメモリセルから読み出して出力したデータ
を、データ出力バッファ５７がデータ出力バッファ制御
信号φＤＯを受けて出力する。

【０００６】図１０は、シェアードセンスアンプ構成を
用いたＤＲＡＭのセンスアンプとその周辺の構成例を示
した回路図である。センスアンプは、Ｐチャネルセンス
アンプＰＳＡ、ＮチャネルセンスアンプＮＳＡ及びビッ
ト線イコライズ回路ＥＱで構成されている。Ｐチャネル
センスアンプＰＳＡは、ソース同士が接続されたＰチャ
ネル形トランジスタＱ７，Ｑ８の各ドレインがビット線
ＢＬ、バービット線バーＢＬに接続されると共に、各ゲ
ートがバービット線バーＢＬ、ビット線ＢＬに接続され
て、ソースの接続節点には、外部電源電圧Ｖccがソース
に印加されたＰチャネル形トランジスタＱＰのドレイン
が接続され、トランジスタＱＰのゲートにはＰチャネル
センスアンプ駆動信号ＳＯＰが与えられるようになって
いる。ＮチャネルセンスアンプＮＳＡは、ソース同士が
接続されたＮチャネル形トランジスタＱ９，Ｑ１０の各
ドレインがビット線ＢＬ、バービット線バーＢＬに接続
され、各ゲートがバービット線バーＢＬ、ビット線ＢＬ
に接続されて、ソースの接続節点には、ソース接地され
たＮチャネル形トランジスタＱＮのドレインが接続さ
れ、トランジスタＱＮのゲートにはＮチャネルセンスア
ンプ駆動信号ＳＯＮが与えられるようになっている。

【０００７】ビット線ＢＬには、列選択信号線ＣＳＬが
ゲート接続されたコラムゲートトランジスタＱ１１を介
してデータ線ＬＩＯが接続され、バービット線バーＢＬ
には、列選択信号線ＣＳＬがゲート接続されたコラムゲ
ートトランジスタＱ１２を介してデータ線バーＬＩＯが
接続されている。トランジスタＱ１３，Ｑ１４，Ｑ１５
は、ビット線イコライズ回路ＥＱを構成しており、ソー
ス同士が接続されたＮチャネル形トランジスタＱ１３，
Ｑ１４のドレインはそれぞれビット線ＢＬ、バービット
線バーＢＬに接続され、ソースの接続節点には、ビット
線イコライズ電位線ＶＢＬが接続されている。イコライ
ズトランジスタＱ１５のソース、ドレインには、ビット
線ＢＬ、バービット線バーＢＬが接続されており、トラ
ンジスタＱ１３，Ｑ１４，Ｑ１５の各ゲートには、ビッ
ト線イコライズ信号線ＥＱＬが接続されている。

【０００８】ビット線ＢＬ、バービット線バーＢＬのそ
れぞれの一端には、トランスファ信号線Ｓ１Ｌがゲート
接続されたトランスファゲートトランジスタＱ３，Ｑ４
を介して、ビット線ＢＬＬ、バービット線バーＢＬＬが
接続され、それぞれの他端には、トランスファ信号線Ｓ
１Ｒがゲート接続されたトランスファゲートトランジス
タＱ５，Ｑ６を介して、ビット線ＢＬＲ、バービット線
バーＢＬＲが接続されている。

【０００９】ビット線ＢＬＬには、ワード線ＷＬＬがゲ
ート接続されたＮチャネル形トランジスタＱ１のドレイ
ンが接続され、トランジスタＱ１のソースには、他端に
メモリセルプレート電位Ｖsgが印加されたキャパシタＣ
１が接続されて、トランジスタＱ１とキャパシタＣ１と
でメモリセルＭＣＬを構成している。ビット線ＢＬＲに
は、ワード線ＷＬＲがゲート接続されたＮチャネル形ト
ランジスタＱ２のドレインが接続され、トランジスタＱ
２のソースには、他端にメモリセルプレート電位Ｖsgが
印加されたキャパシタＣ２が接続されて、トランジスタ
Ｑ２とキャパシタＣ２とでメモリセルＭＣＲを構成して
いる。シェアードセンスアンプ構成のＤＲＡＭでは、図
１１に示すように、メモリ容量に応じて、行方向（図の
上下方向）に並べられたセンスアンプＳＡ１，ＳＡ２…
の両側（列方向、図の左右方向）のビット線対に多数の
メモリセルが接続されているが、図１０では、メモリセ
ルＭＣＬ、ＭＣＲのみを図示している。

【００１０】このような構成のセンスアンプとその周辺
の動作を、メモリセルＭＣＬに記憶された“１”を読み
出す場合について、図１２に示す各動作信号のタイミン
グチャートを参照しながら以下に説明する。外部からバ
ーＲＡＳ信号（行アドレスストローブ信号）が制御信号
発生回路５０（図９）へ与えられるとき、ＤＲＡＭは、
バーＲＡＳ信号の立ち下がり（図１２（ａ））により活
性状態に入る。バーＲＡＳ信号の立ち下がりにより、Ｄ
ＲＡＭが活性状態に入ると、外部行アドレス信号は行ア
ドレスバッファ５１（図９）内にラッチされる。

【００１１】次いで、センスアンプ部５５（図９）内で
ビット線イコライズ信号線ＥＱＬが、行デコーダ５３
（図９）内でトランスファ信号線Ｓ１Ｒが、それぞれＬ
レベルになり（図１２（ｄ），（ｃ））、トランジスタ
Ｑ１３，Ｑ１４，Ｑ１５がオフになって、ビット線ＢＬ
及びバービット線バーＢＬ間のイコライズを中止する
（図１２（ｉ））と共に、トランジスタＱ５，６がオフ
になり、ビット線ＢＬ及びバービット線バーＢＬから、
メモリセルＭＣＲ側のビット線ＢＬＲ及びバービット線
バーＢＬＲを分離する。このとき、メモリセルＭＣＬ側
のトランスファ信号線Ｓ１Ｌは、内部昇圧電位Ｖppに保
たれ（図１２（ｂ））、ビット線ＢＬ及びバービット線
バーＢＬと、メモリセルＭＣＬ側のビット線ＢＬＬ及び
バービット線バーＢＬＬとは分離されない。

【００１２】次いで、行アドレスバッファ５１（図９）
内にラッチされている行アドレスに応じて、行デコーダ
５３（図９）内で選択されたワード線ＷＬＬが、内部昇
圧電位Ｖppに昇圧されて（図１２（ｅ））、トランジス
タＱ１がオンになり、キャパシタＣ１に蓄えられていた
電荷がビット線ＢＬＬ（ＢＬ）に伝達され、ビット線Ｂ
ＬＬ（ＢＬ）の電位が、イコライズされたときの電位
（Ｖcc−Ｖss）／２よりも高くなる（図１２（ｉ））。

【００１３】次いで、列デコーダ５４（図９）内で、Ｎ
チャネルセンスアンプ駆動信号ＳＯＮがＨレベルに（図
１２（ｇ））、Ｐチャネルセンスアンプ駆動信号ＳＯＰ
がＬレベルになり（図１２（ｈ））、トランジスタＱ
Ｎ，ＱＰがオンになる。ここで、ビット線ＢＬＬ（Ｂ
Ｌ）の電位がバービット線バーＢＬＬ（バーＢＬ）の電
位よりも高くなっているので、Ｎチャネルセンスアンプ
ＮＳＡのトランジスタＱ１０及びＰチャネルセンスアン
プＰＳＡのトランジスタＱ７がオンになる。その為、ト
ランジスタＱＰ，Ｑ７を通じて、ビット線ＢＬＬの電位
が外部電源電圧Ｖccになり、トランジスタＱＮ，Ｑ１０
を通じて、バービット線バーＢＬＬの電位が接地電位Ｖ
ssになって、ビット線ＢＬＬ（ＢＬ）及びバービット線
バーＢＬＬ（バーＢＬ）間の電位差が増幅される。

【００１４】次いで、列デコーダ５４（図９）内で、列
選択信号線ＣＳＬがＨレベルになり（図１２（ｊ））、
コラムゲートトランジスタＱ１１，Ｑ１２がオンになっ
て、ビット線ＢＬＬ（ＢＬ）及びバービット線バーＢＬ
Ｌ（バーＢＬ）の電位が、それぞれ、データ線ＬＩＯ及
びデータ線バーＬＩＯへ伝達され、メモリセルＭＣＬの
キャパシタＣ１に記憶されていたデータ“１”が読み出
される。次いで、バーＲＡＳ信号がＨレベルになる（図
１２（ａ））ことにより、ＤＲＡＭが不活性状態にな
り、選択されていたワード線ＷＬＬがＬレベルになっ
て、メモリセルＭＣＬのトランジスタＱ１はオフにな
る。次いで、列デコーダ５４（図９）内で、Ｎチャネル
センスアンプ駆動信号ＳＯＮがＬレベルに（図１２
（ｇ））、Ｐチャネルセンスアンプ駆動信号ＳＯＰがＨ
レベルになり（図１２（ｈ））、トランジスタＱＮ，Ｑ
Ｐがオフになる。

【００１５】次いで、行デコーダ５３（図９）内で、ト
ランスファ信号線Ｓ１ＲがＨレベルになり（図１２
（ｃ））、トランジスタＱ５，６がオンになって、ビッ
ト線ＢＬ及びバービット線バーＢＬと、メモリセルＭＣ
Ｒ側のビット線ＢＬＲ及びバービット線バーＢＬＲとが
接続される。それと同時に、センスアンプ部５５（図
９）内で、ビット線イコライズ信号線ＥＱＬが外部電源
電圧ＶccのＨレベルになり（図１２（ｄ））、トランジ
スタＱ１３，Ｑ１４，Ｑ１５がオンになって、ビット線
イコライズ電位線ＶＢＬの電位（Ｖcc−Ｖss）／２が、
ビット線ＢＬ，ＢＬ１，ＢＬ２、バービット線バーＢ
Ｌ，バーＢＬ１，バーＢＬ２へ伝達され、ビット線のイ
コライズを開始する（図１２（ｉ））。

【００１６】図１３は、列デコーダ５４（図９）内に設
けられ、図１０に示すビット線イコライズ信号線ＥＱＬ
へイコライズ信号を出力するビット線イコライズ信号発
生回路の構成例を示す回路図である。ビット線イコライ
ズ信号発生回路は、ソースに外部電源電圧Ｖccが印加さ
れたＰチャネル形トランジスタＱ１６と、ソースが接地
されたＮチャネル形トランジスタＱ１７とがドレイン同
士およびゲート同士でそれぞれ共通接続され、ドレイン
の接続節点を出力節点として、ＣＭＯＳインバータを構
成している。ゲートの接続節点にはインバータ１２の出
力端子が接続され、インバータ１２の入力端子には、ビ
ット線イコライズ信号発生回路活性化信号線が入力端子
に接続されたインバータ１１の出力端子が接続されてい
る。

【００１７】このような構成のビット線イコライズ信号
発生回路は、バーＲＡＳ信号がＬレベルのとき、制御信
号発生回路５０からのビット線イコライズ信号発生回路
活性化信号φ１がＨレベルになり、そのとき、Ｐチャネ
ル形トランジスタＱ１６はオフ、Ｎチャネル形トランジ
スタＱ１７はオンとなって、出力節点の電位は接地電位
Ｖssとなる。バーＲＡＳ信号がＨレベルのとき、制御信
号発生回路５０からのビット線イコライズ信号発生回路
活性化信号φ１がＬレベルになり、そのとき、Ｐチャネ
ル形トランジスタＱ１６はオン、Ｎチャネル形トランジ
スタＱ１７はオフとなって、出力節点からは外部電源電
圧Ｖccが出力される。

【００１８】図１４は、内部昇圧電位発生回路５９（図
９）及びリングオシレータの構成例を示した回路図であ
る。図１０に示すワード線ＷＬＬ，ＷＬＲ及びトランス
ファ信号線Ｓ１Ｌ，Ｓ１Ｒは、メモリセルのデータを確
実に読み出す為に、また、ビット線からのデータを確実
にメモリセルに書き込む為に、それぞれ外部電源電圧Ｖ
cc以上に昇圧された内部昇圧電位Ｖppを電源電位とする
回路から、それぞれの信号が出力される。内部昇圧電位
発生回路５９の構成は、インバータ１４，１５，１６が
直列接続されており、インバータ１５，１６間にキャパ
シタＣ３の一端が接続され、キャパシタＣ３の他端は、
外部電源電圧Ｖccがゲート及びドレインに与えられて常
時オンになっているＮチャネル形トランジスタＱ２２の
ソースの節点Ｎ１に接続され、節点Ｎ１には、外部電源
電圧Ｖccがドレインに与えられているＮチャネル形トラ
ンジスタＱ２３，Ｑ２４の各ゲートも接続されている。
インバータ１６の出力端子は、キャパシタＣ４を介して
節点Ｎ２に接続され、節点Ｎ２にはＮチャネル形トラン
ジスタＱ２４のソースが接続されている。

【００１９】インバータ１４，１５間には、インバータ
１７の入力端子が接続され、インバータ１７に直列接続
されたインバータ１８の出力端子は、キャパシタＣ５を
介して節点Ｎ３に接続され、節点Ｎ３にはＮチャネル形
トランジスタＱ２３のソースが接続されている。インバ
ータ１４の入力端子には、内部昇圧電位発生回路活性化
信号φ２が入力される。節点Ｎ２にゲート接続され節点
Ｎ３にドレイン接続されたＮチャネル形トランジスタＱ
２５のソースと接地電位Ｖss間に、大容量（２ｎＦ程
度）のキャパシタＣＬが接続され、このトランジスタＱ
２５のソースから内部昇圧電位Ｖppが出力されるように
なっている。

【００２０】トランジスタＱ２５のソースには、レベル
ディテクタ６１の検知端子が接続され、レベルディテク
タ６１の出力は、偶数段のインバータと入力ゲートであ
るＮＡＮＤ回路とが直列接続され、出力がＮＡＮＤ回路
の一方の入力端子に帰還されたリングオシレータ６２の
ＮＡＮＤ回路の他方の入力端子へ与えられる。リングオ
シレータ６２の出力は、内部昇圧電位発生回路活性化信
号φ２として、インバータ１４の入力端子へ与えられ
る。

【００２１】このような構成の内部昇圧電位発生回路５
９の動作を、その動作を示す図１５のタイミングチャー
トを参照しながら以下に説明する。レベルディテクタ６
１は、内部昇圧電位Ｖppが所定電位以下であることを検
知したとき、リングオシレータ６２を活性化して、内部
昇圧電位発生回路活性化信号φ２をＨレベルからＬレベ
ルにする（図１５（ａ））。節点Ｎ１は、内部昇圧電位
発生回路活性化信号φ２がＬレベルのとき（図１５
（ａ））、外部電源電圧ＶccからトランジスタＱ２５の
閾値電位Ｖthを差し引いた電位に充電され（図１５
（ｂ））、内部昇圧電位発生回路活性化信号φ２がＨレ
ベルのとき（図１５（ａ））、キャパシタＣ３により２
Ｖcc−Ｖthに昇圧される（図１５（ｂ））。

【００２２】一方、節点Ｎ２，Ｎ３は、内部昇圧電位発
生回路活性化信号φ２がＨレベルのとき、外部電源電圧
Ｖccに充電され（図１５（ｃ），（ｄ））、内部昇圧電
位発生回路活性化信号φ２がＬレベルのとき、キャパシ
タＣ４，Ｃ５により２Ｖccに昇圧される（図１５
（ｃ），（ｄ））。節点Ｎ３の電位により、トランジス
タＱ２５を介して、キャパシタＣＬが充電され、内部昇
圧電位Ｖppは２Ｖccに近い電位に昇圧される（図１５
（ｅ））。レベルディテクタ６１は、内部昇圧電位Ｖpp
が所定電位を超えていることを検知したとき、リングオ
シレータ６２を非活性化して、内部昇圧電位発生回路活
性化信号φ２をＬレベルからＨレベルにする。

【００２３】図１６は、行デコーダ５３（図９）内に設
けられ、図１０に示すワード線ＷＬＬ，ＷＬＲを駆動す
る為のワード線駆動回路の構成例を示した回路図であ
る。ワード線駆動回路は、並列接続したＰチャネル形ト
ランジスタＱ２６，Ｑ２７のソースに内部昇圧電位Ｖpp
を印加し、そのドレインには、信号φ４がゲートに与え
られるＮチャネル形トランジスタＱ２８を介して信号φ
５が与えられ、Ｐチャネル形トランジスタＱ２６のゲー
トには信号φ３が与えられる。Ｐチャネル形トランジス
タＱ２６，Ｑ２７のドレインには、ドレイン同士が接続
されたＰチャネル形トランジスタＱ２９及びＮチャネル
形トランジスタＱ３０の各ゲートが接続され、Ｐチャネ
ル形トランジスタＱ２９のソースには内部昇圧電位Ｖpp
が印加され、Ｎチャネル形トランジスタＱ３０のソース
は接地されている。Ｐチャネル形トランジスタＱ２９及
びＮチャネル形トランジスタＱ３０のドレインには、Ｐ
チャネル形トランジスタＱ２７のゲートが接続され、ワ
ード線への出力節点となっている。

【００２４】図１７は、行デコーダ５３（図９）内に設
けられ、図１０に示すトランスファ信号線Ｓ１Ｌ，Ｓ１
Ｒへトランスファ信号を出力するトランスファ信号発生
回路の構成例を示す回路図である。トランスファ信号発
生回路は、ソースに内部昇圧電位Ｖppが印加されたＰチ
ャネル形トランジスタＱ３１のドレインに、ソースが接
地されたＮチャネル形トランジスタＱ３２のドレインを
接続し、同じく、ソースに内部昇圧電位Ｖppが印加され
たＰチャネル形トランジスタＱ３３のドレインに、ソー
スが接地されたＮチャネル形トランジスタＱ３４のドレ
インを接続して、Ｐチャネル形トランジスタＱ３１のド
レインとＰチャネル形トランジスタＱ３３のゲートとを
接続し、Ｐチャネル形トランジスタＱ３３のドレインと
Ｐチャネル形トランジスタＱ３１のゲートとを接続して
いる。

【００２５】Ｎチャネル形トランジスタＱ３２のゲート
にはトランスファ信号発生回路活性化信号φ６が与えら
れ、トランスファ信号発生回路活性化信号φ６は、イン
バータ１９を介してＮチャネル形トランジスタＱ３４へ
も与えられ、トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ
３４及びインバータ１９は、トランジスタＱ３３，Ｑ３
４のドレインを出力節点とするレベルシフト回路を構成
している。トランジスタＱ３３，Ｑ３４のドレインは、
ソースに内部昇圧電位Ｖppが印加されたＰチャネル形ト
ランジスタＱ３５と、ソースが接地されたＮチャネル形
トランジスタＱ３６とで構成されるＣＭＯＳインバータ
の入力節点（トランジスタＱ３５，Ｑ３６のゲート）に
接続され、ＣＭＯＳインバータの出力節点（トランジス
タＱ３５，Ｑ３６のドレイン）からは、トランスファ信
号が出力されるようになっている。

【００２６】このような構成のワード線駆動回路及びト
ランスファ信号発生回路の動作を、図１８に示す各動作
信号のタイミングチャートを参照しながら以下に説明す
る。ワード線駆動回路では、バーＲＡＳ信号がＨレベル
からＬレベルになる（図１８（ａ））場合、信号φ３，
φ４がＨレベルになる（図１８（ｂ），（ｃ））。この
場合、信号φ５がＬレベルのとき（図１８（ｄ））、ト
ランジスタＱ２６，Ｑ３０，Ｑ２７はオフ、トランジス
タＱ２８，Ｑ２９はオンになり、出力節点からは内部昇
圧電位Ｖppが出力される（図１８（ｅ））。信号φ５が
Ｈレベルのとき、トランジスタＱ２６，Ｑ２９はオフ、
トランジスタＱ２８，Ｑ３０，Ｑ２７はオンになり、出
力節点は接地される。バーＲＡＳ信号がＬレベルからＨ
レベルになる（図１８（ａ））場合、信号φ３，φ４は
Ｌレベルになる（図１８（ｂ），（ｃ））。この場合、
トランジスタＱ２６，Ｑ３０，Ｑ２７はオン、トランジ
スタＱ２８，Ｑ２９はオフになり、出力節点は接地され
る（図１８（ｅ））。

【００２７】トランスファ信号発生回路では、トランス
ファ信号線Ｓ１Ｌが選択されているときは、バーＲＡＳ
信号が変化しても、トランスファ信号発生回路活性化信
号φ６は変化しない（図１８（ｆ））。トランスファ信
号線Ｓ１Ｌが選択されないときは、バーＲＡＳ信号の変
化に応じて、トランスファ信号発生回路活性化信号φ６
は変化する（図１８（ｇ））。トランスファ信号発生回
路活性化信号φ６がＬレベルのとき、トランジスタＱ３
４，Ｑ３１，Ｑ３５がオン、トランジスタＱ３２，Ｑ３
３，Ｑ３６がオフになり、出力節点からは内部昇圧電位
Ｖppが出力される（図１８（ｆ））。トランスファ信号
発生回路活性化信号φ６がＨレベルのとき、トランジス
タＱ３４，Ｑ３１，Ｑ３５がオフ、トランジスタＱ３
２，Ｑ３３，Ｑ３６がオンになり、出力節点は接地され
る（図１８（ｇ））。

【００２８】

【発明が解決しようとする課題】半導体記憶装置では、
ビット線対が“１”または“０”を示す電位の何れへも
素早く変化できるように、図１９（ａ）〜（ｄ）に示す
ように、読み出し又は書き込み動作の前に、ビット線対
の電位を“１”を示す電位と“０”を示す電位との中間
電位に等しくプリチャージするビット線対のイコライズ
動作を行っている。上述の従来のＤＲＡＭでは、図１０
に示すビット線対のイコライズ動作を行う為のビット線
イコライズ回路ＥＱの、トランジスタＱ１３，Ｑ１４，
Ｑ１５の各ゲートに共通接続されるビット線イコライズ
信号線ＥＱＬのＨレベルは外部電源電圧Ｖccであり、ビ
ット線イコライズ電位線ＶＢＬの電位はＶcc／２であ
る。ビット線対のイコライズ動作が完了しているとき、
ビット線ＢＬ及びバービット線バーＢＬは共にほぼＶcc
／２の電位になる。

【００２９】従って、トランジスタＱ１５のソース電位
もほぼＶcc／２の電位となる。この場合、トランジスタ
Ｑ１５の閾値電圧は、バックゲート効果により、ソース
電位が接地電位Ｖssである場合よりも上昇する。ビット
線対のイコライズ動作時のトランジスタＱ１５の閾値電
圧Ｖthは、トランジスタＱ１５のソース電位が接地電位
Ｖssである場合の閾値電圧をＶto、ビット線対のイコラ
イズ動作時のトランジスタＱ１５のソース電位をＶs 、
トランジスタＱ１５のバックゲート効果係数をＫ、トラ
ンジスタＱ１５の基板電位（バックゲート電位）をＶbb
とすると、次式で表される。 Ｖth＝Ｖto＋Ｋ（√（Ｖs ＋｜Ｖbb｜）−√（｜Ｖbb
｜））

【００３０】外部電源電圧Ｖccが例えば３．３Ｖ程度の
ＤＲＡＭにおいて、Ｖtoは約０．７Ｖ、Ｖs は約１．６
５Ｖ（＝Ｖcc／２）、Ｖbbは約−１．５Ｖ、Ｋは約０．
６であるので、Ｖthは約１．０３Ｖになる。従って、ビ
ット線イコライズ信号線ＥＱＬのＨレベルが外部電源電
圧Ｖccである場合には、トランジスタＱ１５のゲート電
位が、ソース電位Ｖs と閾値電圧Ｖthとの和に比べて十
分に高くならない。その為、トランジスタＱ１５のコン
ダクタンスが小さく、ビット線対ＢＬ，バーＢＬのイコ
ライズ動作が所定期間内に終了しない。この為、次のサ
イクルで同一のビット線対ＢＬ，バーＢＬを共有するメ
モリセルアレイブロックが選択され、前のサイクルと逆
のデータを読み出すときに、図１９（ｅ）に示すような
エラーが発生することがあった。

【００３１】また、上述のようなエラーを避ける為に、
特開昭６２−２７１２９５号において提案されているよ
うに、ビット線イコライズ信号線ＥＱＬとトランジスタ
Ｑ１５のゲートとの間にキャパシタを設けて、１回のイ
コライズ信号を発生する際に１回の容量結合により、ト
ランジスタＱ１５のゲートへかかるイコライズ信号の電
圧を昇圧する方法もある。しかし、この方法では、電源
電圧の変動により電源電圧が低下すると、昇圧回路内の
節点のプリチャージ電位が、トランジスタＱ１５の閾値
電圧Ｖthのバックゲート効果により低下する為、昇圧の
効率が下がり、イコライズ信号の昇圧電位が不十分とな
る問題がある。

【００３２】本発明は、このような事情に鑑みてなされ
たものであり、第１発明では、第１の固定電位を電源と
して第１の固定電位以上に昇圧された第２の固定電位を
発生する第２固定電位発生手段と、第２の固定電位を電
源とし、第１の固定電位以上に昇圧されたイコライズ信
号を発生するビット線イコライズ信号発生手段とを設け
ることにより、ビット線対を十分にイコライズできる半
導体記憶装置を提供することを目的とする。第２発明で
は、第１発明の構成に加えて、ビット線対の電位を第１
の固定電位と接地電位との中間電位に設定するビット線
イコライズ手段を設けることにより、ビット線対を十分
にイコライズできる半導体記憶装置を提供することを目
的とする。

【００３３】第３発明では、ビット線対と増幅手段との
間に設けられたスイッチング手段と、第２の固定電位を
電源とし、スイッチング手段をオン制御する、第１の固
定電位以上に昇圧されたトランスファー信号を発生する
トランスファー信号発生手段とを設けることにより、ビ
ット線の分離接続を確実に行い、ビット線対を十分にイ
コライズできる半導体記憶装置を提供することを目的と
する。第４発明では、第２の固定電位を電源としてワー
ド線に第１の固定電位以上の電位を与えるワード線駆動
手段を設けることにより、ビット線対を十分にイコライ
ズでき、データの読み出し書き込みが確実にできる半導
体記憶装置を提供することを目的とする。

【００３４】第５発明では、外部から印加される外部電
源電圧である第１の固定電位を設けることにより、ビッ
ト線対を十分にイコライズできる半導体記憶装置を提供
することを目的とする。第６発明では、外部から印加さ
れる外部電源電圧を電源として外部電源電圧以下に降圧
された内部降圧電位を発生する内部降圧電源回路を備
え、内部降圧電位を第１の固定電位とすることにより、
ビット線対を十分にイコライズできる半導体記憶装置を
提供することを目的とする。

【００３５】第７発明では、外部電源電圧を電源とし、
外部電源電圧と等電位のイコライズ信号を発生するビッ
ト線イコライズ信号発生手段を設けることにより、ビッ
ト線対を十分にイコライズできる半導体記憶装置を提供
することを目的とする。第８発明では、外部から印加さ
れる外部電源電圧を電源として外部電源電圧以上に昇圧
された第３の固定電位を発生する第３固定電位発生手段
と、第３の固定電位を電源とし、第３の固定電位と等電
位のイコライズ信号を発生するビット線イコライズ信号
発生手段とを設けることにより、ビット線対を十分にイ
コライズできる半導体記憶装置を提供することを目的と
する。

【００３６】

【課題を解決するための手段】第１発明に係る半導体記
憶装置は、第１の固定電位を電源として第１の固定電位
以上に昇圧された第２の固定電位を発生する第２固定電
位発生手段を備え、ビット線イコライズ信号発生手段
が、第２の固定電位を電源とし、ビット線イコライズ手
段をオン制御する第１の固定電位以上に昇圧されたイコ
ライズ信号を発生することを特徴とする。

【００３７】第２発明に係る半導体記憶装置は、ビット
線対の電位を第１の固定電位と接地電位との中間電位に
設定するビット線イコライズ手段を備えることを特徴と
する。

【００３８】第３発明に係る半導体記憶装置は、スイッ
チング手段がビット線対と増幅手段との間に設けられ、
スイッチング手段をオン制御する第１の固定電位以上に
昇圧されたトランスファー信号を発生するトランスファ
ー信号発生手段を備えて、トランスファー信号発生手段
が第２の固定電位を電源とすることを特徴とする。

【００３９】第４発明に係る半導体記憶装置は、第２の
固定電位を電源とするワード線駆動手段を備え、このワ
ード線駆動手段がワード線に第１の固定電位以上の電位
を与えることを特徴とする。

【００４０】第５発明に係る半導体記憶装置は、第１の
固定電位は、外部から印加されることを特徴とする。

【００４１】第６発明に係る半導体記憶装置は、外部か
ら印加される外部電源電圧を電源として外部電源電圧以
下に降圧された内部降圧電位を発生する内部降圧電源回
路を備え、この内部降圧電位が第１の固定電位であるこ
とを特徴とする。

【００４２】第７発明に係る半導体記憶装置は、外部電
源電圧を電源とするビット線イコライズ信号発生手段
が、外部電源電圧と等電位のイコライズ信号を発生する
ことを特徴とする。

【００４３】第８発明に係る半導体記憶装置は、外部か
ら印加される外部電源電圧を電源として外部電源電圧以
上に昇圧された第３の固定電位を発生する第３固定電位
発生手段を備え、この第３の固定電位を電源とするビッ
ト線イコライズ信号発生手段が、第３の固定電位と等電
位のイコライズ信号を発生することを特徴とする。

【００４４】

【作用】第１発明に係る半導体記憶装置では、第２固定
電位発生手段は、第１の固定電位を電源として、第１の
固定電位以上に昇圧された第２の固定電位を発生し、ビ
ット線イコライズ信号発生手段は、この安定した第２の
固定電位を電源として、第１の固定電位以上に昇圧され
安定したイコライズ信号を発生し、ビット線イコライズ
手段はこのイコライズ信号によりオン制御される。

【００４５】第２発明に係る半導体記憶装置では、ビッ
ト線イコライズ手段は、第１の固定電位以上に昇圧され
安定したイコライズ信号を受けて、ビット線対の電位を
第１の固定電位と接地電位との中間電位に設定する。

【００４６】第３発明に係る半導体記憶装置では、ビッ
ト線イコライズ信号発生手段は、第１の固定電位以上に
昇圧され安定したイコライズ信号を発生すると共に、ビ
ット線対と増幅手段との間に設けられたスイッチング手
段は、第２の固定電位を電源とするトランスファー信号
発生手段が発生する第１の固定電位以上に昇圧されたト
ランスファー信号によりオン制御される。

【００４７】第４発明に係る半導体記憶装置では、ビッ
ト線イコライズ信号発生手段は、第１の固定電位以上に
昇圧され安定したイコライズ信号を発生すると共に、第
２の固定電位を電源とするワード線駆動手段は、ワード
線に第１の固定電位以上の電位を与える。

【００４８】第５発明に係る半導体記憶装置では、第２
固定電位発生手段は、外部から印加される外部電源電圧
を電源として、この外部電源電圧以上に昇圧された第２
の固定電位を発生し、ビット線イコライズ信号発生手段
は、この安定した第２の固定電位を電源として、外部電
源電圧以上に昇圧され安定したイコライズ信号を発生
し、ビット線イコライズ手段はこのイコライズ信号によ
りオン制御される。

【００４９】第６発明に係る半導体記憶装置では、第２
固定電位発生手段は、内部降圧電位以上に昇圧された第
２の固定電位を発生し、ビット線イコライズ信号発生手
段は、この安定した第２の固定電位を電源として、内部
降圧電位以上に昇圧され安定したイコライズ信号を発生
し、ビット線イコライズ手段はこのイコライズ信号によ
りオン制御される。

【００５０】第７発明に係る半導体記憶装置では、ビッ
ト線イコライズ信号発生手段は、外部電源電圧を電源と
し、外部電源電圧と等電位の、また、内部降圧電位より
高電位のイコライズ信号を発生し、ビット線イコライズ
手段はこのイコライズ信号によりオン制御される。

【００５１】第８発明に係る半導体記憶装置では、第３
固定電位発生手段は、外部から印加される外部電源電圧
を電源として、外部電源電圧以上に昇圧された第３の固
定電位を発生し、ビット線イコライズ信号発生手段は、
この第３の固定電位を電源として、第３の固定電位と等
電位のイコライズ信号を発生し、ビット線イコライズ手
段はこのイコライズ信号によりオン制御される。

【００５２】

【実施例】以下に、本発明に係る半導体記憶装置の実施
例を、それを示す図面を参照しながら説明する。図１
は、第１〜５発明に係る半導体記憶装置の１実施例のＤ
ＲＡＭ（DynamicRandom Access Memory）の構成を示す
ブロック図である。ＤＲＡＭは、外部からの行アドレス
ストローブ信号バーＲＡＳ、列アドレスストローブ信号
バーＣＡＳ、ライトイネーブル信号バーＷＥ及び出力イ
ネーブル信号バーＯＥを受けて、内部制御信号である行
アドレスバッファ制御信号φＲＡＢ、列アドレスバッフ
ァ制御信号φＣＡＢ、データ入力バッファ制御信号φＤ
Ｉ及びデータ出力バッファ制御信号φＤＯ等を出力する
制御信号発生回路５０により制御される。

【００５３】また、ＤＲＡＭは、制御信号発生回路５０
と、行アドレスバッファ制御信号φＲＡＢとアドレス信
号Ａｄｄとを受けて行アドレスを出力する行アドレスバ
ッファ５１と、列アドレスバッファ制御信号φＣＡＢと
アドレス信号Ａｄｄとを受けて列アドレスを出力する列
アドレスバッファ５２と、メモリセルがアレイ状に並べ
られたメモリセルアレイ５６と、行アドレスを受けて行
方向のメモリセルを選択する行デコーダ５３と、列アド
レスを受けて列方向のメモリセルを選択する列デコーダ
５４と、列方向のメモリセルを選択する為のビット線対
（図示せず）間の電位差を増幅するセンスアンプ部５５
ａと、データ入力バッファ制御信号φＤＩを受けて、外
部からデータを受け入れるデータ入力バッファ５８と、
データ出力バッファ制御信号φＤＯを受けて、外部へセ
ンスアンプ部５５ａからのデータを出力するデータ出力
バッファ５７と、ＤＲＡＭの外部電源電圧Ｖccを電源と
し、接地電位Ｖssを与えられ、非同期のリングオシレー
タ（図示せず）が出力する内部昇圧電位発生回路活性化
信号φ２を受けて、外部電源電圧Ｖccより高電位の内部
昇圧電位Ｖppを、センスアンプ部５５ａ内のビット線イ
コライズ信号発生回路及びその他ＤＲＡＭ内各部へ供給
する内部昇圧電位発生回路５９とで構成されている。

【００５４】このような構成のＤＲＡＭの動作を以下に
説明する。制御信号発生回路５０は、外部からの行アド
レスストローブ信号バーＲＡＳ及び列アドレスストロー
ブ信号バーＣＡＳ、並びにライトイネーブル信号バーＷ
Ｅ又は出力イネーブル信号バーＯＥを受けて、内部制御
信号である行アドレスバッファ制御信号φＲＡＢ及び列
アドレスバッファ制御信号φＣＡＢ、並びにデータ入力
バッファ制御信号φＤＩ又はデータ出力バッファ制御信
号φＤＯ等を出力する。行アドレスバッファ５１は、行
アドレスバッファ制御信号φＲＡＢとアドレス信号Ａｄ
ｄとを受けて行アドレスを出力し、行デコーダは、行ア
ドレスに従って、メモリセルアレイ５６内の行方向のメ
モリセルを選択する為のワード線を選択する。一方、列
アドレスバッファ５２は、列アドレスバッファ制御信号
φＣＡＢとアドレス信号Ａｄｄとを受けて列アドレスを
出力し、列デコーダは、列アドレスに従って、メモリセ
ルアレイ５６内の列方向のメモリセルを選択する為のビ
ット線対を選択する。

【００５５】ワード線とビット線対との選択により特定
されたメモリセルは、制御信号発生回路５０がライトイ
ネーブル信号バーＷＥを受けているときは、データ入力
バッファ５８がデータ入力バッファ制御信号φＤＩを受
けて入力したデータを、センスアンプ部５５ａを介し
て、入力し記憶する。一方、制御信号発生回路５０が出
力イネーブル信号バーＯＥを受けているときは、センス
アンプ部５５ａがメモリセルから読み出して出力したデ
ータを、データ出力バッファ５７がデータ出力バッファ
制御信号φＤＯを受けて出力する。

【００５６】図２は、第１〜５発明に係る半導体記憶装
置のシェアードセンスアンプ構成を用いたＤＲＡＭのセ
ンスアンプとその周辺の構成例を示した回路図である。
センスアンプは、ＰチャネルセンスアンプＰＳＡ、Ｎチ
ャネルセンスアンプＮＳＡ及びビット線イコライズ回路
ＥＱａで構成されている。ＰチャネルセンスアンプＰＳ
Ａは、ソース同士が接続されたＰチャネル形トランジス
タＱ７，Ｑ８の各ドレインがビット線ＢＬ、バービット
線バーＢＬに接続されると共に、各ゲートがバービット
線バーＢＬ、ビット線ＢＬに接続されて、ソースの接続
節点には、外部電源電圧Ｖccがソースに印加されたＰチ
ャネル形トランジスタＱＰのドレインが接続され、トラ
ンジスタＱＰのゲートにはＰチャネルセンスアンプ駆動
信号ＳＯＰが与えられるようになっている。Ｎチャネル
センスアンプＮＳＡは、ソース同士が接続されたＮチャ
ネル形トランジスタＱ９，Ｑ１０の各ドレインがビット
線ＢＬ、バービット線バーＢＬに接続され、各ゲートが
バービット線バーＢＬ、ビット線ＢＬに接続されて、ソ
ースの接続節点には、ソース接地されたＮチャネル形ト
ランジスタＱＮのドレインが接続され、トランジスタＱ
ＮのゲートにはＮチャネルセンスアンプ駆動信号ＳＯＮ
が与えられるようになっている。

【００５７】ビット線ＢＬには、列選択信号線ＣＳＬが
ゲート接続されたコラムゲートトランジスタＱ１１を介
してデータ線ＬＩＯが接続され、バービット線バーＢＬ
には、列選択信号線ＣＳＬがゲート接続されたコラムゲ
ートトランジスタＱ１２を介してデータ線バーＬＩＯが
接続されている。トランジスタＱ１３，Ｑ１４，Ｑ１５
は、ビット線イコライズ回路ＥＱａを構成しており、ソ
ース同士が接続されたＮチャネル形トランジスタＱ１
３，Ｑ１４のドレインはそれぞれビット線ＢＬ、バービ
ット線バーＢＬに接続され、ソースの接続節点には、ビ
ット線イコライズ電位線ＶＢＬが接続されている。イコ
ライズトランジスタＱ１５のソース、ドレインには、ビ
ット線ＢＬ、バービット線バーＢＬが接続されており、
トランジスタＱ１３，Ｑ１４，Ｑ１５の各ゲートには、
ビット線イコライズ信号線ＥＱＬａが接続されている。

【００５８】ビット線ＢＬ、バービット線バーＢＬのそ
れぞれの一端には、トランスファ信号線Ｓ１Ｌがゲート
接続されたトランスファゲートトランジスタＱ３，Ｑ４
を介して、ビット線ＢＬＬ、バービット線バーＢＬＬが
接続され、それぞれの他端には、トランスファ信号線Ｓ
１Ｒがゲート接続されたトランスファゲートトランジス
タＱ５，Ｑ６を介して、ビット線ＢＬＲ、バービット線
バーＢＬＲが接続されている。

【００５９】ビット線ＢＬＬには、ワード線ＷＬＬがゲ
ート接続されたＮチャネル形トランジスタＱ１のドレイ
ンが接続され、トランジスタＱ１のソースには、他端に
メモリセルプレート電位Ｖsgが印加されたキャパシタＣ
１が接続されて、トランジスタＱ１とキャパシタＣ１と
でメモリセルＭＣＬを構成している。ビット線ＢＬＲに
は、ワード線ＷＬＲがゲート接続されたＮチャネル形ト
ランジスタＱ２のドレインが接続され、トランジスタＱ
２のソースには、他端にメモリセルプレート電位Ｖsgが
印加されたキャパシタＣ２が接続されて、トランジスタ
Ｑ２とキャパシタＣ２とでメモリセルＭＣＲを構成して
いる。シェアードセンスアンプ構成のＤＲＡＭでは、図
１１に示すように、メモリ容量に応じて、行方向（図の
上下方向）に並べられたセンスアンプＳＡ１，ＳＡ２…
の両側（列方向、図の左右方向）のビット線対に多数の
メモリセルが接続されているが、図２では、メモリセル
ＭＣＬ、ＭＣＲのみを図示している。

【００６０】このような構成のセンスアンプとその周辺
の動作を、メモリセルＭＣＬに記憶された“１”を読み
出す場合について、図３に示す各動作信号のタイミング
チャートを参照しながら以下に説明する。外部からバー
ＲＡＳ信号（行アドレスストローブ信号）が制御信号発
生回路５０（図１）へ与えられるとき、ＤＲＡＭは、バ
ーＲＡＳ信号（図３（ａ））の立ち下がりにより、活性
状態に入る。ＤＲＡＭが活性状態に入ると、バーＲＡＳ
信号の立ち下がりにより、外部行アドレス信号は行アド
レスバッファ５１内にラッチされる。

【００６１】次いで、センスアンプ部５５ａ（図１）内
で、ビット線イコライズ信号線ＥＱＬａが、行デコーダ
５３（図１）内で、トランスファ信号線Ｓ１Ｒが、それ
ぞれＬレベルになり（図３（ｄ），（ｃ））、トランジ
スタＱ１３，Ｑ１４，Ｑ１５がオフになって、ビット線
ＢＬ及びバービット線バーＢＬ間のイコライズを中止す
る（図３（ｉ））と共に、トランジスタＱ５，６がオフ
になり、ビット線ＢＬ及びバービット線バーＢＬから、
メモリセルＭＣＲ側のビット線ＢＬＲ及びバービット線
バーＢＬＲを分離する。このとき、メモリセルＭＣＬ側
のトランスファ信号線Ｓ１Ｌは、内部昇圧電位Ｖppに保
たれ（図３（ｂ））、ビット線ＢＬ及びバービット線バ
ーＢＬと、メモリセルＭＣＬ側のビット線ＢＬＬ及びバ
ービット線バーＢＬＬとは分離されない。

【００６２】次いで、行アドレスバッファ５１内にラッ
チされている行アドレスに応じて、行デコーダ５３（図
１）内で選択されたワード線ＷＬＬが、内部昇圧電位Ｖ
ppに昇圧されて（図３（ｅ））、トランジスタＱ１がオ
ンになり、キャパシタＣ１に蓄えられていた電荷がビッ
ト線ＢＬＬ（ＢＬ）に伝達され、ビット線ＢＬＬ（Ｂ
Ｌ）の電位が、イコライズされたときの電位（Ｖcc−Ｖ
ss）／２よりも高くなる（図３（ｉ））。

【００６３】次いで、列デコーダ５４（図１）内で、Ｎ
チャネルセンスアンプ駆動信号ＳＯＮがＨレベルに（図
３（ｇ））、Ｐチャネルセンスアンプ駆動信号ＳＯＰが
Ｌレベルになり（図３（ｈ））、トランジスタＱＮ，Ｑ
Ｐがオンになる。ここで、ビット線ＢＬＬ（ＢＬ）の電
位がバービット線バーＢＬＬ（バーＢＬ）の電位よりも
高くなっているので、ＮチャネルセンスアンプＮＳＡの
トランジスタＱ１０及びＰチャネルセンスアンプＰＳＡ
のトランジスタＱ７がオンになる。その為、トランジス
タＱＰ，Ｑ７を通じて、ビット線ＢＬＬの電位が外部電
源電圧Ｖccになり、トランジスタＱＮ，Ｑ１０を通じ
て、バービット線バーＢＬＬの電位が接地電位Ｖssにな
って、ビット線ＢＬＬ（ＢＬ）及びバービット線バーＢ
ＬＬ（バーＢＬ）間の電位差が増幅される。

【００６４】次いで、列デコーダ５４（図１）内で、列
選択信号線ＣＳＬがＨレベルになり（図３（ｊ））、コ
ラムゲートトランジスタＱ１１，Ｑ１２がオンになっ
て、ビット線ＢＬＬ（ＢＬ）及びバービット線バーＢＬ
Ｌ（バーＢＬ）の電位が、それぞれ、データ線ＬＩＯ及
びデータ線バーＬＩＯへ伝達され、メモリセルＭＣＬの
キャパシタＣ１に記憶されていたデータ“１”が読み出
される。次いで、バーＲＡＳ信号がＨレベルになる（図
３（ａ））ことにより、ＤＲＡＭが不活性状態になり、
選択されていたワード線ＷＬＬがＬレベルになって、メ
モリセルＭＣＬのトランジスタＱ１はオフになる。次い
で、列デコーダ５４（図１）内で、Ｎチャネルセンスア
ンプ駆動信号ＳＯＮがＬレベルに（図３（ｇ））、Ｐチ
ャネルセンスアンプ駆動信号ＳＯＰがＨレベルになり
（図３（ｈ））、トランジスタＱＮ，ＱＰがオフにな
る。

【００６５】次いで、行デコーダ５３（図１）内で、ト
ランスファ信号線Ｓ１ＲがＨレベルになり（図３
（ｃ））、トランジスタＱ５，６がオンになって、ビッ
ト線ＢＬ及びバービット線バーＢＬと、メモリセルＭＣ
Ｒ側のビット線ＢＬＲ及びバービット線バーＢＬＲとが
接続される。それと同時に、センスアンプ部５５ａ（図
１）内で、ビット線イコライズ信号線ＥＱＬａが内部昇
圧電位ＶppのＨレベルになり（図３（ｄ））、トランジ
スタＱ１３，Ｑ１４，Ｑ１５がオンになって、ビット線
イコライズ電位線ＶＢＬの電位（Ｖcc−Ｖss）／２が、
ビット線ＢＬ，ＢＬ１，ＢＬ２、バービット線バーＢ
Ｌ，バーＢＬ１，バーＢＬ２へ伝達され、ビット線のイ
コライズを開始する（図３（ｉ））。このとき、トラン
ジスタＱ１５のゲート電位は、外部電源電圧Ｖcc以上に
昇圧された内部昇圧電位Ｖppになり、トランジスタＱ１
５のソース電位と閾値電位との和よりも十分高くなっ
て、トランジスタＱ１５のコンダクタンスが大きくな
り、ビット線ＢＬ及びバービット線バーＢＬのイコライ
ズは確実に行われる。

【００６６】図４は、列デコーダ５４（図１）内に設け
られ、図２に示すビット線イコライズ信号線ＥＱＬａへ
イコライズ信号を出力するビット線イコライズ信号発生
回路の構成例を示す回路図である。ビット線イコライズ
信号発生回路は、ソースに内部昇圧電位Ｖppが印加され
たＰチャネル形トランジスタＱ１８ａのドレインに、ソ
ースが接地されたＮチャネル形トランジスタＱ１９ａの
ドレインを接続し、同じく、ソースに内部昇圧電位Ｖpp
が印加されたＰチャネル形トランジスタＱ２０ａのドレ
インに、ソースが接地されたＮチャネル形トランジスタ
Ｑ２１ａのドレインを接続して、Ｐチャネル形トランジ
スタＱ１８ａのドレインとＰチャネル形トランジスタＱ
２０ａのゲートとを接続し、Ｐチャネル形トランジスタ
Ｑ２０ａのドレインとＰチャネル形トランジスタＱ１８
ａのゲートとを接続している。

【００６７】Ｎチャネル形トランジスタＱ１９ａのゲー
トには、インバータ１２ａの出力端子が接続され、イン
バータ１２ａに直列接続されたインバータ１１ａの入力
端子へはビット線イコライズ信号発生回路活性化信号φ
１が与えられる。Ｎチャネル形トランジスタＱ１９ａの
ゲートは、インバータ１３ａを介してＮチャネル形トラ
ンジスタＱ２１ａのゲートと接続され、トランジスタＱ
１８ａ，Ｑ１９ａ，Ｑ２０ａ，Ｑ２１ａ及びインバータ
１３ａは、トランジスタＱ２０ａ，Ｑ２１ａのドレイン
を出力節点とするレベルシフト回路を構成している。ト
ランジスタＱ２０ａ，Ｑ２１ａのドレインは、ソースに
内部昇圧電位Ｖppが印加されたＰチャネル形トランジス
タＱ１６ａと、ソースが接地されたＮチャネル形トラン
ジスタＱ１７ａとで構成されるＣＭＯＳインバータの入
力節点（トランジスタＱ１６ａ，Ｑ１７ａのゲート）に
接続され、ＣＭＯＳインバータの出力節点（トランジス
タＱ１６ａ，Ｑ１７ａのドレイン）からは、イコライズ
信号が出力されるようになっている。

【００６８】このような構成のビット線イコライズ信号
発生回路の動作を、図５に示す各動作信号のタイミング
チャートを参照しながら以下に説明する。バーＲＡＳ信
号がＨレベルからＬレベルに変化すると（図５
（ａ））、ビット線イコライズ信号発生回路活性化信号
φ１はＬレベルからＨレベルになる（図５（ｂ））。ビ
ット線イコライズ信号発生回路活性化信号φ１がＨレベ
ルのとき、トランジスタＱ２１ａ，Ｑ１８ａ，Ｑ１６ａ
がオフ、トランジスタＱ１９ａ，Ｑ２０ａ，Ｑ１７ａが
オンになり、出力節点は接地され、イコライズ信号はＬ
レベルになる（図５（ｃ））。バーＲＡＳ信号がＬレベ
ルからＨレベルに変化すると（図５（ａ））、ビット線
イコライズ信号発生回路活性化信号φ１はＨレベルから
Ｌレベルになる（図５（ｂ））。ビット線イコライズ信
号発生回路活性化信号φ１がＬレベルのとき、トランジ
スタＱ２１ａ，Ｑ１８ａ，Ｑ１６ａがオン、トランジス
タＱ１９ａ，Ｑ２０ａ，Ｑ１７ａがオフになり、出力節
点からは内部昇圧電位Ｖppが出力され、イコライズ信号
はＨレベルになる（図５（ｃ））。

【００６９】図１４は、内部昇圧電位発生回路５９（図
１）及びリングオシレータの構成例を示した回路図であ
る。図２に示すビット線イコライズ信号線ＥＱＬａ、ワ
ード線ＷＬＬ，ＷＬＲ及びトランスファ信号線Ｓ１Ｌ，
Ｓ１Ｒは、ビット線対ＢＬ，バーＢＬのイコライズ動作
を確実に行う為、メモリセルのデータを確実に読み出す
為及びビット線からのデータを確実にメモリセルに書き
込む為に、それぞれ外部電源電圧Ｖcc以上に昇圧された
内部昇圧電位Ｖppを電源電位とする回路から、それぞれ
の信号が出力される。

【００７０】内部昇圧電位発生回路５９の構成は、イン
バータ１４，１５，１６が直列接続されており、インバ
ータ１５，１６間にキャパシタＣ３の一端が接続され、
キャパシタＣ３の他端は、外部電源電圧Ｖccがゲート及
びドレインに与えられて常時オンになっているＮチャネ
ル形トランジスタＱ２２のソースの節点Ｎ１に接続さ
れ、節点Ｎ１には、外部電源電圧Ｖccがドレインに与え
られているＮチャネル形トランジスタＱ２３，Ｑ２４の
各ゲートも接続されている。インバータ１６の出力端子
は、キャパシタＣ４を介して節点Ｎ２に接続され、節点
Ｎ２にはＮチャネル形トランジスタＱ２４のソースが接
続されている。

【００７１】インバータ１４，１５間には、インバータ
１７の入力端子が接続され、インバータ１７に直列接続
されたインバータ１８の出力端子は、キャパシタＣ５を
介して節点Ｎ３に接続され、節点Ｎ３にはＮチャネル形
トランジスタＱ２３のソースが接続されている。インバ
ータ１４の入力端子には、内部昇圧電位発生回路活性化
信号φ２が入力される。節点Ｎ２にゲート接続され節点
Ｎ３にドレイン接続されたＮチャネル形トランジスタＱ
２５のソースと接地電位Ｖss間に、大容量（２ｎＦ程
度）のキャパシタＣＬが接続され、このトランジスタＱ
２５のソースから内部昇圧電位Ｖppが出力されるように
なっている。

【００７２】トランジスタＱ２５のソースには、レベル
ディテクタ６１の検知端子が接続され、レベルディテク
タ６１の出力は、偶数段のインバータと入力ゲートであ
るＮＡＮＤ回路とが直列接続され、出力がＮＡＮＤ回路
の一方の入力端子に帰還されたリングオシレータ６２の
ＮＡＮＤ回路の他方の入力端子へ与えられる。リングオ
シレータ６２の出力は、内部昇圧電位発生回路活性化信
号φ２として、インバータ１４の入力端子へ与えられ
る。

【００７３】このような構成の内部昇圧電位発生回路５
９の動作を、図１５に示す各部の電圧波形図を参照しな
がら以下に説明する。レベルディテクタ６１は、内部昇
圧電位Ｖppが所定電位以下であることを検知したとき、
リングオシレータ６２を活性化して、内部昇圧電位発生
回路活性化信号φ２をＨレベルからＬレベルにする（図
１５（ａ））。節点Ｎ１は、内部昇圧電位発生回路活性
化信号φ２がＬレベルのとき（図１５（ａ））、外部電
源電圧ＶccからトランジスタＱ２５の閾値電位Ｖthを差
し引いた電位に充電され（図１５（ｂ））、内部昇圧電
位発生回路活性化信号φ２がＨレベルのとき（図１５
（ａ））、キャパシタＣ３により２Ｖcc−Ｖthに昇圧さ
れる（図１５（ｂ））。

【００７４】一方、節点Ｎ２，Ｎ３は、内部昇圧電位発
生回路活性化信号φ２がＨレベルのとき、外部電源電圧
Ｖccに充電され（図１５（ｃ），（ｄ））、内部昇圧電
位発生回路活性化信号φ２がＬレベルのとき、キャパシ
タＣ４，Ｃ５により２Ｖccに昇圧される（図１５
（ｃ），（ｄ））。節点Ｎ３の電位により、トランジス
タＱ２５を介して、キャパシタＣＬが充電され、内部昇
圧電位Ｖppは２Ｖccに近い電位に昇圧される（図１５
（ｅ））。レベルディテクタ６１は、内部昇圧電位Ｖpp
が所定電位を超えていることを検知したとき、リングオ
シレータ６２を非活性化して、内部昇圧電位発生回路活
性化信号φ２をＬレベルからＨレベルにする。

【００７５】図１６は、行デコーダ５３（図１）内に設
けられ、図２に示すワード線ＷＬＬ，ＷＬＲを駆動する
為のワード線駆動回路の構成例を示した回路図である。
ワード線駆動回路は、並列接続したＰチャネル形トラン
ジスタＱ２６，Ｑ２７のソースに内部昇圧電位Ｖppを印
加し、そのドレインには、信号φ４がゲートに与えられ
るＮチャネル形トランジスタＱ２８を介して信号φ５が
与えられ、Ｐチャネル形トランジスタＱ２６のゲートに
は信号φ３が与えられる。Ｐチャネル形トランジスタＱ
２６，Ｑ２７のドレインには、ドレイン同士が接続され
たＰチャネル形トランジスタＱ２９及びＮチャネル形ト
ランジスタＱ３０の各ゲートが接続され、Ｐチャネル形
トランジスタＱ２９のソースには内部昇圧電位Ｖppが印
加され、Ｎチャネル形トランジスタＱ３０のソースは接
地されている。Ｐチャネル形トランジスタＱ２９及びＮ
チャネル形トランジスタＱ３０のドレインには、Ｐチャ
ネル形トランジスタＱ２７のゲートが接続され、ワード
線への出力節点となっている。

【００７６】図１７は、行デコーダ５３（図１）内に設
けられ、図２に示すトランスファ信号線Ｓ１Ｌ，Ｓ１Ｒ
へトランスファ信号を出力するトランスファ信号発生回
路の構成例を示す回路図である。トランスファ信号発生
回路は、ソースに内部昇圧電位Ｖppが印加されたＰチャ
ネル形トランジスタＱ３１のドレインに、ソースが接地
されたＮチャネル形トランジスタＱ３２のドレインを接
続し、同じく、ソースに内部昇圧電位Ｖppが印加された
Ｐチャネル形トランジスタＱ３３のドレインに、ソース
が接地されたＮチャネル形トランジスタＱ３４のドレイ
ンを接続して、Ｐチャネル形トランジスタＱ３１のドレ
インとＰチャネル形トランジスタＱ３３のゲートとを接
続し、Ｐチャネル形トランジスタＱ３３のドレインとＰ
チャネル形トランジスタＱ３１のゲートとを接続してい
る。

【００７７】Ｎチャネル形トランジスタＱ３２のゲート
にはトランスファ信号発生回路活性化信号φ６が与えら
れ、トランスファ信号発生回路活性化信号φ６は、イン
バータ１９を介してＮチャネル形トランジスタＱ３４へ
も与えられ、トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ
３４及びインバータ１９は、トランジスタＱ３３，Ｑ３
４のドレインを出力節点とするレベルシフト回路を構成
している。トランジスタＱ３３，Ｑ３４のドレインは、
ソースに内部昇圧電位Ｖppが印加されたＰチャネル形ト
ランジスタＱ３５と、ソースが接地されたＮチャネル形
トランジスタＱ３６とで構成されるＣＭＯＳインバータ
の入力節点（トランジスタＱ３５，Ｑ３６のゲート）に
接続され、ＣＭＯＳインバータの出力節点（トランジス
タＱ３５，Ｑ３６のドレイン）からは、トランスファ信
号が出力されるようになっている。

【００７８】このような構成のワード線駆動回路及びト
ランスファ信号発生回路の動作を、図１８に示す各動作
信号のタイミングチャートを参照しながら以下に説明す
る。ワード線駆動回路では、バーＲＡＳ信号がＨレベル
からＬレベルになる（図１８（ａ））場合、信号φ３，
φ４がＨレベルになる（図１８（ｂ），（ｃ））。この
場合、信号φ５がＬレベルのとき（図１８（ｄ））、ト
ランジスタＱ２６，Ｑ３０，Ｑ２７はオフ、トランジス
タＱ２８，Ｑ２９はオンになり、出力節点からは内部昇
圧電位Ｖppが出力される（図１８（ｅ））。信号φ５が
Ｈレベルのとき、トランジスタＱ２６，Ｑ２９はオフ、
トランジスタＱ２８，Ｑ３０，Ｑ２７はオンになり、出
力節点は接地される。バーＲＡＳ信号がＬレベルからＨ
レベルになる（図１８（ａ））場合、信号φ３，φ４は
Ｌレベルになる（図１８（ｂ），（ｃ））。この場合、
トランジスタＱ２６，Ｑ３０，Ｑ２７はオン、トランジ
スタＱ２８，Ｑ２９はオフになり、出力節点は接地され
る（図１８（ｅ））。

【００７９】トランスファ信号発生回路では、トランス
ファ信号線Ｓ１Ｌが選択されているとき、バーＲＡＳ信
号が変化しても、トランスファ信号発生回路活性化信号
φ６は変化しない（図１８（ｆ））。トランスファ信号
線Ｓ１Ｌが選択されないとき、バーＲＡＳ信号の変化に
応じて、トランスファ信号発生回路活性化信号φ６は変
化する（図１８（ｇ））。トランスファ信号発生回路活
性化信号φ６がＬレベルのとき、トランジスタＱ３４，
Ｑ３１，Ｑ３５がオン、トランジスタＱ３２，Ｑ３３，
Ｑ３６がオフになり、出力節点からは内部昇圧電位Ｖpp
が出力される（図１８（ｆ））。トランスファ信号発生
回路活性化信号φ６がＨレベルのとき、トランジスタＱ
３４，Ｑ３１，Ｑ３５がオフ、トランジスタＱ３２，Ｑ
３３，Ｑ３６がオンになり、出力節点は接地される。

【００８０】図６は、第６発明に係る半導体記憶装置の
１実施例のＤＲＡＭ（Dynamic Random Access Memory）
の構成を示すブロック図である。第６発明に係る半導体
記憶装置のＤＲＡＭは、ＤＲＡＭの外部電源電圧Ｖccを
電源とし接地電位Ｖssを与えられ、外部電源電圧Ｖcc以
下に降圧された内部降圧電位を発生する内部降圧電源回
路６０と、この内部降圧電位ＩｎＶccを電源とし接地電
位Ｖssを与えられ、非同期のリングオシレータ（図示せ
ず）が出力する内部昇圧電位発生回路活性化信号φ２を
受けて、内部降圧電位ＩｎＶccより高電位の内部昇圧電
位Ｖppａを、センスアンプ部５５ｂ内のビット線イコラ
イズ信号発生回路及びその他ＤＲＡＭ内各部へ供給する
内部昇圧電位発生回路５９ａとを備えている。その他の
構成及び動作は、第１〜５発明に係る半導体記憶装置の
構成及び動作において、内部昇圧電位Ｖppを内部昇圧電
位Ｖppａに、外部電源電圧Ｖccを内部降圧電位ＩｎＶcc
に、それぞれ置換したものと同様であるので、説明を省
略する。

【００８１】図７は、第７発明に係る半導体記憶装置の
１実施例のＤＲＡＭ（Dynamic Random Access Memory）
の構成を示すブロック図である。第７発明に係る半導体
記憶装置のＤＲＡＭは、ＤＲＡＭの外部電源電圧Ｖccを
電源とし接地電位Ｖssを与えられ、外部電源電圧Ｖcc以
下に降圧された内部降圧電位を発生する内部降圧電源回
路６０と、この内部降圧電位ＩｎＶccを電源とし接地電
位Ｖssを与えられ、非同期のリングオシレータ（図示せ
ず）が出力する内部昇圧電位発生回路活性化信号φ２を
受けて、内部降圧電位ＩｎＶccより高電位の内部昇圧電
位Ｖppａを、ＤＲＡＭ内各部へ供給する内部昇圧電位発
生回路５９ａとを備え、外部電源電圧Ｖccを、センスア
ンプ部５５ｃ内のビット線イコライズ信号発生回路へ供
給し、ビット線イコライズ信号発生回路は、外部電源電
圧Ｖccと等電位のイコライズ信号を発生する構成となっ
ている。その他の構成及び動作は、第１〜５発明に係る
半導体記憶装置の構成及び動作において、内部昇圧電位
Ｖppを内部昇圧電位Ｖppａに、外部電源電圧Ｖccを内部
降圧電位ＩｎＶccに、それぞれ置換したものと同様であ
るので、説明を省略する。

【００８２】図８は、第８発明に係る半導体記憶装置の
１実施例のＤＲＡＭ（Dynamic Random Access Memory）
の構成を示すブロック図である。第８発明に係る半導体
記憶装置のＤＲＡＭは、ＤＲＡＭの外部電源電圧Ｖccを
電源とし接地電位Ｖssを与えられ、外部電源電圧Ｖcc以
下に降圧された内部降圧電位を発生する内部降圧電源回
路６０と、この内部降圧電位ＩｎＶccを電源とし接地電
位Ｖssを与えられ、非同期のリングオシレータ（図示せ
ず）が出力する内部昇圧電位発生回路活性化信号φ２を
受けて、内部降圧電位ＩｎＶccより高電位の内部昇圧電
位Ｖppａを、ＤＲＡＭ内各部へ供給する内部昇圧電位発
生回路５９ａと、ＤＲＡＭの外部電源電圧Ｖccを電源と
し接地電位Ｖssを与えられ、非同期のリングオシレータ
（図示せず）が出力する内部昇圧電位発生回路活性化信
号φ２を受けて、外部電源電圧Ｖccより高電位の内部昇
圧電位Ｖppｂを、センスアンプ部５５ｄ内のビット線イ
コライズ信号発生回路へ供給する内部昇圧電位発生回路
５９ｂとを備え、ビット線イコライズ信号発生回路は、
内部昇圧電位Ｖppｂと等電位のイコライズ信号を発生す
る構成となっている。

【００８３】内部昇圧電位発生回路５９ｂの構成及び動
作は、内部昇圧電位発生回路５９と同様である。その他
の構成及び動作は、第１〜５発明に係る半導体記憶装置
の構成及び動作において、内部昇圧電位Ｖppを内部昇圧
電位Ｖppａに、外部電源電圧Ｖccを内部降圧電位ＩｎＶ
ccに、それぞれ置換したものと同様であるので、説明を
省略する。

【００８４】

【発明の効果】第１発明に係る半導体記憶装置によれ
ば、所定の第１の固定電位を電源とし第１の固定電位以
上に昇圧された第２の固定電位を発生する第２固定電位
発生手段と、第２の固定電位を電源とし、第１の固定電
位以上に昇圧されたイコライズ信号を発生するビット線
イコライズ信号発生手段とを設けることにより、ビット
線対を十分にイコライズできる半導体記憶装置を実現で
きる。

【００８５】第２発明に係る半導体記憶装置によれば、
ビット線対の電位を第１の固定電位と接地電位との中間
電位に設定するイコライズ手段を設けることにより、ビ
ット線対を十分にイコライズできる半導体記憶装置を実
現できる。

【００８６】第３発明に係る半導体記憶装置によれば、
ビット線対と増幅手段との間に設けられたスイッチング
手段と、第２の固定電位を電源とし、スイッチング手段
を制御する第１の固定電位以上に昇圧されたトランスフ
ァー信号を発生するトランスファー信号発生手段とを設
けることにより、ビット線の分離接続を確実に行い、ビ
ット線対を十分にイコライズできる半導体記憶装置を実
現できる。

【００８７】第４発明に係る半導体記憶装置によれば、
第２の固定電位を電源としてワード線に第１の固定電位
以上の電位を与えるワード線駆動手段を設けることによ
り、ビット線対を十分にイコライズでき、データの読み
出し書き込みが確実にできる半導体記憶装置を実現でき
る。

【００８８】第５発明に係る半導体記憶装置によれば、
第１の固定電位を外部から印加することにより、ビット
線対を十分にイコライズできる半導体記憶装置を実現で
きる。

【００８９】第６発明に係る半導体記憶装置によれば、
外部から印加される外部電源電圧を電源として外部電源
電圧以下に降圧された内部降圧電位を発生する内部降圧
電源回路を備え、内部降圧電位を第１の固定電位とする
ことにより、ビット線対を十分にイコライズできる半導
体記憶装置を実現できる。

【００９０】第７発明に係る半導体記憶装置によれば、
外部電源電圧を電源として、外部電源電圧と等電位のイ
コライズ信号を発生するビット線イコライズ信号発生手
段を設けることにより、ビット線対を十分にイコライズ
できる半導体記憶装置を実現できる。

【００９１】第８発明に係る半導体記憶装置によれば、
外部から印加される外部電源電圧を電源として外部電源
電圧以上に昇圧された第３の固定電位を発生する第３固
定電位発生手段と、第３の固定電位を電源として、第３
の固定電位と等電位のイコライズ信号を発生するビット
線イコライズ信号発生手段とを設けることにより、ビッ
ト線対を十分にイコライズできる半導体記憶装置を実現
できる。

【図面の簡単な説明】

【図１】 第１〜５発明に係る半導体記憶装置の１実施
例であるＤＲＡＭの構成を示すブロック図である。

【図２】 図１に示すＤＲＡＭのメモリセルのセンスア
ンプとその周辺の構成を示す回路図である。

【図３】 図２に示した回路の動作を示すタイミングチ
ャートである。

【図４】 本発明によるビット線イコライズ信号発生回
路の構成を示す回路図である。

【図５】 本発明によるビットビット線イコライズ信号
発生回路の動作を示すタイミングチャートである。

【図６】 第６発明に係る半導体記憶装置の１実施例の
ＤＲＡＭの構成を示すブロック図である。

【図７】 第７発明に係る半導体記憶装置の１実施例の
ＤＲＡＭの構成を示すブロック図である。

【図８】 第８発明に係る半導体記憶装置の１実施例の
ＤＲＡＭの構成を示すブロック図である。

【図９】 従来の半導体記憶装置であるＤＲＡＭの構成
を示すブロック図である。

【図１０】 図９に示すＤＲＡＭのメモリセルのセンス
アンプとその周辺の構成を示す回路図である。

【図１１】 ＤＲＡＭのメモリセルアレイのセンスアン
プとその周辺の構成を示すブロック図である。

【図１２】 図１０に示した回路の動作を示すタイミン
グチャートである。

【図１３】 従来のビット線イコライズ信号発生回路の
構成を示す回路図である。

【図１４】 内部昇圧電位発生回路の構成例を示す回路
図である。

【図１５】 内部昇圧電位発生回路の動作を示すタイミ
ングチャートである。

【図１６】 ワード線駆動回路の構成例を示した回路図
である。

【図１７】 トランスファ信号発生回路の構成例を示し
た回路図である。

【図１８】 ワード線駆動回路及びトランスファ信号発
生回路の動作を示すタイミングチャートである。

【図１９】 ビット線対のイコライズ動作を示すタイミ
ングチャートである。

【符号の説明】

５０ 制御信号発生回路、５３ 行デコーダ、５４ 列
デコーダ、５５ａ，５５ｂ，５５ｃ，５５ｄ センスア
ンプ部、５６ メモリセルアレイ、５９，５９ａ，５９
ｂ 内部昇圧電位発生回路、６０ 内部降圧電源回路、
ＢＬ，バーＢＬ，ＢＬＬ，バーＢＬＬ，ＢＬＲ，バーＢ
ＬＲ ビット線、ＥＱａ ビット線イコライズ回路、Ｅ
ＱＬａ ビット線イコライズ信号線、ＭＣＬ，ＭＣＲ
メモリセル、ＮＳＡ Ｎチャネルセンスアンプ、ＰＳＡ
Ｐチャネルセンスアンプ、Ｑ１３，Ｑ１４，Ｑ１５
トランジスタ、Ｓ１Ｌ，Ｓ１Ｒ トランスファ信号線、
ＩｎＶcc 内部降圧電位、Ｖcc 外部電源電圧、Ｖpp,
Ｖppａ，Ｖppｂ 内部昇圧電位、Ｖss 接地電位、ＷＬ
Ｌ，ＷＬＲ ワード線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古谷 清広 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルがアレイ状に並べられ
   たメモリセルアレイと、前記各メモリセルに接続され、
   行方向のメモリセルを選択する為の複数のワード線と、
   前記各メモリセルに接続され、列方向のメモリセルを選
   択する為の複数のビット線対と、該ビット線対間の電位
   差を増幅する増幅手段と、前記ビット線対間の電位を等
   しくする為の複数のビット線イコライズ手段とを備えた
   半導体記憶装置において、 所定の第１の固定電位を電源として、第１の固定電位以
   上の第２の固定電位を発生する第２固定電位発生手段
   と、第２の固定電位を電源とし、前記ビット線イコライ
   ズ手段をオン制御する、第１の固定電位以上に昇圧され
   たイコライズ信号を発生するビット線イコライズ信号発
   生手段とを備えることを特徴とする半導体記憶装置。
2. 【請求項２】 ビット線イコライズ手段は、前記ビット
   線対の電位を第１の固定電位と接地電位との中間電位に
   設定することを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】 ビット線対と前記増幅手段との間に設け
   られたスイッチング手段と、第２の固定電位を電源と
   し、前記スイッチング手段をオン制御する、第１の固定
   電位以上に昇圧されたトランスファー信号を発生するト
   ランスファー信号発生手段とを備えることを特徴とする
   請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 第２の固定電位を電源としてワード線に
   第１の固定電位以上の電位を与えるワード線駆動手段を
   備えることを特徴とする請求項１〜３の何れかに記載の
   半導体記憶装置。
5. 【請求項５】 第１の固定電位は、外部から印加される
   ことを特徴とする請求項１〜４の何れかに記載の半導体
   記憶装置。
6. 【請求項６】 外部から印加される外部電源電圧を電源
   とし、外部電源電圧以下に降圧された内部降圧電位を発
   生する内部降圧電源回路を備え、第１の固定電位は、前
   記内部降圧電位であることを特徴とする請求項１〜４の
   何れかに記載の半導体記憶装置。
7. 【請求項７】 ビット線イコライズ信号発生手段は、前
   記外部電源電圧を電源とし、前記外部電源電圧と等電位
   の前記イコライズ信号を発生することを特徴とする請求
   項６記載の半導体記憶装置。
8. 【請求項８】 外部から印加される外部電源電圧を電源
   とし、外部電源電圧以上の第３の固定電位を発生する第
   ３固定電位発生手段を備え、前記ビット線イコライズ信
   号発生手段は、第３の固定電位を電源として、第３の固
   定電位と等電位の前記イコライズ信号を発生することを
   特徴とする請求項７記載の半導体記憶装置。