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KR0177776B1 - 고집적 반도체 메모리 장치의 데이타 센싱회로 - Google Patents

고집적 반도체 메모리 장치의 데이타 센싱회로 Download PDF

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Publication number
KR0177776B1
KR0177776B1 KR1019950026185A KR19950026185A KR0177776B1 KR 0177776 B1 KR0177776 B1 KR 0177776B1 KR 1019950026185 A KR1019950026185 A KR 1019950026185A KR 19950026185 A KR19950026185 A KR 19950026185A KR 0177776 B1 KR0177776 B1 KR 0177776B1
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KR
South Korea
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bit line
sensing
pair
voltage
line pair
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KR1019950026185A
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이규찬
이상보
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김광호
삼성전자주식회사
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Publication date
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Abstract

저전압의 동작전압에 의해 동작되는 고집적 반도체 메모리 장치의 메모리셀에 저장된 데이타를 효율적으로 센싱하도록 제어하는 회로에 관한 것이다. 상기의 데이타 센싱회로는, 상기 메모리셀의 데이타가 전달되는 비트라인쌍과 센스앰프가 접속된 센싱비트라인쌍를 연결하는 비트라인 분리게이트를 갖는다. 상기 비트라인 분리게이트는 워드라인이 활성화되어 해당 메모리셀의 데이타가 상기 비트라인쌍 및 센싱비트라인쌍으로 차아지 쉐어링이 일어난 후 오프된다. 상기 센싱비트라인쌍의 제1, 제2센싱비트라인들 각각에는 승압용 캐패시터가 각각 접속되며, 이들은 상기 비트라인 분리게이트가 오프될 때 승압작동하여 상기 제1, 제2센싱비트라인의 전압을 승압한다. 상기 제1, 제2센싱비트라인의 사이에 접속된 센스앰프는 상기의 승압동작이 완료후 센싱비트라인쌍간의 전압차를 감지증폭하며, 이때 상기 비트라인 분리게이트는 상기 센싱비트라인쌍과 비트라인쌍을 연결하여 감지 증폭된 전압을 메모리셀의 리스토아 전압으로 공급한다.

Description

고집적 반도체 메모리 장치의 데이타 센싱 회로
제1도는 종래 메모리셀의 주변에 관련된 상세회로도.
제2도는 제1도의 구성에 따른 센싱동작 타이밍도.
제3도는 본 발명의 실시예에 따른 메모리셀의 주변에 관련된 상세회로도.
제4도는 제3도의 구성에 따른 센싱 동작 타이밍도.
제5도는 본 발명의 실시예에 따른 비트라인 분리게이트의 제어회로도.
제6도는 제5도의 구성에 따른 동작 타이밍도.
본 발명은 저전원전압의 입력에 의해 동작되는 반도체 메모리 장치의 데이타 센싱 제어회로에 관한 것으로, 특히 고집적 반도체 메모리 장치의 메모리셀에 저장된 데이타를 효율적으로 센싱하도록 제어하는 회로에 관한 것이다.
반도체 메모리 장치가 고집적화됨에 따라 사용되는 전원전압의 전위도 낮게 가져가지 않으면 안되게 되었다. 제한된 면적을 갖는 칩에 보다 많은 정보를 저장 수용할 수 있도록 하기 위한 고집적 반도체 메모리 장치는, 모오스 트랜지스터가 차지 하는 면적은 물론 게이트 산화막(Oxide)의 두께 및 배선들이 점점 더 얄팍하게 형성되어가고 있다. 이와 같이 칩내에서 점점 극소형화되는 모오스 트랜지스터등과 같은 구성요소들에 적당한 전원전압을 공급하기 위하여 전원전압은 매우 낮게 설정되고 있다. 예를 들면, 256Mb급의 다이나믹 램에서는 칩외부로부터 약 3.3볼트의 레벨로 인가되는 전원전압 Vcc를 약 1.5볼트의 내부전원전압 IVC로 낮추는 내부전원전압 발생회로의 출력을 이용하기에 이르고 있다.
상기와 같이 칩의 동작전압과 모오스 트랜지스터 등의 크기가 작아지면 센스앰프의 전류 구동 능력이 저하되므로 메모리셀로 부터의 데이타 리이드 및 메모리셀에 데이타를 라이트하는 동작을 고속으로 구현하기가 어렵게 된다. 상기와 같이 칩내의 동작 전원전압이 낮아지면, 이 기술분야에서 이미 잘 알려진 바와 같이 리이드 동작에 의해 메모리셀로부터 방전된 전하량을 복구(갱생)시키기 위한 리프레시(Refresh) 또는 리스토아(restore)에 필요로하는 충전전압의 레벨의 불안정을 초래하게 된다. 따라서, 반도체 메모리 장치의 센스앰프의 전류 구동 능력이 양호하여야만 메모리셀로부터의 데이타 독출 및 기록을 양호하게 할 수 있다.
제1도는 종래 메모리셀의 주변에 관련된 상세회로로서, 이는 이웃하는 비트라인쌍들 BLi/BLBi, BLj/BLBj(여기서, BLBi와 BLBj들중 i와 j는 자연수이며, 끝의 B는 BAR을 의미하는 것으로, BLi, BLj의 상보적인 신호를 의미함)에 각각 접속된 메모리셀 어레이 50, 62가 하나의 센스앰프 56을 공유하도록 구성된 예를 도시하고 있다.
제1도를 참조하면, 비트라인쌍 BLi/BLBi 및 BLj/BLBj들 각각에는 서로 다른 워드라인 WLi, WLj의 활성화에 응답하여 소정레벨의 정보를 억세스하는 다수의 메모리셀 12들을 포함하는 메모리셀 어레이 50과 62들이 각각 접속되어 있다. 상기 메모리셀 12들은 하나의 엔모오스 트랜지스터 10와 스토리지 캐패시터 8로 구성되며, 상기 엔모오스 트랜지스터 10의 게이트에 접속된 해당 워드라인이 하이로 활성화될 때 응답하여 해당 비트라인쌍의 전위상태에 따른 데이타 1 혹은 0를 저장한다.
또한, 상기 비트라인 BLi과 BLBi의 사이에는 상기 비트라인쌍 BLi/BLBi의 각각에 소오스가 접속되고 드레인에 비트라인 프리차지 전압 VBL을 입력하는 엔모오스 트랜지스터 16, 18 및 상기 비트라인쌍 BLi/BLBi의 사이에 접속된 엔모오스 트랜지스터 20로 구성되된 등화회로 52가 접속되어 있다. 상기와 같이 구성된 등화회로 52는 엔모오스 트랜지스터 16, 18,20들 각각의 게이트로 하이 상태의 등화신호 ФEQi가 입력시 상기 비트라인쌍 BLi/BLBi을 프리차이지하고, 등화한다. 그리고, 상기 또다른 비트라인 BLj/BLBj의 사이에도 상기 등화회로 52와 동일한 구성을 갖고 등화신호 ФEQj의 입력에 의해 동작되는 등화회로 60가 접속되어 있다.
상기 비트라인쌍 BLi/BLBi 및 또다른 비트라인쌍 BLj/BLBj과 센스앰프 56들의 사이에는 비트라인 분리게이트 54, 58들이 각각 접속되어 있다. 이때, 상기 비트라인 분리게이트 54, 58들 각각은 한쌍의 엔모오스 트랜지스터 22, 24로 구성된다. 상기 비트라인 분리게이트 54과 58내의 엔모오스 트랜지스터 22, 24들 각각은 논리 하이 상태의 비트라인 분리클럭 ФIOSi과 ФIOSj의 입력에 의해 각각 턴온되어 메모리셀 어레이 50와 62가 접속된 비트라인쌍 BLi/BLBi 및 BLj/BLBj를 상기 센스앰프 56가 접속된 센싱비트라인쌍 SBL/SBLB에 각각 선택적으로 접속한다. 이때, 상기 비트라인 분리클럭 ФIOSi과 ФIOSj는 동시에 하이상태가 되지 않도록 되어 있다.
상기 센싱비트라인쌍 SBL/SBLB의 사이에 접속된 센스앰프 56는 엔모오스 트랜지스터 26, 28로 구성된 엔센스앰프와 피모오스 트랜지스터 32, 34로 구성된 피센스앰프를 포함한다. 상기 엔센스앰프내의 엔모오스 트랜지스터 26, 28들의 소오스의 공통 접속노드 LAB는 논리 하이의 엔센스앰프 제어신호 LANG의 입력에 의해 구동되는 엔모오스 트랜지스터 30의 드레인에 접속되어 있으며, 이의 소오스는 접지전압 Vss에 접속되어 있다. 그리고, 피센스앰프내의 피모오스 트랜지스터 32, 34의 드레인의 공통 접속노드 LA는 논리 로우 상태의 피센스앰프 제어신호 LAPG의 입력에 의해 구동되는 피모오스 트랜지스터 36의 드레인에 접속되어 있으며, 상기 피모오스 트랜지스터 36의 소오스는 전원전압 Vcc에 접속되어 있다.
상기와 같이 구성된 센스앰프 56내의 엔센스앰프는 엔모오스 트랜지스터 30의 구동에 의해 노드 LAB에 접지전압 Vss이 공급될 때 엔센스앰프가 동작되어 상기 센싱비트라인쌍 SBL/SBLB의 전위를 감지하여 레벨이 낮은 하나의 센싱비트라인의 전위를 접지레벨로 풀다운하여 센싱비트라인쌍 SBL/SBLB간의 레벨차를 증폭한다. 그리고, 피센스앰프는 피센스앰프 제어신호 LAPG의 입력에 의해 피모오스 트랜지스터 36가 구동되어 노드 LA의 전압레벨이 전원전압 Vss의 레벨로 천이될 때 센싱비트라인쌍 SBL/SBLB의 전위를 감지증폭함과 동시에 상기 센싱비트라인쌍 SBL/SBLB에 리스토아 전압을 충전한다. 상기 센스앰프 56에 의해 감지증폭된 센싱비트라인쌍 SBL/SBLB의 전위는 컬럼선택게이트 31, 35를 통하여 입출력라인쌍 IO/IOB로 전송된다. 상기 컬럼선택게이트 31, 35는 컬럼어드레스신호를 디코딩하는 컬럼디코더의 출력, 즉, 컬럼선택선 CSL의 활성화에 의해 턴온된다.
제2도는 제1도의 동작을 간략히 설명하기 위한 동작 타이밍도이다.
우선 제2도를 참조하여 제1도의 동작을 살피면 하기와 같다.
지금, 제2도와 같이 등화신호 ФEQi와 ФQEj가 하이의 상태로 입력되면 등화회로 52와 60들은 각각 비트라인쌍 BLi/BLBi과 BLj/BLBj의 전위를 비트라인프리차아지 전압 VBL의 레벨로 프리차아지함과 동시에 동일한 레벨로 등화한다. 상기와 같은 상태에서 비트라인쌍 BLi/BLBi에 접속된 메모리셀 어레이 50내의 메모리셀 12에 저장된 데이타를 읽기 위해 등화신호 ФEQi를 로우로 천이 시키면, 등화회로 52는 디스에이블된다. 즉, 프리차아지 및 등화동작이 정지된다. 이와 같은 상태에서 비트라인 분리클럭 ФISOi과 ФISOj가 제2도와 같이 하이와 로우로 천이되면, 비트라인 분리게이트 54내의 엔모오스 트랜지스터 22, 24들이 턴온되어져 비트라인쌍 BLi/BLBi과 센싱비트라인쌍 SBL/SBLB를 접속한다.
상기와 같은 상태에서 워드라인 WLi이 제2도와 같이 하이상태로 활성화되면 메모리셀 12내의 엔모오스 트랜지스터 10가 턴온되어진다. 상기 엔모오스 트랜지스터 10가 턴온되어지면 스토리지 캐패시터 8에 저장된 전위가 곧 비트라인 BLi로 전개되어짐으로써 상기 비트라인쌍 BLi/BLBi의 전위는 제2도와 같이 상기 워드라인 WLi의 활성화에 응답하여 제2도와 같이 디벨로프된다.
상기와 같이 메모리셀 12의 저장정보가 비트라인쌍 BLi/BLBi으로 디벨로프된 상태에서 엔센스앰프 제어신호 LANG와 피센스앰프 제어신호 LAPG가 제2도와 같이 하이와 로우로 천이되면, 엔모오스 트랜지스터 30와 피모오스 트랜지스터 36들이 각각 턴온된다. 이때, 노드 LAB는 접지전압 Vss의 레벨로 드라이브되고, 노드 LA는 전원전압 Vcc의 레벨로 드라이브된다. 따라서, 상기 엔센스앰프와 피센스앰프로 구성된 센스앰프 56는 비트라인 분리게이트 54내의 피모오스 트랜지스터 22, 24를 통하여 센싱비트라인쌍 SBL/SBLB으로 디벨로프된 비트라인 분리게이트 BLi/BLBi의 전위를 제2도와 같이 감지증폭하게 된다. 상기 제2도와 같이 감지증폭된 비트라인쌍 BLi/BLBi의 전위는 컬럼선택라인 CSL의 활성화에 응답하여 턴온되는 컬럼선택게이트 31, 35를 통하여 입출력라인쌍 IO/IOB로 전송된다.
상기와 같이 동작되는 센스앰프 56의 전류 구동 능력은 전술한 바와 같이 반도체 메모리 장치의 동작 속도, 반도체 메모리 장치의 동작 전원전압과 매우 밀접한 관계를 갖는다. 상기 센스앰프 56내의 엔모오스 래치, 즉, 엔센스앰프의 전류 구동 능력은 반도체 메모리 장치의 동작시 엔모오스 트랜지스터 26, 28의 트랜스 컨덕턴스(Trans-conductance) Gm에 의해 하기 식1과 같이 결정된다.
따라서, 반도체 메모리 장치의 동작 전원전압 Vcc가 1.5볼트인 경우 엔모오스 트랜지스터 22, 24의 문턱전압 VTHN이 약 0.65볼트라 할 때, 트랜스 컨덕턴스 Gm은 전원전압 Vcc가 3.3볼트로 동작하는 경우의 약 10분지 1에 불과하여 메모리셀에 충분한 리스토아 전압을 공급할 수 없는 문제가 발생하였다. 또한, 비트라인 프리차아지 전압 VBL(VBL=½·Vcc)이 거의 센스앰프내의 모오스 트랜지스터들의 문턱전압 VTH일때 상기 센스앰프 56가 동작되지 않는 문제가 발생한다. 따라서, 제1도와 같은 구조를 갖는 반도체 메모리 장치는 저전압 동작이 크게 제한을 받는 문제가 발생한다.
상기와 같은 센스앰프의 전류 구동 능력의 문제를 해결하기 위한 기술이 일본국의 Tsukasa Ooishi등에 의해 제안되었다. 상기 Tsukasa Ooishi등에 의해 제안된 기술은 미합중국에서 1994년 4월에 발행된 IEEE JOURNAL OF SOLID STATE CIRCUIT VOL 29, NO4.의 412면 내지 420면에 걸쳐 상세히 기재되어 있다. 이는, 반도체 기판상에서 센스앰프가 위치하는 곳의 웰(Well)를 주변회로의 웰과 다르게 만들고, 반도체 메모리 장치가 동작시에 상기 센스앰프가 위치한 곳의 웰 바이어스를 주변회로의 웰 바이어스보다 높여 바디효과(Body effect)를 줄임으로써 센스앰프의 엔모오스 트랜지스터 및 피모오스 트랜지스터들의 문턱 전압을 낯추어 센스앰프의 전류 구동 능력을 증가시키는 기술이 개시되어 있다.
그러나, 상기 Tsukasa Ooishi등에 의해 제시된 종래의 방법은 센스앰프가 위치한 반도체 기판의 웰을 주변회로가 위치한 웰과 달리 만들어야 하므로 칩의 면적이 증가되는 문제점을 야기시킨다. 또한, 피센스앰프와 엔센스앰프를 구성하는 피모오스 트랜지스터들과 엔모오스 트랜지스터들의 문턱 전압을 공정상에서 정확하게 제어하여야 하므로, 반도체 메모리 장치의 제조 현실상 많은 어려움을 초래하여 칩의 수율(Yield)를 높이기가 매우 힘든 문제가 있었다.
따라서, 본 발명의 목적은 센스앰프의 전류 구동 능력이 향상된 반도메모리 장치의 데이타 센싱회로을 제공함에 있다.
본 발명의 다른 목적은 저전원전압의 동작전압에서 센스앰프의 전류 구동 능력을 높이는 반도체 메모리 장치의 회로를 제공함에 있다.
본 발명의 또다른 목적은 웰바이어스를 이용하지 않고 기존의 반도체 메모리 장치의 회로를 개량하여 저전압에서도 센스앰프의 전류 구동 능력을 높힌 반도체 메모리 장치를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체 메모리 장치에 있어서, 비트라인쌍 및 이에 대응하는 센싱비트라인쌍과, 제1전압레벨(예로서 전원전압 Vcc)을 갖는 비트라인 분리클럭의 입력에 응답하여 상기 비트라인쌍과 센싱비트라인쌍을 접속하는 스위칭수단과, 상기 비트라인쌍중 적어도 하나의 비트라인에 접속되며 해당 워드라인의 활성화에 응답하여 저장된 데이타의 전위를 상기 비트라인쌍으로 전위분배하는 다수의 메모리셀들과, 상기 센싱비트라인쌍의 각라인에 접속되며 상기 비트라인 분리클럭이 제2전압(예로서, 접지전압 Vss)의 레벨을 가질 때 활성화되는 승압제어클럭에 응답하여 상기 센싱비트라인쌍의 각 라인을 소정 레벨의 전위로 승압하는 승압수단과, 상기 센싱비트라인쌍의 사이에 접속되며 센싱제어신호의 입력에 응답하여 상기 승압된 센싱비트라인쌍의 전위차를 감지증폭하고 이를 리스토아 전압으로서 상기 비트라인쌍으로 전송하는 센스앰프수단으로 구성함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 기능을 수행하는 구성요소들에는 전술한 도면상에 표기된 참조부호 및 참조번호가 그대로 사용될 것임을 밝혀 둔다.
제3도는 본 발명에 따른 메모리셀의 주변에 관련된 상세회로도로서, 센싱비트라인쌍 SBL/SBLB의 제1센싱비트라인 SBL과 제2센싱비트라인 SBLB의 각각에 일측 노드가 접속되고, 타측의 입력노드로 입력되는 승압제어클럭 ФBS1 혹은 ФBS2에 응답하여 상기 센싱비트라인쌍 SBL/SBLB의 각 라인의 전위를 승압하는 승압용 캐패시터 C1, C2가 더 접속되어 있다. 이때, 상기 제3도의 구성에서, C1C2의 용량 관계를 갖는다.
제4도는 제3도의 구성에 따른 센싱 동작 타이밍도이다.
우선, 제4도의 동작 타이밍도를 참조하여 제3도의 동작을 상세히 설명함에 있어서, 본 발명은 메모리셀 어레이 50내에 위치된 메모리셀 12의 스토리지 캐패시터 8에 저장된 데이타를 센싱하는 예를 들어 설명하고자 한다.
지금, 제4도에 도시되어진 바와 같이 등화신호 ФEQi와 ФEQj가 하이의 상태로 입력되면 등화회로 52, 62의 동작에 의해 비트라인쌍 BLi/BLBi, BLj/BLBj들의 각 비트라인들은 약 전원전압의 ½·Vcc로 설정된 비트라인 프리차아지 전압 VBL의 전압으로 프리차아지되어 동일 레벨로 등화된다. 이때, 비트라인 분리클럭 ФIOSi와 ФISOj가 제4도와 같이 하이의 상태로 입력된다면 상기 비트라인쌍 BLi/BLBi, BLj/BLBj들의 비트라인 프리차아지전압 VBL이 비트라인 분리게이트 54, 58내의 엔모오스 트랜지스터 22, 24들의 채널을 통하여 센싱비트라인쌍 SBL/SBLB으로 공급된다. 따라서, 상기 센싱비트라인쌍 SBL/SBLB도 각각의 비트라인쌍 BLi/BLBi, BLj/BLBj들과 동일한 레벨로 프리차아지되어 등화됨을 알 수 있다.
상기와 같은 상태에서, 전술한 바와 같이 메모리셀 어레이 50내의 워드라인 WLi에 접속된 메모리셀 12의 데이타를 억세스하기 위한 제어신호들이 반도체 메모리 장치의 외부로부터 입력되면 비트라인 분리클럭 ФISOj가 제4도와 같이 로우의 레벨로 천이된 후, 등화신호 ФEQi가 제4도와 같이 로우로 천이된다. 이와 같은 동작에 의해서 비트라인쌍 BLj/BLBj은 상기 센싱비트라인 SBL/SBLB으로부터 분리(Isolation)되며, 비트라인쌍 BLi/BLBi은 플로팅(Floating)의 상태로 천이된다.
워드라인 WLi이 제4도와 같이 하이로 천이되어 활성화되면 메모리셀 12내의 엔모오스 트랜지스터 10가 턴온되어진다. 상기 엔모오스 트랜지스터 10가 턴온되면, 스토리지 캐패시터 8에 저장된 데이타의 전위가 비트라인 BLi으로 공급됨으로써 상기 비트라인쌍 BLi/BLBi과 센싱비트라인쌍 SBL/SBLB의 기생 캐패시턴스와 전위분배(charge sharing)가 일어나 제4도와 같이 비트라인쌍 BLi/BLBi과 센싱비트라인쌍 SBL/SBLB들의 전위차가 디벨로프된다. 이때, 워드라인 WLi가 하이의 상태로 활성화되면, 워드라인 WLi와 비트라인 BLi 사이의 결합 캐패시턴스, 즉, 엔모오스 트랜지스터 10의 게이트와 드레인의 오버랩 캐패시터가 워드라인 WLi와 비트라인 BLBi보다 잡음을 적게 받게 된다. 상기와 같은 비트라인의 잡음은 후술하는 센싱비트라인 SBL/SBLB에 각각 접속된 캐패시터 C1, C2에 의해 잡음의 영향만큼 보상된다.
상기와 같은 상태에서, 본 발명에 따른 비트라인 분리클럭 ФISOi는 제4도와 같이 로우 상태로 천이되며 이에 동기하여 승압제어클럭 ФBS1이 하이의 상태로 천이된다. 이와 같이 상기 비트라인 분리클럭 ФISOi을 로우로 천이시키는 이유는 센싱비트라인 SBL과 SBLB에 디벨로프된 각각의 전위만을 용이하게 승압하기 위함이다. 상기 비트라인 분리클럭 ФISOi이 로우로 되면 비트라인 분리게이트 54내의 엔모오스 트랜지스터 22, 24들이 턴오프되어 비트라인쌍 BLi/BLBi과 센싱비트라인쌍 SBL/SBLB들간의 연결이 분리된다.
한편, 상기 센싱비트라인쌍 SBL/SBLB들 각각에 일측 입력 노드에 각각 접속된 캐패시터 C1, C2들 각각은 타측의 입력노드로 상기 제4도와 같이 하이의 상태로 천이되는 승압제어클럭 ФBS1에 응답하여 상기 센싱비트라인 SBL 및 SBLB의 전압을 제4도와 같이 승압(Boosting)한다. 상기 센싱비트라인 SBL 및 SBLB의 각각의 승압전압을 SBV라 하면 하기 식 2와 같다.
단, 상기 식 2에서 CBL은 비트라인 BLij, BLBij의 기생캐패시턴스이며, C는 각 비트라인 BLij, BLBij에 접속된 캐패시터 C1과 C2이다.
이때, 승압제어클럭 ФBS1에 의해 승압전압을 발생하는 캐패시터 C1은 비트라인 BLi에 접속된 캐패시터 C2보다 용량이 크므로써 잡음에 의한 영향만큼 전위레벨을 보상하게 된다.
상기와 같이 센싱비트라인 SBL/SBLB의 디벨로핑 전위를 식2와 같이 승압한 상태에서 센스앰프 56를 동작시킴으로써 상기 센스앰프 56의 트랜스 컨덕턴스 Gmd의 증가비를 Gmi라 하면 이는 하기 식3과 같이 향상된다. 즉, 센스앰프 56의 전류 구동 능력은 이 좋아진다.
이때, 상기 센싱비트라인 SBL/SBLB의 승압전압은 센스앰프 56내의 엔센스앰프들을 구성하는 엔모오스 트랜지스터 26, 28들의 문턱 전압 VTHN보다 낮다. 상기와 같이, 센싱비트라인쌍 SBL/SBLB의 전위가 승압된 상태에서 엔센스앰프 제어신호 LANG와 피센스앰프 제어신호 LAPG가 각각 하이와 로우로 천이되면 엔센스앰프의 노드 LAB와 피센스앰프 제어노드 LA로는 각각 접지전압 Vss와 전원전압 Vcc가 각각 공급된다. 따라서, 상기 센스앰프 56는 제4도와 같이 승압된 센싱비트라인 SBL/SBLB간의 전위차를 제4도와 같이 충분히 디벨로프한다.
상기와 같이 센싱비트라인 SBL/SBLB간의 전위차가 충분히 디벨로프된 후 비트라인 분리클럭 ФISOi는 전원전압 Vcc보다 높은 승압전압 Vpp의 레벨을 갖는 하이 신호로 천이된다. 이때, 비트라인 분리게이트 54내의 엔모오스 트랜지스터 22, 24들은 상기 승압전압 Vpp의 레베로 상승된 비트라인 분리클럭 ФISOi의 입력에 각각 응답하여 턴온됨으로써 전원전압 Vcc의 레벨로 충분히 디벨로핑된 센싱비트라인쌍 SBL/SBLB의 전압이 거의다 비트라인쌍 BLi/BLBi으로 전달된다. 따라서, 본 발명은 비트라인쌍 BLi/BLBi과 센싱비트라인쌍 SBL/SBLB간을 분리한 상태에서 전술한 식2과 같이 센싱비트라인 SBL/SBLB의 전압을 승압시킨 후 센시앰프 56을 동작시킴으로써 센스앰프 56의 트랜스 컨덕턴스를 식3과 같이 증가시키여 전류 구동 능력을 향상 시킬 수 있다.
예를 들어, 반도체 메모리 장치의 동작전원전압 Vcc이 1.5볼트이고, 센스앰프 56내의 모오스 트랜지스터들의 문턱전압 VTH가 0.65볼트 일 때, 본 발명에 따른 센스앰프의 트랜스 컨덕턴스 Gm의 증가비 Gmi을 상기 식3에 의거하여 계산하면 하기 식4와 같이 약 4배 정도로 증가된다.
단, 상기 식4는 비트라인 기생 캐패시터 CBL를 캐패시터 Ci의 ¼의 값으로 가정하에 계산된 것이다.
또한, 본 발명은 센싱비트라인쌍 SBL/SBLB들의 전압을 센스앰프 56가 동작하기전에 소정레벨의 전압으로 승압하여 동작시킴으로써 비트라인 프리차아지 전압 VBL(VBL=½·Vcc)JVTH인 경우에도 상기 센스앰프 56는 정상적으로 동작된다. 따라서, 제3도와 같은 구성을 갖는 회로는 센싱비트라인 SBL/SBLB에 승압용 캐패시터 C1, C2를 접속하여 이를 적절한 시기에 제어하여 센싱비트라인 SBL/SBLB의 전압을 승압하고, 워드라인과 비트라인들간의 언발란스를 보상함으로써 센스앰프의 전류구동능력을 향상 시킬 수 있음을 알 수 있다.
상기한 실시예의 동작 설명에서는 비트라인 BLi에 접속된 메모리셀을 억세스하는 경우를 설명하였으나, 상보비트라인 BLBi에 접속된 메모리셀을 억세스하는 경우에는 승압제어클럭 ФBS2를 활성화함으로써 동일한 동작을 꾀할 수 있다.
제5도는 본 발명의 실시예에 따른 비트라인 분리게이트의 제어회로도로서, 이는 제3도의 비트라인 분리클럭 ФISOi/ФIOSj를 발생하는 구성이 도시되어 있다. 이러한 회로의 구성을 이용하여 비트라인 분리클럭 ФISOi 및 ФIOSj를 각각 발생시키기 위해서는 두개의 회로가 필요로하게 된다. 제5도에서 괄호안에 기재된 부호들은 또다른 회로가 있을 때 해당 구성소자로 입력 및 출력되는 신호의 상태를 정의한다.
제6도는 제5도의 구성에 따른 동작 타이밍도이다.
제6도의 타이밍도를 참조하여 제5도의 동작을 설명하기에 앞서, 하기에서는 비트라인 분리클럭 ФISOi을 활성화시키고 ФISOj를 디스에이블시키는 경우의 일예가 설명될 것이다.
블럭선택신호 ФBLSidb가 하이로 입력되는 상태에서 블럭선택신호 ФBLSib가 제6도와 같이 로우로 천이되면, 비트라인 분리클럭 ФISOj가 먼저 디스에이블된다. 상기와 같은 상태에서 블럭선택신호 ФBLSibp가 로우로 천이되면, 낸드게이트 NAND의 출력노드의 레벨이 승압전압 Vpp의 레벨로 천이된다. 따라서, 전원전압 Vcc와 접지사이에 각각의 채널이 직렬 접속된 피모오스 트랜지스터 MP1 및 엔모오스 트랜지스터 MN1, MN2들은 각각 턴오프, 턴온, 턴온되어 전원전압 Vcc의 레벨로 유지된 상기 비트라인 분리클럭 ФISOi를 제6도와 같이 로우의 레벨로 천이시킨다. 이와 같은 상태에서, 블럭선택신호 ФBLSidb가 제6도와 같이 로우로되면, 피모오스 트랜지스터 MP1, MP2가 턴온, 턴오프되고, 엔모오스 트랜지스터 MN2가 턴오프되므로써 상기 비트라인 분리클럭 ФISOi가 승압전압 Vpp의 레벨로 출력된다.
상기와 같이 동작되는 비트라인 분리게이트의 제어회로는 블럭선택신호들의 입력 상태에 따라서, 제4도에 도시되어진 바와 같이 전원전압의 레벨 Vcc의 신호와 접지레벨 Vss의 레벨의 신호와 승압레벨 Vpp의 신호를 선택적으로 발생하여 제3도에 도시된 비트라인 분리게이트 54, 58을 구동한다.
상술한 바와 같이 본 발명은 센싱비트라인으로 전위분배된 전압을 감지증폭전의 단계에서 승압한 후 감지증폭함으로써 매우 낮은 레벨의 동작전원전압의 입력에 의해 동작되는 센스앰프의 전류 구동 능력을 배가시킬 수 있으며, 비트라인과 워드라인간의 캐패시턴스의 차에 기인하는 언발란스를 보상함으로써 잡음으로부터 영향을 덜 받게하는 이점이 있다.

Claims (11)

  1. 반도체 메모리 장치에 있어서, 비트라인쌍 및 이에 대응하는 센싱비트라인쌍과, 제1전압레벨을 갖는 비트라인 분리클럭의 입력에 응답하여 상기 비트라인쌍과 센싱비트라인쌍을 접속하는 스위칭수단과, 상기 비트라인쌍중 적어도 하나의 비트라인에 접속되며 해당 워드라인의 활성화에 응답하여 저장된 데이타의 전위를 상기 비트라인쌍으로 전위분배하는 다수의 메모리셀들과, 상기 센싱비트라인쌍의 각라인에 접속되며 상기 비트라인 분리클럭이 제2전압의 레벨을 가질 때 활성화되는 승압제어클럭에 응답하여 상기 센싱비트라인쌍의 각 라인을 소정 레벨의 전위로 승압하는 승압수단과, 상기 센싱비트라인쌍의 사이에 접속되며 센싱제어신호의 입력에 응답하여 상기 승압된 센싱비트라인쌍의 전위차를 감지증폭하고 이를 리스토아 전압으로서 상기 비트라인쌍으로 전송하는 센스앰프수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 센싱회로.
  2. 제1항에 있어서, 상기 승압수단은, 상기 센싱비트라인쌍의 제1센싱비트라인과 제2센싱비트라인의 각각에 일측노드가 접속되고 타측의 입력노드로 입력되는 승압제어클럭에 응답하여 상기 제1 및 제2센싱비트라인들의 전압을 승압하는 제1 및 제2승압용 캐패시터임을 특징으로 하는 반도체 메모리 장치의 데이타 센싱 회로.
  3. 제1항 또는 제2항에 있어서, 상기 스위칭 수단은, 상기 비트라인쌍가 상기 센싱비트라인쌍들 사이에 소오스와 드레인 단자가 각각 접속되며 상기 비트라인 분리클럭의 입력의 전압에 따라 스위칭되는 엔모오스 트랜지스터쌍으로 구성함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 비트라인 분리클럭은, 상기 승압제어클럭이 발생된 후 상기 제1전압의 레벨보다 높은 제3전압의 레벨로서 상기 엔모오스 트랜지스터쌍들 각각의 게이트를 구동하여 상기 센싱비트라인쌍의 리스토아 전압을 상기 비트라인쌍으로 전송함을 특징으로하는 반도체 메모리 장치의 데이타 센싱회로.
  5. 제2항에 있어서, 상기 비트라인쌍중 상기 메모리셀이 접속된 비트라인에 대응하는 센싱비트라인에 접속된 승압용 캐패시터의 용량은 상보 센싱비트라인에 접속된 승압용 캐패시터의 용량보다 더 작음을 특징으로 하는 반도체 메모리 장치의 데이타 센싱회로.
  6. 반도체 메모리 장치에 있어서, 센싱비트라인쌍과, 상기 비트라인쌍중 적어도 하나의 비트라인에 접속되며 해당 워드라인의 활성화에 응답하여 저장된 데이타의 전위를 상기 비트라인쌍으로 전위분배하는 다수의 메모리셀들이 접속된 제1, 제2비트라인쌍과, 상기 제1비트라인쌍과 상기 센싱비트라인쌍의 사이에 접속되며, 제1비트라인 분리클럭이 제1전압의 레벨을 가질 때 응답하여 상기 제1비트라인쌍과 상기 센싱비트라인쌍을 연결하는 제1스위칭수단과, 상기 제2비트라인쌍과 상기 센싱비트라인쌍의 사이에 접속되며, 제2비트라인 분리클럭이 제1전압의 레벨을 가질 때 응답하여 상기 제2비트라인쌍과 상기 센싱비트라인쌍을 연결하는 제2스위칭수단과, 상기 센싱비트라인쌍의 제1 및 제2센싱비트라인에 각각 접속되며 상기 제1 및 제2비트라인 분리클럭이 제2전압의 레벨을 가질 때 활성화되는 제1 및 제2승압제어클럭에 각각 응답하여 상기 센싱비트라인쌍의 각 라인을 소정 레벨의 전위로 승압하는 승압수단과, 상기 센싱비트라인쌍의 사이에 접속되며 센싱제어신호의 입력에 응답하여 상기 승압된 센싱비트라인쌍의 전위차를 감지증폭하고 이를 리스토아 전압으로서 상기 비트라인쌍으로 전송하는 센스앰프수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 센싱회로.
  7. 제6항에 있어서, 상기 승압수단은, 상기 센싱비트라인쌍의 제1센싱비트라인과 제2센싱비트라인의 각각에 일측노드가 접속되고 타측의 입력노드로 입력되는 제1, 제2승압제어클럭에 각각 응답하여 상기 제1 및 제2센싱비트라인들의 전압을 승압하는 제1승압용 캐패시터쌍 및 제2승압용 캐패시터쌍으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 센싱 회로.
  8. 제7항에 있어서, 상기 제1승압제어클럭은, 상기 제1 및 제2비트라인쌍중 제1비트라인쌍에 접속된 메모리셀이 선택시에 활성화됨을 특징으로 하는 반도체 메모리 장치의 데이타 센싱회로.
  9. 제7항에 있어서, 상기 제2승압제어클럭은, 상기 제1 및 제2비트라인쌍중 제2비트라인쌍에 접속된 메모리셀이 선택시에 활성화됨을 특징으로 하는 반도체 메모리 장치의 데이타 센싱회로.
  10. 제6항에 있어서, 상기 제1, 제2비트라인 분리클럭은, 상기 승압제어클럭이 발생된 후 상기 제1전압의 레벨보다 높은 제3전압의 레벨로서 상기 각각의 스위칭수단에 공급되어 상기 센싱비트라인쌍의 리스토아 전압을 상기 제1, 제2비트라인쌍으로 각각 전송함을 특징으로하는 반도체 메모리 장치의 데이타 센싱회로.
  11. 반도체 메모리 장치에 있어서, 비트라인쌍 및 이에 대응한 센싱비트라인쌍과, 상기 비트라인쌍의 제1비트라인과 제2비트라인 사이에 접속되며 등화제어신호에 응답하여 상기 비트라인을 소정레벨의 전압으로 프리차아지 및 등화하는 등화수단과, 비트라인 분리클럭이 제1전압의 레벨을 갖을 때 응답하여 상기 비트라인쌍과 상기 센싱비트라인쌍을 연결하여 상호간의 신호를 전달하는 스위칭수단과, 상기 비트라인쌍중 적어도 하나의 비트라인에 접속되며 해당 워드라인의 활성화에 응답하여 저장된 데이타의 전위를 상기 비트라인쌍으로 전위 분배하는 다수의 메모리셀들과, 상기 센싱비트라인쌍의 각라인에 접속되며 상기 비트라인 분리클럭이 제2전압의 레벨을 갖을 때 활성화되는 승압제어클럭에 응답하여 상기 센싱비트라인쌍의 각 라인을 소정레벨의 전위로 승압하는 승압수단과, 상기 센싱비트라인쌍의 사이에 접속되며 센싱제어신호의 입력에 응답하여 상기 승압된 센싱비트라인쌍의 전위차를 감지증폭하고 이를 리스토아 전압으로서 상기 비트라인쌍으로 전송하는 센스앰프수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 센싱회로.
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