JPS62106629A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62106629A JPS62106629A JP24619385A JP24619385A JPS62106629A JP S62106629 A JPS62106629 A JP S62106629A JP 24619385 A JP24619385 A JP 24619385A JP 24619385 A JP24619385 A JP 24619385A JP S62106629 A JPS62106629 A JP S62106629A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装ガの製造方法に係り、特に半導体基
板上の多結晶シリコン膜にテーパ状の側面をもつパター
ンを形成するのに好適な半導体装置の製造方法に関する
ものである。
板上の多結晶シリコン膜にテーパ状の側面をもつパター
ンを形成するのに好適な半導体装置の製造方法に関する
ものである。
半導体基板上の多結晶シリコン膜にテーパ状の側面をも
つパターンを形成する方法としては、例えば、特り月昭
５７−７９３６号公報に記載のような、エツチングガス
にＣＦａ ＋ ０２またはＣＦ’４＋０２ Ｆ４ Ｃ／
を用いて等方性エツチングを行い、引続いて、エツチン
グガスＣＣＺ４やＰＣｌ３ を用いて異方性エツチン
グを行うようにした方法が知られている。
つパターンを形成する方法としては、例えば、特り月昭
５７−７９３６号公報に記載のような、エツチングガス
にＣＦａ ＋ ０２またはＣＦ’４＋０２ Ｆ４ Ｃ／
を用いて等方性エツチングを行い、引続いて、エツチン
グガスＣＣＺ４やＰＣｌ３ を用いて異方性エツチン
グを行うようにした方法が知られている。
しかし、このような方法では、等方性エツチング時にエ
ツチング面に炭素のデポが生成してエツチング速度が低
下しスループットが低下するといった問題がある。
ツチング面に炭素のデポが生成してエツチング速度が低
下しスループットが低下するといった問題がある。
本発明の目的は、等方性エツチング時のエッチｆζＰ
ング速度の低下をノ制することで、スルーブツトの低下
を抑制できる半導体装置の製造方法を提供することにあ
る。
を抑制できる半導体装置の製造方法を提供することにあ
る。
本発明は、半導体装置の製造方法を、炭素を含まないフ
ッ素系ガスを用いて等方性エツチングを行った後に、ハ
ロゲンガスを用いて異方性エツチングを行い半導体基板
上の多結晶シリコン膜にテーパ状の側面をもつパターン
を形成する方法とすることで、等方性エツチング時にお
けるエツチング面での炭素のデポの生成を防止して等方
性エツチング時のエツチング速度の低下を抑制しようと
するものである。
ッ素系ガスを用いて等方性エツチングを行った後に、ハ
ロゲンガスを用いて異方性エツチングを行い半導体基板
上の多結晶シリコン膜にテーパ状の側面をもつパターン
を形成する方法とすることで、等方性エツチング時にお
けるエツチング面での炭素のデポの生成を防止して等方
性エツチング時のエツチング速度の低下を抑制しようと
するものである。
以下、本発明の実施例を第１図〜第４図により説明する
。第１図は平板型リアクティブイオンエツチング装置で
、ｉ！極極上上ウェハｌＯを保持し対向電極Ｂとの間に
１３．５６ ＭＨｚ の高周波電力を印加し、ガス導
入口Ｃにより反応ガスを供給する。
。第１図は平板型リアクティブイオンエツチング装置で
、ｉ！極極上上ウェハｌＯを保持し対向電極Ｂとの間に
１３．５６ ＭＨｚ の高周波電力を印加し、ガス導
入口Ｃにより反応ガスを供給する。
このような装置において、多結晶シリコンをエツチング
する実施例の工程断面図を第２図〜第４図（こ示してい
る。図において、４は多結晶シリコン）１１（厚さ約４
０００Ａ）でその上にフォトレジスト膜のパターン３が
形成されている。上記装置により、多結晶シリコン層４
の上部２０００Ａに等方性エツチングを施す。その条件
は、反応ガスとして炭素を含まないフッ素系ガス、例え
ば、ＳＦ６を使用し、高周波電力１６０Ｗ、圧力０．２
〜０．４Ｔｏｒｒで処理する。そうすると、等方性エツ
チングによりサイドエツチングがなされ第３図に示すよ
うに多結晶シリコン層４上部の形状Ｗ２はパターン３の
開口部形状Ｗ、より大きくなる。
する実施例の工程断面図を第２図〜第４図（こ示してい
る。図において、４は多結晶シリコン）１１（厚さ約４
０００Ａ）でその上にフォトレジスト膜のパターン３が
形成されている。上記装置により、多結晶シリコン層４
の上部２０００Ａに等方性エツチングを施す。その条件
は、反応ガスとして炭素を含まないフッ素系ガス、例え
ば、ＳＦ６を使用し、高周波電力１６０Ｗ、圧力０．２
〜０．４Ｔｏｒｒで処理する。そうすると、等方性エツ
チングによりサイドエツチングがなされ第３図に示すよ
うに多結晶シリコン層４上部の形状Ｗ２はパターン３の
開口部形状Ｗ、より大きくなる。
次に、同一装置内において多結晶シソコン層４の下層部
に異方性エツチングを施す。そのエツチング条件は、反
応ガスとしてハロゲンガス、例えば、ＣＣ１，、を使用
し、圧力０．２ Ｔｏｒｒ高周波１力２００Ｗで処理す
る。そうすると異方性エツチングによりパターン３の開
口部形状ｗｌと同形の垂直なエツチング側面が得られる
。このように、同一装置内で等方性エツチング続いて異
方性エツチングを施して、第４図のようなテーバ状で微
細化されたパターンが形成される。
に異方性エツチングを施す。そのエツチング条件は、反
応ガスとしてハロゲンガス、例えば、ＣＣ１，、を使用
し、圧力０．２ Ｔｏｒｒ高周波１力２００Ｗで処理す
る。そうすると異方性エツチングによりパターン３の開
口部形状ｗｌと同形の垂直なエツチング側面が得られる
。このように、同一装置内で等方性エツチング続いて異
方性エツチングを施して、第４図のようなテーバ状で微
細化されたパターンが形成される。
本実施例では、次のような効果が得られる。
（１）等方性エツチング時にエツチング面に炭素のテ゛
ボが形成されないため、この時のエツチング速度の低下
を抑制できスループットの低下を抑制できる。
ボが形成されないため、この時のエツチング速度の低下
を抑制できスループットの低下を抑制できる。
（２） 同一装置内で等方性エツチングと異方性エツ
チングを行うため、この分、処理を要する時間を短縮で
きスループットを向上できる。
チングを行うため、この分、処理を要する時間を短縮で
きスループットを向上できる。
なお、異方性エツチング用のガスとしては、別ＣＩ！４
を用いても良い。
を用いても良い。
本発明は、以上説明したように、等方性エツチング時の
エツチング速度の低下を抑制できスループットの低下を
抑制できるという効果がある。
エツチング速度の低下を抑制できスループットの低下を
抑制できるという効果がある。
ｉ１図〜第４図は、本発明の一実施例を説明するもので
、′＠１図は、平行平板型リアクティブイオンエツチン
グ装置の構成図、第２図〜第４図は、工程順の断面図で
ある。 工・・・・・・ウェハ、３・・・・・・パターン、４・
・−・・多結晶代理人 弁理士 小 川 勝 男□ 才２図 才３図 Ｗ。 第４図
、′＠１図は、平行平板型リアクティブイオンエツチン
グ装置の構成図、第２図〜第４図は、工程順の断面図で
ある。 工・・・・・・ウェハ、３・・・・・・パターン、４・
・−・・多結晶代理人 弁理士 小 川 勝 男□ 才２図 才３図 Ｗ。 第４図
Claims (1)
- １、炭素を含まないフッ素系ガスを用いて等方性エッチ
ングを行った後に、ハロゲンガスを用いて異方性エッチ
ングを行い半導体基板上の多結晶シリコン膜にテーパ状
の側面をもつパターンを形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24619385A JPS62106629A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24619385A JPS62106629A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62106629A true JPS62106629A (ja) | 1987-05-18 |
| JPH051978B2 JPH051978B2 (ja) | 1993-01-11 |
Family
ID=17144896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24619385A Granted JPS62106629A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62106629A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0383064A (ja) * | 1989-07-28 | 1991-04-09 | American Teleph & Telegr Co <Att> | 集積回路半導体デバイスのエッチング法 |
| US5686363A (en) * | 1992-12-05 | 1997-11-11 | Yamaha Corporation | Controlled taper etching |
-
1985
- 1985-11-05 JP JP24619385A patent/JPS62106629A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0383064A (ja) * | 1989-07-28 | 1991-04-09 | American Teleph & Telegr Co <Att> | 集積回路半導体デバイスのエッチング法 |
| US5686363A (en) * | 1992-12-05 | 1997-11-11 | Yamaha Corporation | Controlled taper etching |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051978B2 (ja) | 1993-01-11 |
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