JPH03129821A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03129821A JPH03129821A JP26861689A JP26861689A JPH03129821A JP H03129821 A JPH03129821 A JP H03129821A JP 26861689 A JP26861689 A JP 26861689A JP 26861689 A JP26861689 A JP 26861689A JP H03129821 A JPH03129821 A JP H03129821A
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- etching
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にエツチング
に関する。
に関する。
従来このような補助電極を設けたエツチング装置は電子
の衝突確率を高め、エツチング速度を高めるという目的
のために用いられていた。
の衝突確率を高め、エツチング速度を高めるという目的
のために用いられていた。
そのためガスも補助電極の上級 下部の区別なしに導入
し高周波を印加していた０例えば、表１の条件で多結晶
シリコンをエツチングした場合、エツチング速度が４２
００人／ｍｉｎ得られ、補助電極を設けないものに比べ
て４０％上昇している。しかし、このようなエツチング
ではパターンの密度によってエツチング速度が異なるロ
ーディング効果が避けられず、又、第３図のように形状
も密度によって異なっていた。
し高周波を印加していた０例えば、表１の条件で多結晶
シリコンをエツチングした場合、エツチング速度が４２
００人／ｍｉｎ得られ、補助電極を設けないものに比べ
て４０％上昇している。しかし、このようなエツチング
ではパターンの密度によってエツチング速度が異なるロ
ーディング効果が避けられず、又、第３図のように形状
も密度によって異なっていた。
表１
〔発明が解決しようとする課題及び目的〕従来の技術で
はローディング効果が大きく、形状もパターンが疎のと
ころでテーパーがついてしまうという課題を有していた
。
はローディング効果が大きく、形状もパターンが疎のと
ころでテーパーがついてしまうという課題を有していた
。
本発明はこのような課題を解決する方法を提供するもの
である。
である。
本発明の半導体装置の製造方法は、平行に置かれた電極
の間に補助電極を設けて高周波を印加しプラズマを発生
させエツチングを行なうドライエツチング装置において
、ウェハの置かれた電極と補助電極の間にエツチングガ
スを補助電極とウェハと対向する電極の間にデポジショ
ンガスを導入してエツチングを行なうことを特徴とする
。
の間に補助電極を設けて高周波を印加しプラズマを発生
させエツチングを行なうドライエツチング装置において
、ウェハの置かれた電極と補助電極の間にエツチングガ
スを補助電極とウェハと対向する電極の間にデポジショ
ンガスを導入してエツチングを行なうことを特徴とする
。
本発明はデポジションとエツチングを交互に行なうこと
でローディング効果が小さくなるという特徴を持ってい
るが、これはエツチング面積の大きいところではエツチ
ング速度は大きくなるのに対しデポジション速度（量）
も大きくなるし、逆に、エツチング面積の小さいところ
ではエツチング速度が小さくなるのに対しデポジション
速度も小さくなることで互いに打ち消し合っているとい
う作用を持っているからである。
でローディング効果が小さくなるという特徴を持ってい
るが、これはエツチング面積の大きいところではエツチ
ング速度は大きくなるのに対しデポジション速度（量）
も大きくなるし、逆に、エツチング面積の小さいところ
ではエツチング速度が小さくなるのに対しデポジション
速度も小さくなることで互いに打ち消し合っているとい
う作用を持っているからである。
以上、本発明について実施例に基づき詳細に説明する。
第１図は本発明に於いて使用したエツチング装置であり
、平行に置かれた電極（１０１，１０２）の間に補助電
極（１０３）が設けられており、ガス導入口（１０４，
１０５）が下部電極と補助電極の間及び上部電極と補助
電極の間にそれぞれ設けられている。
、平行に置かれた電極（１０１，１０２）の間に補助電
極（１０３）が設けられており、ガス導入口（１０４，
１０５）が下部電極と補助電極の間及び上部電極と補助
電極の間にそれぞれ設けられている。
このエツチング装置を用い多結晶シリコンをエツチング
する場合、ガス導入口（１０４）にＳＦ６をガス導入口
（１０５）にＣＣｌ４を導入し、交互にプラズマをたて
てエツチングを行なう、この場合、上部電極と補助電極
の間でプラズマを発生させる場合にはプラズマエツチン
グモード（以下、ＰＥモードと呼ぶ）となり、下部電極
と補助電極の間でプラズマを発生させる場合には反応性
イオンエツチングモード（以下、ＲＩＥモードと呼ぶ）
となる。これでＣＣｌ４のようなデポジションガスをＰ
Ｅモードでプラズマ発生を行ないデポジションを堆積さ
せ、ＳＦ６のようなエツチングガスをＲＩＥモードでプ
ラズマ発生を行ないエツチングを行なう。このときエツ
チングをＲＩＥモードで行なうのは異方性エツチングを
行なうためであり、デポジションガスとエツチングガス
を逆に導入すると良好なエツチングが行なわれない。
する場合、ガス導入口（１０４）にＳＦ６をガス導入口
（１０５）にＣＣｌ４を導入し、交互にプラズマをたて
てエツチングを行なう、この場合、上部電極と補助電極
の間でプラズマを発生させる場合にはプラズマエツチン
グモード（以下、ＰＥモードと呼ぶ）となり、下部電極
と補助電極の間でプラズマを発生させる場合には反応性
イオンエツチングモード（以下、ＲＩＥモードと呼ぶ）
となる。これでＣＣｌ４のようなデポジションガスをＰ
Ｅモードでプラズマ発生を行ないデポジションを堆積さ
せ、ＳＦ６のようなエツチングガスをＲＩＥモードでプ
ラズマ発生を行ないエツチングを行なう。このときエツ
チングをＲＩＥモードで行なうのは異方性エツチングを
行なうためであり、デポジションガスとエツチングガス
を逆に導入すると良好なエツチングが行なわれない。
表２
本実施例でエツチングを行なったときの条件は表２に示
すとおりであり、デポジションを２．５秒、エツチング
を１秒という周期で交互に行なった。
すとおりであり、デポジションを２．５秒、エツチング
を１秒という周期で交互に行なった。
このように行なうと、従来ではエツチング面積の大きい
ところでエツチング速度が高いということが起こってい
たが、デポジションは面積の大きいところでデポジショ
ン速度が高いためデポジションとエツチングを交互に行
なうことでお互い相殺されて面積の大小に係わらず同じ
にエツチングできる。又、形状も図２のようにエツチン
グ面積の大小に係わらず垂直になる。
ところでエツチング速度が高いということが起こってい
たが、デポジションは面積の大きいところでデポジショ
ン速度が高いためデポジションとエツチングを交互に行
なうことでお互い相殺されて面積の大小に係わらず同じ
にエツチングできる。又、形状も図２のようにエツチン
グ面積の大小に係わらず垂直になる。
デポジションガスとしてＣＣｌ４について述べたが実際
はこれに限るものではなく、ＣＨ２Ｆ２やＣＨ３Ｆなど
でも同様の効果が得られる。
はこれに限るものではなく、ＣＨ２Ｆ２やＣＨ３Ｆなど
でも同様の効果が得られる。
一方、エツチングガスもＳＦ６に限らず、ＮＦ３などで
もよい。
もよい。
本実施例のようにトライオード型エツチング装置を用い
ＰＥモードとＲＩＥモードを交互に使いエツチングを行
なうことでローディング効果もなくなり、それにともな
う形状の差異もなくなる。
ＰＥモードとＲＩＥモードを交互に使いエツチングを行
なうことでローディング効果もなくなり、それにともな
う形状の差異もなくなる。
本発明はパターンの疎密の激しいときに特に発生するロ
ーディング効果を低減させることができるという効果を
有している。
ーディング効果を低減させることができるという効果を
有している。
第１図は本実施例で使用したエツチング装置を示す図で
ある。 第２図は本実施例でエツチングを行なったときのエツチ
ング断面形状図である。 第３図は従来技術でエツチングを行なったときのエツチ
ング断面形状図である。 １０１・・・下部電極 １０２・・・上部電極 １０３・・・補助電極 １０４・・・ガス導入口１ １０５・・・ガス導入口２ １０６・・・ウェハー １０７・・・排気口 ２０１゜ ２０２゜ ２０３゜ ２０４゜ １０８・・・高周波電源 ３０１・・・レジスト ３０２・・・多結晶シリコン ３０３・・・シリコン酸化膜 ３０４・・・シリコン基板 以上
ある。 第２図は本実施例でエツチングを行なったときのエツチ
ング断面形状図である。 第３図は従来技術でエツチングを行なったときのエツチ
ング断面形状図である。 １０１・・・下部電極 １０２・・・上部電極 １０３・・・補助電極 １０４・・・ガス導入口１ １０５・・・ガス導入口２ １０６・・・ウェハー １０７・・・排気口 ２０１゜ ２０２゜ ２０３゜ ２０４゜ １０８・・・高周波電源 ３０１・・・レジスト ３０２・・・多結晶シリコン ３０３・・・シリコン酸化膜 ３０４・・・シリコン基板 以上
Claims (1)
- 平行に置かれた電極の間に補助電極を設けて高周波を
印加しプラズマを発生させエッチングを行なうドライエ
ッチング装置において、ウェハの置かれた電極と補助電
極の間にエッチングガスを、補助電極とウェハと対向す
る電極の間にデポジションガスを導入してエッチングを
行なうことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26861689A JPH03129821A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26861689A JPH03129821A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129821A true JPH03129821A (ja) | 1991-06-03 |
Family
ID=17461021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26861689A Pending JPH03129821A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129821A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5671152A (en) * | 1995-05-19 | 1997-09-23 | International Business Machines Corporation | Efficient generation of negative fill shapes for chips and packages |
| US6127277A (en) * | 1996-07-03 | 2000-10-03 | Tegal Corporation | Method and apparatus for etching a semiconductor wafer with features having vertical sidewalls |
| KR20140082850A (ko) * | 2011-10-27 | 2014-07-02 | 어플라이드 머티어리얼스, 인코포레이티드 | 저 k 유전체 필름들 및 다른 유전체 필름들을 식각하기 위한 프로세스 챔버 |
-
1989
- 1989-10-16 JP JP26861689A patent/JPH03129821A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5671152A (en) * | 1995-05-19 | 1997-09-23 | International Business Machines Corporation | Efficient generation of negative fill shapes for chips and packages |
| US6127277A (en) * | 1996-07-03 | 2000-10-03 | Tegal Corporation | Method and apparatus for etching a semiconductor wafer with features having vertical sidewalls |
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| JP2014532988A (ja) * | 2011-10-27 | 2014-12-08 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 低ｋ及びその他の誘電体膜をエッチングするための処理チャンバ |
| CN106876264A (zh) * | 2011-10-27 | 2017-06-20 | 应用材料公司 | 用于蚀刻低k及其它介电质膜的制程腔室 |
| JP2018050055A (ja) * | 2011-10-27 | 2018-03-29 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 低ｋ及びその他の誘電体膜をエッチングするための処理チャンバ |
| US10096496B2 (en) | 2011-10-27 | 2018-10-09 | Applied Materials, Inc. | Process chamber for etching low K and other dielectric films |
| CN110289233A (zh) * | 2011-10-27 | 2019-09-27 | 应用材料公司 | 用于蚀刻低k及其它介电质膜的制程腔室 |
| JP2019179921A (ja) * | 2011-10-27 | 2019-10-17 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 低ｋ及びその他の誘電体膜をエッチングするための処理チャンバ |
| KR20200037451A (ko) * | 2011-10-27 | 2020-04-08 | 어플라이드 머티어리얼스, 인코포레이티드 | 저 k 유전체 필름들 및 다른 유전체 필름들을 식각하기 위한 프로세스 챔버 |
| JP2020074452A (ja) * | 2011-10-27 | 2020-05-14 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 低ｋ及びその他の誘電体膜をエッチングするための処理チャンバ |
| US10923367B2 (en) | 2011-10-27 | 2021-02-16 | Applied Materials, Inc. | Process chamber for etching low K and other dielectric films |
| US11410860B2 (en) | 2011-10-27 | 2022-08-09 | Applied Materials, Inc. | Process chamber for etching low k and other dielectric films |
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