JPH051978B2 - - Google Patents
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- JPH051978B2 JPH051978B2 JP24619385A JP24619385A JPH051978B2 JP H051978 B2 JPH051978 B2 JP H051978B2 JP 24619385 A JP24619385 A JP 24619385A JP 24619385 A JP24619385 A JP 24619385A JP H051978 B2 JPH051978 B2 JP H051978B2
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- etching
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の製造方法に係り、特に
半導体基板上の多結晶シリコン膜にテーパ状の側
面をもつパターンを形成するのに好適な半導体装
置の製造方法に関するものである。
半導体基板上の多結晶シリコン膜にテーパ状の側
面をもつパターンを形成するのに好適な半導体装
置の製造方法に関するものである。
半導体基板上の多結晶シリコン膜にテーパ状の
側面をもつパターンを形成する方法としては、例
えば、特開昭57−7936号公報に記載のような、エ
ツチングガスにCF4＋O2またはCF4＋C2F4Clを用
いて等方性エツチングを行い、引続いて、エツチ
ングガスCl4やPCl3を用いて異方性エツチングを
行うようにした方法が知られている。
側面をもつパターンを形成する方法としては、例
えば、特開昭57−7936号公報に記載のような、エ
ツチングガスにCF4＋O2またはCF4＋C2F4Clを用
いて等方性エツチングを行い、引続いて、エツチ
ングガスCl4やPCl3を用いて異方性エツチングを
行うようにした方法が知られている。
しかし、このような方法では、テーパ形状を正
確に形成するのが難しくまた等方性エツチング時
にエツチング面に炭素のデポが生成してエツチン
グ速度が低下しスループツトが低下するといつた
問題がある。
確に形成するのが難しくまた等方性エツチング時
にエツチング面に炭素のデポが生成してエツチン
グ速度が低下しスループツトが低下するといつた
問題がある。
本発明の目的は、面取り付き垂直エツチング側
面を有するパターン形成を正確に行うことがで
き、しかも、エツチング時のエツチング速度の低
下を抑制することで、スループツトの低下を抑制
できる半導体装置の製造方法を提供することにあ
る。
面を有するパターン形成を正確に行うことがで
き、しかも、エツチング時のエツチング速度の低
下を抑制することで、スループツトの低下を抑制
できる半導体装置の製造方法を提供することにあ
る。
本発明は、処理圧力0.2〜0.4Torr、高周波電力
160Wの条件で、炭素を含まないフツ素系ガスを
用いて等方性エツチングを行つた後に、処理圧力
0.2Torr、高周波電力200Wの条件で、ハロゲン
ガスを用いて異方性エツチングを行い半導体基板
上の多結晶シリコン膜にパターンを形成するもの
である。これにより、面取り付き垂直エツチング
側面を有するパターン形成を正確かつ短時間で行
うことができる。
160Wの条件で、炭素を含まないフツ素系ガスを
用いて等方性エツチングを行つた後に、処理圧力
0.2Torr、高周波電力200Wの条件で、ハロゲン
ガスを用いて異方性エツチングを行い半導体基板
上の多結晶シリコン膜にパターンを形成するもの
である。これにより、面取り付き垂直エツチング
側面を有するパターン形成を正確かつ短時間で行
うことができる。
以下、本発明の実施例を第１図〜第４図により
説明する。第１図は平板型リアクテイブイオンエ
ツチング装置で、電極Ａ上にウエハ１０を保持し
対向電極Ｂとの間に13.56MHzの高周波電力を印
加し、ガス導入口Ｃにより反応ガスを供給する。
このような装置において、多結晶シリコンをエツ
チングする実施例の工程断面図を第２図〜第４図
に示している。図において、４は多結晶シリコン
層（厚さ約4000Å）でその上にフオトレジスト膜
パターン３が形成されている。上記装置により、
多結晶シリコン層４の上部2000Åに等方性エツチ
ングを施す。その条件は、反応ガスとして炭素を
含まないフツ素系ガス、例えば、SF6を使用し、
高周波電力160W、圧力0.2〜0.4Torrで処理する。
そうすると、等方性エツチングによりサイドエツ
チングがなされ第３図に示すように多結晶シリコ
ン層４上部の形状W2はパターン３の開口部形状
W1より大きくなる。エツチング条件を処理圧力
0.2〜0.4Torr、高周波電力160Wに設定して炭素
を含まないフツ素系ガスをプラズマ化して多結晶
シリコンをエツチングすることにより、 〔１〕 イオンの作用とラジカルの作用との割合
をうまく調整することにより、テーパーエツチ
ングが可能となる。
説明する。第１図は平板型リアクテイブイオンエ
ツチング装置で、電極Ａ上にウエハ１０を保持し
対向電極Ｂとの間に13.56MHzの高周波電力を印
加し、ガス導入口Ｃにより反応ガスを供給する。
このような装置において、多結晶シリコンをエツ
チングする実施例の工程断面図を第２図〜第４図
に示している。図において、４は多結晶シリコン
層（厚さ約4000Å）でその上にフオトレジスト膜
パターン３が形成されている。上記装置により、
多結晶シリコン層４の上部2000Åに等方性エツチ
ングを施す。その条件は、反応ガスとして炭素を
含まないフツ素系ガス、例えば、SF6を使用し、
高周波電力160W、圧力0.2〜0.4Torrで処理する。
そうすると、等方性エツチングによりサイドエツ
チングがなされ第３図に示すように多結晶シリコ
ン層４上部の形状W2はパターン３の開口部形状
W1より大きくなる。エツチング条件を処理圧力
0.2〜0.4Torr、高周波電力160Wに設定して炭素
を含まないフツ素系ガスをプラズマ化して多結晶
シリコンをエツチングすることにより、 〔１〕 イオンの作用とラジカルの作用との割合
をうまく調整することにより、テーパーエツチ
ングが可能となる。
すなわち、高周波電力は異方性エツチング時
よりも下がり、試料へのプラズマ中のイオンの
入射エネルギーが小さくなつて、ラジカル（電
荷を持たない活性粒子）による等方性エツチン
グが主体となる。このとき、ラジカルによる等
方性エツチングとともにイオンによる方向性を
持つた異方性エツチングも少し作用させ、円弧
状になろうとする等方性エツチングの形状をテ
ーパー状に補正する。これにより正確な面取り
部が形成される。
よりも下がり、試料へのプラズマ中のイオンの
入射エネルギーが小さくなつて、ラジカル（電
荷を持たない活性粒子）による等方性エツチン
グが主体となる。このとき、ラジカルによる等
方性エツチングとともにイオンによる方向性を
持つた異方性エツチングも少し作用させ、円弧
状になろうとする等方性エツチングの形状をテ
ーパー状に補正する。これにより正確な面取り
部が形成される。
〔２〕 炭素のデポジシヨンがなく、次の異方性
エツチング時に炭素デポ物の除去時間をなくす
ことができる。
エツチング時に炭素デポ物の除去時間をなくす
ことができる。
次に、同一装置内において多結晶シリコン層４
の下層部に異方性エツチングを施す。そのエツチ
ング条件は、反応ガスとしてハロゲンガス、例え
ば、CCl4を使用し、圧力0.2Torr高周波電力
200Wで処理する。そうすると異方性エツチング
によりパターン３の開口部形状W1と同形の垂直
なエツチング側面が得られる。
の下層部に異方性エツチングを施す。そのエツチ
ング条件は、反応ガスとしてハロゲンガス、例え
ば、CCl4を使用し、圧力0.2Torr高周波電力
200Wで処理する。そうすると異方性エツチング
によりパターン３の開口部形状W1と同形の垂直
なエツチング側面が得られる。
エツチング条件を処理圧力0.2Torr、高周波電
力200Wに設定してハロゲンガスをプラズマ化し
て多結晶シリコンをエツチングすることにより、
高周波電力はテーパエツチング時よりも大きく、
プラズマ中のイオンの入射エネルギーが大きくな
つて異方性エツチングが主体となる。このとき、
ラジカルによる等方性エツチングも作用するが、
イオンによるエツチングが多く、また速度も速い
ため、等方性エツチングが進行する前にエツチン
グが終了し、垂直な側面を得ることができる。
力200Wに設定してハロゲンガスをプラズマ化し
て多結晶シリコンをエツチングすることにより、
高周波電力はテーパエツチング時よりも大きく、
プラズマ中のイオンの入射エネルギーが大きくな
つて異方性エツチングが主体となる。このとき、
ラジカルによる等方性エツチングも作用するが、
イオンによるエツチングが多く、また速度も速い
ため、等方性エツチングが進行する前にエツチン
グが終了し、垂直な側面を得ることができる。
このように、同一装置内で等方性エツチング続
いて異方性エツチングを施して、第４図のような
テーパ状で微細化されたパターンが形成される。
いて異方性エツチングを施して、第４図のような
テーパ状で微細化されたパターンが形成される。
本実施例では、次のような効果が得られる。
(1) 等方性エツチング時にエツチング面に炭素の
デポが形成されないため、この時のエツチング
速度の低下を抑制できスループツトの低下を抑
制できる。
デポが形成されないため、この時のエツチング
速度の低下を抑制できスループツトの低下を抑
制できる。
(2) 同一装置内で等方性エツチングと異方性エツ
チングを行うため、この分、処理を要する時間
を短縮できスループツトを向上できる。
チングを行うため、この分、処理を要する時間
を短縮できスループツトを向上できる。
なお、異方性エツチング用のガスとしては、
SiCl4を用いても良い。
SiCl4を用いても良い。
(3) 面取付き垂直エツチング側面を有するパター
ンを正確に形成できる。
ンを正確に形成できる。
本発明は、以上説明したように、面取り付き垂
直エツチング側面を有するパターン形成を正確に
行うことができると共に、エツチング時のエツチ
ング速度の低下を抑制できスループツトの低下を
抑制できるという効果がある。
直エツチング側面を有するパターン形成を正確に
行うことができると共に、エツチング時のエツチ
ング速度の低下を抑制できスループツトの低下を
抑制できるという効果がある。
第１図〜第４図は、本発明の一実施例を説明す
るもので、第１図は、平行平板型リアクテイブイ
オンエツチング装置の構成図、第２図〜第４図
は、工程順の断面図である。 １……ウエハ、３……パターン、４……多結晶
シリコン膜。
るもので、第１図は、平行平板型リアクテイブイ
オンエツチング装置の構成図、第２図〜第４図
は、工程順の断面図である。 １……ウエハ、３……パターン、４……多結晶
シリコン膜。
Claims (1)
- １ 処理圧力0.2〜0.4Torr、高周波電力160Wで
炭素を含まないフツ素系ガスを用いて等方性エツ
チングを行いテーパ状の側面を形成した後に、処
理圧力0.2Torr、高周波電力200Wでハロゲンガ
スを用いて異方性エツチングを行い、半導体基板
上の多結晶シリコン膜にテーパ状の面取りをもつ
垂直エツチング側面のパターンを形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24619385A JPS62106629A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24619385A JPS62106629A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62106629A JPS62106629A (ja) | 1987-05-18 |
| JPH051978B2 true JPH051978B2 (ja) | 1993-01-11 |
Family
ID=17144896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24619385A Granted JPS62106629A (ja) | 1985-11-05 | 1985-11-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62106629A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0410635A1 (en) * | 1989-07-28 | 1991-01-30 | AT&T Corp. | Window taper-etching method in the manufacture of integrated circuit semiconductor devices |
| JP2650178B2 (ja) * | 1992-12-05 | 1997-09-03 | ヤマハ株式会社 | ドライエッチング方法及び装置 |
-
1985
- 1985-11-05 JP JP24619385A patent/JPS62106629A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62106629A (ja) | 1987-05-18 |
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