JP2574045B2 - プラズマ散乱現象を利用した蝕刻方法 - Google Patents
プラズマ散乱現象を利用した蝕刻方法Info
- Publication number
- JP2574045B2 JP2574045B2 JP1332526A JP33252689A JP2574045B2 JP 2574045 B2 JP2574045 B2 JP 2574045B2 JP 1332526 A JP1332526 A JP 1332526A JP 33252689 A JP33252689 A JP 33252689A JP 2574045 B2 JP2574045 B2 JP 2574045B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- plasma
- anisotropic etching
- chamber
- scattering phenomenon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005530 etching Methods 0.000 title claims description 57
- 238000000034 method Methods 0.000 title claims description 49
- 239000010408 film Substances 0.000 claims description 29
- 239000010409 thin film Substances 0.000 claims description 13
- 238000001020 plasma etching Methods 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 14
- 239000000758 substrate Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 本発明は高集積半導体記憶素子の製造工程に関するも
ので、特に、夫々のパターンが形成された多層構造物上
部で蝕刻工程を施した場合、段差部位に残される薄膜の
残留物をプラズマ乱（Scattering）現象を利用して除去
する方法に関するものである。
ので、特に、夫々のパターンが形成された多層構造物上
部で蝕刻工程を施した場合、段差部位に残される薄膜の
残留物をプラズマ乱（Scattering）現象を利用して除去
する方法に関するものである。
IM級以上の半導体記憶素子の製造工程で夫々のパター
ンが形成された多層構造物上部で蝕刻工程を施すと一般
的に段差（Topology）が形成されていてその段差部位に
残留物が残ることになる。上記の残留物は半導体記憶素
子の特性に影響を及ぼす不純物であって、蝕刻されるべ
きであるが上記の残留物を除去する従来の技術は次のと
おりである。
ンが形成された多層構造物上部で蝕刻工程を施すと一般
的に段差（Topology）が形成されていてその段差部位に
残留物が残ることになる。上記の残留物は半導体記憶素
子の特性に影響を及ぼす不純物であって、蝕刻されるべ
きであるが上記の残留物を除去する従来の技術は次のと
おりである。
第１、上記の残留物を除去するために単に蝕刻工程時
間をもいっそう延ばして進行する方法がある。しかし、
この方法は蝕刻工程そのものの選択度が低い場合にのぞ
まない他の薄膜まで蝕刻される問題と、蝕刻されないよ
うにするためには他の薄膜に対する蝕刻速度の選択度が
甚だ高くなければならないという問題点をもっている。
間をもいっそう延ばして進行する方法がある。しかし、
この方法は蝕刻工程そのものの選択度が低い場合にのぞ
まない他の薄膜まで蝕刻される問題と、蝕刻されないよ
うにするためには他の薄膜に対する蝕刻速度の選択度が
甚だ高くなければならないという問題点をもっている。
第２、上記の残留物を除去するための更にまた他の試
図は追加にマスクパターン工程と蝕刻工程を再度施すこ
とである。すなわち、除去をのぞむ残留物および他の物
質の上部に全体的感光膜を塗布して残留物がある部分の
感光膜を除去した後、残留物を蝕刻工程を介して除去す
る。しかし、上記の工程は感光膜の形成および蝕刻工程
等の追加工程が要されるため工程が複雑化されマスクパ
ターン形成工程磁に細密な注意が要される問題点が発生
する。
図は追加にマスクパターン工程と蝕刻工程を再度施すこ
とである。すなわち、除去をのぞむ残留物および他の物
質の上部に全体的感光膜を塗布して残留物がある部分の
感光膜を除去した後、残留物を蝕刻工程を介して除去す
る。しかし、上記の工程は感光膜の形成および蝕刻工程
等の追加工程が要されるため工程が複雑化されマスクパ
ターン形成工程磁に細密な注意が要される問題点が発生
する。
したがって、本発明は上記問題点を解決するためにプ
ラズマ散乱現象を利用した蝕刻方法を提供することを目
的とする。
ラズマ散乱現象を利用した蝕刻方法を提供することを目
的とする。
本発明にもとづくプラズマ即刻方法は、段差部を持つ
多層薄膜構造体上に形成された蝕刻対象膜を非等方蝕刻
して蝕刻対象膜の下部の他の薄膜を露出させる第１の非
等方蝕刻工程と、第１の非等方蝕刻工程の後に段差部に
残留する蝕刻対象膜の残留物を、第１の非等方蝕刻工程
によって露出された蝕刻対象膜の下部の他の薄膜の表面
で、プラズマ散乱現象を発生させて除去する第２の非等
方蝕刻工程とを備えたことを特徴とする。
多層薄膜構造体上に形成された蝕刻対象膜を非等方蝕刻
して蝕刻対象膜の下部の他の薄膜を露出させる第１の非
等方蝕刻工程と、第１の非等方蝕刻工程の後に段差部に
残留する蝕刻対象膜の残留物を、第１の非等方蝕刻工程
によって露出された蝕刻対象膜の下部の他の薄膜の表面
で、プラズマ散乱現象を発生させて除去する第２の非等
方蝕刻工程とを備えたことを特徴とする。
好ましくは、第１の非等方蝕刻工程と第２の非等方蝕
刻工程とを、同一のプラズマ蝕刻装置を用いて行う。
刻工程とを、同一のプラズマ蝕刻装置を用いて行う。
好ましくは、第２の非等方蝕刻工程におけるプラズマ
蝕刻装置のチェンバ内の圧力は、第１の非等方蝕刻工程
におけるプラズマ蝕刻装置のチェンバ内の圧力よりも高
い。
蝕刻装置のチェンバ内の圧力は、第１の非等方蝕刻工程
におけるプラズマ蝕刻装置のチェンバ内の圧力よりも高
い。
好ましくは、第１の非等方蝕刻工程におけるプラズマ
蝕刻装置のチェンバ内の圧力を280mTOrrとし、一方第２
の非等方蝕刻工程におけるプラズマ蝕刻装置のチェンバ
内の圧力300mTorrとする。
蝕刻装置のチェンバ内の圧力を280mTOrrとし、一方第２
の非等方蝕刻工程におけるプラズマ蝕刻装置のチェンバ
内の圧力300mTorrとする。
好ましくは、第１の非等方蝕刻工程において、チェン
バ内のRF電力を250W、雰囲気ガス間の混合比をCCl4100:
He150（SCCM）とする。
バ内のRF電力を250W、雰囲気ガス間の混合比をCCl4100:
He150（SCCM）とする。
さらに、好ましくは第２の非等方蝕刻工程において、
チェンバ内のRF電力を250W、雰囲気ガス間の混合比をCC
l4100:He150:SF66（SCCM）とする。
チェンバ内のRF電力を250W、雰囲気ガス間の混合比をCC
l4100:He150:SF66（SCCM）とする。
以下、本発明にもとづくプラズマ散乱現象を利用した
蝕刻方法を図面を参照しながら詳細に説明する。
蝕刻方法を図面を参照しながら詳細に説明する。
第１図は、従来の工程による残留物が残っている状態
の断面図である。シリコン基板（８）上部の左側の一定
部分にフィールド酸化膜（２）第１ポリシリコン（４）
及び絶縁膜用酸化膜を順次的に形成した後、これに離隔
された右側シリコン基板（８）上部には閾酸化膜
（３）、第２ポリシリコン（６）および感光膜（７）を
順次的に形成した後、感光膜（７）の上部にマスクパタ
ーン工程をなして非等方性蝕刻で多結晶シリコン（６）
を除去する状態である。
の断面図である。シリコン基板（８）上部の左側の一定
部分にフィールド酸化膜（２）第１ポリシリコン（４）
及び絶縁膜用酸化膜を順次的に形成した後、これに離隔
された右側シリコン基板（８）上部には閾酸化膜
（３）、第２ポリシリコン（６）および感光膜（７）を
順次的に形成した後、感光膜（７）の上部にマスクパタ
ーン工程をなして非等方性蝕刻で多結晶シリコン（６）
を除去する状態である。
しかし、従来の工程によると、図面に示された如く、
左側第１ポリシリコン（４）側面部位に残留物（９）が
完全に除去されてなく少量が残っているのがみられる。
左側第１ポリシリコン（４）側面部位に残留物（９）が
完全に除去されてなく少量が残っているのがみられる。
第２図は、本発明による工程で左側第１ポリシリコン
（４）の側面部位に残留物が除去された部分（１）を示
す断面図である。すなわち、第１図の如くシリコン基板
（８）の左側上段にフィールド酸化膜（２）、第１ポリ
シリコン（４）および絶縁膜用酸化膜（５）を順次的に
夫々形成する。
（４）の側面部位に残留物が除去された部分（１）を示
す断面図である。すなわち、第１図の如くシリコン基板
（８）の左側上段にフィールド酸化膜（２）、第１ポリ
シリコン（４）および絶縁膜用酸化膜（５）を順次的に
夫々形成する。
そして、右側シリコン基板（８）上部に閾酸化膜
（３）を形成して全体的に蝕刻対象膜である第２ポリシ
リコン（６）を形成した後、上記の第２ポリシリコン
（６）の上部に感光膜（７）を塗布する。その後、マス
クパターン工程で一部分だけ残して除去した後、本発明
による蝕刻工程で感光膜（７）が露出された部分の上記
の第２ポリシリコン（６）を蝕刻なして第１ポリシリコ
ン（４）の側面の部位にも残留物が完全に蝕刻された状
態を示したものである。
（３）を形成して全体的に蝕刻対象膜である第２ポリシ
リコン（６）を形成した後、上記の第２ポリシリコン
（６）の上部に感光膜（７）を塗布する。その後、マス
クパターン工程で一部分だけ残して除去した後、本発明
による蝕刻工程で感光膜（７）が露出された部分の上記
の第２ポリシリコン（６）を蝕刻なして第１ポリシリコ
ン（４）の側面の部位にも残留物が完全に蝕刻された状
態を示したものである。
本発明による蝕刻工程を詳細に示すことにする。上記
の第２ポリシリコン（６）の蝕刻工程は平面プラズマ蝕
刻装置を利用するもので、チャンバ内の圧力280（m Tor
r）、チャンバ内のRF（Radio Frequency）電力250（Wat
t）、陰極と陽極との距離は1.5（Cm）（全電極間距離0.
3〜2.5Cm）および雰囲気ガスはCCL4100;He150（Standar
d CC/Min）の条件で閾酸化膜（３）が露出されるまで非
等方性蝕刻で蝕刻工程を実施した。
の第２ポリシリコン（６）の蝕刻工程は平面プラズマ蝕
刻装置を利用するもので、チャンバ内の圧力280（m Tor
r）、チャンバ内のRF（Radio Frequency）電力250（Wat
t）、陰極と陽極との距離は1.5（Cm）（全電極間距離0.
3〜2.5Cm）および雰囲気ガスはCCL4100;He150（Standar
d CC/Min）の条件で閾酸化膜（３）が露出されるまで非
等方性蝕刻で蝕刻工程を実施した。
上記の下部の他の薄膜である閾酸化膜（３）の表面で
は散乱現象が発生できるようにガスの選択とガスの混合
比率はCCL4100;He150;SF66（SCCM）および圧力は300mto
rrに変化させ、電力および電極間の距離は前と同一な条
件でプラズマを発生する場合プラズマ散乱現象が閾酸化
膜（３）表面で発生し、段差に残っている残留物（９）
を蝕刻することになる。これと共に、蝕刻をのぞむ第２
ポリシリコン（６）薄膜の下部部分6Aも若干蝕刻され
る。
は散乱現象が発生できるようにガスの選択とガスの混合
比率はCCL4100;He150;SF66（SCCM）および圧力は300mto
rrに変化させ、電力および電極間の距離は前と同一な条
件でプラズマを発生する場合プラズマ散乱現象が閾酸化
膜（３）表面で発生し、段差に残っている残留物（９）
を蝕刻することになる。これと共に、蝕刻をのぞむ第２
ポリシリコン（６）薄膜の下部部分6Aも若干蝕刻され
る。
結果的に、本発明はのぞむ薄膜すなわち第２ポリシリ
コン（６）の蝕刻を了えた後、プラズマ蝕刻装置の条件
を僅少に変化させ蝕刻工程を更に進行させてプラズマ散
乱現象で残留物（第１図の９）を除去する方法である。
コン（６）の蝕刻を了えた後、プラズマ蝕刻装置の条件
を僅少に変化させ蝕刻工程を更に進行させてプラズマ散
乱現象で残留物（第１図の９）を除去する方法である。
上記のプラズマ散乱現象を利用して残留物を除去する
ことで過度な蝕刻が不要となり、プラズマの散乱現象を
人工的に誘導なして残留物を除去するので、従来の技術
の問題点を解決でき得る。
ことで過度な蝕刻が不要となり、プラズマの散乱現象を
人工的に誘導なして残留物を除去するので、従来の技術
の問題点を解決でき得る。
上記の如く、本発明は蝕刻工程そのものの特徴を変化
させて工程を進行するために、従来の技術方法に比較し
た時工程の単純化および生産性向上に寄与することにな
って経済性を高める効果がある。
させて工程を進行するために、従来の技術方法に比較し
た時工程の単純化および生産性向上に寄与することにな
って経済性を高める効果がある。
第１図は、従来の工程による残留物が残っている状態の
断面図。 第２図は本発明の工程による残留物が除去された状態の
断面図。 ※図面の主要部分に対する符号の説明※ 1:残留物が除去された部分、2:フィールド酸化膜 3:閾酸化膜、4:ポリシリコン 5:酸化膜、6:第２ポリシリコン 7:感光膜、8:基板 9:残留物
断面図。 第２図は本発明の工程による残留物が除去された状態の
断面図。 ※図面の主要部分に対する符号の説明※ 1:残留物が除去された部分、2:フィールド酸化膜 3:閾酸化膜、4:ポリシリコン 5:酸化膜、6:第２ポリシリコン 7:感光膜、8:基板 9:残留物
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 海成 大韓民国ソウル特別市江東区高徳洞市営 アパート、23棟311号 (72)発明者 シー・チュン・キム 大韓民国ソウル特別市江南区押▲おう▼ 亭洞現代アパート、87‐1203 (56)参考文献 特開 昭62−97332（ＪＰ，Ａ) 特開 昭63−65628（ＪＰ，Ａ)
Claims (6)
- 【請求項１】段差部を持つ多層薄膜構造体上に形成され
た蝕刻対象膜を非等方蝕刻して前記蝕刻対象膜の下部の
他の薄膜を露出させる第１の非等方蝕刻工程と； 前記第１の非等方蝕刻工程の後に前記段差部に残留する
前記蝕刻対象膜の残留物を、前記第１の非等方蝕刻工程
によって露出された前記蝕刻対象膜の下部の他の薄膜の
表面で、プラズマ散乱現象を発生させて除去する第２の
非等方蝕刻工程と を備えたことを特徴とするプラズマ散乱現象を利用した
蝕刻方法。 - 【請求項２】前記第１の非等方蝕刻工程と前記第２の非
等方蝕刻工程とを、同一のプラズマ蝕刻装置を用いて行
うことを特徴とする請求項１に記載のプラズマ散乱現象
を利用した蝕刻方法。 - 【請求項３】前記第２の非等方蝕刻工程における前記プ
ラズマ蝕刻装置のチェンバ内の圧力は、前記第１の非等
方蝕刻工程における前記プラズマ蝕刻装置のチェンバ内
の圧力よりも高いことを特徴とする請求項２に記載のプ
ラズマ散乱現象を利用した蝕刻方法。 - 【請求項４】前記第１の非等方蝕刻工程における前記プ
ラズマ蝕刻装置のチェンバ内の圧力を280mTorrとし、一
方前記第２の非等方蝕刻工程における前記プラズマ蝕刻
装置のチェンバ内の圧力300mTorrとすることを特徴とす
る請求項３に記載のプラズマ散乱現象を利用した蝕刻方
法。 - 【請求項５】前記第１の非等方蝕刻工程において、チェ
ンバ内のRF電力を250W、雰囲気ガス間の混合比をCCl410
0:He150（SCCM）とすることを特徴とする請求項４に記
載のプラズマ散乱現象を利用した蝕刻方法。 - 【請求項６】前記第２の非等方蝕刻工程において、チェ
ンバ内のRF電力を250W、雰囲気ガス間の混合比をCCl410
0:He150:SF66（SCCM）とすることを特徴とする請求項４
または５に記載のプラズマ散乱現象を利用した蝕刻方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-17007 | 1988-12-20 | ||
| KR1019880017007A KR910008983B1 (ko) | 1988-12-20 | 1988-12-20 | 비등방성 식각을 이용한 잔유물 제거방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219227A JPH02219227A (ja) | 1990-08-31 |
| JP2574045B2 true JP2574045B2 (ja) | 1997-01-22 |
Family
ID=19280372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332526A Expired - Lifetime JP2574045B2 (ja) | 1988-12-20 | 1989-12-20 | プラズマ散乱現象を利用した蝕刻方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5017265A (ja) |
| JP (1) | JP2574045B2 (ja) |
| KR (1) | KR910008983B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995093B2 (en) | 2002-09-27 | 2006-02-07 | Yamaha Corporation | Polysilicon etching method |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125924A (ja) * | 1990-09-17 | 1992-04-27 | Mitsubishi Electric Corp | プラズマエッチング方法 |
| JP3181741B2 (ja) * | 1993-01-11 | 2001-07-03 | 富士通株式会社 | 半導体装置の製造方法 |
| US5639681A (en) * | 1995-01-17 | 1997-06-17 | Intel Corporation | Process for eliminating effect of polysilicon stringers in semiconductor devices |
| US5736418A (en) * | 1996-06-07 | 1998-04-07 | Lsi Logic Corporation | Method for fabricating a field effect transistor using microtrenches to control hot electron effects |
| US6613681B1 (en) * | 1998-08-28 | 2003-09-02 | Micron Technology, Inc. | Method of removing etch residues |
| US6749485B1 (en) | 2000-05-27 | 2004-06-15 | Rodel Holdings, Inc. | Hydrolytically stable grooved polishing pads for chemical mechanical planarization |
| US6736709B1 (en) | 2000-05-27 | 2004-05-18 | Rodel Holdings, Inc. | Grooved polishing pads for chemical mechanical planarization |
| CN1674250A (zh) * | 2004-03-25 | 2005-09-28 | 三洋电机株式会社 | 半导体装置的制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4341594A (en) * | 1981-02-27 | 1982-07-27 | General Electric Company | Method of restoring semiconductor device performance |
| US4502915B1 (en) * | 1984-01-23 | 1998-11-03 | Texas Instruments Inc | Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue |
| US4528066A (en) * | 1984-07-06 | 1985-07-09 | Ibm Corporation | Selective anisotropic reactive ion etching process for polysilicide composite structures |
| IT1200785B (it) * | 1985-10-14 | 1989-01-27 | Sgs Microelettronica Spa | Migliorato procedimento di attaco in plasma (rie) per realizzare contatti metallo-semiconduttore di tipo ohmico |
| JPS6297332A (ja) * | 1986-10-24 | 1987-05-06 | Matsushita Electric Ind Co Ltd | Ｍｏｓトランジスタの製造方法 |
| US4808259A (en) * | 1988-01-25 | 1989-02-28 | Intel Corporation | Plasma etching process for MOS circuit pregate etching utiliizing a multi-step power reduction recipe |
| US4818334A (en) * | 1988-03-15 | 1989-04-04 | General Electric Company | Method of etching a layer including polysilicon |
-
1988
- 1988-12-20 KR KR1019880017007A patent/KR910008983B1/ko not_active IP Right Cessation
-
1989
- 1989-12-20 JP JP1332526A patent/JP2574045B2/ja not_active Expired - Lifetime
- 1989-12-20 US US07/453,593 patent/US5017265A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995093B2 (en) | 2002-09-27 | 2006-02-07 | Yamaha Corporation | Polysilicon etching method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02219227A (ja) | 1990-08-31 |
| US5017265A (en) | 1991-05-21 |
| KR900010937A (ko) | 1990-07-11 |
| KR910008983B1 (ko) | 1991-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4473435A (en) | Plasma etchant mixture | |
| US4547260A (en) | Process for fabricating a wiring layer of aluminum or aluminum alloy on semiconductor devices | |
| JP3027951B2 (ja) | 半導体装置の製造方法 | |
| JPS59134833A (ja) | アルミニウムおよびアルミニウム合金をプラズマエツチングするための材料および方法 | |
| US5994234A (en) | Method for dry-etching a polycide film | |
| JP2574045B2 (ja) | プラズマ散乱現象を利用した蝕刻方法 | |
| JP3248072B2 (ja) | 酸化膜エッチング方法 | |
| JP3088178B2 (ja) | ポリシリコン膜のエッチング方法 | |
| JPH0969511A (ja) | 半導体装置の製造方法 | |
| JP2924948B2 (ja) | 半導体装置のポリサイドゲート形成方法 | |
| JP3044728B2 (ja) | 埋め込みプラグの製造方法 | |
| JPH0313744B2 (ja) | ||
| JPH11330045A (ja) | 酸化膜及びシリコン層の積層膜のエッチング方法 | |
| JP3305270B2 (ja) | 半導体装置の製造方法 | |
| JPS59167021A (ja) | 半導体装置の製造方法 | |
| JPS58132933A (ja) | 選択ドライエツチング方法 | |
| KR0139072B1 (ko) | 접촉구멍에 플러그를 형성하는 공정을 갖는 반도체 장치 제조방법 | |
| JPH09260485A (ja) | 半導体装置の製造方法 | |
| KR100196226B1 (ko) | 반도체장치의 접촉 홀 형성방법 | |
| JPH0590420A (ja) | 接続孔の形成方法 | |
| JPH07135198A (ja) | エッチング方法 | |
| KR100209279B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JPH02134818A (ja) | 配線構造体の形成法 | |
| KR100771373B1 (ko) | 반도체 소자의 플라즈마 식각 방법 | |
| CN115799048A (zh) | 图形化刻蚀工艺中降低光刻胶损耗的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071024 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101024 Year of fee payment: 14 |