JPS6120907B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、ベクトル・レジスタをインタリーブ
方式を採用して多バンク構成とすると共に、各種
の処理パイプラインの段数を等しくするようにし
たベクトル・データ処理装置に関するものであ
る。 第１図はベクトル・データ処理装置の概要を示
すものであつて、MSは主メモリ、VRはベクト
ル・レジスタ、EUは演算器をそれぞれ示してい
る。ベクトル・データ処理装置においては、主メ
モリMSとベクトル・レジスタVRの間でデータの
ストアおよびロードが行われ、演算器EUはベク
トル・レジスタVR内のエレメント・データ列の
演算を行う。ベクトル・レジスタVRは複数個設
けられているものであり、各ベクトル・レジスタ
は複数のエレメント・データ列、例えば＃０エレ
メント・データないし＃127エレメント・データ
を格納する。従来技術においては、例えば論理的
に８個のベクトル・レジスタが存在する場合に
は、８個のバンクが設けられ、各バンクに１個の
ベクトル・レジスタが割当てられている。このよ
うな従来方式においては、或るアクセス要求元Ａ
が＃ｉベクトル・レジスタをアクセスしていると
仮定すると、アクセス要求元Ａが＃ｉのベクト
ル・レジスタの＃０のエレメント・データないし
＃127エレメント・データをアクセス終るまで他
のアクセス要求元が＃ｉのベクトル・レジスタを
アクセスすることが出来ず、この点が高速化の妨
げになつている。また、ベクトル・データ処理装
置に例えば加算器と乗算器を設け、加算器の加算
結果を乗算器の入力データとすることが行われて
いるが、従来方式では加算が全て終了してから乗
算を実行しており、効率的ではなかつた。 本発明は、上記の考察に基づくものであつて、
ベクトル・レジスタのアクセスを効率的に行いえ
ること、及び種類の異なる演算を含む処理を効率
的に実行できること及び演算の制御を簡単に行な
えること等の特徴を有するベクトル・データ処理
装置を提供することを目的としている。そしてそ
のため、本発明のベクトル・データ処理装置は、
複数のエレメントから成るベクトル・レジスタを
複数のバンク単位で構成し、複数のアクセスを発
生するアクセス元がそれぞれ各バンクのエレメン
トを順次にアクセスして演算を行うベクトル・デ
ータ処理装置において、ベクトル・レジスタのｉ
番目のエレメントとｉ＋１番目のエレメントを異
なるバンク単位に割付けると共に各ベクトル・レ
ジスタの同一番号のエレメントを同一のバンク単
位に割付ける構成とし、且つ複数の演算器の段数
を等しくしたことを特徴とするものである。以
下、本発明を図面を参照しつつ説明する。 第２図はベクトル・レジスタのデータ系回路の
１実施例のブロツク図、第３図はベクトル・レジ
スタのアドレス系回路の１実施例のブロツク図、
第４図は処理シーケンスを説明する図である。 図において、１ないし３は書込レジスタ、４と
５は読出レジスタ、６はバツフア・レジスタ、７
は読出レジスタ、８と９も読出レジスタ、１０は
バツフア・レジスタ、１１は第１の演算器、１２
は第２の演算器、１３はストア・パイプライン、
１４はロード・パイプライン、Ｂ０ないしＢ７は
バンク、VR０ないしVRnはベクトル・レジス
タ、１５ないし２２はアドレス・レジスタ、２３
ないし３０はアクセス要求選択回路、３１ないし
３８はバンク内アドレス・レジスタをそれぞれ示
している。 書込レジスタ１は、バンクＢ０ないしＢ７に接
続されている。図面には完全に示されていない
が、書込レジスタ２と３のそれぞれも同様であ
る。ベクトル・レジスタはバンクＢ０ないしＢ７
で構成されている。ベクトル・レジスタVR０な
いしVRnのそれぞれの＃０エレメントはバンクＢ
０、＃１エレメントはバンクＢ１、＃２エレメン
トはバンクＢ２、＃３エレメントはＢ３、＃４エ
レメントはバンクＢ４、＃５エレメントはバンク
Ｂ５、＃６エレメントはバンクＢ６、＃７エレメ
ントはバンクＢ７、＃８エレメントはバンクＢ０
に格納されている。以下、同様にしてエレメント
は図示のようにバンクに割当てられている。バン
クＢ０ないしＢ７のそれぞれからの読出データ
は、読出レジスタ４に入力することが出来る。図
面に示されていないが、これらのバンクからの読
出データは、同様にして読出レジスタ５，７，
８，９に入力することが出来る。バツフア・レジ
スタ６と１０は、エレメント間の同期をとるもの
であつて、１クロツク分の遅延を与えるものであ
る。第１の演算器１１は例えば加算パイプライン
であり、第２の演算器には例えば乗算パイプライ
ンである。ベクトル・レジスタVR０のベクト
ル・データとベクトル・レジスタVR１のベクト
ル・データとを加算し、加算結果をベクトル・レ
ジスタVRnに書込む命令を実行する場合には、先
ずベクトル・レジスタVR０から＃０、＃１…
＃ｍエレメントが順次に読出され、レジスタ４に
供給される。続いて１クロツクおくれてベクト
ル・レジスタVR１から＃０、＃１…＃ｍエレメ
ントが読出され、レジスタ５に供給される。読出
されたベクトル・データはバツフア・レジスタ６
で同期が取られ、ベクトル・レジスタVR０の
＃ｉエレメントとベクトル・レジスタVR１の
＃ｉエレメントが同時に第１の演算器１１に入力
される。第１の演算器１１は入力されたエレメン
トを演算処理して出力する。第１の演算器１１か
ら出力される演算結果は、ベクトル・レジスタ
VRnの＃０、＃１…＃ｍエレメント格納域に書込
まれる。第２の演算器１２も同様な処理を行う。
ロード・パイプライン１４は主メモリから送られ
て来るベクトル・データをベクトル・レジスタに
書込むための処理を行うものであり、ストア・パ
イプライン１３はベクトル・レジスタからベクト
ル・データを読出して主メモリに書込むための処
理を行うものである。 第３図は、ベクトル・レジスタのアドレス系回
路の１実施例のブロツク図である。図において、
EW１は演算器１１の出力を書込むためのアクセ
ス元、ER２は演算器１１の第１演算ベクトル・
データを読出すためのアクセス元、ER３は演算
器１１の第２の演算ベクトル・データを読出すた
めのアクセス元である。FW１，FR２およびFR
３は演算器１２に対するものであつて、FW１は
EW１、FR２はER２、FR３はER３に相当して
いる。Ｌは主メモリからのデータをベクトル・レ
ジスタに書込むためのアクセス元であり、Ｓは主
メモリへ送るべきデータをベクトル・レジスタか
ら読出すためのアクセス元である。アドレス・レ
ジスタ１５ないし２２のそれぞれは、例えば13ビ
ツト構成のものであり、下位３ビツトはバンクを
指定し、残りビツトはバンク内アドレスを示して
いる。アクセス要求選択回路２３ないし３０のそ
れぞれは、所定のアルゴリズムに従つてアクセス
要求を選択するものである。図には完全に示され
ていないが、アドレス・レジスタ１５ないし２２
のそれぞれは、アクセス要求選択回路２３ないし
３０に接続されている。 いま、アクセス元ER２がベクトル・レジスタ
VR０のベクトル・データを読出すべくアクセス
要求を発したと仮定する。バンクＢ０のベクト
ル・レジスタVR０の＃０エレメントが読出され
ると、アドレス・レジスタ１６は＋１される。次
のタイム・スロツトではバンクＢ１のベクトル・
レジスタVR０の＃１エレメントが読出される。
このようにして、ベクトル・レジスタVR０のエ
レメントが順次に読出される。 第４図は処理のシーケンスを説明する図であ
る。ベクトル命令の形式は例えば

【表】 とうものである。０Ｐは命令コード部、Ｒ１は第
１オペランド部、Ｒ２は第２オペランド部、Ｒ３
は第３オペランド部を示している。ベクトル命令
は、第２オペランド部で指定されたベクトル・レ
ジスタの内容と第３オペランド部で指定されたベ
クトル・レジスタの内容とを０Ｐコードで指定さ
れるように演算し、その演算結果を第１オペラン
ド部で指定されたベクトル・レジスタに書込むこ
とを指示するものである。いま、０Ｐコードが加
算を、第１オペランド部がベクトル・レジスタ
VRnを、第２オペランド部がベクトル・レジスタ
VR０を、第３オペランド部がベクトル・レジス
タVR１を指定し、更にベクトル・レジスタVR０
のアクセスが＃１タイムスロツトで開始されたと
仮定する。そうすると、ベクトル・レジスタVR
０の＃０エレメントは、＃２タイムスロツトでは
レジスタ４にセツトされ、＃３タイムスロツトで
はレジスタ６にセツトされる。ベクトル・レジス
タVR１の＃０エレメントは＃３タイムスロツト
でレジスタ５にセツトされる。＃４タイムスロツ
トでは、ベクトル・レジスタVR０の＃０エレメ
ントとベクトル・レジスタVR１の＃０エレメン
トとが第１の演算器１１に入力される。第１の演
算器１１がステージｄ、ｅ、ｆを有するとする
と、ステージｄは入力ステージに対応する。＃５
タイムスロツトではステージｅの演算処理が行わ
れ、＃６タイムスロツトではステージｆの演算処
理が行われ、＃７タイムスロツトでは＃０エレメ
ントの加算結果がレジスタ１にセツトされ、＃８
タイムスロツトでこの加算結果がベクトル・レジ
スタVRnの＃０エレメント格納域に書込まれる。 本発明においては、第１の演算器１１の段数と
第２の演算器１２の段数とを等しくしている。こ
のようにすることにより複数の演算器の制御が一
様に扱え、極めて簡単になる。例えば加算の結果
を用いて乗算を行うような場合、第１の演算器１
１から出力される＃０エレメントの加算結果がベ
クトル・レジスタに書込まれた後、直ちに第２の
演算器１２を動作させることが出来る。第４図で
具体的に説明すると、＃０エレメントの加算結果
は＃８タイムスロツトでベクトル・レジスタVRn
の＃０エレメント格納域に書込まれるが、この
＃８タイムスロツトの次に来る＃４タイムスロツ
トでベクトル・レジスタVRnの＃０エレメントを
読出し、そして次のタイミングで第２の演算器１
２へ送ることが出来る。もう一方の入力ベクト
ル・データ例えばVR２の＃０エレメントは＃５
タイムスロツトでベクトル・レジスタから読出さ
れ、そして次のタイミングで、第２の演算器１２
に送られる。このように、演算器を起動するに当
り、所定の簡単な制御により実現できる。複数の
演算器があつて各々が異なる段数で構成される場
合は、次の演算器の起動の為に演算に際して、必
要な演算器が使用されていないこと及び必要なベ
クトル・レジスタへのオペランド・アクセスが他
のアクセスとぶつかりなく行えること等の条件判
定が必要なため、前の命令動作として行われてい
る演算器が不使用になるタイミングや他の動作に
よるレジスタ・アクセスのタイミングをチエツク
する必要が生じ、極めて複雑な制御となる。 以上の説明から明らかなように、本発明によれ
ば、簡単な制御の下にベクトル・レジスタのアク
セスを効率的に行い得ると共に種類の異なる演算
を含む処理を効率的に実行することが出来る。

【図面の簡単な説明】

第１図はベクトル・データ処理装置の概要を示
す図、第２図はベクトル・レジスタのデータ系回
路の１実施例のブロツク図、第３図はベクトル・
レジスタのアドレス系回路の１実施例のブロツク
図、第４図は処理シーケンスを説明する図であ
る。 １ないし３…書込レジスタ、４と５…読出レジ
スタ、６…バツフア・レジスタ、７…読出レジス
タ、８と９…読出レジスタ、１０…バツフア・レ
ジスタ、１１…第１の演算器、１２…第２の演算
器、１３…ストア・パイプライン、１４…ロード
パイプライン、Ｂ０ないしＢ７…バンク、VR０
ないしVRn…ベクトル・レジスタ、１５ないし２
２…アドレス・レジスタ、２３ないし３０…アク
セス要求選択回路、３１ないし３８…バンク内ア
ドレス・レジスタ。

Claims (1)

【特許請求の範囲】
1. １ 複数のエレメントから成るベクトル・レジス
   タを複数のバンク単位で構成し、複数のアクセス
   を発生するアクセス元がそれぞれ各バンクのエレ
   メントを順次にアクセスして演算を行うベクト
   ル・データ処理装置において、ベクトル・レジス
   タのｉ番目のエレメントとｉ＋１番目のエレメン
   トを異なるバンク単位に割付けると共に各ベクト
   ル・レジスタの同一番号のエレメントを同一のバ
   ンク単位に割付ける構成とし、且つ複数の演算器
   の段数を等しくしたことを特徴とするベクトル・
   データ処理装置。