JPH0452488B2 - - Google Patents
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- JPH0452488B2 JPH0452488B2 JP57228842A JP22884282A JPH0452488B2 JP H0452488 B2 JPH0452488 B2 JP H0452488B2 JP 57228842 A JP57228842 A JP 57228842A JP 22884282 A JP22884282 A JP 22884282A JP H0452488 B2 JPH0452488 B2 JP H0452488B2
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- instruction
- register
- store
- cycle
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算パイプライン方式のデータ処理装
置に好適なストア処理方法に関する。
置に好適なストア処理方法に関する。
第１図はデータ処理装置の概略構成であり、１
は命令を解読する命令ユニツト、２は命令および
データを格納する記憶ユニツト、３は命令で指定
された演算を実行する演算ユニツトを示す。演算
パイプラインは、処理装置の処理能力を向上させ
るため、演算ユニツト３で、演算実行に必要とす
る時間を複数サイクル数に分割し、複数の異つた
命令処理を各サイクルに割当て、該演算ユニツト
に対しパイプライン制御を施す方式である。
は命令を解読する命令ユニツト、２は命令および
データを格納する記憶ユニツト、３は命令で指定
された演算を実行する演算ユニツトを示す。演算
パイプラインは、処理装置の処理能力を向上させ
るため、演算ユニツト３で、演算実行に必要とす
る時間を複数サイクル数に分割し、複数の異つた
命令処理を各サイクルに割当て、該演算ユニツト
に対しパイプライン制御を施す方式である。
かかる演算パイプライン制御を実施する場合、
従来はストア命令が現われると、先行する命令の
演算が終了してから該ストア命令の処理を開始し
ていた。これは、先行する命令の演算結果を格納
するデイステイネーシヨン・レジスタが、後続の
ストア命令でストアデータのソース・レジスタに
指定されている場合、先行命令の演算が終了する
前にストア処理を開始すると、先行命令の演算結
果がストアデータに反映されないことによる。
従来はストア命令が現われると、先行する命令の
演算が終了してから該ストア命令の処理を開始し
ていた。これは、先行する命令の演算結果を格納
するデイステイネーシヨン・レジスタが、後続の
ストア命令でストアデータのソース・レジスタに
指定されている場合、先行命令の演算が終了する
前にストア処理を開始すると、先行命令の演算結
果がストアデータに反映されないことによる。
従来の演算ユニツトの構成例を第２図に示す。
第２図は浮動小数点演算ユニツトの例で、１１，
１２はセレクタ、１３，１４，１６，１７，１９
などはワークレジスタ、１５はプレシフタ、１８
は並列加算器、２０はポストシフタ、２１は演算
結果レジスタ、２２はレジスタ群、２３はストア
データレジスタ、３０はオペランド・ラツプアラ
ウンド制御回路、３１はメモリ・リクエスト制御
回路である。ここで、演算ユニツトの実行サイク
ルをＥ，Ｆ，Ｎとする。ＥはExecution cycle、
ＦはＦ（next of Ｅ）cycle、ＮはNormalize
cycleの略である。Ｅ，Ｆ，Ｎの後にレジスタ格
納サイクルが続くが、これをＰ（Put Away）サ
イクルと呼ぶ。レジスタ群２２は一般に汎用レジ
スタ群と浮動小数点レジスタ群の２つを有してお
り、浮動小数点演算に際して浮動小数点レジスタ
群を用い、それ以外の演算では汎用レジスタ群を
用いるが、図では１つのレジスタ群として示して
いる。
第２図は浮動小数点演算ユニツトの例で、１１，
１２はセレクタ、１３，１４，１６，１７，１９
などはワークレジスタ、１５はプレシフタ、１８
は並列加算器、２０はポストシフタ、２１は演算
結果レジスタ、２２はレジスタ群、２３はストア
データレジスタ、３０はオペランド・ラツプアラ
ウンド制御回路、３１はメモリ・リクエスト制御
回路である。ここで、演算ユニツトの実行サイク
ルをＥ，Ｆ，Ｎとする。ＥはExecution cycle、
ＦはＦ（next of Ｅ）cycle、ＮはNormalize
cycleの略である。Ｅ，Ｆ，Ｎの後にレジスタ格
納サイクルが続くが、これをＰ（Put Away）サ
イクルと呼ぶ。レジスタ群２２は一般に汎用レジ
スタ群と浮動小数点レジスタ群の２つを有してお
り、浮動小数点演算に際して浮動小数点レジスタ
群を用い、それ以外の演算では汎用レジスタ群を
用いるが、図では１つのレジスタ群として示して
いる。
今、先行する命令が加算命令で、この後にスト
ア命令が続き、先行加算命令の演算結果を格納す
るデイステイネーシヨン・レジスタが該ストア命
令のソース・レジスタと同一である場合を考え
る。この場合の従来の演算パイプラインのタイム
チヤートを第３図に示す。第３図で、ADは加算
命令、STDはストア命令を表わしている。
ア命令が続き、先行加算命令の演算結果を格納す
るデイステイネーシヨン・レジスタが該ストア命
令のソース・レジスタと同一である場合を考え
る。この場合の従来の演算パイプラインのタイム
チヤートを第３図に示す。第３図で、ADは加算
命令、STDはストア命令を表わしている。
第３図を参照するに、オペランドデータがオペ
ランドバス１０１，１０２よりセレクタ１１，１
２を通してレジスタ１３，１４にセツトされる
と、第１サイクルでは、加算動作に先立つて、シ
フタ１５により指数部の小さいオペランドを大き
いオペランドに桁合せすべくプレシフト動作を行
う。第２サイクルでは、桁合せしてレジスタ１
６，１７にセツトされたオペランドデータ（仮数
部）に対して、並列加算器１８により並列加算を
実行する。第３サイクルはポストノーマライズの
ためのサイクルであり、レジスタ１９にセツトさ
れた演算結果に対して、仮数部の先頭に無効な０
がこないようにシフタ２０で仮数部のシフトを行
い、該シフトした分だけ指数部を補正する。この
後、第４サイクルでは、レジスタ２１にセツトさ
れた演算結果を、オペランドバス１０３を介して
レジスタ群２２内の予め定められたレジスタ（デ
イステイネーシヨン・レジスタ）に格納する。
ランドバス１０１，１０２よりセレクタ１１，１
２を通してレジスタ１３，１４にセツトされる
と、第１サイクルでは、加算動作に先立つて、シ
フタ１５により指数部の小さいオペランドを大き
いオペランドに桁合せすべくプレシフト動作を行
う。第２サイクルでは、桁合せしてレジスタ１
６，１７にセツトされたオペランドデータ（仮数
部）に対して、並列加算器１８により並列加算を
実行する。第３サイクルはポストノーマライズの
ためのサイクルであり、レジスタ１９にセツトさ
れた演算結果に対して、仮数部の先頭に無効な０
がこないようにシフタ２０で仮数部のシフトを行
い、該シフトした分だけ指数部を補正する。この
後、第４サイクルでは、レジスタ２１にセツトさ
れた演算結果を、オペランドバス１０３を介して
レジスタ群２２内の予め定められたレジスタ（デ
イステイネーシヨン・レジスタ）に格納する。
一方、次のストア命令の処理は第４サイクルで
開始する。オペランド・ラツプアラウンド制御回
路３０は、相前後する命令のオペランド部を監視
し、先行する命令の演算結果を格納するデイステ
イネーシヨン・レジスタが、次の命令のソース・
レジスタに指定されている場合、演算結果がレジ
スタ２２の該当レジスタに格納されるのを待たず
して信号線１０４を経由し、セレクタ１１，１２
を制御して目的のデータをレジスタ１３あるいは
１４にセツトする回路である。第３図より、先行
する加算命令の加算結果は第３サイクルの終りで
は確定している。そこで、第４サイクルで次のス
トア命令の処理を開始し、オペランド・ラツプア
ラウンド制御回路３０の制御下で、ストアデータ
として先行加算命令の加算結果を信号線１０４、
セレクタ１２経由でレジスタ１４にセツトするの
である。次の第５サイクルで、レジスタ１４のス
トアデータをレジスタ２３に移し、メモリ・リク
エスト制御回路３１がストアリクエストを出すこ
とにより、信号線１０５経由でストアデータを記
憶ユニツトに書き込む。なお、先行命令による演
算結果を格納するデイステイネーシヨン・レジス
タと次のストア命令のストアデータが格納されて
いるソース・レジスタが異なる場合は、同様に、
第４サイクルでストアデータをオペランドバス１
０２、セレクタ１２経由でレジスタ１４にセツト
し、これを第５サイクルで、レジスタ２３、信号
線１０５経由で記憶ユニツトに書き込む。
開始する。オペランド・ラツプアラウンド制御回
路３０は、相前後する命令のオペランド部を監視
し、先行する命令の演算結果を格納するデイステ
イネーシヨン・レジスタが、次の命令のソース・
レジスタに指定されている場合、演算結果がレジ
スタ２２の該当レジスタに格納されるのを待たず
して信号線１０４を経由し、セレクタ１１，１２
を制御して目的のデータをレジスタ１３あるいは
１４にセツトする回路である。第３図より、先行
する加算命令の加算結果は第３サイクルの終りで
は確定している。そこで、第４サイクルで次のス
トア命令の処理を開始し、オペランド・ラツプア
ラウンド制御回路３０の制御下で、ストアデータ
として先行加算命令の加算結果を信号線１０４、
セレクタ１２経由でレジスタ１４にセツトするの
である。次の第５サイクルで、レジスタ１４のス
トアデータをレジスタ２３に移し、メモリ・リク
エスト制御回路３１がストアリクエストを出すこ
とにより、信号線１０５経由でストアデータを記
憶ユニツトに書き込む。なお、先行命令による演
算結果を格納するデイステイネーシヨン・レジス
タと次のストア命令のストアデータが格納されて
いるソース・レジスタが異なる場合は、同様に、
第４サイクルでストアデータをオペランドバス１
０２、セレクタ１２経由でレジスタ１４にセツト
し、これを第５サイクルで、レジスタ２３、信号
線１０５経由で記憶ユニツトに書き込む。
第３図はストア命令が３サイクル前の先行命令
のデイステイネーシヨンをソースレジスタとする
場合を示すが、該先行命令の先行命令（先々行命
令）のデイステイネーシヨンをソースレジスタと
する場合は、先々行命令の演算結果はレジスタ２
１に求まつているので、これを線１０４′を介し
て直接セレクタ１２に転送するようにする。
のデイステイネーシヨンをソースレジスタとする
場合を示すが、該先行命令の先行命令（先々行命
令）のデイステイネーシヨンをソースレジスタと
する場合は、先々行命令の演算結果はレジスタ２
１に求まつているので、これを線１０４′を介し
て直接セレクタ１２に転送するようにする。
以上のように、従来は先行する命令の演算が終
了してからでないと、後続のストア命令の処理は
開始できないという考えに立つており、演算パイ
プラインの高速化を阻害する一つの原因になつて
いた。
了してからでないと、後続のストア命令の処理は
開始できないという考えに立つており、演算パイ
プラインの高速化を阻害する一つの原因になつて
いた。
本発明の目的は、高速にストア命令を処理する
ことにより、演算パイプライン方式のデータ処理
装置のこれまで以上の性能向上を図ることにあ
る。
ことにより、演算パイプライン方式のデータ処理
装置のこれまで以上の性能向上を図ることにあ
る。
本発明の要点は、ストア命令が出されると、該
ストア命令の処理を直ちに開始してストアデータ
を入手すると共に、先々行命令および先行命令の
デイステイネーシヨン・レジスタと該ストア命令
のソース・レジスタの一致性を順次比較してい
き、一致する場合は、ストアデータを先々行命令
あるいは先行命令の演算結果と順次置きかえて記
憶ユニツトに送出するものである。
ストア命令の処理を直ちに開始してストアデータ
を入手すると共に、先々行命令および先行命令の
デイステイネーシヨン・レジスタと該ストア命令
のソース・レジスタの一致性を順次比較してい
き、一致する場合は、ストアデータを先々行命令
あるいは先行命令の演算結果と順次置きかえて記
憶ユニツトに送出するものである。
第４図は本発明による演算ユニツトの一実施例
である。第４図において、２４と２６はセレク
タ、２５はバツフアレジスタ、３２はセレクタ制
御回路であり、それ以外の構成は第２図と同様で
ある。
である。第４図において、２４と２６はセレク
タ、２５はバツフアレジスタ、３２はセレクタ制
御回路であり、それ以外の構成は第２図と同様で
ある。
第４図では、ストア命令が出されると、該スト
ア命令の処理を直ちに開始し、そのとき汎用レジ
スタ群２２の該当レジスタ（ソースレジスタ）が
保持するデータをストアデータとして、オペラン
ドバス１０１、セレクタ１２経由でレジスタ１４
にセツトする。このストアデータは、１サイク
ル・ピツチでセレクタ２４，２６を介して順次レ
ジスタ２５，２３と転送していく。このストアデ
ータの転送の途中において、セレクタ２４では、
先々行命令のデイステイネーシヨン・レジスタと
該ストア命令のソースレジスタが一致する場合、
信号線１０４上の先々行命令の演算結果を選択
し、旧ストアデータにかえてレジスタ２５にセツ
トする。同様に、セレクタ２６では、先行命令の
デイステイネーシヨン・レジスタと該ストア命令
のソースレジスタが一致する場合、信号線１０４
上の先行命令の演算結果を選択し、旧ストアデー
タにかえてレジスタ２３にセツトする。これらの
セレクタ２４，２６を制御するのがセレクタ制御
回路３２である。
ア命令の処理を直ちに開始し、そのとき汎用レジ
スタ群２２の該当レジスタ（ソースレジスタ）が
保持するデータをストアデータとして、オペラン
ドバス１０１、セレクタ１２経由でレジスタ１４
にセツトする。このストアデータは、１サイク
ル・ピツチでセレクタ２４，２６を介して順次レ
ジスタ２５，２３と転送していく。このストアデ
ータの転送の途中において、セレクタ２４では、
先々行命令のデイステイネーシヨン・レジスタと
該ストア命令のソースレジスタが一致する場合、
信号線１０４上の先々行命令の演算結果を選択
し、旧ストアデータにかえてレジスタ２５にセツ
トする。同様に、セレクタ２６では、先行命令の
デイステイネーシヨン・レジスタと該ストア命令
のソースレジスタが一致する場合、信号線１０４
上の先行命令の演算結果を選択し、旧ストアデー
タにかえてレジスタ２３にセツトする。これらの
セレクタ２４，２６を制御するのがセレクタ制御
回路３２である。
第５図にセレクタ制御回路３２の詳細図を示
す。第５図において、４０，４１，４２はレジス
タ、４３，４４は比較回路である。演算パイプラ
インのＥサイクルの初めに、実行すべき命令の第
１オペランドのレジスタアドレスＲ１をレジスタ
４０にセツトし、Ｆサイクル、Ｎサイクルでレジ
スタ４１、レジスタ４２とシフトせしめる。命令
の第１オペランドは、演算命令にあつては演算結
果を格納するデイステイネーシヨン・レジスタを
示し、ストア命令にあつてはストアデータが格納
されているソース・レジスタを示している。比較
回路４３は、Ｆサイクルの初めにストア命令処理
中という条件で、レジスタ４０とレジスタ４２の
内容を比較し、一致すると信号線１０６に“１”
を出力する。比較回路４４は、次のＮサイクルの
初めに同じくストア命令処理中という条件で、レ
ジスタ４１とレジスタ４２の内容を比較し、一致
すると信号線１０７に“１”を出力する。
す。第５図において、４０，４１，４２はレジス
タ、４３，４４は比較回路である。演算パイプラ
インのＥサイクルの初めに、実行すべき命令の第
１オペランドのレジスタアドレスＲ１をレジスタ
４０にセツトし、Ｆサイクル、Ｎサイクルでレジ
スタ４１、レジスタ４２とシフトせしめる。命令
の第１オペランドは、演算命令にあつては演算結
果を格納するデイステイネーシヨン・レジスタを
示し、ストア命令にあつてはストアデータが格納
されているソース・レジスタを示している。比較
回路４３は、Ｆサイクルの初めにストア命令処理
中という条件で、レジスタ４０とレジスタ４２の
内容を比較し、一致すると信号線１０６に“１”
を出力する。比較回路４４は、次のＮサイクルの
初めに同じくストア命令処理中という条件で、レ
ジスタ４１とレジスタ４２の内容を比較し、一致
すると信号線１０７に“１”を出力する。
ここで、信号線１０６が“１”ということは、
ストア命令のソース・レジスタと該ストア命令に
先々行する命令のデイステイネーシヨン・レジス
タとが一致することを意味する。また、信号線１
０７が“１”ということは、ストア命令のソー
ス・レジスタと該ストア命令の直前命令（先行命
令）のデイステイネーシヨン・レジスタとが一致
することを意味している。第４図のセレクタ２４
は、信号線１０６が“１”の時、レジスタ１４の
旧ストアデータの代りに、そのとき信号線１０４
上に出力される先々行命令の演算結果を選択し、
セレクタ２６は、信号線１０７が“１”の時、レ
ジスタ２５の旧ストアデータの代りに信号線１０
４の先行命令の演算結果を選択するものである。
ストア命令のソース・レジスタと該ストア命令に
先々行する命令のデイステイネーシヨン・レジス
タとが一致することを意味する。また、信号線１
０７が“１”ということは、ストア命令のソー
ス・レジスタと該ストア命令の直前命令（先行命
令）のデイステイネーシヨン・レジスタとが一致
することを意味している。第４図のセレクタ２４
は、信号線１０６が“１”の時、レジスタ１４の
旧ストアデータの代りに、そのとき信号線１０４
上に出力される先々行命令の演算結果を選択し、
セレクタ２６は、信号線１０７が“１”の時、レ
ジスタ２５の旧ストアデータの代りに信号線１０
４の先行命令の演算結果を選択するものである。
第６図に本発明を適用した場合の演算パイプラ
インのタイムチヤートを示す。これは第３図に対
応するもので、第３図の場合と同様に、先行命令
が加算命令で、この後にストア命令が続き、先行
加算命令の演算結果を格納するデイステイネーシ
ヨン・レジスタが後続のストア命令のソース・レ
ジスタとなる場合の例である。第６図では、さら
に先々行命令（これは減算命令SUBとする）と
ストア命令STDの関係も点線で示している。
インのタイムチヤートを示す。これは第３図に対
応するもので、第３図の場合と同様に、先行命令
が加算命令で、この後にストア命令が続き、先行
加算命令の演算結果を格納するデイステイネーシ
ヨン・レジスタが後続のストア命令のソース・レ
ジスタとなる場合の例である。第６図では、さら
に先々行命令（これは減算命令SUBとする）と
ストア命令STDの関係も点線で示している。
先行の加算命令ADの実行は従来と同様であ
り、第１サイクルでシフタ１５によるプレシフト
動作を実行し、第２サイクルでは並列加算器１８
による加算動作、第３サイクルではシフタ２０に
よるポストノーマライズ動作をそれぞれ実行す
る。この第３サイクルで得られた演算結果が、次
の第４サイクルでレジスタ群２２の所定レジスタ
（デイステイネーシヨン・レジスタ）に格納され
る。
り、第１サイクルでシフタ１５によるプレシフト
動作を実行し、第２サイクルでは並列加算器１８
による加算動作、第３サイクルではシフタ２０に
よるポストノーマライズ動作をそれぞれ実行す
る。この第３サイクルで得られた演算結果が、次
の第４サイクルでレジスタ群２２の所定レジスタ
（デイステイネーシヨン・レジスタ）に格納され
る。
一方、次のストア命令STDの処理は第２サイ
クルで直ちに開始する。この第２サイクルでは、
レジスタ群２２の該当レジスタ（ソース・レジス
タ）に格納されている変更前のデータをストアデ
ータ（旧ストアデータ）として、オペランドバス
１０２、セレクタ１２経由でレジスタ１４にセツ
トする。この旧ストアデータは、次の第３サイク
ルでセレクタ２４を経由してレジスタ２５に移さ
れる。次の第４サイクルのあたまで、該ストア命
令のソース・レジスタと先行加算命令のデイステ
イネーシヨン・レジスタが同一ということでセレ
クタ制御回路３２の出力信線１０７が“１”にな
るため、セレクタ２６はレジスタ２５にかえて信
号線１０４を選択する。この時、信号線１０４に
は先行する加算命令の演算結果が出力されてい
る。従つて、この第４サイクルでは、レジスタ２
５の旧ストアデータにかわつて信号線１０４の演
算結果がセレクタ２６を経由してレジスタ２３に
セツトされ、記憶ユニツトに書き込まれる。
クルで直ちに開始する。この第２サイクルでは、
レジスタ群２２の該当レジスタ（ソース・レジス
タ）に格納されている変更前のデータをストアデ
ータ（旧ストアデータ）として、オペランドバス
１０２、セレクタ１２経由でレジスタ１４にセツ
トする。この旧ストアデータは、次の第３サイク
ルでセレクタ２４を経由してレジスタ２５に移さ
れる。次の第４サイクルのあたまで、該ストア命
令のソース・レジスタと先行加算命令のデイステ
イネーシヨン・レジスタが同一ということでセレ
クタ制御回路３２の出力信線１０７が“１”にな
るため、セレクタ２６はレジスタ２５にかえて信
号線１０４を選択する。この時、信号線１０４に
は先行する加算命令の演算結果が出力されてい
る。従つて、この第４サイクルでは、レジスタ２
５の旧ストアデータにかわつて信号線１０４の演
算結果がセレクタ２６を経由してレジスタ２３に
セツトされ、記憶ユニツトに書き込まれる。
第３図と第６図を比べた場合、第３図において
は、ストア命令に後続する命令の実行開始は第５
サイクルからであるが、第６図においては第３サ
イクルとなつており、２サイクル高速化が達成さ
れる。なお、第６図で点線で示したように、加算
命令ADの先行命令（ストア命令STDの先々行命
令）である減算命令SUBのデイステイネーシヨ
ン・レジスタがストア命令STDのソース・レジ
スタと一致する場合は、それが第３サイクルのあ
たまで判定され、セレクタ２４はレジスタ１４の
ストアデータにかえて、信号線１０４上の先々行
減算命令SUBの演算結果を選択してレジスタ２
５に移すことになる。
は、ストア命令に後続する命令の実行開始は第５
サイクルからであるが、第６図においては第３サ
イクルとなつており、２サイクル高速化が達成さ
れる。なお、第６図で点線で示したように、加算
命令ADの先行命令（ストア命令STDの先々行命
令）である減算命令SUBのデイステイネーシヨ
ン・レジスタがストア命令STDのソース・レジ
スタと一致する場合は、それが第３サイクルのあ
たまで判定され、セレクタ２４はレジスタ１４の
ストアデータにかえて、信号線１０４上の先々行
減算命令SUBの演算結果を選択してレジスタ２
５に移すことになる。
以上、本発明を浮動小数点演算ユニツトに適用
した場合を例に説明したが、本発明はこれに限定
されるものでないことはいうまでもない。
した場合を例に説明したが、本発明はこれに限定
されるものでないことはいうまでもない。
以上の説明から明らかな如く、本発明によれ
ば、複数の異つた命令の処理を各サイクルに割当
て並列に処理する演算パイプライン制御におい
て、ストア命令が発行されても、その処理を直ち
に開始し、もし先々行あるいは先行する命令のデ
イステイネーシヨン・レジスタとストア命令のソ
ース・レジスタのオペランドが一致して、ストア
データを変更する必要がある場合は、ストア命令
の処理途中において、該ストアデータを先々行あ
るいは先行する命令の演算結果と順次置きかえる
ため、パイプライン制御を何ら乱すことなく、ス
トア命令の高速処理が可能であり、かかる演算パ
イプライン制御方式のデータ処理装置のこれまで
以上の性能向上が達成される。
ば、複数の異つた命令の処理を各サイクルに割当
て並列に処理する演算パイプライン制御におい
て、ストア命令が発行されても、その処理を直ち
に開始し、もし先々行あるいは先行する命令のデ
イステイネーシヨン・レジスタとストア命令のソ
ース・レジスタのオペランドが一致して、ストア
データを変更する必要がある場合は、ストア命令
の処理途中において、該ストアデータを先々行あ
るいは先行する命令の演算結果と順次置きかえる
ため、パイプライン制御を何ら乱すことなく、ス
トア命令の高速処理が可能であり、かかる演算パ
イプライン制御方式のデータ処理装置のこれまで
以上の性能向上が達成される。
第１図はデータ処理装置の全体構成図、第２図
は従来の演算ユニツトの構成例を示す図、第３図
は従来の演算パイプラインを説明するタイミング
図、第４図は本発明の演算ユニツトの一実施例を
示す図、第５図は第４図におけるセレクタ制御回
路の詳細図、第６図は本発明の演算パイプライン
を説明するタイミング図である。 １１，１２，２４，２６…セレクタ、１３，１
４，１６，１７，１９，２１，２５，２６…レジ
スタ、１５，２０…シフタ、１８…並列加算器、
２２…レジスタ群、３２…セレクタ制御回路。
は従来の演算ユニツトの構成例を示す図、第３図
は従来の演算パイプラインを説明するタイミング
図、第４図は本発明の演算ユニツトの一実施例を
示す図、第５図は第４図におけるセレクタ制御回
路の詳細図、第６図は本発明の演算パイプライン
を説明するタイミング図である。 １１，１２，２４，２６…セレクタ、１３，１
４，１６，１７，１９，２１，２５，２６…レジ
スタ、１５，２０…シフタ、１８…並列加算器、
２２…レジスタ群、３２…セレクタ制御回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の異つた命令の処理を各サイクルに割当
てて並列に処理する演算パイプライン制御方式の
データ処理装置において、サイクルピツチで順
次、第１演算命令、第２演算命令、ストア命令が
出る場合のストア処理方法であつて、 前記ストア命令処理の第１サイクルで、該スト
ア命令のソースデータアドレスで示されるデータ
を第１レジスタにセツトし、 次の第２サイクルで、前記ストア命令のソース
データアドレスと前記第１演算命令のデイステイ
ネーシヨンアドレスを比較し、一致しない時は前
記第１レジスタのデータを、一致するときは前記
第１演算命令の演算結果データを選択して、第２
レジスタにセツトし、 次の第３サイクルで、前記ストア命令のソース
データアドレスと前記第２演算命令のデイステイ
ネーシヨンアドレスを比較し、一致しない時は前
記第２レジスタのデータを、一致するときは前記
第２演算命令の演算結果データを選択して、当該
ストア命令の最終的ストアデータとすることを特
徴とするデータ処理装置のストア処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22884282A JPS59117640A (ja) | 1982-12-25 | 1982-12-25 | データ処理装置のストア処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22884282A JPS59117640A (ja) | 1982-12-25 | 1982-12-25 | データ処理装置のストア処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117640A JPS59117640A (ja) | 1984-07-07 |
| JPH0452488B2 true JPH0452488B2 (ja) | 1992-08-24 |
Family
ID=16882713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22884282A Granted JPS59117640A (ja) | 1982-12-25 | 1982-12-25 | データ処理装置のストア処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117640A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009041052A1 (ja) | 2007-09-27 | 2009-04-02 | Oiles Corporation | 合成樹脂製スラスト滑り軸受 |
| WO2010013415A1 (ja) | 2008-07-28 | 2010-02-04 | オイレス工業株式会社 | 合成樹脂製スラスト滑り軸受 |
| EP3078868A1 (en) | 2009-12-11 | 2016-10-12 | Oiles Corporation | Thrust slide bearing constituted of synthetic resins |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05204642A (ja) * | 1992-01-27 | 1993-08-13 | Fujitsu Ltd | 命令実行制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5569856A (en) * | 1978-11-22 | 1980-05-26 | Toshiba Corp | Overlap system |
-
1982
- 1982-12-25 JP JP22884282A patent/JPS59117640A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009041052A1 (ja) | 2007-09-27 | 2009-04-02 | Oiles Corporation | 合成樹脂製スラスト滑り軸受 |
| WO2010013415A1 (ja) | 2008-07-28 | 2010-02-04 | オイレス工業株式会社 | 合成樹脂製スラスト滑り軸受 |
| EP3078868A1 (en) | 2009-12-11 | 2016-10-12 | Oiles Corporation | Thrust slide bearing constituted of synthetic resins |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59117640A (ja) | 1984-07-07 |
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