JPS6119072B2 - - Google Patents
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- JPS6119072B2 JPS6119072B2 JP10013481A JP10013481A JPS6119072B2 JP S6119072 B2 JPS6119072 B2 JP S6119072B2 JP 10013481 A JP10013481 A JP 10013481A JP 10013481 A JP10013481 A JP 10013481A JP S6119072 B2 JPS6119072 B2 JP S6119072B2
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- 238000012545 processing Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 5
- 230000003595 spectral effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 238000007781 pre-processing Methods 0.000 description 3
- 238000012805 post-processing Methods 0.000 description 2
- 230000008707 rearrangement Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、ベクトル・ロード命令とこれに続く
ベクトル演算命令とを比較し、ベクトル演算命令
が先行するベクトル・ロード命令のベクトル・デ
ータを使用する場合には、主記憶装置からロード
されたエレメント数と演算のためにベクトル・レ
ジスタから読出されたエレメント数とを比較し、
両者の差が所定値である場合には当該ベクトル演
算命令を実行する演算器のクロツクを停止するよ
うにしたベクトル・データ処理装置の制御方式に
関するものである。
ベクトル演算命令とを比較し、ベクトル演算命令
が先行するベクトル・ロード命令のベクトル・デ
ータを使用する場合には、主記憶装置からロード
されたエレメント数と演算のためにベクトル・レ
ジスタから読出されたエレメント数とを比較し、
両者の差が所定値である場合には当該ベクトル演
算命令を実行する演算器のクロツクを停止するよ
うにしたベクトル・データ処理装置の制御方式に
関するものである。
第１図ないし第４図は従来のベクトル・データ
処理装置を説明するものであつて、第１図はベク
トル・データ処理装置の回路構成の１例をを示す
図、第２図はベクトル・データ処理装置の機能ブ
ロツク図、第３図と第４図はベクトル・データ処
理装置におけるパイプライン演算を説明するタイ
ムチヤートである。
処理装置を説明するものであつて、第１図はベク
トル・データ処理装置の回路構成の１例をを示す
図、第２図はベクトル・データ処理装置の機能ブ
ロツク図、第３図と第４図はベクトル・データ処
理装置におけるパイプライン演算を説明するタイ
ムチヤートである。
第１図において、１はアクセス制御回路、２は
演算パイプライン制御回路、３と４はアライン回
路（データ並べ換え回路）、５はベクトル・レジ
スタ、６はパイプライン演算器、７は演算の前処
理回路、８は演算回路、９は演算の後処理回路を
それぞれ示している。アクセス制御回路１は記憶
制御装置を介して主記憶装置（図示されていな
い）とベクトル・データ処理装置との間のデータ
転送を制御するものである。アライン回路３は、
記憶制御装置から送られて来る主記憶装置のアド
レスに対応したデータをエレメント対応に並べ換
えてベクトル・レジスタに格納するものである。
アライン回路４は、ベクトル・レジスタから読出
されたデータを主記憶装置のアドレスに対応して
並べ換え記憶制御装置へ送出するものである。ベ
クトル・レジスタ５は、例えば８ウエイにインタ
リープされたメモリから構成されており、複数の
エレメントからなる複数のベクトル・レジスタが
例えば＃ｉバンクには8n＋ｉのベクトル・エレ
メントが格納されている。パイプライン演算器６
は、複数の例えば加算パイプライン部と乗算パイ
プライン部とを有している。図には１個のベクト
ル・レジスタ５と１個のパイプライン演算器６し
か示されていないが、現実のベクトル・データ処
理装置は例えばアライン回路３ないし４のデー
タ・バースに対応して４個のベクトル・レジスタ
５と４個のパイプライン演算器６を有している。
すなわち４組の演算器により、４エレメントずつ
高速に演算処理されるものである。
演算パイプライン制御回路、３と４はアライン回
路（データ並べ換え回路）、５はベクトル・レジ
スタ、６はパイプライン演算器、７は演算の前処
理回路、８は演算回路、９は演算の後処理回路を
それぞれ示している。アクセス制御回路１は記憶
制御装置を介して主記憶装置（図示されていな
い）とベクトル・データ処理装置との間のデータ
転送を制御するものである。アライン回路３は、
記憶制御装置から送られて来る主記憶装置のアド
レスに対応したデータをエレメント対応に並べ換
えてベクトル・レジスタに格納するものである。
アライン回路４は、ベクトル・レジスタから読出
されたデータを主記憶装置のアドレスに対応して
並べ換え記憶制御装置へ送出するものである。ベ
クトル・レジスタ５は、例えば８ウエイにインタ
リープされたメモリから構成されており、複数の
エレメントからなる複数のベクトル・レジスタが
例えば＃ｉバンクには8n＋ｉのベクトル・エレ
メントが格納されている。パイプライン演算器６
は、複数の例えば加算パイプライン部と乗算パイ
プライン部とを有している。図には１個のベクト
ル・レジスタ５と１個のパイプライン演算器６し
か示されていないが、現実のベクトル・データ処
理装置は例えばアライン回路３ないし４のデー
タ・バースに対応して４個のベクトル・レジスタ
５と４個のパイプライン演算器６を有している。
すなわち４組の演算器により、４エレメントずつ
高速に演算処理されるものである。
第２図は第１図のベクトル・データ処理装置の
機能ブロツク図であつて、１０ないし１３は加算
パイプライン部、１４ないし１７は乗算パイプラ
イン部、１８はベクトル・レジスタ制御回路、１
９はVL計数制御回路、２０はデータ待ち検出回
路、２１と２２はベクトル・レジスタ番号保持
部、２３はVL計数制御回路をそれぞれ示してい
る。なお、太線は制御ラインを示している。な
お、VLとはベクトル・レングスの略であり、実
行すべき演算のエレメントを示すものである。ア
クセス制御回路１は、VL計数制御回路１９、デ
ータ待ち検出回路２０、ベクトル・レジスタ番号
保持部２１を有しており、指定された数のエレメ
ントのメモリ・アクセスを制御する。演算パイプ
ライン制御回路２は、４個パイプライン演算器に
よる指定された数のエレメントの演算を制御す
る。ベクトル・レジスタ制御回路１８は、ベクト
ル・レジスタ番号によつて４個のベクトル・レジ
スタ５を制御する。
機能ブロツク図であつて、１０ないし１３は加算
パイプライン部、１４ないし１７は乗算パイプラ
イン部、１８はベクトル・レジスタ制御回路、１
９はVL計数制御回路、２０はデータ待ち検出回
路、２１と２２はベクトル・レジスタ番号保持
部、２３はVL計数制御回路をそれぞれ示してい
る。なお、太線は制御ラインを示している。な
お、VLとはベクトル・レングスの略であり、実
行すべき演算のエレメントを示すものである。ア
クセス制御回路１は、VL計数制御回路１９、デ
ータ待ち検出回路２０、ベクトル・レジスタ番号
保持部２１を有しており、指定された数のエレメ
ントのメモリ・アクセスを制御する。演算パイプ
ライン制御回路２は、４個パイプライン演算器に
よる指定された数のエレメントの演算を制御す
る。ベクトル・レジスタ制御回路１８は、ベクト
ル・レジスタ番号によつて４個のベクトル・レジ
スタ５を制御する。
第３図はベクトル加算命令が実行される場合の
タイミングを説明する図である。ベクトル加算命
令は、 VA VR1 VR2 VR3 という形式を有しそているものである。最初の
サイクル（＃０サイクル）では、ベクトル・レジ
スタVR2の＃０エレメントが読出されてレジスタ
R20にセツトされ、＃１サイクルではVR2の＃０
エレメントがレジスタR21に移されると共にベク
トル・レジスタVR2の＃０エレメントがレジスタ
R31にセツトされ、＃２のサイクルではVR2の
＃０エレメントがレジスタR32に移され、＃３サ
イクルではVR2の＃０エレメントが演算に必要な
前処理をされてレジスタR23に移されると共に同
様にVR3の＃０エレメントが前処理されてレジス
タR33に移され、＃４サイクルではVR2の＃０エ
レメントとVR2の＃０エレメントが演算回路８で
加算されてレジスタR4にセツトされ、＃５サイ
クルでは加算結果が後処理されてレジスタR5に
セツトされ、＃６サイクルでは演算結果がレジス
タR1に移れ、次のサイクルでベクトル・レジス
タVR1に書込まれる。第４図はパイプライン的に
処理されるエレメント列の演算の様子を説明する
ものである。
タイミングを説明する図である。ベクトル加算命
令は、 VA VR1 VR2 VR3 という形式を有しそているものである。最初の
サイクル（＃０サイクル）では、ベクトル・レジ
スタVR2の＃０エレメントが読出されてレジスタ
R20にセツトされ、＃１サイクルではVR2の＃０
エレメントがレジスタR21に移されると共にベク
トル・レジスタVR2の＃０エレメントがレジスタ
R31にセツトされ、＃２のサイクルではVR2の
＃０エレメントがレジスタR32に移され、＃３サ
イクルではVR2の＃０エレメントが演算に必要な
前処理をされてレジスタR23に移されると共に同
様にVR3の＃０エレメントが前処理されてレジス
タR33に移され、＃４サイクルではVR2の＃０エ
レメントとVR2の＃０エレメントが演算回路８で
加算されてレジスタR4にセツトされ、＃５サイ
クルでは加算結果が後処理されてレジスタR5に
セツトされ、＃６サイクルでは演算結果がレジス
タR1に移れ、次のサイクルでベクトル・レジス
タVR1に書込まれる。第４図はパイプライン的に
処理されるエレメント列の演算の様子を説明する
ものである。
ところで、ベクトル・ロード命令の実行におい
ては、主記憶アクセスの競合や自分自身のアクセ
スのぶつかり合い、揮発性メモリの場合はリフレ
ツシユ動作などで、そのタイミングは不定であ
る。主記憶装置からベクトル・データをベクト
ル・レジスタにロードし、そのベクトル・データ
を用いて直ちに演算を行うことが可能であるが、
主記憶アクセスのタイミングは上述のように不定
であるので、従来技術ではロードが終了してから
演算を開始する方法やデータが供給されなくなつ
たら全てのパイプライン演算器のクロツクを停止
する方法などが採用されている。しかし、このよ
うな方法では処理速度を向上することが出来な
い。
ては、主記憶アクセスの競合や自分自身のアクセ
スのぶつかり合い、揮発性メモリの場合はリフレ
ツシユ動作などで、そのタイミングは不定であ
る。主記憶装置からベクトル・データをベクト
ル・レジスタにロードし、そのベクトル・データ
を用いて直ちに演算を行うことが可能であるが、
主記憶アクセスのタイミングは上述のように不定
であるので、従来技術ではロードが終了してから
演算を開始する方法やデータが供給されなくなつ
たら全てのパイプライン演算器のクロツクを停止
する方法などが採用されている。しかし、このよ
うな方法では処理速度を向上することが出来な
い。
本発明は、上記のような欠点を除去するもので
あつて、主記憶装置からロードされたベクトル・
データを用いて演算を実行する場合において、出
来るだけ効率良く演算を行い得るようになつたベ
クトル・データ処理装置の制御方式を提供するこ
とを目的としている。そしてそのため、本発明の
ベクトル・データ処理装置の制御方式は、ベクト
ル・レジスタと、該ベクトル・レジスタの中のベ
クトル・データを使用してベクトル演算を行う複
数種類の演算パイプライン部と、主記憶装置から
読出されたベクトル・データを上記ベクトル・レ
ジスタにロードするアクセス・パイプライン部と
を備えるベクトル・データ処理装置において、ベ
クトル・ロード命令で指定されたロード先ベクト
ル・レジスタのレジスタ番号と後続するベクトル
演算命令で指定される読出先ベクトル・レジスタ
のレジスタ番号とが一致した場合には、当該ベク
トル・ロード命令の実行に基づいてロードされた
エレメントの数と当該ベクトル演算命令の実行の
ために読出されたエレメントの数の差を求め、こ
の差が所定値以上のときには当該ベクトル・ロー
ド命令と当該ベクトル・演算命令を並行して実行
し、この差が所定値末満のときには当該ベクト
ル・演算命令の実行する演算パイプライン部のク
ロツクを停止することを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
あつて、主記憶装置からロードされたベクトル・
データを用いて演算を実行する場合において、出
来るだけ効率良く演算を行い得るようになつたベ
クトル・データ処理装置の制御方式を提供するこ
とを目的としている。そしてそのため、本発明の
ベクトル・データ処理装置の制御方式は、ベクト
ル・レジスタと、該ベクトル・レジスタの中のベ
クトル・データを使用してベクトル演算を行う複
数種類の演算パイプライン部と、主記憶装置から
読出されたベクトル・データを上記ベクトル・レ
ジスタにロードするアクセス・パイプライン部と
を備えるベクトル・データ処理装置において、ベ
クトル・ロード命令で指定されたロード先ベクト
ル・レジスタのレジスタ番号と後続するベクトル
演算命令で指定される読出先ベクトル・レジスタ
のレジスタ番号とが一致した場合には、当該ベク
トル・ロード命令の実行に基づいてロードされた
エレメントの数と当該ベクトル演算命令の実行の
ために読出されたエレメントの数の差を求め、こ
の差が所定値以上のときには当該ベクトル・ロー
ド命令と当該ベクトル・演算命令を並行して実行
し、この差が所定値末満のときには当該ベクト
ル・演算命令の実行する演算パイプライン部のク
ロツクを停止することを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第５図は本発明の１実施例のブロツク図であつ
て、２４はエレメント差検出回路、２５はレジス
タ番号一致検出回路、２６はクロツク制御回路を
それぞれ示している。なお、点線は新たに追加さ
れる信号線および制御線をそれぞれ示している。
て、２４はエレメント差検出回路、２５はレジス
タ番号一致検出回路、２６はクロツク制御回路を
それぞれ示している。なお、点線は新たに追加さ
れる信号線および制御線をそれぞれ示している。
エレメント差検出回路２４は、主記憶装置から
４個のベクトル・レジスタ５にロードされたエレ
メント数の演算のためにベクトル・レジスタから
読んだエレメント数との差を求めるものである。
このエレメント差検出回路２４は、例えば通常の
引算回路で構成される。レジスタ番号一致検出回
路２５は、ベクトル・ロード命令で指定されるベ
クトル・レジスタ番号と、これに続くベクトル・
演算命令で指定される読出ベクトル・データの格
納されているベクトル・レジスタのベクトル・レ
ジスタ番号とを比較し、一致を検出するものであ
る。クロツク制御回路２６は、エレメント差検出
回路２６からの信号、レジスタ番号一致検出回路
２５からの信号およびデータ待ち検出回路２０か
らの信号に基づいてクロツクを制御する。すなわ
ち、クロツク制御回路２６は、 (イ) エレメント差が１マシン・サイクル中で演算
できるエレメント数（例えば４個）より小であ
ること、 (ロ) レジスタ番号が一致したこと、 (ハ) アクセス制御回路１による全エレメントのア
クセスが終了していないこと、 等の条件が全て整つたときに、主記憶装置から
ロードしたベクトル・エレメントを使用して演算
を実行している当該演算パイプライン部のクロツ
クを停止する。その他の場合には、ベクトル・ロ
ード命令とベクトル・演算命令は並行して行われ
る。また関係のない他の演算回路も動作すること
ができる。
４個のベクトル・レジスタ５にロードされたエレ
メント数の演算のためにベクトル・レジスタから
読んだエレメント数との差を求めるものである。
このエレメント差検出回路２４は、例えば通常の
引算回路で構成される。レジスタ番号一致検出回
路２５は、ベクトル・ロード命令で指定されるベ
クトル・レジスタ番号と、これに続くベクトル・
演算命令で指定される読出ベクトル・データの格
納されているベクトル・レジスタのベクトル・レ
ジスタ番号とを比較し、一致を検出するものであ
る。クロツク制御回路２６は、エレメント差検出
回路２６からの信号、レジスタ番号一致検出回路
２５からの信号およびデータ待ち検出回路２０か
らの信号に基づいてクロツクを制御する。すなわ
ち、クロツク制御回路２６は、 (イ) エレメント差が１マシン・サイクル中で演算
できるエレメント数（例えば４個）より小であ
ること、 (ロ) レジスタ番号が一致したこと、 (ハ) アクセス制御回路１による全エレメントのア
クセスが終了していないこと、 等の条件が全て整つたときに、主記憶装置から
ロードしたベクトル・エレメントを使用して演算
を実行している当該演算パイプライン部のクロツ
クを停止する。その他の場合には、ベクトル・ロ
ード命令とベクトル・演算命令は並行して行われ
る。また関係のない他の演算回路も動作すること
ができる。
以上の説明から明らかなように、本発明によれ
ば、ロード・パイプライン部と演算パイプライン
部とは独立に動作可能であり、演算パイプライン
部に供給すべきベクトル・データの格納されてい
る読出先ベクトル・レジスタとロード・パイプラ
イン部の書込むベクトル・レジスタとが一致する
ときのみ、その演算パイプライン部のクロツク・
コントロールを行い、他の演算パイプライン部の
クロツクを停止しないので、ベクトル・データ処
理装置の性能が向上する。
ば、ロード・パイプライン部と演算パイプライン
部とは独立に動作可能であり、演算パイプライン
部に供給すべきベクトル・データの格納されてい
る読出先ベクトル・レジスタとロード・パイプラ
イン部の書込むベクトル・レジスタとが一致する
ときのみ、その演算パイプライン部のクロツク・
コントロールを行い、他の演算パイプライン部の
クロツクを停止しないので、ベクトル・データ処
理装置の性能が向上する。
第１図ないし第４図は従来のベクトル・データ
処理装置を説明するものであつて、第１図はベク
トル・データ処理装置の回路構成の１例を示す
図、第２図はベクトル・データ処理装置の機能ブ
ロツク図、第３図と第４図はベクトル・データ処
理装置におけるパイプライン演算を説明するタイ
ムチヤート、第５図は本発明の１実施例のブロツ
ク図である。 １……アクセス制御回路、２……演算パイプラ
イン制御回路、３と４……アライン回路（データ
並べ換え回路）、５……ベクトル・レジスタ、６
……パイプライン演算器、７……前処理回路、８
……演算回路、９……後処理回路、１０ないし１
３……加算パイプライン部、１４ないし１７……
乗算パイプライン部、１８……ベクトル・レジス
タ制御回路、１９……VL計数制御回路、２０…
…データ待ち検出回路、２１と２２……ベクト
ル・レジスタ番号保持部、２３……VL計数制御
回路、２４……エレメント差検出回路、２５……
レジスタ番号一致検出回路、２６……クロツク制
御回路。
処理装置を説明するものであつて、第１図はベク
トル・データ処理装置の回路構成の１例を示す
図、第２図はベクトル・データ処理装置の機能ブ
ロツク図、第３図と第４図はベクトル・データ処
理装置におけるパイプライン演算を説明するタイ
ムチヤート、第５図は本発明の１実施例のブロツ
ク図である。 １……アクセス制御回路、２……演算パイプラ
イン制御回路、３と４……アライン回路（データ
並べ換え回路）、５……ベクトル・レジスタ、６
……パイプライン演算器、７……前処理回路、８
……演算回路、９……後処理回路、１０ないし１
３……加算パイプライン部、１４ないし１７……
乗算パイプライン部、１８……ベクトル・レジス
タ制御回路、１９……VL計数制御回路、２０…
…データ待ち検出回路、２１と２２……ベクト
ル・レジスタ番号保持部、２３……VL計数制御
回路、２４……エレメント差検出回路、２５……
レジスタ番号一致検出回路、２６……クロツク制
御回路。
Claims (1)
- １ ペクトル・レジスタと、該ペクトル・レジス
タの中のペクトル・データを使用してペクトル演
算を行う複数種類の演算パイプライン部と、主記
憶装置から読出されたペクトル・データを上記ペ
クトル・レジスタにロードするアクセス・パイプ
ライン部とを備えるペクトル・データ処理装置に
おいて、ペクトル・ロード命令で指定されたロー
ド先ペクトル・レジスタのレジスタ番号と後続す
るペクトル演算命令で指定される読出先ペクト
ル・レジスタのレジスタ番号とが一致した場合に
は、当該ペクトル・ロード命令の実行に基づいて
ロードされたエレメントの数と当該ペクトル演算
命令の実行のために読出されたエレメントの数の
差を求め、この差が所定値以上のときには当該ペ
クトル・ロード命令と当該ペクトル演算命令を並
行して実行し、この差が所定値未満のときには当
該ペクトル演算命令の実行する演算パイプライン
部のクロツクを停止することを特徴とするペクト
ル・データ処理装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013481A JPS582975A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013481A JPS582975A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582975A JPS582975A (ja) | 1983-01-08 |
| JPS6119072B2 true JPS6119072B2 (ja) | 1986-05-15 |
Family
ID=14265836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10013481A Granted JPS582975A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582975A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114274A (ja) * | 1981-12-28 | 1983-07-07 | Hitachi Ltd | デ−タ処理装置 |
| JPS60118976A (ja) * | 1983-11-30 | 1985-06-26 | Fujitsu Ltd | パイプライン制御方式 |
| JP4572941B2 (ja) * | 2008-02-26 | 2010-11-04 | エヌイーシーコンピュータテクノ株式会社 | ベクトル演算装置 |
-
1981
- 1981-06-27 JP JP10013481A patent/JPS582975A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS582975A (ja) | 1983-01-08 |
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