JPS60178540A - 情報処理装置におけるバイパス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ａ）発明の技術分野 本発萌は情報処理装置におけるバイパス制御方式、特に
、パイプライン処理においてアドレス旧嘗の入力データ
に関してレジスタ干渉が発生した場合に、オペランド・
７１゛レスのデータをバイパスさせてパイプライン処理
の乱れを最小にし、命令の処理能力を向１−させた悄ｆ
８処理装置にお４ノるバイパス制御方式に関するもので
ある。

（Ｂ）従来技術と問題点 情報処理装置におけるパイプライン処理では、先行する
命令が完了する以前に、後続する命令の処理を開始する
が、先行する命令により変更をうけるレジスタを、後続
する命令で参照する場合には、いわゆるレジスタ干渉が
生じるので、先行する命令の完了を待って、処理を開始
しなければならない。

第１図は命令フローの例についての説明図、第２図は従
来方式による問題点を説明するためのタイムチャートを
示す。

１命令についての実行制御は、例えば第１図図示の如く
、命令フェッチ後に、命令をデコードするＤステージと
、オペランド・アドレスを計算するＡステージと、オペ
ランド・アドレスを実アドレスに変換するＴステージと
、記憶制御部が管理するバッファからオペランドデータ
の読み出しを行うＢステージと、演算処理するＥステー
ジと、結果をチェ’７りして書き込むＷステージの各制
御ステージからなる。これらの各ステージは、一般に独
立であって、先行制御が可能であり、高速な計算機では
、パイプライン処理が行われている。

以下、上記制御ステージをもつ場合を例にして説明する
が、本発明は、これに限られるわけではない。

第２図において、先行命令ａと後続命令すとは、レジス
タ干渉がなく、パイプライン処理が行われている。しか
し、先行命令ａと後続命令Ｃとは、結果格納レジスタア
ドレスとオペランド・アドレス計算に用いるレジスタア
ドレスとに一致が見られ、レジスタ干渉が生している。

そのため、バイパス制御をしない場合、命令ａの実行結
果が、Ｗステージでレジスタに書き込まれるまで、命令
Ｃはインターロックされ、オペランドで指定されたレジ
スタに結果が格納された後、命令Ｃについてのオペラン
ド・アドレス計算が開始される。

従来、このレジスタ干渉による遅れを緩和するために、
Ｅステージにおいて用意された先行する命令ａのレジス
タ書き込みデータを、後続する命令Ｃのレジスタ読み出
しデータとしてバイ六スし、インターロック期間を短縮
することが行われ′ζいる。しかし、これでは、オペラ
ンド・アドレス計算におけるベース修飾、インデックス
修飾に使用する場合、１ステ一ジ分の処理時間を短縮で
きるのみである。

（Ｃ）発明の目的と構成 本発明は、−上記の点を改善することを目的としており
、演算ユニットによるレジスタ書き込みデータの生成と
は別に、オペランド・アドレスの計算を行う回路により
早期にレジスタ書き込みデータの内容が決定される特定
の命令について、レジスタ干渉によるパイプライン処理
の乱れを最小限にし、命令実行制御における処理能力を
向上させることを目的としている。そのため、本発明の
情報処理装置におけるバイパス制御方式は、パイプライ
ンにより命令を実行制御する情報処理装置におけるバイ
パス制御方式において、オペランド・アドレスを計算す
る回路と、該回路により計算された結果が格納されるパ
イプライン段数により定まる個数のバイパス用レジら夕
と、パイプライン処理におけるレジスタ干渉を検出する
一致回路と、上記各バイパス用レジスタに対応して命令
の種類によりバイパスの可否情報を記憶する回路とを備
え、パイプライン処理にあたってアドレスｆｉｔ−３Ｅ
に用いる入力データに対するレジスタ干渉が発生した際
に、先行命令が上記オペランド・ア１゛レスを計算する
回路または記憶装置からの読み出しデータによってレジ
スタ書き込みデータの内容を確定できる種類の命令であ
ることを条件として、後続する命令のオペランド・アド
レス計算におけるベース修飾またはインデックス修飾の
ためのデータを上記バイパス用レジスタからバイパスし
て供給するよう制御することを特徴としている。以下、
図面を参照しつつ、実施例に従って説明する。

（Ｄ）発明の実施例 第３図は本発明による制御ｌ概要を説明するための図、
第４図は本発明の一実施例ブロック図、第５図は第４図
図示−数回路の説明図、第６図は本発明の他の一実施例
要部ブロック図を示す。

本発明の場合、先行する命令ａが、例えばいわゆるロー
ド・アドレス（１，Ａ）命令やロード・レジスタ（ＬＲ
）命令等であって、アドレス計算の回路を用いるだけで
、バッファストレジへアクセスすることなく、レジスタ
への書き込みデータが確定するような命令であるとき、
先行する命令ａの第１オペランドである結果格納レジス
タアドレスと、例えば後続する命令Ｃの第２オペランド
のアドレス計算に使用するレジスタアドレスとが一致し
ても、第３図のタイムチャートに示す如く、バイパス制
御によって、命令Ｃをインターロックしない。命令ａの
Ａステージにおいてアドレス計算の回路を用いて演算が
行われると、その計算結果のデータが、後述するように
バイパス用レジスタから、命令Ｃのアドレス計算用にバ
イパスされ、命令Ｃのオペランド・アドレスがめられる
。

本発明は、例えば第４図図示のごとき回路構成によって
実現される。第４図において、１は命令レジスタ、２は
レジスフファイル、３はアドレス計算用加減算器、４は
ベース・レジスタ、５はインデックス・レジスタ、６は
ディスプレイスメント・レジスタ、９および１０はセレ
クタ、１１は一致回路、１２はデコード部、１３ないし
１７はそれぞれ各ステージに対応するレジスタ書き込み
アドレスを保持するレジスタ、１８ないし２１は各バイ
パス用レジスタに対応するバイパス・バリッド・フラグ
、２２ないし２５はそれぞれ各ステージに対応するバイ
パス用レジスタ、２６ないし２９はセレクタを表す。

命令レジスタ１には、主記憶からフェッチされた命令が
格納される。命令は、例えばオペレーション・コード（
ＯＰ）と、第１オペランド（ＯＰＲ＋）と、第２オペラ
ンド（ＯＰＲ２）とからなり、ＬＯＡＤ系命令の場合、
第１オペランｌＳが書き込みの対象となるオペランド、
第２オペランドが参照されるオペランドとなる。第２オ
ペランドは、この例では、ベース・レジスタ番号Ｂ２、
インデックス・レジスタ番号Ｘ２、ディスプレイスメン
トＤ２によって定められる。

レジスフファイル２は、汎用レジスタ、浮動小数点レジ
スタ等のレジスタ群からなる記憶回路である。アドレス
計算用加減算器３は、ベース・レジスタ４、インデック
ス・レジスタ５、ディスプレイスメント・レジスタ６ま
たはオペランド・アドレスを保持するバイパス用レジス
タ２２〜２５からの入力データに基づいて加減算を行い
、オペランド・アドレスを計算する回路である。アドレ
ス計算用加減算器３によって計算されたオペランド・ア
ドレスは、メモリアドレスとして用いられると共に、順
次、バイパス用レジスタ２２〜２５ヘシフトされて供給
される。バイパス用レジスタ２２〜２５は、Ａステージ
後のパイプライン段数に見合った個数分用意される。

一致回路１１は、先行命令の結果格納レジスタと、後続
命令のオペランド・アドレス計算に用いるレジスタとが
、一致するか否かを検出する回路である。−数回路１１
の出力により、セレクタ９．１０における選択がなされ
る。デコード部１２は、命令のオペレーション・コード
を解析する回路であって、特に本実施例の場合２．先行
命令について、実際のレジスタ書き込みデータを生成す
る演算ユニットによる経路とは別に、アドレス計算用加
減算器３の出力により、そのレジスタ書き込みデータを
演算できる命令であるかどうかを判断し、早期に演算（
単なる転送を含む）できるものである場合には、バイパ
ス・バリッド・フラグ１８をセントする。

例えば、命令がローＩ・・アドレス（Ｌ　Ａ　）命令や
ロード・レジスタ（１，Ｒ）命令等であるとき、バイパ
ス・バリッド・フラグ１８がセノ１−され、バイパスで
きない場合には、リセノｉ−されるごとになる。バイパ
ス・バリソ］・・フラグ１８の内容は、順次、次段のバ
イパス・バリッド・フラグ１９〜２１に送り出される。

バイパス・ハリ・ノド・フラグ１８〜２】が、七ソＩ・
されているとき、−数回路１１に対し、各々対応するバ
イパス用レジスタ２２〜２５によるバイパス制御が可能
である旨の信号が出力される。

なお、命令がロード（■、）命令であるような場合には
、そのレジスタ書き込みデータは、メモリから読み出さ
れるため、メモリ読み出しデータが、セレクタ２６〜２
９を経て、対応するバイパス用レジスタ２２〜２５にセ
ットされるよう構成することもできる。

レジスタ１３には、Ａステージにおけるレジスタ書き込
みアドレス（Ａ１）が格納される。レジスタ１４には、
同様にＴステージにおけるレジスタ書き込みアドレス（
Ｔ１）が格納される。レジスタ１５〜１７についても同
様である。

−数回路１１は、例えば第５図図示の如く、命令のベー
ス修飾部■３または命令のインデックス修飾部Ｉ２と、
各ステージにおけるレジスタ書き込みアドレスＡ１〜Ｅ
１とをそれぞれ比較する−・数回路１１−１〜１１−８
からなる。−数回路１１−１は、先行するＬ　Ａ命令等
の命令のレジスタ書き込みアドレスＡ１と、後続命令の
ベース修飾部Ｉ３とが一致するとき、レジスタファイル
２からの読み出しデータではなく、先行するＬＡ命令等
でセントしておいたバイパス用レジスタ（ＴＢＹＲ）２
２の内容を、アドレス計算用加減算器３の入力ボートＥ
ＡＩへ導き、バイパス制御する。

−数回路１１−２は、同様にレジスタ書き込みアドレス
Ｔ１と、ベース修飾部■３によるレジスタアドレスとを
比較し、一致するときに、バイパス用レジスタ（ＢＢＹ
Ｒ）２３の内容を、アドレス計算用加減算器３の入力デ
ータとしてバイパスする。−数回路１１−３および１１
−４についても同様である。一致しない場合には、ベー
ス・レジスタ４の内容を、入カポ−１−ＥＡＩへ導く。

同様に、−数回路１１−５〜１１−８は、後続命令のイ
ンデックス修飾部１２について、各レジスタ書き込みア
ドレスＡ１〜Ｅ１と比較し、一致するときに、対応する
バイパス用レジスタ２２〜２５を、アドレス計算用加減
算器３の入力ボートＥＡ２へ導く。一致しない場合には
、インデックス・レジスタ５の内容を選択する。

このようにすることによって、第３図に示したような、
パイプラインの流れになり、全く乱れのないパイプライ
ン処理がなされることになる。なお、言うまでもなく、
レジスタ書き込みアドレスＡ１〜Ｅｌが、ベースまたは
インデックスに一致し、対応するバイパス・バリッド・
フラグ１８〜２１がリセット状態のときには、従来と同
様な待ち制御が行われると考えてよい。上記実施例にお
いては、アドレス計算用加減算器３の出力で、レジスタ
書き込みデータを演算できる命令として、Ｌ　Ａ命令等
を取り上げたが、もちろん対象となる命令は、命令セン
トによって変わり、上記の例に限らず、命令処理の早い
サイクルで結果を得ることができる命令であれば、同様
に本発明によるバイパス制御の対象にすることができる
。

第６図は、本発明の他の一実施例を余しており、図中の
符号３．１３ないし２２は第４図に対応し、３１ないし
３３はバイパス用レジスタ、３４ないし３６は識別番号
レジスタ、４０は第４図図示−数回路やデコード部等か
らなる制御回路を表す。−第６図に図示した例の場合、
制御の概要は、先の実施例と同様であるが、バイパス用
レジスタの内容を、パイプラインのサイクルに対応して
シフトするのではなく、Ｂ／Ｅ／Ｗステージ用に３個の
バイパス用レジスタ３１〜３３を用意し、それぞれ０，
１．２の識別番号（ＩＤ）を付与する。

そして、バイパス用レジスタ（ＴＢＹＲ）２２から、こ
れらの３つのレジスタ３１〜３３にデータを転送する際
に、転送先のレジスタを、ＩＤが０−１−２−０−１→
２・・・の順番で順次変えて転送する。パイプラインの
進行に伴ってシフトするデータとしては、ＴＩ）のみを
、識別番号レジスタ３４〜３６に保持しておき、制御回
路４０において、該識別番号レジスタ３４〜３６の内容
を参照して、バイパス制御時のレジスタ選択に用いる。

これによっても、レジスタ干渉時に、対応するバイパス
・バリッド・フラグ１８〜２１がバリッドを示し、バイ
パス用レジスタにデータが入っていることを条件として
、そのバイパス用レジスタの内容を、レジスタ読み出し
データとしてバイパスし、オペランド・アドレス計算を
行って、パイプライン処理を進行させることができる。

（Ｅ）発明の詳細 な説明した如く本発明によれば、レジスタ干渉が起きる
場合のかなりの部分について、レジスタ書き込みデータ
をバイパスできるようになり、パイプラインの流れを乱
さないように制御して、性能を向−ヒさせることが可能
になる。特に、バイパス用レジスタを複数個備えている
ため、レジスタ干渉が発生しているフロー間に、他のフ
ローが挟まっているようなタイミング関係のレジスタ干
渉であっても、バイパスが可能であり、例えば第２図に
図示したようなタイミング関係でバイパスしない場合に
は、３サイクルの遅延があるが、本発明の場合、第３図
図示の如く、遅延が解消される。

【図面の簡単な説明】

第１図は命令フローの例についての説明図、第２図は従
来方式による問題点を説明するためのタイムチャート、
第３図は本発明による制御概要を説明するための図、第
４図は本発明の一実施例ブロック図、第５図は第４図図
示−数回路の説明図、第６図は本発明の他の一実施例要
部ブロック図を示す。 図中、１は命令レジスタ、２はレジスタファイル、３は
アドレス計算用加減算器、９および１０はセレクタ、１
１は一致回路、１２はデコード部、１３ないし１７はレ
ジスタ書き込みアドレスを保持するレジスタ、１８ない
し２１はバイパス・バリッド・フラグ、２２ないし２５
はバイパス用レジスタ、３４ないし３６は識別番号レジ
スタを表す。 特許出願人　富士通株式会社 代理人弁理士　森１）寛（外１名） ｆ−１国 ｆ２刀 ｆ−３１￥１ １↑罵

Claims (1)

【特許請求の範囲】
1. パイプラインにより命令を実行制御する情報処理装置に
   おりるバイパス制御方式において、オペランド・アドレ
   スを計算する回路と、該回路により言１算された結果が
   格納されるパイプライン段数により定まる個数のバイパ
   ス用レジスタと、パイプライン処理におけるレジスタ干
   渉を検出する一致回路と、上記各バイパス用レジスタに
   対応して命令の種類によりバイパスの可否情報を記憶す
   る回路とを備え、パイプライン処理にあたってアドレス
   計算に用いる入力データに対するレジスタ干渉が発生し
   た際に、先行命令が上記オペランド・アドレスを計算す
   る回路または記憶装置からの読み出しデータによってレ
   ジスタ書き込みデータの内容を確定できる種類の命令で
   あることを条件として、後続する命令のオペランド・ア
   ドレス８１算におけるベース修飾またはインデックス修
   飾のためのデータを」−記バイパス用レジスタからバイ
   パスして供給するよう制御することを特徴とする情報処
   理装置におけるバイパス制御方式。