JPH01206462A - ベクトル計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「発明の１」的］ （産業上の利用分野） 本発明は、例えば科学技術計算等の高速処理を行なうべ
くパイプライン方式によるベクトル処理を行なうベクト
ル計算機に関する。

（従来の技術） メモリ上に規則的に配置されたベクトルデータに対し、
同一演算を繰返し実行させる演算をベクトル演算と呼ぶ
。Ｆ　０ｒｔｒａｎを例にとると、第６図（ａ）に示す
ように、ベクトルＡ、Ｂ、ＣにおけるＢとＣをオペラン
ドとして演算を行ない、その結果をディスティネーショ
ンＡに代入し、これをＤＯループによって添字Ｉを順次
変化させながら繰返し行なうような演算がベクトル演算
である。

このベクトル演算の品速化の手法として従来よリパイプ
ライン方式が知られている。このパイプライン方式によ
れば、第６図（ａ）の演算は、同図（ｂ）のように行わ
れる。なお、この図は、パイプラインの段数をｎ＝３に
設定した場合の例を示している。先ず、サイクル１でＢ
（１）。

Ｃ（１）でリート要求を出してオペランドを参照し、演
算を開始する。次のサイクル２では、サイクル１で始ま
った演算の結果を待たずにＢ（２）。

Ｃ（２）を参照し演算を始める。サイクル３では、サイ
クル１で開始された演算の結果Ａ（１）が求まるので、
この結果を書込むと同時にＢ　（３）　。

Ｃ（３）の参照を行ない演算を始める。以後、同様にサ
イクル１＋２ではサイクルｉから開始された演算の結果
のＡ（ｉ）が求まると同時にＢ　（ｉ＋２）、Ｃ（ｉ＋
２）による演算を始める。

このように、繰返しによる演算を一つの演算の結果を待
たすに連続的に処理するベクトル化処理では、上記の例
のように演算に２サイクルを要する場合でも、最初の演
算結果Ａ（１）が求まるまでに２サイクルの遅れはある
ものの、それ以後は演算結果が毎サイクル求まるという
利点がある。

また、例えば第７図（ａ）に示すように、オペランド（
Ａ（１））とディスティネーション（Ａ（１＋３））の
ベクトルが同じである回帰的データ参照の場合も、ディ
スティネーションのベクトルＡの添字とオペランドのベ
クトルＡの添字との差（３）がパイプラインの段数ｎ　
（−３）以上であれば、第７図（ｂ）に示すように、サ
イクル１で開始されたＡ　（１）　＋Ｃ（１）なる演算
の結果Ａ（４）がサイクル３で終了するので、サイクル
４ではＡ　（４）　、　　Ｃ（４）を参照可能である。

したがって、この演算はベクトル化することができる。

しかしながら、このような回＋＋ｌｉ的データ参照にお
いて、例えば第８図（ａ）に示すように、ディスティネ
ーションのベクトルＡの添字とオペランドのベクトルＡ
の添字との差（１）がパイプラインの段数ｎ（−３）未
満であると、サイクル１で開始されたＡ　（１）　十Ｃ
（１）の演算結果Ａ（２）がサイクル２では未だ求まっ
てぃないため、Ａ　（２）　、　　Ｃ（２）の参照はこ
の演算が終了するサイクル４でないと行なえない。従っ
て、この場合には演算をベクトル化することはできない
。

このように、パイプライン方式を採用していても、ディ
スティネーションとオペランドのベクトルの添字の差か
パイプラインの段数ｎ未満のときには、ベクトル化は不
可能である。

そこで、回帰的データ参照が起こる場合には、コンパイ
ラに予めパイプラインの段数ｎを覚えさせておき、コン
パイル時に上記添字の差がパイプライン段数ｎより大き
いかどうかを判定し、この判定結果に応じてベクトル化
するがどうかを決定することも考えられる。しがし、こ
の場合にはパイプライン段数を増やした場合、コンパイ
ラを新しいパイプライン段数に合せて作り直さなければ
ならない。また、同一アーキテクチャの計算機で、パイ
プラインの段数だけが違っている場合には、各計算機毎
にその計算機のパイプライン段数に合わせたコンパイラ
を用意しなければならずコンパイラの作成が非常に面倒
になるという問題があった。

また、第９図に示すように、ディスティネーションの添
字に突数ｋが含まれている場合、この変数にはコンパイ
ル時には定まらず、実行時に定まるため、たとえ実行時
にに≧ｎとなってもベクトル化することは不可能となる
。

史に、第１０図（ａ）のようなサブルーチンでは文番号
１０のディスティネーションとオペランドとが表面上は
同一でないが、サブルーチンの呼び元で第１０図（ｂ）
に示すように第１引数と第２引数とを同一の引数として
呼出すと、上記と同様の回帰的データ参照の問題が生じ
る。この場合、上記第１引数と第２引数とに同一の変数
を割当てない等の制限を付して上記の問題を回避するこ
と更には、第１１図に示すように、隣接する演算におい
て、メモリの一部が重なって定義されてぃる場合にも同
様の問題が生じる。即ち、この例は、るので、文１の計
算結果の格納場所であるＤの一部をなすＡ（２）を次の
文２で参照している。このため、文２の実行は文１の実
行か終了するまで行なうことができない。

以上のことから、従来のベクトル計算機では、回帰的デ
ータ参照が行われる可能性のある演算についてはベクト
ル化を断念している。このため、ベクトル化した場合に
比べて演算速度が数十倍も遅くなるという問題があった
。

（発明が解決しようとする問題点） このように、従来のベクトル計算機では、回帰的データ
参照が起こる場合にベクトル化を行なわないようにして
いるため、演算の実行速度を高めることができないとい
う聞届があった。

本発明は、かかる問題点を解決すへくなされたしので、
そのＬｊ的とするところは、回螺的データ参照が生じる
演算についてもベクトル化できる部分は全てベクトル化
することができ、もって演算速度を大幅に高めることが
できるベクトル計算機を提供することにある。

［発明の構成コ （問題点を解決するだめの手段） 本発明は、ベクトルデータを格納したメモリからｅｒ算
処理部が順次ベクトルデータを読み出してパイプライン
方式によるベクトル演算処理を行なうヘクトル計算機に
おいて、次の手段を備えたことを特徴としている。

即ち、本発明は、パイプラインの各ステージに保持され
ている演算処理中のデータの書込みアドレスとそのデー
タのサイズとを前Ｊ己パ・ｒプラインの各ステージに対
応させて格納するレジスタファイルと、前記パイプライ
ンから順次出力される演算結果を前記レジスタファイル
から順次読出した前記書込みアドレスで指定される前記
メモリの記憶場所に格納する手段と、前記演算処理部が
前記及びデータのサイズとに基づいて前記メモリの前記
両アドレスで指定される領域の重複の有無を検査する手
段と、この手段で重複が検出された場合には前記メモリ
からの読出しを待たせる手段とを具備している。

（作用） 本発明では、パイプラインの各ステージに格納されたデ
ータと対応させて該データの書込みアドレスとそのデー
タのサイズとをレジスタファイルに格納するようにして
いるので、レジスタファイルに格納されたアドレスとサ
イズとを参照すれば、そのアドレスに書込まれるべきデ
ータが現在演算処理中であること及びそのデータがメモ
リのどの程度の領域を書替えるかが分る。そこで、演算
処理部がメモリからベクトルデータを読出そうとしたと
き、その読出しアドレス及び読出すデータのサイズとレ
ジスタファイルに格納された現（ｌ：。

処理中のデータのアドレス及びサイズとから、読み出そ
うとしているメモリの領域と現在処理中でその後に書込
まれるメモリの領域との重複を検査し、もし重複が検出
された場合にはメモリからの読出しを待たせるようにし
ている。従って、演算処理部は、このような待機指示が
なされない限り、メモリ゛からベクトルデータを順次読
み出し、パイ正指令が出ない限り、ベクトル化＋１Ｊ能
なものとして処理を進めるので、ベクトル化できる部分
は全てベクトル化されベクトル演算を大幅にスピードア
ップすることができる。

（実施例） 以下、図面に示した実施例に基づいて本発明の詳細な説
明する。

第２図は本発明の一実施例に係るベクトル計算機の概略
１．！、７成を示す図である。

ベクトル計算機は、ベクトルデータを格納するメモリ］
］と、このメモリ１１からベクトルデータを順次読み出
して、パイプライン方式に基づくベクトル処理を行ない
、その演算結果をメモリ１］に格納する演算処理部１２
と、この演算処理部〕２かメモリ］１からデータを読み
出すのを許６Ｊするためのパイプライン制御部１３とで
ｈ′４成されている。

メモリ１１は、〕ワード２ハイド構成のメモリで、８ビ
ツトのアドレス空間を持ち、ワード単位とバイト１１位
の二通りのアクセスが可能なものとなっている。

演算処理部１２は、３段のパイプライン処理を行なうも
のとなっている。

パイプライン制御部１３は、具体的には、第１図に示す
ように構成されている。

即ち、書込み情報レジスタ（以下、「Ｗレジスタ」と呼
ぶ）２１は、演算処理部１２からアドレスバスＡＢを介
して与えられる書込みアドレスＷＡと、ＤＳ線を介して
与えられるデータサイズＷＤＳと、ＶＢ線を介して与え
られるバリッドピッｌ−Ｗ　Ｖ　Ｂとを書込み情報とし
て格納する。

レジスタファイル２２は、縦続接続されたシフトレジス
タ構成の３段のレジスタ２Ｂ、２４゜２５からなり、Ｗ
レジスタ２］に格納された書込み情報を順次格納し、格
納した順に出力するＦ　Ｉ　Ｆ　Ｏ（Ｆ　１ｒｓｔ　ｉ
ｎ　Ｆ　１ｒｓＬ　ｏｕｔ）メモリを構成するものであ
る。このレジスタファイル２２の段数（３段）は演算処
理部１３におけるパイプラインの段数に対応している。

このレジスタファイル２２の各レジスタ２３〜２５には
、現在パイプラインのステージにある演算途中のデータ
の書込みアドレスＷＡｉ　　（ｉ＝１．２．３）とデー
タサイズＤＳｉとデータの有効性を示すバリッドピット
ＶＢｉとが格納される。

読出し情報レジスタ（以下、「Ｒレジスタ」と呼ぶ）２
６は、演算処理部１２からアドレスバスＡＢを介して与
えられる読出しアドレスＲＡと、ＤＳ線を介して与えら
れるデータサイズＲＤＳと、ＶＢ線を介して与えられる
バリッドビットＲＶＢとを＋’％出し情報として格納す
る。両レジスタ２１゜２６への書込みタイミングは、例
えば演算処理部］１から出力されるライト信号Ｗによっ
て与えられる。

これら書込み情報及び読出し情報は、１０ビットのデー
タであり、第３図に示すように、下色８ビットにアドレ
ス情報か配置され、上位２ビツト目にサイズビットが配
置され、最上位ビット（ｍｓｂ）にバリッドピットが配
置されたものとなっている。サイズビットは、′０“の
ときに書込み又は読出しされるデータのサイズがワード
であることを示し、“１′のときに読出し又は書込みさ
れるデータのサイズがバイトであることを示している。

また、バリッドピットは、“１”のとに格納された書込
み情報と、Ｒレジスタ２６に格納された読出し情報とは
コンパレータ２７，２８゜２９にそれぞれ与えられてい
る。コンパレータ２７〜２つは、各レジスタ２３〜２５
に格納された書込み情報と上記読出し情報とから、メモ
リ１２の書込み領域及び読出し領域の重複を検査し、そ
の結果、重複が検出された場合には、“０“を出力し、
重複が検出されなかったら“１”を出力する。これらコ
ンパレータ２７〜２９からの検査結果は、アンドゲート
３０に）、えられている。

アンドゲート３０は、いずれか一つのコンパレータ２７
〜２９で重１夏が検出されたら、ＲＥＱ信号を“０”に
して演算処理部１１かメモリ１２からデータを読出すの
を禁止し、いずれのコンパレータ２７〜２つからも重１
夏か検出されなかったら、ＲＥＱ信号を“１″にして演
算処理部１１がメモリ１２からデータを読出すのを許可
する。

第４図はコンパレータ２７の史に詳細な構成を示した図
である。なお、コンパレータ２８，２９もこれと同様な
構成をＨしているので、これらの８つのＸＯＲゲート３
１〜３８は、レジスタファイル２２内の１段［」のレジ
スタ２３上の８ビツトの書込みアドレスＷＡＩとＲレジ
スタ２６上の８ビツトの読出しアドレスＲＡの各対応す
るビットを比較するためのもので、ビットが一致した場
合に、“０′を出力する。アドレスのＬＳＢを比較する
ＸＯＲゲート３１の出力は、アンドゲート４０の一つの
入力として与えられている。このアンドゲート４０の他
の２つの入力には、レジスタファイル２２の１段口のレ
ジスタ２３に格納されたサイズビットＷＤＳと、Ｒレジ
スタ２６に格納されたサイズビットＲＤＳとが人力され
ている。

このアンドゲート４０は、読出すデータ或はパイプライ
ンの１段目で処理されているデータのサイズかワードを
示したとき、つまりＲＤＳ。

ＷＤＳＩのいずれか一方が“０”を示したときに、アド
レスのＬＳＢの一致、不一致に拘らずその出力を“０”
にするためのものである。このアンドヶ−１・４０の出
力及びＸＯＲゲート３２〜３８の出力は、ＮＯＲゲート
４１に入力されている。

ＮＯＲゲート４１は、レジスタファイル２２の１段口の
レジスタ２３に格納された書込みアドレスＷＡＩとＲレ
ジスタ２６に格納された読出しアドレスＲＡとが一致若
しくは一部重複した場合に、“１”を出力する。このＮ
ＯＲゲート４１の出力は、ＮＡＮＤゲート４２の一方の
入力にりえられている。ＮＡＮＤゲート４２の他方の人
力には、レジスタファイル２２の１段目のレジスタ２３
に格納されたバリッドピッｈＷＶＢ１が人力されている
。また、このＮＡＮＤゲート４２の出力は、ＡＮＤゲー
ト４Ｂに入力されており、史にこのＡＮＤゲート４３の
他方の人力には、Ｒレジスタ２６上のバリッドピッＩ−
ＲＶ　Ｂが入力されている。

これらＮＡＮＤゲート４２及びＡＮＤケート４３は、バ
リッドピッＩ−ＷＶＢ１、ＲＶＢによってアドレス比較
の結果を補正するために設けられている。この二つのゲ
ートにより、Ｒレジスタ２６上のアドレスが無効、即ち
ＲＶＢが“０“のときには、アドレスの領域が重なって
いなくても読出しアドレスか無効であるから、メモリか
らのデータの読出しを行なわないようにコンパレータか
らは“０“が出力され、またＲレジスタ２６上のアドレ
スが有効で、かつレジスタフィル２２内のアドレスが無
効のとき、即ちＷＶＢＩが“０“のとき（４は、読出し
アドレスと書込みアドレスの重複が検出された場合でも
、比較したアドレスの１つが無効であることから、コン
パレータからは“１”が出力される。

次に以上のように構成された本実施例に係るベクトル計
算機の作用について説明する。

まず、第１のサイクルＣＩでレジスタファイル２２の１
段目のレジスタ２３にアドレス“１．０　Ｈ″、サイズ
“ワード″の古込み情報が格納され、またＲレジスタ２
６にアドレス“ＩＩＨ”、サイズバイト”の読出し情報
が格納されたとする。これら画情報は有効であるので、
バリッドビットＷＶＢＩ、ＲＶＢは、いずれも１″とな
っている。なお、Ｗレジスタ２１には、Ｒレジスタ２６
で示されたメモリ内のデータによる演算の結果か格納さ
れるべきアドレスが記憶されている。サイクルＣ１では
、コンパレータ２７によりアドレス“１０Ｈ”　とアド
レス“１１Ｈ“どの比較が行われるが、両者の比較結果
は一致し、どちらのアドレスも有効なのでコンパレータ
２７の出力は“０”となり、ＲＥＱ信号が“０”となっ
てアドレス“１　］、　Ｈ”によるデータの読出しは行
われず、アドレス“ＩＩＨ”はＲレジスタ２６の上に有
効なまま残る。同時に、アドレス較が、コンパレータ２
８により行イっれ、同様に“０”が出力され、アドレス
“１１　Ｈ”はＲレジスタ２６の上に残り、アドレス“
ＩＯＨ”は３段目に移る。

次の第３のサイクルＣ３では、コンパレータ２９により
両アドレスの比較が行われ、同（ｌに０“か出力され、
アドレス“１１．Ｈ”はＲレジスタ２６に残る。

サイクルＣ１からＣ３の間はＡＮＤゲート３０の出力は
０なので、Ｗレジスタ２１からレジスタファイル２２へ
のアドレスやサイズの移動は行われない。そのため、同
一の演算の読出し用のアドレスと書込み用のアドレスと
を比較することはない。なお、サイクルＣ３では、アド
レス“］ＯＨ”によるデータの書込みが行われ、アドレ
ス“１０　Ｈ″がレジスタファイル２２から消える。こ
のことにより、次の第４のサイクルＣ４ではアドレス“
ＩＩＨ”によるデータの読出しが行われ、Ｗレジスタ２
１上のアドレスとサイズとがレジスタファイル２２に入
り、Ｒレジスタ２６とＷレジスタ２１とには、次の演算
のデータのアドレスとサイズとが格納される。

もし、アドレス“ＩＯＨ”のサイズがバイトであったな
らば、アドレスの全ビットによる比較が行われるため、
アドレス“１１Ｈ”の領域とは重−なっていないと判定
され、サイクルＣ１でアドレス“ＩＩＨ“の読出しが行
われる。

このように、この実施例によれば、書込みが行われる予
定のアドレスの領域と重なるデータの読出しは、書込み
が行われるまで待たされ、データの定義、参照順序が逐
次処理の場合と逆転することはない。また、重なってい
なければ読出しを待たせることはないように正確にメモ
リアドレスの領域の重なりの判定を行なう。そして、こ
のことにより、コンパイル時にパイプライン処理が可能
か否かの判定を行なわなくてすみ、パイプライン処理゛
の性能を十分に引出せるようになる。

なお、本発明は上記実施例に限定されるものではない。

即ち、上記実施例では、読出し用のアドレスを１つだけ
設定したが、読出し用のアドレスを複数設定するように
しても良い。また、演算のパイプラインの段数は、演算
毎に異なっていても構わない。その場合は、ＦＩＦＯ構
成のレジスタファイルを用意すれば対応できる。更に、
アクセスのｌ１１１位となるデータのサイズをワードと
バイトの２種類に限定しているが、この発明では４バイ
トのワードに対する２バイトの／Ｓ−フワード等、多様
なアクセスのサイズを許容できる。同様にこの実施例で
は読出し用か書出し用のどちらかのデータの全領域がも
う一方の領域に重なっている場合だけを例にとったが、
第５図に示すように、両方のデータの領域の一部だけが
重なっている場合でも本発明を適用可能である。

［発明の効果コ 以上、説明したように、この発明によれば、実行時に読
出しと書込みのデータのワード領域の重なりを正確に判
定し、データの定義、参照の順番をプログラム文の順番
通りに行なえる。このことにより、コンパイル時にデー
タの領域の重なりを正確に判定できないような多くの演
算についてもパイプライン処理を実行できる。そして、
その際、実行結果の正しさは保証される。したがって、
）くイブライン方式の計算機に対して、プログラム言語
に制限を加える必要はなくなる。また、データの定義、
参照関係を正確に判定しようとする複雑な処理を組込ん
だ巨大なコンパイラ等の言語処理システムも作成せずに
、たとえそのようなコンノ々これらの効果を実施例に示
したように、簡単な構成で実現できる。

【図面の簡単な説明】

第１図乃至第４図は本発明の一実施例に係るベクトル計
算機を説明するための図で、第１図は要部構成を示すブ
ロック図、第２図は全体（１４成を示すブロック図、第
３図は各レジスタに格納される情報の構成を示す図、第
４図はコンパレータの詳細ブロック図、第５図は本発明
の他の実施例で検査されるメモリアドレスの重なりの態
様を示す図、第６図及び第７図は従来のパイプライン処
理をそれぞれ説明するための図、第８図乃至第１２図は
従来パイプライン処理を実行できなかった例をそれぞれ
示す図である。 １１・・・演算処理部、１２・・・メモリ、１３・・・
パイプライン制御部、２１・・・書込み情報レジスタ（
Ｗレジスタ）、２２・・・レジスタファイル、２３〜２
５・・・レジスタ、２６・・・読出し情報レジスタ（Ｒ
レジスタ）、２７〜２９・・・コンパレータ、３０゜４
０．４３・・・ＡＮＤゲート、３１〜３８・・ＸＯＲゲ
ート、４１・・・Ｎ、ＯＲゲート、４２・・ＮＡＮＤゲ
ート。 出願人　工業技術院長　飯塚幸三 第２図 第　３　因 第４図 テーク２ 第６図 第８図 第９図 第１０図 第１１図 り 第１２図

Claims (1)

【特許請求の範囲】
1. ベクトルデータを格納するメモリと、このメモリから順
   次ベクトルデータを読み出してパイプライン方式による
   ベクトル演算処理を行ない、その演算結果を前記メモリ
   に格納する演算処理部と、パイプラインの各ステージに
   保持されている演算処理中のデータの書込みアドレスと
   上記データのサイズとを前記パイプラインの各ステージ
   に対応させて格納するレジスタファイルと、前記パイプ
   ラインから順次出力される演算結果を前記レジスタファ
   イルから順次読出した前記書込みアドレスで指定される
   前記メモリの記憶場所に格納する手段と、前記演算処理
   部が前記メモリから前記ベクトルデータを読出す際に、
   その読出しアドレス及び読出すデータのサイズと前記レ
   ジスタファイル内に格納されているアドレス及びデータ
   のサイズとに基づいて前記メモリの前記両アドレスで指
   定される領域の重複の有無を検査する手段と、この手段
   で重複が検出された場合には前記メモリからの読出しを
   待たせる手段とを具備したことを特徴とするベクトル計
   算機。