JPH0823820B2 - アドレス・オーバラップ・チェック処理装置 - Google Patents
アドレス・オーバラップ・チェック処理装置Info
- Publication number
- JPH0823820B2 JPH0823820B2 JP60236566A JP23656685A JPH0823820B2 JP H0823820 B2 JPH0823820 B2 JP H0823820B2 JP 60236566 A JP60236566 A JP 60236566A JP 23656685 A JP23656685 A JP 23656685A JP H0823820 B2 JPH0823820 B2 JP H0823820B2
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- JP
- Japan
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- operand
- register
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Description
【発明の詳細な説明】 〔概要〕 アドレス・ジェネレータとオーバラップ・チェッカと
を有し，第２オペランド・アドレスと第１オペランド・
アドレスとのオーバラップの有無をチェックしつつ処理
を進めるデータ処理装置において，第２オペランド・ア
ドレスを計算するに当たってアドレス・ジェネレータに
供給されるバイパス・ルートからの情報を考慮した結果
の情報を，上記オーバラップ・チェッカに供給するよう
にし，パイプライン先行命令によってベース・レジスタ
の内容が変更を受ける場合などにおける処理の遅れを解
消するようにしたことが開示されている。
を有し，第２オペランド・アドレスと第１オペランド・
アドレスとのオーバラップの有無をチェックしつつ処理
を進めるデータ処理装置において，第２オペランド・ア
ドレスを計算するに当たってアドレス・ジェネレータに
供給されるバイパス・ルートからの情報を考慮した結果
の情報を，上記オーバラップ・チェッカに供給するよう
にし，パイプライン先行命令によってベース・レジスタ
の内容が変更を受ける場合などにおける処理の遅れを解
消するようにしたことが開示されている。
本発明は，アドレス・オーバラップ・チェック処理装
置，特に例えば第２オペランドの内容を読出して処理し
第１オペランドの位置に格納する如き処理を行うに当た
って，オーバラップ・チェッカによってチェックを行う
機能を有するデータ処理装置において，オーバラップ・
チェッカに供給する入力を早期に整え得るようにしたア
ドレス・オーバラップ・チェック処理装置に関する。
置，特に例えば第２オペランドの内容を読出して処理し
第１オペランドの位置に格納する如き処理を行うに当た
って，オーバラップ・チェッカによってチェックを行う
機能を有するデータ処理装置において，オーバラップ・
チェッカに供給する入力を早期に整え得るようにしたア
ドレス・オーバラップ・チェック処理装置に関する。
パイプライン処理を行うデータ処理装置において，第
１オペランドと第２オペランドとを主記憶装置から読出
し，演算して，その結果を主記憶装置上の第１オペラン
ドの位置に書込む命令や，第２オペランドを主記憶装置
から読出し，主記憶装置上の第１オペランドの位置に書
込む命令などが実行されることがある。
１オペランドと第２オペランドとを主記憶装置から読出
し，演算して，その結果を主記憶装置上の第１オペラン
ドの位置に書込む命令や，第２オペランドを主記憶装置
から読出し，主記憶装置上の第１オペランドの位置に書
込む命令などが実行されることがある。
このような命令を実行する場合，ソフトウェア・イン
タフェース条件としては，例えば１語が８バイトからな
るデータ処理装置では，一般にはアドレスの単位である
１バイトの演算を逐次実行して最終的に８バイトの演算
結果が得られることを前提としている。
タフェース条件としては，例えば１語が８バイトからな
るデータ処理装置では，一般にはアドレスの単位である
１バイトの演算を逐次実行して最終的に８バイトの演算
結果が得られることを前提としている。
しかし，ハードウェア的には８バイト単位で演算して
いるので，このままではソフトウェアから見たハードウ
ェア条件が合わなくなる問題があり，見掛け上１バイト
単位で処理しているようにする必要があった。
いるので，このままではソフトウェアから見たハードウ
ェア条件が合わなくなる問題があり，見掛け上１バイト
単位で処理しているようにする必要があった。
具体例を挙げれば，例えば第２オペランド・アドレス
から第１オペランド・アドレスヘデータを転送する命令
で，第２オペランド・アドレスと第１オペランド・アド
レスとが１バイト分だけ異なっている場合を考える。こ
の場合，第２オペランド・アドレスにおける記憶内容
（第２オペランド）の最初の１バイトにのみ全“0"を入
れて，かつ第２オペランド・アドレスと第１オペランド
・アドレスとを夫々逐次上記１バイト分だけずらせつ
つ，この転送命令（この場合,1バイト単位での転送を行
う命令）を実行させると，第１オペランド・アドレスに
おける記憶内容（第１オペランド）に最初の１バイトか
ら順次１バイトづつ“0"が転送され，最終的には全デー
タ長に“0"を入れることができる。上記ソフトウェア・
インタフェース条件としては，例えば１語が８バイトか
らなるデータ処理装置で１語を構成する８バイト単位で
転送される場合にも，上記の如く全データ長に“0"を入
れることができるよう期待されている。勿論，上記の如
く,1バイトづつの転送が行われれば，当該期待を満足さ
せることができる。
から第１オペランド・アドレスヘデータを転送する命令
で，第２オペランド・アドレスと第１オペランド・アド
レスとが１バイト分だけ異なっている場合を考える。こ
の場合，第２オペランド・アドレスにおける記憶内容
（第２オペランド）の最初の１バイトにのみ全“0"を入
れて，かつ第２オペランド・アドレスと第１オペランド
・アドレスとを夫々逐次上記１バイト分だけずらせつ
つ，この転送命令（この場合,1バイト単位での転送を行
う命令）を実行させると，第１オペランド・アドレスに
おける記憶内容（第１オペランド）に最初の１バイトか
ら順次１バイトづつ“0"が転送され，最終的には全デー
タ長に“0"を入れることができる。上記ソフトウェア・
インタフェース条件としては，例えば１語が８バイトか
らなるデータ処理装置で１語を構成する８バイト単位で
転送される場合にも，上記の如く全データ長に“0"を入
れることができるよう期待されている。勿論，上記の如
く,1バイトづつの転送が行われれば，当該期待を満足さ
せることができる。
しかし，実際に，当該データ処理装置の１語を構成す
る８バイト単位を，上記の如く第２オペランドの最初の
１バイトにのみ全“0"を入れて，この命令が実行される
と,8バイトの語の最初の１バイトのみは“0"であるが他
の７バイトは“0"でないデータが，第２オペランド・ア
ドレスから第１オペランド・アドレスへ転送される。そ
して以後，第２オペランド・アドレスと第１オペランド
・アドレスとが夫々８バイト分だけずらされつつ，第２
オペランド・アドレスから第１オペランド・アドレスへ
８バイト単位で第１オペランドの全データ長について転
送されることになる。この結果は，第１オペランドが例
えば最初の２バイト分だけ全“0"で残余のバイトが全
“0"でない形のデータになってしまうことになり，所期
の目的を達成させることができなくなる。
る８バイト単位を，上記の如く第２オペランドの最初の
１バイトにのみ全“0"を入れて，この命令が実行される
と,8バイトの語の最初の１バイトのみは“0"であるが他
の７バイトは“0"でないデータが，第２オペランド・ア
ドレスから第１オペランド・アドレスへ転送される。そ
して以後，第２オペランド・アドレスと第１オペランド
・アドレスとが夫々８バイト分だけずらされつつ，第２
オペランド・アドレスから第１オペランド・アドレスへ
８バイト単位で第１オペランドの全データ長について転
送されることになる。この結果は，第１オペランドが例
えば最初の２バイト分だけ全“0"で残余のバイトが全
“0"でない形のデータになってしまうことになり，所期
の目的を達成させることができなくなる。
この問題に対する対策として，第１オペランド・アド
レスと第２オペランド・アドレスとのオーバラップ・チ
ェックを行い,2つのアドレスが例えば８バイトの範囲内
でオーバラップしている場合には，オーバラップしてい
ない範囲のバイト長での演算を，総てのデータ長につい
て（演算結果を主記憶装置に書き込む場合は，書き込み
レングスについて）繰り返し行う方法が採られる必要が
ある。そして，従来から，当該オーバラップ・チェック
を行うことが行われている。
レスと第２オペランド・アドレスとのオーバラップ・チ
ェックを行い,2つのアドレスが例えば８バイトの範囲内
でオーバラップしている場合には，オーバラップしてい
ない範囲のバイト長での演算を，総てのデータ長につい
て（演算結果を主記憶装置に書き込む場合は，書き込み
レングスについて）繰り返し行う方法が採られる必要が
ある。そして，従来から，当該オーバラップ・チェック
を行うことが行われている。
第３図は当該従来の構成を示し，第４図は処理中断が
生じる場合のタイムチャートを示す。
生じる場合のタイムチャートを示す。
図中の符号１はアドレス・ジェネレータ,2はアドレス
保持用レジスタ,3はオーバラップ・チェッカ,4はインデ
ックス・レジスタ,5はベース・レジスタ,6はディスプレ
ースメント・レジスタ,7ないし９は夫々セレクタ,10は
命令レジスタ,11は汎用レジスタ群,12はバイパス・ルー
トを表している。
保持用レジスタ,3はオーバラップ・チェッカ,4はインデ
ックス・レジスタ,5はベース・レジスタ,6はディスプレ
ースメント・レジスタ,7ないし９は夫々セレクタ,10は
命令レジスタ,11は汎用レジスタ群,12はバイパス・ルー
トを表している。
従来の場合，第１フローにおいて第１オペランド・ア
ドレスをアドレス・ジェネレータ１によって計算してレ
ジスタ２にセットし、当該レジスタ２にセットされた値
にもとづいて主記憶装置をアクセスして第１オペランド
を読出した上で、当該第１オペランドについて演算手段
を介して演算を行い、当該演算結果を上記主記憶装置に
書込むようにされる。そして、第２フローにおいて，第
２オペランド・アドレスをアドレス・ジェネレータ１に
よって計算させて上記レジスタ２にセットして以降の処
理を行うようにすると共に、第２オペランド・アドレス
を生成する生成要素であるベース・レジスタ５の内容と
ディスプレースメント・レジスタ６の内容とをオーバラ
ップ・チェッカ３に入力し，レジスタ２の内容と照合す
る処理を行うようにしている。
ドレスをアドレス・ジェネレータ１によって計算してレ
ジスタ２にセットし、当該レジスタ２にセットされた値
にもとづいて主記憶装置をアクセスして第１オペランド
を読出した上で、当該第１オペランドについて演算手段
を介して演算を行い、当該演算結果を上記主記憶装置に
書込むようにされる。そして、第２フローにおいて，第
２オペランド・アドレスをアドレス・ジェネレータ１に
よって計算させて上記レジスタ２にセットして以降の処
理を行うようにすると共に、第２オペランド・アドレス
を生成する生成要素であるベース・レジスタ５の内容と
ディスプレースメント・レジスタ６の内容とをオーバラ
ップ・チェッカ３に入力し，レジスタ２の内容と照合す
る処理を行うようにしている。
なお，ベース・レジスタ５には，命令レジスタ10にセ
ットされている命令のベース・レジスタ指定部B1で示さ
れる汎用レジスタの内容が供給され，ディスプレースメ
ント・レジスタ６には当該命令のディスプレースメント
D1が供給される。
ットされている命令のベース・レジスタ指定部B1で示さ
れる汎用レジスタの内容が供給され，ディスプレースメ
ント・レジスタ６には当該命令のディスプレースメント
D1が供給される。
そして，上記命令のベース・レジスタ指定部で示され
る汎用レジスタが，パイプライン先行命令によって変更
を受ける場合を考慮して，そのような場合にも第２オペ
ランド・アドレスを早期に決定できるようにするため
に，バイパス・ルート12がもうけられ，セレクタ7,8を
介してバイパス・ルートの内容がアドレス・ジェネレー
タ１に供給されるようにされていた。即ち，パイプライ
ン先行命令において上述の演算手段によって演算された
結果の情報を，バイパス・ルート12を介して，アドレス
・ジェネレータ１に，早期に供給するようにしている。
る汎用レジスタが，パイプライン先行命令によって変更
を受ける場合を考慮して，そのような場合にも第２オペ
ランド・アドレスを早期に決定できるようにするため
に，バイパス・ルート12がもうけられ，セレクタ7,8を
介してバイパス・ルートの内容がアドレス・ジェネレー
タ１に供給されるようにされていた。即ち，パイプライ
ン先行命令において上述の演算手段によって演算された
結果の情報を，バイパス・ルート12を介して，アドレス
・ジェネレータ１に，早期に供給するようにしている。
従来上記の構成が考慮されているが，上記バイパス・
ルート12からの情報は，第３図図示の場合には，アドレ
ス・ジェネレータ１に供給されるのみであって，オーバ
ラップ・チェッカ３には供給されていない。このため
に，第４図図示のタイムチャートに示す如く，上記の如
くパイプライン先行命令によって変更を受けた場合に
は，当該変更の結果が汎用レジスタ群11に書込まれ，次
いでベース・レジスタ５に反映されるまで，オーバラッ
プ・チェッカ３によるチェックを行うことができない。
換言すれば，バイパス・ルート12からの情報がオーバラ
ップ・チェッカ３に供給されていないことから，上記変
更の結果が，一旦汎用レジスタ群11に書き込まれた上で
当該汎用レジスタ群11から読み出されてベース・レジス
タ５にセットされるまで，オーパラップ・チェッカ３に
よるチェックを行うことができない。第４図はこのこと
を表しており，第２フローにおいてベース・レジスタ５
には汎用レジスタ群11から読み出されてセットされる時
点までアドレス・ジェネレータ１による処理を待つこと
と同じこととなる。即ち，それまで，第２オペランド・
アドレスを決定しオーバラップ量を判定するために中断
が生じる（第４図に示す第２フローにおけるフェーズＡ
の連続している部分が中断に相当している）。
ルート12からの情報は，第３図図示の場合には，アドレ
ス・ジェネレータ１に供給されるのみであって，オーバ
ラップ・チェッカ３には供給されていない。このため
に，第４図図示のタイムチャートに示す如く，上記の如
くパイプライン先行命令によって変更を受けた場合に
は，当該変更の結果が汎用レジスタ群11に書込まれ，次
いでベース・レジスタ５に反映されるまで，オーバラッ
プ・チェッカ３によるチェックを行うことができない。
換言すれば，バイパス・ルート12からの情報がオーバラ
ップ・チェッカ３に供給されていないことから，上記変
更の結果が，一旦汎用レジスタ群11に書き込まれた上で
当該汎用レジスタ群11から読み出されてベース・レジス
タ５にセットされるまで，オーパラップ・チェッカ３に
よるチェックを行うことができない。第４図はこのこと
を表しており，第２フローにおいてベース・レジスタ５
には汎用レジスタ群11から読み出されてセットされる時
点までアドレス・ジェネレータ１による処理を待つこと
と同じこととなる。即ち，それまで，第２オペランド・
アドレスを決定しオーバラップ量を判定するために中断
が生じる（第４図に示す第２フローにおけるフェーズＡ
の連続している部分が中断に相当している）。
本発明はこの点を解決しており，第１図は本発明の原
理構成図（本発明の一実施例構成でもある）を示してい
る。図中の符号は第３図に対応しており,1はアドレス・
ジェネレータ,2はアドレス保持用レジスタ,3はオーバラ
ップ・チェッカ,4はインデックス・レジスタ,5はベース
・レジスタ,6はディスプレースメント・レジスタ,7ない
し９はセレクタ,10は命令レジスタ,11は汎用レジスタ
群,12はバイパス・ルートを表している。なお図示のセ
レクタ7,8,9の入力側には夫々図示しない他の入力も存
在しているが，本発明と直接関連しないものであること
から，これらの入力についての図示を省略している。そ
して，夫々のセレクタ7,8,9において夫々いずれの入力
を選択してアドレス・ジェネレータ１に供給するかは，
その時点での命令のオペレーション・コードの内容によ
って定められるようにされている。
理構成図（本発明の一実施例構成でもある）を示してい
る。図中の符号は第３図に対応しており,1はアドレス・
ジェネレータ,2はアドレス保持用レジスタ,3はオーバラ
ップ・チェッカ,4はインデックス・レジスタ,5はベース
・レジスタ,6はディスプレースメント・レジスタ,7ない
し９はセレクタ,10は命令レジスタ,11は汎用レジスタ
群,12はバイパス・ルートを表している。なお図示のセ
レクタ7,8,9の入力側には夫々図示しない他の入力も存
在しているが，本発明と直接関連しないものであること
から，これらの入力についての図示を省略している。そ
して，夫々のセレクタ7,8,9において夫々いずれの入力
を選択してアドレス・ジェネレータ１に供給するかは，
その時点での命令のオペレーション・コードの内容によ
って定められるようにされている。
本発明の場合も、上記アドレス保持用レジスタ２にセ
ットされた値にもとづいて主記憶装置がアクセスされ
（勿論、主記憶装置から読出す必要のない場合もある
が）、主記憶装置から読出されたオペランドが演算手段
によって演算された上で上記主記憶装置に格納する（勿
論、主記憶装置に格納する必要のない場合もあるが）よ
うにされる。
ットされた値にもとづいて主記憶装置がアクセスされ
（勿論、主記憶装置から読出す必要のない場合もある
が）、主記憶装置から読出されたオペランドが演算手段
によって演算された上で上記主記憶装置に格納する（勿
論、主記憶装置に格納する必要のない場合もあるが）よ
うにされる。
本発明の場合には、セレクタ8,9の出力段側からオー
バラップ・チェッカ３に入力されるように構成されてい
る。このために，汎用レジスタ群11にセットされる情報
が，バイパス・ルート12を介して第２オペランド・アド
レスの計算のためにアドレス・ジェネレータ１に供給さ
れる際に，セレクタ８の出力段からオーバラップ・チェ
ッカ３にも供給される。
バラップ・チェッカ３に入力されるように構成されてい
る。このために，汎用レジスタ群11にセットされる情報
が，バイパス・ルート12を介して第２オペランド・アド
レスの計算のためにアドレス・ジェネレータ１に供給さ
れる際に，セレクタ８の出力段からオーバラップ・チェ
ッカ３にも供給される。
上述の如くパイプライン先行命令によって変更を受け
た場合に，汎用レジスタ群11にセットされるべき情報
が，バイパス・ルート12にも供給されて（即ち汎用レジ
スタ群11にセットされた上で当該汎用レジスタ群11から
読出されてくるのではなく、汎用レジスタ群11にセット
する際に直接的に）、第２フローのアドレス計算を行う
状態にあるアドレス・ジェネレータ１に供給されると共
に，併せてオーバラップ・チェッカ３にも供給される。
た場合に，汎用レジスタ群11にセットされるべき情報
が，バイパス・ルート12にも供給されて（即ち汎用レジ
スタ群11にセットされた上で当該汎用レジスタ群11から
読出されてくるのではなく、汎用レジスタ群11にセット
する際に直接的に）、第２フローのアドレス計算を行う
状態にあるアドレス・ジェネレータ１に供給されると共
に，併せてオーバラップ・チェッカ３にも供給される。
この結果，アドレス・ジェネレータ１に入力されて第
２オペランド・アドレスが計算されると同じ情報がオー
バラップ・チェッカ３にも入力され，第１オペランド・
アドレス（レジスタ２の内容）とのオーバラップ量を早
期に計算することができる。
２オペランド・アドレスが計算されると同じ情報がオー
バラップ・チェッカ３にも入力され，第１オペランド・
アドレス（レジスタ２の内容）とのオーバラップ量を早
期に計算することができる。
本発明の実施例構成は第１図図示の原理構成図と実質
的に同じであるので，説明の重複をさけるが，第２図に
示す一実施例タイムチャートを参照しつつ説明をつづけ
る。
的に同じであるので，説明の重複をさけるが，第２図に
示す一実施例タイムチャートを参照しつつ説明をつづけ
る。
第１フローにおいて第１オペランド・アドレスがレジ
スタ２にセットされたとし，パイプライン先行命令によ
って上述の変更を受けた場合，その変更結果が第２図図
示のタイミングにおいて，第２オペランド・アドレス計
算に反映すべく，バイパス・ルート12を介してアドレス
・ジェネレータ１に供給され得るが，この同じタイミン
グにおいてオーバラップ・チェッカ３によるチェックを
行うことが可能となる。
スタ２にセットされたとし，パイプライン先行命令によ
って上述の変更を受けた場合，その変更結果が第２図図
示のタイミングにおいて，第２オペランド・アドレス計
算に反映すべく，バイパス・ルート12を介してアドレス
・ジェネレータ１に供給され得るが，この同じタイミン
グにおいてオーバラップ・チェッカ３によるチェックを
行うことが可能となる。
即ち第４図と第２図とを対比すると明瞭となる如く第
２フローにおける中断が少なくて足りることとなる。
２フローにおける中断が少なくて足りることとなる。
以上説明した如く，本発明によれば，アドレス・ジェ
ネレータにバイパスして情報を供給するバイパス・ルー
トをオーバラップ・チェッカのためにも共用するだけ
で，所期の目的を達成することができる。このために制
御態様もきわめて簡単化される。
ネレータにバイパスして情報を供給するバイパス・ルー
トをオーバラップ・チェッカのためにも共用するだけ
で，所期の目的を達成することができる。このために制
御態様もきわめて簡単化される。
第１図は本発明の原理構成図，第２図は本発明の一実施
例タイムチャート，第３図は本発明の前提とされた構成
例，第４図は第３図図示構成の場合のタイムチャートを
示す。 図中,1はアドレス・ジェネレータ,3はオーバラップ・チ
ェッカ,4はインデックス・レジスタ,5はベース・レジス
タ,6はデイスプレースメント・レジスタを表す。
例タイムチャート，第３図は本発明の前提とされた構成
例，第４図は第３図図示構成の場合のタイムチャートを
示す。 図中,1はアドレス・ジェネレータ,3はオーバラップ・チ
ェッカ,4はインデックス・レジスタ,5はベース・レジス
タ,6はデイスプレースメント・レジスタを表す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−218567（ＪＰ，Ａ) 特開 昭59−231652（ＪＰ，Ａ) 特開 昭60−178539（ＪＰ，Ａ) 特開 昭60−204036（ＪＰ，Ａ) 特開 昭54−41641（ＪＰ，Ａ)
Claims (1)
- 【請求項１】オペランド・アドレスを計算するアドレス
・ジェネレータ（１）を有すると共に，当該アドレス・
ジェネレータ（１）によって計算されたアドレスにもと
づいて主記憶装置からオペランドを読出す手段と，当該
読出されたオペランドにもとづいて演算を行う演算手段
と，当該演算手段によって演算された結果の値を上記主
記憶装置に格納する手段とを少なくともそなえ，命令レ
ジスタにセットされた当該セット時点での命令にもとづ
いて，上記主記憶装置をアクセスしつつ処理を進めるよ
う構成されてなり， 第１オペランド・アドレスと第２オペランド・アドレス
とのオーバラップ量を計算するオーバラップ・チェッカ
（３）を有し， 少なくとも第２オペランドを読出して処理した結果を第
１オペランド・アドレスに書込む命令を実行する機能を
有するデータ処理装置において， パイプライン先行命令にもとづいて上記演算手段によっ
て演算された結果のアドレス生成のために用いる値を，
アドレス・ジェネレータ（１）が動作する当該時点での
上記アドレス・ジェネレータ（１）の入力側に供給可能
にするバイパス・ルートをそなえてなり， かつ，上記アドレス・ジェネレータ（１）の入力とし
て，インデックス・レジスタ（４）の内容と上記バイパ
ス・ルートからの内容とを第１のセレクタ（７）によっ
て選択した結果，ベース・レジスタ（５）の内容と上記
バイパス・ルートからの内容とを第２のセレクタ（８）
によって選択した結果，およびディスプレースメント・
レジスタ（６）の内容の３者が供給されるよう構成する
と共に， 上記オーバラップ・チェッカ（３）の入力として，先に
行ったアドレス・ジェネレータ（１）の出力，当該アド
レス・ジェネレータ（１）に上記当該時点に入力される
上記第２のセレクタによって選択した結果，および当該
アドレス・ジェネレータ（１）に上記当該時点に入力さ
れるディスプレースメント・レジスタ（６）の内容の３
者が供給されるよう構成される ことを特徴とするアドレス・オーバラップ・チェック処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236566A JPH0823820B2 (ja) | 1985-10-23 | 1985-10-23 | アドレス・オーバラップ・チェック処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236566A JPH0823820B2 (ja) | 1985-10-23 | 1985-10-23 | アドレス・オーバラップ・チェック処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297037A JPS6297037A (ja) | 1987-05-06 |
| JPH0823820B2 true JPH0823820B2 (ja) | 1996-03-06 |
Family
ID=17002531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236566A Expired - Fee Related JPH0823820B2 (ja) | 1985-10-23 | 1985-10-23 | アドレス・オーバラップ・チェック処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823820B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488707A (en) * | 1992-07-28 | 1996-01-30 | International Business Machines Corporation | Apparatus for predicting overlapped storage operands for move character |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218567A (ja) * | 1983-05-27 | 1984-12-08 | Fujitsu Ltd | アドレスオ−バラツプチエツク方式 |
| JPS59231652A (ja) * | 1983-06-13 | 1984-12-26 | Hitachi Ltd | メモリアクセス・オ−バラツプ検出方式 |
| JPS60178539A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | 情報処理装置におけるバイパス制御方式 |
| JPS60204036A (ja) * | 1984-03-28 | 1985-10-15 | Hitachi Ltd | デ−タ処理装置 |
-
1985
- 1985-10-23 JP JP60236566A patent/JPH0823820B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6297037A (ja) | 1987-05-06 |
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